WO2013159455A1 - 半导体结构及其制造方法 - Google Patents

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WO2013159455A1
WO2013159455A1 PCT/CN2012/078318 CN2012078318W WO2013159455A1 WO 2013159455 A1 WO2013159455 A1 WO 2013159455A1 CN 2012078318 W CN2012078318 W CN 2012078318W WO 2013159455 A1 WO2013159455 A1 WO 2013159455A1
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dielectric layer
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semiconductor
village
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何卫
朱慧珑
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Institute of Microelectronics of CAS
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10D64/01302—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon
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    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/017—Manufacture or treatment using dummy gates in processes wherein at least parts of the final gates are self-aligned to the dummy gates, i.e. replacement gate processes

Definitions

  • the present invention relates to the field of semiconductor technology, and more particularly to a semiconductor structure and a method of fabricating the same. Background technique
  • MOS FETs Metal Oxide Semiconductor Field Effect Transistors
  • MOS FETs Metal Oxide Semiconductor Field Effect Transistors
  • thinning the gate Si0 2 insulating layer MOS devices can be increasingly improved in performance; however, continuous thinning is gradually approaching the limit of the thickness of the gate insulating layer. Since the thickness of the SiO 2 film reaches 2 nm, the gate leakage current cannot be ignored.
  • a high dielectric constant (high-k) gate insulating film capable of suppressing gate leakage current will be indispensable. Although a high-k film is necessary, it is difficult to combine with existing polysilicon gates. This is caused by the "Fermi Level Peening" phenomenon that can increase the threshold voltage, especially in this case?
  • Type ⁇ 4 (1 ⁇ 2 device is more significant.
  • metal metal gate and high-k insulating film can be used in combination.
  • the technical barrier of metal gate is very High, in the initial stage of development, the metal gate film formation and etching are very difficult.
  • the film forming process for high-k film generally includes (a) forming an interface layer; (b) making a high k value (c) oxidation or nitridation treatment; (d) high temperature annealing treatment, a total of 4 processes.
  • the replacement gate process uses polysilicon to make a dummy gate, and the gate line has a rough edge.
  • the gate length varies greatly, especially when the gate length is reduced to 20 nm. Therefore, there is an urgent need to find a solution that can reduce the change in gate length.
  • the present invention provides a method of fabricating a semiconductor structure and a structure obtained according to the method, wherein a single crystal semiconductor material is used as a dummy gate to reduce roughness of both surfaces of the gate, and Can save device area.
  • a method of fabricating a semiconductor structure comprising the steps of:
  • a semiconductor structure including a substrate; a gate stack formed on a substrate, including a high-k gate dielectric layer and a metal gate; formed on both sides of the gate stack Source-drainage region; shallow trench isolation structure, entering a certain depth in the bottom of the village, dividing the bottom surface of the village into at least one active region, wherein the end of the gate stack in the width direction is flush with the edge of the corresponding shallow trench isolation structure .
  • FIG. 1 is a flow chart of a method of fabricating a semiconductor structure in accordance with the present invention
  • FIG. 2 is a schematic cross-sectional view showing a single crystal epitaxial layer of a second semiconductor material epitaxially grown on a substrate surface;
  • FIG. 3 is a schematic cross-sectional view showing a growth layer of a village layer and depositing silicon nitride
  • FIG. 4 is a schematic cross-sectional view showing the etching after forming a trench through the epitaxial layer into a certain depth in the village bottom;
  • Figure 5 is a schematic cross-sectional view of the trench after filling the oxide
  • Figure 6 is a top plan view of the silicon nitride and the village mat layer removed;
  • Figure 7 is a cross-sectional view of the structure shown in Figure 6 taken along line AA';
  • FIG. 8 is a top plan view showing a photoresist gate pattern after photolithography
  • Figure 9 is a cross-sectional view of the structure of Figure 8 taken along line AA';
  • FIG. 10 is a top plan view showing a dummy gate
  • FIG. 11 and 12 are schematic cross-sectional views of the structure shown in Fig. 10 taken along line AA' and along line BB';
  • Figure 13 is a schematic cross-sectional view showing the side wall
  • Figure 14 is a cross-sectional view of the structure of Figure 13 taken along line AA';
  • Figure 15 is a schematic cross-sectional view showing a deposition contact etch stop layer
  • Figure 16 is a schematic cross-sectional view showing the deposition of an interlayer dielectric layer
  • 17 is a schematic cross-sectional view showing the dummy gate removed
  • Figure 18 is a cross-sectional view of the structure of Figure 17 taken along line AA';
  • Figure 19 is a schematic cross-sectional view showing the gate electrode; 20 and FIG. 21 are cross-sectional views of the structure of FIG. 19 taken along line AA' and along line BB', respectively.
  • the present invention provides examples of various specific processes and materials, but one of ordinary skill in the art will recognize the applicability of other processes and/or the use of other materials.
  • the structure of the first feature described below "on" the second feature may include embodiments in which the first and second features are formed in direct contact, and may include additional features formed between the first and second features. The embodiment, such that the first and second features may not be in direct contact.
  • a method of fabricating a semiconductor structure is provided.
  • a method of forming a semiconductor structure of Fig. 1 will be specifically described by way of an embodiment of the present invention with reference to Figs. 2 through 13.
  • the manufacturing method provided by the present invention comprises the following steps: [0014]
  • step S101 a single crystal substrate 100 of a first semiconductor material is provided.
  • the material of the substrate 100 is single crystal silicon.
  • the substrate 100 may also include other basic semiconductors such as germanium, or other compound semiconductors such as, for example, silicon carbide, gallium arsenide, indium arsenide or indium phosphide.
  • the thickness of the substrate 100 can be about, but not limited to, a few hundred meters, such as a thickness ranging from 0.2 mm to 1 mm.
  • a single crystal epitaxial layer 110 of a second semiconductor material is epitaxially grown on the surface of the substrate 100, as shown in FIG.
  • the epitaxial layer 110 is composed of SiGe.
  • the specific processes of epitaxial growth, such as process temperature, reaction time and doping quality, can be flexibly adjusted according to product design, and will not be described again.
  • the single crystal epitaxial layer may also include other basic semiconductors such as germanium, or other compound semiconductors, such as silicon carbide, gallium arsenide, indium arsenide, or indium phosphide.
  • step S103 a fill is formed through the epitaxial layer to a certain depth in the bottom of the village.
  • Shallow trench isolation structure 210 with trench insulation Shallow trench isolation structure 210 with trench insulation.
  • the village pad layer 120 is first grown on the SiGe epitaxial layer 110, and then
  • a silicon nitride layer 130 is deposited on the village pad 120, as shown in FIG. Then, the silicon nitride layer 130 is patterned, and further multi-step etching is performed to form a trench 200 extending through the epitaxial layer to a certain depth in the substrate, as shown in FIG. An oxide village layer is then optionally grown in trench 200 and HDP (high density plasma) is filled with trench insulating material (e.g., oxide).
  • HDP high density plasma
  • the village pad layer 120 is SiO 2 made by thermal oxidation.
  • the village pad layer 120 may further include silicon nitride, A1 2 0 3 or any other suitable insulating material, typically The thickness of the village mat layer (120) ranges from 10 nm to 300 nm.
  • the village pad layer 120 and the silicon nitride layer 130 may be sequentially formed on the SiGe epitaxial layer 110 by HDP, CVD (Chemical Vapor Deposition), spin coating or other suitable methods.
  • the patterned silicon nitride layer 130 operation may be performed using a photolithographic plus etch process that terminates at a certain depth in the substrate 100, as shown in FIG.
  • the depth of the shallow trench isolation structure 210 into the substrate may be 100-300 nm.
  • the trench 200 is filled with an insulating material in the HDP process, which in this embodiment is Si0 2 .
  • the insulating material may further include silicon nitride, Al 2 0 3 or any other suitable insulating material.
  • the deposited insulating material is planarized by CMP (Chemical Mechanical Polishing), for example, as shown in FIG. 5, planarization is performed up to the surface of the silicon nitride layer 130.
  • CMP Chemical Mechanical Polishing
  • the silicon nitride layer 130 and the pad layer 120 are then removed to expose the single crystal epitaxial layer 110.
  • the shallow trench isolation structure 210 is lowered in height to be flush with the upper surface of the single crystal epitaxial layer 110.
  • a top view of the device structure after completion of this step is shown in Fig. 6, and a corresponding sectional view is shown in Fig. 7.
  • Two rectangular active regions separated by a shallow trench isolation structure 210 are schematically illustrated in FIG.
  • the shape and size of the shallow trench isolation structure and the number and shape of the active regions can be designed according to actual needs in practical applications.
  • the shallow trench isolation structure 210 filled with the trench insulating material has been formed.
  • the trench insulating material in the shallow trench isolation structure 210 and the epitaxial layer 110 are patterned to form a dummy gate.
  • a photoresist layer may be first coated on the single crystal epitaxial layer 110 and the shallow trench isolation structure 210, and the photoresist layer is subjected to exposure patterning to form a dummy gate pattern.
  • the top view is shown in Figure 8, and the corresponding cross-section is shown in Figure 9.
  • the dummy gate pattern region 140 spans over the two active regions and the shallow trench isolation structure between the two active regions.
  • the trench insulating material e.g., trench fill oxide
  • the SiGe not covered by the photoresist is then etched away to form a dummy gate pattern, as shown in Figures 10 through 12.
  • the etching operation can flexibly select various dry etching or wet etching according to needs.
  • the order of etching may also be different.
  • SiGe not covered by the photoresist may be etched first, and then trench insulating material (for example, trench fill oxide) not covered by the photoresist may be etched.
  • Figure 10 is a top plan view showing the formation of a dummy gate in which the shallow trench isolation structure 210, the substrate 100, and the SiGe portion 300 of the dummy gate and the trench oxide portion 301 are all visible.
  • LDD lightly doped source and drain regions
  • implants may be performed prior to forming the source and drain regions of the MOS transistor.
  • a sidewall spacer 310 is formed around the dummy gate.
  • the material of the sidewall spacer 310 is different from the trench insulating material (for example, trench fill oxide) and the
  • the second semiconductor material can be formed from silicon nitride, silicon oxynitride, silicon carbide, and combinations thereof, and/or other suitable materials.
  • the spacers 310 may be formed by a deposition-etching process, and may have a thickness ranging from 10 nm to 100 nm, such as 30 nm, 50 nm or 80 nm.
  • step S105 it may further include forming the source/drain regions 101 after forming the sidewall spacers 310, as shown in FIG.
  • a shallow source/drain region 101 is formed in the village substrate 100 by ion implantation, and P-type or N-type dopants or impurities may be implanted into the substrate 100, for example, for PMOS, source/drain The region may be P-type doped; for NMOS, the source/drain regions may be N-type doped.
  • the specific processes of the ion implantation operation such as implantation energy, implantation dose, number of injections, and doping particles, can be flexibly adjusted according to product design.
  • the semiconductor structure is subsequently annealed to activate doping in the source/drain regions, and the annealing may be formed by other suitable methods including rapid annealing, spike annealing, and the like.
  • embedded source and drain regions and/or elevated source and drain regions may also be formed.
  • a CESL layer (contact etch stop layer) 320 may be deposited first, as shown in FIG. It is formed, for example, by depositing silicon nitride, silicon oxide, silicon oxynitride, silicon carbide, and combinations thereof.
  • An interlayer dielectric layer 400 is then deposited over the entire CESL layer 320.
  • the material may be selected from Si0 2 , SiOF, SiCOH, SiO, SiCO, SiCON, SiON, phosphosilicate glass PSG, or borophosphosilicate glass BPSG. After the above operation, the interlayer dielectric layer 400 is seen only when viewed from the bottom of the substrate carrying the above structure.
  • step S107 a portion of the interlayer dielectric layer 400 is removed to expose the dummy gate.
  • a portion of the interlayer dielectric layer 400 may be removed by CMP and/or etching. For example, CMP can be stopped when the height of the interlayer dielectric layer 400 is flush with the SiGe portion 300 of the dummy gate, as shown in FIG.
  • step S108 the dummy gate is removed to form a gate recess 500, as shown in FIG.
  • the SiGe portion 300 of the dummy gate may be removed first by an etching process, and then a one-step etching operation is performed to remove the trench-filled oxide portion 301 of the dummy gate, for example, as shown in FIG.
  • the top view and the cross-sectional view of Fig. 18 are shown.
  • step S109 a gate dielectric layer 600 and a gate electrode layer 610 are formed in the gate recess 500, as shown in FIG.
  • the gate dielectric layer 600 is formed on the substrate 100 exposed in the gate recess 500.
  • the material of the gate dielectric layer 600 is a high-k dielectric material, for example, ⁇ a base material, such as one or a combination of Hf0 2 , HfSiO, HfSiON, HfTaO, HfTiO or HfZrO, or one or a combination of alumina, yttria, yttria, silica or silicon oxynitride, or Its combination with bismuth based materials.
  • a gate electrode layer 610 is formed on the gate dielectric layer, and the gate electrode layer 610 may include one or a combination of TiN, TiAlN, TaN, or TaAIN or other metals.
  • a gate dielectric layer and a gate electrode layer may be first deposited over the entire semiconductor structure (including gate recesses and other regions), and then planarization operation is performed to remove the gate electrode layer 610 outside the gate recess regions.
  • Fig. 19 is a plan view showing the gate electrode. [0034] The fabrication of the semiconductor structure is then completed in accordance with the steps of a conventional semiconductor fabrication process.
  • a cap layer and a second interlayer dielectric layer are sequentially formed on the interlayer dielectric layer 400, and a contact plug penetrating through the second interlayer dielectric layer, the cap layer, and the first interlayer dielectric layer is formed by etching-backfilling; Metal interconnect structures and more.
  • the semiconductor structure includes: a substrate 100; a gate stack formed on a substrate, including a high-k gate dielectric layer and a metal gate; source and drain regions 101 formed on both sides of the gate stack; shallow trenches
  • the isolation structure 210 enters a certain depth in the village bottom 100, and divides the bottom surface of the village into at least one active area, wherein the end of the gate stack in the width direction is flush with the edge of the corresponding shallow trench isolation structure.
  • SiGe layer used to form the dummy gate pattern is also patterned to conform to the shape of the active region while forming the shallow trench isolation structure. See, for example, Figures 6 and 8.
  • the substrate 100 material is monocrystalline silicon.
  • the substrate 100 may also include other basic semiconductors such as germanium, or other compound semiconductors such as silicon carbide, gallium arsenide, indium arsenide or indium phosphide.
  • the thickness of the substrate 100 can be about, but not limited to, a few hundred meters, such as a thickness ranging from 0.2 mm to 1 mm.
  • a gate dielectric layer 600 is formed over the substrate 100, and the gate electrode layer 610 is formed over the gate dielectric layer 600.
  • the gate dielectric layer 600 may be selected from a germanium-based material such as one or a combination of Hf0 2 , HfSiO, HfSiON, HfTaO, HfTiO or HfZrO, or aluminum oxide, hafnium oxide, hafnium oxide, silicon oxide or silicon oxynitride. One or a combination thereof, or a combination thereof with a ruthenium-based material.
  • the gate electrode layer 610 may include one or a combination of TiN, TiAlN, TaN, or TaAIN or may be metal or polysilicon. The total height of the gate stack can be between 20 and 90 nm.
  • the gate layer is formed before the shallow trench isolation structure, the step height of the shallow trench isolation structure has less influence on the planarization of the device.

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明提供了一种半导体结构的制造方法，包括：提供第一半导体材料的单晶衬底（100）；在衬底（100）表面外延生长第二半导体材料的单晶外延层（110）；形成贯穿外延层进入衬底中一定深度的填充有沟槽绝缘物质的浅沟槽隔离结构（210）；图形化所述浅沟槽隔离结构（210）中的沟槽绝缘物质以及所述外延层（110）形成伪栅极；在伪栅极周围形成侧墙（310），所述侧墙（310）的材料不同于所述沟槽绝缘物质以及所述第二半导体材料；形成覆盖整个半导体结构的层间介质层（400）；除去所述层间介质层（400）的一部分以暴露所述伪栅；去除所述伪栅极，形成栅极凹陷（500）；在所述栅极凹陷（500）中形成栅介质层（600）以及栅电极层（610）。本发明利于降低栅极两侧表面的粗糙度。本发明还提供了根据上述方法制造的半导体结构。

Description

半导体结构及其制造方法
[0001]本申请要求了 2012月 4月 23 日提交的、 申请号为 201210120451.X、 发明名称为 "半导体结构及其制造方法" 的中国专利申请的优选权， 其全部 内容通过引用结合在本申请中。 技术领域
[0002]本发明涉及半导体技术领域， 尤其涉及一种半导体结构及其制造方 法。 背景技术
[0003]随着半导体器件制造技术的发展， 具有更高性能和更强功能的集成电 路要求更大的元件密度， 而且各个部件、 元件之间或各个元件自身的尺寸、 大小和空间也需要进一步缩小 （目前已经可以达到纳米级） ， 因此半导体器 件制造过程中对工艺控制的要求较高。
[0004]其中栅极工艺技术对 MOS FET (金属氧化物半导体场效应晶体管）性 能影响极大。 通过栅极 Si02绝缘层薄膜化， 可以使 MOS器件日益走向高性 能化；但是，不断的薄膜化，正在逐步接近栅极绝缘层厚度的极限。 因为 Si02 薄膜厚度达到 2nm时， 栅极漏电流已不容忽视。 今后， 能够抑制栅极漏电流 的高介电常数值（高 k )栅极绝缘薄膜将是必不可少的。 虽然高 k值膜是必 要的， 但是它很难同已有的多晶硅栅极组合起来应用。 这是由于可使阈值电 压变高的"费米能级弯曲"（ Fermi Level Peening )现象所引起的， 特别是这种 现象在？型^4(½器件里更为显著。 为了解决这一问题， 可以不用多晶硅栅 极， 而是采用金属材料的金属栅极和高 k值绝缘膜组合应用。 但是， 金属栅 极的技术壁垒很高， 在开发的初级阶段里， 金属栅极的制膜和蚀刻都很困难。 关于高 k值膜的制膜工艺， 一般来说， 包括（a )形成界面层； （b )制作高 k 值膜； （c ) 氧化或氮化处理； （d ) 高温退火处理， 共 4道工序。
[0005]但是此工艺过程中有一个很重要的问题是金属栅极制作困难， 所以需 要替代栅工艺， 而目前替代栅工艺使用多晶硅制作伪栅， 栅极线边缘粗糙， 使得栅极长度变化较大，尤其是当栅长降低到 20nm的时候，其变化尤为显著。 所以， 急需找出一个解决方案， 能够降低栅极长度的变化。
发明内容
[0006]为了解决上述问题， 本发明提供了一种半导体结构的制造方法以及 根据该方法获得的结构， 采用单晶半导体材料作为伪栅极， 降低了栅极两 侧表面的粗糙度， 同时还可以节省器件面积。
[0007]根据本发明的一个方面， 提供了一种半导体结构的制造方法， 该制 造方法包括以下步骤：
a) 提供第一半导体材料的单晶村底；
b) 在村底表面外延生长第二半导体材料的单晶外延层；
c) 形成贯穿外延层进入村底中一定深度的填充有沟槽绝缘物质的浅 沟槽隔离结构；
d) 图形化所述浅沟槽隔离结构中的沟槽绝缘物质以及所述外延层形 成伪栅极；
e) 在伪栅极周围形成侧墙，所述侧墙的材料不同于所述沟槽绝缘物质 以及所述第二半导体材料；
f) 形成覆盖整个半导体结构的层间介质层；
g) 除去所述层间介质层的一部分以暴露所述伪栅；
h) 去除所述伪栅极， 形成栅极 陷；
i) 在所述栅极凹陷中形成栅介质层以及栅电极层。
[0008]根据本发明的另一个方面， 还提供了一种半导体结构， 包括村底； 形成于村底之上的栅堆叠， 包括高 k栅介质层和金属栅极； 形成于栅堆叠 两侧的源漏区； 浅沟槽隔离结构， 进入村底中一定深度， 将村底表面分成 至少一个有源区， 其中栅堆叠在宽度方向上的末端与相应的浅沟槽隔离结 构的边缘齐平。
[0009]与现有技术相比， 采用本发明提供的技术方案具有如下优点：
1.采用外延生长 SiGe作为伪栅极降低了栅极两侧表面的粗糙度； 2.因为栅层制作在浅沟槽隔离结构之前， 所以浅沟槽隔离结构阶高对 器件平坦化影响较小
3.因为栅极在宽度方向的末端与浅沟槽隔离结构边缘齐平， 所以节省 了器件区面积。 附图说明
[0010]通过阅读参照以下附图所作的对非限制性实施例所作的详细描述， 本发明的其它特征、 目的和优点将会变得更明显。
图 1为根据本发明的半导体结构制造方法的流程图；
图 2为在村底表面外延生长第二半导体材料的单晶外延层后的剖面示 意图；
图 3为生长村垫层并沉积氮化硅后的剖面示意图；
图 4为刻蚀形成贯穿外延层进入村底中一定深度的沟槽后的剖面示意 图；
图 5为在沟槽内填充氧化物后的剖面示意图；
图 6为去除氮化硅和村垫层后的俯视示意图；
图 7为图 6所示结构沿剖线 AA'的剖面示意图；
图 8为光刻形成光刻胶栅极图形后的俯视示意图；
图 9为图 8示结构沿剖线 AA'的剖面示意图；
图 10为形成伪栅极后的俯视示意图；
图 11和图 12分别为图 10示结构沿剖线 AA'和沿剖线 BB'的剖面示 意图；
图 13为形成侧墙后的剖面示意图；
图 14为图 13示结构沿剖线 AA'的剖面示意图；
图 15为沉积接触刻蚀停止层后的剖面示意图；
图 16为沉积层间介电层后的剖面示意图；
图 17为去除伪栅极后的剖面示意图；
图 18为图 17示结构沿剖线 AA'的剖面示意图；
图 19为形成栅极后的剖面示意图； 图 20和图 21分别为图 19示结构沿剖线 AA'和沿剖线 BB'的剖面示 意图。
具体实施方式
[0011]下面详细描述本发明的实施例。
[0012]所述实施例的示例在附图中示出， 其中自始至终相同或类似的标号 表示相同或类似的元件或具有相同或类似功能的元件。 下面通过参考附图 描述的实施例是示例性的， 仅用于解释本发明， 而不能解释为对本发明的 限制。 下文的公开提供了许多不同的实施例或例子用来实现本发明的不同 结构。为了筒化本发明的公开，下文中对特定例子的部件和设置进行描述。 当然， 它们仅仅为示例， 并且目的不在于限制本发明。 此外， 本发明可以 在不同例子中重复参考数字和 /或字母。 这种重复是为了筒化和清楚的目 的， 其本身不指示所讨论各种实施例和 /或设置之间的关系。 此外， 本发明 提供了的各种特定的工艺和材料的例子， 但是本领域普通技术人员可以意 识到其他工艺的可应用于性和 /或其他材料的使用。 另外， 以下描述的第一 特征在第二特征之 "上" 的结构可以包括第一和第二特征形成为直接接触 的实施例， 也可以包括另外的特征形成在第一和第二特征之间的实施例， 这样第一和第二特征可能不是直接接触。
[0013]根据本发明的一个方面，提供了一种半导体结构的制造方法。下面， 将结合图 2至图 13通过本发明的一个实施例对图 1形成半导体结构的方 法进行具体描述。 如图 1所示， 本发明所提供的制造方法包括以下步骤： [0014]在步骤 S101中， 提供第一半导体材料的单晶村底 100。
[0015]在本实施例中， 所述村底 100材料为单晶硅。 在其他实施例中， 所 述村底 100还可以包括其他基本半导体例如锗， 或其他化合物半导体， 例 如， 碳化硅、 砷化镓、 砷化铟或者磷化铟。 典型地， 所述村底 100的厚度 可以约为但不限于几百 米， 例如 0.2mm-lmm的厚度范围。
[0016]在步骤 S102中， 在村底 100表面外延生长第二半导体材料的单晶 外延层 110, 如图 2所示。 在本实施例中所述外延层 110由 SiGe构成。 外 延生长的具体工艺， 如工艺温度、 反应时间及所掺杂质均可根据产品设计 灵活调整， 不再赘述。 [0017]在其他实施例中， 单晶外延层还可以包括其他基本半导体例如锗， 或其他化合物半导体， 例如， 碳化硅、 砷化镓、 砷化铟或者磷化铟。
[0018]在步骤 S103中， 形成贯穿外延层进入村底中一定深度的填
有沟槽绝缘物质的浅沟槽隔离结构 210。
[0019]具体的， 首先在 SiGe外延层 110上生长村垫层 120, 然后
村垫层 120上沉积氮化硅层 130, 如图 3所示。 接着图形化氮化硅层 130, 进一步多步刻蚀形成贯穿外延层进入村底中一定深度的沟槽 200, 如图 4 所示。 然后可选地在沟槽 200中生长氧化物村层， 并 HDP (高密度等离子 体） 填充沟槽绝缘物质 （例如氧化物） 。
[0020]在本实施例中村垫层 120为热氧化制作的 Si02, 在其他实施例中， 村垫层 120还可以包括氮化硅、 A1203或者其他任何合适的绝缘材料， 典 型地， 所述村垫层（ 120 )的厚度范围为 10nm~300nm。 村垫层 120和氮化 硅层 130可以通过 HDP、 CVD (化学气相沉积）、 旋涂或其他合适的方法 顺序形成在 SiGe外延层 110上。
[0021]可采用光刻加刻蚀的工艺执行图形化氮化硅层 130操作， 所述刻蚀 操作终止于所述村底 100中一定深度， 如图 4所示。 例如， 浅沟槽隔离结 构 210进入村底中的深度可以为 100-300nm。 采用 HDP工艺在沟槽 200 内填充绝缘材料， 在本实施例中为 Si02, 在其他实施例中， 绝缘材料还可 以包括氮化硅、 A1203或者其他任何合适的绝缘材料。
[0022]接着， 例如， 通过 CMP (化学机械研磨）平坦化沉积的绝缘材料， 例 如如图 5所示， 进行平坦化直至氮化硅层 130的表面。 之后除去氮化硅层 130和村垫层 120, 使得所述单晶外延层 110暴露出来。 在除去氮化硅层 130和村垫层 120的同时， 使得浅沟槽隔离结构 210高度降低， 接近与所 述单晶外延层 110的上表面齐平。 完成此步骤后的器件结构的俯视图如图 6所示， 相应的截面图如图 7所示。 图 6中示意性的示出由浅沟槽隔离结 构 210分割出来的两个矩形的有源区。 本领域技术人员可以理解， 在实际 应用中浅沟槽隔离结构的形状和尺寸以及有源区的数量和形状可以根据 实际的需要来设计。 至此， 已形成填充有沟槽绝缘物质的浅沟槽隔离结构 210。 [0023]在步骤 S104中， 图形化所述浅沟槽隔离结构 210中的沟槽绝缘物 质以及所述外延层 110形成伪栅极。
[0024]具体地， 可以首先在单晶外延层 110以及浅沟槽隔离结构 210上覆 盖一层光刻胶层， 对该光刻胶层进行曝光构图， 形成伪栅极图形。 例如， 俯 视图如图 8所示， 相应的截面图如图 9所示。 伪栅极图形区域 140横跨于 两个有源区以及两个有源区之间的浅沟槽隔离结构之上。 之后， 例如， 首 先刻蚀去除未被光刻胶覆盖的沟槽绝缘物质 （例如沟槽填充氧化物） ， 当 刻蚀进行到基本与村底 100的上表面齐平时停止。 之后刻蚀去除未被光刻 胶覆盖的 SiGe, 形成伪栅图形， 如图 10到图 12所示。 其中刻蚀操作可根 据需要灵活选用各种干法刻蚀或湿法刻蚀。 刻蚀的顺序也可以不同， 例如 也可以先刻蚀未被光刻胶覆盖的 SiGe,再刻蚀未被光刻胶覆盖的沟槽绝缘 物质 （例如沟槽填充氧化物） 。 图 10为形成伪栅极后的俯视示意图， 其 中浅沟槽隔离结构 210、村底 100以及伪栅的 SiGe部分 300和沟槽氧化物 部分 301都可以看见。在形成 MOS管的源漏区之前，可以先进行 LDD(轻 掺杂源漏区 ) 注入。
[0025]在步骤 S105中， 在伪栅极周围形成侧墙 310, 俯视示意图如图 13 所示， 所述侧墙 310的材料不同于沟槽绝缘物质 （例如沟槽填充氧化物） 以及所述第二半导体材料， 可以由氮化硅、 氮氧化硅、碳化硅、 及其组合， 和 /或其他合适的材料形成。 侧墙 310可以通过包括沉积-刻蚀工艺形成， 其厚度范围可以是 10nm ~100nm, 如 30nm、 50nm或 80nm。
[0026]在步骤 S105中， 还可以包括在形成所述侧墙 310之后， 形成源 /漏 区 101 , 如图 14所示。 例如， 通过离子注入的方式在村底 100中形成较浅 的源 /漏区 101 , 可以向村底 100中注入 P型或 N型掺杂物或杂质， 例如， 对于 PMOS来说， 源 /漏区可以是 P型掺杂； 对于 NMOS来说， 源 /漏区可 以是 N型掺杂。 所述离子注入操作的具体工艺， 如注入能量、 注入剂量、 注入次数及掺杂粒子均可根据产品设计灵活调整。 可选地， 随之对所述半 导体结构进行退火，以激活源 /漏区中的掺杂，退火可以采用包括快速退火、 尖峰退火等其他合适的方法形成。 在本发明的其他一些实施例中， 也可以 形成嵌入式的源漏区和 /或抬高的源漏区。 [0027]在步骤 S106中， 形成覆盖整个半导体结构的层间介质层 400。
[0028]具体的， 可以首先沉积 CESL层 （接触刻蚀停止层） 320, 如图 15 所示。 例如通过沉积氮化硅、 氧化硅、 氮氧化硅、 碳化硅及其组合形成。 然后在整个 CESL层 320之上淀积层间介质层 400。 其材料可选为 Si02 、 SiOF、 SiCOH、 SiO、 SiCO、 SiCON、 SiON、 磷硅玻璃 PSG、 或硼磷硅玻 璃 BPSG。 经历上述操作后， 俯视承载上述结构的村底， 只见层间介质层 400。
[0029]在步骤 S107中， 除去层间介质层 400的一部分以暴露伪栅。 可采 用 CMP和 /或刻蚀方法除去所述层间介质层 400的一部分。 例如， 可以当 层间介质层 400的高度与伪栅的 SiGe部分 300齐平时停止 CMP,如图 16 所示。
[0030]在步骤 S108中， 去除所述伪栅极， 形成栅极凹陷 500, 如图 18所 示。
[0031]例如， 可以首先采用刻蚀工艺去除伪栅极的 SiGe部分 300, 之后， 再进行一步刻蚀操作， 将伪栅极的沟槽填充氧化物部分 301也去除掉， 例 如， 如图 17的俯视图和图 18的截面图所示。 当然， 也可以先去除伪栅极 的沟槽填充氧化物部分 301 , 再去除伪栅极的 SiGe部分 300。
[0032]在步骤 S109中， 在所述栅极凹陷 500中形成栅介质层 600以及栅 电极层 610, 如图 20所示。
[0033]具体地，先在栅极凹陷 500中暴露的村底 100上形成栅介质层 600, 在本发明的实施例中， 栅介质层 600的材料为高 k介电材料， 例如可以选 用铪基材料， 如 Hf02、 HfSiO、 HfSiON、 HfTaO、 HfTiO或 HfZrO中的一 种或其组合， 或者， 氧化铝、 氧化镧、 氧化梧、 氧化硅或氮氧化硅中的一 种或其组合， 或者其与铪基材料的组合。 然后， 在栅介质层上形成栅电极 层 610, 所述栅电极层 610可以包括 TiN、 TiAlN、 TaN或 TaAIN中的一 种或其组合或其他金属。 具体来说， 例如， 可以先在整个半导体结构 （包 括栅极凹陷和其他区域）上沉积栅介质层以及栅电极层， 然后进行平坦化 操作去除栅极凹陷区域之外的栅电极层 610。 图 19为形成栅极后的俯视 图。 [0034]随后按照常规半导体制造工艺的步骤完成该半导体结构的制造。 例 如： 在层间介质层 400上依次形成盖层和第二层间介质层， 并通过刻蚀- 回填形成贯穿第二层间介质层、 盖层以及第一层间介质层的接触塞； 形成 金属互连结构等等。
[0035]根据本发明的另一个方面， 还提供了一种根据上述方法制作的半导 体结构， 请参考图 19的俯视图以及图 20和图 21的截面图。 如图所示， 该半导体结构包括： 村底 100; 形成于村底之上的栅堆叠， 包括高 k栅介 质层和金属栅极； 形成于栅堆叠两侧的源漏区 101 ; 浅沟槽隔离结构 210, 进入村底 100中一定深度， 将村底表面分成至少一个有源区， 其中栅堆叠 在宽度方向上的末端与相应的浅沟槽隔离结构的边缘齐平。
[0036]这是由于在形成浅沟槽隔离结构的同时，用于形成伪栅图形的 SiGe 层也被图形化为与有源区的形状一致。 例如， 参见图 6和图 8。
[0037]在一个实施例中， 村底 100材料为单晶硅。 在其他实施例中， 所述 村底 100还可以包括其他基本半导体例如锗，或其他化合物半导体，例如， 碳化硅、 砷化镓、 砷化铟或者磷化铟。 典型地， 村底 100的厚度可以约为 但不限于几百 米， 例如 0.2mm- 1 mm的厚度范围。
[0038]栅介质层 600形成在所述村底 100之上， 所述栅电极层 610形成在栅 介质层 600之上。 所述栅介质层 600可以选用铪基材料， 如 Hf02、 HfSiO、 HfSiON、 HfTaO、 HfTiO或 HfZrO中的一种或其组合， 或者， 氧化铝、 氧化 镧、 氧化梧、 氧化硅或氮氧化硅中的一种或其组合， 或者其与铪基材料的组 合。 所述栅电极层 610可以包括 TiN、 TiAlN、 TaN或 TaAIN中的一种或其组 合或者可为金属、 多晶硅。 栅堆叠的总高度可以在 20-90nm。
[0039]本发明提供的半导体结构具有以下优点：
1.采用外延生长单晶 SiGe作为伪栅极降低了栅极两侧表面的粗糙度；
2.因为栅层制作在浅沟槽隔离结构之前， 所以浅沟槽隔离结构阶高对器件 平坦化影响较小
3.因为浅沟槽隔离结构和栅极末端不重叠， 所以节省了器件区面积。
虽然关于示例实施例及其优点已经详细说明， 应当理解在不脱离本发明的 精神和所附权利要求限定的保护范围的情况下， 可以对这些实施例进行各 种变化、 替换和修改。 对于其他例子， 本领域的普通技术人员应当容易理 解在保持本发明保护范围内的同时， 工艺步骤的次序可以变化。
[0040]此外， 本发明的应用范围不局限于说明书中描述的特定实施例的工 艺、 机构、 制造、 物质组成、 手段、 方法及步骤。 从本发明的公开内容， 作为本领域的普通技术人员将容易地理解， 对于目前已存在或者以后即将 开发出的工艺、 机构、 制造、 物质组成、 手段、 方法或步骤， 其中它们执 行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果， 依照本发明可以对它们进行应用。 因此， 本发明所附权利要求旨在将这些 工艺、 机构、 制造、 物质组成、 手段、 方法或步骤包含在其保护范围内。

Claims

权 利 要 求
1. 一种半导体结构的制造方法， 该方法包括以下步骤：
a) 提供第一半导体材料的单晶村底 (100);
b) 在村底（100)表面外延生长第二半导体材料的单晶外延层（110); c) 形成贯穿外延层进入村底中一定深度的填充有沟槽绝缘物质的浅 沟槽隔离结构 (210);
d) 图形化所述浅沟槽隔离结构（210)中的沟槽绝缘物质以及所述外延 层（110)形成伪栅极；
e) 在伪栅极周围形成侧墙 (310), 所述侧墙 (310)的材料不同于所述沟 槽绝缘物质以及所述第二半导体材料；
f) 形成覆盖整个半导体结构的层间介质层 (400);
g) 除去所述层间介质层 (400)的一部分以暴露所述伪栅；
h) 去除所述伪栅极， 形成栅极 陷（500);
i) 在所述栅极凹陷（500)中形成栅介质层 (600)以及栅电极层 (610)。
2. 根据权利要求 1所述的方法， 其中第一半导体材料为硅， 第二半导 体材料为 SiGe。
3. 根据权利要求 1所述的方法， 其中浅沟槽隔离结构 （210 ) 进入村 底中的深度为 100-300nm。
4. 根据权利要求 1所述的方法， 其中在步骤 e中， 侧墙 (310)的材料 为 Si02、 Si3N4、 SiON中的一种或组合。
5. 根据权利要求 1所述的方法， 其中在步骤 f †， 在淀积层间介质层 之前先淀积材料与层间介质层不同的 CESL层 （ 320 ) 。
6. 根据权利要求 5所述的方法， 其中层间介质层 (400) 的材料为 Si02 、 SiOF、 SiCOH、 SiO、 SiCO、 SiCON、 SiON, 磷硅玻璃 PSG、 或 硼磷硅玻璃 BPSG。
7. 根据权利要求 1所述的方法， 其中在步骤 i中， 栅介质层 （ 600 ) 的材料为 Hf02、 HfSiO、 HfSiON、 HfTaO、 HfTiO或 HfZrO中的一种或其 组合， 或者氧化铝、 氧化镧、 氧化梧、 氧化硅或氮氧化硅中的一种或其组 合， 或者其与铪基材料的组合。
8. 根据权利要求 1所述的方法，其中栅电极层（610 )包括 TiN、TiAlN、 TaN或 TaAIN中的一种或其组合。
9. 根据权利要求 1所述的方法，其中去除所述伪栅极包括去除伪栅极 由第二半导体材料构成的部分和伪栅极由沟槽绝缘物质构成的部分
( 301 ) 。
10. 一种半导体结构， 包括
村底 ( 100 ) ；
形成于村底之上的栅堆叠， 包括高 k栅介质层和金属栅极；
形成于栅堆叠两侧的源漏区 （101 ) ；
浅沟槽隔离结构 （210 ) , 进入村底（100 ) 中一定深度， 将村底表面 分成至少一个有源区， 其中栅堆叠在宽度方向上的末端与相应的浅沟槽隔 离结构的边缘齐平。
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