WO2013123808A1

WO2013123808A1 - 驱动电路、移位寄存器、阵列基板栅极驱动器及显示装置

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Publication number: WO2013123808A1
Application number: PCT/CN2012/087093
Authority: WO
Inventors: 崔文海
Original assignee: 北京京东方光电科技有限公司
Priority date: 2012-02-21
Filing date: 2012-12-21
Publication date: 2013-08-29
Also published as: CN102629461A

Abstract

一种驱动电路、移位寄存器、阵列基板栅极驱动电路及显示装置。所述驱动电路包括：电容（21），在触发信号的控制下进行充电以提供第一驱动控制电压（Pu）；第一上拉单元（22），在第一驱动控制电压（Pu）的控制下控制第一时钟信号（CLK）输出；第一下拉单元（23），周期性的对电容（21）进行放电；第一下拉控制单元（31），在触发信号、第一时钟信号（CLK）和第二时钟信号（CLKB）的控制下控制第一下拉单元（23）对电容（21）进行周期性放电；第二下拉单元（24），周期性的对第一上拉单元（22）的输出端进行放电；第二下拉控制单元（32），在第一时钟信号（CLK）和第二时钟信号（CLKB）的控制下控制第二下拉单元（32）对第一上拉单元（22）的输出端进行放电。

Description

驱动电路、移位寄存器、阵列基板栅极驱动器及显示装置技术领域

本发明涉及显示领域，特別是一种驱动电路、移位寄存器、阵列基板栅极驱动器及显示装置。背景技术

目前采用 TFT ( Thin Film Transistor, 薄膜场效应晶体管）来设置 Go A ( Gate Driver on Array, 阵列基板栅极驱动器）电路； TFT的特性为门槛电压受其栅源电压的影响，占空比越高，门槛电压上升越高，电流驱动能力越弱。

如图 1所示，为现有技术移位寄存器的第 N级驱动电路（ N > 2 )的电路结构图，包括第一薄膜晶体管 Ml、第二薄膜晶体管 M2、第三薄膜晶体管 M3和第四薄膜晶体管 M4和电容 C1 , 其中：

第一薄膜晶体管 Ml 的源极和栅极均与本级驱动电路的上级驱动电路 (第 N-1级）的信号输出端 N-1相连接，漏极分別与第二薄膜晶体管 M2的栅极、电容 C1的第一端、第三薄膜晶体管 M3的漏极相连接；

第二薄膜晶体管 M2的源极与 CLK时钟信号输出端相连接，栅极与电容 C1的第一端相连接，漏极与信号输出端 N、第四薄膜晶体管 M4的源极相连接；

笫三薄膜晶体管 M3的源极与电容 C1的第一端连接，栅极接收本级驱动电路的下级驱动电路（第 N+1级）的信号输出端 N+1的反馈信号，源极接地；第四薄膜晶体管 M4的源极与信号输出端 N与电容 C1的第二端相连，栅极接收本级驱动电路的下级驱动电路的信号输出端 N+1的反馈信号，漏极接地。

上述图 1的驱动电路的工作原理如下：

在第 N-1周期（本级驱动电路的上级驱动电路（第 N-1级 )的工作周期）时，上级驱动电路的信号输出端 N-1的输出信号为高电平， CLK信号为低电平，下级驱动电路的信号输出端 N+1的输出信号为低电平，此时第一薄膜晶体管 Ml和第二薄膜晶体管 M2导通，第三薄膜晶体管 M3和第四薄膜晶体管 M4截止，第一薄膜晶体管 Ml的输出信号 Pu为高电平，电容 C1在 Pu的驱动下充电；在第 N周期（本级驱动电路的工作周期）时，上级驱动电路的信号输出端 N-1的输出信号为低电平， CLK信号为高电平，下级驱动电路的信号输出端 N+1的输出信号为低电平，此时第一薄膜晶体管 Ml、第三薄膜晶体管 M3 和第四薄膜晶体管 M4截止，笫二薄膜晶体管 M2导通，并在信号输出端 N 输出高电平信号；

在第 N+1周期（本级驱动电路的下级驱动电路（第 N+1级）的工作周期）时，上级驱动电路的信号输出端 N-1的输出信号为低电平， CLK信号为低电平，下级驱动电路的信号输出端 N+1的输出信号为高电平，此时第三薄膜晶体管 M3和第四薄膜晶体管 M4导通，第一薄膜晶体管 Ml和第二薄膜晶体管 M2截止；第三薄膜晶体管 M3导通后使得电容 C1接地并放电，第四薄膜晶体管 M4导通后使得输出端 N接地并放电。

现有技术的上述驱动电路虽然筒单，但是存在以下技术缺陷：

由于对电容 C1进行放电的时间仅为第 N+1周期，后续则不能对电容 C1 进行放电，并且由于一个周期的时间较短，因此并不能确保电容 C1的电量放干净，因此，电容 C1在后续的周期也可能会对第二薄膜晶体管 M2产生驱动电压，使得第二薄膜晶体管 M2导通，从而当 CLK信号为高电平时使得第二薄膜晶体管 M2的信号输出端为高电平，但是这个时间段为本级驱动电路的非工作时间段，因此，第二薄膜晶体管 M2的输出信号将会对整个画面的显示产生干扰，影响画面质量。发明内容

本发明实施例提供一种驱动电路，以在非工作区域时能够对电容和输出端进行放电，从而确保所述驱动电路在非工作区域时输出的信号为零，不会对整个画面的显示产生干扰，提高画面显示质量。

所述驱动电路，包括：一电容，接收一触发信号，在所述触发信号的控制下进行充电，以提供第一驱动控制电压至第一上拉单元；第一上拉单元，接收所述第一驱动控制电压，并且与第一时钟信号输出端相连接，在所述第一驱动控制电压的控制下进行开关操作，从而控制第一时钟信号从输出端输出，第一上拉单元的输出端作为驱动电路的信号输出端；第一下拉控制单元，与所述触发信号的触发信号输入端相连接以接收所述触发信号，与第一时钟信号输出端和第二时钟信号输出端相连接，在所述触发信号、第一时钟信号和第二时钟信号的控制下向第一下拉单元提供周期性的第一下拉控制信号，以控制所述第一下拉单元对所述电容进行周期性放电；第一下拉单元，与第一下拉控制单元相连，在第一下拉控制信号的控制下对所述电容进行放电；笫二下拉控制单元，与笫一时钟信号输出端和第二时钟信号输出端相连接，在第一时钟信号和第二时钟信号的控制下向第二下拉单元提供周期性的第二下拉控制信号；第二下拉单元，与第二下拉控制单元相连，在第二下拉控制信号的控制下周期性的对所述第一上拉单元的输出端进行放电。

在一个具体示例中，所述驱动电路还包括：第三下拉单元，与复位信号输入端相连接以接收复位信号，并且在该复位信号的控制下进行开关操作，从而控制所述第一上拉单元的输出端放电。

在另一具体示例中，所述驱动电路还包括：第二上拉单元，连接在所述触发信号输入端和所述电容的第一端之间，接收所述触发信号，并在所述触发信号的控制下导通，以对所述电容进行充电。

在另一具体示例中，所述第一下拉控制单元包括：第一开关单元，与所述第二时钟信号输出端相连接，在所述第二时钟信号控制下导通，提供第二驱动控制电压，以使所述第一下拉单元在所述第二驱动控制电压的控制下导通；第二开关单元，与所述第一时钟信号输出端相连接，在所述第一时钟信号控制下导通，以控制所述第一开关单元的输出端接地；第三开关单元，与所述触发信号输入端相连接，在所述触发信号控制下导通，以控制所述第一开关单元的输出端接地。

在另一具体示例中，所述第二下拉控制单元包括：第四开关单元，与所述第二时钟信号输出端相连接，在所述第二时钟信号控制下导通，提供第三驱动控制电压，以使所述第二下拉单元在所述第三驱动控制电压的控制下导通；第五开关单元，与所述第一时钟信号输出端相连接，在所述第一时钟信号控制下导通，以控制所述第四开关单元的输出端接地。

在另一具体示例中，所述第一上拉单元包括第一薄膜晶体管，所述第二上拉单元包括第二薄膜晶体管；所述第二薄膜晶体管的漏极和栅极均与所述触发信号输入端相连，源极与所述电容的第一端相连；所述第一薄膜晶体管的漏极与所述第一时钟信号输出端相连，栅极与所述电容的第一端相连以接收所述第一驱动控制电压，源极与该驱动电路的信号输出端相连。

在另一具体示例中，所述第一开关单元包括第三薄膜晶体管，第二开关单元包括第四晶体薄膜管，第三开关单元包括第五薄膜晶体管，所述第一下拉单元包括第六薄膜晶体管；所述第三薄膜晶体管的漏极和栅极均与所述第二时钟信号输出端相连接，源极分别与第四薄膜晶体管的漏极、第五薄膜晶体管的漏极以及第六薄膜晶体管的栅极相连接；所述第四薄膜晶体管的栅极与所述第一时钟信号输出端相连接，漏极与所述第三薄膜晶体管的源极相连接，源极接地；所述第五薄膜晶体管的栅极与所述触发信号输入端相连接，漏极与所述第三薄膜晶体管的源极相连接，源极接地；所述第六薄膜晶体管的栅极与所述第三薄膜晶体管的源极相连接，并接收第二驱动控制电压，漏极与所述电容的第一端相连接，源极接地。

在另一具体示例中，所述第四开关单元包括第七薄膜晶体管，第五开关单元包括第八薄膜晶体管，第二下拉单元包括第九薄膜晶体管；所述第七薄膜晶体管的漏极和柵极均与所述第二时钟信号输出端相连接，源极分別与第八薄膜晶体管的漏极、第九薄膜晶体管的栅极相连接；所述第八薄膜晶体管的漏极与第七薄膜晶体管的源极相连接，栅极与所述第一时钟信号输出端相连接，源极接地；所述第九薄膜晶体管的漏极与所述第一薄膜晶体管的源极相连接，栅极与所述第七薄膜晶体管的源极相连接并接收第三驱动控制电压，源极接地。

在另一具体示例中，所述第三下拉单元包括第十薄膜晶体管，且所述第十薄膜晶体管的漏极与所述第一薄膜晶体管的源极相连接，栅极与所述复位信号输入端相连接，源极接地。

根据本发明实施例，还提供了一种移位寄存器，包括 M级所述驱动电路，其中，第 N级驱动电路接收第 N-1级驱动电路的输出信号作为触发信号并接收第 N+1级驱动电路的输出信号作为复位信号，并且第 N级驱动电路还将其输出信号提供给第 N-1级驱动电路以作为第 N-1级驱动电路的复位信号并将其输出信号提供给第 N+1级驱动电路以作为第 N+1级驱动电路的触发信号，其中 M〉N > 2。

在一个示例中，第 1级驱动电路接收移位寄存器触发信号作为触发信号并接收第 2级驱动电路的输出信号作为复位信号，并且第 1级驱动电路还将其输出信号提供给第 2级驱动电路以作为第 2级驱动信号的触发信号；第 M 级驱动电路接收第 M-1级驱动电路的输出信号作为触发信号，并且第 M级驱动电路还将其输出信号提供给第 M-1级驱动电路以作为第 M-1级驱动电路的复位信号。

根据本发明实施例，还提供了一种阵列基板栅极驱动器，包括所述移位寄存器。

根据本发明实施例，还提供了一种显示装置，包括所述阵列基板栅极驱动器。

本发明实施例中，第一下拉单元在第一下拉控制单元的控制下周期性的对每级驱动电路中的电容进行放电，以及第二下拉单元在第二下拉控制单元的控制下周期性的对每级驱动电路的输出端进行放电，从而能够确保将每级驱动电路中电容的电量放干净，也能确保每级驱动电路的输出端能够接地，从而使得每级驱动电路在其非工作区域不输出任何信号，不会对整个画面的显示产生干扰，提高画面显示质量。附图说明

图 1为现有技术中移位寄存器的第 N级驱动电路的具体电路图；图 2A为本发明第一实施例中驱动电路的结构示意图；

图 2B为本发明第二实施例中驱动电路的结构示意图；

图 2C为本发明第三实施例中驱动电路的结构示意图；

图 2D为本发明第四实施例中驱动电路的结构示意图；

图 3为本发明第四实施例中驱动电路的第一下拉控制单元和第二下拉控制单元的结构示意图；

图 4为本发明实施例中驱动电路的具体电路图；

图 5为本发明实施例中驱动电路的信号时序图。具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明实施例提供一种驱动电路，其在非工作区域时能够对电容和输出端进行周期性放电，从而确保该驱动电路在非工作区域时输出的信号为零，不会对整个画面的显示产生千扰，提高画面显示质量。该驱动电路包括：一电容，接收一触发信号，在所述触发信号的控制下进行充电以提供第一驱动控制电压至第一上拉单元；第一上拉单元，与第一时钟信号输出端相连接，用于在所述第一驱动控制电压的控制下进行开关操作，从而控制第一时钟信号从输出端输出，第一上拉单元的输出端作为驱动电路的信号输出端；第一下拉控制单元，与所述触发信号的触发信号输入端、第一时钟信号输出端和第二时钟信号输出端相连接，在所述触发信号、第一时钟信号和第二时钟信号的控制下向第一下拉单元提供周期性的第一下拉控制信号，以控制所述第一下拉单元对所述电容进行周期性放电；第一下拉单元，与第一下拉控制单元相连，在第一下拉控制信号的控制下对所述电容进行放电；第二下拉控制单元，与第一时钟信号输出端和第二时钟信号输出端相连接，在第一时钟信号和第二时钟信号的控制下向第二下拉单元提供周期性的第二下拉控制信号；第二下拉单元，与第二下拉控制单元相连，在第二下拉控制信号的控制下周期性的对所述第一上拉单元的输出端进行放电。

下面结合附图对本发明提供的栅极驱动电路进行详细描述。

参见图 2A，为本发明第一实施例中的驱动电路的结构示意图。所述驱动电路包括：

电容 21，接收一触发信号，在所述触发信号的控制下进行充电，以提供第一驱动控制电压至第一上拉单元 22;

第一上拉单元 22，与第一时钟信号输出端相连接，用于在所述第一驱动控制电压的控制下进行开关操作，从而控制笫一时钟信号从信号输出端输出；第一下拉控制单元 31，与所述触发信号的触发信号输入端、第一时钟信号输出端和第二时钟信号输出端相连接，在所述触发信号、第一时钟信号和第二时钟信号的控制下向第一下拉单元 23提供周期性的第一下拉控制信号，以控制所述第一下拉单元 23对所述电容 21进行周期性放电；

第一下拉单元 23 , 与第一下拉控制单元 31相连，在第一下拉控信号的控制下对所述电容 21进行放电；

第二下拉控制单元 32, 与第一时钟信号输出端和第二时钟信号输出端相连接，在第一时钟信号和第二时钟信号的控制下向第二下拉单元 24提供周期性的第二下拉控制信号；

第二下拉单元 24，与第二下拉控制单元 32相连，在第二下拉控制信号的控制下周期性的对所述第一上拉单元 22的输出端进行放电。在本发明实施例中，第一时钟信号和第二时钟信号的相位相反。

可以在图 2A所示的本发明第一实施例的驱动电路的基础上增加另一下拉单元，以便进一步对信号输出端进行放电，如图 2B所示，本发明第二实施例的驱动电路还包括笫三下拉单元 25，其中：

第三下拉单元 25 , 与所述信号输出端和复位信号输入端连接，接收复位信号（后续称为 N+1 信号），在所述复位信号的控制下进行开关操作，从而控制所述第一上拉单元 22的输出端放电。

此外，可以在上述图 2A所示的本发明第一实施例的驱动电路和 /或图 2B 所示的本发明第二实施例的驱动电路的基础上增加上拉单元，以便控制电容 21的第一端与所述触发信号输入端的连接。如图 2C所示，本发明第三实施例的驱动电路在图 2A所示的本发明第一实施例的驱动电路的基础上增加了第二上拉单元 26。如图 2D所示，本发明第四实施例的驱动电路在图 2B所示的本发明第二实施例的驱动电路的基础上增加了第二上拉单元 26。

第二上拉单元 26，连接在所述触发信号输入端 N-1与所述电容 21的第一端之间，接收所述触发信号，并在所述触发信号的控制下导通；

所述电容 21 , 在所述第二上拉单元 26导通时进行充电。

在本发明实施例中，所述第一下拉控制单元 31和第二下拉控制单元 32 的结构可如图 3所示。

在本发明实施例中，第一下拉控制单元 31可以包括：

笫一开关单元 311，与第二时钟信号输出端相连接，在第二时钟信号控制下导通，提供第二驱动控制电压，以使所述第一下拉单元 23在所述第二驱动控制电压的控制下导通；

第二开关单元 312 , 与第一时钟信号输出端相连接，在第一时钟信号控制下导通，以控制所述第一开关单元 311的输出端接地；

第三开关单元 313 , 与触发信号输入端 N-1相连接，在所述触发信号控制下导通，以控制所述第一开关单元 311的输出端接地。

在本发明实施例中，第二下拉控制单元 32可以包括：

第四开关单元 321，与第二时钟信号输出端相连接，在第二时钟信号控制下导通，提供第三驱动控制电压，以使所述第二下拉单元 24在所述第三驱动控制电压的控制下导通；

第五开关单元 322 , 与第一时钟信号输出端相连接，在所述第一时钟信号控制下导通，以控制所述第四开关单元 321的输出端接地。

在本发明实施例的一个示例中，第一上拉单元 22、第二上拉单元 26、第一开关单元 311、第二开关单元 312、第三开关单元 313、第四开关单元 321、笫五开关单元 322、第一下拉单元 23、第二下拉单元 24和第三下拉单元 25 的结构均可为场效应晶体管或三极管，或者还可以为场效应晶体管与三极管的组合；但是并不仅限于前述场效应晶体管、三极管或者两者组合，还可以是其他能够起到开关作用的元件。在本发明实施例中，以第一上拉单元 22、第二上拉单元 26、第一开关单元 311、第二开关单元 312、第三开关单元 313、第四开关单元 321、第五开关单元 322、第一下拉单元 23、第二下拉单元 24 和第三下拉单元 25的结构均为薄膜晶体管为例进行说明，如图 4所示。

图 4中，第一上拉单元 22包括第一薄膜晶体管 Ml , 所述第二上拉单元 26包括第二薄膜晶体管 M2，第一开关单元 311包括第三薄膜晶体管 M3 , 第二开关单元 312包括第四晶体薄膜管 M4,第三开关单元 313包括第五薄膜晶体管 M5，所述第一下拉单元 23包括第六薄膜晶体管 M6，第四开关单元 321 包括第七薄膜晶体管 M7，第五开关单元 322包括第八薄膜晶体管 M8，第二下拉单元 24包括第九薄膜晶体管 M9,第三下拉单元 25包括第十薄膜晶体管 M10 , 触发信号输入端为 N-l，复位信号输入端为 N+l，驱动电路的信号输出端为 N; 第一驱动控制电压为 Pu, 第二驱动控制电压为 P0; 第一时钟信号为 CLK, 第二时钟信号为 CLKB , 其中：

所述第二薄膜晶体管 M2的漏极和栅极均与所述触发信号输入端 N-1相连，源极与所述电容 21的第一端相连；

所述第一薄膜晶体管 Ml的漏极与第一时钟信号输出端相连，栅极与所述电容 21的第一端相连接以接收所述第一驱动控制电压，源极与信号输出端相连。

所述第三薄膜晶体管 M3 的漏极和栅极均与第二时钟信号输出端相连接，源极分别与第四薄膜晶体管 M4的漏极、第五薄膜晶体管 M5的漏极以及第六薄膜晶体管 M6的栅极相连接；

所述第四薄膜晶体管 M4的栅极与第一时钟信号输出端相连接，漏极与所述第三薄膜晶体管 M3的源极相连接，源极接地；

所述第五薄膜晶体管 M5的栅极与所述触发信号输入端相连接，漏极与所述第三薄膜晶体管 M3的源极相连接，源极接地；所述第六薄膜晶体管 M6的栅极与所述第三薄膜晶体管 M3的源极相连接以接收第二驱动控制电压，漏极与所述电容 21的第一端相连接，源极接地；第七薄膜晶体管 M7的漏极和栅极均与第二时钟信号输出端相连接，源极分别与第八薄膜晶体管 M8的漏极、笫九薄膜晶体管 M9的栅极相连接；所述第八薄膜晶体管 M8的漏极与第七薄膜晶体管 M7的源极相连接，栅极与第一时钟信号输出端相连接 , 源极接地；

所述第九薄膜晶体管 M9的漏极与所述信号输出端（即，第一薄膜晶体管 Ml的源极）相连接，栅极与所述第七薄膜晶体管 M7的源极相连接以接收第三驱动控制电压，源极接地；

所述第十薄膜晶体管 M10的漏极与所述信号输出端（即，第一薄膜晶体管 Ml 的源极）相连接，栅极与下级驱动电路的信号输出端相连接，源极接地。

所述电容 C1的第一端与所述第二薄膜晶体管 M2的源极和所述第一薄膜晶体管 Ml的栅极相连接，而所述电容 C1的第二端与第一薄膜晶体管的源极第九薄膜晶体管的漏极和第十薄膜晶体管的漏极相连接，即，与本级驱动电路的信号输出端相连接。

结合图 5所示的信号时序图，对如图 4所示的驱动电路工作原理进行详细的描述：

在第一时段，触发信号输入端 N-1为高电平、 CLK为低电平、 CLKB为高电平，此时 Ml、 M2、 M3、 M5、 M7、 M9导通， M4、 M8、 M6、 M10截止，由于 Pu为高电平，所以对 CI进行充电；

在第二时段，触发信号输入端 N-1为低电平、 CLK为高电平、 CLKB为低电平， M2截止， C1为 Ml提供驱动控制电压，此时 M4、 M8、 Ml导通， M7、 M3、 M5、 M10、 M9和 M6截止，在 Ml的源极输出高电平，即驱动电路的信号输出端 N的输出信号为高电平；

在第三时段，触发信号输入端 N-1为低电平、复位信号输入端 N+1为高电平、 CLK为氐电平、 CLKB为高电平，此时 M6、 M9、 M10、 M3 和 M7 导通， Ml、 M2、 M5、 M4、 M8截止，通过 M9和 M10导通使得 Ml的源极接地从而对 Ml的输出端进行放电，通过 M6导通使得电容 C1的第一端接地，从而对电容 C1进行放电；

在第四时段，触发信号输入端 N-1为低电平，复位信号输入端 N+1为低电平， CLK为高电平， CLKB为低电平， M4和 M8导通， Ml、 M2、 M3、 M5、 M6、 M7、 M9和 M10截止。

在第五时段，触发信号输入端 N-1为低电平，复位信号输入端 N+1为低电平， CLKB为高电平， CLK为低电平， M3、 M6、 M7和 M9导通， Ml、 M2、 M10、 M5、 M4和 M8截止，通过 M9导通使得 Ml的源极接地，从而对 Ml的源极（即，驱动电路的信号输出端）进行放电，通过 M6导通使得电容 C1的第一端接地，从而对电容 C1进行放电。

在第一时段之后，依序出现所述第二时段、第三时段、第四时段和第五时段。

在第五时段之后，重复出现所述第四时段和第五时段，直至第一时段再次出现。

根据本发明实施例，可以将 M级驱动电路级联连接以构成移位寄存器， M > 3。其中，第 N级驱动电路的触发信号输入端与第 N-1级驱动电路的输出信号端连接以接收第 N-1级驱动电路的输出信号作为触发信号，第 N级驱动电路的复位信号输入端与第 N+1级驱动电路的输出信号端连接以接收第 N+1 级驱动电路的输出信号作为复位信号。而且，第 N级驱动电路的信号输入端与第 N-1级驱动电路的复位信号输入端连接以提供其输出信号作为第 N-1级驱动电路的复位信号并将其输出信号，并且还与第 N+1级驱动电路的触发信号输入端连接以提供其输出信号作为第 N+1 级驱动电路的触发信号，其中 M>N > 2。

在此情况下，如图 2A - 2D、图 3和图 4所示的驱动电路可以作为所述移位寄存器的第 N级驱动电路。而且，所述触发信号输入端 N-1 可以为第

N-1级驱动电路的信号输出端，所述复位信号输入端 N+1可以为第 N+1级驱动信号的信号输出端。

在此情况下 , 所述电容 21接收上級（第 N-1级）驱动电路的信号输出端的输出信号作为触发信号（后续称为 N-1信号），在所述触发信号的控制下进行充电，以提供第一驱动控制电压至第一上拉单元 22;

第一下拉控制单元 31，与上级驱动电路的信号输出端、第一时钟信号输出端和第二时钟信号输出端相连接，在上级驱动电路的输出信号、第一时钟信号和第二时钟信号的控制下向第一下拉单元 23 提供周期性的第一下拉控制信号，以控制所述第一下拉单元 23对所述电容 21进行周期性放电；第三下拉单元 25 , 与本级驱动电路的信号输出端和下级驱动电路的信号输出端连接，接收下级驱动电路的信号输出端的输出信号作为复位信号（后续称为 N+1 信号），在所述复位信号的控制下进行开关操作，从而控制所述笫一上拉单元 22的输出端（即，本级驱动电路的信号输出端）放电。

第二上拉单元 26, 连接在上级驱动电路的信号输出端与所述电容 21 的第一端之间，接收上级驱动电路的信号输出端的输出信号作为触发信号，并在所述触发信号的控制下导通。

在图 4中，触发信号输入端（即上级驱动电路的信号输出端）为 N-1 , 复位信号输入端（即下级驱动电路的信号输出端）为 N+1 , 驱动电路的信号输出端为 N; 第一驱动控制电压为 Pu，第二驱动控制电压为 P0; 第一时钟信号为 CLK, 第二时钟信号为 CLKB, 其中：

所述第二薄膜晶体管 M2的漏极和栅极均与上级驱动电路的信号输出端相连，源极与所述电容 21的第一端相连；

所述第五薄膜晶体管 M5的栅极与上级驱动电路的信号输出端相连接，漏极与所述第三薄膜晶体管 M3的源极相连接，源极接地；

所述第十薄膜晶体管 M10 的漏极与本级驱动电路的所述信号输出端 (即，第一薄膜晶体管 Ml 的源极）相连接，栅极与下级驱动电路的信号输出端相连接，源极接地。

此外，在根据本发明实施例的所述移位寄存器中，第 1级驱动电路接收移位寄存器触发信号作为触发信号并接收第 2级驱动电路的输出信号作为复位信号，并且第 1级驱动电路还将其输出信号提供给第 2级驱动电路以作为第 2级驱动信号的触发信号。第 M级驱动电路接收第 M-1级驱动电路的输出信号作为触发信号，并且第 M级驱动电路还将其输出信号提供给第 M-1级驱动电路以作为第 M-1级驱动电路的复位信号。

下面将简要描述根据本发明实施例的移位寄存器的第 N级驱动电路的工作过程：

当第 N-1周期到来时（第 N-1级驱动电路的工作周期），第 N-1級驱动电路的输出信号端 N-1 为高电平、 CLK为低电平、 CLKB 为高电平，此时 Ml、 M2、 M3、 M5、 M7、 M9导通， M4、 M8、 M6、 M10截止，由于 Pu为高电平，所以对 CI进行充电；

当第 N周期到来时（第 N级驱动电路的工作周期），第 N-1级驱动电路的输出信号端 N-l为低电平、 CLK为高电平、 CLKB为低电平， M2截止， C1为 Ml提供驱动控制电压，此时 M4、 M8、 Ml导通， M7、 M3、 M5、 M10、 M9和 M6截止，在 Ml的源极输出高电平，即第 N级（本级）驱动电路的信号输出端 N的输出信号为高电平，该输出信号为下级驱动电路的触发信号，以启动下级驱动电路；

当第 N+1周期到来时（第 N+1级驱动电路的工作周期；)，第 N-1级驱动电路的输出信号端 N-1为低电平、第 N+1级驱动电路的输出信号端 N+1为高电平、 CLK为^ ί氐电平、 CLKB为高电平，此时 Μ6、 Μ9、 Μ10、 Μ3 和 Μ7 导通， Ml、 Μ2、 Μ5、 Μ4、 Μ8截止，通过 Μ9和 M10导通使得 Ml的源极接地从而对 Ml的输出端进行放电，通过 M6导通使得电容 C1的第一端接地，从而对电容 C1进行放电；

当第 N+2周期、第 N+4周期、第 N+6周期第 Ν+2η (η>1)周期到来时，第 N-1级驱动电路的输出信号端 N-1为低电平，第 N+1级驱动电路的输出信号端 N+1为低电平， CLK为高电平， CLKB为低电平， M4和 M8 导通， Ml、 M2、 M3、 M5、 M6、 M7、 M9和 M10截止。

当第 N+3周期、第 N+5周期、第 N+7周期第 Ν+(2η+1) (η>1 ) 周期到来时，第 N-1级驱动电路的输出信号端 N-1为低电平，第 N+1级驱动电路的输出信号端 N+1为低电平， CLKB为高电平， CLK为低电平， M3、 M6、 M7和 M9导通， Ml、 M2、 M10、 M5、 M4和 M8截止，通过 M9导通使得 Ml的源极接地，从而对 Ml的源极（即，本级驱动电路的信号输出端）进行放电，通过 M6导通使得电容 C1的第一端接地，从而对电容 C1进行放电。

此外，对于第 N-1周期之前的周期，第 N级驱动电路的输出信号端均为 4氐电平。具体如下：

当第 N- 2周期、第 N- 4周期、第 N- 6周期、 ...、第 N- 2m (m>l 且 N- 2m>l )周期到来时，第 N-1级驱动电路的输出信号端 N-1为低电平，第 N+1级驱动电路的输出信号端 N+1为低电平， CLK为高电平， CLKB为低电平， M4和 M8导通， Ml、 M2、 M3、 M5、 M6、 M7、 M9和 M10截止。

当第 N- 3周期、第 N- 5周期、第 N- 7周期第 N- (2m+l) (m > 1且 N- (2m+l)> 1 )周期到来时，第 N-1级驱动电路的输出信号端 N-1为低电平，第 N+1级驱动电路的输出信号端 N+1为低电平， CLKB为高电平， CLK为低电平， M3、 M6、 M7和 M9导通， Ml、 M2、 M10、 M5、 M4和

M8截止，通过 M9导通使得 Ml的源极接地，从而对 Ml的源极（即，本级驱动电路的信号输出端）进行放电，通过 M6导通使得电容 C1的第一端接地，从而对电容 C1进行放电。

在本发明实施例中，还提供一种阵列基板栅极驱动器，该阵列基板栅极驱动器包括如上所述的移位寄存器。

根据本发明实施例，还提供了一种显示装置，包括如上所述的阵列基板栅极驱动器。

尽管上面以液晶显示领域为例描述了本发明，然而应了解本发明不仅可以应用于液晶显示装置，而且还可以应用于包括像素阵列且按照行或列方式驱动的其它显示装置，诸如 OLED显示装置。

本发明实施例中，第一下拉单元在第一下拉控制单元的控制下周期性的对每级驱动电路中的电容进行放电，以及第二下拉单元在第二下拉控制单元的控制下周期性的对每级驱动电路的信号输出端进行放电，从而能够确保将每级驱动电路中电容的电量放干净，也能确保每级驱动电路的信号输出端能够接地，从而使得每级驱动电路在其非工作区域不输出任何信号，不会对整个画面的显示产生干扰，提高画面显示质量。发明的精神和范围。这样，倘若对本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims

权利要求书

1、一种驱动电路，包括：

一电容，接收一触发信号，在所述触发信号的控制下进行充电，以提供第一驱动控制电压至第一上拉单元；

第一上拉单元，接收所述第一驱动控制电压，并且与第一时钟信号输出端相连接，在所述第一驱动控制电压的控制下进行开关操作，从而控制第一时钟信号从输出端输出，第一上拉单元的输出端作为驱动电路的信号输出端；第一下拉控制单元，与所述触发信号的触发信号输入端相连接以接收所述触发信号，与第一时钟信号输出端和第二时钟信号输出端相连接，在所述触发信号、第一时钟信号和第二时钟信号的控制下向第一下拉单元提供周期性的第一下拉控制信号，以控制所述第一下拉单元对所述电容进行周期性放电；

第一下拉单元，与第一下拉控制单元相连，在第一下拉控制信号的控制下对所述电容进行放电；

第二下拉控制单元，与第一时钟信号输出端和第二时钟信号输出端相连接，在第一时钟信号和第二时钟信号的控制下向第二下拉单元提供周期性的第二下拉控制信号；

第二下拉单元，与第二下拉控制单元相连，在第二下拉控制信号的控制下周期性的对所述第一上拉单元的输出端进行放电。

2、如权利要求 1所述的驱动电路，还包括：

第三下拉单元，与复位信号输入端相连接以接收复位信号，并且在该复位信号的控制下进行开关操作，从而控制所述第一上拉单元的输出端放电。

3、如权利要求 1所述的驱动电路，还包括：

第二上拉单元，连接在所述触发信号输入端和所述电容的第一端之间，接收所述触发信号，并在所述触发信号的控制下导通，以对所述电容进行充电。

4、如权利要求 1〜3任一项所述的驱动电路，所述第一下拉控制单元包括：第一开关单元，与所述第二时钟信号输出端相连接，在所述第二时钟信号控制下导通，提供第二驱动控制电压，以使所述第一下拉单元在所述第二驱动控制电压的控制下导通；第二开关单元，与所述第一时钟信号输出端相连接，在所述第一时钟信号控制下导通，以控制所述第一开关单元的输出端接地；

第三开关单元，与所述触发信号输入端相连接，在所述触发信号控制下导通，以控制所述第一开关单元的输出端接地。

5、如权利要求 4所述的驱动电路，所述第二下拉控制单元包括：第四开关单元，与所述第二时钟信号输出端相连接，在所述第二时钟信号控制下导通，提供第三驱动控制电压，以使所述第二下拉单元在所述第三驱动控制电压的控制下导通；

第五开关单元，与所述第一时钟信号输出端相连接，在所述第一时钟信号控制下导通，以控制所述第四开关单元的输出端接地。

6、如权利要求 5所述的驱动电路，所述第一上拉单元包括第一薄膜晶体管，所述第二上拉单元包括第二薄膜晶体管；

所述第二薄膜晶体管的漏极和栅极均与所述触发信号输入端相连，源极与所述电容的第一端相连；

所述第一薄膜晶体管的漏极与所述第一时钟信号输出端相连，栅极与所述电容的第一端相连以接收所述第一驱动控制电压，源极与该驱动电路的信号输出端相连。

7、如权利要求 6所述的驱动电路，所述第一开关单元包括第三薄膜晶体管，第二开关单元包括第四晶体薄膜管，第三开关单元包括第五薄膜晶体管，所述第一下拉单元包括笫六薄膜晶体管；

所述第三薄膜晶体管的漏极和栅极均与所述第二时钟信号输出端相连接，源极分别与第四薄膜晶体管的漏极、第五薄膜晶体管的漏极以及第六薄膜晶体管的栅极相连接；

所述第四薄膜晶体管的柵极与所述第一时钟信号输出端相连接，漏极与所述第三薄膜晶体管的源极相连接，源极接地；

所述第五薄膜晶体管的柵极与所述触发信号输入端相连接，漏极与所述第三薄膜晶体管的源极相连接，源极接地；

所述第六薄膜晶体管的栅极与所述第三薄膜晶体管的源极相连接，并接收第二驱动控制电压，漏极与所述电容的第一端相连接，源极接地。

8、如权利要求 7所述的驱动电路，所述第四开关单元包括第七薄膜晶体管，第五开关单元包括第八薄膜晶体管，第二下拉单元包括第九薄膜晶体管；所述第七薄膜晶体管的漏极和栅极均与所述第二时钟信号输出端相连接，源极分别与第八薄膜晶体管的漏极、第九薄膜晶体管的栅极相连接；所述第八薄膜晶体管的漏极与第七薄膜晶体管的源极相连接，栅极与所述第一时钟信号输出端相连接，源极接地；

所述第九薄膜晶体管的漏极与所述第一薄膜晶体管的源极相连接，栅极与所述第七薄膜晶体管的源极相连接并接收第三驱动控制电压 , 源极接地。

9、如权利要求 8所述的驱动电路，所述第三下拉单元包括第十薄膜晶体管，且所述第十薄膜晶体管的漏极与所述第一薄膜晶体管的源极相连接，栅极与所述复位信号输入端相连接，源极接地。

10、一种移位寄存器，包括 M级如权利要求 2 - 9任一项所述的驱动电路，其中，第 N级驱动电路接收第 N-1级驱动电路的输出信号作为触发信号并接收第 N+1级驱动电路的输出信号作为复位信号，并且第 N级驱动电路还将其输出信号提供给第 N-1级驱动电路以作为第 N-1级驱动电路的复位信号并将其输出信号提供给第 N+1级驱动电路以作为第 N+1级驱动电路的触发信号，其中 M>N > 2。

11、如权利要求 10所述的移位寄存器，其中，第 1级驱动电路接收移位寄存器触发信号作为触发信号并接收第 2级驱动电路的输出信号作为复位信号，并且第 1级驱动电路还将其输出信号提供给第 2级驱动电路以作为第 2 级驱动信号的触发信号；

笫 M级驱动电路接收第 M-1级驱动电路的输出信号作为触发信号，并且第 M级驱动电路还将其输出信号提供给第 M-1 级驱动电路以作为第 M-1 级驱动电路的复位信号。

12、一种阵列基板栅极驱动器，包括如权利要求 10所述的移位寄存器。

13、一种显示装置，包括如权利要求 12所述的阵列基板栅极驱动器。