WO2013078856A1 - H桥pfc电路及该电路中电感电流的下降沿采样方法 - Google Patents

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series
bridge pfc
current
inductor
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刘玮
罗勇
金亮亮
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    • Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes

Definitions

  • the present invention relates to the field of communications, and in particular to an H-bridge Power Factor Correction (PFC) circuit and an inductor in the circuit.
  • PFC Power Factor Correction
  • the falling edge of the current is sampled.
  • BACKGROUND OF THE INVENTION High efficiency, high power density and low cost have become three important indicators pursued by communication power sources.
  • the circuit topology of PFC is from traditional bridged, double boost (BOOST) bridgeless power factor correction.
  • PFC Power Factor Correction
  • H-bridge PFC High efficiency, high power density and low cost have become three important indicators pursued by communication power sources.
  • PFC Power Factor Correction
  • H-bridge PFC High efficiency, high power density and low cost
  • interleaved parallel technologies of various topologies continue to advance.
  • dual BOOST bridgeless PFC is widely used, and its circuit schematic is shown in Figure 1.
  • the inductor L1 When the power frequency is half a week, the inductor L1, the boost diode D1 and the MOS transistor SI constitute a BOOST circuit; when the power frequency is negative for half a cycle, the inductor L2, the boost diode D2 and the MOS transistor S2 form a BOOST circuit to operate;
  • the inductor current only takes two semiconductor devices, which is one less than the conventional bridged PFC circuit, and therefore has higher efficiency.
  • the dual BOOST circuit has higher efficiency, but by analyzing the working principle, the utilization of the inductor in the topology is relatively low, each inductor only works for half a cycle, and the other half cycle only serves as a return branch, and a small amount flows. Power frequency current.
  • FIG 2 (a) is a schematic diagram of the H-bridge PFC circuit.
  • This topology also passes only two semiconductor devices at each stage. It belongs to the type of bridgeless PFC circuit. The theoretical efficiency is comparable to that of the dual BOOST circuit, and it also has a high Inductance utilization.
  • the main power circuit of the topology mainly includes: two common S-pole M0S tubes, which form a bidirectional switch, and the driving signals are consistent; for convenience, Dl and D3 are set as boost diodes, and D2 and D4 are slow diodes. Reflow diodes for better Electromagnetic Compatibility (EMC) effects; Inductors! ⁇ For positive and negative power frequency for half a week.
  • EMC Electromagnetic Compatibility
  • the diode in Figure 2(a) is replaced by a M0S tube.
  • S3 and S6 are turned on, S4 and S5.
  • S4 and S5 are turned on, and S3 and S6 are turned off.
  • the working diagram of the H-bridge PFC is shown in Figure 3(a).
  • the power frequency is negative half-cycle
  • the H-bridge The working diagram of the PFC is shown in Figure 3(b).
  • the working principle of the H-bridge PFC circuit is simply analyzed as follows: When the M0S pipe is open, the input current is freewheeled through the M0S pipes S1 and S2, and the inductor current rises; When the MOS transistor is turned off, the input current is freewheeled through the boost diode D1 and the freewheeling diode D4, and the inductor current drops.
  • the H-bridge circuit has its unique operating characteristics, that is, there is a reverse current in each switching cycle.
  • FIG 4 shows the topology of the two-phase H-bridge interleaved: L1 is the boost inductor of the first phase, 1S1, 1 S2 are the main MOS transistors of the first phase circuit; 1D1, 1D3 are the positive and negative power frequency half-cycle boost respectively.
  • Diode using silicon carbide diode
  • L2 is the second phase of the boost inductor
  • 2S1, 2 S2 are the second phase circuit main MOS tube
  • 2D1, 2D3 are positive and negative power frequency half cycle boost diode
  • using silicon carbide diode D2 and D4 are slow recovery diodes, which share a reflux diode for the two-phase circuit, which is used to realize the reflow of the two-phase H-bridge PFC interleaved parallel circuit to reduce the noise generated by the high-frequency ripple current of the H-bridge PFC circuit.
  • the two-phase interleaved parallel circuit usually adopts a phase-shifting control algorithm, but the working principle of the PFC in each phase circuit is similar to that of the single-phase circuit.
  • the CCM control mode is generally adopted, which requires the inductor current signal for loop control.
  • the schematic diagram of the inductor current sampling circuit of the single-phase H-bridge PFC is shown in Fig. 5.
  • the CT1 and the main MOS tube are connected in series to collect the current signal in the rising phase of the inductor current.
  • the negative terminals of the CT2 and BUS capacitors are connected in series to collect the current signal in the phase of the inductor current drop.
  • the sampling of the rising edge of the inductor current can be followed by the sampling position and method of CT1 in FIG. 5, and the current transformer and the MOS tube are connected in series, as shown in FIG. 6.
  • the current flowing through the negative terminal of the BUS capacitor may be the sum of the falling phases of the inductor current of the two-phase circuit. Therefore, the current signal acquisition of the falling phase of the inductor current in each phase circuit cannot be adopted by CT2 in FIG. Location method.
  • CT12 and CT22 respectively respond to the falling edge of the inductor current of the first and second-phase circuits in the positive half cycle of the power frequency.
  • Sampling, CT13, CT23 should sample the falling edge of the inductor current of the first and second phase circuits in the negative half cycle of the power frequency. Therefore, this inductor current drop edge sampling method requires four current transformers. This brings about a large disadvantage to power density and cost.
  • the current transformer is generally not used to sample the complete signal of the inductor current, but only a part of the signal of the inductor current, such as the rising edge or falling edge of the inductor current.
  • the average current control mode of the PFC circuit generally adopts a fixed frequency method to change the on-duty of the MOS transistor according to different input voltages to obtain a stable output voltage.
  • the conduction of the MOS transistor accounts for The air ratio is the smallest, the conduction time is particularly short, and it is particularly prominent under high pressure conditions. Therefore, at this small duty cycle, the inductor current flowing through the MOS transistor not only contains the actual inductor current, but also contains a large reverse current. Therefore, the current signal sampled at this time is more than the actual inductor current. Large signals cause sampling distortion. In addition, due to the delay of sampling, calculation, control and hardware reaction in the PFC circuit, the delay of this circuit will cause sampling distortion when the duty cycle is small, that is, the actual inductor current is large, but due to the sampling delay, the sampling is obtained.
  • an H-bridge PFC circuit including: a first series circuit composed of MOS transistors connected in series, a second series circuit composed of two boost diodes connected in series, and two connected in series a third series circuit composed of freewheeling diodes, an output BUS capacitor, an inductor, and a load, wherein the first series circuit, the second series circuit, the third series circuit, the capacitor, and the load are mutually Parallel to form a parallel circuit, the inductor and the load being connected in series with the parallel circuit, further comprising: a current transformer having one end coupled to the inductive coupling and the other end coupled to two boost diodes connected in series On the line.
  • the above H-bridge PFC circuit further includes: a magnetic reset circuit configured to cause the current transformer to output signals of the same polarity.
  • the above H-bridge PFC circuit is applied to a single-phase H-bridge PFC circuit.
  • the above H-bridge PFC circuit is applied to a multi-phase H-bridge PFC circuit.
  • the third series circuit described above is one. The current transformer samples the falling edge of the inductor current.
  • a method for sampling a falling edge of an inductor current in an H-bridge PFC circuit wherein the H-bridge PFC circuit includes: a current transformer and an inductor, wherein the current transformer One end is coupled to the inductive connection, and the other end is coupled to a line between two boost diodes connected in series; the current transformer obtains a current signal flowing through the inductor; and the current transformer pair acquires The current signal is sampled.
  • the method further includes: processing the sampled signal such that the current transformer outputs a signal of the same polarity.
  • the technical method of connecting the current transformer in the H-bridge PFC circuit in series between the inductor and the two boost diodes connected in series is used to solve the problem that the rising edge is sampled in the H-bridge PFC circuit.
  • the small duty cycle samples the distortion of the inductor current, which affects the reliability and stability of the product, and the technical problem of using the falling edge to sample the inductor current at a higher cost, thereby improving the sampling of the rising edge in the H-bridge PFC circuit. Sampling the inductor current at the duty cycle, and reducing the cost compared to sampling the falling edge current using the traditional sampling mode (such as the one shown in Figure 7).
  • FIG. 1 is a circuit diagram of a dual BOOST bridgeless PFC circuit according to the related art
  • FIG. 2a is a circuit diagram of a single-phase H-bridge PFC circuit according to the related art
  • FIG. 2b is a single-phase H-bridge PFC circuit according to the related art.
  • FIG. 3a is a first working diagram of a single-phase H-bridge PFC circuit in a power frequency positive half cycle according to the related art
  • FIG. 3b is a schematic diagram of a single-phase H-bridge PFC circuit in a power frequency negative half cycle according to the related art
  • FIG. 3c is a second schematic diagram of a single-phase H-bridge PFC circuit in a positive half cycle of a power frequency according to the related art
  • FIG. 4 is a circuit diagram of a two-phase interleaved parallel H-bridge PFC circuit according to the related art
  • 5 is a schematic diagram of a conventional single-phase H-bridge PFC circuit inductor current sampling scheme according to the related art
  • FIG. 6 is a schematic diagram of an inductor current rising edge sampling principle of a two-phase interleaved parallel H-bridge PFC circuit according to the related art
  • FIG. 8 is a schematic circuit diagram of an H-bridge PFC circuit according to an embodiment of the present invention
  • FIG. 9 is a schematic diagram of an H-bridge PFC circuit interleaved in two phases according to an embodiment of the present invention
  • FIG. 10 is a schematic diagram of the operation of the H-bridge PFC circuit in the positive phase of the power-frequency positive half-cycle MOS transistor according to an embodiment of the present invention
  • FIG. 11 is a schematic diagram of the H-bridge PFC circuit at the power frequency according to an embodiment of the present invention
  • FIG. 12 is a schematic diagram showing the operation of the reverse current of the MOS transistor in the positive half cycle;
  • FIG. 12 is a schematic diagram of the operation of the H-bridge PFC circuit in the power-frequency positive half-cycle MOS transistor turn-off phase according to an embodiment of the present invention;
  • FIG. 14 is a schematic diagram of a current sampling signal processing circuit used in an H-bridge PFC circuit according to an embodiment of the present invention;
  • FIG. 8 is a circuit diagram of an H-bridge PFC circuit according to an embodiment of the present invention. As shown in FIG.
  • the circuit includes: a first series circuit composed of MOS transistors (S1, S2) connected in series, and a second series circuit composed of two boost diodes (D1, D3) connected in series, which are connected in series a third series circuit composed of two freewheeling diodes (D2, D4), an output BUS capacitor C B , an inductor and a load RL, wherein the first series circuit
  • the second series circuit, the third series circuit, the capacitor C B and the load RL are connected in parallel to each other to form a parallel circuit, and the inductor and the load RL are connected in series with the parallel circuit, in the circuit
  • the method further includes: a current transformer CT having one end coupled to the inductive coupling and the other end coupled to a line between two boost diodes (D1, D3) connected in series.
  • the rising edge in the H-bridge PFC circuit can be solved.
  • the sampling current of the inductor current is distorted to affect the reliability and stability of the product, and the technical problem of using the falling edge to sample the inductor current is higher, thereby improving the rising edge of the H-bridge PFC circuit.
  • Sampling the inductor current with a small duty cycle for sampling, and sampling the falling edge current with the conventional sampling mode (for example, the scheme shown in Figure 7), reducing the cost.
  • the falling edge signal has the following characteristics: (1) The falling edge has the longest time at the peak trough position, so the delay of the hardware circuit has a very small influence on the sampling and control loop; (2) The falling edge is over The zero point time has a certain guarantee. At present, the digital control will define a maximum duty cycle, and the minimum falling edge will be limited to a certain time; (3), the falling edge signal is relatively clean, there is no reverse current and interleaved shunt Signal, there is no problem with the sampling reverse current of the rising edge.
  • the current transformer is connected in series between the inductor and the midpoint of the diode (it is to be noted that the midpoint here does not specifically refer to the point at which the distance from the two ends is equal, but refers to the series connection of two diodes connected in series.
  • the midpoint does not specifically refer to the point at which the distance from the two ends is equal, but refers to the series connection of two diodes connected in series.
  • the above embodiment uses a current transformer to realize the detection of the falling edge of the inductor current in the positive and negative power frequency half cycle by a simple circuit change.
  • each phase circuit uses one less current transformer than the conventional sampling method. It not only reduces the device, but also reduces the cost.
  • the processing of the sampled signal is also simple, reliable, and simple and practical.
  • the method can be extended to the multi-phase H-bridge circuit in an interleaved parallel topology.
  • the current flowing through the current transformer CT is opposite in the positive and negative power frequency half cycles, a magnetic reset circuit is required for causing the current transformer to output the same polarity. signal of.
  • a magnetic reset circuit is required for causing the current transformer to output the same polarity. signal of.
  • the current transformer output current signal processing circuit is as shown in FIG.
  • the MOS tubes VT1 and VT2 are used to prevent the influence of the magnetic reset current on the sampling signal, and the control signal is related to the positive and negative half cycles of the power frequency.
  • the above H-bridge PFC circuit is applied not only to the single-phase H-bridge PFC circuit (as shown in Figure 8), but also to the multi-phase H-bridge PFC circuit (as shown in Figures 9 and 13).
  • the third series circuit described above is one as a common return branch (see Figs. 9 and 13).
  • the current transformer samples the falling edge of the inductor current.
  • Embodiment 2 a method for sampling a falling edge of an inductor current in an H-bridge PFC circuit
  • the method includes: Step S1502: The current transformer acquires a current signal flowing through the inductor; and in step S1504, the current transformer samples the acquired current signal.
  • the method may further include: processing the sampled signal such that the current transformer outputs signals of the same polarity.

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Abstract

本发明公开了一种H桥PFC电路及该电路中电感电流的下降沿采样方法，其中，上述H桥PFC电路，包括：相互串联的MOS管组成的第一串联电路、相互串联的两个升压二极管组成的第二串联电路、相互串联的两个续流二极管组成的第三串联电路、输出BUS电容、电感和负载，其中，第一串联电路、第二串联电路、第三串联电路、电容和负载相互并联，形成并联电路，电感和负载与并联电路串联；电流互感器，其一端与电感耦合连接，另一端耦合连接至相互串联的两个升压二极管之间的线路上。采用本发明提供的上述技术方案，提高了H桥PFC电路中对上升沿进行采样存在小占空比时对电感电流采样的保真效果，以及降低了成本。

Description

H桥 PFC电路及该电路中电感电流的下降沿采样方法 技术领域 本发明涉及通信领域， 具体而言， 涉及一种 H桥功率因数校正 （Power Factor Correction, 简称为 PFC) 电路及该电路中电感电流的下降沿采样方法。 背景技术 高效、 高功率密度及低成本已成为通信电源所追求的三个重要的指标， 为应对三 个目标， PFC的电路拓扑从传统的有桥、双升压（BOOST)无桥功率因数校正（Power Factor Correction, 简称为 PFC)、 H桥 PFC以及各种拓扑的交错并联技术不断的向前 发展着。 为了提高效率， 双 BOOST无桥 PFC被广泛采用， 其电路示意图如图 1所示。 图
1中由两个 PFC电路构成。 工频正半周时， 电感 Ll、 升压二极管 D1及 MOS管 SI构 成一个 BOOST电路工作； 工频负半周时， 电感 L2、 升压二极管 D2及 MOS管 S2构 成一个 BOOST 电路进行工作； 由于每个导通周期内， 电感电流都只走两个半导体器 件， 比传统的有桥 PFC电路减少一个， 因此具有较高的效率。 双 BOOST 电路具有较高的效率， 但是通过对工作原理进行分析可知， 该拓扑中 电感的利用率比较低， 每个电感只工作半个周期， 另半个周期只做回流支路， 流过少 量的工频电流。 图 2 (a)为 H桥 PFC电路的示意图， 该拓扑在每个阶段也都只通过两个半导体器 件， 属于无桥 PFC电路的类型， 理论效率和双 BOOST电路相当， 同时也具有较高的 电感利用率。 该拓扑的主功率电路主要包括了： 两个共 S极的 M0S管， 组成了双向 开关， 其驱动信号一致； 为实现方便， Dl、 D3设为升压二极管， D2、 D4为慢二极管， 作为回流二极管， 以获得较好的电磁兼容性 （Electro Magnetic Compatibility, 简称为 EMC) 效果； 电感！ ^ 供正负工频半周内用。 图 2(b)也是 H桥 PFC电路中的一种， 把图 2(a)中的二极管换成了 M0S管， 在该电路中， 工频正半周时， S3和 S6导通， S4 和 S5关断； 工频负半周时， S4和 S5导通， S3和 S6关断； 工频正半周时， H桥 PFC的工作示意图如图 3(a)所示， 工频负半周时， H桥 PFC 的工作示意图如图 3(b)所示。 以工频正半周为例， H桥 PFC电路的工作原理简单分析 如下： 当 M0S管道通时， 输入电流通过 M0S管 S1及 S2进行续流， 电感电流上升； 当 MOS管关断， 输入电流通过升压二极管 D1及续流二极管 D4进行续流， 电感电流 下降。 同时 H桥电路还有其独特的工作特性， 即在每个开关周期内存在着反向电流。 参 阅图 3(c), 以工频正半周为例， 当 MOS管道通时， 慢二极管 D4会有一个较大的反向 电流通过 D3， 然后再通过 MOS管进行续流， 因此当占空比较小时， 和 MOS管串联 在一起的电流互感器会采样到该反向电流。 图 4为两相 H桥交错并联的拓扑结构： L1是第一相的升压电感， 1S1、 1 S2分 别为第一相电路主 MOS管； 1D1、 1D3分别为正负工频半周的升压二极管， 采用碳化 硅二极管； L2是第二相的升压电感， 2S1、 2 S2分别为第二相电路主 MOS管； 2D1、 2D3分别为正负工频半周的升压二极管， 采用碳化硅二极管； D2、 D4为慢恢复二级 管， 为两相电路共用回流二极管， 用于实现两相 H桥 PFC交错并联电路的回流作用， 以减小 H桥 PFC电路的高频脉动电流产生的噪声。两相交错并联电路通常采用移相一 定角度的控制算法， 但每相电路中 PFC的工作原理与单相电路相似。 在中大功率 PFC电路中， 一般采用 CCM控制模式， 该模式需要电感电流信号进 行环路控制。 单相 H桥 PFC的电感电流采样电路示意图如图 5所示。 图中的 CT1和 主 MOS管串联在一起， 用于采集电感电流上升阶段的电流信号； CT2和 BUS电容的 负端串联在一起， 用于采集电感电流下降阶段的电流信号。 两相 H桥 PFC交错并联后， 电感电流上升沿的采样可以沿用图 5中 CT1的采样 位置与方法， 把电流互感器和 MOS管串联在一起， 如图 6所示。 由于两相间移相一定角度进行控制，流过 BUS电容负端的电流有可能是两相电路 电感电流下降段之和， 因此每相电路中电感电流下降段的电流信号采集不能采用图 5 中 CT2的位置方法。 为采集 H桥 PFC交错并联电路中完整的电感电流下降阶段信号，传统采样模式示 意图如图 7所示， 图中 CT12、 CT22分别应对工频正半周内第一、 二相电路电感电流 下降沿的采样， CT13、 CT23 分别应对工频负半周内第一、 二相电路电感电流下降沿 的采样。 因此这种电感电流下降沿采样方法需要 4个电流互感器。 这给功率密度及成 本带来了较大的不利因素。 在多相交错并联电路中， 考虑成本及功率密度， 一般都不会用电流互感器采样电 感电流的完整信号， 而只采样电感电流的一部分信号， 比如电感电流的上升沿或者是 下降沿。 PFC电路的平均电流控制模式， 一般采用定频的方法， 根据不同的输入电压改变 MOS管的导通占空比来获得稳定的输出电压， 因此， 在输入电压的峰值， MOS管的 导通占空比最小， 导通时间特别的短， 在高压条件时尤其突出。 因此在这种小占空比 时， 流过 MOS 管的电感电流不仅包含了实际的电感电流， 还包含了一个较大的反向 电流， 因此， 此时采样到的电流信号是比实际电感电流大的信号， 导致采样失真。 另外由于 PFC电路存在着采样、 计算、 控制及硬件反应等方面的延迟， 这种电路 的延迟会在占空比较小时导致采样失真， 即实际电感电流较大，但是由于采样的延迟， 采样得到的电流信号为零或者非常小， 这种采样失真带来的危害比较大。 综上所述， 在 H桥 PFC电路中， 如果只采用电感电流上升沿进行环路控制， 会出 现上述小占空比时采样失真的问题， 这种采样失真通过控制环路的传递放大， 会极大 的影响产品的可靠性及稳定性。 针对相关技术中的上述问题， 目前尚未提出有效的解决方案。 发明内容 针对相关技术中， H桥 PFC电路中对上升沿进行采样存在的小占空比时对电感电 流采样失真以致影响产品的可靠性和稳定性， 以及采用下降沿对电感电流采样成本较 高等技术问题，本发明实施例提供一种 H桥 PFC电路及该电路中电感电流的下降沿采 样方法， 以解决上述问题至少之一。 根据本发明的一个实施例， 提供了一种 H桥 PFC电路， 包括： 相互串联的 MOS 管组成的第一串联电路、 相互串联的两个升压二极管组成的第二串联电路、 相互串联 的两个续流二极管组成的第三串联电路、 输出 BUS电容、 电感和负载， 其中， 所述第 一串联电路、所述第二串联电路、所述第三串联电路、所述电容和所述负载相互并联， 形成并联电路， 所述电感和所述负载与所述并联电路串联， 还包括： 电流互感器， 其 一端与所述电感耦合连接， 另一端耦合连接至相互串联的两个升压二极管之间的线路 上。 上述 H桥 PFC电路， 还包括： 磁复位电路， 设置为使所述电流互感器输出相同极 性的信号。 上述 H桥 PFC电路应用于单相 H桥 PFC电路中。 上述 H桥 PFC电路应用于多相 H桥 PFC电路中。 上述第三串联电路为一个。 上述电流互感器对所述电感电流的下降沿进行采样。 根据本发明的另一个实施例，提供了一种 H桥 PFC电路中电感电流的下降沿采样 方法， 其中， 所述 H桥 PFC电路包括： 电流互感器和电感， 其中， 所述电流互感器的 一端与所述电感耦合连接， 另一端耦合连接至相互串联的两个升压二极管之间的线路 上； 所述电流互感器获取流经所述电感的电流信号； 所述电流互感器对获取的所述电 流信号进行采样。 上述方法还包括： 对采样后的信号进行处理， 使得所述电流互感器输出相同极性 的信号。 通过本发明，采用将 H桥 PFC电路中的电流互感器串联在电感和相互串联的两个 升压二极管之间的线路上的技术手段，解决了 H桥 PFC电路中对上升沿进行采样存在 的小占空比时对电感电流采样失真以致影响产品的可靠性和稳定性， 以及采用下降沿 对电感电流采样成本较高等技术问题，从而达到了提高 H桥 PFC电路中对上升沿进行 采样存在小占空比时对电感电流采样保真效果， 以及相对于采用传统采样模式对下降 沿电流进行采样 （例如图 7所示方案）， 降低成本的效果。 附图说明 此处所说明的附图用来提供对本发明的进一步理解， 构成本申请的一部分， 本发 明的示意性实施例及其说明用于解释本发明， 并不构成对本发明的不当限定。 在附图 中： 图 1为根据相关技术的双 BOOST无桥 PFC电路的电路图； 图 2a为根据相关技术的单相 H桥 PFC电路的电路图； 图 2b为根据相关技术的单相 H桥 PFC电路的电路图； 图 3a为根据相关技术的工频正半周期内单相 H桥 PFC电路的第一工作示意图； 图 3b为根据相关技术的工频负半周期内单相 H桥 PFC电路的工作示意图； 图 3c为根据相关技术的工频正半周期内单相 H桥 PFC电路的第二工作示意图； 图 4为根据相关技术的两相交错并联 H桥 PFC电路的电路图； 图 5根据相关技术的传统的单相 H桥 PFC电路电感电流采样方案； 图 6为根据相关技术的两相交错并联 H桥 PFC电路的电感电流上升沿采样原理示 意图； 图 7为根据相关技术的传统两相交错并联 H桥 PFC电路电感电流下降沿采样示意 图； 图 8为根据本发明实施例的 H桥 PFC电路的电路示意图； 图 9为根据本发明实施例的 H桥 PFC电路在两相交错并联电路中的应用示意图； 图 10为根据本发明实施例的 H桥 PFC电路在工频正半周 MOS管导通阶段的工 作示意图； 图 11为根据本发明实施例的 H桥 PFC电路在工频正半周 MOS管导通阶段反向 电流的流向示意图； 图 12为根据本发明实施例的 H桥 PFC电路在工频正半周 MOS管关断阶段的工 作示意图； 图 13为根据本发明实施例的 H桥 PFC电路在多相交错并联电路中的应用； 图 14为根据本发明实施例的 H桥 PFC电路所用到的电流采样信号处理电路示意 图； 图 15为根据本发明实施例的 H桥 PFC电路中电感电流的下降沿采样方法的流程 图。 具体实施方式 下文中将参考附图并结合实施例来详细说明本发明。 需要说明的是， 在不冲突的 情况下， 本申请中的实施例及实施例中的特征可以相互组合。 实施例 1 图 8为根据本发明实施例的 H桥 PFC电路的电路示意图。如图 8所示， 该电路包 括： 相互串联的 MOS管 （Sl、 S2 ) 组成的第一串联电路、 相互串联的两个升压二极 管 （Dl、 D3 ) 组成的第二串联电路、 相互串联的两个续流二极管 （D2、 D4) 组成的 第三串联电路、 输出 BUS电容 CB、 电感 和负载 RL， 其中， 所述第一串联电路、 所 述第二串联电路、 所述第三串联电路、 所述电容 CB和所述负载 RL相互并联， 形成并 联电路， 所述电感 和所述负载 RL与所述并联电路串联， 在该电路中， 还包括： 电 流互感器 CT，其一端与所述电感耦合连接， 另一端耦合连接至相互串联的两个升压二 极管 （Dl、 D3 ) 之间的线路上。 上述实施例，由于采用了将 H桥 PFC电路中的电流互感器串联在相互串联的两个 升压二极管之间的线路和电感之间的技术手段，因此可以解决 H桥 PFC电路中对上升 沿进行采样存在的小占空比时对电感电流采样失真以致影响产品的可靠性和稳定性， 以及采用下降沿对电感电流采样成本较高等技术问题，从而达到了提高 H桥 PFC电路 中对上升沿进行采样存在的小占空比时对电感电流采样保真效果， 以及相对于采用传 统采样模式对下降沿电流进行采样 （例如图 7所示方案）， 降低成本的效果。 由于下降沿信号存在以下特点： （1)、 下降沿在波峰波谷位置时时间最长， 因此硬 件电路的延迟对采样及控制环路带来的影响非常的小； （2)、 下降沿在过零点处时间有 一定的保障， 目前数字控制会限定一个最大的占空比， 把最小的下降沿限定在一定的 时间里； （3)、 下降沿信号比较干净， 没有反向电流及交错的分流信号， 不存在上升沿 的采样反向电流的问题。 并且， 在把电流互感器串联在电感及二极管中点之间 （需要 说明的是， 此处的中点并不特指距离两端点的距离相等的点， 而是指两个串联的二极 管的串联线路上的任意点）后， 由于两个二极管两端是 BUS电压， 在任何情况下只有 一个二极管处于导通状态， 因此每个阶段流过该电流互感器的电流信号只能是其导通 二极管的电流信号， 因此， 通过这种方式， 可以用电流互感器 CT实现电感电流下降 沿的采样，进而解决 H桥 PFC电路中对上升沿进行采样存在的小占空比时对电感电流 采样失真以致影响产品的可靠性和稳定性的问题。 并且， 上述实施例通过简单的电路改动， 用一个电流互感器实现正负工频半周内 电感电流下降沿的检测， 这在交错并联电路中， 每相电路比传统采样方法少用一个电 流互感器， 不仅减小器件， 降低成本， 同时对采样信号的处理也变得简单， 可靠， 具 有简单实用等方面的优点。同时该方法可以推广到多相 H桥电路交错并联拓扑中使用。 在本发明的一个优选实施方式中， 由于在正负工频半周内流经电流互感器 CT的 电流方向相反， 因此， 需要有一个磁复位电路， 用于使所述电流互感器输出相同极性 的信号。 参见图 9， 由于正负工频半周内， 流过 CT的电流方向相反， 因此需要考虑互感器 的磁复位问题， 电流互感器输出电流信号处理电路如图 14所示。 其中 MOS管 VT1 及 VT2用于防止磁复位电流对采样信号的影响， 其控制信号和工频正负半周相关。 当 工频正半周时， MOS管 VT1导通， VT2关断， 电流从互感器原边 A流入， C流出， 互感器副边的电流信号通过 VD1、 VT1及采样电阻 R2把电流信号转换成电压信号； 当工频负半周时， MOS管 VT1关断， VT2导通， 电流从互感器原边 C流入， A流出， 互感器副边的电流信号通过 VD2、 VT2及采样电阻 R2把电流信号转换成电压信号； 通过该信号处理电路， 可以得到相同极性的采样信号。 上述 H桥 PFC电路不但应用于单相 H桥 PFC电路 （如图 8所示） 中， 还可以电 路应用于多相 H桥 PFC电路中 （如图 9和图 13所示）。 在多相 H桥 PFC电路中，上述第三串联电路为一个，作为公用的一个回流支路 (参 见图 9和图 13 )。 在本发明的一个优选实施方式中， 上述电流互感器对所述电感电流的下降沿进行 采样。 为了更好地理解上述实施例， 以下结合图 9说明在具体应用中的工作原理： 以图 9中的第一相电路进行工作原理阐述如下， 以工频正半周为例： 参见图 10， 工频正半周时， MOS管导通， 电感电流由 A到 B， 通过 MOS管进行 续流， 具体流向如图中箭头所示。 如图 11所示， 在 MOS管导通时， 慢管 D4有较大 的反向电流， 通过 1D3， 由 C到 A流过电流互感器， 再由 A到 B通过导通 MOS管进 行续流， 具体流向如图中箭头所示。 如图 12所示， 当 MOS管关断时， 所有的电感电 流都由 A通过 C流过电流互感器， 再通过 1D1、 BUS负载进行续流， 具体流向如图中 箭头所示。 从正半周的工作过程分析可知， 在 MOS 管导通阶段的前期， 有一个反向电流通 过 CT1， 在 MOS管关断期间内， 电流互感器 CT1采样得到的电流信号为一个完整的 电感电流下降沿信号， 因此可以通过本实施例实现电感电流的下降沿采样。 负半周的工作过程和正半周相似， 也可以在 MOS 管关断期间内， 通过电流互感 器 CT1采样得到一个完整的电感电流下降沿信号， 此处不再赘述。 实施例 2 在本实施例中提供了一种 H桥 PFC电路中电感电流的下降沿采样方法，其中，所 述 H桥 PFC电路包括： 电流互感器和电感， 其中， 所述电流互感器的一端与所述电感 耦合连接， 另一端耦合连接至相互串联的两个升压二极管之间的线路上； 该方法基于 上述 H桥 PFC电路， 关于本实施所述电路的具体结构可以参见上述实施例，此处不再 赘述。 图 15为根据本发明实施例的 H桥 PFC电路中电感电流的下降沿采样方法的流 程图。 如图 15所示， 该方法包括： 步骤 S1502, 电流互感器获取流经电感的电流信号； 步骤 S1504, 电流互感器对获取的电流信号进行采样。 在本发明的一个优选实施方式中， 上述方法还可以包括： 对采样后的信号进行处 理， 使得所述电流互感器输出相同极性的信号。 显然， 本领域的技术人员应该明白， 上述的本发明的各模块或各步骤可以用通用 的计算装置来实现， 它们可以集中在单个的计算装置上， 或者分布在多个计算装置所 组成的网络上， 可选地， 它们可以用计算装置可执行的程序代码来实现， 从而， 可以 将它们存储在存储装置中由计算装置来执行， 并且在某些情况下， 可以以不同于此处 的顺序执行所示出或描述的步骤， 或者将它们分别制作成各个集成电路模块， 或者将 它们中的多个模块或步骤制作成单个集成电路模块来实现。 这样， 本发明不限制于任 何特定的硬件和软件结合。 以上所述仅为本发明的优选实施例而已， 并不用于限制本发明， 对于本领域的技 术人员来说， 本发明可以有各种更改和变化。 凡在本发明的精神和原则之内， 所作的 任何修改、 等同替换、 改进等， 均应包含在本发明的保护范围之内。

Claims

权 利 要 求 书
1. 一种 H桥 PFC电路， 包括： 相互串联的 M0S管组成的第一串联电路、 相互串 联的两个升压二极管组成的第二串联电路、 相互串联的两个续流二极管组成的 第三串联电路、 输出 BUS电容、 电感和负载， 其中， 所述第一串联电路、 所述 第二串联电路、 所述第三串联电路、 所述电容和所述负载相互并联， 形成并联 电路， 所述电感和所述负载与所述并联电路串联， 所述 H桥 PFC电路还包括： 电流互感器， 其一端与所述电感耦合连接， 另一端耦合连接至相互串联的 两个升压二极管之间的线路上。
2. 根据权利要求 1所述的 H桥 PFC电路， 其中， 还包括： 磁复位电路， 设置为使 所述电流互感器输出相同极性的信号。
3. 根据权利要求 1所述的 H桥 PFC电路， 其中， 所述 H桥 PFC电路应用于单相 H桥 PFC电路中。
4. 根据权利要求 1所述的 H桥 PFC电路， 其中， 所述 H桥 PFC电路应用于多相 H桥 PFC电路中。 根据权利要求 4所述的 H桥 PFC电路， 其中， 所述第三串联电路为- 水 根据权利要求 1至 5任一项所述的 H桥 PFC电路，其中，所述电流互感器对所 述电感电流的下降沿进行采样。 一种 H桥 PFC电路中电感电流的下降沿采样方法， 所述 H桥 PFC电路包括： 电流互感器和电感， 其中， 所述电流互感器的一端与所述电感耦合连接， 另一 端耦合连接至相互串联的两个升压二极管之间的线路上；
所述电流互感器获取流经所述电感的电流信号；
所述电流互感器对获取的所述电流信号进行采样。 根据权利要求 7所述的方法， 其中， 还包括： 对采样后的信号进行处理， 使得 所述电流互感器输出相同极性的信号。
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