WO2013032268A1 - 전자 소자 및 그 제조 방법 - Google Patents

전자 소자 및 그 제조 방법 Download PDF

Info

Publication number
WO2013032268A1
WO2013032268A1 PCT/KR2012/006984 KR2012006984W WO2013032268A1 WO 2013032268 A1 WO2013032268 A1 WO 2013032268A1 KR 2012006984 W KR2012006984 W KR 2012006984W WO 2013032268 A1 WO2013032268 A1 WO 2013032268A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
thin film
electronic device
channel layer
carbon
Prior art date
Application number
PCT/KR2012/006984
Other languages
English (en)
French (fr)
Inventor
이규철
이철호
Original Assignee
서울대학교산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 서울대학교산학협력단 filed Critical 서울대학교산학협력단
Priority to US14/117,606 priority Critical patent/US9666673B2/en
Publication of WO2013032268A1 publication Critical patent/WO2013032268A1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1606—Graphene
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/02444—Carbon, e.g. diamond-like carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/0245—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02469—Group 12/16 materials
    • H01L21/02472—Oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02483—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02502—Layer structure consisting of two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02513—Microstructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02527—Carbon, e.g. diamond-like carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02551—Group 12/16 materials
    • H01L21/02554—Oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0277—Electrolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66015—Multistep manufacturing processes of devices having a semiconductor body comprising semiconducting carbon, e.g. diamond, diamond-like carbon, graphene
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66431—Unipolar field-effect transistors with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78684—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising semiconductor materials of Group IV not being silicon, or alloys including an element of the group IV, e.g. Ge, SiN alloys, SiC alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/22—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIBVI compounds
    • H01L29/221—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIBVI compounds including two or more compounds, e.g. alloys
    • H01L29/225—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIBVI compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions

Definitions

  • the present invention relates to an electronic device and a method of manufacturing the same.
  • a thin film transistor is manufactured using an amorphous silicon thin film on a large-area glass substrate.
  • performance and stability of the transistor are limited.
  • the present invention is to provide a technique for manufacturing a thin film transistor using a high quality thin film grown on a carbon layer including graphene.
  • Graphene can be readily prepared on various substrates, and after thin film growth, the thin film and graphene can be easily transferred to other substrates.
  • Patent Document 1 Republic of Korea Patent Publication No. 10-2010-0130437
  • the present invention is to solve the above problems of the prior art, an object of the present invention to provide an electronic device in which a thin film is formed on a carbon layer containing graphene.
  • an embodiment of the present invention is a carbon layer including graphene (graphene); A thin film layer formed on the carbon layer; A channel layer formed on the thin film layer; A current blocking layer formed between the thin film layer and the channel layer to block a current flow between the thin film layer and the channel layer; And it provides an electronic device comprising a source electrode and a drain electrode formed on the channel layer.
  • graphene graphene
  • the thin film layer may be to cover the microstructure.
  • the microstructures may be selected from the group consisting of fine rods, fine needles, fine tubes, and fine walls.
  • it may further include a substrate located below the carbon layer.
  • the substrate and the carbon layer may be removable.
  • the current blocking layer may be made of a material or an insulator having a larger band gap than the channel layer.
  • the channel layer may be made of a semiconductor material.
  • the channel layer may be formed of a multi-layer heterostructure.
  • the channel layer is a pair of Mg x Zn 1-x O and ZnO, a pair of Al x Ga 1-x N and GaN, a pair of Al x Ga 1-x As and GaAs, or It may be made of any one of a pair of Si and Si 1-x Ge x .
  • it may further include a gate electrode formed on the channel layer using a Schottky junction.
  • the gate dielectric formed on the channel layer; And a gate electrode formed on the gate dielectric.
  • the thin film layer and the current blocking layer may be a single layer.
  • the channel layer may include one or more doping layers.
  • another embodiment of the present invention comprises the steps of preparing a carbon layer comprising graphene (graphene); Forming a thin film layer on the carbon layer; Forming a current blocking layer on the thin film layer; Forming a channel layer on the current blocking layer; And forming a source electrode and a drain electrode on the channel layer, wherein the current blocking layer blocks a current flow between the thin film layer and the channel layer.
  • graphene graphene
  • the forming of the thin film layer may include growing a plurality of microstructures on the carbon layer, wherein the thin film layer may be formed to cover the microstructure.
  • the microstructures may be selected from the group consisting of fine rods, fine needles, fine tubes, and fine walls.
  • the preparing of the carbon layer may include preparing a carbon layer including the graphene on a substrate.
  • the growing of the microstructures may include: generating damage on the carbon layer; And growing the microstructure upwards from the damage.
  • the generating of the damage may include forming a mask layer on the carbon layer; Patterning the mask layer to form a plurality of openings; And generating damage to the carbon layer through the opening.
  • the generating of the damage may include using one or more of a gas plasma, an ion beam, an electron beam, a proton beam, and a neutron beam.
  • the forming of the opening may be using at least one method of electron beam lithography, photolithography, laser interference lithography, nanoimprint, and template.
  • the channel layer may be formed of a multi-layer heterostructure.
  • the channel layer is a pair of Mg x Zn 1-x O and ZnO, a pair of Al x Ga 1-x N and GaN, a pair of Al x Ga 1-x As and GaAs, or It may be made of any one of a pair of a pair of Si and Si 1-x Ge x .
  • the method may further include forming a gate electrode on the channel layer using a Schottky junction.
  • forming a gate dielectric on the channel layer And forming a gate electrode on the gate dielectric.
  • the thin film layer and the current blocking layer may be a single layer.
  • the present invention provides an electronic device in which a thin film is formed on a carbon layer including graphene.
  • Such an electronic device may be a transistor for a display driving circuit. Further, according to the present invention, it is possible to separate the functional element portion from the substrate and transfer it to another substrate.
  • FIG. 1 is a schematic cross-sectional view of an electronic device according to an embodiment of the present invention.
  • FIG. 2 is a schematic diagram schematically showing graphene.
  • FIG. 3 is a cross-sectional view illustrating in more detail the structure of the carbon layer and the thin film layer in the electronic device of FIG. 1.
  • 4 to 8 are perspective views showing various shapes of the microstructure.
  • FIG. 9 is a schematic diagram showing a transfer process of graphene.
  • FIG. 10 is a schematic cross-sectional view of an electronic device according to another embodiment of the present invention.
  • FIG. 11 is a cross-sectional view illustrating in more detail the structures of the carbon layer and the current blocking layer in the electronic device of FIG. 10.
  • FIG. 12 is a schematic cross-sectional view of an electronic device according to still another embodiment of the present invention.
  • FIG. 13 is a schematic diagram showing an energy band structure of a Mg x Zn 1-x O and ZnO pair.
  • FIG. 14 is a schematic diagram showing an energy band structure of Al x Ga 1-x As and GaAs pairs.
  • 15 and 16 are schematic cross-sectional views of an electronic device according to still another embodiment of the present invention.
  • 17 to 22 are cross-sectional views sequentially illustrating a method of manufacturing an electronic device according to an embodiment of the present invention.
  • FIG. 1 is a schematic cross-sectional view of an electronic device according to an embodiment of the present invention
  • FIG. 2 is a schematic view schematically showing graphene
  • FIG. 3 is a cross-sectional view showing in more detail the structure of the carbon layer and the thin film layer in the electronic device of FIG. 4 to 8 are perspective views showing various shapes of the microstructure
  • FIG. 9 is a schematic diagram showing a transfer process of graphene.
  • the electronic device 1 is formed on the substrate 10, the carbon layer 20 formed on the substrate 10, the thin film layer 30 formed on the carbon layer 20, and the thin film layer 30.
  • a current blocking layer 40, a channel layer 50 formed on the current blocking layer 40, and a source electrode 60 and a drain electrode 70 formed on the channel layer 50 are included.
  • the substrate 10 may be any material such as metal, glass, resin, or the like.
  • silicon, silicon carbide, gallium arsenide, spinel, indium phosphide, gallium phosphide, aluminum phosphide, gallium nitride, indium nitride, aluminum nitride, zinc oxide, magnesium oxide, aluminum oxide, titanium oxide , Sapphire, quartz, pyrex may be used, but is not limited to these materials.
  • the carbon layer 20 is located on the substrate 10. However, when the carbon layer 20 has sufficient mechanical strength, the substrate 10 is not necessarily required. In this case, the carbon layer 20 itself may serve as a substrate without having a separate substrate 10. .
  • the carbon layer 20 may be detachable from the substrate 10.
  • the carbon layer 20 and the structure (functional element portion) thereon may be separated from the substrate 10 and transferred. Details thereof will be described later.
  • the carbon layer 20 includes one or more layers of graphene.
  • Graphene is a two-dimensional planar material in which carbon atoms are connected to each other to form a honeycomb, as shown in FIG. 2.
  • Graphene may have a variety of structures, such a structure may vary depending on the content of 5-membered and / or 7-membered rings that can be included in the graphene.
  • Graphite ie, graphite, has two or more layered structures. In other words, if only one layer of graphite is separated, it becomes graphene.
  • the thin film layer 30 is a layer formed on the carbon layer 20 to support the current blocking layer 40 and the like described later. As shown in FIG. 3, a plurality of microstructures 25 are formed on the carbon layer 20, and the thin film layer 30 may be formed to cover the microstructures 25.
  • the microstructure 25 is provided in plurality at any point on the carbon layer 20.
  • the microstructure 25 is a structure of approximately micro or nano scale, and is not particularly limited in size or shape.
  • the microstructure 25 is formed by growing upward from the carbon layer 20. This is because the microstructure 25 is not necessarily formed perpendicular to the carbon layer 20, but rather the portion where the microstructure 25 is in contact with the carbon layer 20. It means that it is formed by a bottom-up method with respect to.
  • the microstructure 25 manufactured by the stacking method can grow to a good crystalline having a very low dislocation density despite a difference in material constants (lattice constant, thermal expansion coefficient, etc.) from the carbon layer 20. Therefore, it has better crystallinity, mechanical and electrical properties than the structure manufactured by the top-down method based on the thin film deposition and etching process. Therefore, the thin film layer 30 formed on the microstructure 25 is also excellent in mechanical and electrical properties, it is possible to manufacture a high quality electronic device (1).
  • the microstructure 25 may be grown upward from damage formed on the carbon layer 20, and details thereof will be described later.
  • the material of the microstructure 25 is not particularly limited, and for example, zinc oxide, magnesium oxide, zinc cadmium oxide, zinc magnesium cadmium, zinc beryllium oxide, magnesium beryllium oxide, zinc manganese oxide, zinc magnesium manganese oxide, gallium nitride , Aluminum aluminide, gallium aluminum nitride, or indium gallium nitride.
  • the shape of the microstructure 25 is not particularly limited, and for example, the cylindrical fine rod 25a as shown in FIG. 4, the fine rod 25b as the polygonal column as shown in FIG. 5, and FIG. 6. It may be a fine needle 25c as shown, a fine tube 25d as shown in FIG. 7, and a fine wall 25e as shown in FIG. 8.
  • the micro wall 25e may be a network structure in which a plurality of walls are connected to each other, and thus, the "micro wall” described herein should be interpreted to mean that such micro wall network structure is also included.
  • the thin film layer 30 is formed to cover the microstructure 25 (see FIG. 3). That is, the microstructure 25 and the thin film layer 30 are provided so that the microstructure 25 may be drawn in the thin film layer 30.
  • the microstructure 25 serves as a kind of seed layer for forming the thin film layer 30. That is, it is very difficult to stack a thin film on graphene or graphite, but it is easy to form the microstructure 25 on the graphene or graphite, and form the thin film layer 30 using the microstructure 25 as a seed. Do.
  • the material of the thin film layer 30 may be nitride such as gallium nitride, oxide such as zinc oxide, or the like, but is not particularly limited thereto. Since the current blocking layer 40 is positioned above the thin film layer 30, the thin film layer 30 may be formed of a material other than an insulator, but is not limited thereto. In addition, the thin film layer 30 may be made of a material similar to that of the microstructure 25 so that the crystal structure and the lattice constant may be matched with the microstructure 25.
  • the current blocking layer 40 is formed between the thin film layer 30 and the channel layer 50 described later.
  • the current blocking layer 40 is a layer that blocks the flow of current between the thin film layer 30 and the channel layer 50. If the current blocking layer 40 is not present, the current blocking layer 40 is disposed below the channel layer 50 such as a transistor. Leakage current is generated in the 30 and the carbon layer 20, which is not suitable as an electronic device.
  • an insulator or a material having a larger band gap than the channel layer 50 may be used. That is, when the channel layer 50 is a semiconductor layer, when the semiconductor material having a band gap larger than that of the channel layer 50 is selected as the current blocking layer 40, current flow can be blocked.
  • the channel layer 50 is located above the current blocking layer 40 and serves as a channel in an electronic device such as a transistor.
  • the channel layer 50 may be a semiconductor thin film made of a semiconductor material.
  • silicon, gallium nitride, gallium nitride, indium gallium nitride, zinc oxide, magnesium oxide, indium gallium zinc oxide, indium arsenide, indium phosphorus, or gallium arsenide may be used. It is not limited to.
  • one or more doping layers may be inserted into the channel layer 50, and the doping layer may be inserted even when the channel layer 50 has a multi-layered heterostructure, as described below.
  • the source electrode 60 and the drain electrode 70 are located above the channel layer 50 and are used as electrodes of the transistor.
  • the material of the source electrode 60 and the drain electrode 70 is a conductive material such as metals such as Al, Ga, In, Tl, Ni, Ti, Cr, indium tin oxide (ITO), and indium zinc oxide (IZO). ),
  • a transparent conductive oxide (TCO) such as aluminum zinc oxide (AZO), indium zinc tin oxide (IZTO), a conductive polymer, graphene, and the like may be used.
  • the physical / chemical properties of the electronic device are remarkably improved by using the carbon layer 20 including graphene. This is because of the following properties of graphene.
  • the carbon layer 20 including graphene itself may be used as an electrode (gate electrode; details will be described later), and the contact resistance is small even when a separate electrode is provided in the carbon layer 20.
  • the carbon layer 20 itself is used as an electrode, the structure is simpler than in the case where a separate electrode is provided, thereby saving process cost and time.
  • graphene has excellent thermal conductivity. Therefore, the heat dissipation characteristics of the electronic device 1 are excellent, and thus the manufacture of high quality devices is easy. In addition, graphene has excellent chemical and mechanical stability, especially flexibility and ductility.
  • the graphene and the structure thereon may be transferred separately from the substrate 10.
  • the carbon layer 20 including the graphene and the substrate 10 may be easily separated, and the separated carbon layer 20 and the structure thereon may be transferred to another substrate.
  • the carbon layer 20 and the substrate 10 may be separated by only mechanical force, which is called a mechanical lift-off. It has been experimentally demonstrated that the carbon layer 20 and the structures above it can be separated from the substrate by mechanical lift off and transferred to other substrates, such as sapphire substrates, glass substrates, metal substrates, and resin substrates. Due to such a transition characteristic, there is no limitation of substrate selection in the manufacture of the electronic device 1.
  • the graphene and the structures thereon can be prepared on a substrate that is convenient to manufacture, and then separated from the original substrate and transferred onto another substrate having the desired properties.
  • a transition such as a flexible and changeable polymer substrate, a transparent substrate, or a substrate having excellent thermal conductivity is free.
  • FIG. 10 is a schematic cross-sectional view of an electronic device according to another embodiment of the present invention
  • FIG. 11 is a cross-sectional view illustrating in detail the structure of the carbon layer and the current blocking layer in the electronic device of FIG. 10
  • FIG. 12 is another embodiment of the present invention.
  • a schematic cross-sectional view of an electronic device according to an example FIG. 13 is a schematic diagram showing an energy band structure of Mg x Zn 1-x O and ZnO pairs, and FIG. 14 shows an energy band structure of Al x Ga 1-x As and GaAs pairs.
  • 15 and 16 are schematic cross-sectional views of an electronic device according to still another embodiment of the present invention.
  • the thin film layer 30 is omitted in this embodiment.
  • the current blocking layer 40 is positioned on the carbon layer 20, so that the function of the thin film layer 30 is also performed by the current blocking layer 40. That is, the thin film layer 30 and the current blocking layer 40 is made of a single layer.
  • the plurality of microstructures 25 are formed on the carbon layer 20, and the current blocking layer 40 is formed to cover the microstructures 25.
  • the microstructure 25 serves as a kind of seed layer for forming the current blocking layer 40.
  • the current blocking layer 40 may be made of a material having a crystal structure and lattice constant similar to that of the microstructure 25 to match the microstructure 25.
  • an insulator or a material having a band gap larger than that of the channel layer 50 may be used as the material of the current blocking layer 40.
  • the channel layer 50 may be formed of a multi-layered heterogeneous structure, for example, a pair of the first channel layer 51 and the second channel layer 52.
  • a pair of the first channel layer 51 and the second channel layer 52 for example, a pair of Mg x Zn 1-x O and ZnO, a pair of Al x Ga 1-x N and GaN, Al x Ga 1- A pair of x As and GaAs, or a pair of Si and Si 1-x Ge x may be used, but is not limited to this material alone.
  • Mg x Zn 1-x O has a larger band gap than ZnO and the band gap can be adjusted according to the content of Mg.
  • FIG. 13 illustrates an energy band structure of Mg x Zn 1-x O and ZnO pairs, and as shown in the figure, a channel is formed at an interface between Mg x Zn 1-x O and ZnO to form a high-speed electronic device. Can be applied.
  • a doping layer may be inserted between Mg x Zn 1-x O and ZnO.
  • a pair of Al x Ga 1-x N and GaN, or a pair of Al x Ga 1-x As and GaAs may be used, and these material systems include HEMT (High Electron). Also called Mobility Transistor. 14 shows the HEMT energy band structure of AlGaAs and GaAs.
  • the gate electrode 80 is formed on the channel layer 50 in this embodiment.
  • a gate electrode can be formed on the channel layer 50 using a Schottky junction without a gate dielectric (MESFET structure).
  • a gate dielectric 55 may be formed on the channel layer 50, and a gate electrode 80 may be formed on the dielectric 55 (MOSFET structure).
  • the current blocking layer 40 is formed of a material capable of acting as a gate dielectric, it is possible to adopt a lower gate structure, unlike the upper gate structure shown in Figs. That is, the current blocking layer 40 may function as a gate dielectric, and the thin film layer 30 may serve as a gate electrode. In the structure in which the thin film layer 30 is omitted, the carbon layer 20 itself may serve as a gate. Graphene has excellent electrical properties and can be suitably used as a gate electrode.
  • 17 to 22 are cross-sectional views sequentially illustrating a method of manufacturing an electronic device according to an embodiment of the present invention.
  • the substrate 10 having the carbon layer 20 including graphene formed thereon is prepared, and the mask layer 90 is disposed on the carbon layer 20.
  • the mask layer 90 is not necessarily required (details will be described later), and damage may be caused to the entire carbon layer. In this case a microstructure network is formed.
  • the method of forming the carbon layer 20 including graphene on the substrate 10 may be chemical vapor deposition (CVD), but is not limited thereto.
  • CVD chemical vapor deposition
  • graphene may be physically or chemically separated from single crystal graphite.
  • RTCVD rapid heating chemical vapor deposition
  • PECVD plasma chemical vapor deposition
  • ICPCVD inductively coupled plasma chemical vapor deposition
  • MOCVD organic metal chemical vapor deposition
  • the carbon layer 20 is positioned on the substrate 10, but the carbon layer 20 itself may be used as the substrate without using the substrate 10.
  • the mask layer 90 is patterned to form a plurality of openings 90a.
  • Methods of patterning the mask layer 90 are well known in semiconductor manufacturing processes, such as e-beam lithography, photolithography, laser interference lithography, or nanoimprint. Method can be used.
  • a patterning method using a template such as anodized aluminum oxide or block copolymer may be used.
  • damage (not shown) is generated on the surface of the carbon layer 20 through the opening 90a formed in the mask layer 90.
  • a method of generating damage there is a method of using a gas plasma or an ion beam, an electron beam, a proton beam, or a neutron beam as shown, but is not limited thereto.
  • Types of gas used for the gas plasma include O 2 , N 2 , Cl 2 , H, Ar, CF 4 , SF 6 , BCl 3 , ozone, and the like, but are not limited thereto.
  • the microstructure 25 can be, for example, a micro rod, micro needle, micro tube, or micro wall (see FIGS. 4-8).
  • CVD chemical vapor deposition
  • sputtering thermal or electron beam evaporation, including organometallic chemical vapor deposition (CVD).
  • a physical growth method such as pulse laser deposition, and a vapor-phase transport process using a metal catalyst such as gold may be used.
  • a catalyst-free MOCVD the catalyst-free contamination can be prevented by not using a catalyst, and a fine structure 25 having excellent electrical and mechanical performance can be manufactured. .
  • the surface of graphene is very chemically stable and inactive, making it difficult to grow thin films or microstructures on graphene. That is, since the material grows only in the surface defects or step edge (step edge) of the graphene, it was impossible to make the microstructure to the desired level in the past.
  • the position and density of the microstructure 25 has been adjusted by patterning and damage generation so far, but it is not necessary to perform such a method.
  • microstructures 25 it is not necessary to generate damage on the carbon layer 20 to grow the microstructures 25 based on this.
  • the thin film layer 30 is formed to completely cover the microstructure 25.
  • the current blocking layer 40 and the channel layer 50 are formed on the thin film layer 30, and the source electrode 60 and the drain electrode (on the channel layer 50 are formed). 70).
  • the channel layer 50 may be formed as a single layer or may be formed as a multilayered heterogeneous structure.
  • the channel layer 50 may be any one of a pair of Mg x Zn 1-x O and ZnO, a pair of Al x Ga 1-x N and GaN, or a pair of Al x Ga 1-x As and GaAs. May be made (see FIGS. 12-14).
  • the gate electrode 80 can be formed on the channel layer 50 using a Schottky junction (see FIG. 15). Alternatively, after the gate dielectric 55 is formed on the channel layer 50, the gate electrode 80 may be formed on the gate dielectric 55 (see FIG. 16).
  • the thin film layer 30 and the current blocking layer 40 may be formed as a single layer. That is, the current blocking layer 40 is located directly on the carbon layer 20, so that the function of the thin film layer 30 is also performed by the current blocking layer 40. That is, the thin film layer 30 and the current blocking layer 40 are made of a single layer (see FIG. 10).

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 발명의 일실시예는, 그래핀(graphene)을 포함하는 탄소층; 상기 탄소층 상에 형성된 박막층; 상기 박막층 상에 형성된 채널층; 상기 박막층과 상기 채널층 사이에 형성되며, 상기 박막층과 상기 채널층 사이의 전류 흐름을 차단하는 전류 차단층; 및 상기 채널층 상에 형성된 소스 전극과 드레인 전극을 포함하는 것을 특징으로 하는 전자 소자를 제공한다.

Description

전자 소자 및 그 제조 방법
본 발명은 전자 소자 및 그 제조 방법에 관한 것이다.
고성능 박막 트랜지스터 등의 전자 소자, 예컨대, 디스플레이 구동용 전자 소자를 제조하기 위해서는 고품질의 박막이 필요하다. 또한 경제성을 고려하면 유리나 실리콘과 같이 값싼 기판 위에 고품질의 박막을 제조할 필요가 있다.
그러나 종래에는 기판과 박막 간의 격자상수 및 열팽창계수의 차이로 인해 고품질의 단결정 박막을 유리나 실리콘과 같은 기판에서 얻기가 어려웠다. 예컨대, 대표적인 디스플레이인 LCD의 경우, 대면적 유리기판 위에 비정질 실리콘 박막을 이용하여 박막 트랜지스터를 제조하고 있으나, 비정질 박막을 이용하면 트랜지스터의 성능 및 안정성에 한계가 있다.
본 발명은 그래핀을 포함한 탄소층에 성장된 고품질 박막을 이용하여 박막 트랜지스터를 제조하는 기술을 제공하고자 한다. 그래핀은 다양한 기판 위에 쉽게 준비될 수 있으며, 박막 성장 후에는 박막 및 그래핀을 다른 기판으로 쉽게 전이할 수 있다.
[선행기술문헌]
[특허문헌]
(특허문헌 1) 대한민국 공개특허공보 제10-2010-0130437호
본 발명은 전술한 종래기술의 문제점을 해결하기 위한 것으로, 그래핀을 포함하는 탄소층 상에 박막을 형성한 전자 소자를 제공하는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위해, 본 발명의 일실시예는 그래핀(graphene)을 포함하는 탄소층; 상기 탄소층 상에 형성된 박막층; 상기 박막층 상에 형성된 채널층; 상기 박막층과 상기 채널층 사이에 형성되며, 상기 박막층과 상기 채널층 사이의 전류 흐름을 차단하는 전류 차단층; 및 상기 채널층 상에 형성된 소스 전극과 드레인 전극을 포함하는 것을 특징으로 하는 전자 소자를 제공한다.
본 발명의 일실시예에 있어서, 상기 탄소층에서 상측으로 성장된 복수의 미세 구조체를 더 포함하며, 상기 박막층은 상기 미세 구조체를 피복하는 것일 수 있다.
본 발명의 일실시예에 있어서, 상기 미세 구조체는 미세 막대, 미세 바늘, 미세 튜브, 및 미세 벽으로 이루어진 군에서 선택되는 것일 수 있다.
본 발명의 일실시예에 있어서, 상기 탄소층의 하부에 위치한 기판을 더 포함할 수 있다.
본 발명의 일실시예에 있어서, 상기 기판과 상기 탄소층은 분리 가능한 것일 수 있다.
본 발명의 일실시예에 있어서, 상기 전류 차단층은 상기 채널층보다 밴드갭이 큰 물질 또는 절연체로 이루어지는 것일 수 있다.
본 발명의 일실시예에 있어서, 상기 채널층은 반도체 물질로 이루어지는 것일 수 있다.
본 발명의 일실시예에 있어서, 상기 채널층은 다층의 이종 구조로 형성되는 것일 수 있다.
본 발명의 일실시예에 있어서, 상기 채널층은 MgxZn1-xO와 ZnO의 쌍, AlxGa1-xN과 GaN의 쌍, AlxGa1-xAs와 GaAs의 쌍, 또는 Si와 Si1-xGex의 쌍 중 어느 하나의 쌍으로 이루어지는 것일 수 있다.
본 발명의 일실시예에 있어서, 상기 채널층 상에 쇼트키 접합을 이용하여 형성된 게이트 전극을 더 포함할 수 있다.
본 발명의 일실시예에 있어서, 상기 채널층 상에 형성된 게이트 유전체; 및 상기 게이트 유전체 상에 형성된 게이트 전극을 더 포함할 수 있다.
본 발명의 일실시예에 있어서, 상기 박막층과 상기 전류 차단층은 단일한 층일 수 있다.
본 발명의 일실시예에 있어서, 상기 채널층은 하나 이상의 도핑층을 포함할 수 있다.
또한, 상기와 같은 목적을 달성하기 위해, 본 발명의 다른 일실시예는 그래핀(graphene)을 포함하는 탄소층을 마련하는 단계; 상기 탄소층 상에 박막층을 형성하는 단계; 상기 박막층 상에 전류 차단층을 형성하는 단계; 상기 전류 차단층 상에 채널층을 형성하는 단계; 및 상기 채널층 상에 소스 전극과 드레인 전극을 형성하는 단계를 포함하며, 상기 전류 차단층은 상기 박막층과 상기 채널층 사이의 전류 흐름을 차단하는 것을 특징으로 하는 전자 소자의 제조 방법을 제공한다.
본 발명의 일실시예에 있어서, 상기 박막층을 형성하는 단계는, 상기 탄소층 상에서 상측으로 복수의 미세 구조체를 성장시키는 단계를 포함하며, 상기 박막층은 상기 미세 구조체를 피복하도록 형성되는 것일 수 있다.
본 발명의 일실시예에 있어서, 상기 미세 구조체는 미세 막대, 미세 바늘, 미세 튜브, 및 미세 벽으로 이루어진 군에서 선택되는 것일 수 있다.
본 발명의 일실시예에 있어서, 상기 탄소층을 마련하는 단계는, 기판 상에 상기 그래핀을 포함하는 탄소층을 마련하는 단계일 수 있다.
본 발명의 일실시예에 있어서, 상기 미세 구조체를 성장시키는 단계는, 상기 탄소층 상에 데미지(damage)를 생성하는 단계; 및 상기 데미지로부터 상기 미세 구조체를 상측으로 성장시키는 단계를 포함할 수 있다.
본 발명의 일실시예에 있어서, 상기 데미지를 생성하는 단계는, 상기 탄소층 상에 마스크층을 형성하는 단계; 상기 마스크층을 패터닝하여 복수개의 개구부를 형성하는 단계; 및 상기 개구부를 통해 상기 탄소층에 데미지를 생성하는 단계를 포함할 수 있다.
본 발명의 일실시예에 있어서, 상기 데미지를 생성하는 단계는, 가스 플라즈마, 이온빔, 전자빔, 양성자빔, 및 중성자빔 중 하나 이상의 방법을 이용하는 단계일 수 있다.
본 발명의 일실시예에 있어서, 상기 개구부를 형성하는 단계는, 전자빔 리소그래피, 포토리소그래피, 레이저 간섭 리소그래피, 나노임프린트, 및 탬플릿 중 하나 이상의 방법을 이용하는 단계일 수 있다.
본 발명의 일실시예에 있어서, 상기 채널층은 다층의 이종 구조로 형성될 수 있다.
본 발명의 일실시예에 있어서, 상기 채널층은 MgxZn1-xO와 ZnO의 쌍, AlxGa1-xN과 GaN의 쌍, AlxGa1-xAs와 GaAs의 쌍, 또는 Si와 Si1-xGex의 쌍의 쌍 중 어느 하나의 쌍으로 이루어질 수 있다.
본 발명의 일실시예에 있어서, 상기 채널층 상에 쇼트키 접합을 이용하여 게이트 전극을 형성하는 단계를 더 포함할 수 있다.
본 발명의 일실시예에 있어서, 상기 채널층 상에 게이트 유전체를 형성하는 단계; 및 상기 게이트 유전체 상에 게이트 전극을 형성하는 단계를 더 포함할 수 있다.
본 발명의 일실시예에 있어서, 상기 박막층과 상기 전류 차단층은 단일한 층일 수 있다.
본 발명은 그래핀을 포함하는 탄소층 상에 박막을 형성한 전자 소자를 제공한다. 이러한 전자 소자는 디스플레이 구동회로용의 트랜지스터일 수 있다. 또한 본 발명에 의하면, 기능 소자부를 기판에서 분리하여 다른 기판으로 전이시키는 것이 가능하다.
본 발명의 효과는 상기한 효과로 한정되는 것은 아니며, 본 발명의 상세한 설명 또는 특허청구범위에 기재된 발명의 구성으로부터 추론가능한 모든 효과를 포함하는 것으로 이해되어야 한다.
도 1은 본 발명의 일실시예에 의한 전자 소자의 개략적인 단면도이다.
도 2는 그래핀을 개략적으로 나타낸 모식도이다.
도 3은 도 1의 전자 소자에서 탄소층 및 박막층의 구조를 더 상세히 나타낸 단면도이다.
도 4 내지 도 8은 미세 구조체의 여러 형상을 나타낸 사시도이다.
도 9는 그래핀의 전이(transfer) 프로세스를 나타낸 모식도이다.
도 10은 본 발명의 다른 실시예에 의한 전자 소자의 개략적인 단면도이다.
도 11은 도 10의 전자 소자에서 탄소층 및 전류 차단층의 구조를 더 상세히 나타낸 단면도이다.
도 12는 본 발명의 또 다른 실시예에 의한 전자 소자의 개략적인 단면도이다.
도 13은 MgxZn1-xO와 ZnO 쌍의 에너지 밴드 구조를 나타낸 모식도이다.
도 14는 AlxGa1-xAs와 GaAs 쌍의 에너지 밴드 구조를 나타낸 모식도이다.
도 15 및 16은 본 발명의 또 다른 실시예에 의한 전자 소자의 개략적인 단면도이다.
도 17 내지 도 22는 본 발명의 일실시예에 의한 전자 소자의 제조 방법을 순차적으로 나타낸 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
1: 전자소자
10: 기판
20: 탄소층
25: 미세 구조체
30: 박막층
40: 전류 차단층
50: 채널층
55: 게이트 유전체
60: 소스 전극
70: 드레인 전극
80: 게이트 전극
90: 마스크층
이하에서는 첨부한 도면을 참조하여 본 발명을 설명하기로 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며, 따라서 여기에서 설명하는 실시예로 한정되는 것은 아니다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 부재를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 구비할 수 있다는 것을 의미한다.
이하 첨부된 도면을 참고하여 본 발명의 실시예를 상세히 설명하기로 한다.
도 1은 본 발명의 일실시예에 의한 전자 소자의 개략적인 단면도, 도 2는 그래핀을 개략적으로 나타낸 모식도, 도 3은 도 1의 전자 소자에서 탄소층 및 박막층의 구조를 더 상세히 나타낸 단면도, 도 4 내지 도 8은 미세 구조체의 여러 형상을 나타낸 사시도, 도 9는 그래핀의 전이(transfer) 프로세스를 나타낸 모식도이다.
도 1을 참고하면, 전자 소자(1)는 기판(10), 기판 (10) 상에 형성된 탄소층(20), 탄소층(20) 상에 형성된 박막층(30), 박막층(30) 상에 형성된 전류 차단층(40), 전류 차단층(40) 상에 형성된 채널층(50), 및 채널층(50) 상에 형성된 소스 전극(60)과 드레인 전극(70)을 포함한다.
기판(10)은 금속, 유리, 수지 등의 어떠한 재료도 가능하다. 예컨대, 기판(10)의 재료로서, 실리콘, 실리콘카바이드, 비소화갈륨, 스피넬, 인화인듐, 인화갈륨, 인화알루미늄, 질화갈륨, 질화인듐, 질화알루미늄, 산화아연, 산화마그네슘, 산화알루미늄, 산화티타늄, 사파이어, 쿼츠, 파이렉스를 사용할 수 있으나, 이러한 재료로 한정되는 것은 아니다.
탄소층(20)은 기판(10) 상에 위치한다. 그러나, 탄소층(20)이 충분한 기계적 강도를 갖는 경우 기판(10)이 반드시 필요한 것은 아니며, 이 경우 별도의 기판(10)을 두지 않고 탄소층(20) 자체가 기판의 역할을 하게 할 수도 있다.
또한, 탄소층(20)은 기판(10)과 분리가능할 수 있다. 이로써, 탄소층(20) 및 그 상측의 구조물(기능 소자부)은 기판(10)과 분리되어 전이(transfer)될 수 있다. 이에 대한 상세는 후술하기로 한다.
탄소층(20)은 그래핀(graphene)을 한 층 이상 포함한다. 그래핀은 도 2에 도시된 바와 같이 탄소 원자들이 서로 연결되어 벌집 모양을 이루는 2차원 평면 구조의 물질이다. 그래핀은 다양한 구조를 가질 수 있으며, 이와 같은 구조는 그래핀 내에 포함될 수 있는 5 원환 및/또는 7 원환의 함량에 따라 달라질 수 있다. 이러한 그래핀이 두 층 이상 층상구조를 가지는 것이 그래파이트(graphite), 즉 흑연이다. 즉, 그래파이트의 한 층만을 분리하면 그래핀이 된다.
박막층(30)은 탄소층(20) 상에 형성되어 후술하는 전류 차단층(40) 등을 지지하는 층이다. 도 3에 도시된 바와 같이, 탄소층(20) 상에는 복수의 미세 구조체(25)가 형성되고, 박막층(30)은 이들 미세 구조체(25)를 피복하도록 형성될 수 있다.
미세 구조체(25)는 탄소층(20) 상의 임의의 지점에서 복수개 설치된다. 미세 구조체(25)는 대략 마이크로(micro) 또는 나노(nano) 스케일의 구조물로서, 그 크기 또는 형상에 특별한 제한이 있는 것은 아니다. 또한, 미세 구조체(25)는 탄소층(20)에서 상측으로 성장하여 형성된다. 이는 미세 구조체(25)가 탄소층(20)에 대해 반드시 수직으로 형성되어야 하는 것이 아니라, 미세 구조체(25)가 탄소층(20)과 접하는 부분을 시점으로 하여, 탄소층(20)의 판면에 대해 상방으로 쌓아가기(bottom-up) 방법으로 형성된다는 것을 의미한다.
쌓아가기 방법에 의해 제조된 미세 구조체(25)는 탄소층(20)과의 물질 상수(격자 상수나 열팽창 계수 등)의 차이에도 불구하고, 매우 낮은 전위 밀도를 가진 우수한 결정질로 성장할 수 있다. 따라서, 박막 증착과 식각 공정에 기반한 깎아내기(top-down) 방법으로 제조된 구조물보다 우수한 결정성과 기계적, 전기적 성질을 가진다. 따라서, 미세 구조체(25) 상에 형성된 박막층(30)도 기계적 및 전기적 성질이 우수하여, 고품질의 전자 소자(1) 제조가 가능하다.
미세 구조체(25)는 탄소층(20)에 형성된 데미지(damage)로부터 상측으로 성장한 것일 수 있으며, 이에 대한 상세는 후술하기로 한다.
미세 구조체(25)의 재료는 특별히 한정되지 않으며, 예컨대 산화아연, 산화아연마그네슘, 산화아연카드뮴, 산화아연마그네슘카드뮴, 산화아연베릴륨, 산화아연마그네슘베릴륨, 산화아연망간, 산화아연마그네슘망간, 질화갈륨, 잘화알루미늄, 질화갈륨알루미늄, 또는 질화인듐갈륨일 수 있다.
미세 구조체(25)의 형상에는 특별한 제한이 없으며, 예컨대 도 4에 도시된 바와 같은 원기둥 형태의 미세 막대(25a), 도 5에 도시된 바와 같은 다각기둥 형태의 미세 막대(25b), 도 6에 도시된 바와 같은 미세 바늘(25c), 도 7에 도시된 바와 같은 미세 튜브(25d), 도 8에 도시된 바와 같은 미세 벽(25e)일 수 있다. 미세 벽(25e)은 복수의 벽이 서로 연결되어 있는 네트워크 구조일 수 있으며, 따라서 본 명세서에 기재된 "미세벽"은 이러한 미세 벽 네트워크 구조도 포함하는 의미로 해석되어야 한다.
박막층(30)은 미세 구조체(25)를 피복하도록 형성된다(도 3 참조). 즉, 박막층(30) 내에 미세 구조체(25)가 인입되어 있는 형태가 되도록, 미세 구조체(25) 및 박막층(30)이 마련된다. 미세 구조체(25)는 박막층(30)을 형성하기 위한 일종의 시드(seed)층의 역할을 하게 된다. 즉, 그래핀 또는 그래파이트 상에 박막을 적층하는 것은 매우 힘드나, 그래핀 또는 그래파이트 상에 미세 구조체(25)를 형성하고, 이 미세 구조체(25)를 시드로 하여 박막층(30)을 형성하는 것은 용이하다.
박막층(30)의 재료로는 질화갈륨 등의 질화물, 산화아연 등의 산화물 등이 될 수 있으나, 특별히 이에 한정되는 것은 아니다. 박막층(30)의 상측에 전류 차단층(40)이 위치하므로, 박막층(30)은 절연체가 아닌 재료로 이루어질 수 있으나, 반드시 이에 한정되는 것은 아니다. 또한, 박막층(30)은 미세 구조체(25)와의 정합을 위해 결정구조 및 격자상수가 미세 구조체(25)와 유사한 재료로 제조될 수도 있다.
전류 차단층(40)은 박막층(30)과 후술하는 채널층(50)의 사이에 형성된다. 전류 차단층(40)은 박막층(30)과 채널층(50) 사이의 전류의 흐름을 차단하는 층으로서, 이러한 전류 차단층(40)이 없을 경우 트랜지스터 등의 채널층(50)으로부터 하부의 박막층(30)이나 탄소층(20)으로 누설 전류가 발생하여 전자 소자로서 적합하지 않게 된다.
전류 차단층(40)의 재료로는 절연체, 또는 채널층(50)보다 밴드갭이 큰 물질이 사용될 수 있다. 즉, 채널층(50)이 반도체 층일 경우 전류 차단층(40)으로서 채널층(50)보다 밴드갭이 큰 반도체 물질을 선택할 경우 전류의 흐름을 차단할 수 있게 된다.
채널층(50)은 전류 차단층(40)의 상측에 위치하며, 예컨대 트랜지스터와 같은 전자 소자에 있어 채널의 역할을 한다. 이를 위해 채널층(50)은 반도체 물질로 이루어진 반도체 박막일 수 있다. 채널층(50)의 재료로는 실리콘, 질화갈륨, 질화갈륨알루미늄, 질화인듐갈륨, 산화아연, 산화아연마그네슘, 인듐갈륨산화아연, 인듐비소, 인듐인, 또는 갈륨비소가 사용될 수 있으나, 이러한 재료로 한정되는 것은 아니다. 또한, 채널층(50)에는 하나 이상의 도핑층(미도시)이 삽입될 수 있으며, 후술하는 바와 같이 채널층(50)이 다층의 이종 구조를 갖는 경우에도 도핑층이 삽입될 수 있다.
소스 전극(60) 및 드레인 전극(70)은 채널층(50)의 상측에 위치하며, 트랜지스터의 전극으로 사용된다. 소스 전극(60) 및 드레인 전극(70)의 재료로는 도전성이 있는 재료, 예컨대 Al, Ga, In, Tl, Ni, Ti, Cr 등의 금속, ITO(indium tin oxide), IZO(indium zinc oxide), AZO(aluminum zinc oxide), IZTO(indium zinc tin oxide) 등의 투명전도성산화물(TCO), 도전성 폴리머, 그래핀 등이 사용될 수 있다.
이와 같이, 본 발명의 일실시예에 의한 전자 소자에서는, 그래핀을 포함하는 탄소층(20)을 이용함으로써 전자 소자의 물리적/화학적 성질이 비약적으로 향상된다. 이는 그래핀의 다음과 같은 성질 때문이다.
먼저, 그래핀은 전기 전도도가 매우 우수하다. 따라서, 그래핀을 포함하는 탄소층(20) 자체를 전극(게이트 전극; 상세는 후술함)으로 이용하여도 되며, 탄소층(20)에 별도의 전극을 설치하더라도 접촉 저항이 작다. 탄소층(20) 자체를 전극으로 이용할 경우, 별도의 전극을 설치하는 경우에 비해 구조가 간단하여, 공정 비용과 시간이 절약된다.
또한, 그래핀은 열 전도도가 우수하다. 따라서 전자 소자(1)의 열방출 특성이 우수하여 고품질 소자의 제조가 용이하다. 또한, 그래핀은 화학적, 기계적 안정성이 뛰어나며, 특히 가요성과 연성을 지닌다.
또한, 그래핀 및 그 위의 구조물(기능 소자부)은 기판(10)과 분리되어 전이될 수 있다. 도 9에 도시된 바와 같이 그래핀을 포함하는 탄소층(20)과 기판(10)은 손쉽게 분리 가능하고, 이 분리된 탄소층(20) 및 그 위의 구조물은 다른 기판에 전이될 수 있다. 탄소층(20)과 기판(10)은 역학적 힘만으로도 분리될 수 있으며, 이를 역학적 리프트오프(mechanical lift-off)라 한다. 탄소층(20) 및 그 상측의 구조물들을 역학적 리프트 오프에 의해 기판으로부터 분리하여 다른 기판, 예컨대 사파이어 기판, 유리 기판, 금속 기판, 및 수지 기판으로 전이할 수 있음이 실험적으로 입증되었다. 이와 같은 전이 특성 때문에 전자 소자(1)의 제조에 있어 기판 선택의 제약이 전혀 없다. 즉, 그래핀 및 그 위의 구조물을 제조가 편리한 기판 상에서 제조하고, 이후에 원래의 기판과 분리하여 원하는 특성을 갖는 다른 기판 상으로 전이할 수 있다. 예컨대, 유연하고 변경 가능한 고분자 기판이라든가, 투명한 기판, 또는 열전도성이 우수한 기판으로 옮기는 등의 전이가 자유롭다.
이상 본 발명의 일실시예에 의한 전자 소자에 대해 설명하였으나, 이하에서는 도 10 내지 도 16을 참조하여 본 발명의 다른 실시예에 의한 전자 소자에 대해 설명하기로 한다. 앞서 설명한 실시예와 동일한 구성에 대해서는 동일한 도면부호를 부여하였으며, 이에 대한 중복 설명은 생략하기로 한다.
도 10은 본 발명의 다른 실시예에 의한 전자 소자의 개략적인 단면도, 도 11은 도 10의 전자 소자에서 탄소층 및 전류 차단층의 구조를 더 상세히 나타낸 단면도, 도 12는 본 발명의 또 다른 실시예에 의한 전자 소자의 개략적인 단면도, 도 13은 MgxZn1-xO와 ZnO 쌍의 에너지 밴드 구조를 나타낸 모식도, 도 14는 AlxGa1-xAs와 GaAs 쌍의 에너지 밴드 구조를 나타낸 모식도, 도 15 및 16은 본 발명의 또 다른 실시예에 의한 전자 소자의 개략적인 단면도이다.
먼저, 도 10을 참조하면 본 실시예에서는 박막층(30)이 생략되어 있다. 탄소층(20) 상에 전류 차단층(40)이 위치하며, 따라서 박막층(30)의 기능도 전류 차단층(40)이 수행하게 된다. 즉, 박막층(30)과 전류 차단층(40)이 단일한 층으로 이루어진다.
따라서, 도 11에 도시된 바와 같이, 탄소층(20) 상에 복수의 미세 구조체(25)가 형성되고, 이 미세 구조체(25)를 피복하도록 전류 차단층(40)이 형성된다. 미세 구조체(25)는 전류 차단층(40)을 형성하기 위한 일종의 시드층의 역할을 하게 된다. 전류 차단층(40)은 미세 구조체(25)와의 정합을 위해 결정구조 및 격자상수가 미세 구조체(25)와 유사한 재료로 제조될 수 있다. 또한, 전류 차단층(40)의 재료로는 절연체, 또는 채널층(50)보다 밴드갭이 큰 물질이 사용될 수 있다.
다음으로, 도 12를 참조하면 본 실시예에서는 채널층(50)이 다층의 이종 구조, 예컨대 제1 채널층(51)과 제2 채널층(52)의 쌍으로 이루어질 수 있다. 제1 채널층(51)과 제2 채널층(52)의 쌍으로는 예컨대, MgxZn1-xO와 ZnO의 쌍, AlxGa1-xN과 GaN의 쌍, AlxGa1-xAs와 GaAs의 쌍, 또는 Si와 Si1-xGex의 쌍이 사용될 수 있으나, 이러한 재료만으로 한정되는 것은 아니다.
MgxZn1-xO와 ZnO의 쌍의 경우, MgxZn1-xO는 ZnO보다 밴드갭이 크며 Mg의 함량에 따라 밴드갭이 조절될 수 있다. 도 13에는 MgxZn1-xO와 ZnO 쌍의 에너지 밴드 구조가 도시되어 있으며, 도면에서 알 수 있는 바와 같이 MgxZn1-xO와 ZnO의 계면에 채널이 형성되어 고속의 전자 소자로 응용될 수 있다. 또한, MgxZn1-xO와 ZnO의 사이에는 도핑층이 삽입될 수도 있다.
또한, 채널층(50)의 다층의 이종 구조로는 AlxGa1-xN과 GaN의 쌍, 또는 AlxGa1-xAs와 GaAs의 쌍이 사용될 수도 있으며, 이들 물질 시스템은 HEMT(High Electron Mobility Transistor)라고도 한다. 도 14에는 AlGaAs와 GaAs의 HEMT 에너지 밴드 구조가 도시되어 있다.
다음으로, 도 15 및 도 16을 참조하면 본 실시예에서는 채널층(50) 상에 게이트 전극(80)이 형성된다. 도 15에 도시된 바와 같이, 채널층(50) 상에 쇼트키 접합을 이용하여 게이트 유전체 없이 게이트 전극이 형성될 수 있다(MESFET 구조). 이와 달리, 도 16에 도시된 바와 같이, 채널층(50) 상에 게이트 유전체(55)가 형성되고, 이 유전체(55) 상에 게이트 전극(80)이 형성될 수도 있다(MOSFET 구조)
한편, 전술한 전류 차단층(40)을 게이트 유전체 역할을 할 수 있는 재료로 형성한다면, 도 15 및 도 16에 도시된 상부 게이트 구조와 달리, 하부 게이트 구조를 채택하는 것도 가능하다. 즉, 전류 차단층(40)이 게이트 유전체 기능을 하고, 박막층(30)이 게이트 전극으로서의 역할을 할 수 있다. 한편, 박막층(30)을 생략한 구조에서는 탄소층(20) 자체가 게이트 역할을 할 수 있다. 그래핀은 전기적 성질이 우수하여 게이트 전극으로서 적합하게 사용할 수 있다.
이상 본 발명의 실시예에 의한 전자 소자의 구성을 설명하였다. 이하에서는 전자 소자의 제조 방법의 일실시예를 도면을 참고하여 설명하기로 한다.
도 17 내지 도 22는 본 발명의 일실시예에 의한 전자 소자의 제조 방법을 순차적으로 나타낸 단면도이다.
본 발명의 실시예에 의한 전자 소자의 제조 방법은, 그래핀(graphene)을 포함하는 탄소층(20)을 마련하는 단계, 탄소층(20) 상에 박막층(30)을 형성하는 단계, 박막층(30) 상에 전류 차단층(40)을 형성하는 단계, 전류 차단층(40) 상에 채널층(50)을 형성하는 단계, 및 채널층(50) 상에 소스 전극(60)과 드레인 전극(70)을 형성하는 단계를 포함한다.
더 구체적으로 설명하면, 먼저, 도 17에 도시된 바와 같이, 그래핀을 포함하는 탄소층(20)이 상측에 형성된 기판(10)을 준비하고, 탄소층(20) 상에 마스크층(90)을 도포한다. 다만, 마스크층(90)이 반드시 필요한 것은 아니며(상세는 후술함), 탄소층 전체에 데미지를 만들 수도 있다. 이 경우 미세 구조물 네트워크가 형성된다.
기판(10) 상에 그래핀을 포함하는 탄소층(20)을 형성하는 방법은 화학기상증착법(CVD)일 수 있으나, 이러한 방법으로 한정되는 것은 아니다. 예컨대, 단결정 그래파이트로부터 물리적 또는 화학적으로 그래핀을 분리하여 사용할 수도 있다. 한편, 화학기상증착법으로는 일반적인 CVD법 이외에도, RTCVD(급속가열 화학기상증착법, PECVD(플라즈마 화학기상증착법), ICPCVD(유도결합형 플라즈마 화학기상증착법), MOCVD(유기금속 화학기상증착법) 등이 사용될 수 있다.
한편, 본 실시예에서는 기판(10) 상에 탄소층(20)이 위치하는 것으로 설명하였으나, 기판(10)을 사용하지 않고 탄소층(20) 자체를 기판으로서 사용하는 것도 가능하다.
다음으로, 도 18에 도시된 바와 같이, 마스크층(90)을 패터닝하여 복수개의 개구부(90a)를 형성한다. 마스크층(90)을 패터닝하는 방법은 반도체 제조공정에서 잘 알려져 있으며, 예컨대 전자빔 리소그래피(e-beam lithography), 포토리소그래피(photolithography), 레이저 간섭 리소그래피(laser interference lithography) 또는 나노임프린트(nanoimprint) 등의 방법을 사용할 수 있다. 또한, 양극산화알루미늄(anodic aluminum oxide) 또는 블록공중합체(block copolymer) 등의 탬플릿(template)을 이용한 패터닝 방법도 사용할 수 있다.
다음으로, 도 19에 도시된 바와 같이, 마스크층(90)에 형성된 개구부(90a)를 통해 탄소층(20)의 표면에 데미지(damage)(미도시)를 생성시킨다. 데미지를 생성하는 방법으로는, 도시된 바와 같이 가스 플라즈마를 사용하거나 이온빔(ion beam), 전자빔, 양성자빔, 또는 중성자빔을 사용하는 방법이 있으나, 이에 한정되는 것은 아니다. 가스 플라즈마에 이용되는 가스의 종류로는 O2, N2, Cl2, H, Ar, CF4, SF6, BCl3, 오존 등이 있으나, 이에 한정되는 것은 아니다.
다음으로, 도 20에 도시된 바와 같이, 데미지로부터 미세 구조체(25)를 성장시킨 후, 마스크층(90)을 제거한다. 미세 구조체(25)는 예컨대 미세 막대, 미세 바늘, 미세 튜브, 또는 미세 벽일 수 있다(도 4 내지 도 8 참조).
탄소층(20) 상에 미세 구조체(25)를 성장시키는 방법으로는, 유기금속 화학기상증착법을 포함하는 화학기상증착법(CVD), 스퍼터링(sputtering), 열 또는 전자빔 증발법(thermal or electron beam evaporation), 펄스레이저 증착법(pulse laser deposition) 등과 같은 물리적 성장법, 및 금과 같은 금속촉매를 이용하는 기상 이송법(vapor-phase transport process) 등을 사용할 수 있다. 무촉매 유기금속 화학기상증착법(catalyst-free MOCVD)을 사용할 경우, 촉매를 사용하지 않음으로 인해 촉매에 의한 오염을 방지할 수 있으며, 전기적, 기계적 성능이 우수한 미세 구조체(25)의 제조가 가능하다.
일반적으로 그래핀의 표면은 화학적으로 매우 안정하고 반응성이 떨어져 그래핀 상에 박막이나 미세 구조물을 성장시키기가 매우 힘들다. 즉, 그래핀의 표면 결함이나 스텝 엣지(step edge) 부분에서만 소재가 성장하므로, 종래에는 원하는 수준으로 미세 구조물을 만드는 것이 불가능하였다.
그러나, 본 발명의 실시예에 의한 전자 소자의 제조 방법에 의하면, 그래핀의 표면에 인위적으로 데미지를 줌으로써, 이 데미지를 기점으로 핵성성(nucleation) 및 성장(growth)이 일어나게 된다. 따라서, 그래핀 상에 미세 구조체를 생성하는 것이 가능할 뿐만 아니라, 미세 구조체의 위치 및 밀도 조절도 용이하게 이루어진다.
한편, 지금까지는 패터닝 및 데미지의 생성을 통해 미세 구조체(25)의 위치 및 밀도 조절을 행하였으나, 반드시 이러한 방법을 행할 필요가 있는 것은 아니다. 예컨대, 마스크층(90)을 사용하지 않고 탄소층(20) 상에 직접 가스 플라즈마 식각을 행하여 무작위적으로 탄소층(20)에 데미지를 형성하는 것도 가능하다. 또한, 마스크층(90)을 사용하지 않고 탄소층(20) 상에 이온빔을 주사하는 것도 가능하며, 이 경우 이온빔의 주사 위치를 조절하면 마스크층을 사용하지 않고서도 미세 구조체(25)의 위치 및 밀도 조절을 행하는 것이 가능하다.
또한, 반드시 탄소층(20) 상에 데미지를 생성시켜 이를 기점으로 미세 구조체(25)를 성장시켜야 하는 것도 아니다. 예컨대, 온도 및 압력 등의 공정 조건을 적절히 선택함으로써 탄소층(20) 상에 직접 미세 구조체(25)를 성장시키는 것도 가능하다.
다음으로, 도 21에 도시된 바와 같이, 미세 구조체(25)를 완전히 피복하도록 박막층(30)을 형성한다.
다음으로, 도 22에 도시된 바와 같이, 박막층(30) 상에 전류 차단층(40) 및 채널층(50)을 형성하고, 이 채널층(50) 상에 소스 전극(60) 및 드레인 전극(70)을 형성한다.
채널층(50)은 단일층으로 형성될 수도 있고, 다층의 이종 구조로 형성될 수도 있다. 예컨대, 채널층(50)은 MgxZn1-xO와 ZnO의 쌍, AlxGa1-xN과 GaN의 쌍, 또는 AlxGa1-xAs와 GaAs의 쌍 중 어느 하나의 쌍으로 이루어질 수 있다(도 12 내지 도 14 참조).
한편, 채널층(50) 상에는 쇼트키 접합을 이용하여 게이트 전극(80)을 형성할 수 있다(도 15 참조). 이와 달리, 채널층(50) 상에 게이트 유전체(55)를 형성한 후, 게이트 유전체(55) 상에 게이트 전극(80)을 형성할 수도 있다(도 16 참조).
다음으로, 도시하지는 않았으나 박막층(30)과 전류 차단층(40)을 단일한 층으로 형성하는 것도 가능하다. 즉, 탄소층(20) 상에 바로 전류 차단층(40)이 위치하며, 따라서 박막층(30)의 기능도 전류 차단층(40)이 수행하게 된다. 즉, 박막층(30)과 전류 차단층(40)이 단일한 층으로 이루어진다(도 10 참조).
전술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.
본 발명의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (26)

  1. 그래핀(graphene)을 포함하는 탄소층;
    상기 탄소층 상에 형성된 박막층;
    상기 박막층 상에 형성된 채널층;
    상기 박막층과 상기 채널층 사이에 형성되며, 상기 박막층과 상기 채널층 사이의 전류 흐름을 차단하는 전류 차단층; 및
    상기 채널층 상에 형성된 소스 전극과 드레인 전극
    을 포함하는 것을 특징으로 하는 전자 소자.
  2. 제1항에 있어서,
    상기 탄소층에서 상측으로 성장된 복수의 미세 구조체를 더 포함하며,
    상기 박막층은 상기 미세 구조체를 피복하는 것을 특징으로 하는 전자 소자.
  3. 제2항에 있어서,
    상기 미세 구조체는 미세 막대, 미세 바늘, 미세 튜브, 및 미세 벽으로 이루어진 군에서 선택되는 것을 특징으로 하는 전자 소자.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 탄소층의 하부에 위치한 기판을 더 포함하는 것을 특징으로 하는 전자 소자.
  5. 제4항에 있어서,
    상기 기판과 상기 탄소층은 분리 가능한 것을 특징으로 하는 전자 소자.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 전류 차단층은 상기 채널층보다 밴드갭이 큰 물질 또는 절연체로 이루어지는 것을 특징으로 하는 전자 소자.
  7. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 채널층은 반도체 물질로 이루어지는 것을 특징으로 하는 전자 소자.
  8. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 채널층은 다층의 이종 구조로 형성되는 것을 특징으로 하는 전자 소자.
  9. 제8항에 있어서,
    상기 채널층은 MgxZn1-xO와 ZnO의 쌍, AlxGa1-xN과 GaN의 쌍, AlxGa1-xAs와 GaAs의 쌍, 또는 Si와 Si1-xGex의 쌍 중 어느 하나의 쌍으로 이루어지는 것을 특징으로 하는 전자 소자.
  10. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 채널층 상에 쇼트키 접합을 이용하여 형성된 게이트 전극을 더 포함하는 것을 특징으로 하는 전자 소자.
  11. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 채널층 상에 형성된 게이트 유전체; 및
    상기 게이트 유전체 상에 형성된 게이트 전극을 더 포함하는 것을 특징으로 하는 전자 소자.
  12. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 박막층과 상기 전류 차단층은 단일한 층인 것을 특징으로 하는 전자 소자.
  13. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 채널층은 하나 이상의 도핑층을 포함하는 것을 특징으로 하는 전자 소자.
  14. 그래핀(graphene)을 포함하는 탄소층을 마련하는 단계;
    상기 탄소층 상에 박막층을 형성하는 단계;
    상기 박막층 상에 전류 차단층을 형성하는 단계;
    상기 전류 차단층 상에 채널층을 형성하는 단계; 및
    상기 채널층 상에 소스 전극과 드레인 전극을 형성하는 단계를 포함하며,
    상기 전류 차단층은 상기 박막층과 상기 채널층 사이의 전류 흐름을 차단하는 것을 특징으로 하는 전자 소자의 제조 방법.
  15. 제14항에 있어서,
    상기 박막층을 형성하는 단계는, 상기 탄소층 상에서 상측으로 복수의 미세 구조체를 성장시키는 단계를 포함하며,
    상기 박막층은 상기 미세 구조체를 피복하도록 형성되는 것을 특징으로 하는 전자 소자의 제조 방법.
  16. 제15항에 있어서,
    상기 미세 구조체는 미세 막대, 미세 바늘, 미세 튜브, 및 미세 벽으로 이루어진 군에서 선택되는 것을 특징으로 하는 전자 소자의 제조 방법.
  17. 제14항 내지 제16항 중 어느 한 항에 있어서,
    상기 탄소층을 마련하는 단계는, 기판 상에 상기 그래핀을 포함하는 탄소층을 마련하는 단계인 것인 전자 소자의 제조 방법.
  18. 제15항에 있어서,
    상기 미세 구조체를 성장시키는 단계는,
    상기 탄소층 상에 데미지(damage)를 생성하는 단계; 및
    상기 데미지로부터 상기 미세 구조체를 상측으로 성장시키는 단계를 포함하는 것을 특징으로 하는 전자 소자의 제조 방법.
  19. 제18항에 있어서,
    상기 데미지를 생성하는 단계는,
    상기 탄소층 상에 마스크층을 형성하는 단계;
    상기 마스크층을 패터닝하여 복수개의 개구부를 형성하는 단계; 및
    상기 개구부를 통해 상기 탄소층에 데미지를 생성하는 단계를 포함하는 것인 전자 소자의 제조 방법.
  20. 제18항에 있어서,
    상기 데미지를 생성하는 단계는, 가스 플라즈마, 이온빔, 전자빔, 양성자빔, 및 중성자빔 중 하나 이상의 방법을 이용하는 단계인 것인 전자 소자의 제조 방법.
  21. 제19항에 있어서,
    상기 개구부를 형성하는 단계는, 전자빔 리소그래피, 포토리소그래피, 레이저 간섭 리소그래피, 나노임프린트, 및 탬플릿 중 하나 이상의 방법을 이용하는 단계인 것인 전자 소자의 제조 방법.
  22. 제14항 내지 제16항 중 어느 한 항에 있어서,
    상기 채널층은 다층의 이종 구조로 형성되는 것을 특징으로 하는 전자 소자의 제조 방법.
  23. 제22항에 있어서,
    상기 채널층은 MgxZn1-xO와 ZnO의 쌍, AlxGa1-xN과 GaN의 쌍, AlxGa1-xAs와 GaAs의 쌍, 또는 Si와 Si1-xGex의 쌍 중 어느 하나의 쌍으로 이루어지는 것을 특징으로 하는 전자 소자의 제조 방법.
  24. 제14항 내지 제16항 중 어느 한 항에 있어서,
    상기 채널층 상에 쇼트키 접합을 이용하여 게이트 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 전자 소자의 제조 방법.
  25. 제14항 내지 제16항 중 어느 한 항에 있어서,
    상기 채널층 상에 게이트 유전체를 형성하는 단계; 및
    상기 게이트 유전체 상에 게이트 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 전자 소자의 제조 방법.
  26. 제14항 내지 제16항 중 어느 한 항에 있어서,
    상기 박막층과 상기 전류 차단층은 단일한 층인 것을 특징으로 하는 전자 소자의 제조 방법.
PCT/KR2012/006984 2011-08-31 2012-08-31 전자 소자 및 그 제조 방법 WO2013032268A1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US14/117,606 US9666673B2 (en) 2011-08-31 2012-08-31 Electronic device having carbon layer and method for manufacturing the same

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020110088019A KR101217216B1 (ko) 2011-08-31 2011-08-31 전자 소자 및 그 제조 방법
KR10-2011-0088019 2011-08-31

Publications (1)

Publication Number Publication Date
WO2013032268A1 true WO2013032268A1 (ko) 2013-03-07

Family

ID=47756597

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/KR2012/006984 WO2013032268A1 (ko) 2011-08-31 2012-08-31 전자 소자 및 그 제조 방법

Country Status (3)

Country Link
US (1) US9666673B2 (ko)
KR (1) KR101217216B1 (ko)
WO (1) WO2013032268A1 (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB201021112D0 (en) 2010-12-13 2011-01-26 Ntnu Technology Transfer As Nanowires
GB201211038D0 (en) 2012-06-21 2012-08-01 Norwegian Univ Sci & Tech Ntnu Solar cells
GB201311101D0 (en) * 2013-06-21 2013-08-07 Norwegian Univ Sci & Tech Ntnu Semiconducting Films
EA201890168A1 (ru) 2015-07-13 2018-08-31 Крайонано Ас Нанопроволока или нанопирамидки, выращенные на графитовой подложке
JP7066610B2 (ja) 2015-07-13 2022-05-13 クラヨナノ エーエス 発光ダイオードデバイス、光検出デバイス、およびグラファイト基板上のナノワイヤ又はナノピラミッドを含む組成物
WO2017021380A1 (en) 2015-07-31 2017-02-09 Crayonano As Process for growing nanowires or nanopyramids on graphitic substrates
CN107359242B (zh) * 2016-05-10 2019-08-23 上海新昇半导体科技有限公司 真空纳米管场效应晶体管及其制造方法
GB201705755D0 (en) 2017-04-10 2017-05-24 Norwegian Univ Of Science And Tech (Ntnu) Nanostructure
US10608012B2 (en) 2017-08-29 2020-03-31 Micron Technology, Inc. Memory devices including memory cells and related methods

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100301336A1 (en) * 2009-06-02 2010-12-02 International Business Machines Corporation Method to Improve Nucleation of Materials on Graphene and Carbon Nanotubes
US20110017979A1 (en) * 2009-07-21 2011-01-27 The Trustees Of Columbia University In The City Of New York High-performance gate oxides such as for graphene field-effect transistors or carbon nanotubes
KR20110045252A (ko) * 2009-10-26 2011-05-04 삼성전자주식회사 박막 트랜지스터 및 이를 구비한 평판표시장치
US20110163289A1 (en) * 2010-01-06 2011-07-07 International Business Machines Corporation Structure and method of forming buried-channel graphene field effect device

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4111205B2 (ja) * 2005-05-23 2008-07-02 日本電気株式会社 半導体装置、液晶ディスプレイパネル及び電子機器並びに半導体装置の設計方法及び製造方法
US7952088B2 (en) * 2008-07-11 2011-05-31 International Business Machines Corporation Semiconducting device having graphene channel
US8492747B2 (en) * 2009-10-26 2013-07-23 Samsung Electronics Co., Ltd. Transistor and flat panel display including thin film transistor
US8673703B2 (en) * 2009-11-17 2014-03-18 International Business Machines Corporation Fabrication of graphene nanoelectronic devices on SOI structures
JP2011192667A (ja) * 2010-03-11 2011-09-29 Toshiba Corp トランジスタおよびその製造方法
US8294132B2 (en) * 2010-03-30 2012-10-23 Hewlett-Packard Development Company, L.P. Graphene memristor having modulated graphene interlayer conduction
US8779514B2 (en) * 2010-12-29 2014-07-15 Institute of Microelectronics, Chinese Academy of Sciences Transistor and method for manufacturing the same
KR101791938B1 (ko) * 2010-12-29 2017-11-02 삼성전자 주식회사 복수의 그래핀 채널층을 구비하는 그래핀 전자소자
KR101813173B1 (ko) * 2011-03-30 2017-12-29 삼성전자주식회사 반도체소자와 그 제조방법 및 반도체소자를 포함하는 전자장치
US8823089B2 (en) * 2011-04-15 2014-09-02 Infineon Technologies Ag SiC semiconductor power device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100301336A1 (en) * 2009-06-02 2010-12-02 International Business Machines Corporation Method to Improve Nucleation of Materials on Graphene and Carbon Nanotubes
US20110017979A1 (en) * 2009-07-21 2011-01-27 The Trustees Of Columbia University In The City Of New York High-performance gate oxides such as for graphene field-effect transistors or carbon nanotubes
KR20110045252A (ko) * 2009-10-26 2011-05-04 삼성전자주식회사 박막 트랜지스터 및 이를 구비한 평판표시장치
US20110163289A1 (en) * 2010-01-06 2011-07-07 International Business Machines Corporation Structure and method of forming buried-channel graphene field effect device

Also Published As

Publication number Publication date
US20150137114A1 (en) 2015-05-21
KR101217216B1 (ko) 2012-12-31
US9666673B2 (en) 2017-05-30

Similar Documents

Publication Publication Date Title
WO2013032268A1 (ko) 전자 소자 및 그 제조 방법
WO2012047068A2 (ko) 발광소자 및 그 제조방법
EP4141951A1 (en) Nitride epitaxial wafer, manufacturing method therefor, and semiconductor component
JP6938468B2 (ja) グラフェンベースの層転写のためのシステム及び方法
WO2019100793A1 (zh) 一种与 Si-CMOS 工艺兼容的 AlGaN/GaN 异质结 HEMT 器件及其制作方法
US8338833B2 (en) Method of producing silicon carbide semiconductor substrate, silicon carbide semiconductor substrate obtained thereby and silicon carbide semiconductor using the same
WO2015190807A1 (ko) 그래핀 구조체 및 그 제조 방법
WO2010143778A1 (ko) 반도체 기판, 그 제조 방법, 반도체 소자 및 그 제조 방법
WO2019066145A1 (en) GALLIUM NITRIDE SENSOR HAVING HEATING STRUCTURE AND METHOD OF MANUFACTURING THE SAME
WO2017150848A1 (ko) 나노 로드 제조방법 및 이에 의해 제조된 나노 로드
US8823141B2 (en) Semiconductor wafer, method of producing semiconductor wafer, electronic device, and method of producing electronic device
WO2010147357A2 (ko) 이종 기판, 그를 이용한 질화물계 반도체 소자 및 그의 제조 방법
WO2009093846A2 (ko) 발광소자의 제조방법
JP2008311406A (ja) 溝ゲート型ＳｉＣ半導体装置の製造方法
WO2018135688A1 (ko) 질화 갈륨 기판의 제조 방법
KR20120029248A (ko) ＧａＮ 웨이퍼 제조방법
WO2012148039A1 (en) Semiconductor substrate and method of fabricating the same
CN112635323B (zh) 一种SiC基异质集成氮化镓薄膜与HEMT器件的制备方法
US11476119B2 (en) Method of manufacturing a semiconductor structure
TWI703243B (zh) 單晶三族氮化物的形成方法
WO2012074228A2 (ko) 질화물 반도체 소자 및 그 제조방법
TWI545750B (zh) 半導體基板、半導體裝置及半導體基板之製造方法
WO2020122516A1 (ko) 단결정 반도체층 제조방법, 단결정 반도체층을 포함하는 구조체, 및 상기 구조체를 포함하는 반도체 소자
WO2021145695A1 (ko) 전자 소자용 박막 및 그의 제조방법
WO2022124868A1 (ko) 고전자이동도 트랜지스터 및 그 제조방법

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 12827244

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 14117606

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 12827244

Country of ref document: EP

Kind code of ref document: A1