WO2013000197A1 - 一种半导体结构及其制造方法 - Google Patents

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soi
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gate structure
trench
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尹海洲
朱慧珑
骆志炯
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Institute of Microelectronics of CAS
Beijing NMC Co Ltd
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Institute of Microelectronics of CAS
Beijing NMC Co Ltd
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H10D30/0321—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon
    • H10D30/0323—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon comprising monocrystalline silicon

Definitions

  • the present invention relates to the field of semiconductor fabrication, and more particularly to a semiconductor structure and a method of fabricating the same. Background technique
  • Silicon-on-insulator has good dielectric isolation characteristics, and integrated circuits made of SOI have small parasitic capacitance, high integration density, high speed, single process and short channel effect.
  • Small advantages usually the SOI village bottom consists of three main structures, namely the bulk silicon layer, the buried buried layer above the bulk silicon layer (Buried Oxide layer, BOX layer) and the SOI layer covering the BOX layer.
  • the material of the SOI layer is typically monocrystalline silicon.
  • the use of the above-described SOI substrate to produce a semiconductor device employs a process of sinking source/drain regions, such as the semiconductor structure shown in FIG.
  • the specific method for forming the structure shown in FIG. 1 is: first etching the SOI substrate, specifically, etching the SOI layer 10 and the BOX layer 11 between the gate structure 15 and the isolation region of the SOI substrate to A trench extending into the BOX layer 11 is formed, and then the semiconductor material is filled in the trench to form the semiconductor layer 14, and finally a source/drain region is formed in the semiconductor layer 14.
  • the above semiconductor structure has the following drawbacks. As shown in FIG. 1, in the subsequent process, when the dielectric layer 17 is formed to form contact plugs of the source/drain regions, the source/drain regions on the semiconductor layer 14 are aligned on the one hand. On the other hand, it is necessary to avoid damage to the gate structure 15, so the control of the etching is required to be high; In the semiconductor structure, during operation, a certain capacitance exists between the metal gate and the contact plug, which affects the performance of the semiconductor device; when the contact plug with the source/drain region is formed, the device size is reduced. The contact area between the bottom of the contact plug and the source/drain regions is limited, so the contact resistance is large, which also affects the performance of the semiconductor device.
  • the present invention provides a method of fabricating a semiconductor structure, the method comprising: [0009] a) providing a SOI substrate, and forming a gate structure on the SOI substrate;
  • the present invention also provides another method of fabricating a semiconductor structure, the method comprising:
  • the present invention also provides a semiconductor structure including an SOI substrate, a gate structure, a metal spacer, a dielectric layer, and a contact plug, wherein:
  • the SOI village bottom includes an SOI layer and a BOX layer
  • the gate structure is formed on the SOI layer
  • the metal sidewall spacers are formed in the SOI substrate on both sides of the gate structure, and the metal sidewall spacers are in contact with the SOI layer under the gate structure and extend to the BOX Within the layer
  • the dielectric layer covers the SOI substrate and the metal sidewall, and the contact plug extends through the dielectric layer and into the BOX layer, and the contact plug contacts the metal sidewall.
  • the semiconductor structure and the manufacturing method thereof provided by the present invention first form a trench extending to the BOX layer on the bottom of the SOI, and then form a metal sidewall on the sidewall of the trench, and finally form a contact with the metal sidewall.
  • the contact plug has the advantages that: the contact plug is in direct contact with the metal sidewall, so the contact resistance of the source/drain region is small, which is beneficial to improve the performance of the semiconductor device; the source/drain region is formed on the SOI layer under the gate structure Therefore, the distance between the gate and the source/drain regions is far, and the capacitance between the two is small, which is also advantageous for improving the performance of the semiconductor device; in addition, self-alignment is realized in the process of forming the contact plug, and the semiconductor device is lowered. Processing difficulty.
  • 1 is a cross-sectional structural view of a semiconductor structure formed by a prior art
  • 2(a) and 2(b) are flow diagrams showing one embodiment of a method of fabricating a semiconductor structure in accordance with the present invention
  • FIG. Figure 14 is a cross-sectional structural view showing an individual fabrication stage of the semiconductor structure in the process of fabricating a semiconductor structure in accordance with the flow shown in Figure 2(b), in accordance with another embodiment of the present invention.
  • the following disclosure provides many different embodiments or examples for implementing different structures of the present invention.
  • the components and arrangements of the specific examples are described below. Of course, they are merely examples and are not intended to limit the invention.
  • the present invention may repeat reference numerals and/or letters in different examples. This repetition is for the purpose of clarity and clarity and does not in itself indicate the relationship between the various embodiments and/or arrangements discussed.
  • the present invention provides examples of various specific processes and materials, but one of ordinary skill in the art will recognize the applicability of other processes and/or the use of other materials.
  • the structure of the first feature described below "on" the second feature may include embodiments in which the first and second features are formed in direct contact, and may include additional features formed between the first and second features. The embodiment, such that the first and second features may not be in direct contact.
  • FIG. 11 is a cross-sectional structural view of a specific embodiment of a semiconductor structure according to the present invention, the semiconductor structure including The SOI substrate, the gate structure 200, the metal spacer 160, the dielectric layer 300, and the contact plug 330, wherein: [0039]
  • the SOI village bottom includes an SOI layer 100 and a BOX layer 110;
  • the gate structure 200 is formed over the SOI layer 100;
  • the metal sidewall 160 is formed in the SOI substrate on both sides of the gate structure 200, and the metal spacer 160 is in contact with the SOI layer 100 under the gate structure 200, and Extending into the BOX layer 110;
  • the dielectric layer 300 covers the SOI substrate and the metal sidewall 160, the contact plug 330 extends through the dielectric layer 300 and extends into the BOX layer 110, the contact plug 330 and the The metal side walls 160 are in contact.
  • the gate structure 200 further includes sidewall spacers 210 formed on both sides of the gate structure 200.
  • a metal spacer 160 is also present between the contact plug 330 and the isolation region 120 of the SOI substrate.
  • the SOI substrate has at least three layers of structures: a bulk silicon layer 130, a BOX layer 110 over the bulk silicon layer 130, and an SOI layer 100 overlying the BOX layer 110.
  • the material of the BOX layer 110 is generally selected from SiO 2 , and the thickness of the BOX layer is generally greater than 100 nm; the material of the SOI layer 100 is a single crystal silicon, Ge or III-V compound, and the SOI substrate selected in the specific embodiment is used. It is an SOI substrate with an Ultrathin SOI layer 100, so the thickness of the SOI layer 100 is typically less than 100 nm, such as 50 nm.
  • an isolation region 120 is further formed in the bottom of the SOI for dividing the SOI layer 100 into independent regions for subsequent processing to form a transistor structure.
  • the material of the isolation region 120 is an insulating material, for example, Si0 2 may be selected.
  • the Si 3 N 4 or a combination thereof, the width of the isolation region 120 may be determined depending on the design requirements of the semiconductor structure.
  • the gate structure 200 includes a gate dielectric layer and a gate stack.
  • the spacer 210 may be formed of silicon nitride, silicon oxide, silicon oxynitride, silicon carbide, and/or other suitable materials.
  • the side wall 210 may have a multi-layer structure.
  • the sidewall 210 may be formed by a deposition-etch process having a thickness ranging from about 10 ⁇ to about 100 ⁇ .
  • the material of the metal sidewall 160 includes a conductive metal material such as W, Al, TiAl, TiN or a combination thereof, and the material of the contact plug 330 is preferably A1, and may also include W, Al, TiAl, TiN or a combination thereof.
  • the metal spacer 160 can serve as a source and drain region of the formed transistor structure, and even a portion of the contact plug that is in direct contact with the metal spacer 160 can be considered as a part of the source and drain regions.
  • the upper plane of the gate structure 200 is flush with the upper plane of the contact plug 330 (the present invention)
  • flush in the term means that the height difference between the two is within the tolerance of the process error).
  • the above embodiment or other suitable semiconductor structure may be included depending on manufacturing requirements. Further elaboration.
  • FIG. 2(a) is a flow chart of a specific embodiment of a method of fabricating a semiconductor structure according to the present invention, the method comprising:
  • Step S101 providing a SOI village bottom, and forming a gate structure on the bottom of the SOI village;
  • Step S102 etching the SOI layer and the BOX layer of the SOI substrate on both sides of the gate structure to form a trench exposing the BOX layer, the trench portion entering the BOX layer;
  • Step S103 forming a metal sidewall on a sidewall of the trench, the metal sidewall being in contact with the SOI layer under the gate structure;
  • Step S104 forming an insulating layer filling a portion of the trench, and forming a dielectric layer covering the gate structure and the insulating layer;
  • Step S105 etching the dielectric layer to form a first contact hole exposing at least a portion of the insulating layer, and etching the insulating layer through the first contact hole to form at least a portion of the metal sidewall spacer Second contact hole;
  • Step S106 filling the first contact hole and the second contact hole to form a contact plug, and the contact plug is in contact with the metal sidewall.
  • Steps S101 to S106 are described below with reference to FIGS. 3 through 11, which are various fabrications of the semiconductor structure in the process of fabricating a semiconductor structure in accordance with the flow shown in FIG. 1 in accordance with an embodiment of the present invention. Schematic diagram of the cross-sectional structure of the stage. It is to be understood that the appended claims
  • step S101 is performed to provide a SOI village bottom, and a gate structure 200 is formed on the bottom of the SOI village.
  • the SOI substrate has at least three layers of structures: a bulk silicon layer 130, a BOX layer 110 over the bulk silicon layer 130, and an SOI overlying the BOX layer 110.
  • Layer 100 The material of the BOX layer 110 is generally selected from SiO 2 , and the thickness of the BOX layer is generally greater than 100 nm; the material of the SOI layer 100 is a single crystal silicon, Ge or III-V compound, and the SOI substrate selected in the specific embodiment is used. Is the SOI village with the UltrathinSOI layer 100, so the SOI layer The thickness of 100 is typically less than 100 nm, such as 50 nm.
  • an isolation region 120 is further formed in the bottom of the SOI for dividing the SOI layer 100 into independent regions for subsequent processing to form a transistor structure.
  • the material of the isolation region 120 is an insulating material, for example, Si0 2 may be selected.
  • the Si 3 N 4 or a combination thereof, the width of the isolation region 120 may be determined depending on the design requirements of the semiconductor structure.
  • a gate structure 200 is formed on the bottom of the SOI.
  • the gate structure 200 is formed as follows: forming a gate covering the SOI layer 100 and the isolation region 120 a dielectric layer, a gate metal layer covering the gate dielectric layer, a gate electrode layer covering the gate metal layer, an oxide layer covering the gate electrode layer, a nitride layer covering the oxide layer, and a nitride layer covering and used for drawing Etching the photoresist layer of the gate stack, wherein the material of the gate dielectric layer may be a thermal oxide layer, including silicon oxide, silicon oxynitride, or a high-k dielectric such as Hf0 2 , HfSiO, HfSiON, HfTaO, One or a combination of HfTiO, HfZrO, A1 2 0 3 , La 2 O 3 , Zr0 2 , LaAlO, the thickness of which is between 1 nm and 4
  • the SOI layer 100 may be sequentially formed by chemical vapor deposition, high density plasma CVD, ALD, plasma enhanced atomic layer deposition, pulsed laser deposition, or other suitable method. on. After the photoresist layer is patterned, the above multilayer structure can be etched to form the gate structure 200 as shown in FIG.
  • the gate structure 200 includes a dummy gate and a gate dielectric layer carrying a dummy gate, and a replacement gate process can be performed in a subsequent step to remove the dummy gate to form a desired gate stack structure.
  • the gate structure 200 further includes sidewall spacers 210 formed on both sides of the gate structure 200 for separating the gate structures 200.
  • the spacer 210 may be formed of silicon nitride, silicon oxide, silicon oxynitride, silicon carbide, and/or other suitable materials.
  • the side wall 210 may have a multi-layered structure.
  • the sidewall 210 may be formed by a deposition-etch process having a thickness ranging from about 10 nm to 100 nm.
  • step S102 is performed to etch the SOI layer 100 and the BOX layer 110 of the SOI substrate on both sides of the gate structure 200 to form a trench 140 exposing the BOX layer 110.
  • the trench 140 At least partially enters the BOX layer 110.
  • the SOI layer 100 on both sides of the gate structure 200 is first removed using a suitable etching process, and then the exposed portion of the BOX layer 110 is removed to
  • the trench 140 is formed such that the trench 140 not only exposes the remaining portion of the BOX layer 110, but partially replaces the unetched BOX layer 110 spatially, and the trench 140 partially enters the BOX layer 110.
  • the depth of the trench 140 is the sum of the thickness of the etched SOI layer 100 and the thickness of the etched BOX layer 110.
  • the thickness of the BOX layer 110 is generally greater than 100 nm.
  • the thickness of the Ultrathin SOI layer 100 is 20 nm to 30 nm, so the depth of the trench 140 ranges from 50 nm to 150 ⁇ .
  • step S103 is performed to form a metal spacer 160 on the sidewall of the trench 140, and the metal spacer 160 is in contact with the SOI layer 100 under the gate structure 200.
  • the width of the trench 140 is large and a portion of the isolation region 120 is exposed.
  • the metal spacers 160 are formed in the present embodiment on the sidewalls of the trenches 140 adjacent the gate structures 200, as well as the sidewalls of the exposed isolation regions 120.
  • the trench 140 is formed to have a limited width and the isolation region 120 is not exposed, so that the metal spacer 160 is formed only on the sidewall of the trench 140 adjacent to the gate structure 200.
  • the metal spacer 160 may be formed by a suitable deposition method.
  • the material of the metal spacer 160 comprises a conductive metal material such as W, Al, TiAl, TiN or a combination thereof.
  • step S104 is performed to form an insulating layer 150 filling a portion of the trench 140, and forming a dielectric layer 300 covering the gate structure 200 and the insulating layer 150.
  • the insulating layer 150 may be formed by chemical vapor deposition, high density plasma CVD, ALD, plasma enhanced atomic layer deposition, pulsed laser deposition, or other suitable method.
  • the lower half of the trench 140 is filled and stopped on the surface of the metal spacer 160.
  • the material of the insulating layer is usually Si0 2 .
  • the dielectric layer 300 is formed by CVD, high density plasma CVD, spin coating or other suitable method.
  • the dielectric layer 300 fills the upper half of the trench 140 and covers the insulating layer 150 and the gate.
  • the material of dielectric layer 300 may comprise SiO 2 , carbon doped SiO 2 , BPSG, PSG, UGS, silicon oxynitride, silicon nitride, low k materials, or combinations thereof.
  • the dielectric layer 300 may be subjected to a planarization process of chemical mechanical polishing such that the upper plane of the dielectric layer 300 is flush with the upper plane of the gate structure 200, and the dielectric layer 300 is After the CMP treatment, the dielectric layer 300 may typically have a thickness ranging from 40 nm to 150 nm, such as 80 nm, 100 nm or 120 nm.
  • the material of the insulating layer 150 is different from the material 300 of the dielectric layer, and both have different etch rates.
  • This optional material is arranged to facilitate the etching in step S105.
  • step S105 is performed to etch the dielectric layer 300.
  • the insulating layer 150 is etched through the first contact hole 310 to form a second contact hole 320 that exposes at least a portion of the metal sidewall 160.
  • the etching substantially stops at the upper plane of the insulating layer 150, and the first contact hole 310 is exposed at least. Part of the insulating layer 150.
  • the process of forming the first contact hole 310 by etching the dielectric layer 300 may employ a conventional photolithography process and dry etching. Referring to FIG. 10, wet etching is performed through the first contact hole 310 to selectively etch and remove at least a portion of the insulating layer 150. After removing at least a portion of the insulating layer 150, the space occupied by the original insulating layer 150 forms a second. The contact hole 320, the second contact hole 320 exposes at least a portion of the metal spacer 160 originally covered by the insulating layer 150.
  • step S106 is performed to fill the first contact hole 310 and the second contact hole 320 to form a contact plug 330, and the contact plug 330 is in contact with the metal spacer 160.
  • the first contact hole 310 and the second contact hole 320 are filled with a metal material.
  • the metal material may be selected from A1, heated to melt the A1 into a fluid state, and the first contact hole 310 enters the second contact hole 320.
  • other suitable metal materials may be used to form contact plugs 330, such as W, Al, TiAl, TiN, or combinations thereof.
  • the second contact hole 320 is formed by etching the insulating layer 150 through the first contact hole 310, and then filling the metal to form the contact plug 330 in contact with the metal spacer 160, so as long as the second The contact hole 320 exposes the metal sidewall 160, and the contact plug 330 is easily in contact with the metal sidewall 160 during the forming process, thereby achieving electrical communication. Therefore, when the contact plug 330 is formed, self-alignment is achieved compared to the prior art, which reduces the difficulty. .
  • FIG. 2(b) is a flow chart showing another embodiment of a method of fabricating a semiconductor structure according to the present invention, the method comprising:
  • Step S201 providing a SOI village bottom, covering a mask on the bottom of the SOI village, the mask masked area is an area where a gate line is predetermined to be formed;
  • Step S202 etching the SOI layer and the BOX layer of the SOI substrate on both sides of the mask to form a trench exposing the BOX layer, the trench portion entering the BOX layer;
  • step S203 forming a metal sidewall on a sidewall of the trench, the metal sidewall contacting the SOI layer under the region covered by the mask;
  • Step S204 removing the mask to expose a masked region thereof, forming a gate structure on the region, and forming an insulating layer filling a portion of the trench;
  • step S205 forming a dielectric layer covering the gate structure and the insulating layer
  • Step S206 etching the dielectric layer to form a first contact hole exposing at least a portion of the insulating layer, and etching the insulating layer through the first contact hole to form at least an exposed portion of the metal sidewall spacer Second contact hole;
  • Step S207 filling the first contact hole and the second contact hole to form a contact plug, and the contact plug is in contact with the metal sidewall.
  • Steps S201 to S204 are described below with reference to FIGS. 12 to 14, which are semiconductors in the process of fabricating a semiconductor structure according to the flow shown in FIG. 2(b) according to an embodiment of the present invention. Schematic diagram of a cross-sectional structure of certain stages of fabrication of the structure.
  • the drawings of the various embodiments of the present invention are intended to be illustrative only and are not necessarily to scale.
  • the method shown in FIG. 2(b) differs from the method shown in FIG. 2(a) in that: in the flow in FIG. 2(a), a gate structure is formed on the bottom of the village, and then engraved. The etching forms the trench 140, the metal spacer 160 is formed in the trench 140, and then the subsequent process of forming the insulating layer 150 filling the partial trench 140 is performed; and the method flow shown in FIG. 2(b) is first A mask 400 is formed on the bottom of the village to cover the area where the gate structure needs to be formed, and then etched to form the trench 140, and the metal sidewall 160 is formed in the trench 140, except that the metal sidewall 160 is formed and then removed. The film, the gate structure 200 is formed in a region where the mask is removed, and then a subsequent process of forming the insulating layer 150 filling the partial trench 140 is performed.
  • the mask 400 is covered on the bottom of the SOI, and a photoresist is usually used as a mask. Then, the photoresist mask is patterned by a photolithography process, and then a patterned photoresist mask is used to form a desired shape by an etching process, which is the shape of the gate line in the present invention. Etching is then performed to form trenches 140 having a depth in the range of 50 nm to 150 nm. The trench 140 exposes a portion of the isolation region 120 of the SOI village bottom.
  • a metal spacer 160 is formed in the trench 140.
  • the material of the metal sidewall 160 includes W, Al, TiAl, TiN or a combination thereof.
  • a gate structure 200 is formed on a region covered by the aforementioned mask, and an insulating layer 150 filling a portion of the trench 140 is formed. It is noted that in forming the gate structure 200, a gate line is first formed on the SOI, and then the gate line needs to be cut to obtain the gate structure 200.
  • sidewall spacers 210 may also be formed on both sides of the gate structure 200.
  • Steps S205 to S207 are the same as or similar to the steps S104 to S106 shown in FIG. 2(a), and the required materials, processes, processes, and the like are all discussed in the foregoing, and are not described herein again.
  • the semiconductor structure and the manufacturing method thereof provided by the present invention first form a trench 140 extending to the BOX layer 110 on the bottom of the SOI, and then form a metal spacer 160 on the sidewall of the trench 140, and finally form the metal.
  • the contact plug 330 contacting the side wall 160 has the advantages that: the contact plug 330 is in direct contact with the metal sidewall 160, so that the contact resistance of the source/drain region is small, which is advantageous for improving the working performance of the semiconductor device; source/drain region formation In the SOI layer 100 under the gate structure 200, the gate is far away from the source/drain regions, and the capacitance between the two is small, which is also advantageous for improving the performance of the semiconductor device; further, in forming the contact plug 330 Self-alignment is achieved in the process, thus reducing the processing difficulty of the semiconductor device.

Landscapes

  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明提供了一种半导体结构的制造方法，该方法包括：提供SOI村底，并在所述SOI村底上形成栅极结构；刻蚀所述栅极结构两侧的所述SOI村底的SOI层和BOX层，以形成暴露所述BOX层的沟槽，该沟槽部分进入所述BOX层；在所述沟槽的侧壁形成金属侧墙，该金属侧墙与所述栅极结构下方的所述SOI层相接触；形成填充部分所述沟槽的绝缘层，并形成覆盖所述栅极结构和所述绝缘层的介质层；刻蚀该介质层以形成至少暴露部分所述绝缘层的第一接触孔，通过该第一接触孔刻蚀所述绝缘层，以形成至少暴露部分所述金属侧墙的第二接触孔；填充所述第一接触孔和所述第二接触孔以形成接触塞，该接触塞与所述金属侧墙相接触。本发明提供的方法能提升半导体器件的性能和减小加工难度。

Description

一种半导体结构及其制造方法
[0001]本申请要求了 2011月 6月 30日提交的、 申请号为 201110183555.0、发 明名称为 "一种半导体结构及其制造方法" 的中国专利申请的优选权， 其全 部内容通过引用结合在本申请中。 技术领域
[0002]本发明涉及半导体的制造领域， 尤其涉及一种半导体结构及其制造方 法。 背景技术
[0003]随着半导体结构制造技术的发展， 具有更高性能和更强功能的集成电 路要求更大的元件密度， 而且各个部件、 元件之间或各个元件自身的尺寸、 大小和空间也需要进一步缩小 （目前已经可以达到纳米级）， 随着半导体器件 尺寸的缩小， 各种微观效应凸显出来， 为适应器件发展的需要， 本领域技术 人员一直在积极探索新的制造工艺。
[0004]绝缘体上硅（ Silicon-On-Insulator, SOI )具有较好的介质隔离特性， 采 用 SOI制成的集成电路具有寄生电容小、 集成密度高、 速度快、 工艺筒单和 短沟道效应小等优势， 通常 SOI村底包括三层主要结构， 分别是体硅层、 体 硅层之上的氧化埋层（ Buried Oxide层， BOX层）和覆盖在所述 BOX层之上 的 SOI层， 所述 SOI层的材料通常是单晶硅。
[0005]现有技术工艺中， 使用上述 SOI村底生产半导体器件会采用下陷源 /漏 区的工艺， 如图 1所示半导体结构。 形成图 1示出的结构的具体方法是： 首 先对 SOI村底进行刻蚀，具体而言是刻蚀栅极结构 15与 SOI村底的隔离区之 间的 SOI层 10和 BOX层 11 , 以形成延伸至 BOX层 11内的沟槽， 然后在该 沟槽中填充半导体材料， 形成半导体层 14, 最后在该半导体层 14 内形成源 / 漏区。
[0006]上述半导体结构存在以下缺陷， 如图 1 所示， 在后续工艺中刻蚀介质 层 17形成源 /漏区的接触塞时， 一方面要对准半导体层 14上的源 /漏区， 另一 方面要避免损伤栅极结构 15, 因此刻蚀的控制要求较高； 对于采用金属栅极 的半导体结构而言， 在工作过程中， 金属栅极和接触塞之间存在一定的电容， 会影响半导体器件的工作性能； 在形成与源 /漏区的接触塞时， 由于器件尺寸 的减小， 接触塞底部与源 /漏区的接触面积有限， 因此接触电阻较大， 也会影 响半导体器件的工作性能。
发明内容
[0007]本发明的目的在于提供一种半导体结构及其制造方法， 以减小源 /漏区 的接触电阻， 减小源 /漏区接触塞与金属栅极之间的电容， 以及降低形成接触 孔的过程中的刻蚀难度。
[0008]—方面， 本发明提供了一种半导体结构的制造方法， 该方法包括： [0009] a )提供 SOI村底， 并在所述 SOI村底上形成栅极结构；
[0010] b )刻蚀所述栅极结构两侧的所述 SOI村底的 SOI层和 BOX层， 以形 成暴露所述 BOX层的沟槽， 该沟槽部分进入所述 BOX层；
[0011] c )在所述沟槽的侧壁形成金属侧墙， 该金属侧墙与所述栅极结构下方 的所述 SOI层相接触；
[0012] d )形成填充部分所述沟槽的绝缘层， 并形成覆盖所述栅极结构和所述 绝缘层的介质层；
[0013] e )刻蚀该介质层以形成至少暴露部分所述绝缘层的第一接触孔， 通过 该第一接触孔刻蚀所述绝缘层， 以形成至少暴露部分所述金属侧墙的第二接 触孑 ；
[0014] f )填充所述第一接触孔和所述第二接触孔以形成接触塞， 该接触塞与 所述金属侧墙相接触。
[0015]另一方面， 本发明还提供了另一种半导体结构的制造方法， 该方法包 括：
[0016] a )提供 SOI村底， 在该 SOI村底上覆盖掩膜， 所述掩膜掩盖的区域为 预定形成栅极线的区域；
[0017] b )刻蚀所述掩膜两侧的所述 SOI村底的 SOI层和 BOX层， 以形成暴 露所述 BOX层的沟槽， 该沟槽部分进入所述 BOX层；
[0018] c )在所述沟槽的侧壁形成金属侧墙， 该金属侧墙与所述掩膜覆盖的区 域下方的所述 SOI层相接触；
[0019] d )移除所述掩膜以暴露其掩盖的区域， 在该区域上形成栅极结构， 并 形成填充部分所述沟槽的绝缘层；
[0020] e )形成覆盖所述栅极结构和所述绝缘层的介质层；
[0021] f )刻蚀该介质层以形成至少暴露部分所述绝缘层的第一接触孔， 通过 该第一接触孔刻蚀所述绝缘层， 以形成至少暴露部分所述金属侧墙的第二接 触孔；
[0022] g )填充所述第一接触孔和所述第二接触孔以形成接触塞， 该接触塞与 所述金属侧墙相接触。
[0023]相应地， 本发明还提供了一种半导体结构， 该半导体结构包括 SOI村 底、 栅极结构、 金属侧墙、 介质层和接触塞， 其中：
[0024]所述 SOI村底包括 SOI层和 BOX层；
[0025]所述栅极结构形成在所述 SOI层之上；
[0026]所述金属侧墙形成在所述栅极结构两侧的所述 SOI村底内， 该金属侧 墙与所述栅极结构下方的所述 SOI层相接触， 并延伸至所述 BOX层内；
[0027]所述介质层覆盖所述 SOI村底和所述金属侧墙， 所述接触塞贯穿所述 介质层并延伸至所述 BOX层内， 该接触塞与所述金属侧墙相接触。
[0028]本发明提供的半导体结构及其制造方法首先在 SOI村底上形成延伸至 BOX层的沟槽， 然后在该沟槽的侧壁形成金属侧墙， 最后形成与该金属侧墙 相接触的接触塞， 其优点在于： 接触塞与金属侧墙直接接触， 因此源 /漏区的 接触电阻较小， 有利于提升半导体器件的工作性能； 源 /漏区形成在栅极结构 下方的 SOI层内， 因此栅极与源 /漏区的距离远， 两者之间的电容小， 也有利 于提升半导体器件的工作性能； 此外， 在形成接触塞的过程中实现自对准， 降低了半导体器件的加工难度。 附图说明
[0029]通过阅读参照以下附图所作的对非限制性实施例所作的详细描述， 本 发明的其它特征、 目的和优点将会变得更明显：
[0030]图 1是现有技术形成的半导体结构的剖视结构示意图； [0031]图 2 ( a )和图 2 ( b )是根据本发明的半导体结构的制造方法的一个具 体实施方式的流程图；
[0032]图 3至图 11是根据本发明的一个具体实施方式按照图 2 ( a )示出的流 程制造半导体结构过程中该半导体结构各个制造阶段的剖视结构示意图； [0033]图 12至图 14是根据本发明的另一个具体实施方式按照图 2 ( b )示出 的流程制造半导体结构过程中该半导体结构的个别制造阶段的剖视结构示意 图。
[0034]附图中相同或相似的附图标记代表相同或相似的部件。 具体实施方式
[0035]为使本发明的目的、 技术方案和优点更加清楚， 下面将结合附图对本 发明的实施例作详细描述。
[0036]下面详细描述本发明的实施例， 所述实施例的示例在附图中示出， 其 中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能 的元件。 下面通过参考附图描述的实施例是示例性的， 仅用于解释本发明， 而不能解释为对本发明的限制。
[0037]下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结 构。 为了筒化本发明的公开， 下文中对特定例子的部件和设置进行描述。 当 然， 它们仅仅为示例， 并且目的不在于限制本发明。 此外， 本发明可以在不 同例子中重复参考数字和 /或字母。 这种重复是为了筒化和清楚的目的， 其本 身不指示所讨论各种实施例和 /或设置之间的关系。 此外， 本发明提供了的各 种特定的工艺和材料的例子， 但是本领域普通技术人员可以意识到其他工艺 的可应用于性和 /或其他材料的使用。 另外， 以下描述的第一特征在第二特征 之"上"的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括 另外的特征形成在第一和第二特征之间的实施例， 这样第一和第二特征可能 不是直接接触。
[0038]以下首先给出本发明提供的半导体结构的一种优选具体实施方式， 请 参考图 11 , 图 11是根据本发明的半导体结构的一个具体实施方式的剖视结构 示意图， 该半导体结构包括 SOI村底、 栅极结构 200、 金属侧墙 160、 介质层 300和接触塞 330, 其中： [0039]所述 SOI村底包括 SOI层 100和 BOX层 110;
[0040]所述栅极结构 200形成在所述 SOI层 100之上；
[0041]所述金属侧墙 160形成在所述栅极结构 200两侧的所述 SOI村底内， 该金属侧墙 160与所述栅极结构 200下方的所述 SOI层 100相接触， 并延伸 至所述 BOX层 110内；
[0042]所述介质层 300覆盖所述 SOI村底和所述金属侧墙 160, 所述接触塞 330贯穿所述介质层 300并延伸至所述 BOX层 110内， 该接触塞 330与所述 金属侧墙 160相接触。
[0043]通常，栅极结构 200还包括侧墙 210, 侧墙 210形成在栅极结构 200的 两侧。
[0044]在另一实施例中， 接触塞 330与所述 SOI村底的隔离区 120之间也存 在金属侧墙 160。
[0045]所述 SOI村底至少具有三层结构， 分别是： 体硅层 130、 体硅层 130 之上的 BOX层 110, 以及覆盖在 BOX层 110之上的 SOI层 100。 其中， 所述 BOX层 110的材料通常选用 Si02, BOX层的厚度通常大于 lOOnm; SOI层 100的材料是单晶硅、 Ge或 III-V族化合物， 本具体实施方式中选用的 SOI村 底是具有 UltrathinSOI层 100的 SOI村底， 因此该 SOI层 100的厚度通常小 于 lOOnm, 例如 50nm。 通常该 SOI村底中还形成有隔离区 120, 用于将所述 SOI层 100分割为独立的区域， 用于后续加工形成晶体管结构所用， 隔离区 120的材料是绝缘材料， 例如可以选用 Si02、 Si3N4或其组合， 隔离区 120的 宽度可以视半导体结构的设计需求决定。
[0046]栅极结构 200包括栅极介质层和栅极堆叠。 侧墙 210可以由氮化硅、 氧化硅、 氮氧化硅、 碳化硅和 /或其他合适的材料形成。 侧墙 210可以具有多 层结构。 侧墙 210 可以通过沉积-刻蚀工艺形成， 其厚度范围大约是 10匪-100匪。
[0047]金属侧墙 160的材料包括 W、 Al、 TiAl、 TiN或其组合等导电性好的金 属材料， 接触塞 330的材料优选为 A1, 也可以包括 W、 Al、 TiAl、 TiN或其 组合。 所述金属侧墙 160可作为形成的晶体管结构的源漏区， 甚至于与所述 金属侧墙 160直接接触的那一部分接触塞也可以认为是源漏区的一部分。
[0048]优选地， 栅极结构 200的上平面与接触塞 330的上平面齐平 （本发明 中的术语"齐平"指的是两者之间的高度差在工艺误差允许的范围内）。
[0049]在同一个半导体器件之中， 根据制造需要可以包括上述实施例或其他 合适的半导体结构。 进一步的阐述。
[0051]请参考图 2 ( a ), 图 2 ( a )是根据本发明的半导体结构的制造方法的一 个具体实施方式的流程图， 该方法包括：
[0052]步骤 S101 , 提供 SOI村底， 并在所述 SOI村底上形成栅极结构；
[0053]步骤 S102, 刻蚀所述栅极结构两侧的所述 SOI村底的 SOI层和 BOX 层， 以形成暴露所述 BOX层的沟槽， 该沟槽部分进入所述 BOX层；
[0054]步骤 S103 , 在所述沟槽的侧壁形成金属侧墙， 该金属侧墙与所述栅极 结构下方的所述 SOI层相接触；
[0055]步骤 S104, 形成填充部分所述沟槽的绝缘层， 并形成覆盖所述栅极结 构和所述绝缘层的介质层；
[0056]步骤 S105 , 刻蚀该介质层以形成至少暴露部分所述绝缘层的第一接触 孔， 通过该第一接触孔刻蚀所述绝缘层， 以形成至少暴露部分所述金属侧墙 的第二接触孔；
[0057]步骤 S106, 填充所述第一接触孔和所述第二接触孔以形成接触塞， 该 接触塞与所述金属侧墙相接触。
[0058]下面结合图 3至图 11对步骤 S101至步骤 S106进行说明，图 3至图 11 是根据本发明的一个具体实施方式按照图 1 示出的流程制造半导体结构过程 中该半导体结构各个制造阶段的剖视结构示意图。 需要说明的是， 本发明各 个实施例的附图仅是为了示意的目的， 因此没有完全按比例绘制。
[0059]参考图 3和图 4, 执行步骤 S101 , 提供 SOI村底， 并在所述 SOI村底 上形成栅极结构 200。
[0060]首先参考图 3, 其中， 所述 SOI村底至少具有三层结构， 分别是： 体硅 层 130、 体硅层 130之上的 BOX层 110, 以及覆盖在 BOX层 110之上的 SOI 层 100。 其中， 所述 BOX层 110的材料通常选用 Si02, BOX层的厚度通常大 于 lOOnm; SOI层 100的材料是单晶硅、 Ge或 III-V族化合物， 本具体实施方 式中选用的 SOI村底是具有 UltrathinSOI层 100的 SOI村底， 因此该 SOI层 100的厚度通常小于 lOOnm, 例如 50nm。 通常该 SOI村底中还形成有隔离区 120, 用于将所述 SOI层 100分割为独立的区域， 用于后续加工形成晶体管结 构所用， 隔离区 120的材料是绝缘材料， 例如可以选用 Si02、 Si3N4或其组合， 隔离区 120的宽度可以视半导体结构的设计需求决定。
[0061]接下来参考图 4,在所述 SOI村底上形成栅极结构 200,在前栅工艺中， 该栅极结构 200的形成过程如下： 形成覆盖 SOI层 100和隔离区 120的栅极 介质层、 覆盖栅极介质层的栅金属层、 覆盖栅金属层的栅电极层、 覆盖栅电 极层的氧化物层、 覆盖氧化物层的氮化物层、 以及覆盖氮化物层并用于绘图 以刻蚀出栅极堆叠的光刻胶层， 其中， 栅极介质层的材料可以是热氧化层， 包括氧化硅、氮氧化硅，也可为高 K介质，例如 Hf02、 HfSiO、 HfSiON、 HfTaO、 HfTiO、 HfZrO、 A1203、 La203、 Zr02、 LaAlO 中的一种或其组合， 其厚度在 lnm ~ 4nm之间；栅金属层的材料可以选用 TaC、 TiN、 TaTbN、 TaErN、 TaYbN、 TaSiN、 HfSiN、 MoSiN、 RuTax、 NiTa中的一种或其组合，其厚度在 5nm ~ 20nm 之间； 栅电极层的材料可以选用 Poly-Si, 其厚度在 20nm ~80nm之间； 氧化 物层的材料是 Si02, 其厚度在 5nm ~10nm之间； 氮化物层的材料是 Si3N4, 其厚度在 10nm ~50nm之间； 光刻胶层的材料可是烯类单体材料、含有叠氮醌 类化合物的材料或聚乙烯月桂酸酯材料等。 上述多层结构中除所述光刻胶层 以外， 可以通过化学气相沉积、 高密度等离子体 CVD、 ALD、 等离子体增强 原子层淀积、 脉沖激光沉积或其他合适的方法依次形成在 SOI层 100上。 光 刻胶层构图后可以刻蚀上述多层结构形成如图 3所示的栅极结构 200。
[0062]在后栅工艺中， 栅极结构 200 包括伪栅和承载伪栅的栅介质层， 可以 在随后的步骤中进行替代栅工艺， 移除伪栅以形成所需的栅极堆叠结构。
[0063]通常地， 栅极结构 200还包括侧墙 210, 侧墙 210形成在该栅极结构 200的两侧， 用于将栅极结构 200隔开。 侧墙 210可以由氮化硅、 氧化硅、 氮 氧化硅、 碳化硅和 /或其他合适的材料形成。 侧墙 210可以具有多层结构。 侧 墙 210可以通过沉积-刻蚀工艺形成， 其厚度范围大约是 10nm-100nm。
[0064]请参考图 5, 执行步骤 S102, 刻蚀栅极结构 200两侧的所述 SOI村底 的 SOI层 100和 BOX层 110, 以形成暴露 BOX层 110的沟槽 140, 该沟槽 140至少部分进入 BOX层 110。 具体而言， 使用合适的刻蚀工艺首先移除栅 极结构 200两侧的 SOI层 100, 然后移除暴露出来的一部分 BOX层 110, 以 形成沟槽 140, 因此沟槽 140不仅暴露了 BOX层 110余下的部分， 在空间上 部分地替代未经刻蚀的 BOX层 110,沟槽 140部分进入 BOX层 110。沟槽 140 的深度是刻蚀掉的 SOI层 100的厚度与刻蚀掉的 BOX层 110的厚度之和，就 本具体实施方式选用的 SOI村底而言， 通常 BOX层 110的厚度大于 lOOnm, Ultrathin SOI层 100的厚度为 20nm~30nm, 因此沟槽 140的深度范围在 50nm ~ 150匪之间。
[0065]请参考图 6, 执行步骤 S103, 在沟槽 140的侧壁形成金属侧墙 160, 该 金属侧墙 160与栅极结构 200下方的 SOI层 100相接触。 在本实施例中， 沟 槽 140的宽度较大， 并暴露部分隔离区 120。 如图 6所示， 金属侧墙 160在本 实施例中形成在沟槽 140临近栅极结构 200的侧壁上，以及暴露的隔离区 120 的侧壁上。在另一实施例中，形成的沟槽 140宽度有限，并未暴露隔离区 120, 因此金属侧墙 160只形成在沟槽 140临近栅极结构 200的侧壁上。 可以选用 合适的沉积方法形成金属侧墙 160, 优选地， 金属侧墙 160的材料包括 W、 Al、 TiAl、 TiN或其组合等导电性好的金属材料。
[0066]参考图 7至图 8,执行步骤 S104,形成填充部分沟槽 140的绝缘层 150, 并形成覆盖栅极结构 200和绝缘层 150的介质层 300。 具体地， 如图 7所示， 可以通过化学气相沉积、 高密度等离子体 CVD、 ALD、 等离子体增强原子层 淀积、脉沖激光沉积或其他合适的方法先形成绝缘层 150, 绝缘层 150通常只 填满沟槽 140的下半部分， 并停止在金属侧墙 160的表面， 绝缘层的材料通 常可以选用 Si02。 然后如图 8所示， 再选用 CVD、 高密度等离子体 CVD、 旋 涂或其他合适的方法形成介质层 300, 介质层 300填满沟槽 140的上半部分， 并覆盖绝缘层 150和栅极结构 200,介质层 300的材料可以包括 Si02、碳掺杂 Si02、 BPSG、 PSG、 UGS、 氮氧化硅、 氮化硅、 低 k材料或其组合。 在本实 施例中， 形成介质层 300后， 可以对该介质层 300进行化学机械抛光的平坦 化处理， 使得介质层 300的上平面与栅极结构 200的上平面齐平， 对该介质 层 300进行 CMP处理后， 通常介质层 300的厚度范围可以是 40nm -150nm, 如 80nm、 lOOnm或 120nm。
[0067]优选地， 绝缘层 150的材料和介质层的材料 300不同， 并且两者具有 不同的刻蚀速率。 这种选用材料的安排是为了方便在步骤 S105中的刻蚀。
[0068]基于上述安排， 请参考图 9至图 10, 执行步骤 S105, 刻蚀介质层 300 以形成至少暴露部分绝缘层 150的第一接触孔 310,通过第一接触孔 310刻蚀 绝缘层 150, 以形成至少暴露部分金属侧墙 160的第二接触孔 320。 先参考图 9, 由于介质层 300与绝缘层 150的材料不同， 刻蚀介质层 300形成第一接触 孔 310时， 刻蚀大致会停止在绝缘层 150的上平面， 第一接触孔 310暴露至 少部分绝缘层 150。刻蚀介质层 300形成第一接触孔 310的工艺可以采用常规 的光刻工艺， 并采用干法刻蚀。 接下来参考图 10, 通过第一接触孔 310进行 湿法刻蚀， 选择性刻蚀并移除至少部分绝缘层 150, 移除至少部分绝缘层 150 后，原来绝缘层 150占据的空间形成第二接触孔 320, 该第二接触孔 320至少 暴露部分原本被绝缘层 150覆盖住的金属侧墙 160。
[0069]请参考图 11 , 执行步骤 S106, 填充第一接触孔 310和第二接触孔 320 以形成接触塞 330, 接触塞 330与所述金属侧墙 160相接触。 具体地， 选用金 属材料填充第一接触孔 310和第二接触孔 320, 优选地， 所述金属材料可以选 用 A1, 加热使 A1融为流体态， 由第一接触孔 310进入第二接触孔 320内， 并 依次灌满第二接触孔 320和第一接触孔 310,形成嵌于介质层 300并部分进入 BOX层 110中的接触塞 330, 由于第二接触孔 320暴露金属侧墙 160, 因此接 触塞 330与金属侧墙 160相接触。 在其他实施例中， 可以选用其他合适的金 属材料形成接触塞 330, 例如 W、 Al、 TiAl、 TiN或其组合。
[0070]在本实施例中， 总是通过第一接触孔 310刻蚀掉绝缘层 150形成第二 接触孔 320, 再填入金属形成与金属侧墙 160接触的接触塞 330, 因此只要第 二接触孔 320暴露金属侧墙 160,接触塞 330在形成过程艮容易就与金属侧墙 160接触并实现电联通，因此形成接触塞 330时，相比现有技术实现了自对准， 降低了难度。
[0071]请参考图 2 ( b ), 图 2 ( b )是根据本发明的半导体结构的制造方法的 另一个具体实施方式的流程图， 该方法包括：
[0072]步骤 S201 , 提供 SOI村底， 在该 SOI村底上覆盖掩膜， 所述掩膜掩盖 的区域为预定形成栅极线的区域；
[0073]步骤 S202, 刻蚀所述掩膜两侧的所述 SOI村底的 SOI层和 BOX层， 以形成暴露所述 BOX层的沟槽， 该沟槽部分进入所述 BOX层；
[0074]步骤 S203 , 在所述沟槽的侧壁形成金属侧墙， 该金属侧墙与所述掩膜 覆盖的区域下方的所述 SOI层相接触； [0075]步骤 S204, 移除所述掩膜以暴露其掩盖的区域， 在该区域上形成栅极 结构， 并形成填充部分所述沟槽的绝缘层；
[0076]步骤 S205, 形成覆盖所述栅极结构和所述绝缘层的介质层；
[0077]步骤 S206, 刻蚀该介质层以形成至少暴露部分所述绝缘层的第一接触 孔， 通过该第一接触孔刻蚀所述绝缘层， 以形成至少暴露部分所述金属侧墙 的第二接触孔；
[0078]步骤 S207, 填充所述第一接触孔和所述第二接触孔以形成接触塞， 该 接触塞与所述金属侧墙相接触。
[0079]下面结合图 12至图 14对步骤 S201至步骤 S204进行说明， 图 12至图 14是根据本发明的一个具体实施方式按照图 2 ( b )示出的流程制造半导体结 构过程中该半导体结构某些制造阶段的剖视结构示意图。 需要说明的是， 本 发明各个实施例的附图仅是为了示意的目的， 因此没有必要按比例绘制。
[0080]图 2 ( b )所示出的方法与图 2 ( a )所示出的方法的区别在于： 图 2 ( a ) 中的流程， 先在村底上形成栅极结构， 然后进行刻蚀形成沟槽 140, 在沟槽 140内形成金属侧墙 160, 之后进行形成填充部分沟槽 140的绝缘层 150等后 续工艺； 而图 2 ( b ) 中所示出的方法流程， 是先在村底上形成掩膜 400, 将 需要形成栅极结构的区域掩盖起来， 之后进行刻蚀形成沟槽 140, 在沟槽 140 内形成金属侧墙 160, 区别在于， 形成金属侧墙 160后去除掩膜， 在去除掩膜 的区域形成栅极结构 200,之后再进行形成填充部分沟槽 140的绝缘层 150等 后续工艺。
[0081]下面具体介绍形成掩膜以及去除掩膜的步骤， 其余与图 2 ( a ) 中所示 出方法流程一样的步骤可以参考前文部分的相关说明， 在此不再赘述。
[0082]如图 12所示， 在 SOI村底上覆盖掩膜 400, 通常选用光刻胶为掩膜。 然后， 通过光刻工艺， 将光刻胶掩膜图案化， 进而， 利用图案化的光刻胶掩 膜， 通过刻蚀工艺， 形成希望的形状， 本发明中即为栅极线的形状。 之后进 行刻蚀， 形成沟槽 140, 所述沟槽 140的深度的范围是 50nm~150nm。 所述沟 槽 140暴露部分所述 SOI村底的隔离区 120。
[0083]如图 13所示， 在沟槽 140内形成金属侧墙 160。 所述金属侧墙 160的 材料包括 W、 Al、 TiAl、 TiN或其组合。 [0084]如图 14所示， 在前述掩膜覆盖的区域上形成栅极结构 200, 并形成填 充部分所述沟槽 140的绝缘层 150。在形成栅极结构 200中需要注意， 首先在 SOI上形成了栅极线， 然后需要将所述栅极线切断以获得栅极结构 200。 可选 的， 还可以在栅极结构 200的两侧形成侧墙 210。
[0085]步骤 S205~步骤 S207与图 2 ( a ) 中所示步骤 S104~S106相同或相似， 所需的材料、 工艺、 流程等均在前文中有所论述， 在此就不再赘述。
[0086]本发明提供的半导体结构及其制造方法首先在 SOI村底上形成延伸至 BOX层 110的沟槽 140, 然后在该沟槽 140的侧壁形成金属侧墙 160, 最后形 成与该金属侧墙 160相接触的接触塞 330, 其优点在于： 接触塞 330与金属侧 墙 160直接接触， 因此源 /漏区的接触电阻较小， 有利于提升半导体器件的工 作性能； 源 /漏区形成在栅极结构 200下方的 SOI层 100 内， 因此栅极与源 / 漏区的距离远， 两者之间的电容小， 也有利于提升半导体器件的工作性能； 此外， 在形成接触塞 330 的过程中实现自对准， 因此降低了半导体器件的加 工难度。
[0087]虽然关于示例实施例及其优点已经详细说明， 应当理解在不脱离本发 明的精神和所附权利要求限定的保护范围的情况下， 可以对这些实施例进行 各种变化、 替换和修改。 对于其他例子， 本领域的普通技术人员应当容易理 解在保持本发明保护范围内的同时， 工艺步骤的次序可以变化。
[0088]此外， 本发明的应用范围不局限于说明书中描述的特定实施例的工艺、 机构、 制造、 物质组成、 手段、 方法及步骤。 从本发明的公开内容， 作为本 领域的普通技术人员将容易地理解， 对于目前已存在或者以后即将开发出的 工艺、 机构、 制造、 物质组成、 手段、 方法或步骤， 其中它们执行与本发明 描述的对应实施例大体相同的功能或者获得大体相同的结果， 依照本发明可 以对它们进行应用。 因此， 本发明所附权利要求旨在将这些工艺、 机构、 制 造、 物质组成、 手段、 方法或步骤包含在其保护范围内。

Claims

权 利 要 求
1、 一种半导体结构的制造方法， 其特征在于， 该方法包括：
a )提供 SOI村底， 并在所述 SOI村底上形成栅极结构 （ 200 );
b)刻蚀所述栅极结构 （200) 两侧的所述 SOI村底的 SOI层（100)和
BOX层（ 110 ), 以形成暴露所述 BOX层（ 110 )的沟槽（ 140 ), 该沟槽（ 140 ) 部分进入所述 BOX层（ 110 );
c)在所述沟槽（140) 的侧壁形成金属侧墙（160), 该金属侧墙（160) 与所述栅极结构 （200) 下方的所述 SOI层（100)相接触；
d)形成填充部分所述沟槽（140) 的绝缘层（150), 并形成覆盖所述栅 极结构 （ 200 )和所述绝缘层（ 150 ) 的介质层（ 300 );
e)刻蚀该介质层（ 300) 以形成至少暴露部分所述绝缘层（150) 的第一 接触孔（310), 通过该第一接触孔（310)刻蚀所述绝缘层（ 150), 以形成至 少暴露部分所述金属侧墙（160) 的第二接触孔（320);
f)填充所述第一接触孔（310)和所述第二接触孔（ 320) 以形成接触塞
( 330), 该接触塞（ 330)与所述金属侧墙（160)相接触。
2、 一种半导体结构的制造方法， 其特征在于， 该方法包括：
a )提供 SOI村底， 在该 SOI村底上覆盖掩膜 ( 400 ), 所述掩膜掩盖的区 域为预定形成栅极线的区域；
b )刻蚀所述掩膜 ( 400 )两侧的所述 SOI村底的 SOI层（ 100 )和 BOX 层（110), 以形成暴露所述 BOX层（110) 的沟槽（140), 该沟槽（140)部 分进入所述 BOX层（ 110 );
c)在所述沟槽（140) 的侧壁形成金属侧墙（160), 该金属侧墙（160) 与所述掩膜覆盖的区域下方的所述 SOI层（100)相接触；
d )移除所述掩膜以暴露其掩盖的区域， 在该区域上形成栅极结构（ 200 ), 并形成填充部分所述沟槽（140) 的绝缘层（150);
e )形成覆盖所述栅极结构（ 200 )和所述绝缘层（ 150 )的介质层（ 300 ); f)刻蚀该介质层（ 300) 以形成至少暴露部分所述绝缘层（150) 的第一 接触孔（310), 通过该第一接触孔（310)刻蚀所述绝缘层（ 150), 以形成至 少暴露部分所述金属侧墙（160) 的第二接触孔（ 320);
g)填充所述第一接触孔（310)和所述第二接触孔（ 320) 以形成接触塞 ( 330), 该接触塞（ 330)与所述金属侧墙（160)相接触。
3、根据权利要求 1或 2所述的方法，其特征在于，在形成所述介质层（ 300 ) 后， 该方法还包括：
对所述介质层（ 300)进行平坦化处理， 使该介质层（ 300) 的上平面与 所述栅极结构 （200) 的上平面齐平。
4、 根据权利要求 1或 2所述的方法， 其特征在于：
所述绝缘层（150) 的材料与所述介质层（ 300) 的材料的刻蚀速率不同。
5、 根据权利要求 1或 2所述的方法， 其特征在于：
所述沟槽（140) 的深度的范围是 50nm~ 150nm。
6、 根据权利要求 1或 2所述的方法， 其特征在于：
所述沟槽（ 140 )暴露部分所述 SOI村底的隔离区 （ 120 )。
7、 根据权利要求 1或 2所述的方法， 其特征在于：
所述金属侧墙（160) 的材料包括 W、 Al、 TiAl、 TiN或其组合。
8、 根据权利要求 1或 2所述的方法， 其特征在于：
所述接触塞（ 330) 的材料包括 W、 Al、 TiAl、 TiN或其组合。
9、 根据权利要求 1或 2所述的方法， 其特征在于：
刻蚀所述介质层（ 300) 的方法是干法刻蚀， 刻蚀所述绝缘层（150) 的 方法是湿法刻蚀。
10、 一种半导体结构， 其特征在于， 该半导体结构包括 SOI村底、 栅极 结构 （200)、 金属侧墙（160)、 介质层（300)和接触塞（ 330), 其中：
所述 SOI村底包括 SOI层（ 100 )和 BOX层（ 110 );
所述栅极结构 （200)形成在所述 SOI层（100)之上；
所述金属侧墙（160)形成在所述栅极结构 （200) 两侧的所述 SOI村底 内， 该金属侧墙（ 160 )与所述栅极结构（ 200 )下方的所述 SOI层（ 100 )相 接触， 并延伸至所述 BOX层（110) 内；
所述介质层（ 300 )覆盖所述 SOI村底和所述金属侧墙（ 160 ), 所述接触 塞（ 330)贯穿所述介质层（ 300) 并延伸至所述 BOX层（110) 内， 该接触 塞（ 330)与所述金属侧墙（160)相接触。
11、 根据权利要求 10所述的半导体结构， 其特征在于：
所述栅极结构 （200) 的上平面与所述接触塞（ 330) 的上平面齐平。
12、 根据权利要求 10所述的半导体结构， 其特征在于：
所述接触塞（ 330) 与所述 SOI村底的隔离区 （120)之间也存在金属侧 墙（ 160 )。
13、 根据权利要求 10或 12所述的半导体结构， 其特征在于：
所述金属侧墙（160) 的材料包括 W、 Al、 TiAl、 TiN或其组合。
14、 根据权利要求 10至 12任一项所述的半导体结构， 其特征在于： 所述接触塞（ 330) 的材料包括 W、 Al、 TiAl、 TiN或其组合。
15、 根据权利要求 10所述的半导体结构， 其特征在于：
所述栅极结构还包括侧墙（ 210 ),该侧墙（ 210 )形成在所述栅极结构（ 200 ) 的两侧。
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