WO2012172774A1 - 半導体装置の製造方法 - Google Patents

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米田　健司
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    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET

Definitions

  • the present invention relates to a method of manufacturing a semiconductor device, and more particularly to a method of introducing impurities by ion implantation for forming a MOS transistor.
  • CMOS Complementary Metal Oxide Semiconductor
  • CCD Charge Coupled Device
  • CIS CMOS Image Sensor
  • channeling refers to the implantation of ions from the geometrical arrangement of atoms constituting a crystal lattice when ions are incident substantially parallel to the crystal axis or plane of a crystalline substance. Is a phenomenon that does not collide with the atoms constituting the crystal and escapes between the lattices. Further, channeling can be conveniently divided into axial channeling along a low-order crystal axis such as the ⁇ 100> direction and positional channeling based on a low-order crystal plane such as the (100) plane or the (111) plane. In the case of ion implantation in which channeling occurs, variations in the depth of ion implantation are greater than when ions are incident non-parallel to the crystal axis or crystal plane.
  • the angle of the ion beam with respect to the normal (vertical direction) of the main surface of the wafer (semiconductor substrate), called the tilt angle is generally about 3 to 10 °. It is known to set to 7 °.
  • Non-Patent Document 1 due to the tilt angle and twist angle errors of a large current ion implantation apparatus, ion implantation in the extension and source-drain implantation is not performed symmetrically with respect to the wafer behind the gate electrode. It is disclosed that the current asymmetry is enlarged, and that 4step injection is effective as a countermeasure against these problems. For example, when the resist thickness is 600 nm, 73.6 nm in the vicinity of the resist is shadowed by the resist and is not implanted. In order to prevent this, asymmetry can be relaxed by performing ion implantation on these structures from four directions.
  • the twist angle of the wafer must be changed every time implantation is performed (rotation by 90 ° in the case of 4 steps, and rotation by 45 ° in the case of 8 steps). Since the injection step is divided in addition to the work, the productivity is significantly reduced after all by reducing the beam current to ensure uniformity. For this reason, in order to suppress channeling without performing these multi-step ion implantation processes, a desired off angle (wafer cut angle) is given to the main surface of the silicon substrate used for manufacturing the semiconductor device. A method has been proposed (see, for example, Patent Document 1 and Non-Patent Document 1).
  • Patent Document 1 a silicon substrate having an off angle of 3.5 to 10 ° with respect to a plane perpendicular to the (100) plane from the (100) plane is used, and ions are perpendicular to the major plane. It is disclosed that channeling can be suppressed by injection.
  • the tilt angle control accuracy in the wafer surface by the ion implantation apparatus is ⁇ 1.6 °
  • the angle error due to the setting of the wafer to the ion implantation device is assumed to be ⁇ 1 °. is doing.
  • the controllability of the wafer's own off angle is assumed to be ⁇ 0.5 °.
  • the off angle needs to be 4 ° or more, and in addition to the angle error of 1.6 ° + 1 ° which is the angle error of the ion implantation apparatus, the ion beam spread is taken into consideration in the wafer surface. Therefore, the off angle with respect to the surface is a relatively large angle of 4 ° to 10 °.
  • Non-Patent Document 1 consideration is given not only to channeling by the tilt angle but also to surface channeling, and the direction of the off angle is determined from the directions of at least two planes orthogonal to the (100) plane. Even if the Off angle is greatly inclined, ions are implanted perpendicularly to the main surface, so that it does not appear to be shaded by a structure such as a resist or a gate electrode.
  • Non-Patent Document 1 discloses that the beam angle of the ion implantation apparatus is ⁇ 1.6 ° within the wafer surface, and the angle error due to wafer setting is ⁇ 1 °. Therefore, in the technique of Non-Patent Document 1, there is a possibility that multi-step implantation is necessary to eliminate asymmetry due to the angle error of the ion implantation apparatus.
  • the wafer cutting angle error is ⁇ 0.5 °
  • the wafer setting error to the ion implantation apparatus is ⁇ 1 °
  • the tilt angle error in the wafer surface of the ion implantation is Therefore, the off angle of the main surface with respect to the (100) plane is at least 4 ° or more.
  • the off angle is increased, the main surface on which the semiconductor element is formed naturally deviates from the (100) plane on which the element is to be formed, so that the interface state density of the wafer main surface tends to increase.
  • the mobility of electrons and holes decreases. Therefore, the interface state that affects the device characteristics, in particular, the driving power of the MOS transistor and the white point defect of the image device is increased.
  • an object of the present invention is to provide a method for manufacturing a semiconductor device having a MOS transistor in which variation in characteristics due to channeling is reduced and asymmetry due to shadowing is reduced.
  • a semiconductor device manufacturing method includes a plurality of semiconductor device manufacturing methods in parallel and perpendicular directions to a notch direction connecting a center of the semiconductor substrate and the notch on a semiconductor substrate having a notch.
  • the twist angle with respect to the notch direction is 12.5 ° or more and 32.5 ° or less, and the off angle from the (100) plane is 2 ° or more and 2.8 °.
  • the Twist angle is preferably 22.5 °.
  • a plurality of transistors can be formed in a direction in which channeling is less likely to occur in the semiconductor substrate.
  • the notches are formed in the ⁇ 0-11> direction of the peripheral edge of the semiconductor substrate, and the plurality of transistors are arranged in the ⁇ 0-11> direction and the ⁇ 011> direction, or ⁇ 001> of the semiconductor substrate. It is preferably formed in the> direction and the ⁇ 010> direction.
  • the notches are formed in the ⁇ 0-11> direction of the periphery of the semiconductor substrate, and the plurality of transistors are in the ⁇ 0-11> direction, the ⁇ 011> direction, and the ⁇ 001> direction of the semiconductor substrate. And preferably formed in the ⁇ 010> direction.
  • a plurality of transistors can be formed in a direction in which channeling is less likely to occur in the semiconductor substrate.
  • the error angle of the off angle is preferably within ⁇ 0.1 °.
  • the vertical direction is preferably a direction of 0 ° ⁇ 0.15 ° with respect to the main surface of the semiconductor substrate.
  • the step of implanting the impurities is preferably a step of forming channel regions of the plurality of transistors.
  • the step of injecting the impurity is a step of forming source / drain regions of the plurality of transistors.
  • the step of implanting the impurity is a step of forming an extension region of the transistor.
  • the method for manufacturing a semiconductor device according to the present invention it is possible to provide a semiconductor device having a MOS transistor in which variation in characteristics due to channeling is reduced and asymmetry due to shadowing is reduced.
  • FIG. 1 is a schematic view showing a configuration of a batch type ion implantation apparatus.
  • FIG. 2 is a schematic diagram showing the configuration of the batch type ion implantation apparatus.
  • FIG. 3 is a schematic diagram showing the configuration of a single wafer ion implantation apparatus.
  • FIG. 4 is a diagram showing the tilt angle dependence of the channeling state by the single wafer ion implantation apparatus.
  • FIG. 5 is a diagram showing the in-wafer dependence of the channeling state by the single wafer ion implantation apparatus.
  • FIG. 6 is a diagram showing the in-wafer dependence of the channeling state by the batch type ion implantation apparatus.
  • FIG. 7 is a diagram showing the tilt angle dependence of the channeling state by the single wafer ion implantation apparatus.
  • FIG. 8A is a top view of a wafer on which transistors are formed.
  • FIG. 8B is a cross-sectional view taken along the line A-A ′ of FIG. 8A.
  • FIG. 8C is a top view showing the ion-implanted region of the wafer.
  • FIG. 9A is a plan view and a cross-sectional view of a wafer according to the first embodiment.
  • FIG. 9B is a cross-sectional view of the wafer on which the gate electrode is formed.
  • FIG. 9C is a cross-sectional view of the wafer when ion implantation is performed.
  • FIG. 9D is a top view of a wafer on which transistors are formed on the main surface.
  • FIG. 10A is a diagram illustrating a process of implanting impurities into the wafer according to the first embodiment.
  • FIG. 10B is a diagram illustrating a process of implanting impurities into the wafer according to the first embodiment.
  • FIG. 11A is a diagram showing Vt variation in extension implantation and source-drain implantation.
  • FIG. 11B is a diagram showing a derivation formula for Vt variation in FIG. 11A.
  • FIG. 12A is a diagram illustrating a process of implanting impurities into the wafer according to the second embodiment.
  • FIG. 12B is a top view of the wafer on which the transistors are formed.
  • FIG. 13 is a diagram showing variations in threshold voltage Vt in channel implantation.
  • FIG. 14 is a diagram illustrating the relationship between channel angle and off-angle and off-angle wafer in-plane direction (twist angle).
  • FIG. 15 is a diagram showing a change in interface state density with respect to the Off angle from the (100) plane
  • the “Off angle” refers to the angle (wafer cut angle) of the main surface of the semiconductor substrate with respect to the (001) plane of the semiconductor substrate.
  • “Twist angle” refers to the angle in the direction in which the Off angle is provided with respect to the notch direction of the semiconductor substrate.
  • tilt angle refers to an incident angle of an ion beam with respect to a direction perpendicular to the main surface of a semiconductor substrate.
  • the batch type ion implantation apparatus includes a disk 11 including a disk rotating unit 11a and a plurality of wafer setting units 11b.
  • the wafer setting unit 11b has the wafer 12 mounted on the wafer setting unit 11b.
  • the wafer setting portion 11b is formed around the disk rotating portion 11a so as to have a predetermined angle with respect to the main surface of the disk rotating portion 11a.
  • the position of the ion beam is fixed and does not move, and the wafer 12 itself is mechanically scanned by rotating the disk 11. Irradiate. Therefore, a plurality of wafers 12 are usually arranged around a large disk (hereinafter referred to as the disk rotating part 11a) having a diameter of about 100 cm.
  • the disk 11 rotates at a high speed (900 to 100 rpm)
  • a disk center called a cone angle at the periphery of the disk rotating part 11a on which the wafer 12 is loaded so that the wafer 12 does not jump out by centrifugal force.
  • It has a wafer mounting portion 11b that is angled in the direction (usually about 5 °).
  • the form of the disk rotating part 11a is not necessarily a disk, but includes a form such as a so-called daisy wheel having a plurality of small disks for loading the wafers 12 on the tips of spokes extending radially from the center of rotation.
  • the small disk on which the wafer 12 is loaded has a cone angle.
  • the disk 11 is scanned linearly in a direction perpendicular to the rotation direction while rotating at a high speed. Therefore, the trajectory of the ion beam on the wafer 12 has an arc shape as shown in FIG.
  • the wafer mounting portion 11 b has a cone angle, so that the ion beam does not enter the wafer 12 perpendicularly and is tilted by a cone angle (Tilt). Will be incident. If the cone angle is equal to the tilt angle that is the beam incident angle with respect to the wafer 12, the axis of rotation of the disk 11 and the axis of the ion beam coincide with each other, so that even if the ion beam scans on the wafer 12 in an arc shape, The angle (tilt angle) formed by the ion beam and the wafer 12 is constant at any part of the wafer 12.
  • the angle (Twist angle) in the plane direction of the wafer 12 on which the ion beam is incident is constant between the periphery and the center of the wafer 12, even if the tilt angle is constant.
  • ions are implanted from different directions with a constant tilt angle, so that channeling is affected by surface channeling even if there is a tilt angle.
  • the central portion and the peripheral portion of the wafer 12 are different from each other in the shadow of the ion beam, and the amount of the ion beam entering the lower portion of the structure is different.
  • the tilt angle also causes an error between the central portion and the peripheral portion of the wafer.
  • FIG. 2 (a) to FIG. 2 (c) explain this in more detail.
  • 2 (a) to 2 (c) are schematic views showing the configuration of a batch ion implantation apparatus. For the sake of clarity, a diagram in which one wafer is cut out is shown. Further, in order to make the tilt angle error clearer, it is considered that the ion beam is incident on the wafer 12 perpendicularly (tilt angle 0 °).
  • the rotation axis of the disk 11 and the ion beam axis have an error corresponding to the cone angle.
  • FIG. 2B when the wafer 12 is viewed from above, the distance between the ion beam and the wafer 12 is not constant, and the wafer 12 is on the ion beam axis (center portion of the wafer 12). Then, the ion beam is incident on the wafer 12 perpendicularly.
  • the axis of the ion beam and the surface of the wafer 12 have an angular error, so that the ion beam is perpendicular to the wafer 12 at the periphery of the wafer 12. Does not enter.
  • a tilt angle of ⁇ 1.1 ° is formed at the periphery of the wafer 12 even if the tilt angle is 0 ° at the center of the wafer 12.
  • ⁇ 1.1 ° is formed at the periphery of the wafer 12 even if the tilt angle is 0 ° at the center of the wafer 12.
  • ⁇ 1.1 ° is considerably large as ⁇ 6.3 °.
  • the ion implantation apparatus having the conventional structure has a large error in both the tilt angle and the twist angle in the peripheral portion of the wafer 12 regardless of whether the tilt angle is set or the tilt angle is 0 °. . Therefore, conventionally, when this error is taken into consideration, the tilt angle for preventing channeling has to be set to a large angle such as 7 °.
  • FIG. 3 is a schematic diagram showing a configuration of a single wafer ion implantation apparatus.
  • the ion implantation apparatus shown in FIG. 3 is an ion implantation apparatus that has been developed in recent years and has dramatically improved the controllability of the angle formed between the ion beam and the wafer.
  • the single-wafer ion implantation apparatus includes a platen 20, parallel electrodes 22 a and 22 b, a parallelism detector 23, a beam parallelism X detection unit 24, and a beam parallelism Y detection unit 25.
  • the ion beam is scanned in the X direction with respect to the wafer 21 placed on the platen 20.
  • the ion beam becomes a parallel scan beam by the parallel electrodes 22a and 22b.
  • the parallelism in the X direction or Y direction of the beam is detected by the beam parallelism X detection unit 24 and the beam parallelism Y detection unit 25, respectively.
  • the platen 20 on which the wafer 21 is installed is rotated up and down (Y correction) to correct the beam so that it can always enter the wafer 21 vertically.
  • the beam parallelism X detector 24 detects a deviation of the beam angle, it has a mechanism for rotating the platen 20 in the X direction (X correction) to control the angle formed by the beam and the wafer 21. Yes.
  • the beam is at least a spot beam that needs to be scanned in the X direction, but in recent years, a so-called ribbon beam having a length of about 400 mm in the X direction is also used.
  • the angle correction operation is the same.
  • a mechanism for improving the beam divergence itself by adding feedback to the beam shaping itself may be added.
  • a mechanism for detecting an angular deviation of the beam with respect to the ideal activation and correcting it by correcting the angle on the platen 20 side is used. If this mechanism is used, the angle formed between the beam and the wafer 21 can be stably controlled at least within ⁇ 0.15 °, and typically within ⁇ 0.1 °.
  • the off angle of the main surface with respect to the (100) plane needs to be at least 4 °.
  • the wafer main surface on which the semiconductor element is formed naturally deviates from the (100) plane on which the element is to be formed.
  • the interface state density on the wafer main surface tends to increase, and the mobility of electrons and holes decreases, and the device characteristics, in particular, the MOS transistor driving power and the white point defect of the image device are poor. This leads to an increase in interface states that affect the above.
  • this angle error is eventually behind the structure such as the resist and the gate electrode, and ion implantation asymmetry occurs.
  • the tilt angle of ion implantation is 7 °
  • the region shadowed by the 600 nm resist is 73.6 nm from the edge of the resist
  • the error of the tilt angle is ⁇ 1.6 °
  • the shadowing width is 16.8 nm and is reduced.
  • fine CMOS devices having gate lengths of 45 nm, 32 nm, and 28 nm, the shadowing width is almost equal to the gate length, and these asymmetries are not acceptable.
  • the angle error in ion implantation includes, for example, an angle error due to the Off angle in addition to these ion implantation angle errors. If the ion beam spread (beam divergence) is assumed to be ⁇ 2.4 °, the Off angle must be increased. If the Off angle is not increased, the channeling situation will change greatly within the wafer surface due to wafer cutting, mechanical angle errors of the ion implanter, mechanical angle errors of the ion implantation, and the spread of the ion beam. As a result, the characteristics of the fine CMOS transistor are changed.
  • the setting of the Off angle is usually controllable within ⁇ 0.1 °. If the off angle at the time of cutting the wafer is not a complicated angle such as 3.5 ° or more with respect to two directions orthogonal to the (100) plane, the control can be performed if the off angle can be set to a single angle. Easy.
  • the ion implantation apparatus With the progress of the ion implantation apparatus, it is possible to control the tilt angle of the ion beam within ⁇ 0.15 ° with the wafer set by, for example, a single wafer implantation apparatus.
  • FIG. 4 shows the tilt angle control and channeling state of the single-wafer ion implantation apparatus.
  • FIG. 4 shows the occurrence of channeling when the tilt angle is intentionally changed by 0.1 ° in a single-wafer ion implantation apparatus in which the tilt angle can be controlled at ⁇ 0.1 °.
  • the horizontal axis represents a change in tilt angle
  • the vertical axis represents a therma wave signal as an index of channeling.
  • the therma wave signal is a signal indicating crystal damage detected by the therma wave method. When channeling occurs, ions are implanted deeply from the surface of the substrate and damage to the crystal is reduced, so that the value of the thermowave signal becomes small. That is, the portion where the value of the therma wave signal is low indicates that the angle control is sufficient (for example, tilt angle 0 °) and that channeling has occurred completely.
  • FIG. 4 it can be seen that channeling occurs when the tilt angle is 0 ° or less because the value of the therma wave signal is small. From FIG. 4, in the apparatus used in the present invention, complete channeling can occur if the tilt angle setting value is + 0.05 ° to about ⁇ 0.2 °, that is, about ⁇ 0.15 °. In other words, the tilt angle control can be completely performed within ⁇ 0.15 °.
  • channeling is not completely lost when the tilt angle is ⁇ 0.2 ° or more. In the tilt angle range of ⁇ 0.2 °, almost complete channeling occurs. However, when the tilt angle is larger than that, channeling occurs, but the degree of channeling is small. Variations in ion implantation due to the occurrence occur.
  • the reason that the plus-side error angle and the minus-side error angle are not symmetric at a tilt angle of 0 ° is that the wafer plane orientation accuracy may still have an error of about ⁇ 0.1 °.
  • FIG. 5 shows the SIMS profile in the depth direction when ion implantation is performed with B ++ (divalent boron) 3 MeV when the tilt angle is controlled within ⁇ 0.15 °
  • FIG. 6 shows the wafer in-plane angle
  • 2 shows a SIMS profile in the depth direction when ion implantation is performed with B + (monovalent boron) 1.2 MeV in a batch-type conventional ion implantation apparatus having an error of about ⁇ 1 °.
  • the distribution of the impurity concentration is such that the ion concentration due to channeling occurs in both the central portion (solid line) and the peripheral portion (broken line) of the wafer.
  • the main peak that does not consider the range in the Si crystal (depth around 4.2 ⁇ m from the surface) and the channeling peak that considers the range of ions in the Si crystal due to channeling (depth around the surface 5 ⁇ m) The distribution has peaks (two peaks). In addition, since the channeling peak has a higher impurity concentration than the main peak, it is considered that complete channeling has occurred.
  • the impurity concentration is the main peak (in the vicinity of a depth of 2 ⁇ m from the surface) in both the central portion (solid line) and the peripheral portion (broken line) of the wafer.
  • the channeling peak due to channeling is shown smaller.
  • the channeling peak in the peripheral part of the wafer is shown smaller than in the central part of the wafer. In other words, complete channeling does not occur even in the central part of the wafer where the tilt angle is expected to be 0 ° in principle, and more channeling occurs in the peripheral part of the wafer where an angle error of about ⁇ 1 ° exists. It is thought that it is not.
  • the channeling peak becomes larger than the main peak (one that does not consider channeling in the range of ions in the Si crystal). In addition, there is no difference between the central portion and the peripheral portion of the wafer.
  • the tilt angle controllability is insufficient, and the angle error is further enlarged in the wafer surface, so that the difference in profile between the central portion and the peripheral portion of the wafer is large. Due to the mechanism of the batch ion implantation system, there should be no tilt angle error at the center of the wafer, but in reality the channeling peak is smaller than the main peak, and even the tilt angle at the center of the wafer is about ⁇ 1 °. It is considered that there is an error.
  • the angle error is further increased at the periphery of the wafer, and an error of about ⁇ 2 ° is expected.
  • the angle error of the ion implantation apparatus is estimated to be about 1.5 to 2.5 ° in the prior art, based on the technical level at that time.
  • the angle control technology of the ion implantation apparatus has greatly advanced, and the set value of the Off angle in the prior literature is no longer excessive, but rather only deteriorates the characteristics of the semiconductor device.
  • FIG. 7 is a diagram showing the tilt angle dependency of the channeling state by the single-wafer ion implantation apparatus, and shows a therma wave signal when the tilt angle is changed to 2 ° in the single-wafer ion implantation apparatus.
  • the error angle of ion implantation can be controlled from 1/10 to 1/15.
  • a wafer having an off angle from a main surface of a silicon wafer with an angle smaller than a conventionally considered angle and in one direction with respect to a notch position is prepared.
  • FIG. 8A is a top view of a wafer on which transistors are formed.
  • FIG. 8B is a cross-sectional view taken along the line A-A ′ of FIG. 8A.
  • FIG. 8C is a top view of a portion of the wafer of FIG. 8A.
  • Wafer 201 has STI isolation region 202, channel dope implantation regions 203 and 207, photoresist pattern 204, gate pattern 208, active region 209, and protective oxide film 212.
  • the channel dope implantation region 203 has a channel dope region 217 and a shadowing region 218.
  • a shadowing region 218 that is not irradiated with the ion beams 210, 211, 213, and 215 by structures such as the gate pattern 208 and the resist pattern 204. Will occur.
  • the size and shape of the shadowing region 218 are different between the central portion and the peripheral portion of the wafer 201, and the amount of the ion beams 210, 211, 213, and 215 entering the lower portion of the structure is different.
  • the depth of ion implantation is affected by surface channeling. As a result, variations occur in the depth of ion implantation, resulting in variations in transistor threshold voltages.
  • the ion beams 210 and 211 are inclined by about 23 ° with respect to the normal direction of the wafer 201 (side wall direction of the photoresist pattern 204) in order to suppress surface channeling. Yes. That is, the ion beams 210 and 211 have a tilt angle of about 23 °. Therefore, in the case of 4step implantation, the angle (Twist angle) with respect to the notch direction of the ion beam that can prevent surface channeling is 23 ° + (multiple of 90 °) (23 ° + (multiple of 45 ° in the case of 8step)). It becomes.
  • notches are formed in the ⁇ 0-11> direction, and the transistors are horizontally, vertically, and 45 degrees or 225 degrees in total in eight directions with respect to the notch direction ⁇ 0-11>. Since the ion beam is formed, the ion beam is irradiated at the Twist angle in the case of 8 steps described above.
  • a portion (shadowing region 218) where the ion beam is shaded behind the photoresist pattern 204 and is not implanted is not parallel to the resist sidewall. , Become diagonal.
  • the shadowing region 218 has a trapezoidal shape when viewed from above.
  • the 4-step implantation there is no region that is not completely implanted because the implantation is performed by changing the direction twice by 180 ° with respect to the same resist sidewall.
  • a region to be implanted 1/2, 3/4, or 1/4 is mixed. That is, the channel dope region 217 is ion-implanted by all ion implantations of 4 steps, but a dose of 1/4 to 3/4 is introduced into the wafer 201 near the side wall of the shadowing region 218 and the resist pattern 204.
  • the channel dope implantation region 203 has a small impurity concentration and a shallow impurity implantation depth in the vicinity of the wafer 201 near the side wall of the resist pattern 204.
  • the variation of the threshold voltage can be suppressed by reducing the tilt angle to the limit and increasing the number of steps (8 step or 16 step), the number of injections is remarkably increased, resulting in a decrease in productivity. Of course, it cannot be injected completely symmetrically. If the tilt angle can be reduced to 3 °, the resist shadow at the tilt angle of 7 ° was 74 nm at the maximum, but it can be reduced to 31 nm.
  • a semiconductor device having a MOS transistor that has no characteristic variation due to channeling and has no asymmetry due to shadowing due to one ion implantation (one step implantation). can be manufactured.
  • FIG. 9A is a plan view and a cross-sectional view of the wafer 302 according to the first embodiment.
  • FIG. 9A shows a structural schematic diagram of the MOS transistor formed on the wafer 302 having the off angle from the main surface of the wafer 302 and the direction thereof, and the off angle from the (100) plane in the present embodiment. .
  • the off angle is 2 ° or more and 2.8 ° or less from the (100) plane of the semiconductor substrate in the direction of the twist angle of 22.5 ° ⁇ 10 ° from the notch direction.
  • a wafer 302 shown below is prepared as a semiconductor substrate.
  • a notch 301 is formed on the periphery of the wafer 302 in the ⁇ 0-11> direction.
  • the notch 301 is a notch for representing the direction of the crystal axis of the wafer 302.
  • a direction connecting the center of the wafer 302 and the notch 301 is referred to as a notch direction.
  • the wafer 302 is a semiconductor substrate composed of boron-doped P + having a specific resistance of 10 to 16 m ⁇ cm, and a boron-doped P-type epitaxial thin film having a film thickness of 5 ⁇ m and an epitaxial resistance of 10 to 15 ⁇ cm is formed on the semiconductor substrate.
  • the notches are not limited to the ⁇ 0-11> direction, and may be formed in other directions.
  • the off angle of the main surface of the wafer 302 is 2.8 °, and the direction of the off angle is a direction rotated clockwise by 22.5 ° from the notch direction ⁇ 0-11>. That is, in the cross section obtained by cutting the wafer 302 in the direction perpendicular to the direction of the twist angle of 22.5 ° from the notch direction ⁇ 0-11>, the (100) plane is observed as the main surface of the wafer 302, and the twist angle of 22 from the notch direction. In the cross section obtained by cutting the wafer 302 in the direction of .5 °, it is observed that the main surface of the wafer 302 is inclined by an off angle of 2.8 ° from the (100) plane.
  • the direction of the off angle is insensitive to channeling characteristics, that is, the channeling phenomenon is less likely to occur during ion implantation, and the Twist angle is 12.5 ° to 32.5 °. That is, it may be within 22.5 ° ⁇ 10 °, preferably 22.5 ° ⁇ 5 °, and more preferably 22.5 °.
  • the angle could not be accurately adjusted over the entire wafer surface at the time of ion implantation. Since the angle can be accurately adjusted over all of them, the Off angle may have an error of ⁇ 0.1 °. Hereinafter, the Off angle is described as 2.8 ° ⁇ 0.1 ° including an error.
  • FIG. 9B is a cross-sectional view of the wafer 302 on which the gate electrode 307 is formed, and is a cross-sectional view when the wafer 302 is cut from the notch direction in a Twist angle of 22.5 °.
  • FIG. 9B shows a state in which the gate electrode 307 of the MOS transistor is formed on the wafer (substrate) 302 of this embodiment.
  • a gate electrode 307 made of a polycrystalline silicon electrode is formed on the gate oxide film 306, a gate electrode 307 made of a polycrystalline silicon electrode is formed.
  • the gate electrode 307 is a structure having a side wall perpendicular to the main surface of the wafer 302, and ion implantation into the wafer 302 is performed when the tilt angle of the ion beam 308 is 0 °. Since the ion beam 308 is vertically incident on the main surface of 302, the ion beam 308 is not shadowed by the gate electrode 307, and asymmetry does not occur in the ion implantation region.
  • FIG. 9D is a top view of the wafer 302 on which transistors are formed on the main surface.
  • FIG. 9D is a typical case with a transistor having a channel in the ⁇ 0-11> direction parallel to the notch direction ⁇ 0-11>, the vertical ⁇ 011> direction, and ⁇ 45 ° to the notch direction. This shows the arrangement of various transistors. In this arrangement, it goes without saying that the gate electrode 307 and the active region 309 of the transistor are formed in eight directions as in the channel direction of the transistor.
  • FIG. 9D shows eight transistors, the number of transistors is not limited to eight, and more transistors may be formed as long as the direction is as described above.
  • the semiconductor device has a ⁇ 011> direction parallel to the ⁇ 0-11> direction perpendicular to the notch direction ⁇ 0-11>, or ⁇ 001> of 45 ° with respect to the notch direction ⁇ 0-11>. It may be formed in the direction and ⁇ 010> direction.
  • FIG. 9C is a cross-sectional view of the wafer 302 when ion implantation is performed.
  • FIG. 9C shows a cross-sectional view taken along line B-B ′ when ion implantation for adjusting a threshold voltage such as channel doping is performed on the active region 309 shown in FIG. 9D.
  • the wafer 302 has an off angle of 2.8 ⁇ 0.1 ° in the direction of the twist angle of 22.5 ° from the notch direction, as shown in FIG. 9C, a cross section in the direction of the line BB ′ perpendicular to the notch direction.
  • the (100) plane has a predetermined angle ⁇ from the main surface of the wafer 302.
  • the active region 309 is irradiated with an ion beam 311 perpendicularly to the main surface of the wafer 302 with respect to the photoresist pattern 310 as a mask.
  • This embodiment shows a case where the gate channel direction is eight rotations of 45 ° with respect to the notch direction, but there may be other angles.
  • the channel direction of the transistor is set to be the main direction of the wafer 302 in the sense of providing the design compatibility with the conventional technology.
  • ⁇ 100> direction rotated by 45 ° or 225 ° for a notch formed in the ⁇ 1-11> direction
  • ⁇ 110> notch formed in the ⁇ 0-11> direction
  • the channel direction of the transistor has only the above eight directions, only the ⁇ 110> direction (perpendicular or parallel to the notch in the ⁇ 0-11> direction), or ⁇ 100> ( ⁇ 0-11) >> 45 ° or 225 ° with respect to the notch, and only in the direction perpendicular or parallel to the notch formed in the ⁇ 001> direction periphery of the wafer 302.
  • an STI isolation region 402 is formed on a silicon wafer 401 having an off angle of 2.8 ° from the (100) plane and 22.5 ° clockwise from the ⁇ 0-11> notch direction.
  • This is an embodiment in which extension implantation is performed in a structure having at least a gate insulating film 403, a polysilicon film gate electrode 404, and an off set sidewall 405.
  • an NMOS region which is an N-type channel transistor is shown. Therefore, first, ion implantation for forming a P-type well region and a channel region (not shown) for adjusting the threshold voltage of the NMOS is performed.
  • a gate insulating film 403 composed of a 2.0 nm SiON film is formed, and a gate electrode 404 composed of polycrystalline silicon having a thickness of 120 nm is formed. Ion implantation is performed on the gate electrode 404 by P ion implantation. Further, an off set sidewall 405 composed of a 6 nm SiO 2 film formed by an ALD (Atomic Layer Deposition) method is formed.
  • ion implantation (extension implantation) 406 for forming the extension region 411 using a single-wafer ion implantation apparatus As is 8E14 / cm 3 (8 ⁇ 10 14 / cm 3 ) at 1.5 keV, and the tilt angle.
  • the extension region 407 is formed in a state in which the extension region 407 is not formed in the target in the wafer 401 plane and in any direction in the transistor and immediately below the off set sidewall 405.
  • the extension region 411 is laterally diffused to the lower portion of the off set sidewall 405 by a heat treatment in a later process.
  • ion implantation source source
  • -Drain injection 409 is performed.
  • the source-drain implantation 409 is performed with As at 5 ke15 / cm 3 (5 ⁇ 10 15 / cm 3 ), a tilt angle of 0 ⁇ 0.15 °, and a twist angle of 0 ° at 8 keV.
  • the source-drain regions 410 are formed symmetrically with respect to the transistors in all directions in the wafer 401 plane.
  • ions are not implanted directly under the sidewall 408. Note that the source-drain region 410 is also diffused under the sidewall 408 by a later heat treatment step.
  • 11A and 11B show that when ions are implanted at a tilt angle of 7 ° with respect to the extension implantation 406 and the source-drain implantation 409, the tilt angle is rotated by 90 ° with respect to the notch ⁇ 0-11> direction at a tilt angle of 7 ° at 4 steps.
  • a wafer having a tilt angle of 0 ° and a wafer having a 2.8 ° off angle of 22.5 ° with respect to the notch ⁇ 0-11> direction in this embodiment is used.
  • Asymmetry of the drain current is obtained by measuring the current flowing between the source and the drain in the direction indicated by Ifwd and the direction indicated by Irev as shown in FIG. 11B and calculating the ratio thereof.
  • an angle error in the wafer surface or an asymmetry increases in an ion implantation apparatus in which the angle control is not sufficient, whereas the angle used in the present embodiment. Even if an ion implantation apparatus with high controllability is used, the asymmetry is eliminated, but sufficient symmetry is not obtained due to nonuniformity due to channeling.
  • the asymmetry is less than 1%, which is a significant improvement. It was seen. In principle, although there is no asymmetry, the asymmetry still exists because the shape of the gate electrode is not perfectly vertical and has a distribution in the wafer plane. It is.
  • channel implantation, extension implantation without asymmetry, and source-drain implantation can be performed by using a wafer having an off angle of 2.8 ° and controlling the ion beam to a tilt angle of 0 °. realizable.
  • FIG. 12A shows a gate electrode, channel separation, and channel dope mask layout in channel doping in the second embodiment.
  • FIG. 12B shows a cross-sectional view of the device structure in the second embodiment.
  • a wafer 501 is a silicon wafer having a main surface with an off angle of 2.8 ° with respect to the (100) plane, and includes an STI isolation region 502, channel dope implantation regions 503 and 507, photo A resist pattern 504, a gate pattern 508, an active region 509, and a protective oxide film 512 are provided.
  • the film thickness of the photoresist pattern 504 is 600 nm.
  • the channel doping of NMOS is described. However, only the ion species changes for PMOS, and the embodiment is the same. Further, although the NMOS is formed in the P well, the illustration of the P well is omitted in this embodiment.
  • the gate pattern (there is no pattern at this point) 508 is formed in parallel and at 45 ° to the notch orientation ⁇ 0-11> direction.
  • the active region 509 is formed in a direction parallel to and 45 ° to the notch orientation ⁇ 0-11> direction.
  • channel dope implant regions 503 and 507 are shown. In the channel direction, channel dope implantation regions 503 and 507 do not overlap with STI isolation region 502, but overlap with STI isolation region 502 in the direction perpendicular to the channel.
  • FIG. 12B is a cross-sectional view taken along the line A-A ′ in FIG. 12A.
  • the photoresist pattern 504 for channel doping is located inside the active region 509 from the STI isolation region 502.
  • the height of the photoresist pattern 504 is higher than that of the gate electrode. Therefore, when there is a tilt angle, particularly a large tilt angle of 3 to 7 °, a portion that becomes a shadow of the photoresist pattern 504 is large.
  • the resist film thickness is 600 nm and the tilt angle is 7 °
  • the shadowed portion of the photoresist pattern 504 reaches 73.7 nm.
  • the overlap between the channel dope implantation regions 503 and 507 and the source-drain of the STI isolation region 502 and the active region 509 is desired to be as small as possible, but an overlap of about 74 nm is necessary at a tilt angle of 7 °.
  • ion implantation may be performed in a direction perpendicular to the side wall direction of the pattern at 4 steps of 90 ° for each pattern.
  • a channel dope implantation region 503 can be accurately formed by introducing an ion beam 505 perpendicularly to the main surface with a tilt angle of 0 °.
  • B + was ion-implanted at 5E13 / cm 3 (5 ⁇ 10 13 / cm 3 ) at 20 keV by adjusting the tilt angle of the beam to 0 ° using a single-wafer current ion implantation apparatus.
  • FIG. 13 shows variations in threshold voltage of an NMOS transistor formed by controlling the tilt angle of an ion beam to 0 ° on a main surface having an Off angle of 2.8 ° from the (100) plane. It is a figure which shows the dispersion
  • the variation in threshold voltage was 7% when 4 steps were implanted into the substrate at a tilt angle of 7 °, and 4% was obtained when 8 steps were implanted. In addition, when the injection was performed at a tilt angle of 0 °, the variation was 8% due to channeling.
  • the variation in threshold voltage was reduced to 1%. Note that this embodiment is basically effective only when ion implantation is performed perpendicularly to the main surface (tilt angle 0 °), and the tilt angle is inclined to a large tilt angle of 20 to 45 °. Not applicable for injection.
  • the off angle from the (100) plane of the main surface of the silicon wafer is changed from 1 ° to 7 °, while the change in channeling characteristics with respect to the clockwise rotation direction from the notch of the off angle is shown.
  • the vertical axis represents a therma wave signal indicating a channeling index, and the lower the value, the more channeling occurs. When channeling occurs, the value of the therma wave signal is extremely reduced.
  • channeling is observed near 0 ° and 45 ° in the direction from the off angle notch (in this case, the direction from ⁇ 0-11> notch orientation). This is observed for any Off angle. From this result, it can be seen that the direction of the off angle at which channeling is lowest is around 22.5 °. However, the dependence of the channeling characteristic on the direction of the off angle is not sensitive, and it can be understood that it may be about 22.5 ⁇ 10 °.
  • off angle channeling is observed at an off angle of 1 °, but channeling is not observed at an off angle of 2 °. Since channeling characteristics with an Off angle of 2 ° to 7 ° are stable, it can be seen that the Off angle may be 2 ° or more.
  • FIG. 15 shows the interface state of the MOS capacitor of the SiO 2 film gate oxide film having a thickness of 8 nm when the Off angle from the (100) plane is changed to 0 °, 2.8 °, 4.5 °, and 7 °. It is a figure which shows the result of unit density measurement. As shown in FIG. 15, the interface state density when the off angle is 2.8 ° and the off angle is 0 ° is almost the same, but the interface state rapidly increases when the off angle increases to 4.5 ° or more. Density gets worse. Similarly, when the Off angle increases to 4.5 ° or more, the mobility of electrons and holes at the interface in the MOS transistor also decreases. Therefore, if the Off angle is increased, the drain current may be decreased.
  • the off angle is 2 ° or more and 2.8 ° or less, and at most about 3 °. It is considered reasonable.
  • the off angle is preferably as small as possible.
  • the Off angle with respect to the (100) main surface of the wafer is set to 2 ° or more and 2.8 ° or less (the error is within ⁇ 0.1 °), and Using wafers tilted in the direction of 22.5 ⁇ 10 ° clockwise from the notch of the wafer, ion implantation is performed on these wafers with an ion beam tilt angle of 0 ⁇ 0.15 °, thereby completely channeling the entire wafer surface. Ion implantation can be suppressed. As a result, it is possible to stabilize the threshold voltage or improve and stabilize the driving force of the transistor.
  • channeling can be suppressed when the tilt angle is about 2 °.
  • the interface state density of the semiconductor substrate can be reduced, and the mobility of electrons and holes can be improved.
  • the interface characteristics of the fine MOS device can be further stabilized and the transistor driving capability can be improved.
  • transistor characteristics without asymmetry that are generated when an ion beam is shaded by a structure such as a resist pattern or a gate electrode in one ion implantation can be suppressed. It can be realized.
  • the ion beam is always incident perpendicularly to the main surface of the wafer (semiconductor substrate). Regardless of the direction of the photoresist pattern in the region, the ion implantation can be performed while preventing channeling by one ion implantation and avoiding asymmetry.
  • a performance higher than the conventional one can be obtained by only one ion implantation, which is extremely advantageous in terms of productivity in addition to the improvement of characteristics.
  • the ion implantation cannot always be performed from the direction perpendicular to the side wall of the structure, or when performing ion implantation at 4 step or 8 step, Since the dose amount is reduced, there are problems in terms of performance and productivity such as lowering the beam current from the viewpoint of ensuring uniformity, and in the present invention, these problems can be solved in the present invention.
  • the notch direction is ⁇ 0-11>, but other directions may be used.
  • the single crystal silicon wafer or the epitaxial wafer having the epitaxial layer on the single crystal silicon wafer has been described. It only needs to have an off angle of 8 °, and the effect does not change even if it is an SOI (Silicon on Insulator) wafer.
  • SOI Silicon on Insulator
  • an insulator substrate (insulator) as a support substrate does not have an off angle, and a combination in which only the S layer (silicon layer) has an off angle is also possible.
  • the present invention can be applied.
  • ion implantation can be performed on the entire surface of the wafer without angular error, it is possible to handle not only 300 mm wafers but also future wafers of 450 mm or larger.
  • the present invention is a semiconductor device manufacturing method, and in particular, ion implantation channeling and asymmetry are prevented to suppress variations in threshold values or drive currents of MOS transistors, thereby improving device performance and reliability. It is something to be made.

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Abstract

　チャネリングによる特性ばらつきが低減され、かつシャドウイングによる非対称性が低減されたＭＯＳトランジスタを有する半導体装置の製造方法を提供する。ノッチ（３０１）を有するウェーハ（３０２）上に、ウェーハ（３０２）の中心とノッチ（３０１）とを結ぶノッチ方向に対して平行方向および垂直方向に複数のトランジスタを有する半導体装置の製造方法であって、ノッチ方向に対するＴｗｉｓｔ角が１２．５°以上３２．５°以下の方向に、（１００）面からのＯｆｆ角が２°以上２．８°以下の主面を有するウェーハ（３０２）を準備する工程と、ウェーハ（３０２）の主面に対して垂直方向に不純物を注入する工程とを含む。

Description

半導体装置の製造方法
　本発明は、半導体装置の製造方法、特に、ＭＯＳトランジスタを形成するためのイオン注入よる不純物導入方法に関するものである。
　近年、半導体集積回路、とりわけＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、ＣＣＤ（Ｃｈａｒｇｅ　Ｃｏｕｐｌｅｄ　Ｄｅｖｉｃｅ）、ＣＩＳ（ＣＭＯＳ　Ｉｍａｇｅ　Ｓｅｎｓｏｒ）では、微細領域にイオン注入により不純物を導入する際に、イオンのチャネリングにより予定した深さより深い位置に不純物が導入されるのを防止する技術が用いられている。
　チャネリング現象（以下、「チャネリング」という。）とは、結晶性の物質の結晶軸や結晶面とほぼ平行にイオンを入射すると、結晶格子を構成する原子の幾何学的配置から、注入されたイオンが結晶を構成している原子に衝突せず、格子間を抜けていく現象である。また、チャネリングは＜１００＞方向など低次の結晶軸に沿った軸チャネリングと、（１００）面や（１１１）面など低次の結晶面による位面チャネリングとに便宜上分けることができる。チャネリングが生じるイオン注入の場合、イオンを結晶軸や結晶面と非平行に入射した場合に比べてイオン注入の深さのばらつきは大きくなる。
　チャネリングを防止する技術としては、通常、チャネリングを防止するため、Ｔｉｌｔ角と呼ばれるウェーハ（半導体基板）主面の法線（垂直方向）に対するイオンビームの角度を３～１０°程度、一般的には７°に設定することが知られている。
　一方で、Ｔｉｌｔ角が０°でない場合にはチャネリングは防止できるものの、レジストやゲート電極などの構造体が形成された後に行われるイオン注入工程では、これら構造物の陰となってイオン注入がされないシャドウイングという現象がおこる。
　非特許文献１には、大電流イオン注入装置のＴｉｌｔ角およびＴｗｉｓｔ角誤差のために、ゲート電極の陰になってエクステンションおよびソース－ドレイン注入におけるイオン注入がウェーハに対して対称に行われず、ドレイン電流の非対称性が拡大すること、およびこれらの対策として４ｓｔｅｐ注入が有効であることが開示されている。たとえば、レジスト厚が６００ｎｍの場合、レジスト近傍の７３．６ｎｍはレジストの陰となり注入されない。これを防止するためには、イオン注入をこれら構造物に対し４方向から行うことで、非対称性を緩和することができる。
　一方で、近年の半導体デバイスでは、ノッチ方向に対して平行、垂直だけでなく斜め４５°方向にチャネルをもつトランジスタも存在するため、その場合、イオン注入は８方向から行う必要がある。すなわち、イオン注入のチャネリングを抑制しながら、なおかつ、レジストやゲートなどの構造物のシャドウイングを最小限にできるイオン注入技術の開発が必要不可欠である。
　従来の手法であるＴｉｌｔ角を７°に設定したイオンビームを用い、イオンビームがレジストやゲートの構造物の陰にならないように４ステップあるいは８ステップでウェーハを回転しながら注入を行う場合、種々の問題が発生する。構造物のシャドウイングによるイオン注入の非対称性は先述したが、イオン注入を多ステップ、たとえば４ステップにしても、構造物の陰にならない領域では４回のイオン注入がなされるのに対し、構造物の陰になる領域ではすくなくとも１回分のイオン注入はなされない。結局、構造物の陰になる領域では３回分の注入量、構造物の陰にならないパターン中央部は４回分の注入量になってしまう。すなわち、イオン注入の非対称性は低減されても完全に解決されるわけではない。
　また、多ステップでのイオン注入においては、注入のたびにウェーハのＴｗｉｓｔ角を変更せねばならず、（４ステップの場合は９０°ずつ回転、８ステップの場合は４５°ずつ回転）、これらの作業に加え注入ステップが分割されるため、均一性確保のためビーム電流を低減させるなどして、結局、生産性は大幅に低下することになる。このため、これらの多ステップのイオン注入工程を行わずに、かつ、チャネリングを抑制するために、半導体装置の製造に用いるシリコン基板の主面に所望の角度のＯｆｆ角（ウェーハ切り出し角）を与える方法が提案されている（例えば、特許文献１、非特許文献１参照）。
　特許文献１には、シリコン主面を（１００）面から（１００）面に直交する面に対して３．５～１０°のＯｆｆ角をもつシリコン基板を用い、この主面に対し垂直にイオン注入を行えば、チャネリングが抑制できることが開示されている。非特許文献１では、イオン注入装置によるウェーハ面内のＴｉｌｔ角の制御精度は±１．６°と仮定しており、さらに、イオン注入装置へのウェーハのセッティングによる角度誤差を±１°と仮定している。また、ウェーハ自身のＯｆｆ角の制御性は±０．５°と仮定している。
　これらの仮定より、Ｏｆｆ角は４°以上が必要であり、さらにウェーハ面内では前記イオン注入装置の角度誤差である１．６°＋１°に加えイオンビーム広がりも考慮している。そのため、面に対するＯｆｆ角は、４°～１０°と比較的大きい角度がついてしまう。
　非特許文献１では、Ｔｉｌｔ角によるチャネリングだけでなく面チャネリングにも配慮がされており、Ｏｆｆ角の方向は、すくなくとも（１００）面に直交する２つの面の方向から決定される。Ｏｆｆ角を大きく傾けたとしても、主面に対しては垂直にイオン注入されるので、レジストやゲート電極などの構造物による陰になることはないと思われる。しかし、非特許文献１では、イオン注入装置のビーム角度が、ウェーハ面内では±１．６°、ウェーハのセッティングによる角度誤差は±１°であることが開示されている。したがって、非特許文献１の技術では、イオン注入装置の角度誤差に起因して非対称性を解消するために、多ステップ注入が必要になる可能性がある。
特開平７－１７２９９０号公報
Extended　Abstracts　of　3rd International　Workshop　on　junction　Technology、　"The　Drain　Current　Asymmetry　of　130nm　MOSFETs　due　to　Extension　Implant　Shadowing　Originated　by　Mechanical　Angle　Error　in　High　Current　Implanter"、　K．Yoneda　et　al．、　2002
　特許文献１に開示されている技術では、ウェーハの切り出し角度誤差を±０．５°、さらに、イオン注入装置へのウェーハのセッティングの誤差を±１°、イオン注入のウェーハ面内のＴｉｌｔ角誤差を±１．６°見込んでいるため、（１００）面に対する主面のＯｆｆ角は最低でも４°以上と成る。しかし、Ｏｆｆ角を大きくとる場合、当然、半導体素子が形成される主面は、素子が形成されるべき（１００）面からずれることになり、そのためウェーハ主面の界面準位密度は増加する傾向があり、かつ、電子や正孔の移動度は低下することになる。したがって、デバイス特性、とりわけ、ＭＯＳトランジスタの駆動力やイメージデバイスの白点不良などに影響を及ぼす界面準位の増加をまねくことになる。
　上記課題に鑑み、本発明は、チャネリングによる特性ばらつきが低減され、かつシャドウイングによる非対称性が低減されたＭＯＳトランジスタを有する半導体装置の製造方法を提供することを目的とする。
　前記の目的を達成するため、本発明に係る半導体装置の製造方法は、ノッチを有する半導体基板上に、前記半導体基板の中心と前記ノッチとを結ぶノッチ方向に対して平行方向および垂直方向に複数のトランジスタを有する半導体装置の製造方法であって、前記ノッチ方向に対するＴｗｉｓｔ角が１２．５°以上３２．５°以下の方向に、（１００）面からのＯｆｆ角が２°以上２．８°以下の主面を有する前記半導体基板を準備する工程と、前記半導体基板の主面に対して垂直方向に不純物を注入する工程とを含む。
　この構成によれば、チャネリングによるイオンの注入深さのばらつきによる閾値電圧のばらつきが低減され、かつ、シャドウイングによる非対称性が低減されたＭＯＳトランジスタを有する半導体装置の製造方法を提供することができる。
　また、複数のトランジスタが形成されている方向に合わせて、半導体基板を回転させながら不純物の注入を行わなくても、１回の不純物の注入で半導体基板にばらつきなく不純物を注入することができる。
　また、前記Ｔｗｉｓｔ角は、２２．５°であることが好ましい。
　この構成によれば、半導体基板において、よりチャネリングが生じにくい方向に複数のトランジスタを形成することができる。
　また、前記ノッチは、前記半導体基板の周縁の＜０－１１＞方向に形成されており、前記複数のトランジスタは、前記半導体基板の＜０－１１＞方向および＜０１１＞方向、または、＜００１＞方向および＜０１０＞方向に形成されていることが好ましい。
　また、前記ノッチは、前記半導体基板の周縁の＜０－１１＞方向に形成されており、前記複数のトランジスタは、前記半導体基板の＜０－１１＞方向、＜０１１＞方向、＜００１＞方向および＜０１０＞方向に形成されていることが好ましい。
　この構成によれば、半導体基板において、よりチャネリングが生じにくい方向に複数のトランジスタを形成することができる。
　また、前記Ｏｆｆ角の誤差角度は、±０．１°以内であることが好ましい。
　また、前記垂直方向とは、前記半導体基板の主面に対して０°±０．１５°の方向であることが好ましい。
　この構成によれば、半導体基板の面精度が上記した誤差を有している場合でも、チャネリングによる特性ばらつきのないトランジスタを形成することができる。
　また、前記不純物を注入する工程は、前記複数のトランジスタのチャネル領域を形成する工程であることが好ましい。
　この構成によれば、チャネリングによる特性ばらつきのないトランジスタのチャネル領域を形成することができる。
　また、前記不純物を注入する工程は、前記複数のトランジスタのソース－ドレイン領域を形成する工程であることが好ましい。
　この構成によれば、チャネリングによる特性ばらつきのないトランジスタのソース－ドレイン領域を形成することができる。
　また、前記不純物を注入する工程は、前記トランジスタのエクステンション領域を形成する工程であることが好ましい。
　この構成によれば、チャネリングによる特性ばらつきのないトランジスタのエクステンション領域を形成することができる。
　本発明に係る半導体装置の製造方法によると、チャネリングによる特性ばらつきが低減され、かつシャドウイングによる非対称性が低減されたＭＯＳトランジスタを有する半導体装置を提供することができる。
図１は、バッチ式イオン注入装置の構成を示す概略図である。 図２は、バッチ式イオン注入装置の構成を示す概略図である。 図３は、枚葉式イオン注入装置の構成を示す概略図である。 図４は、枚葉式イオン注入装置によるチャネリング状態のＴｉｌｔ角依存性を示す図である。 図５は、枚葉式イオン注入装置によるチャネリング状態のウェーハ面内依存性を示す図である。 図６は、バッチ式イオン注入装置によるチャネリング状態のウェーハ面内依存性を示す図である。 図７は、枚葉式イオン注入装置によるチャネリング状態のＴｉｌｔ角依存性を示す図である。 図８Ａは、トランジスタが形成されたウェーハの上面図である。 図８Ｂは、図８ＡのＡ－Ａ’における断面図である。 図８Ｃは、ウェーハのイオン注入された領域を示す上面図である。 図９Ａは、第１の実施形態に係るウェーハの平面図および断面図である。 図９Ｂは、ゲート電極が形成されたウェーハの断面図である。 図９Ｃは、イオン注入するときのウェーハの断面図である。 図９Ｄは、トランジスタを主面に形成したウェーハの上面図である。 図１０Ａは、第１の実施形態に係るウェーハに不純物を注入する工程を示す図である。 図１０Ｂは、第１の実施形態に係るウェーハに不純物を注入する工程を示す図である。 図１１Ａは、エクステンション注入およびソース－ドレイン注入におけるＶｔばらつきを示す図である。 図１１Ｂは、図１１ＡにおけるＶｔばらつきの導出式を示す図である。 図１２Ａは、第２の実施形態に係るウェーハに不純物を注入する工程を示す図である。 図１２Ｂは、トランジスタが形成されたウェーハの上面図である。 図１３は、チャネル注入における閾値電圧Ｖｔばらつきを示す図である。 図１４は、Ｏｆｆ角およびＯｆｆ角のウェーハ面内方向（Ｔｗｉｓｔ角）とチャネリングの関係を示す図である。 図１５は、（１００）面からのＯｆｆ角に対する界面準位密度の変化を示す図である。
　はじめに、従来から使用されていたバッチ式イオン注入装置および本発明の実施形態において使用する枚葉式イオン注入装置について説明する。なお、「Ｏｆｆ角」とは、半導体基板の（００１）面に対する半導体基板の主面の角度（ウェーハ切り出し角）をいう。「Ｔｗｉｓｔ角」とは、半導体基板のノッチ方向に対するＯｆｆ角の設けられる方向の角度をいう。「Ｔｉｌｔ角」とは、半導体基板の主面に垂直な方向に対するイオンビームの入射角をいう。
　図１（ａ）～図１（ｄ）は、従来構造のバッチ式イオン注入装置の概略図である。図１（ａ）に示すように、バッチ式イオン注入装置は、ディスク回転部１１ａおよび複数のウェーハ設置部１１ｂとで構成されるディスク１１を備えている。図１（ｂ）に示すように、ウェーハ設置部１１ｂはウェーハ設置部１１ｂにはウェーハ１２が載置される。図１（ｃ）に示すように、ウェーハ設置部１１ｂは、ディスク回転部１１ａの周囲に、ディスク回転部１１ａの主面に対して所定の角度を有するように形成されている。
　図１に示すバッチ式イオン注入装置では、イオンビームは位置が固定され動かず、ディスク１１を回転させることでウェーハ１２自身を機械的にスキャンすることで、イオンビームを複数のウェーハ１２全てに満遍なく照射させる。そのため、ウェーハ１２は通常、直径１００ｃｍ近傍の大きな円盤（以下、ディスク回転部１１ａと呼ぶ。）の周辺に複数枚配置される。
　ディスク１１は、高速（９００～１００ｒｐｍ）で回転するため、遠心力でウェーハ１２が飛び出さないようにウェーハ１２が積載されているディスク回転部１１ａの周辺部には、コーン角とよばれるディスク中心方向に角度がつけてあるウェーハ設置部１１ｂを有する（通常５°程度）。
　なお、ディスク回転部１１ａの形態は必ずしも円盤でなくとも、回転中心から放射状に伸びたスポークの先端にウェーハ１２を積載するための小さい円盤を複数有するいわゆるディジーホイールのような形態を含む。この場合も、ウェーハ１２が積載される小円盤には、コーン角がつけてある。このディスク１１は、高速で回転しながら、一方で回転方向とは垂直の方向に直線的にスキャンされる。そのため、ウェーハ１２上のイオンビームの軌跡は図１（ｄ）に示すように円弧状となる。
　ここで、イオンビームがディスク１１に対して垂直に入射しても、ウェーハ設置部１１ｂがコーン角を有するため、イオンビームはウェーハ１２には垂直に入射せず、コーン角分傾斜（Ｔｉｌｔ）して入射することになる。もし、このコーン角とウェーハ１２に対するビーム入射角であるＴｉｌｔ角が等しければ、ディスク１１の回転軸とイオンビームの軸は一致するので、イオンビームがウェーハ１２上を円弧状にスキャンしても、イオンビームとウェーハ１２の成す角度（Ｔｉｌｔ角）は、ウェーハ１２のどの部分でも一定になる。
　ただし、ウェーハ１２の周辺部ではイオンビームが円弧を描くため、Ｔｉｌｔ角は一定であってもイオンビームが入射するウェーハ１２の平面方向の角度（Ｔｗｉｓｔ角）は、ウェーハ１２の周辺部と中心では異なる。すなわち、ウェーハ１２の周辺部では、一定のＴｉｌｔ角をもって異なる方向からイオンが注入されることになるので、チャネリングはＴｉｌｔ角があっても面チャネリングの影響を受ける。また、ゲートやレジストなどの構造物がある場合、ウェーハ１２の中央部と周辺部とでは、イオンビームの陰になる部分が異なり、また、構造体の下部に入り込むイオンビームの量は異なる。
　なお、もしコーン角とＴｉｌｔ角が等しくない場合（通常は、Ｔｉｌｔ角は７°が用いられることが多いし、コーン角は、５°以下のことが多い）は、このＴｗｉｓｔ角誤差に加え、Ｔｉｌｔ角もウェーハの中央部と周辺部とでは誤差を生じる。
　図２（ａ）～図２（ｃ）は、これをさらに詳細に説明したものである。図２（ａ）～図２（ｃ）は、バッチ式イオン注入装置の構成を示す概略図である。わかりやすくするため、ウェーハ１枚を切り出した図を示している。また、Ｔｉｌｔ角の誤差をより明確にするため、イオンビームはウェーハ１２に対し垂直に入射する場合（Ｔｉｌｔ角０°）を考えている。
　ウェーハとイオンビームの角度を０°にするためには、ディスク全体をコーン角分傾斜させる必要がある。そのため、図２（ａ）に示すように、ディスク１１の回転軸とイオンビーム軸は、コーン角分の誤差をもつ。また、図２（ｂ）に示すように、ウェーハ１２を上面から見た場合、イオンビームとウェーハ１２の距離は一定でなく、イオンビーム軸線上にウェーハ１２がある場合（ウェーハ１２の中央部）では、イオンビームはウェーハ１２に垂直に入射する。一方、ウェーハ１２は、イオンビームの左右に回転により離れていった場合、イオンビームの軸線とウェーハ１２の表面は角度誤差をもつため、ウェーハ１２の周辺部では、イオンビームはウェーハ１２に垂直には入射しない。
　例えば、コーン角を５°とし、２００ｍｍ径のウェーハ１２の場合、ウェーハ１２の中央部ではＴｉｌｔ角０°であっても、ウェーハ１２の周辺部では±１．１°のＴｉｌｔ角がつくことになる。また、Ｔｉｌｔ角に誤差が生ずると、Ｔｉｌｔ角が０°のときには問題にならなかったＴｗｉｓｔ角（垂直に入射すれば円弧状にスキャンしても影響ない）が問題にある。前述のＴｉｌｔ角誤差±１．１°に対するＴｗｉｓｔ角誤差は±６．３°とかなり大きい。
　すなわち、従来の構造のイオン注入装置は、その原理上、Ｔｉｌｔ角をつけた場合でもＴｉｌｔ角を０°にした場合でも、ウェーハ１２の周辺部でＴｉｌｔ角もＴｗｉｓｔ角も大きな誤差が生じている。それゆえ、従来は、この誤差を考慮すると、チャネリング防止もためのＴｉｌｔ角も７°のように大きい角度をつけざるを得なかったわけである。
　一方、図３は、枚葉式イオン注入装置の構成を示す概略図である。図３に示すイオン注入装置は、近年開発されたイオンビームとウェーハのなす角度の制御性を飛躍的に向上させたイオン注入装置である。
　枚葉式イオン注入装置は、図３に示すように、プラテン２０と、平行化電極２２ａおよび２２ｂと、平行度検出器２３と、ビーム平行度Ｘ検出部２４と、ビーム平行度Ｙ検出部２５とを備え、プラテン２０に設置されたウェーハ２１に対し、イオンビームはＸ方向にスキャンされる構造である。
　イオンビームは、平行化電極２２ａおよび２２ｂにより、平行スキャンビームとなる。このイオンビームを平行度検出器２３を通すことにより、ビームのＸ方向あるいはＹ方向の平行度を、それぞれビーム平行度Ｘ検出部２４およびビーム平行度Ｙ検出部２５により検出する。
　ここで、Ｙ方向にビームの偏差が検出されれば、ウェーハ２１が設置されたプラテン２０を上下に回転させることにより（Ｙ補正）、ビームがウェーハ２１に常に垂直に入射できるように補正する。一方、ビーム平行度Ｘ検出部２４で、もしビーム角度の偏差が検出された場合、プラテン２０をＸ方向に回転させて（Ｘ補正）ビームとウェーハ２１のなす角度を制御する機構を有している。
　ここでは、ビームはすくなくともＸ方向にスキャンが必要なスポットビームを想定しているが、近年ではＸ方向に４００ｍｍ程度の長さを有するいわゆるリボンビームも用いられている。その場合も角度補正の動作は同様である。ただし、リボンビームの場合ビームダイバージェンスによるＸ方向のビーム広がりがあることが予想され、その場合はＸ補正だけの単一補正では不十分な場合がある。その場合にはビーム整形そのものにフィードバックを行いビームダイバージェンス自体を改善する機構を付加すればよい。
　近年のイオン注入装置（例えば、上記した枚葉式イオン注入装置）では、ビームの理想起動に対する角度偏差を検出し、それをプラテン２０側の角度を補正することで補償する機構が用いられている。この機構を用いれば、ビームとウェーハ２１のなす角度を、すくなくとも±０．１５°、標準的には±０．１°以内に安定して制御することも可能である。
　上記したように、バッチ式イオン注入装置では、（１００）面に対する主面のＯｆｆ角は、最低でも４°以上が必要である。しかし、Ｏｆｆ角を大きくとる場合、当然、半導体素子が形成されるウェーハ主面は、素子が形成されるべき（１００）面からずれることになる。そのため、ウェーハ主面の界面準位密度は増加する傾向があり、かつ、電子や正孔の移動度は低下することになり、デバイス特性、とりわけ、ＭＯＳトランジスタの駆動力やイメージデバイスの白点不良などに影響を及ぼす界面準位の増加をまねくことになる。
　また、イオン注入装置にウェーハ面内に対しＴｉｌｔ角のばらつきが生ずると、結局、この角度誤差分はレジストやゲート電極など構造物の陰になり、イオン注入の注入非対称性が発生する。例えば、イオン注入のＴｉｌｔ角が７°の場合、６００ｎｍのレジストでシャドウイングされる領域は、レジストの端から７３．６ｎｍであったのに対し、Ｔｉｌｔ角が±１．６°の誤差では、シャドウイング幅は１６．８ｎｍであり、低減はされている。しかし、４５ｎｍや３２ｎｍ、２８ｎｍのゲート長を有するいわゆる微細ＣＭＯＳデバイスにおいては、シャドウイング幅はゲート長とほぼ等しく、これらの非対称性は許容できるものではない。
　また、イオン注入における角度誤差は、先行文献中でも述べられている通り、たとえばこれらのイオン注入角度誤差に加え、Ｏｆｆ角による角度誤差も含まれる。イオンビームの広がり（ビームダイバージェンス）を±２．４°などと仮定した場合、Ｏｆｆ角を大きくしなければならない。Ｏｆｆ角を大きくとらなければ、ウェーハの切り出し、イオン注入装置の機械的角度誤差、イオン注入の機構的角度誤差、イオンビームの広がりなどにより、チャネリング状況がウェーハ面内で大きく変化するとともに、イオン注入の非対称性も加わり微細ＣＭＯＳトランジスタの特性変動をまねく結果となる。
　しかしながら、近年のウェーハ加工技術およびイオン注入技術の進歩は目覚しく、これらの加工やイオン注入技術は大幅に進歩している。ウェーハの加工に関しては、Ｏｆｆ角の設定は通常±０．１°以内に制御可能である。ウェーハを切り出す際のＯｆｆ角が、たとえば（１００）面に直交する２つの方向に対して３．５°以上というような複雑な角度でなく、Ｏｆｆ角を単一の角度に設定できれば、制御は容易である。
　一方、イオン注入装置の進歩により、例えば、枚葉注入装置により、ウェーハをセットした状態でイオンビームのＴｉｌｔ角を±０．１５°以内に制御することは可能である。
　さらに、図４には、枚葉式イオン注入装置のＴｉｌｔ角制御とチャネリング状態を示す。図４は、Ｔｉｌｔ角を±０．１°で制御可能な枚葉式イオン注入装置において、意図的にＴｉｌｔ角を０．１°ずつ変化させた場合のチャネリングの発生を示したものである。横軸はＴｉｌｔ角の変化、縦軸はチャネリングの指標としてサーマウェーブ信号をとったものである。サーマウェーブ信号は、サーマウェーブ法によって検出した結晶の損傷を示す信号である。チャネリングが起こるとイオンが基板表面から深く注入され結晶の損傷が低減されるため、サーマウェーブ信号の値は小さくなる。すなわち、サーマウェーブ信号の値が低い部分は、角度制御が十分できており（例えば、Ｔｉｌｔ角０°）チャネリングが完全に起こったことを示す。
　図４においては、Ｔｉｌｔ角０°以下では、サーマウェーブ信号の値が小さいことから、チャネリングが発生していることが分かる。図４からは、本発明で用いた装置では、Ｔｉｌｔ角設定値＋０．０５°から－０．２°程度、すなわち±０．１５°程度の範囲であれば完全なチャネリングを起こすことができる、言い換えれば、±０．１５°以内ではＴｉｌｔ角制御が完全にできることを示している。
　なお、Ｔｉｌｔ角±０．２°以上では、チャネリングが完全になくなったわけではない。Ｔｉｌｔ角±０．２°の範囲では、ほぼ完全なチャネリングが起こるが、それより大きいＴｉｌｔ角では、チャネリングは発生するものの、その程度は小さく、角度のばらつきによりウェーハ面内あるいはウェーハごとにチャネリングの発生によるイオン注入のばらつきが発生する。
　また、Ｔｉｌｔ角０°においてプラス側の誤差角とマイナス側の誤差角が対称にならないのは、ウェーハの面方位精度が依然として±０．１°程度の誤差を有する可能性があるためである。
　図５は、Ｔｉｌｔ角度を±０．１５°以内に制御した場合の、Ｂ＋＋（２価のボロン）３ＭｅＶでイオン注入を行ったときの深さ方向のＳＩＭＳプロファイル、図６は、ウェーハ面内角度誤差が±１°程度存在するバッチ式の従来のイオン注入装置におけるＢ＋（１価のボロン）１．２ＭｅＶでイオン注入を行ったときの深さ方向のＳＩＭＳプロファイルを示したものである。
　完全にＴｉｌｔ角度を制御できる枚葉式イオン注入装置では、図５に示すように、不純物濃度の分布は、ウェーハの中央部（実線）および周辺部（破線）のいずれにおいても、チャネリングによるイオンのＳｉ結晶中の飛程を考慮しない主ピーク（表面からの深さ４．２μｍ付近）とチャネリングによるイオンのＳｉ結晶中の飛程を考慮したチャネリングピーク（表面からの深さ５μｍ付近）との双峰（２山）のピークを有する分布となる。また、主ピークに対しチャネリングピークのほうが不純物濃度が大きく示されていることから、完全なチャネリングが発生していると考えられる。
　これに対し、バッチ式イオン注入装置では、図６に示すように、不純物濃度は、ウェーハの中央部（実線）および周辺部（破線）のいずれにおいても、主ピーク（表面からの深さ２μｍ付近）に比べてチャネリングによるチャネリングピーク（表面からの深さ２．７μｍ付近）は小さく示されている。また、ウェーハの中央部に比べてウェーハの周辺部でのチャネリングピークは小さく示されている。つまり、Ｔｉｌｔ角が原理的に０°になると予想されるウェーハの中央部でも完全なチャネリングは発生しておらず、±１°程度の角度誤差の存在するウェーハの周辺部では、よりチャネリングが発生していないと考えられる。
　すなわち、本来イオン注入のビーム角度が制御されていれば、Ｔｉｌｔ角０°では、チャネリングピークが主ピーク（イオンのＳｉ結晶中の飛程でチャネリングを考慮しないもの）より大きくなる。なおかつ、ウェーハの中央部と周辺部とでの差は生じない。
　これに対し、バッチ式イオン注入装置では、Ｔｉｌｔ角度制御性が不十分な上、ウェーハ面内で角度誤差がさらに拡大するため、ウェーハの中央部と周辺部とのプロファイルの差が大きい。バッチ式イオン注入装置の機構上、ウェーハの中央部ではＴｉｌｔ角の誤差は存在しないはずだが、実際にはチャネリングピークは主ピークよりも小さくウェーハの中央部でのＴｉｌｔ角でさえ、±１°程度の誤差があると考えられる。
　一方、ウェーハの周辺部では、さらに角度誤差は大きくなり、±２°程度の誤差が見込まれる。すなわち、先行文献においてイオン注入装置の角度誤差を１．５～２．５°程度と見積もったのは、当時の技術水準からすればやむを得ないものかもしれない。しかし、現在では、イオン注入装置の角度制御技術は大きく進歩しており、もはや先行文献におけるＯｆｆ角の設定値は過剰であり、むしろ半導体デバイスの特性を劣化させるだけに過ぎない。
　図７は、枚葉式イオン注入装置によるチャネリング状態のＴｉｌｔ角依存性を示す図であり、枚葉式イオン注入装置においてＴｉｌｔ角を２°まで変化させた場合のサーマウェーブ信号を示している。
　図７に示すように、Ｔｉｌｔ角が０．６°以上の場合には、Ｔｉｌｔ角が０．６°未満のときに比べてサーマウェーブ信号の値が大きくほぼ一定の値を示す。このことから、Ｔｉｌｔ角が０．６°以上の場合には、チャネリングの発生が急激に低下することがわかる。これは、逆にＴｉｌｔ角制御がきわめて正確な場合には、２°程度のＴｉｌｔ角、いいかえれば、２°程度のＯｆｆ角を与えることができればチャネリングの発生を抑制できることを示唆している。
　すなわち、これまでチャネリングの発生を抑制するには、３～７°のＴｉｌｔ角が必要とされると思われてきたが、Ｔｉｌｔ角の制御およびＯｆｆ角（ウェーハ切り出し角）の制御がそれぞれ±０．１５°、±０．１°の精度でできれば、実際にはもっと小さなＴｉｌｔ角あるいはＯｆｆ角でチャネリングを防止することができることを示している。
　ウェーハ切り出し精度の向上（Ｏｆｆ角±０．１°）、イオン注入装置の角度制御技術の向上（±０．１５°）およびビーム制御技術の向上により、ウェーハのＯｆｆ角のばらつきは、１／５以下、イオン注入の誤差角は、１／１０から１／１５に制御可能である。シリコンウェーハの主面からのＯｆｆ角を従来考えられている角度より小さい角度で、かつ、ノッチ位置に対し一方向に有するウェーハを準備し、このウェーハに上記角度制御された枚葉式イオン注入機を用い、不純物イオンをＴｉｌｔ角、Ｔｗｉｓｔ角ともに０°で１回注入する、つまり、１ステップ注入することにより、チャネリングによる特性ばらつきがなく、かつシャドウイングによる非対称性のないＭＯＳトランジスタを有する半導体装置を高い生産性と安価なコストにて提供することができる。
　ここで、シャドウイングについて図８Ａ～図８Ｃを用いて説明する。図８Ａは、トランジスタが形成されたウェーハの上面図である。図８Ｂは、図８ＡのＡ－Ａ’における断面図である。図８Ｃは、図８Ａのウェーハの一部の上面図である。
　図８Ａ～図８Ｃに示すウェーハ２０１には、複数のトランジスタが形成される。ウェーハ２０１は、ＳＴＩ分離領域２０２と、チャネルドープ注入領域２０３および２０７と、フォトレジストパターン２０４と、ゲートパターン２０８と、活性領域２０９と、保護酸化膜２１２とを有している。また、チャネルドープ注入領域２０３は、チャネルドープ領域２１７とシャドウイング領域２１８とを有している。
　図８Ｃに示すように、所定のＴｉｌｔ角をもって異なる方向からイオンが注入される場合、ゲートパターン２０８やレジストパターン２０４などの構造物によりイオンビーム２１０、２１１、２１３、２１５が照射されないシャドウイング領域２１８が発生する。ウェーハ２０１の中央部と周辺部とでは、シャドウイング領域２１８の大きさおよび形状は異なり、また、構造物の下部に入り込むイオンビーム２１０、２１１、２１３、２１５の量は異なる。また、Ｔｉｌｔ角があってもチャネリングは生じうるため、イオン注入の深さは、面チャネリングの影響を受ける。これにより、イオン注入の深さにばらつきが生じるため、トランジスタの閾値電圧のばらつきが生じる。
　しかし、図８Ａで明らかなように、ウェーハ２０１の上面から見て互いに９０°の角度差をもつようにイオンビーム２１０、２１１、２１３、２１５が順に照射される（以後、４ｓｔｅｐ注入という）と、チャネルドープ注入領域２０３及び２０７には、不純物が注入される。チャネルドープ注入領域２０３および２０７が存在する場合、４ｓｔｅｐでは非対称性を抑制できず、８ｓｔｅｐ（３６０°／４５°）の注入が必要となる。これは、生産性を著しく低下させる結果となる。
　ここで、これらの４ステップ注入を用いても閾値電圧のばらつきが完全には低減できないことを、図８Ａ～図８Ｃを用いて説明する。
　ステップ注入を行う場合、図８Ａに示すように、イオンビーム２１０、２１１は、面チャネリングを抑制するため、ウェーハ２０１の法線方向（フォトレジストパターン２０４の側壁方向）に対して約２３°傾いている。つまり、イオンビーム２１０、２１１は、Ｔｉｌｔ角を約２３°有している。そのため、４ｓｔｅｐ注入の場合、面チャネリングを防止できるイオンビームのノッチ方向に対する角度（Ｔｗｉｓｔ角）は、２３°＋（９０°の倍数）（８ｓｔｅｐの場合は、２３°＋（４５°の倍数））となる。
　本来、図８Ａ～図８Ｃに示すウェーハ２０１では、＜０－１１＞方向にノッチが形成され、ノッチ方向＜０－１１＞に対し水平、垂直および４５°あるいは２２５°の計８方向にトランジスタが形成されるので、イオンビームは、上記した８ｓｔｅｐの場合、Ｔｗｉｓｔ角で照射されるが、ここでは簡略化して４ｓｔｅｐで考える。
　図８Ｃに示すように、４ｓｔｅｐ注入の角度によりイオン注入を行うと、イオンビームがフォトレジストパターン２０４の陰となってイオン注入されない部分（シャドウイング領域２１８）は、レジスト側壁と平行にはならず、斜めになる。
　すなわち、図８Ｃに示すように、シャドウイング領域２１８は上面から見た形状が台形となる。しかし、４ｓｔｅｐ注入では同じレジスト側壁に対しそれぞれ２回方向を１８０°変えて注入があるので完全に注入されない領域は存在しない。４ｓｔｅｐ注入の場合は１／２、あるいは３／４、１／４注入される領域が混じり合うことになる。すなわち、チャネルドープ領域２１７には、４ｓｔｅｐのすべてのイオン注入によりイオン注入されるが、シャドウイング領域２１８およびレジストパターン２０４の側壁付近のウェーハ２０１内には、１／４～３／４のドーズ量しかしかない領域が存在することになる。これが８ｓｔｅｐの場合はもう少し陰になる部分のドーズ量の分布が細分化されるが全体としてドーズ量の差は小さくなる。つまり、図８Ｂに示すように、チャネルドープ注入領域２０３は、レジストパターン２０４の側壁付近のウェーハ２０１内付近では、不純物濃度が小さく、また、不純物の注入深さが浅くなる。
　Ｔｉｌｔ角を極限まで小さくして、ステップ数を多くする（８ｓｔｅｐあるいは１６ｓｔｅｐ）ことで閾値電圧のばらつきは抑制できるものの、注入回数が著しく増加するため生産性が低下する。また当然、完全に対称に注入できるわけではない。Ｔｉｌｔ角を３°まで低減できればＴｉｌｔ角７°でレジストの陰が最大７４ｎｍだったのに対し３１ｎｍまで低減することは可能である。しかし、以下の実施形態において説明する半導体装置の製造方法によると、１回のイオン注入（１ステップ注入）により、チャネリングによる特性ばらつきがなく、かつシャドウイングによる非対称性のないＭＯＳトランジスタを有する半導体装置を製造することができる。
　（第１の実施形態）
　本発明の第１の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。
　図９Ａは、第１の実施形態に係るウェーハ３０２の平面図と断面図である。図９Ａは、本実施形態におけるウェーハ３０２主面のＯｆｆ角とその方向、および、（１００）面からＯｆｆ角を持ったウェーハ３０２上に形成されたＭＯＳトランジスタの構造模式図を示したものである。
　本実施の形態に係る半導体装置の製造方法は、前記ノッチ方向からＴｗｉｓｔ角２２．５°±１０°の方向に、前記半導体基板の（１００）面からＯｆｆ角２°以上２．８°以下の主面を有する半導体基板を準備する工程と、前記半導体基板の主面に対して垂直方向に不純物を注入する工程とを含む。これにより、チャネリングによるイオンの注入深さのばらつきによる閾値電圧のばらつきが低減され、かつ、シャドウイングによる非対称性が低減されたＭＯＳトランジスタを有する半導体装置を製造できる。
　半導体基板として、以下に示すウェーハ３０２を準備する。
　図９Ａに示すように、ウェーハ３０２の＜０－１１＞方向の周縁には、ノッチ３０１が形成されている。ノッチ３０１は、ウェーハ３０２の結晶軸の方向を表すための切り欠き部である。なお、ウェーハ３０２の中心とノッチ３０１とを結ぶ方向をノッチ方向と呼ぶ。ウェーハ３０２は、比抵抗１０～１６ｍΩｃｍのボロンドープＰ＋で構成される半導体基板であり、半導体基板上に、膜厚５μｍ、エピタキシャル抵抗１０～１５ΩｃｍのボロンドープＰ型エピタキシャル薄膜が形成されている。なお、ノッチは＜０－１１＞方向に限らず、その他の方向に形成されてもよい。
　図９Ａに示すように、ウェーハ３０２の主面のＯｆｆ角は、２．８°とし、Ｏｆｆ角の方向はノッチ方向＜０－１１＞より２２．５°時計方向に回転させた方向としている。つまり、ノッチ方向＜０－１１＞からＴｗｉｓｔ角２２．５°の方向と垂直方向にウェーハ３０２を切断した断面では、ウェーハ３０２の主面として（１００）面が観測され、ノッチ方向からＴｗｉｓｔ角２２．５°の方向にウェーハ３０２を切断した断面では、ウェーハ３０２の主面は、（１００）面からＯｆｆ角２．８°傾斜していることが観測される。
　なお、このＯｆｆ角の方向（Ｔｗｉｓｔ角）は、チャネリング特性には鈍感、つまり、イオン注入のときにチャネリング現象が生じにくい方向であり、Ｔｗｉｓｔ角は、１２．５°以上３２．５°以下、つまり、２２．５°±１０°以内であればよく、望むらくは２２．５°±５°であり、２２．５°であればなおよい。
　また、上記したバッチ式イオン注入装置では、イオン注入時にウェーハ面内すべてに亘って角度を精度よく調整することはできなかったが、上記した枚葉式イオン注入装置によると、イオン注入時にウェーハ面内すべてに亘って角度を精度よく調整することができるので、Ｏｆｆ角は、±０．１°の誤差を有していてもよい。以下、誤差を含めて、Ｏｆｆ角を２．８°±０．１°として記載する。
　図９Ｂは、ゲート電極３０７が形成されたウェーハ３０２の断面図であり、ノッチ方向からＴｗｉｓｔ角２２．５°の方向にウェーハ３０２を切断したときの断面図である。また、図９Ｂには、本実施形態のウェーハ（基板）３０２上にＭＯＳトランジスタのゲート電極３０７を形成した状態を示している。ゲート酸化膜３０６上には、多結晶シリコン電極で構成されるゲート電極３０７が形成されている。
　図９Ｂに示すように、ゲート電極３０７は、ウェーハ３０２の主面に対し垂直な側壁をもつ構造体であり、ウェーハ３０２へのイオン注入は、イオンビーム３０８のＴｉｌｔ角を０°とすると、ウェーハ３０２の主面には垂直にイオンビーム３０８が入射するため、ゲート電極３０７の陰になることはなく、イオン注入領域に非対称性が生ずることはない。
　図９Ｄは、トランジスタを主面に形成したウェーハ３０２の上面図である。図９Ｄは、ノッチ方向＜０－１１＞に対し平行な＜０－１１＞方向、垂直な＜０１１＞方向、さらにノッチ方向に対し±４５°の方向にチャネルを有するトランジスタを有する場合の典型的なトランジスタの配置を示している。この配置では、トランジスタのゲート電極３０７、および、活性領域３０９もトランジスタのチャネル方向同様、８つの方向に形成されていることはいうまでもない。なお、図９Ｄでは８つのトランジスタを図示しているが、上記した方向であれば、８つに限らずより多くの複数のトランジスタが形成されていてもよい。また、また、半導体装置はノッチ方向＜０－１１＞に対し、平行な＜０－１１＞方向および垂直な＜０１１＞方向、または、ノッチ方向＜０－１１＞対し、４５°の＜００１＞方向および＜０１０＞方向に形成されていてもよい。
　図９Ｃは、イオン注入するときのウェーハ３０２の断面図である。図９Ｃは、図９Ｄに示す活性領域３０９にチャネルドープなどの閾値電圧調整のためのイオン注入を行う場合の、Ｂ－Ｂ’線における断面図を示したものである。ウェーハ３０２はノッチ方向からＴｗｉｓｔ角２２．５°の方向にＯｆｆ角２．８±０．１°を有するため、図９Ｃに示すように、ノッチ方向に垂直なＢ－Ｂ’線の方向における断面では、（１００）面はウェーハ３０２の主面から所定角度δを有する。マスクであるフォトレジストパターン３１０に対し、活性領域３０９にイオンビーム３１１をウェーハ３０２の主面に垂直に照射する。
　図９Ｄに示すように、トランジスタのチャネルが８つの方向（４５°おき）あることにより、ノッチ方向に平行または垂直な方向にゲート電極３０７またはフォトレジストパターン３１０を有するトランジスタと、ノッチ方向に対し４５°または２２５°の方向にゲート電極３０７またはフォトレジストパターン３１０を有するトランジスタが存在することになる。
　本実施形態は、ゲートのチャネル方向としてはノッチ方向に対し４５°ずつ８回転の場合を示しているが、それ以外の角度も存在する可能性はある。その場合、本実施形態では、チャネル方向はいかなる角度になろうともその効果はなんら変わることはないものの、従来の技術との設計互換性を持たせる意味では、トランジスタのチャネル方向をウェーハ３０２の主要な方位である＜１００＞（＜１－１１＞方向に形成されたノッチでは４５°あるいは２２５°回転した方向）、あるいは、＜１１０＞（＜０－１１＞方向に形成されたノッチではノッチに平行あるいは垂直な方向）以外のチャネル方位をとることに合理的な理由はないため、本実施形態では、＜１００＞、＜１１０＞チャネル方向にかかわる８つの方向のみを記載している。
　なお、トランジスタのチャネル方向は、上記した８つの方向すべてを有する場合と、＜１１０＞方向（＜０－１１＞方向のノッチに対し、垂直または平行）のみ、または＜１００＞（＜０－１１＞ノッチに対し４５°または２２５°回転した方向であって、ウェーハ３０２の＜００１＞方向の周縁に形成されたノッチに対しては垂直または平行の方向）だけの場合も存在する。
　次に、第１の実施形態について工程図を用いて説明する。
　図１０Ａに示すように、（１００）面から２．８°、＜０－１１＞ノッチ方向から２２．５°時計回りの方向にＯｆｆ角を有するシリコンウェーハ４０１上に、ＳＴＩ分離領域４０２と、ゲート絶縁膜４０３と、ポリシリコン膜のゲート電極４０４およびＯｆｆセットサイドウォール４０５をすくなくとも有している構造において、エクステンション注入を行う場合の実施形態である。本実施形態では、Ｎ型チャネルのトランジスタであるＮＭＯＳの領域を示している。そのため、はじめにＰ型ウェル領域およびＮＭＯＳの閾値電圧調整のためのチャネル領域（図示せず）を形成するためのイオン注入を行う。
　また、２．０ｎｍのＳｉＯＮ膜で構成されるゲート絶縁膜４０３を形成し、膜厚１２０ｎｍの多結晶シリコンで構成されるゲート電極４０４を形成する。ゲート電極４０４には、Ｐイオン注入によりイオン注入を行う。また、ＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法により形成された６ｎｍのＳｉＯ２膜で構成されるＯｆｆセットサイドウォール４０５を形成する。この状態で、枚葉式イオン注入装置によりエクステンション領域４１１を形成するためのイオン注入（エクステンション注入）４０６として、Ａｓを１．５ｋｅＶで８Ｅ１４／ｃｍ３（８×１０１４／ｃｍ３）、Ｔｉｌｔ角０°±０．１５°でイオン注入を行う。Ｔｉｌｔ角は、０°に制御されるため、Ｔｗｉｓｔ角については注入結果には影響を及ぼさない。その結果、エクステンション領域４０７は、ウェーハ４０１面内およびあらゆる方向のトランジスタにおいて、対象に、かつ、Ｏｆｆセットサイドウォール４０５の直下には形成されない状態で形成される。なお、このエクステンション領域４１１は、後工程の熱処理によりＯｆｆセットサイドウォール４０５の下部へ横方向拡散する。
　続いて、図１０Ｂに示すように、ＡＬＤ法により３５ｎｍのＳｉＮで構成されるサイドウォール４０８を形成し、再び枚葉式イオン注入装置で、ソース－ドレイン領域４１０を形成するためのイオン注入（ソース－ドレイン注入）４０９を行う。ソース－ドレイン注入４０９は、Ａｓを８ｋｅＶで５Ｅ１５／ｃｍ３（５×１０１５／ｃｍ３）、Ｔｉｌｔ角０±０．１５°、Ｔｗｉｓｔ角０°で行う。その結果、ソース－ドレイン領域４１０がウェーハ４０１面内のすべての方向のトランジスタに対し、対称に形成される。
　この場合も、エクステンション注入同様、サイドウォール４０８の直下へはイオン注入されることはない。なお、ソース－ドレイン領域４１０も、後の熱処理工程によりサイドウォール４０８下へ拡散することとなる。
　図１１Ａおよび図１１Ｂは、エクステンション注入４０６およびソース－ドレイン注入４０９に対し、Ｔｉｌｔ角７°でイオン注入した場合、Ｔｉｌｔ角７°でノッチ＜０－１１＞方向に対し９０°ずつ回転させ４ｓｔｅｐでイオン注入した場合、Ｔｉｌｔ角０°で注入した場合と、本実施形態の２．８°のＯｆｆ角をノッチ＜０－１１＞方向に対し２２．５°の方向にもつウェーハを用い、Ｔｉｌｔ角０°で注入した場合の、ドレイン電流の非対称性を示したものである。ドレイン電流の非対称性は、ソース－ドレイン間に流れる電流を、図１１Ｂに示すように、Ｉｆｗｄで示す方向とＩｒｅｖで示す方向とで計測し、これらの比を算出している。
　図１１Ａに示すように、Ｔｉｌｔ角７°の場合、単純に１２０ｎｍのゲート電極に対し、片方向に１４．７ｎｍの影の部分ができるため、非対称性は１０％を超えて全く実用にならない。
　一方、Ｔｉｌｔ角７°で４ｓｔｅｐ注入を行うと、シャドウイング領域はなくなるものの、シャドウイング領域のイオン注入量はオフセットより１４．７ｎｍの範囲で１／２になる。ただし、非対称は緩和される。また、短チャネル特性や閾値電圧、ドレイン電流自体も大きく変化する。
　また、Ｔｉｌｔ角０°においては、すでに述べたようにウェーハ面内で角度誤差をもったり、角度制御が十分でないイオン注入装置では非対称性が増加するのに対し、本実施形態で用いている角度制御性の高いイオン注入装置を用いても、その非対称性は解消されるにもかかわらず、チャネリングによる不均一性のため十分な対称性が得られていない。
　これらに比べ、２．８°のＯｆｆ角をもつウェーハを用い角度制御性の高い枚葉式イオン注入装置でＴｉｌｔ角を０°で注入した場合は、非対称性は１％以下となり大幅な改善がみられた。原理的には、非対称性は生じないにもかかわらず、なお非対称性が存在するのは、ゲート電極の形状が完全な垂直形状ではなく、かつウェーハ面内で分布を有しているためと思われる。
　いずれにせよ、２．８°のＯｆｆ角を有するウェーハを用いて、イオンビームをＴｉｌｔ角０°に制御してイオン注入を行うことにより、チャネリングおよび非対称性のないエクステンション注入、ソース－ドレイン注入が実現できる。
　（第２の実施形態）
　次に、図１２Ａおよび図１２Ｂを用いて第２の実施形態を説明する。図１２Ａには、第２の実施形態におけるチャネルドープにおけるゲート電極、分離およびチャネルドープのマスクレイアウトを示す。図１２Ｂには、第２の実施形態におけるデバイス構造の断面図を示す。
　図１２Ａ及び図１２Ｂにおいて、ウェーハ５０１は（１００）面に対し２．８°のＯｆｆ角を有する主面をもつシリコンウェーハであり、ＳＴＩ分離領域５０２と、チャネルドープ注入領域５０３および５０７と、フォトレジストパターン５０４と、ゲートパターン５０８と、活性領域５０９と、保護酸化膜５１２とを有している。フォトレジストパターン５０４の膜厚は６００ｎｍである。
　なお、本実施形態では、ＮＭＯＳのチャネルドープについて記載しているが、ＰＭＯＳについては、イオン種が変わるだけであり、実施形態は同様である。また、ＮＭＯＳについてはＰウェル内に形成されているが、本実施形態ではＰウェルの図示は省略している。
　図１２Ｂに示すように、ゲートパターン（この時点ではパターンは存在せず）５０８はノッチ方位＜０－１１＞方向に対し、平行および４５°の方向に形成されている。また、活性領域５０９も同様に、ノッチ方位＜０－１１＞方向に対し、平行および４５°の方向に形成されている。さらに、チャネルドープ注入領域５０３および５０７で示されている。チャネル方向では、チャネルドープ注入領域５０３および５０７は、ＳＴＩ分離領域５０２とはオーバラップしないが、チャネルと垂直方向ではＳＴＩ分離領域５０２とオーバラップしている。
　図１２Ｂは、図１２ＡにおけるＡ－Ａ’断面図である。そのため、チャネルドープ用のフォトレジストパターン５０４は、ＳＴＩ分離領域５０２より活性領域５０９の内側に入っている。このような状況では、フォトレジストパターン５０４は、ゲート電極よりもその高さが高いため、Ｔｉｌｔ角、とりわけ３～７°の大きいＴｉｌｔ角が存在するとフォトレジストパターン５０４の影になる部分も大きい。単純計算では、６００ｎｍのレジスト膜厚、かつ、７°のＴｉｌｔ角の場合、フォトレジストパターン５０４の影になる部分は、７３．７ｎｍにも及ぶ。
　また、チャネルドープ注入領域５０３および５０７と、ＳＴＩ分離領域５０２および活性領域５０９のソース－ドレインとのオーバラップはなるべく小さくしたいが、Ｔｉｌｔ角７°では７４ｎｍ近くのオーバラップが必要である。通常、フォトレジストパターン５０４は矩形であることが多いので、１つのパターンに対しては９０°ずつ４ｓｔｅｐでパターンの側壁方向に垂直な方向からイオン注入を行えばよい。
　本実施形態では、図１２Ａに示すように、イオンビーム５０５をＴｉｌｔ角０°で垂直に主面に導入することにより、正確にチャネルドープ注入領域５０３を形成することが可能となる。本実施形態においては、枚葉式電流イオン注入装置を用いてビームのＴｉｌｔ角を０°に調整することで、Ｂ＋を２０ｋｅＶで５Ｅ１３／ｃｍ３（５×１０１３／ｃｍ３）イオン注入した。
　図１３は、（１００）面から２．８°のＯｆｆ角を持つ主面にイオンビームのＴｉｌｔ角を０°に制御して形成したＮＭＯＳトランジスタの閾値電圧のばらつきを、従来シリコン基板にＴｉｌｔ角７°で８ｓｔｅｐイオン注入した場合、Ｔｉｌｔ角７°で４ｓｔｅｐ注入した場合、Ｔｉｌｔ角０°で注入した場合と比較した閾値電圧Ｖｔのばらつきを示す図である。
　基板にＴｉｌｔ角７°で４ｓｔｅｐ注入した場合の閾値電圧のばらつきは７％、８ｓｔｅｐ注入した場合は４％が得られた。また、Ｔｉｌｔ角０°で注入した場合はチャネリングにより８％のばらつきとなった。
　これに対し、本実施形態では、閾値電圧のばらつきは１％まで低減された。なお、本実施形態は、基本的にはイオン注入を主面に対し垂直（Ｔｉｌｔ角０°）で行う場合にのみ有効であって、Ｔｉｌｔ角を２０～４５°といった大傾斜角に傾けるような注入に対しては適用外である。
　なお、図１４にはシリコンウェーハの主面の（１００）面からのＯｆｆ角を１°から７°まで変化させ、一方で、Ｏｆｆ角のノッチからの時計回りの回転方向に対するチャネリング特性の変化を示す。縦軸はチャネリング指標を示すサーマウェーブ信号であり、値が低いほどチャネリングが発生していることになる。チャネリングが発生すると極端にサーマウェーブ信号の値が低下する。
　まず、Ｏｆｆ角のノッチからの方向（この場合は＜０－１１＞ノッチ方位からの方向）は０°付近と４５°付近でチャネリングが観察される。これは、どのＯｆｆ角に対しても観察される。チャネリングが最低になるＯｆｆ角の方向は、この結果からは２２．５°付近であることがわかる。ただし、Ｏｆｆ角の方向に対するチャネリング特性の依存性は敏感ではなく、２２．５±１０°程度であればよいことがわかる。
　また、Ｏｆｆ角についてみるとＯｆｆ角１°ではチャネリングが観察されるが、Ｏｆｆ角２°ではチャネリングは観察されない。Ｏｆｆ角が２°以上７°以下のチャネリング特性は安定しているので、Ｏｆｆ角は２°以上でよいことがわかる。
　しかしながら、Ｏｆｆ角を大きくすると多くの弊害が発生することはいうまでもない。発明者らの検討によれば、現在のウェーハの切り出し精度±０．１°とイオン注入装置におけるイオンビームのＴｉｌｔ角の制御性±０．１５°を勘案すれば、トータルとして±０．２°程度のビーム角度制御は可能である。
　図１５は、（１００）面からのＯｆｆ角を０°、２．８°、４．５°、７°と変化させた場合の膜厚８ｎｍのＳｉＯ２膜ゲート酸化膜のＭＯＳキャパシタの界面準位密度測定の結果を示す図である。図１５に示すように、Ｏｆｆ角が２．８°の場合とＯｆｆ角が０°の場合の界面準位密度はほぼ等しいが、Ｏｆｆ角が４．５°以上に大きくなると急速に界面準位密度は悪化する。同様に、Ｏｆｆ角が４．５°以上に大きくなると、ＭＯＳトランジスタにおける界面の電子や正孔の移動度も低下するため、Ｏｆｆ角を大きくするとドレイン電流の低下が懸念される。また、近年ではトランジスタにひずみを加え、ＮＭＯＳであれば引っ張りひずみ、ＰＭＯＳであれば圧縮ひずみを加えることで、電子や正孔の移動度を向上させる手法が用いられているが、これについてもＯｆｆ角を大きくすると電子や正孔の移動度の向上度合いや閾値電圧への影響が懸念されるため、図１５によると、Ｏｆｆ角は２°以上２．８°以下、大きくても３°程度が妥当であると考えられる。なお、Ｏｆｆ角はできる限り小さい方が好ましい。
　以上、上記した実施形態に係る半導体装置の製造方法によると、ウェーハの（１００）主面に対するＯｆｆ角を２°以上２．８°以下（誤差は、±０．１°以内）にし、かつ、ウェーハのノッチより時計回りに２２．５±１０°の方向に傾けたウェーハを用い、これらのウェーハにイオンビームＴｉｌｔ角を０±０．１５°でイオン注入することにより、ウェーハ全面でチャネリングを完全に抑制したイオン注入が可能となる。その結果、閾値電圧の安定化、あるいはトランジスタの駆動力の向上および安定化を図ることが可能となる。
　また、上記した実施形態では、Ｔｉｌｔ角が２°程度でチャネリングを抑制できる。これにより、半導体基板の界面準位密度を低減し、電子や正孔の移動度の向上を図ることができる。その結果、微細ＭＯＳデバイスの界面特性のさらなる安定化と、トランジスタ駆動力の向上を図ることができる。
　また、上記した実施形態に係る半導体装置の製造方法では、１回のイオン注入でレジストパターンやゲート電極などの構造物によりイオンビームが陰になることで発生する非対称性のないトランジスタ特性の抑制を実現することが可能となる。
　なお、本実施の形態に係る半導体装置の製造方法においては、常にイオンビームはウェーハ（半導体基板）の主面に対し垂直に入射することになるため、基本的にはトランジスタのゲートやチャネルドープ注入領域のフォトレジストパターンはウェーハ面内でどの方向に向いていても１回のイオン注入でチャネリングを防止しながら、かつ、非対称性を回避しながらイオン注入を行うことが可能である。
　そのため、従来、４ｓｔｅｐあるいは８ｓｔｅｐでの注入工程を行っていたのに対し、１回のイオン注入だけで従来以上の性能が得られるため特性改善に加え生産性の面でも極めて有利である。また、従来の４ｓｔｅｐや８ｓｔｅｐでは面チャネリングを回避するために、かならずしも構造物の側壁に対し垂直な方向からイオン注入ができない問題点や、４ｓｔｅｐや８ｓｔｅｐにしてイオン注入を行う場合、１回あたりのドーズ量がすくなくなるため、均一性確保の観点からビーム電流を低下させて注入させるなどの性能面や生産性面での問題があったのに対し、本発明ではそれらの問題も解決可能である。
　なお、本発明は、上記した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々の改良、変形を行ってもよい。
　例えば、上記した実施形態では、ノッチ方向は＜０－１１＞としたが、その他の方向であってもよい。
　また、第１の実施形態および第２の実施形態ともに、単結晶シリコンウェーハあるいは単結晶シリコンウェーハ上にエピタキシャル層を有するエピタキシャルウェーハを用いて説明したが、主面のみが（１００）面から２．８°のＯｆｆ角を持っていればよく、ＳＯＩ（Ｓｉｌｉｃｏｎ　ｏｎ　Ｉｎｓｕｌａｔｏｒ）ウェーハであってもその効果は変わらない。とりわけ、貼り合わせ方式のＳＯＩウェーハであれば支持基板である絶縁体基板（Ｉｎｓｕｌａｔｏｒ）はＯｆｆ角がなく、Ｓ層（シリコン層）のみがＯｆｆ角を持つような組み合わせも可能である。また、ＧａＡｓ基板などでも（１００）面を用いる場合には、本発明の適用が可能である。
　また、角度誤差なくウェーハ全面にイオン注入可能であることから、３００ｍｍウェーハをはじめ将来の４５０ｍｍやそれ以上の大口径ウェーハについても対応が可能である。
　以上説明したように、本発明は、半導体デバイスの製造方法、特に、イオン注入のチャネリングおよび非対称性を防止してＭＯＳトランジスタの閾値あるいは駆動電流のばらつきを抑制せしめ、デバイスの性能および信頼性を向上させるものである。
　　１１　ディスク
　　１１ａ　ディスク回転部
　　１１ｂ　ウェーハ設置部
　　１２、２１、２０１、３０２、４０１、５０１　ウェーハ
　　２０　プラテン
　　２２ａ　平行化電極
　　２３　平行度検出器
　　２４　ビーム平行度Ｘ検出部
　　２５　ビーム平行度Ｙ検出部
　　２０２、４０２、５０２　ＳＴＩ分離領域
　　２０３、５０３　チャネルドープ注入領域
　　２０４、３１０、５０４　フォトレジストパターン
　　２０８、５０８　ゲートパターン
　　２０９、３０９、５０９　活性領域
　　２１０、２１１、２１３、２１５、３０８、３１１、５０５　イオンビーム
　　２１２、５１２　保護酸化膜
　　２１７　チャネルドープ領域
　　２１８　シャドウイング領域
　　３０１　ノッチ
　　３０６　ゲート酸化膜
　　３０７、４０４　ゲート電極
　　４０３　ゲート絶縁膜
　　４０５　Ｏｆｆセットサイドウォール
　　４０７　エクステンション領域
　　４０８　サイドウォール
　　４１０　ソース－ドレイン領域
　　４１１　エクステンション領域

Claims (9)

  1. 　ノッチを有する半導体基板上に、前記半導体基板の中心と前記ノッチとを結ぶノッチ方向に対して平行方向および垂直方向に複数のトランジスタを有する半導体装置の製造方法であって、
    　前記ノッチ方向に対するＴｗｉｓｔ角が１２．５°以上３２．５°以下の方向に、（１００）面からのＯｆｆ角が２°以上２．８°以下の主面を有する前記半導体基板を準備する工程と、
    　前記半導体基板の主面に対して垂直方向に不純物を注入する工程とを含む
    半導体装置の製造方法。
  2. 　前記Ｔｗｉｓｔ角は、２２．５°である
    請求項１に記載の半導体装置の製造方法。
  3. 　前記ノッチは、前記半導体基板の周縁の＜０－１１＞方向に形成されており、
    　前記複数のトランジスタは、前記半導体基板の＜０－１１＞方向および＜０１１＞方向、または、＜００１＞方向および＜０１０＞方向に形成されている
    請求項１または２に記載の半導体装置の製造方法。
  4. 　前記ノッチは、前記半導体基板の周縁の＜０－１１＞方向に形成されており、
    　前記複数のトランジスタは、前記半導体基板の＜０－１１＞方向、＜０１１＞方向、＜００１＞方向および＜０１０＞方向に形成されている
    請求項１または２に記載の半導体装置の製造方法。
  5. 　前記Ｏｆｆ角の誤差角度は、±０．１°以内である
    請求項１～４のいずれか１項に記載の半導体装置の製造方法。
  6. 　前記垂直方向とは、前記半導体基板の主面に対して０°±０．１５°の方向である
    請求項１～５のいずれか１項に記載の半導体装置の製造方法。
  7. 　前記不純物を注入する工程は、前記複数のトランジスタのチャネル領域を形成する工程である
    請求項１～６のいずれか１項に記載の半導体装置の製造方法。
  8. 　前記不純物を注入する工程は、前記複数のトランジスタのソース－ドレイン領域を形成する工程である
    請求項１～７のいずれか１項に記載の半導体装置の製造方法。
  9. 　前記不純物を注入する工程は、前記トランジスタのエクステンション領域を形成する工程である
    請求項１～８のいずれか１項に記載の半導体装置の製造方法。
     
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