WO2012171383A1 - 一种差分四相相移键控解调器偏置点控制方法和装置 - Google Patents

一种差分四相相移键控解调器偏置点控制方法和装置 Download PDF

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WO2012171383A1
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jitter
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high gain
signal
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陈建华
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中兴通讯股份有限公司
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    • H04L27/18—Phase-modulated carrier systems, i.e. using phase-shift keying
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
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    • H04B10/00—Transmission systems employing electromagnetic waves other than radio-waves, e.g. infrared, visible or ultraviolet light, or employing corpuscular radiation, e.g. quantum communication
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    • H04B10/67—Optical arrangements in the receiver
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    • H04B10/677—Optical arrangements in the receiver for all-optical demodulation of the input optical signal for differentially modulated signal, e.g. DPSK signals
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    • H04B10/00—Transmission systems employing electromagnetic waves other than radio-waves, e.g. infrared, visible or ultraviolet light, or employing corpuscular radiation, e.g. quantum communication
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    • H04B10/66—Non-coherent receivers, e.g. using direct detection
    • H04B10/69—Electrical arrangements in the receiver

Definitions

  • the invention relates to the field of optical phase demodulation in Dense Wavelength Division Multiplexing (DWDM) optical fiber transmission technology, in particular to a Differential Quadrature Reference Phase Shift Keying (DQPSK) solution. Tuner bias point control method and device.
  • DWDM Dense Wavelength Division Multiplexing
  • DQPSK Differential Quadrature Reference Phase Shift Keying
  • DQPSK modulation method represents different data signals by four different phases of the light wave, so the symbol speed is only half of that of the conventional optical amplitude modulation method, and the requirements for the optical device are much smaller.
  • DQPSK modulation has better dispersion tolerance and polarization mode dispersion tolerance than amplitude modulation, and is more suitable for large-capacity, long-distance optical transmission systems.
  • 0 the modulation phase.
  • the principle of DQPSK modulation is:
  • the information to be transmitted is encoded in the differential phase of successive optical bits, and the value in [0, ⁇ /2, ⁇ , 3r/2] can be taken. 4
  • the demodulation principle of DQPSK is to demodulate the received optical signal by DQPSK demodulator to obtain two differential currents, which carry the modulation of adjacent optical bits.
  • the phase difference according to the modulation phase difference, can obtain the transmitted bit information stream.
  • the I and Q channels of the demodulator are required to be locked to the correct phase point. Otherwise, Additional optical signal to noise ratio costs are introduced.
  • the commonly used control method is to directly collect and collect the peak detection signal output from the balanced receiver for feedback control.
  • the relationship between the bias point voltage VI and the peak detection signal output Ipeak is as shown in the upper diagram of FIG.
  • the peak detection signal of the I path is adjusted to the minimum value, the phase offset point of the I path is considered to have been locked to the correct point.
  • the device shown in FIG. 2 can be used for feedback control.
  • I-channel peak detection signal for negative jitter is IpeakO, and the forward jitter is Ipeakl.
  • the DLI adjustment controller of the I channel judges the difference of IpeakO-Ipeakl.
  • the controller feedback reduces the bias point; if the difference is greater than 0 , it proves that the I path offset point is too small, the controller feedback increases the bias point; if the difference is equal to 0, it can be judged that the I path bias point has been locked to the correct bias point (and the peak detection signal is the smallest) Point).
  • the control of the Q-way bias point is similar, and will not be described here.
  • the technical problem to be solved by the present invention is to achieve high gain amplification of the balanced receiver peak detection signal output, thereby providing a DQPSK demodulator bias point control method and apparatus.
  • the present invention discloses a differential quadrature phase shift keying (DQPSK) demodulator bias point control method, which includes:
  • a periodic jitter signal is superimposed on the two bias points of the DQPSK demodulator, and then input to the double balanced receiver, and then the two peak detection signals output by the dual balanced receiver are sequentially subjected to low gain amplification and high gain amplification.
  • the value detection signal has a DC component of zero.
  • the method wherein the step of sequentially performing low gain amplification and high gain amplification on the two peak detection signals output by the dual balanced receiver comprises:
  • the two peak detection signals are first amplified by a low gain amplifier and then amplified by a high gain amplifier.
  • the method wherein the step of separately adjusting a DC offset of a high gain amplification to be performed by each peak detection signal until the DC component of the peak detection signal after the high gain amplification is zero includes:
  • the method wherein the step of respectively adjusting a DC offset of a high gain amplification to be performed by each peak detection signal until the DC component of the peak detection signal after the high gain amplification is zero includes: Performing analog-to-digital sampling on each of the peak detection signals, and inputting to the digital processing unit, and adjusting the DC offset of the high gain amplifier by the digital processing unit until the peak detection signal DC after being processed by the high gain amplifier The component is zero.
  • the step of separately adjusting the positions of the two offset points of the DQPSK demodulator according to the size change of the two peak detection signals after the two stages of amplification includes: The signal is adjusted according to the difference between the peak detection signal after the amplification in the negative jitter and the peak detection signal after the amplification in the forward jitter.
  • the offset point position of the DQPSK demodulator also discloses a DQPSK demodulator bias point control device, comprising: a signal superimposing unit arranged to superimpose a periodic jitter signal on two offset points of the DQPSK demodulator, the jitter signal Each period includes jitterless, negative jitter and forward jitter; a dual balanced receiver is configured to photoelectrically convert two optical signals and generate two peak detection signals;
  • the amplifying unit includes an I channel amplifying subunit and a Q channel amplifying subunit, and each of the amplifying subunits is configured to respectively perform low gain amplification and high gain amplification on each peak detecting signal generated by the dual balanced receiver;
  • the control unit includes an I-way control sub-unit and a Q-channel control sub-unit, and each of the control sub-units is configured to adjust the offset of the DQPSK demodulator according to the change of the magnitude of the peak detection signal processed by each of the amplification units.
  • each of the control sub-units is configured to respectively adjust the DC offset of the high-gain amplification to be performed in each of the amplification units until The DC component of the peak detection signal after high gain amplification is zero.
  • the device wherein
  • the respective amplification subunits include a low gain amplifier and a high gain amplifier.
  • the device wherein
  • each of the control subunits adjusts the DC offset of the high gain amplifier in each of the amplification units in the following manner: adjusting the DC offset control pin of the high gain amplifier with a DC offset return controller to adjust the The DC offset of the high gain amplifier.
  • the device wherein each of the control subunits comprises a modulus sampler and a digital processing unit: the modulus sampler is configured to detect peaks processed by the channel amplification subunit The signal is modulo-like and input to the digital processing unit;
  • the digital processing unit is configured to adjust a DC offset of the high gain amplifier until a DC component of the peak detection signal after being processed by the high gain amplifier is zero.
  • each of the control subunits is configured to process the amplifying subunits when the signal superimposing unit superimposes the jitter signal of the negative jitter on the offset point of the path
  • the peak detection signal processed by the amplification subunit is sampled, and according to the negative jitter
  • the difference between the peak detection signal and the peak detection signal in the forward jitter adjusts the position of the offset point of the DQPSK demodulator.
  • the method and device of the embodiment of the present invention dynamically control the DC offset of the peak-balanced signal amplification circuit of the double-balanced receiver, thereby improving the amplification factor of the peak detection signal, thereby improving the accuracy of the DQPSK demodulator bias point control. Optimized demodulation performance.
  • the method and device of the embodiment of the present invention have the advantages of being intuitive, easy to implement, and easy to digitize compared with the conventional bias point control scheme.
  • FIG. 1 is a schematic diagram of a relationship between a bias point voltage and a peak detection signal and a peak detection signal output under low gain amplification in the prior art
  • FIG. 2 is a DQPSK demodulator based on a peak detection signal in the prior art
  • FIG. 3 is a schematic diagram of a waveform of a periodic jitter signal superimposed in Embodiment 1 of the present invention
  • FIG. 4 is a relationship between a bias point voltage and a peak detection signal according to Embodiment 1 of the present invention
  • FIG. 5 is a schematic diagram of a DQPSK demodulator bias point control apparatus according to Embodiment 2 of the present invention
  • FIG. 6 is a DQPSK demodulator bias point control apparatus according to Embodiment 3 of the present invention
  • FIG. 7 is a schematic flowchart of implementing a DC reset control function in an FPGA according to Embodiment 3 of the present invention.
  • the amplification of the peak detection signal does not use high gain amplification (or the amplifier Saturated).
  • the signal input to the DLI adjustment controller has a limited amplitude, which affects the accuracy of the control and degrades the performance of the DQPSK demodulator.
  • the applicant first thought of adding a high-gain amplification processing operation that can dynamically adjust the DC offset to improve the control accuracy and optimize the reception performance of the DQPSK modulator.
  • Embodiment 1 This embodiment proposes a DQPSK demodulator bias point control method, and the implementation process of the method is as follows:
  • the two-way bias point driving circuit is superimposed on the I-channel and Q-channel bias point driving circuits of the DQPSK demodulator, and then input to the double-balanced receiver.
  • the double-balanced receiver demodulates the input optical signal and generates two paths.
  • the peak detection signal is then subjected to low gain amplification and high gain amplification for each peak detection signal, and the offset position of each DQPSK demodulator is adjusted according to the magnitude change of each peak detection signal after the two stages of amplification;
  • the period of the periodic jitter signal includes jitter-free, negative-direction jitter, and forward-jitter (the periodic jitter signal in this embodiment is shown in FIG. 3.
  • the jitter-free signal in the periodic jitter signal The chronological order of negative jitter and forward jitter can be adjusted arbitrarily).
  • the DC offset of the high gain amplification to be performed by each peak detection signal is adjusted separately, until the DC component of the peak detection signal after the high gain amplification is Zero, at this point, the DC signal in the peak detection signal that has been amplified by high gain is eliminated.
  • each peak detection signal is based on the peak detection signal and the forward jitter when the negative jitter is used.
  • the difference value of the peak detection signal is adjusted to adjust the position of the offset point of the DQPSK demodulator.
  • the peak detection signal after low-gain and high-gain two-stage amplification processing is I peakQ .
  • the peak detection signal after low-gain and high-gain two-stage amplification processing is I peakl , according to I peak 0 and I
  • the peak ⁇ difference size can be adjusted by the size of the I way offset point.
  • the low-gain amplification and high-gain amplification of each peak detection signal may be performed by first amplifying each peak detection signal through a low gain amplifier and then amplifying it through a high gain amplifier.
  • the DC bias controller is used (in this embodiment, a direct current (DC) zeroing controller with DC bias function is used.
  • DC direct current
  • the DC offset control pin of the high gain amplifier that is, the input signal that can affect the output DC offset
  • the DC signal in the peak detection signal of the high gain amplification can be eliminated.
  • the peak detection signals after the peak detection signals are sequentially amplified by the low gain amplifier and the high gain amplifier, the peak detection signals of each peak can be analog-sampled, and the peak detection signals are input to the digital processing unit.
  • FPGA Field Programmable Gate Array
  • This embodiment proposes a DQPSK demodulator bias point control device, the structure of which is shown in FIG. The composition of each part is described below.
  • the signal superimposing unit superimposes the periodic jitter signal on the two bias points of the DQPSK demodulator, and the periodic jitter signal includes no jitter, negative jitter and forward jitter in each period. Among them, the chronological order of no jitter, negative jitter and forward jitter can be adjusted arbitrarily in each cycle.
  • the signal superimposing unit can be divided into an I channel signal superimposition subunit 501A and a Q channel signal superimposing unit 501B, as shown in FIG. 5 .
  • the dual balanced receiver 502 demodulates the input optical signal and outputs two peak detection signals that can be used for DQPSK demodulator bias point control;
  • the amplifying unit includes an I channel amplifying subunit 503A and a Q channel amplifying subunit 503B, each of which has a large subunit, and respectively performs low gain amplification and high gain amplification on each peak detecting signal generated by the double balanced receiver;
  • each of the amplifying subunits is composed of a low gain amplifier and a high gain amplifier, as shown in FIG.
  • the control unit includes an I-way control sub-unit 504A and a Q-way control sub-unit 504B, and each of the control sub-units adjusts the offset of the DQPSK demodulator according to the change of the magnitude of the peak detection signal processed by each of the amplification units.
  • Point position wherein, when the signal superimposing unit superimposes the periodic jitter signal on the two offset points as no jitter, each control sub-unit adjusts the DC offset of the high gain amplification to be performed in each of the amplification units respectively. , until the DC component of the peak detection signal after high gain amplification is zero.
  • the I-way control sub-unit 504A is configured by a DLI adjustment controller 505A and a DC-to-zero controller 506A
  • the Q-channel control sub-unit 504B uses a DLI adjustment controller 505B and a DC reset controller. 506B constitutes.
  • Each control subunit disables the DLI adjustment controller and enables the DC reset controller during the time when the signal superimposing unit superimposes the jitter-free jitter signal.
  • the enabled DC reset controller passes two stages. The magnitude of the amplified peak detection signal (the peak detection signal is considered to be Ipeak) is adjusted, and the DC offset control pin of the high gain amplifier is adjusted until Ipeak is adjusted to 0, at which point the peak detection of high gain amplification is eliminated.
  • the DC signal in the signal in the signal.
  • the DC reset controller is disabled, the DLI adjustment controller is enabled, and the peak detection signal that is amplified according to the negative jitter is assumed (hypothesis) It is I peakQ), and the amplified signal peak detection processing adjusts the bias point (assumed to be I peakl) the differences in the position of the forward jitter.
  • the present embodiment further provides a DQPSK demodulator bias point control device which is different from Embodiment 2 in that each of the control units is integrated into the digital processing unit.
  • the digital processing unit in this embodiment is implemented by using an FPGA chip, as shown in FIG.
  • the input light of the DQPSK modulation format is first demodulated by the DQPSK demodulator (601), and the modulated information in the modulated light is demodulated to form the optical outputs of the I and Q channels.
  • the light output of the I channel is 3 ⁇ 4, c . s , 3 ⁇ 4, des input to the double balanced receiver (602), the double balanced receiver converts the optical signal into an electrical signal, and simultaneously outputs the peak detection signal of the I path.
  • the peak detection signal is amplified by two stages of the low gain amplifier (603A) and the high gain amplifier (604A), and the peak detection signal after high gain amplification is used by the analog to digital converter (Analog to Digital Converter) used in this embodiment.
  • ADC (605 A) is integrated into the FPGA (610), and the I-channel DLI adjustment control and I-channel DC reset control function are implemented by the FPGA.
  • two digital to analog converters (DACs) (606A, 607A) are connected to the FPGA.
  • the 406A can adjust the DC offset of the I high gain amplifier, while the 607A can be used for the I.
  • the road bias point is adjusted and controlled.
  • the FPGA realizes the DC return control function process, that is, the control process of the DC bias of the high gain amplifier, as shown in Figure 7.
  • the comparator (701) is used to collect the output value of the high gain amplifier (ie, the peak detection signal after two-stage amplification), and the preset value (the preset value is 0 in this embodiment). Compare.
  • the difference (ERROR) is obtained, and the difference is amplified by K times by the proportional amplification step (702) to obtain K*ERROR.
  • the error signal is then input to the accumulator (703) to form an output de-feedback control DC bias adjustment terminal of the high gain amplifier.
  • the technical solution of the present application performs two-stage amplification on the peak detection signal, and dynamically controls the DC offset of the amplification circuit, thereby improving the amplification factor of the peak detection signal, thereby improving the DQPSK solution.
  • the accuracy of the bias point control of the modulator optimizes the demodulation performance.
  • a differential quadrature phase shift keying (DQPSK) demodulator bias point control method and apparatus performs two-stage amplification on a peak detection signal and performs DC offset on an amplification circuit
  • the dynamic control can improve the amplification of the peak detection signal, thereby improving the accuracy of the DQPSK demodulator bias point control and optimizing the demodulation performance.

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Abstract

本发明公开了一种DQPSK解调器偏置点控制方法和装置，涉及光相位解调技术领域。所述的方法包括：在DQPSK解调器的两路偏置点上叠加周期性抖动信号后输入给双平衡接收机，对双平衡接收机输出的两路峰值检测信号依次进行低增益放大和高增益放大，根据两级放大后的两路峰值检测信号的大小变化，调整DQPSK解调器的两路偏置点位置；其中，周期性抖动信号的每个周期内包括无抖动、负向抖动和正向抖动，在各路偏置点上叠加的抖动信号为无抖动时，调整各路峰值检测信号所要进行的高增益放大的直流偏置量，直到高增益放大后的峰值检测信号直流分量为零。本发明的方法及装置提高了DQPSK解调器偏置点控制的精度，优化了解调性能。

Description

一种差分四相相移键控解调器偏置点控制方法和装置
技术领域
本发明涉及密集波分复用 （Dense Wavelength Division Multiplexing, DWDM )光纤传输技术中的光相位解调技术领域，特别涉及一种差分四相相 移键控（ Differential Quadrature Reference Phase Shift Keying, DQPSK )解 调器偏置点控制方法和装置。
背景技术
近几年来， 随着光传输系统速度的提高和容量的增大， 以 DQPSK为代 表的光相位调制方法越来越受到业界的重视。 DQPSK调制方法， 是以光波 的四个不同相位来代表不同的数据信号， 因此其码元速度只有传统光幅度调 制方法的一半， 对于光器件的要求小了许多。 此外 DQPSK调制相比幅度调 制还具有更加优越的色散容限和偏振模色散容限性能， 更加适用于大容量、 长距离的光传输系统。 在光纤通讯中， 我们假设光载波可以表示为： =£exp_/[iy。t + (t)], 其中 E为场强， ω。为光载波的角频率， 0为调制相位。 DQPSK调制的原理为： 将要传输的信息编码于连续光比特的差分相位中， 用 表示， 可取 [0, π/2, π, 3r/2]中的值。 4叚设第 个光比特脉冲的相位为^ 。如果紧接 下来的比特是 0、 0, 则^ t) = ^t_l) + r, 如果紧接下来的比特是 0、 1, 则 e{k) = e{k-\) + l2- 如果紧接下来的比特是 1、 1, U'J 0(k) = 0(k-\); 如果紧接 下来的比特是 1、 0, U'J 0{k) = 0{k-\) + 2 l2. 基于上述 DQPSK调制过程， DQPSK的解调原理为， 通过 DQPSK解调 器对接收到的光信号进行解调， 获得两个差分电流， 这两个差分电流携带了 相邻光比特的调制相位差， 根据该调制相位差即可获得所传输的 bit信息流。 为了能够可靠地获得可以提取调制相位差的 I路差分电流信号和 Q路差分电 流信号， 进而准确地恢复出传送信息， 要求解调器的 I路、 Q路锁定到正确 的相位点上， 否则就会引入额外的光信噪比代价。 目前， 为了控制 DQPSK解调器 I路和 Q路的相位偏置点， 常用的控制 方法是直接釆集平衡接收机输出的峰值检测信号进行反馈控制。 以 I路偏置 点的调整控制为例，其偏置点电压 VI与峰值检测信号输出 Ipeak之间的关系如 图 1上图所示。 当 I路的峰值检测信号调到最小值时， 即可认为 I路的相位 偏置点已经锁定到了正确点上。 为了判断 I路的峰值检测信号是否已经到达 最低点， 可以釆用图 2所示的装置进行反馈控制。 首先在 I路的偏置点上加 一个 "负向——正向——负向——正向 ... ... " 的抖动（dither )信号， 同时将 此时的 I路峰值检测信号 Ipeak进行放大后，输入到 I路延迟线干涉仪（ Delay Line Interferometer, DLI )调整控制器， 设负向抖动时的 I路峰值检测信号为 IpeakO, 正向抖动时为 Ipeakl。 I路的 DLI调整控制器则对 IpeakO-Ipeakl的 差值进行判断， 如果差值小于 0, 则证明 I路偏置点过大， 控制器则反馈将 偏置点调小； 如果差值大于 0, 则证明 I路偏置点过小， 控制器则反馈将偏 置点调大； 如果差值等于 0, 则可以判断 I路偏置点已经锁定到正确的偏置 点（及峰值检测信号最小点）上了。 对于 Q路偏置点的控制与之类似， 此处 不再累述。
发明内容
本发明所要解决的技术问题是， 实现对平衡接收机峰值检测信号输出的 高增益放大， 从而提供一种 DQPSK解调器偏置点控制方法和装置。 为了解决上述问题， 本发明公开了一种差分四相相移键控 （DQPSK ) 解调器偏置点控制方法， 其包括：
在 DQPSK解调器的两路偏置点上分别叠加周期性抖动信号后输入给双 平衡接收机， 再对所述双平衡接收机输出的两路峰值检测信号依次进行低增 益放大和高增益放大， 根据两级放大后的两路峰值检测信号的大小变化， 分 别调整 DQPSK解调器的两路偏置点位置； 其中， 所述周期性抖动信号的每个周期内包括无抖动、 负向抖动和正向 抖动， 当在各路偏置点上叠加的周期性抖动信号为无抖动时， 分别调整各路 峰值检测信号所要进行的高增益放大的直流偏置量， 直到高增益放大后的峰 值检测信号直流分量为零。 可选地， 所述的方法， 其中， 所述对所述双平衡接收机输出的两路峰值检测信号依次进行低增益放大 和高增益放大的步骤包括：
将两路峰值检测信号先通过低增益放大器放大， 再经过高增益放大器放 大。 可选地， 所述的方法， 其中， 所述分别调整各路峰值检测信号所要进行的高增益放大的直流偏置量， 直到高增益放大后的峰值检测信号直流分量为零的步骤包括：
通过直流偏置归零控制器分别调整所述各路峰值检测信号所要经过的高 增益放大器的直流偏置量控制脚， 直到经过高增益放大器处理后的峰值检测 信号直流分量为零。 可选地， 所述的方法， 其中， 所述分别调整各路峰值检测信号所要进行的高增益放大的直流偏置量， 直到高增益放大后的峰值检测信号直流分量为零的步骤包括： 分别对所述各路峰值检测信号进行模数釆样， 并输入数字处理单元， 通 过所述数字处理单元调整所述高增益放大器的直流偏置量， 直到经过高增益 放大器处理后的峰值检测信号直流分量为零。 可选地， 所述的方法， 其中， 所述根据两级放大后的两路峰值检测信号的大小变化，分别调整 DQPSK 解调器的两路偏置点位置的步骤包括： 针对各路峰值检测信号， 根据负向抖动时放大处理后的该路峰值检测信 号与正向抖动时放大处理后的该路峰值检测信号的差值大小调整所述
DQPSK解调器的该路偏置点位置。 本发明还公开了一种 DQPSK解调器偏置点控制装置， 其包括： 信号叠加单元， 其设置为在 DQPSK解调器的两路偏置点上分别叠加周 期性抖动信号，该抖动信号的每个周期内包括无抖动、 负向抖动和正向抖动； 双平衡接收机， 其设置为对两路光信号进行光电转换， 并生成两路峰值 检测信号；
放大单元， 其包括 I路放大子单元和 Q路放大子单元， 各路放大子单元 设置为分别对所述双平衡接收机生成的各路峰值检测信号依次进行低增益放 大和高增益放大；
控制单元， 其包括 I路控制子单元和 Q路控制子单元， 各路控制子单元 其设置分别根据各路放大单元处理后的峰值检测信号的大小变化， 调整 DQPSK解调器的各路偏置点位置；
其中， 所述信号叠加单元在两路偏置点上叠加无抖动的抖动信号时， 各 路控制子单元是设置为分别调整各路放大单元中所要进行的高增益放大的直 流偏置量， 直到高增益放大后的峰值检测信号直流分量为零。 可选地， 所述的装置， 其中，
所述各路放大子单元包括一个低增益放大器和一个高增益放大器。 可选地， 所述的装置， 其中，
所述各路控制子单元釆用以下方式调整各路放大单元中高增益放大器的 直流偏置量： 用直流偏置归零控制器调整所述高增益放大器的直流偏置量控 制脚， 以调整所述高增益放大器的直流偏置量。 可选地， 所述的装置， 其中， 所述各路控制子单元包括模数釆样器和数 字处理单元实现： 所述模数釆样器设置为对经过该路放大子单元处理的峰值检测信号进行 模数釆样， 并输入所述数字处理单元；
所述数字处理单元设置为调整所述高增益放大器的直流偏置量， 直到经 过高增益放大器处理后的峰值检测信号直流分量为零。 可选地， 所述的装置， 其中， 所述各路控制子单元设置为在所述信号叠加单元在该路偏置点上叠加负 向抖动的抖动信号时， 釆样该路放大子单元处理后的峰值检测信号， 在所述 信号叠加单元在该路偏置点上叠加正向抖动的抖动信号时， 釆样该路放大子 单元处理后的峰值检测信号， 并根据负向抖动时釆样的峰值检测信号和正向 抖动时釆样的峰值检测信号的差值大小调整所述 DQPSK解调器的该路偏置 点位置。
本发明实施方式的方法及装置对双平衡接收机峰值检测信号放大电路的 直流偏置做了动态控制， 故可提高峰值检测信号的放大倍率， 进而提高 DQPSK解调器偏置点控制的精度， 优化了解调性能。 另外， 本发明实施方 式的方法及装置与传统的偏置点控制方案相比， 具有原理直观， 实现方便快 捷， 易于数字化等优点。
附图概述 图 1为现有技术中偏置点电压与峰值检测信号之间的关系及低增益放大 下的峰值检测信号输出示意图； 图 2为现有技术中基于峰值检测信号的 DQPSK解调器偏置点控制装置 结构示意图； 图 3为本发明实施例 1中叠加的周期性抖动信号的波形示意图； 图 4为本发明实施例 1中偏置点电压与峰值检测信号之间的关系及高增 益放大下的峰值检测信号输出示意图； 图 5为本发明实施例 2提出的 DQPSK解调器偏置点控制装置示意图； 图 6为本发明实施例 3提出的 DQPSK解调器偏置点控制装置示意图； 图 7为本发明实施例 3中 FPGA实现 DC归零控制功能的流程示意图。
本发明的较佳实施方式 下文将结合附图对本发明的实施例作详细说明。 需要说明的是， 在不冲 突的前提下， 本申请的实施例和实施例中的特征可以任意相互组合。
在目前 DQPSK解调器的 I路和 Q路的相位偏置点调整过程中， 由于釆 集的峰值检测信号中含有直流信号， 故对峰值检测信号的放大并未釆用高增 益放大（否则放大器会出现饱和）。 而因此导致输入到 DLI调整控制器的信 号幅度有限， 从而影响控制的精度， 进而劣化 DQPSK解调器的性能。 针对 这种情况，申请人首次想到增加可动态调整直流偏置的高增益放大处理操作， 以提高控制精度， 优化 DQPSK调制器的接收性能。
实施例 1 本实施例提出一种 DQPSK解调器偏置点控制方法， 该方法的实现过程 下：
在 DQPSK解调器的 I路和 Q路这两路偏置点驱动电路上分别叠加周期 性抖动信号后输入给双平衡接收机， 双平衡接收机对输入光信号进行解调， 并生成两路峰值检测信号， 然后对各路峰值检测信号依次进行低增益放大和 高增益放大， 根据两级放大后的各路峰值检测信号的大小变化， 分别调整 DQPSK解调器的各路偏置点位置； 其中， 周期性抖动信号的每个周期内包括无抖动、 负向抖动和正向抖动 (本实施例中的周期性抖动信号如图 3所示。 在其他场景中， 周期性抖动信 号中的无抖动、 负向抖动以及正向抖动的时间先后顺序可以任意调整） 。 而 在各路偏置点上叠加的周期性抖动信号为无抖动时， 分别调整各路峰值检测 信号所要进行的高增益放大的直流偏置量， 直到高增益放大后的峰值检测信 号直流分量为零， 此时即消除了经过高增益放大的峰值检测信号中的直流信 号。
而在各路偏置点上叠加的周期性拉动信号为负向抖动和正向抖动时， 针 对各路峰值检测信号的操作是， 根据负向抖动时该路峰值检测信号与正向抖 动时该路峰值检测信号的差值大小调整所述 DQPSK解调器的该路偏置点位 置即可。 以 I路峰值检测信号为例说明该调整过程， 设在负向抖动时间内， 经过低增益和高增益两级放大处理后的峰值检测信号为 IpeakQ, 在正向抖动时 间内，经过低增益和高增益两级放大处理后的峰值检测信号为 Ipeakl，根据 Ipeak0 与 Ipeak 々差值大小调整 I路偏置点的大小即可。 其中： 当 IpeakO - lpeakl<0时， 将偏置点调小；
当 Ipeak0 - Ipeakl>0时， 则将偏置点调大； 当 IpeakO - Ipeak尸 0时， 则不调整。
对各路峰值检测信号依次进行低增益放大和高增益放大可以是将各路峰 值检测信号先通过一个低增益放大器放大， 再经过一个高增益放大器放大。 这样， 当在各路偏置点上叠加的周期性抖动信号为无抖动时， 通过直流偏置 控制器（本实施例釆用具有直流偏置功能的直流（Direct Current, DC )归零 控制器） 来调整各路峰值检测信号所要经过的高增益放大器的直流偏置量控 制脚（即能够影响输出直流偏置的输入信号） , 即可消除高增益放大的峰值 检测信号中的直流信号。 图 4所示即为釆用了本实施例的方案后， 偏置点电 压与峰值检测信号之间的关系及高增益放大下的峰值检测信号输出。 还有一些方案中， 依次通过低增益放大器和高增益放大器对各路峰值检 测信号进行放大后， 可以再对各路峰值检测信号进行模数釆样， 釆样的峰值 检测信号输入到数字处理单元（例如，现场可编程门阵列（ Field Programmable Gate Array, FPGA ) ) , 由数据处理单元调整高增益放大器的直流偏置量， 来消除高增益放大的峰值检测信号中的直流信号。
实施例 2
本实施例提出一种 DQPSK解调器偏置点控制装置，其结构如图 5所示。 下面介绍各部分的组成。
信号叠加单元， 在 DQPSK解调器的两路偏置点上分别叠加周期性抖动 信号， 该周期性抖动信号的每个周期内包括无抖动、 负向抖动和正向抖动。 其中， 在每个周期内无抖动、 负向抖动和正向抖动的时间先后顺序可任意调 整 本实施例中， 信号叠加单元可分为 I路信号叠加子单元 501A和 Q路信 号叠加单元 501B, 详见图 5所示。 双平衡接收机 502, 对输入光信号进行解调， 并输出可以用于 DQPSK 解调器偏置点控制的两路峰值检测信号；
放大单元， 包括 I路放大子单元 503A和 Q路放大子单元 503B, 各路放 大子单元， 分别对双平衡接收机生成的各路峰值检测信号依次进行低增益放 大和高增益放大；
本实施例中， 各路放大子单元釆用一个低增益放大器和一个高增益放大 器组成， 如图 5所示。 控制单元， 包括 I路控制子单元 504A和 Q路控制子单元 504B, 各路控 制子单元， 分别根据各路放大单元处理后的峰值检测信号的大小变化， 调整 DQPSK解调器的各路偏置点位置， 其中， 信号叠加单元在两路偏置点上叠 加的周期性抖动信号为无抖动时， 各路控制子单元， 分别调整各路放大单元 中所要进行的高增益放大的直流偏置量， 直到高增益放大后的峰值检测信号 直流分量为零。
本实施例中， I路控制子单元 504A釆用一个 DLI调整控制器 505A和一 个 DC归零控制器 506A构成， Q路控制子单元 504B釆用一个 DLI调整控制 器 505B和一个 DC归零控制器 506B构成。各路控制子单元在信号叠加单元 叠加无抖动的抖动信号的时间内， 禁能 DLI调整控制器， 使能 DC归零控制 器， 此时， 使能的 DC归零控制器根据经过了两级放大的峰值检测信号 （此 时可认为峰值检测信号为 Ipeak )的大小，调整高增益放大器的直流偏置量控 制脚， 直到将 Ipeak调整为 0为止， 此时即消除了高增益放大的峰值检测信 号中的直流信号。 而在信号叠加单元叠加 "负向抖动" 和 "正向抖动" 时间 内， 禁能 DC归零控制器， 使能 DLI调整控制器， 并根据负向抖动时经过放 大处理的峰值检测信号（假设为 IpeakQ ) , 以及正向抖动时经过放大处理的峰 值检测信号 （假设为 Ipeakl ) 的差值大小调整偏置点的位置。 其中， Ipeak0 - lpeaki<0时， DLI调整控制器将偏置点调小； 当 IpeakQ - lpeaki>0时， DLI调整控 制器则将偏置点调大； 当 Ipeako - Ipeakl=0时， DLI调整控制器则不调整。 实施例 3
本实施再提供一种 DQPSK解调器偏置点控制装置， 其不同于实施例 2 之处在于， 将各路控制单元集成到数字处理单元中。 本实施例中的数字处理 单元釆用了一个 FPGA芯片来实现， 如图 6所示。
DQPSK调制格式的输入光首先通过 DQPSK解调器 （601 ) , 将调制光 中的调制信息解调出来， 形成 I路、 Q路两路的光输出。 以 I路为例， I路的 光输出 ¾,c。s, ¾,des输入到双平衡接收机（602 ) , 双平衡接收机将光信号转 变为电信号， 同时输出 I路的峰值检测信号。 该峰值检测信号经过低增益放 大器（603A )和高增益放大器（604A )的两级放大， 经过高增益放大后的峰 值检测信号由本实施例中所釆用的模拟数字转换器 （Analog to Digital Converter, ADC ) ( 605 A )釆集进 FPGA ( 610 ) , 由 FPGA实现 I路 DLI 调整控制和 I路 DC归零控制功能。 另外， FPGA上还连接有两个数字模拟 转换器（ Digital to Analog Converter, DAC ) ( 606A、 607A ) , 通过 606A 可以对 I路高增益放大器的直流偏置进行调整，而通过 607A则可以对 I路偏 置点进行调整控制。
其中， FPGA实现 DC归零控制功能的过程， 即对高增益放大器直流偏 置的控制过程， 如图 7所示。 先利用比较器（701 ) ， 将 ADC ( 605A )釆集 到的高增益放大器输出值（即经过两级放大的峰值检测信号），与预设值（本 实施例中预设值为 0 ) , 进行比较。 得到其差值（ERROR ) , 该差值经过比 例放大环节 （702 )放大 K倍， 得到 K*ERROR。 该误差信号再输入到累加 器（703 ) ， 形成输出去反馈控制高增益放大器的直流偏置调整端。
本领域普通技术人员可以理解上述方法中的全部或部分步骤可通过程序 来指令相关硬件完成， 所述程序可以存储于计算机可读存储介质中， 如只读 存储器、 磁盘或光盘等。 可选地， 上述实施例的全部或部分步骤也可以使用 一个或多个集成电路来实现。 相应地， 上述实施例中的各模块 /单元可以釆用 硬件的形式实现， 也可以釆用软件功能模块的形式实现。 本发明不限制于任 何特定形式的硬件和软件的结合。
从上述实施例可以看出， 本申请的技术方案对峰值检测信号进行了两级 放大， 且对放大电路的直流偏置做了动态控制， 故可提高峰值检测信号的放 大倍率， 进而提高 DQPSK解调器偏置点控制的精度， 优化了解调性能。
以上所述， 仅为本发明的较佳实例而已， 并非用于限定本发明的保护范 围。 凡在本发明的精神和原则之内， 所做的任何修改、 等同替换、 改进等， 均应包含在本发明的保护范围之内。
工业实用性 本发明实施方式的一种差分四相相移键控 （DQPSK )解调器偏置点控 制方法和装置， 对峰值检测信号进行了两级放大， 且对放大电路的直流偏置 做了动态控制， 可以提高峰值检测信号的放大倍率， 进而提高 DQPSK解调 器偏置点控制的精度， 优化了解调性能。

Claims

权 利 要 求 书
1、 一种差分四相相移键控（DQPSK )解调器偏置点控制方法， 其包括： 在 DQPSK解调器的两路偏置点上分别叠加周期性抖动信号后输入给双 平衡接收机， 再对所述双平衡接收机输出的两路峰值检测信号依次进行低增 益放大和高增益放大， 根据两级放大后的两路峰值检测信号的大小变化， 分 别调整 DQPSK解调器的两路偏置点位置；
其中， 所述周期性抖动信号的每个周期内包括无抖动、 负向抖动和正向 抖动， 当在各路偏置点上叠加的周期性抖动信号为无抖动时， 分别调整各路 峰值检测信号所要进行的高增益放大的直流偏置量， 直到高增益放大后的峰 值检测信号直流分量为零。
2、 如权利要求 1所述的方法， 其中，
所述对所述双平衡接收机输出的两路峰值检测信号依次进行低增益放大 和高增益放大的步骤包括：
将两路峰值检测信号先通过低增益放大器放大， 再经过高增益放大器放 大。
3、 如权利要求 2所述的方法， 其中，
所述分别调整各路峰值检测信号所要进行的高增益放大的直流偏置量， 直到高增益放大后的峰值检测信号直流分量为零的步骤包括：
通过直流偏置归零控制器分别调整所述各路峰值检测信号所要经过的高 增益放大器的直流偏置量控制脚， 直到经过高增益放大器处理后的峰值检测 信号直流分量为零。
4、 如权利要求 2所述的方法， 其中，
所述分别调整各路峰值检测信号所要进行的高增益放大的直流偏置量， 直到高增益放大后的峰值检测信号直流分量为零的步骤包括：
分别对所述各路峰值检测信号进行模数釆样， 并输入数字处理单元， 通 过所述数字处理单元调整所述高增益放大器的直流偏置量， 直到经过高增益 放大器处理后的峰值检测信号直流分量为零。
5、 如权利要求 1至 4任一项所述的方法， 其中， 所述根据两级放大后的两路峰值检测信号的大小变化，分别调整 DQPSK 解调器的两路偏置点位置的步骤包括： 针对各路峰值检测信号， 根据负向抖动时放大处理后的该路峰值检测信 号与正向抖动时放大处理后的该路峰值检测信号的差值大小调整所述
DQPSK解调器的该路偏置点位置。
6、 一种差分四相相移键控（DQPSK )解调器偏置点控制装置， 其包括： 信号叠加单元， 其设置为在 DQPSK解调器的两路偏置点上分别叠加周 期性抖动信号，该抖动信号的每个周期内包括无抖动、 负向抖动和正向抖动； 双平衡接收机， 其设置为对两路光信号进行光电转换， 并生成两路峰值 检测信号； 放大单元， 其包括 I路放大子单元和 Q路放大子单元， 各路放大子单元 设置为分别对所述双平衡接收机生成的各路峰值检测信号依次进行低增益放 大和高增益放大；
控制单元， 其包括 I路控制子单元和 Q路控制子单元， 各路控制子单元 其设置分别根据各路放大单元处理后的峰值检测信号的大小变化， 调整 DQPSK解调器的各路偏置点位置； 其中， 所述信号叠加单元在两路偏置点上叠加无抖动的抖动信号时， 各 路控制子单元是设置为分别调整各路放大单元中所要进行的高增益放大的直 流偏置量， 直到高增益放大后的峰值检测信号直流分量为零。
7、 如权利要求 6所述的装置， 其中， 所述各路放大子单元包括一个低增益放大器和一个高增益放大器。
8、 如权利要求 7所述的装置， 其中， 所述各路控制子单元釆用以下方式调整各路放大单元中高增益放大器的 直流偏置量： 用直流偏置归零控制器调整所述高增益放大器的直流偏置量控 制脚， 以调整所述高增益放大器的直流偏置量。
9、 如权利要求 7 所述的装置， 其中， 所述各路控制子单元包括模数釆 样器和数字处理单元实现： 所述模数釆样器设置为对经过该路放大子单元处理的峰值检测信号进行 模数釆样， 并输入所述数字处理单元； 所述数字处理单元设置为调整所述高增益放大器的直流偏置量， 直到经 过高增益放大器处理后的峰值检测信号直流分量为零。
10、 如权利要求 6至 9任一项所述的装置， 其中， 所述各路控制子单元设置为在所述信号叠加单元在该路偏置点上叠加负 向抖动的抖动信号时， 釆样该路放大子单元处理后的峰值检测信号， 在所述 信号叠加单元在该路偏置点上叠加正向抖动的抖动信号时， 釆样该路放大子 单元处理后的峰值检测信号， 并根据负向抖动时釆样的峰值检测信号和正向 抖动时釆样的峰值检测信号的差值大小调整所述 DQPSK解调器的该路偏置 点位置。
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