WO2012169271A1 - スイッチング回路 - Google Patents

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WO2012169271A1
WO2012169271A1 PCT/JP2012/058991 JP2012058991W WO2012169271A1 WO 2012169271 A1 WO2012169271 A1 WO 2012169271A1 JP 2012058991 W JP2012058991 W JP 2012058991W WO 2012169271 A1 WO2012169271 A1 WO 2012169271A1
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semiconductor switch
capacitance
terminal
switch element
circuit
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PCT/JP2012/058991
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藤川　一洋
信夫 志賀
大平　孝
和千 和田
和也 石岡
Original Assignee
住友電気工業株式会社
国立大学法人豊橋技術科学大学
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    • H03K17/04—Modifications for accelerating switching
    • H03K17/041—Modifications for accelerating switching without feedback from the output circuit to the control circuit
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    • H—ELECTRICITY
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    • H03K2217/009—Resonant driver circuits

Definitions

  • the present invention relates to a switching circuit.
  • Patent Document 1 A switching circuit using a semiconductor switching element such as a transistor is known (see Patent Document 1). Due to the presence of parasitic capacitance due to the configuration of the semiconductor switch element, charging / discharging time of the parasitic capacitance occurs in the switching operation of the semiconductor switch element. As a method for shortening the charge / discharge time of such parasitic capacitance, in Patent Document 1, the semiconductor switch element is overdriven.
  • An object of the present invention is to provide a switching circuit capable of improving the switching speed and improving the power efficiency without using overdrive.
  • a switching circuit includes at least one semiconductor switch element having an input terminal, an output terminal, and a common terminal, and by applying a pulse signal between the input terminal and the common terminal, It is a switching circuit that switches current between an output terminal and a common terminal.
  • the switching circuit includes a capacitance suppressing element unit connected to at least one of the input terminal and the output terminal, the input terminal and the common terminal, and the output terminal and the common terminal.
  • the capacitance suppression element unit includes a capacitance suppression element having a parasitic capacitance between terminals of a semiconductor switch element to which the capacitance suppression element unit is connected at a frequency N times (N is an integer of 1 or more) the clock frequency of the pulse signal. Reduced compared to when no part is connected.
  • a switching circuit includes four semiconductor switch elements each having an input terminal, an output terminal, and a common terminal, and the output terminal of the first semiconductor switch element among the four semiconductor switch elements. Are connected to the output terminal of the third semiconductor switch element of the four semiconductor switch elements, and the common terminal of the second semiconductor switch element of the four semiconductor switch elements is connected to the output terminal of the four semiconductor switch elements.
  • a common terminal of the fourth semiconductor switch element is connected, a common terminal of the first semiconductor switch element is connected to an output terminal of the second semiconductor switch element, and a common terminal of the third semiconductor switch element is The second and third semiconductors are connected when the output terminals of the four semiconductor switch elements are connected and the first and fourth semiconductor switch elements are in the ON state.
  • the first to fourth semiconductor switch elements are turned off so that the switch element is turned off and the second and third semiconductor switch elements are turned on when the first and fourth semiconductor switch elements are turned off.
  • This is a switching circuit in which a pulse signal is applied to each input terminal.
  • the switching circuit includes at least one of an input terminal and an output terminal of at least one of the four semiconductor switch elements, an input terminal and the common terminal, and an output terminal and the common terminal.
  • the capacitance suppression element unit has a capacitance suppression element having a parasitic capacitance between terminals of a semiconductor switch element to which the capacitance suppression element unit is connected at a frequency N times (N is an integer of 1 or more) the clock frequency of the pulse signal. Reduced compared to when no part is connected.
  • the influence of the parasitic capacitance itself existing in the semiconductor switch element is reduced by the capacitance suppressing element portion. Therefore, the switching speed can be improved and power efficiency can be improved regardless of overdrive.
  • the switching circuit includes a first capacitance element connected between an output terminal of the second semiconductor switch element and an input terminal of the fourth semiconductor switch element, and a second semiconductor.
  • a second capacitance element connected between the input terminal of the switch element and the output terminal of the fourth semiconductor switch element may be further provided.
  • the first capacitance element has a parasitic capacitance between the input terminal and the output terminal of the fourth semiconductor switch element that is N times the clock frequency of the pulse signal supplied to the fourth semiconductor switch element. At a frequency of (N is an integer of 1 or more), it may have a capacity that is reduced as compared with the case where the first capacitance element is not connected.
  • the second capacitance element has a parasitic capacitance between the input terminal and the output terminal of the second semiconductor switch element, which is N times the clock frequency of the pulse signal supplied to the second semiconductor switch element (N May have a reduced capacity at a frequency of 1 or more) than when the second capacitance element is not connected.
  • the pulse signal may be a PWM signal.
  • the capacitance suppressing element unit can be configured to satisfy the equations (1) and (2) when the reactance of the capacitance suppressing element unit is a function X ( ⁇ ) of the angular frequency.
  • j represents an imaginary unit
  • ⁇ 0 is the product of the clock frequency of the PWM signal and 2 ⁇
  • ⁇ M is the product of the modulation frequency of the PWM signal and 2 ⁇ .
  • C X is a parasitic capacitance between the terminals of the semiconductor switch element, and is a parasitic capacitance between the terminals of the semiconductor switch element to which the capacitance suppressing element portion is connected
  • R CO is connected to the capacitance suppressing element portion.
  • It is the output impedance of the drive circuit that is connected to the input terminal of the semiconductor switch element and supplies the PWM signal.
  • the capacitance suppressing element unit can be connected between an input terminal and an output terminal of the semiconductor switch element.
  • the parasitic capacitance of the semiconductor switch element which is a parasitic capacitance between the input terminal and the output terminal, can be reduced by the capacitance suppressing element unit.
  • the capacitance suppressing element unit may include first to Nth circuit units connected in series.
  • the first circuit unit can be configured by an inductance element and a capacitance element connected in series
  • the i-th circuit unit (i is an integer of 2 to N) of the second to N-th circuit units. ) May be composed of an inductance element and a capacitance element connected in parallel.
  • the element values of the inductance element and the capacitance element included in the first circuit unit are L 0 and C 0, and the element values of the inductance element and the capacitance element included in the i- th circuit unit are L i ⁇ 1 and C 0 , respectively.
  • L i-1 can be 1 / (C i-1 ( ⁇ p (i-1) ) 2 ).
  • FIG. 1 is a circuit diagram showing a schematic configuration of a switching circuit according to a first embodiment.
  • 2 is a diagram illustrating an example of an arrangement relationship between a parasitic capacitance and a capacitance suppressing element portion of the semiconductor switch element used in FIG. 1. It is drawing which shows the relationship between the reactance curve of a capacity
  • FIG. 2 is a circuit diagram for simulation corresponding to the switching circuit shown in FIG. 1.
  • 16 is a diagram showing a simulation result when the parasitic capacitance C GD of the four semiconductor switch elements shown in FIG. 15 is set to zero.
  • 16 is a diagram showing a simulation result when the parasitic capacitance C GD of the upper two semiconductor switch elements in FIG. 15 is set to zero.
  • FIG. 16 is a diagram illustrating a simulation result in a case where the parasitic capacitance C GD of the upper two semiconductor switch elements in FIG. 15 is set to 0 and connection of capacitance elements is assumed.
  • FIG. 1 is a circuit diagram showing a schematic configuration of a switching circuit 10 according to the first embodiment.
  • the switching circuit 10 includes a semiconductor switch element 20a and a semiconductor switch element 20b.
  • the switching circuit 10 may include a drive circuit 30 that drives the semiconductor switch elements 20a and 20b.
  • the semiconductor switch elements 20a and 20b are both MOS field effect transistors (MOSFETs). Examples of MOSFETs include power MOSFETs.
  • MOSFETs include MOS field effect transistors.
  • the configuration and device characteristics of the semiconductor switch elements 20a and 20b are the same. However, the configuration and device characteristics of the semiconductor switch elements 20a and 20b may be different.
  • the semiconductor switch element 20a has a gate terminal 21a as an input terminal, a drain terminal 22a as an output terminal, and a source terminal 23a as a common terminal.
  • the semiconductor switch element 20b has a gate terminal 21b as an input terminal, a drain terminal 22b as an output terminal, and a source terminal 23b as a common terminal.
  • the drain terminal 22 a of the semiconductor switch element 20 a is connected to the first power supply 40.
  • the first power supply 40 supplies a positive voltage V DD to the drain terminal 22a.
  • An example of the positive voltage V DD is 400V.
  • the source terminal 23a of the semiconductor switch element 20a is connected to the drain terminal 22b of the semiconductor switch element 20b. In this case, the semiconductor switch element 20a and the semiconductor switch element 20b are connected in series.
  • the source terminal 23 b of the semiconductor switch element 20 b is connected to the second power supply 41.
  • the second power source 41 supplies a negative voltage V SS to the source terminal 23b.
  • the negative voltage V SS may be ⁇ V DD .
  • the diode D1 connected between the drain terminal 22a and the source terminal 23a of the semiconductor switch element 20a and the diode D2 connected to the drain terminal 22b and the source terminal 23b of the semiconductor switch element 20b are parasitic on the semiconductor switch elements 20a and 20b. It represents a diode.
  • the semiconductor switch elements 20a and 20b are MOS field effect transistors, they are described as parasitic diodes.
  • the diodes D1 and D2 can be connected to the semiconductor switch elements 20a and 20b as protective diodes. In this case, as shown in FIG.
  • the cathode terminals of the diodes D1 and D2 can be connected to the drain terminals 22a and 22b, respectively, and the anode terminals of the diodes D1 and D2 can be connected to the source terminals 23a and 23b.
  • the diodes D1 and D2 are described as parasitic diodes of the semiconductor switch elements 20a and 20b, and therefore may be omitted.
  • the drive circuit 30 is a gate drive circuit that performs pulse width modulation (PWM) control on the semiconductor switch elements 20a and 20b.
  • the drive circuit 30 is connected to gate terminals (input terminals) 21a and 21b of the semiconductor switch elements 20a and 20b, respectively.
  • the drive circuit 30 supplies a PWM signal as a positive-phase pulse signal to the gate terminal 21a of the semiconductor switch element 20a, and supplies a PWM signal as a reverse-phase pulse signal to the gate terminal 21b of the semiconductor switch element 20b.
  • the PWM signal has a modulation frequency f M and a clock frequency f CLK as a switching frequency for switching the semiconductor switches 20a and 20b.
  • PWM signal can be generated by comparing the triangular wave with the signal wave having a modulation frequency f M (e.g., a sine wave) of the clock frequency f CLK comparator or the like.
  • a circuit unit that supplies a PWM signal to the semiconductor switch element 20 a is described as a first drive circuit unit 31, and a circuit unit that supplies a PWM signal to the semiconductor switch element 20 b is described as a second drive circuit unit 32.
  • Each of the first and second drive circuit units 31 and 32 is connected to the negative electrodes of the third power supplies 42a and 42b, respectively.
  • the positive electrodes of the third power supplies 42a and 42b are connected to the source terminals 23a and 23b of the semiconductor switch elements 20a and 20b, respectively.
  • a predetermined negative voltage for example, -11 V
  • the connection point between the drain terminal 22b of the source terminal 23a and the semiconductor switching element 20b of the semiconductor switching elements 20a, one end of the inductance element L L as inductive load is connected.
  • the other end of the inductance element L L, the resistance R L, one end of which is grounded is connected.
  • An example of the element value of the inductance element L L is 2.5 mH.
  • An example of the resistance value of the resistor RL is 10 ⁇ .
  • a pulse signal is supplied from the first drive circuit unit 31 between the gate terminal 21a and the source terminal 23a.
  • An ON state in which a current can flow between the drain terminal 22a and the source terminal 23a in response to switching between the Hi level and the Low level in the PWM signal as a pulse signal, and no current flows between the drain terminal 22a and the source terminal 23a.
  • the semiconductor switch element 20a is controlled in the OFF state.
  • the PWM signal supplied from the first drive circuit unit 31 to the semiconductor switch element 20a is in the positive phase.
  • the PWM signal supplied from the second drive circuit unit 32 to the semiconductor switch element 20b has a reverse phase. Therefore, when the semiconductor switch element 20a is in the ON state, the semiconductor switch element 20b is in the OFF state.
  • a current flows from the drain terminal 22a to the source terminal 23a. This current, since the semiconductor switching element 20b is OFF, flows in the coil of the inductance element L L.
  • the semiconductor switch element 20a when the semiconductor switch element 20a is in the OFF state, the semiconductor switch element 20b is in the ON state.
  • the current from the semiconductor switching elements 20a does not flow in the inductance element L L
  • a current flows from the inductance element L L side to the semiconductor switching element 20b. Therefore, the direction of the current flowing through the inductance L L by switching the ON / OFF of the semiconductor switching elements 20a (or semiconductor switch element 20b) is switched as shown by the arrow A1 and the arrow A2 in FIG.
  • capacitance suppressing element portions 50a and 50b are connected to the semiconductor switch elements 20a and 20b. ing.
  • the capacitance suppressing element units 50a and 50b are element units for suppressing the influence of parasitic capacitances existing in the semiconductor switch elements 20a and 20b, respectively.
  • the capacitance suppressing element units 50a and 50b will be described.
  • the semiconductor switch elements 20a and 20b are assumed to have the same configuration. Therefore, the semiconductor switch elements 20a and 20b are referred to as the semiconductor switch element 20 unless otherwise described. The same applies to the notation of each terminal included in each of the semiconductor switch elements 20a and 20b. Further, since the semiconductor switch elements 20a and 20b have the same configuration, the configuration of the capacitance suppressing element portions 50a and 50b can be the same. Therefore, the capacitance suppression element units 50a and 50b will be referred to as the capacitance suppression element unit 50 unless otherwise described.
  • FIG. 2 is a drawing for explaining the relationship between the parasitic capacitance existing in the semiconductor switch element and the capacitance suppressing element portion.
  • parasitic capacitances C GS , C GD , and C DS exist between the terminals of the semiconductor switch element 20.
  • the parasitic capacitances C GS , C GD , C DS are represented as capacitance elements.
  • the semiconductor switching element 20, the parasitic capacitance C GS, C GD, in order to suppress at least one C DS, at least one capacitor suppressing element unit 50 are connected.
  • the capacitance suppression element unit 50 is connected between terminals where the parasitic capacitances C GS , C GD , and C DS to be suppressed exist.
  • the capacitance suppression element unit 50 is connected in parallel to the parasitic capacitances C GS , C GD , C DS to be suppressed.
  • FIG. 2 as an example, a mode in which the capacitance suppressing element unit 50 is connected between the gate terminal 21 and the drain terminal 22 to suppress the parasitic capacitance C GD is illustrated.
  • the parasitic capacitance that should be suppressed by the capacitance suppression element unit 50 is referred to as a parasitic capacitance C X.
  • the capacitance suppressing element unit 50 suppresses the parasitic capacitance C X of the semiconductor switch element 20 at a frequency N times the clock frequency of the PWM signal.
  • the capacitance suppressing element unit 50 is configured to satisfy the following condition.
  • the output impedance R C0 with respect to the semiconductor switching elements 20a is the output impedance of the first driver circuit 31 is represented between the first driving circuit 31 and a source terminal 23a This corresponds to the resistance value of the resistor RCO .
  • the output impedance R C0 with respect to the semiconductor switching element 20b is the output impedance of the second drive circuit section 32, between the second drive circuit section 32 and the source terminal 23b This corresponds to the resistance value of the resistor Rco shown in FIG.
  • the capacitance suppressing element unit 50 is X ( ⁇ ) as a function of the angular frequency ⁇
  • the above (i) is expressed by the equation (5)
  • (ii) is expressed by the equation (6). That is, the capacitance suppressing element unit 50 is configured to satisfy the expressions (5) and (6).
  • X ( ⁇ ) is also referred to as a reactance curve of the capacitance suppressing element unit 50.
  • j represents an imaginary unit.
  • ⁇ 0 is the product of the clock frequency f CLK of the PWM signal and 2 ⁇ .
  • omega M is the product of the modulation frequency f M and 2 ⁇ of the PWM signal.
  • C X is a parasitic capacitance between the terminals of the semiconductor switch element 20 to which the capacitance suppressing element unit 50 is connected.
  • Cx C GD .
  • R CO is an output impedance of the drive circuit 30 connected to the gate terminal 21 of the semiconductor switch element 20 as described above.
  • ⁇ may be sufficiently larger than 1, but ⁇ may be 10 or more, for example. ⁇ can be 100 or more.
  • the capacitance suppression element unit 50 is connected between the terminals of the parasitic capacitances C X to be canceled out of the parasitic capacitances C GS , C GD , C DS between the terminals of the semiconductor switch element 20, the capacitance is suppressed with respect to the parasitic capacitance C X.
  • the element units 50 are connected in parallel. If the capacitance suppression element unit 50 satisfies the expressions (5) and (6), the combined impedance of the capacitance suppression element unit 50 and the parasitic capacitance C X parallel thereto is the Nth order of the clock frequency f CLK of the PWM signal. It becomes a very large value (for example, infinity ( ⁇ )) at the harmonic.
  • the semiconductor switch element 20 to which the capacitance suppressing element unit 50 satisfying the expression (5) is connected operates in the same manner as when the parasitic capacitance C X between the terminals to which the capacitance suppressing element unit 50 is connected does not substantially exist. Can do. That is, in the operation of the semiconductor switch element 20, the capacitance suppression element unit 50 can reduce the parasitic capacitance C X of the semiconductor switch element 20.
  • FIG. 3 is a diagram illustrating a relationship between the reactance curve of the capacitance suppressing element unit and the reactance curve of the parasitic capacitance, and corresponds to the diagram illustrating the relationship of Expression (5).
  • the horizontal axis indicates the angular frequency ⁇
  • the vertical axis indicates the reactance [ ⁇ ].
  • a solid line in FIG. 3 indicates a reactance curve X ( ⁇ ) of the capacitance suppressing element unit 50.
  • a one-dot chain line in FIG. 3 represents a reactance curve (1 / ⁇ C X ) of the parasitic capacitance.
  • the reactance curve of the parasitic capacitance C X is a curve showing the absolute value of the reactance of the parasitic capacitance C X.
  • the reactance function X ( ⁇ ) of the capacitance suppression element unit 50 having the minimum number of elements constituting the capacitance suppression element unit 50 can satisfy Expression (7).
  • equation (7) when t is an integer from 1 to N ⁇ 1, ⁇ pt , ⁇ z0 , and ⁇ zt are 0 ⁇ z0 ⁇ 0 and t ⁇ 0 ⁇ pt ⁇ zt ⁇ ( t + 1) is a value determined so as to satisfy ⁇ 0 and satisfy Expression (5) and Expression (6).
  • ⁇ is an arbitrary value determined so as to satisfy the expressions (5) and (6).
  • FIG. 4 is a diagram illustrating an example of a circuit configuration of the capacitance suppressing element unit 50 that satisfies Expression (7).
  • the capacitance suppression element unit 50 includes N first to Nth circuit units 53 1 to 53 N connected in series between terminals 51 and 52 of the capacitance suppression element unit 50.
  • the first circuit portion 53 1 is formed by connecting a capacitance element C 0 and an inductance element L 0 in series. In this case, the first circuit portion 53 1 is serial circuit.
  • N 1
  • the capacitance suppression element section 50 may be constituted of only the first circuit portion 53 1.
  • the circuit portion 53 i of the i of the circuit portion 53 2 to 53 N of the second to N is, the capacitance elements C i-1 and the inductance element L i-1 is connected in parallel.
  • the i-th circuit unit 53 i forms a parallel resonant circuit.
  • the circuit configuration shown in FIG. 4 is also referred to as a basic configuration. In this basic configuration, as shown in FIG. 4, the parasitic capacitance can be reduced with respect to another harmonic by increasing the parallel resonant circuit by one stage.
  • the parasitic capacitance when the parasitic capacitance can be reduced with respect to the Nth-order harmonics, the parasitic capacitance can be reduced with respect to any harmonic other than the Nth-order by increasing the number of stages of the parallel resonant circuit. It can be reduced. Note that the parasitic capacitance does not have to be reduced in the order of higher harmonics. And it does not need to be limited to the harmonic of the adjacent order. For example, the parasitic capacitance may be simply reduced with respect to odd-order harmonics every other order, such as 1, 3, 5, 7,.
  • Expression (5) is expressed as Expressions (8 0 ) to (8 N ⁇ 1 ).
  • equation (10) Substituting equation (9) into equations (8 0 ) to (8 N-1 ) and equation (6), and then performing matrix calculation, yields equation (10).
  • equation (10) 0 ⁇ z0 ⁇ 0, and, t ⁇ 0 ⁇ pt ⁇ zt ⁇ (t + 1) ⁇ 0 ( however, t is 1 ⁇ N-1 integer) omega p1 ⁇ within the scope of
  • omega p1 ⁇ within the scope of
  • Equation (9) and (10) correspond to the following equations (11) and (12).
  • the modulation frequency f M of the PWM signal is 60 Hz
  • ⁇ M 120 ⁇ [rad / s]
  • ⁇ 0 240000 ⁇ [rad / s]
  • Rco 30 [ ⁇ ]
  • ⁇ 100
  • C 1. .9 [nF]
  • ⁇ p1 264000 [rad / s]
  • ⁇ p2 504000 [rad / s]
  • L 0 , C 0 , L 1 , C 1 , L 2 , C 2 are as follows: It is.
  • ⁇ , ⁇ z0 , and ⁇ z1 can be obtained by using L 0 , C 0 , L 1 , C 1 , L 2 , and C 2 obtained by calculation. An example of how to obtain these will be shown.
  • the capacitance suppressing element unit 50 includes the first to Nth circuit units 53 1 to 53 N .
  • the configuration of the capacitance suppressing element unit 50 is not limited to the form of FIG.
  • N 3 and the number of elements is the minimum.
  • capacitance elements and inductance elements are denoted by C 0 , C 1 , C 2 , L 0 , L 1 and L 2 as in FIG. 4. Is determined so as to satisfy Equation (5) and Equation (6).
  • the capacitance suppressing element unit 50 includes six reactance elements.
  • FIGS. 6 (a) to 6 (j), FIGS. 7 (a) to 7 (m), and FIGS. 8 (a) to 8 (h) Since the circuit configuration example when the number of elements included in the unit 50 is the minimum is shown, when N 3, the capacitance suppressing element unit 50 includes at least six reactance elements.
  • C 0 , C 1 , C 2 , L 0 , L 1 and L 2 are denoted by C 0 , C 1 , C 2 , L 0 , L 1 and L 2 as in the case of FIG.
  • C 0 , C 1 , C 2 , L 0 , L 1 and L 2 are expressed as C 0a , C 1a , C 2a , L 2 in Equation (18) in order to distinguish from the case of FIG. Indicated as 0a , L 1a and L 2a .
  • the right side of Expression (16) is transformed to be the right side of Expression (18).
  • the element values of the elements included in each circuit configuration may be obtained in the same manner. That is, equation (11) is modified to represent the characteristics of each circuit configuration. By comparing the coefficients of the rational function before and after the transformation of this formula and using a 3 , a 2 , a 1 , a 0 , b 2 and b 1 , the element values of each circuit configuration are obtained. However, when the element value cannot be determined by the above-described equation modification or the like even if the circuit configuration is determined, the element value may be determined using a numerical analysis method.
  • each element value of the capacitance suppressing element unit 50 is determined assuming a circuit configuration as shown in FIG.
  • the circuit configuration of the capacitance suppressing element unit 50 may be designed so as to satisfy the expressions (5) and (6), but can be determined by, for example, a topology search method.
  • An example of a circuit configuration determination method by the topology search method is as follows.
  • a polynomial expressed as a n (s 2 ) n + a n ⁇ 1 (s 2 ) n ⁇ 1 +... + a 0 is defined as D n .
  • s j ⁇ .
  • a polynomial expressed as a n (p 2 ) n + a n ⁇ 1 (p 2 ) n ⁇ 1 +... + a 0 is defined as D n .
  • p 1 / s.
  • the number of elements included in the large capacity suppression element unit 50 is determined by the order of harmonics to be suppressed, that is, the value of N.
  • the number of capacitance elements and inductance elements is the same.
  • Rule A Each element is connected to a different relay node or terminal at both ends.
  • Rule B Do not connect three or more elements in parallel between the same contacts.
  • Rule C The same applies to the rule B dual.
  • Rule D Do not form a closed circuit in which only two elements are connected in series to a node and return to the same node.
  • Rule E When a plurality of partial two-terminal circuits are connected in series, the ones whose order is changed are regarded as the same.
  • Rule F A circuit in which the remaining element is connected in parallel with one element between both terminals of the capacitance suppressing element unit 50 is excluded.
  • the circuit configuration of the capacitance suppressing element unit 50 can be determined more quickly.
  • the capacitance suppressing element unit 50 is connected to the semiconductor switch element 20.
  • the capacitance suppressing element unit 50 is designed to satisfy the expressions (5) and (6). Therefore, it can be considered that the parasitic capacitance C X between the terminals of the semiconductor switch element 20 to which the capacitance suppression element unit 50 is connected is substantially absent up to the Nth harmonic of the clock frequency f CLK of the PWM signal. That is, the parasitic capacitance C X is neutralized by the capacitance suppressing element unit 50. Therefore, the time required for charging / discharging the parasitic capacitance CX is reduced, so that the switching speed of the semiconductor switch element 20 can be increased. As a result, the switching speed of the switching circuit 10 can be increased and the power efficiency of the switching circuit 10 can be improved.
  • the capacitance suppression element portion 50a is connected to the gate terminal 21a and the drain terminal 22a of the semiconductor switching elements 20a, parasitic capacitance C GD of the semiconductor switching elements 20a may be canceled. Similarly, the parasitic capacitance G GD of the semiconductor switch element 20b can be canceled by the capacitance suppression element unit 50b.
  • overdrive As a method of speeding up switching of the switching circuit 10 using the semiconductor switch element 20, overdrive can be considered.
  • the configuration of the drive circuit 30 may be complicated as compared with the case where the overdrive is not performed.
  • the current capacity of the drive circuit 30 needs to be increased. Therefore, the drive circuit 30 becomes larger than the case where overdrive is not performed, or the power efficiency of the switching circuit 10 including the drive circuit 30 is reduced. In this case, even if high-speed switching is realized by overdrive, it may not be possible to improve power efficiency by high-speed switching itself.
  • the parasitic capacitance CX itself is neutralized by the capacitance suppressing element unit 50 to realize high-speed switching. Therefore, without performing overdrive, as described above, the switching speed of the switching circuit 10 can be increased and the power efficiency can be further improved.
  • the capacitance suppressing element unit 50 can be in a state where the parasitic capacitance C X does not substantially exist. However, when the capacitance suppressing element unit 50 is connected, the capacitance suppressing element unit 50 has a parasitic capacitance. It is sufficient that the influence of CX can be reduced.
  • the circuit configuration of the capacitance suppressing element unit 50 and the element value of the element included in the capacitance suppressing element unit 50 are obtained by connecting the capacitance suppressing element unit 50 so that the equivalent capacitance of the terminal value to which the capacitance suppressing element unit 50 is connected is , obtained if a value such that 1/10 as compared to the original parasitic capacitance C x.
  • Element value of the element included in the capacitance suppression element section 50 may be a value such that less than half as compared with the equivalent capacitance originally parasitic capacitance C x.
  • the switching circuit 10 has been described as including an inductance element L L as an inductive load as an example. By providing such an inductive load, the switching circuit 10 can be used for an inverter or the like. Further, by connecting a motor, for example, as a load instead of the inductance element L L , it can be used for driving the motor.
  • FIG. 9 is a diagram illustrating a model of a semiconductor switch element for simulation.
  • the semiconductor switch element 20 As the semiconductor switch element 20, a MOS field effect transistor was assumed.
  • the semiconductor switch element 20 is assumed to have parasitic resistances R G and R I in addition to the parasitic capacitances C GS , C DS , and C GD .
  • FIG. 10 is a circuit diagram for simulation corresponding to the switching circuit 10 shown in FIG.
  • the first drive circuit section 31 and the second drive circuit section 32 of the drive circuit 30 shown in FIG. 1 are displayed as signal sources 61 and 62 corresponding to the semiconductor switch elements 20a and 20b.
  • Each of the semiconductor switch elements 20a and 20b has the configuration shown in FIG.
  • the basic structure shown in FIG. 4 is adopted for the capacitance suppressing element portions 50a and 50b.
  • simulations 1 and 2 were performed as simulations.
  • simulations 1,2, and inductance LL and the voltage at the node between the resistor RL and the output voltage V out.
  • power efficiency was calculated in simulations 1a and 1b based on the conditions described below. Power efficiency is (Output voltage V out ⁇ Output current I out ) / (Supply voltage V DD ⁇ Supply current I EE ) ⁇ 100 (%) Calculated by
  • the output current I out is a current flowing through the inductance L L.
  • the supply current IEE is a current that flows into the drain terminal 22a.
  • THD total harmonic distortion
  • Simulation 2d A simulation was performed for the case where the capacitance suppressing element unit 50 was not connected, and the power efficiency and the duty ratio were calculated.
  • FIG. 11 is a drawing showing calculation results of power efficiency and duty ratio in simulations 2a to 2d.
  • the horizontal axis shows the simulation performed.
  • the vertical axis shows the power efficiency (%) and the time ratio (%).
  • both the power efficiency and the time ratio are improved in the simulations 2 a, 2 b, and 2 c using the capacitance suppression element unit 50, from the result of the simulation 2 d in which the parasitic capacitance C GD is not canceled by the capacitance suppression element unit 50. It can be understood.
  • FIG. 12 is a drawing showing the THD calculation results in simulations 2a, 2b, and 2c.
  • the horizontal axis shows the simulation performed.
  • the vertical axis represents harmonic distortion: THD (%).
  • THD harmonic distortion
  • FIG. 13 is a circuit diagram showing a schematic configuration of a switching circuit according to the second embodiment of the present invention.
  • the switching circuit 70 is a differential switching circuit.
  • the switching circuit 70 includes four semiconductor switch elements 20a, 20b, 20c, and 20d.
  • the semiconductor switch elements 20a to 20d are all the same semiconductor switch elements as in the first embodiment. In the following description, the semiconductor switch elements 20a to 20d may be referred to as the semiconductor switch element 20 as in the case of the first embodiment.
  • the switching circuit 70 can include drive circuits 30a, 30b, 30c, and 30d for supplying PWM signals to the gate terminals 21a, 21b, 21c, and 21d of the semiconductor switch elements 20a, 20b, 20c, and 20d.
  • drive circuits 30a, 30b, 30c, and 30d are connected to each of the four semiconductor switch elements 20a, 20b, 20c, and 20d.
  • one drive circuit is provided. 30.
  • the drive circuit 30 a and the drive circuit 30 b correspond to the first drive circuit unit 31 and the second drive circuit unit 32.
  • a drain terminal (output terminal) 22a of the semiconductor switch element (first semiconductor switch element) 20a is connected to a drain terminal (output terminal) 22c of the semiconductor switch element (third semiconductor switch element) 20c.
  • a source terminal (common terminal) 23b of the semiconductor switch element (second semiconductor switch element) 20b and a source terminal (common terminal) 23d of the semiconductor switch element (fourth semiconductor switch element) 20d are connected.
  • a first power supply 40 and a second power supply 41 are connected to a connection point between the drain terminal 22a and the drain terminal 22c and a connection point between the source terminal 23b and the source terminal 23d, respectively.
  • the first power supply 40 supplies a positive voltage V DD to the drain terminals 22a and 22c.
  • the second power source 41 supplies a negative voltage V SS source terminal 23b, to 23d.
  • the semiconductor switch element 20a and the semiconductor switch element 20b are connected in series as in the first embodiment.
  • the semiconductor switch elements 20c and 20d are also connected in series. That is, the source terminal 23c of the semiconductor switch element 20c and the drain terminal 22d of the semiconductor switch element 20d are connected.
  • a connection point between the source terminal 23 a and the drain terminal 22 b and a connection point between the source terminal 23 c and the drain terminal 22 d are connected via a load 80.
  • the load 80 may be an inductive load such as an inductance element as in the first embodiment, or may be a resistive load.
  • the motor can be driven by connecting a motor as the load 80, for example.
  • Each of the drive circuits 30a and 30d supplies a positive phase PWM signal to the gate terminals 21a and 21d of the semiconductor switch elements 20a and 20d, respectively.
  • each of the drive circuits 30b and 30c supplies a reverse phase PWM signal to the gate terminals 21b and 21c of the semiconductor switch elements 20b and 20c.
  • the clock frequency f CLK of the PWM signal supplied to the gate terminals 21a to 21d is the same.
  • the resistance R C0 between each semiconductor switch element 20a to 20d and the corresponding drive circuit 30a to 30d is the output impedance of the drive circuit 30a to 30d connected to the gate terminal 21a to 21d of each semiconductor switch element 20a to 20d. Represents.
  • Third power sources 42a to 42d are connected between the source terminals 23a to 23d of the semiconductor switch elements 20a to 20d and the drive circuits 30a to 30d.
  • the positive electrodes of the third power supplies 42a to 42d are connected to the corresponding source terminals 23a to 23d, and the negative electrodes of the third power supplies 42a to 42d are connected to the corresponding drive circuits 30a to 30d.
  • a predetermined negative voltage with reference to the source terminals 23a to 23d is supplied to the drive circuits 30a to 30d.
  • the magnitude of the predetermined negative voltage may be the same as the negative voltage supplied from the third power source 42a or the third power source 42b of the first embodiment.
  • a positive-phase PWM signal is supplied to the semiconductor switch elements 20a and 20d by the drive circuit 30a and the drive circuit 30d, while a negative-phase PWM signal is supplied to the semiconductor switch elements 20b and 20c by the drive circuit 30b and the drive circuit 30c.
  • a signal is supplied. Therefore, when the semiconductor switch elements 20a and 20d are in the ON state, the semiconductor switch elements 20b and 20c are in the OFF state, and a current flows in the direction of the arrow B1 in FIG. On the other hand, when the semiconductor switch elements 20a and 20d are in the OFF state, the semiconductor switch elements 20b and 20c are in the ON state, and a current flows in the direction of the arrow B2 in FIG. Therefore, the direction of the current flowing through the load 80 can be switched according to the PWM signal.
  • At least one of the three parasitic capacitances C GS , C GD , C DS of the semiconductor switch elements 20 a, 20 c is suppressed at least in each semiconductor switch element 20 a, 20 c.
  • One capacitance suppressing element part 50a, 50c is connected.
  • the capacitance suppressing element units 50a and 50c are connected between terminals where the parasitic capacitance CX to be suppressed exists.
  • FIG. 13 shows a configuration in which the capacitance suppressing element portions 50a and 50c are connected between the gate terminals 21a and 21c and the drain terminals 22a and 22c in each of the semiconductor switch elements 20a and 20c.
  • the circuit configuration of the capacitance suppressing element portions 50a and 50c can be the same as that of the first embodiment, the description thereof is omitted.
  • the capacitance suppression element units 50a and 50c may be referred to as the capacitance suppression element unit 50 as in the case of the first embodiment.
  • Capacitance elements 90 and 91 are connected. Capacitance C 90 of the capacitance element (first capacitance element) 90, in the N-th harmonic of the PWM signal is substantially equal to the parasitic capacitance C GD between the gate terminal 21d and the drain terminal 22d of the semiconductor switching element 20d. Similarly, the capacitance C 91 of the capacitance element (second capacitance element) 91 is approximately equal to the parasitic capacitance C GD between the gate terminal 21b and the drain terminal 22b of the semiconductor switching element 20b.
  • FIG. 14 is a diagram for explaining the principle that the parasitic capacitance of the semiconductor switch element can be suppressed by connecting the capacitance element.
  • FIG. 14 is a model diagram for calculating the capacitance component expected from the gate terminal 21d in the semiconductor switch element 20d of the differential circuit.
  • a capacitance element 102 is connected between the first terminal 100 and the second terminal 101, and a capacitance similar to that of the capacitance element 102 is provided between the first terminal 100 and the third terminal 103.
  • a capacitance element 104 having the same is connected.
  • Capacitance element 102 represents parasitic capacitance C GD
  • capacitance element 104 corresponds to capacitance element 90.
  • a signal source 105 is connected to the first terminal 100, and voltage sources 106 and 107 are connected to the second terminal 101 and the third terminal 103, respectively.
  • the first terminal 100 corresponds to the gate terminal 21d of the semiconductor switch element 20d.
  • a gate voltage Vx is supplied to the first terminal 100 by the signal source 105 to represent the input of the PWM signal to the gate terminal 21d.
  • the second terminal 101 corresponds to the drain terminal 22d of the semiconductor switch element 20d.
  • the second terminal 101 to represent the voltage of the drain terminal 22 d, the voltage V D is supplied by the voltage source 106.
  • the third terminal 103 corresponds to the drain terminal 22b of the semiconductor switch element 20b. Assuming that the drain potential of the drain terminal 22b of the semiconductor switch element 20b is opposite in phase to the drain potential of the drain terminal 22d of the semiconductor switch element 20d, the drain voltage ( ⁇ V D ) is supplied.
  • the semiconductor switch element 20d has been mainly described here, the same applies to the semiconductor switch element 20b. That is, by providing the capacitance element 91 as shown in FIG. 13, the influence of the parasitic capacitance C GD of the semiconductor switch element 20b can be neutralized or canceled in the Nth harmonic of the PWM signal.
  • the parasitic capacitance C GD between the gate and the drain is more likely to affect the switching speed. Therefore, the switching speed of the semiconductor switch elements 20b and 20d can be increased by reducing the influence of the parasitic capacitance CGD between the gate and drain of the semiconductor switch elements 20b and 20d.
  • the capacitance elements 90 and 91 have been described as neutralizing the influence of the parasitic capacitance C GD .
  • the capacitance elements 90 and 91 only need to reduce or suppress the influence of the parasitic capacitance C GD .
  • the capacity of the capacitance element 90 and 91, as described in the first embodiment, equivalent capacitance by connecting a capacitance element 90, 91, 1/10 and less than the original parasitic capacitance C x It can be set to such a value.
  • the capacitance of the capacitance element 90, 91 may be a value such that less than half as compared with the equivalent capacitance originally parasitic capacitance C x.
  • the influence of the parasitic capacitance CGD is reduced by the capacitance suppressing element portions 50a and 50c.
  • the semiconductor switching element 20b, for 20d, the capacitance elements 90 and 91 thereby reducing the influence of the parasitic capacitance C GD.
  • the switching speed of the semiconductor switch elements 20a to 20d can be increased, and the power efficiency can be improved.
  • the influence of the parasitic capacitance C GD is reduced by using the capacitance suppressing element portions 50a and 50c and the capacitance elements 90 and 91, as in the case of the first embodiment, overdrive is not performed. The switching speed and power efficiency can be improved.
  • the semiconductor switching element 20b since thereby reducing the influence of the parasitic capacitance C GD using the capacitance elements 90 and 91 for 20d, the design of the switching circuit 70 is easier. Therefore, the configuration of the switching circuit 70 is more effective when there is a difference in the device parameters of the semiconductor switch elements 20a to 20d.
  • FIG. 15 is a simulation model corresponding to the switching circuit 70 shown in FIG.
  • the load 80 is represented by a series circuit of an inductance element L L1 , a resistance R L and an inductance element L L2 .
  • the voltage with respect to the ground at the connection point between the source terminal 23a of the semiconductor switch element 20a and the drain terminal 22b of the semiconductor switch element 20b was set as the output voltage Vout .
  • the configuration of the semiconductor switch elements 20a to 20d is the configuration shown in FIG. 9 as in the case of the first embodiment.
  • the device parameters of the semiconductor switch elements 20a to 20d are the same as the device parameters shown in the first embodiment. Capacity of the capacitance element 90 and 91 were the same 63pF and C GD.
  • Simulation 6 The simulation was performed under the same conditions as in the simulation 3 except that the capacitance elements 90 and 91 are connected to the simulation 3 except that the capacitance elements 90 and 91 are connected.
  • 16 to 19 are diagrams showing the results of simulations 3 to 6, respectively. 16 to 19 show changes in the gate-source voltages V GS1a and V GS2a and the output voltage V out of the semiconductor switch element 20 with respect to time.
  • the horizontal axis represents time [ ⁇ s]
  • the vertical axis represents the gate-source voltage V GS [V] and the output voltage V out [V].
  • V GSa as V GS in the upper left corner of the semiconductor switching elements 20a in FIG.
  • V GSb as V GS at the lower left of the semiconductor switching element 20b of FIG. 15
  • the output voltage Vout is shown as a voltage with respect to the ground at the connection point with the element 20b.
  • the parasitic capacitance C X of the semiconductor switch elements 20b and 20d is reduced by the capacitance elements 90 and 91.
  • the capacitance elements 90 and 91 are also applied to the semiconductor switch elements 20b and 20d.
  • parasitic capacitance may be reduced by using a capacitance suppressing element portion.
  • the capacitance elements 90 and 91 can reduce the influence of the capacitance between the gate terminals 21d and 21b and the ground (source terminal), which appear to be equivalent, and having a value of 2C GD , as a capacitance suppression element. It can also be substantially reduced by further connecting the parts.
  • the parasitic capacitance C X of the semiconductor switch elements 20b and 20d may be combined with the capacitance suppression element unit and the capacitance elements 90 and 91 to reduce at least one parasitic capacitance of each of the semiconductor switch elements 20b and 20d.
  • the semiconductor switch element included in the switching circuit is not limited to the illustrated MOS field effect transistor.
  • the semiconductor switch element may be an insulated gate bipolar transistor, a junction field effect transistor, a junction bipolar transistor, or the semiconductor switch element may be a thyristor.
  • the semiconductor switch element is an insulated gate bipolar transistor or a junction bipolar transistor, the input terminal of the semiconductor switch element is a gate terminal, the output terminal is a collector terminal, and the common terminal is an emitter terminal.
  • the semiconductor switch element When the semiconductor switch element is a junction field effect transistor, the input terminal of the semiconductor switch element is a gate terminal, the output terminal is a drain terminal, and the common terminal is a source terminal, as in the case of a MOS field effect transistor. is there.
  • the semiconductor switch element When the semiconductor switch element is a thyristor, the input terminal of the semiconductor switch element is a gate terminal, the output terminal is an anode terminal, and the common terminal is a cathode terminal.
  • the configuration of the plurality of semiconductor switch elements included in the switching circuit has been described as being the same, but may be different from each other.
  • capacitance suppression element part connected to each of several semiconductor switch elements may also differ.
  • the number of semiconductor switch elements included in the switching circuit is not limited to the two cases illustrated and four cases.
  • the switching circuit may have at least one semiconductor switch element.
  • the pulse signal supplied to the semiconductor switch element is a PWM signal, but any pulse signal that can control ON / OFF of the semiconductor switch element may be used.
  • SYMBOLS 10 DESCRIPTION OF SYMBOLS 10 ... Switching circuit, 20 ... Semiconductor switch element, 20a ... Semiconductor switch element (1st semiconductor switch element), 20b ... Semiconductor switch element (2nd semiconductor switch element), 20c ... Semiconductor switch element (3rd semiconductor switch) Element), 20d... Semiconductor switch element (fourth semiconductor switch element), 21, 21a, 21b, 21c, 21d... Gate terminal (input terminal), 22, 22a, 22b, 22c, 22d. , 23, 23a, 23b, 23c, 23d ... source terminals (common terminals), 30, 30a, 30b, 30c, 30d ... drive circuit, 50, 50a, 50b, 50c ...
  • capacitance suppressing element part 53 1 ... first circuit portion, the circuit portion of the 53 i ... first i (i is a 2 ⁇ N an integer)), 70 ... switching circuit, 90, 91 ... capacitance element (first And a second capacitance element).

Landscapes

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Abstract

　一実施形態に係るスイッチング回路（１０）は、入力端子（２１）、出力端子（２２）及び共通端子（２３）を有する半導体スイッチ素子を少なくとも一つ含んでおり、入力端子と共通端子との間にパルス状信号を印加することによって、出力端子と共通端子との間の電流をスイッチングするスイッチング回路である。このスイッチング回路は、入力端子と出力端子との間、入力端子と共通端子との間及び出力端子と共通端子との間の少なくとも一つに接続される容量抑制素子部（５０）を備え、容量抑制素子部は、容量抑制素子部が接続される半導体スイッチ素子の端子間の寄生容量を、パルス状信号のクロック周波数のＮ倍（Ｎは１以上の整数）の周波数において、容量抑制素子部が接続されていない場合より低減する。

Description

スイッチング回路
　本発明は、スイッチング回路に関する。
　トランジスタといった半導体スイッチ素子を利用したスイッチング回路が知られている（特許文献１参照）。半導体スイッチ素子には構成に起因する寄生容量が存在することにより、半導体スイッチ素子のスイッチング動作において寄生容量の充放電時間が生じていた。このような寄生容量の充放電時間を短縮する方法として、特許文献１では、半導体スイッチ素子をオーバードライブしている。
実公平７－４７９９３号公報
　しかしながら、オーバードライブでは、半導体スイッチ素子の駆動に必要な電圧（又は電流）より多くの電圧（又は電流）を供給する必要があることから、半導体スイッチ素子が破壊され得る場合もあると共に、スイッチング回路の電力効率が低下しやすい。
　本発明は、オーバードライブによらずに、スイッチング速度の向上を図ると共に、電力効率の向上を図り得るスイッチング回路を提供することを目的とする。
　本発明の一側面に係るスイッチング回路は、入力端子、出力端子及び共通端子を有する半導体スイッチ素子を少なくとも一つ含んでおり、入力端子と共通端子との間にパルス状信号を印加することによって、出力端子と共通端子との間の電流をスイッチングするスイッチング回路である。このスイッチング回路は、入力端子と出力端子との間、入力端子と共通端子との間及び出力端子と共通端子との間の少なくとも一つに接続される容量抑制素子部を備える。上記容量抑制素子部は、容量抑制素子部が接続される半導体スイッチ素子の端子間の寄生容量を、パルス状信号のクロック周波数のＮ倍（Ｎは１以上の整数）の周波数において、容量抑制素子部が接続されていない場合より低減する。
　本発明の他の側面に係るスイッチング回路は、入力端子、出力端子及び共通端子を有する４つの半導体スイッチ素子を含んでおり、４つの上記半導体スイッチ素子のうちの第１の半導体スイッチ素子の出力端子と４つの上記半導体スイッチ素子のうちの第３の半導体スイッチ素子の出力端子とが接続され、４つの上記半導体スイッチ素子のうちの第２の半導体スイッチ素子の共通端子と４つの上記半導体スイッチ素子のうちの第４の半導体スイッチ素子の共通端子とが接続され、第１の半導体スイッチ素子の共通端子と第２の半導体スイッチ素子の出力端子が接続され、第３の半導体スイッチ素子の共通端子と第４の半導体スイッチ素子の出力端子とが接続され、第１及び第４の半導体スイッチ素子がＯＮ状態のとき第２及び第３の半導体スイッチ素子がＯＦＦ状態となると共に、第１及び第４の半導体スイッチ素子のＯＦＦ状態のとき第２及び第３の半導体スイッチ素子がＯＮ状態となるように、第１～第４の半導体スイッチ素子の入力端子それぞれにパルス状信号が印加されるスイッチング回路である。このスイッチング回路は、４つの半導体スイッチ素子のうちの少なくとも一つの半導体スイッチ素子の入力端子と出力端子との間、入力端子と共通端子との間及び出力端子と共通端子との間の少なくとも一つに接続される容量抑制素子部を備える。この容量抑制素子部は、容量抑制素子部が接続される半導体スイッチ素子の端子間の寄生容量を、パルス状信号のクロック周波数のＮ倍（Ｎは１以上の整数）の周波数において、容量抑制素子部が接続されていない場合より低減する。
　上述した本発明の一側面及び他の側面に係るスイッチング回路の構成では、容量抑制素子部によって、半導体スイッチ素子に存在する寄生容量自体の影響を低減している。そのため、オーバードライブによらず、スイッチング速度の向上が図られ得ると共に、電力効率を向上し得る。
　上記本発明の他の側面に係るスイッチング回路は、第２の半導体スイッチ素子の出力端子と第４の半導体スイッチ素子の入力端子との間に接続される第１のキャパシタンス素子と、第２の半導体スイッチ素子の入力端子と第４の半導体スイッチ素子の出力端子の間に接続される第２のキャパシタンス素子とを更に備え得る。この形態では、第１のキャパシタンス素子は、第４の半導体スイッチ素子の入力端子と出力端子との間の寄生容量を、第４の半導体スイッチ素子に供給されるパルス状信号のクロック周波数のＮ倍（Ｎは１以上の整数）の周波数において、第１のキャパシタンス素子を接続しない場合より低減する容量を有し得る。また、第２のキャパシタンス素子は、第２の半導体スイッチ素子の入力端子と出力端子との間の寄生容量を、第２の半導体スイッチ素子に供給されるパルス状信号のクロック周波数のＮ倍（Ｎは１以上の整数）の周波数において、第２のキャパシタンス素子を接続しない場合より低減する容量を有し得る。
　この構成では、第１及び第２のキャパシタンス素子が接続されることによって、第２及び第４の半導体スイッチ素子の各々の入力端子と出力端子との間の寄生容量が低減され得る。その結果、スイッチング速度の高速化及び電力効率の向上が更に図られ得る。
　上記パルス状信号は、ＰＷＭ信号であり得る。この場合、容量抑制素子部は、容量抑制素子部のリアクタンスを角周波数の関数Ｘ（ω）としたとき、式（１）及び式（２）を満たすように構成され得る。
Figure JPOXMLDOC01-appb-M000005
Figure JPOXMLDOC01-appb-M000006
 （式（１）及び式（２）において、ｊは虚数単位を示し、ω０はＰＷＭ信号のクロック周波数と２πとの積であり、ωＭはＰＷＭ信号の変調周波数と２πとの積であり、ＣＸは、半導体スイッチ素子の端子間の寄生容量であって、容量抑制素子部が接続される半導体スイッチ素子の端子間の寄生容量であり、ＲＣＯは、容量抑制素子部が接続される半導体スイッチ素子の入力端子に接続されておりＰＷＭ信号を供給する駆動回路の出力インピーダンスである。）
　この構成では、容量抑制素子部が接続された半導体スイッチ素子において、容量抑制素子部が接続された端子間の寄生容量と、容量抑制素子部とによる合成インピーダンスが非常に大きくなる。その結果、容量抑制素子部が接続された端子間の寄生容量が実質的に存在しない状態に近づくので、その寄生容量の影響を低減できる。
　上記関数Ｘ（ω）は、式（３）で表され得る。
Figure JPOXMLDOC01-appb-M000007
 （式（３）中、ｔを１～Ｎ－１の整数としたとき、ωz0は０＜ωz0＜ω０を満たす値であり、ωｚｔ，ωｐｔはｔω０＜ωｐｔ＜ωｚｔ＜（ｔ＋１）ω０を満たす値であり、βは任意の値である。）
　上記容量抑制素子部は、半導体スイッチ素子の入力端子と出力端子との間に接続され得る。この場合、半導体スイッチ素子の寄生容量であって、入力端子と出力端子との間の寄生容量が容量抑制素子部によって低減され得る。
　上記Ｎは２以上とし得る。この場合、容量抑制素子部は、直列に接続された第１～第Ｎの回路部を有し得る。更に、第１の回路部は、直列に接続されたインダクタンス素子とキャパシタンス素子とから構成され得ると共に、第２～第Ｎの回路部のうちの第ｉの回路部（ｉは２～Ｎの整数）は、並列に接続されたインダクタンス素子とキャパシタンス素子とから構成され得る。
　この場合、Ｎ次高調波までにおいて寄生容量を低減可能な容量抑制素子部を構成する素子数を最小にし得る。
　上記第１の回路部が有するインダクタンス素子及びキャパシタンス素子のそれぞれの素子値をＬ０及びＣ０とし、上記第ｉの回路部が有するインダクタンス素子及びキャパシタンス素子の素子値をそれぞれＬｉ－１及びＣｉ－１とした場合、第１の回路部が有するインダクタンス素子及びキャパシタンス素子のそれぞれの素子値並びに第２～第Ｎの回路部の各々が有するキャパシタンス素子の素子値は、式（４）を満たし、Ｌｉ－１は、１／（Ｃｉ－１（ωｐ（ｉ－１））２）であり得る。
Figure JPOXMLDOC01-appb-M000008
　本発明によれば、オーバードライブによらずに、スイッチング速度の向上を図ると共に、電力効率の向上を図り得るスイッチング回路を提供され得る。
第１の実施形態に係るスイッチング回路の概略構成を示す回路図である。 図１に用いた半導体スイッチ素子の寄生容量と容量抑制素子部との配置関係の一例を示す図面である。 容量抑制素子部のリアクタンス曲線と寄生容量のリアクタンス曲線との関係を示す図面である。 容量抑制素子部の回路構成の一例を示す図面である クロック周波数の２次高調波までの寄生容量の影響を低減し得る容量抑制素子部の回路構成の例を示す図面である。 クロック周波数の３次高調波までの寄生容量の影響を低減し得る容量抑制素子部の回路構成の例を示す図面である。 クロック周波数の３次高調波までの寄生容量の影響を低減し得る容量抑制素子部の回路構成の他の例を示す図面である。 クロック周波数の３次高調波までの寄生容量の影響を低減し得る容量抑制素子部の回路構成の更に他の例を示す図面である。 シミュレーション用の半導体スイッチ素子のモデル図である。 図１に示したスイッチング回路に対応するシミュレーション用の回路図である。 第１の実施形態におけるシミュレーションでの電力効率及び時比率の算出結果を示す図面である。 第１の実施形態におけるシミュレーションでの全高調波歪み（ＴＨＤ）の算出結果を示す図面である。 第２の実施形態に係るスイッチング回路の概略構成を示す回路図である。 キャパシタンス素子の接続により、半導体スイッチ素子の寄生容量が抑制され得る原理を説明するための図面である。 図１３に示したスイッチング回路に対応するシミュレーション用のモデルを示す図面である。 図１５に示した４つの半導体スイッチ素子の各々がすべての寄生容量を有するとした場合のシミュレーション結果を示す図面である。 図１５に示した４つの半導体スイッチ素子の寄生容量ＣＧＤを０とした場合のシミュレーション結果を示す図面である。 図１５中の上側の２個の半導体スイッチ素子の寄生容量ＣＧＤを０とした場合のシミュレーション結果を示す図面である。 図１５中の上側の２個の半導体スイッチ素子の寄生容量ＣＧＤを０とすると共に、キャパシタンス素子の接続を想定した場合のシミュレーション結果を示す図面である。
　以下、図面を参照して本発明の実施形態について説明する。図面の説明においては同一要素には同一符号を付し、重複する説明を省略する。図面の寸法比率は、説明のものと必ずしも一致していない。
　（第１の実施形態）
　図１を利用して、本発明の第１の実施形態に係るスイッチング回路１０について説明する。図１は、第１の実施形態に係るスイッチング回路１０の概略構成を示す回路図である。
　スイッチング回路１０は、半導体スイッチ素子２０ａ及び半導体スイッチ素子２０ｂを備える。スイッチング回路１０は、各半導体スイッチ素子２０ａ，２０ｂを駆動する駆動回路３０を含み得る。
　半導体スイッチ素子２０ａ,２０ｂはいずれもＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）である。ＭＯＳＦＥＴの例としてはパワーＭＯＳＦＥＴを含む。本実施形態では、半導体スイッチ素子２０ａ,２０ｂの構成及びデバイス特性は同じである。ただし、半導体スイッチ素子２０ａ,２０ｂの構成及びデバイス特性は異なっていてもよい。半導体スイッチ素子２０ａは、入力端子としてのゲート端子２１ａ、出力端子としてのドレイン端子２２ａ及び共通端子としてのソース端子２３ａを有する。同様に、半導体スイッチ素子２０ｂは、入力端子としてのゲート端子２１ｂ、出力端子としてのドレイン端子２２ｂ及び共通端子としてのソース端子２３ｂを有する。
　半導体スイッチ素子２０ａのドレイン端子２２ａは第１の電源４０に接続されている。第１の電源４０は、ドレイン端子２２ａに正電圧ＶＤＤを供給する。正電圧ＶＤＤの例は４００Ｖである。半導体スイッチ素子２０ａのソース端子２３ａは、半導体スイッチ素子２０ｂのドレイン端子２２ｂに接続されている。この場合、半導体スイッチ素子２０ａと半導体スイッチ素子２０ｂは、直列に接続されている。
　半導体スイッチ素子２０ｂのソース端子２３ｂは、第２の電源４１に接続されている。第２の電源４１は、ソース端子２３ｂに負電圧ＶＳＳを供給する。負電圧ＶＳＳは、－ＶＤＤとし得る。
　半導体スイッチ素子２０ａのドレイン端子２２ａ及びソース端子２３ａ間に接続されているダイオードＤ１及び半導体スイッチ素子２０ｂのドレイン端子２２ｂ及びソース端子２３ｂに接続されているダイオードＤ２は、半導体スイッチ素子２０ａ,２０ｂの寄生ダイオードを表している。本実施形態では、半導体スイッチ素子２０ａ,２０ｂをＭＯＳ型電界効果トランジスタとしているため、寄生ダイオードとして説明した。しかしながら、半導体スイッチ素子２０ａ,２０ｂが、寄生ダイオードを含まない場合などでは、保護用ダイオードとしてダイオードＤ１,Ｄ２が半導体スイッチ素子２０ａ,２０ｂに接続され得る。この場合、図１に示すよう、ダイオードＤ１,Ｄ２のカソード端子がドレイン端子２２ａ,２２ｂにそれぞれ接続され、ダイオードＤ１,Ｄ２のアノード端子がソース端子２３ａ，２３ｂに接続され得る。本実施形態では、ダイオードＤ１，Ｄ２は半導体スイッチ素子２０ａ，２０ｂの寄生ダイオードとして説明するため、記載を省略する場合もある。
　駆動回路３０は各半導体スイッチ素子２０ａ，２０ｂをパルス幅変調（Pulse Width Modulation: PWM)制御するゲートドライブ回路である。駆動回路３０は、半導体スイッチ素子２０ａ，２０ｂのゲート端子（入力端子）２１ａ，２１ｂにそれぞれ接続されている。駆動回路３０は、半導体スイッチ素子２０ａのゲート端子２１ａに正相のパルス状信号としてのＰＷＭ信号を供給すると共に、半導体スイッチ素子２０ｂのゲート端子２１ｂに逆相のパルス状信号としてのＰＷＭ信号を供給する。ＰＷＭ信号は、変調周波数ｆＭと、各半導体スイッチ２０ａ，２０ｂをスイッチングするスイッチング周波数としてのクロック周波数ｆＣＬＫを有する。ＰＷＭ信号は、変調周波数ｆＭを有する信号波（例えば正弦波）とクロック周波数ｆＣＬＫを有する三角波とを比較器などで比較することで生成され得る。駆動回路３０のうち半導体スイッチ素子２０ａにＰＷＭ信号を供給する回路部を第１の駆動回路部３１とし、半導体スイッチ素子２０ｂにＰＷＭ信号を供給する回路部を第２の駆動回路部３２として説明する。第１及び第２の駆動回路部３１，３２の各々は、第３の電源４２ａ，４２ｂの負極にそれぞれ接続されている。第３の電源４２ａ，４２ｂの正極は、半導体スイッチ素子２０ａ，２０ｂのソース端子２３ａ，２３ｂにそれぞれ接続されている。この構成では、第３の電源４２ａ、４２ｂによって、ソース端子２３ａ，２３ｂを基準として所定の負電圧(例えば、－１１Ｖ）が第１及び第２の駆動回路部３１、３２に供給される。
　図１に示すように、半導体スイッチ素子２０ａのソース端子２３ａと半導体スイッチ素子２０ｂのドレイン端子２２ｂとの接続点には、誘導負荷としてのインダクタンス素子ＬＬの一端が接続されている。インダクタンス素子ＬＬの他端には、一端が接地された抵抗ＲＬが接続されている。インダクタンス素子ＬＬの素子値の例は２．５ｍＨである。また、抵抗ＲＬの抵抗値の例は１０Ωである。
　上記構成では、第１の駆動回路部３１からゲート端子２１ａとソース端子２３ａとの間にパルス状信号が供給される。パルス状信号としてのＰＷＭ信号におけるＨｉレベルとＬｏｗレベルとの切り換えに応じて、ドレイン端子２２ａとソース端子２３ａ間に電流が流れ得るＯＮ状態と、ドレイン端子２２ａとソース端子２３ａ間に電流が流れないＯＦＦ状態とに半導体スイッチ素子２０ａが制御される。半導体スイッチ素子２０ｂについても同様である。すなわち、第２の駆動回路部３２からゲート端子２１ｂにＰＷＭ信号が供給されることによって、半導体スイッチ素子２０ｂのＯＮ状態とＯＦＦ状態とが制御され得る。
　第１の駆動回路部３１から半導体スイッチ素子２０ａに供給されるＰＷＭ信号は正相である。これに対して、第２の駆動回路部３２から半導体スイッチ素子２０ｂに供給されるＰＷＭ信号は逆相である。よって、半導体スイッチ素子２０ａがＯＮ状態のとき半導体スイッチ素子２０ｂがＯＦＦ状態となる。半導体スイッチ素子２０ａがＯＮ状態のときドレイン端子２２ａからソース端子２３ａに電流が流れる。この電流は、半導体スイッチ素子２０ｂがＯＦＦ状態であるため、インダクタンス素子ＬＬとしてのコイル側に流れる。
　一方、半導体スイッチ素子２０ａがＯＦＦ状態のとき半導体スイッチ素子２０ｂがＯＮ状態となる。この場合、半導体スイッチ素子２０ａからの電流がインダクタンス素子ＬＬに流れなくなる一方、半導体スイッチ素子２０ｂのドレイン端子２２ｂとソース端子２３ｂとの間に電流が流れ得る状態となる。その結果、インダクタンス素子ＬＬ側から半導体スイッチ素子２０ｂに電流が流れる。従って、半導体スイッチ素子２０ａ（又は半導体スイッチ素子２０ｂ）のＯＮ／ＯＦＦのスイッチングによりインダクタンスＬＬに流れる電流の向きが図１の矢印Ａ１と矢印Ａ２で示すようにスイッチングされる。
　スイッチング回路１０では、各半導体スイッチ素子２０ａ，２０ｂのスイッチング速度の高速化と共に、スイッチング回路１０の電力効率の向上を図るために、半導体スイッチ素子２０ａ，２０ｂに容量抑制素子部５０ａ，５０ｂが接続されている。容量抑制素子部５０ａ，５０ｂは、半導体スイッチ素子２０ａ，２０ｂにそれぞれ存在する寄生容量の影響を抑制するための素子部である。
　以下、容量抑制素子部５０ａ，５０ｂについて説明する。前述したように、本実施形態では、半導体スイッチ素子２０ａ，２０ｂは同じ構成を有しているとしているため、半導体スイッチ素子２０ａ，２０ｂを区別して説明する場合以外は、半導体スイッチ素子２０と称す。これは、半導体スイッチ素子２０ａ，２０ｂがそれぞれ有する各端子の表記についても同様である。また、半導体スイッチ素子２０ａ，２０ｂは同じ構成を有しているとしていることから、容量抑制素子部５０ａ，５０ｂの構成も同じとし得る。よって、容量抑制素子部５０ａ，５０ｂも特に区別して説明する場合以外は、容量抑制素子部５０ａ，５０ｂを容量抑制素子部５０と称して説明する。
　図２は、半導体スイッチ素子に存在する寄生容量と容量抑制素子部との関係を説明するための図面である。図２に示すように、半導体スイッチ素子２０の各端子間には、寄生容量ＣＧＳ、ＣＧＤ，ＣＤＳが存在する。図２では、寄生容量ＣＧＳ、ＣＧＤ，ＣＤＳをキャパシタンス素子として表している。
　半導体スイッチ素子２０には、寄生容量ＣＧＳ，ＣＧＤ，ＣＤＳの少なくとも一つを抑制するために、少なくとも一つの容量抑制素子部５０が接続されている。容量抑制素子部５０は、抑制すべき寄生容量ＣＧＳ，ＣＧＤ，ＣＤＳが存在する端子間に接続される。この場合、容量抑制素子部５０は、抑制すべき寄生容量ＣＧＳ，ＣＧＤ，ＣＤＳに並列接続される。図２では、一例として、ゲート端子２１とドレイン端子２２との間に容量抑制素子部５０を接続し、寄生容量ＣＧＤを抑制する場合の形態を示している。寄生容量ＣＧＳ，ＣＧＤ，ＣＤＳのうち、容量抑制素子部５０によって抑制されるべき寄生容量を寄生容量ＣＸと称す。
　容量抑制素子部５０は、ＰＷＭ信号のクロック周波数のＮ倍の周波数において半導体スイッチ素子２０の寄生容量ＣＸを抑制する。容量抑制素子部５０は、次の条件を満たすように構成されている。
条件(i)：ＰＷＭ信号のクロック周波数のＮ次高調波の角周波数において、寄生容量ＣＸのインピーダンスと、容量抑制素子部５０のインピーダンスの大きさが等しく且つそれらの符号が異なる。
条件(ii)：半導体スイッチ素子２０のゲート端子２１に接続される駆動回路３０の出力インピーダンスＲＣ０が、半導体スイッチ素子２０の入力インピーダンスより十分小さい。図１に示した回路構成において、半導体スイッチ素子２０ａに対する出力インピーダンスＲＣ０は、第１の駆動回路部３１の出力インピーダンスであり、第１の駆動回路部３１とソース端子２３ａとの間に表された抵抗ＲＣＯの抵抗値に対応する。同様に、図１に示した回路構成において、半導体スイッチ素子２０ｂに対する出力インピーダンスＲＣ０は、第２の駆動回路部３２の出力インピーダンスであり、第２の駆動回路部３２とソース端子２３ｂとの間に表された抵抗Ｒｃｏの抵抗値に対応する。
　容量抑制素子部５０のリアクタンスを角周波数ωの関数としてＸ（ω）としたとき、上記(i)は式（５）で表され、(ii)は式（６）で表される。すなわち、容量抑制素子部５０は、式（５）及び式（６）を満たすように構成されている。以下の説明では、Ｘ（ω）を容量抑制素子部５０のリアクタンス曲線とも称す。
Figure JPOXMLDOC01-appb-M000009
Figure JPOXMLDOC01-appb-M000010
 　式（５）及び式（６）においてｊは虚数単位を示す。ω０はＰＷＭ信号のクロック周波数ｆＣＬＫと２πの積である。ωＭは、ＰＷＭ信号の変調周波数ｆＭと２πとの積である。ＣＸは、容量抑制素子部５０が接続される半導体スイッチ素子２０の端子間の寄生容量である。例えば、容量抑制素子部５０がゲート端子２１及びドレイン端子２２の間に接続される場合、Ｃｘ＝ＣＧＤである。ＲＣＯは、前述したように、半導体スイッチ素子２０のゲート端子２１に接続される駆動回路３０の出力インピーダンスである。式（６）において、αは１より十分大きければよいが、例えば、αは１０以上とし得る。また、αは１００以上とし得る。
　半導体スイッチ素子２０の端子間の寄生容量ＣＧＳ，ＣＧＤ，ＣＤＳのうち打ち消したい寄生容量ＣＸの端子間に容量抑制素子部５０を接続すれば、その寄生容量ＣＸに対して容量抑制素子部５０は並列に接続されることになる。容量抑制素子部５０が式（５）及び式（６）を満たしていれば、容量抑制素子部５０とそれに並列する寄生容量ＣＸとの合成インピーダンスは、ＰＷＭ信号のクロック周波数ｆＣＬＫのＮ次高調波で非常に大きな値（例えば無限大（∞））になる。よって、式（５）を満たす容量抑制素子部５０が接続された半導体スイッチ素子２０では、容量抑制素子部５０が接続された端子間の寄生容量ＣＸが実質的に存在しない場合と同様に動作し得る。すなわち、半導体スイッチ素子２０の動作上、容量抑制素子部５０は、半導体スイッチ素子２０の寄生容量ＣＸを、低減し得る。
　次に、容量抑制素子部５０の回路構成について具体的に説明する。
　図３は、容量抑制素子部のリアクタンス曲線と寄生容量のリアクタンス曲線との関係を示す図面であり、式（５）の関係を示す図に対応する。図３は、一例としてＮ＝３の場合を示している。図３中において、横軸は角周波数ωを示しており、縦軸はリアクタンス[Ω]を示している。図３中の実線は、容量抑制素子部５０のリアクタンス曲線Ｘ（ω）を示している。図３中の一点鎖線は、寄生容量のリアクタンス曲線（１／ωＣＸ）を表す。図３において、寄生容量ＣＸのリアクタンス曲線は、寄生容量ＣＸのリアクタンスの絶対値を示す曲線である。ωｐｎは、直流（すなわち、ω＝０）からｎ番目の極の角周波数である。ωｚ（ｎ－１）は、Ｘ（ω）＝０を満たす角周波数であって、直流からｎ番目の角周波数である。
　図３を参照すれば、容量抑制素子部５０を構成する素子数最小の容量抑制素子部５０のリアクタンス関数Ｘ（ω）は、式（７）を満たし得る。
Figure JPOXMLDOC01-appb-M000011
  式（７）中において、ｔを１～Ｎ－１の整数としたとき、ωｐｔ、ωｚ０、ωｚｔは、０＜ωｚ０＜ω０、及び、ｔω０＜ωｐｔ＜ωｚｔ＜（ｔ＋１）ω０を満たし、且つ、式（５）及び式（６）を満たすように決定される値である。βは、式（５）及び式（６）を満たすように決定される任意の値である。
　図４は、式（７）を満たす容量抑制素子部５０の回路構成の一例を示す図面である。容量抑制素子部５０は、容量抑制素子部５０の端子５１，５２の間に、直列に接続されたＮ個の第１～第Ｎの回路部５３１～５３Ｎを有する。第１の回路部５３１は、キャパシタンス素子Ｃ０と、インダクタンス素子Ｌ０とが直列に接続されてなる。この場合、第１の回路部５３１は直列回路である。Ｎ＝１の場合、容量抑制素子部５０は、第１の回路部５３１のみから構成され得る。Ｎが２以上の場合、第２～第Ｎの回路部５３２～５３Ｎのうちの第ｉの回路部５３ｉ（ｉは２～Ｎの整数）は、キャパシタンス素子Ｃｉ－１とインダクタンス素子Ｌｉ－１とが並列に接続されてなる。図４に示すように、第ｉの回路部５３ｉは、並列共振回路を構成している。以下、説明のために、図４に示した回路構成を基本構成とも称す。この基本構成では、図４に示すように、並列共振回路を一段増加させることによって、別の高調波に対して寄生容量を低減し得る。また、回路構成から理解されるようにＮ次高調波に対して寄生容量を低減できる場合、並列共振回路の段数を増加させることにより、N次以外の任意の高調波に対しても寄生容量を低減し得る。なお、次数の低い高調波の順に寄生容量を低減しなくてもよい。しかも隣接する次数の高調波に限定しなくてもよい。例えば、１，３，５，７・・・のように1次おきに奇数次の高調波に対して寄生容量を低減するだけでもよい。
　基本構成におけるキャパシタンス素子Ｃ０，Ｃｉ－１及びインダクタンス素子Ｌ０，Ｌｉ－１の素子値の導出方法の一例を説明する。
　式（５）は式（８０）～（８Ｎ－１）と表される。
Figure JPOXMLDOC01-appb-M000012
　基本構成において、式（７）は式（９）のように変形され得る。
Figure JPOXMLDOC01-appb-M000013
 　ただし、Ｌ１＝１／（Ｃ１／（ωｐ１）2）、Ｌ２＝１／（Ｃ２（ωｐ２）2）、・・・、ＬＮ－１＝１／（ＣＮ－１（ωｐ（Ｎ－１））2）である。
　式（９）を式（８０）～（８Ｎ－１）及び式（６）に代入した後、行列計算を行うことによって、式（１０）を得る。
Figure JPOXMLDOC01-appb-M000014
  式（１０）において、０＜ωｚ０＜ω０、及び、ｔω０＜ωｐｔ＜ωｚｔ＜（ｔ＋１）ω０（ただし、ｔは１～Ｎ－１の整数）の範囲内でωp１～ωp（Ｎ－1）を与えることによって、式（１０）より各素子値を得ることができる。
　以下、Ｎ＝３の場合において具体的に説明する。この場合、式（９）及び式（１０）は、次の式（１１）及び式（１２）に対応する。
Figure JPOXMLDOC01-appb-M000015
Figure JPOXMLDOC01-appb-M000016
 　ここで、ＰＷＭ信号の変調周波数ｆＭを６０ＨｚとしてωＭ＝１２０π[ｒａｄ／ｓ]とし、更に、ω０＝２４００００π[ｒａｄ／ｓ]、Ｒｃｏ＝３０[Ω]、α＝１００、Ｃ＝１．９[ｎＦ]、ωｐ１＝２６４０００[ｒａｄ／ｓ]、ωｐ２＝５０４０００[ｒａｄ／ｓ]としたとき、Ｌ０、Ｃ０、Ｌ１、Ｃ１、Ｌ２、Ｃ２は以下の通りである。
　Ｌ０＝１３６．９[μＨ]
　Ｃ０＝８８２．３[ｎＦ]
　Ｌ１＝１３３．４[μＨ]
　Ｃ１＝　１０．９[ｎＦ]
　Ｌ２＝　　９．４[μＨ]
　Ｃ２＝　２８．２[ｎＦ]
　また、計算により得られたＬ０、Ｃ０、Ｌ１、Ｃ１、Ｌ２、Ｃ２を用いることによって、β、ωｚ０、ωｚ１を得ることができる。これらの求め方の一例を示す。
　Ｎ＝３の場合において、式（７）の右辺は次のように変形できる。
Figure JPOXMLDOC01-appb-M000017
 　更に、Ｎ＝３の場合において、式（１３）の右辺より次式が成り立つ。
Figure JPOXMLDOC01-appb-M000018
 式（１３）及び式（１４）を比較することにより、以下の関係が成立する。
Figure JPOXMLDOC01-appb-M000019
 これらの式（１５ａ）～式（１５ｄ）及び算出したＬ０、Ｃ０、Ｌ１、Ｃ１、Ｌ２、Ｃ２により、β、ωｚ０、ωｚ１、ωｚ２を得ることができる。
　容量抑制素子部５０が図４に示したように、第１～第Ｎの回路部５３１～５３Ｎを有する構成では、前述したようにして容量抑制素子部５０に含まれる各素子の素子値を決定し得ると共に、Ｎ＝３の場合に例示したようにβ、ωｚ０、ωｚ１、ωｚ２・・・ωｚ（Ｎ－１）を得ることができる。
　ここでは、図４を参照して、容量抑制素子部５０の素子構成の一例について説明した。しかしながら、容量抑制素子部５０の構成は、図４の形態に限定されない。例えば、Ｎ＝２の場合、図５（ａ）～図５（ｃ）に示す素子構成があり得る。Ｎ＝３の場合については、更に、図６（ａ）～図６（ｊ）、図７（ａ）～図７（ｍ）及び図８（ａ）～図８（ｈ）に例示する素子構成でもよい。図６（ａ）～図６（ｊ）、図７（ａ）～図７（ｍ）及び図８（ａ）～図８（ｈ）は、Ｎ＝３であって、素子数が最小の場合の素子構成の例をそれぞれ示している。これらの図では、キャパシタンス素子及びインダクタンス素子に、図４の場合と同様に、Ｃ０、Ｃ１、Ｃ２、Ｌ０、Ｌ１及びＬ２を付しているが、これらの素子の素子値は、式（５）及び式（６）を満たすように決定される。図４のＮ＝３の場合、並びに、図６（ａ）～図６（ｊ）、図７（ａ）～図７（ｍ）及び図８（ａ）～図８（ｈ）の例に示すように、Ｎ＝３の場合、容量抑制素子部５０は、６つのリアクタンス素子を備える。図４（Ｎ＝３の場合）、図６（ａ）～図６（ｊ）、図７（ａ）～図７（ｍ）及び図８（ａ）～図８（ｈ）では、容量抑制素子部５０が有する素子数が最小である場合の回路構成例を示しているので、Ｎ＝３の場合、容量抑制素子部５０は、少なくとも６つのリアクタンス素子を備える。
　次に、図６（ａ）に示した回路構成の場合の素子値の算出方法の一例を説明する。
　式（１４）の右辺をｓ＝ｊωと置き換えることで、式（１４）の右辺を式（１６）のように表す。
Figure JPOXMLDOC01-appb-M000020
 　ただし、式（１６）において、ａ３、ａ２、ａ１、ａ０、ｂ２、ｂ１及びｂ０は次の通りであり、図４の基本構成においてＮ＝３の場合について算出した値によって決まる値である。
Figure JPOXMLDOC01-appb-M000021
 そして、式（１６）は、Ｎ＝３の場合の式（７）に対応しており、容量抑制素子部５０のリアクタンスを示しているので、図６（ａ）の回路構成も含み得る。一方、図６（ａ）の素子構成に対応した式は式（１８）の通りである。前述したように、図６（ａ）では、キャパシタンス素子及びインダクタンス素子に、図４の場合と同様に、Ｃ０、Ｃ１、Ｃ２、Ｌ０、Ｌ１及びＬ２を付しているが、以下の計算では、図４の場合と区別するために、式（１８）では、Ｃ０、Ｃ１、Ｃ２、Ｌ０、Ｌ１及びＬ２をＣ０ａ、Ｃ１ａ、Ｃ２ａ、Ｌ０ａ、Ｌ１ａ及びＬ２ａと表記している。
Figure JPOXMLDOC01-appb-M000022
 　各素子値を得るために式（１６）の右辺を式（１８）の右辺になるように変形する。
Figure JPOXMLDOC01-appb-M000023
 式（１６）の右辺の各変形の前後における有理関数の係数を比較することによって、式（２０ａ）～式（２０ｆ）、式（２１ａ）～式（２１ｇ）及び式（２２ａ）～式（２２ｄ）が得られる。これらの式によって、図６（ａ）に示した回路構成の場合の各素子の素子値、すなわち、Ｌ０ａ，Ｃ０ａ，Ｌ１ａ，Ｃ１ａ，Ｌ２ａ，Ｃ２ａを得ることができる。
Figure JPOXMLDOC01-appb-M000024
Figure JPOXMLDOC01-appb-M000025
Figure JPOXMLDOC01-appb-M000026
 式（２０ａ）～式（２０ｆ）において、ａ３、ａ２、ａ１、ａ０、ｂ２，ｂ１及びｂ０は、式（１７ａ）～式（１７ｇ）で与えられる。前述したように、式（１７ａ）～式（１７ｇ）は、図４の基本構成においてＮ＝３の場合について算出した値に基づいている。
　図５（ａ）～図５（ｃ）に示した各回路構成等、他の回路構成についても同様に各回路構成が有する素子の素子値を得ればよい。すなわち、各回路構成の特性を表すように、式（１１）を変形する。この式変形の前後の有理関数の係数を比較し、ａ３、ａ２、ａ１、ａ０、ｂ２及びｂ１を使用することによって、各回路構成の素子値が得られる。ただし、回路構成が決まっても前述したような式変形等により素子値が決定できない場合は、数値解析的な手法を用いて素子値を決定してもよい。
　以上の説明では、図４等に示したような回路構成を想定して容量抑制素子部５０の各素子値を決定した。容量抑制素子部５０の回路構成は、式（５）及び式（６）を満たすように設計されればよいが、例えば、トポロジ探索法により決定し得る。トポロジ探索法による回路構成の決定方法の一例は次のとおりである。
　任意の係数ａｎ～ａ０（ａｎ、ａ０≠０）を用いて、
　ａｎ（ｓ２）ｎ＋ａｎ－１（ｓ２）ｎ－１＋・・・＋ａ０と表される多項式をＤｎと定義する。ただし、ｓ＝ｊωである。
　同様に、
　ａｎ（ｐ２）ｎ＋ａｎ－１（ｐ２）ｎ－１＋・・・＋ａ０と表される多項式をＤｎと定義する。ただし、ｐ＝１／ｓである。
　そして、以下のルールを適用して回路構造を求める。
　＜ルール１＞
Figure JPOXMLDOC01-appb-M000027
 ＜ルール２＞
Figure JPOXMLDOC01-appb-M000028
 ＜ルール３＞
Figure JPOXMLDOC01-appb-M000029
 ＜ルール４＞
Figure JPOXMLDOC01-appb-M000030
 ＜ルール５＞
Figure JPOXMLDOC01-appb-M000031
　ルール１～４において矢印は式変形の方向を示している。ルール５は、ｓと１／ｐを相互に変換し得ることを示している。
　式（７）においてｓ＝ｊωと置き換え、ルール１～５を複数回適用することによって、回路構造を得る。
　図４においてＮ＝３の場合について適用した場合について説明する。Ｎ＝３の場合の式（７）は、次のように表され得る。
Figure JPOXMLDOC01-appb-M000032
 式（２８）の右辺はルール１～４を複数回適用することによって次のように変形され得る。
Figure JPOXMLDOC01-appb-M000033
 上記変形において、最後の式は、式（１１）に対応する。そのため、図４において、Ｎ＝３の場合の回路構成が得られることになる。
 容量抑制素子部５０が有する素子数は、抑制すべき高調波の次数、すなわち、Ｎの値によって決まる。容量抑制素子部５０において、キャパシタンス素子とインダクタンス素子との数は同数になる。容量抑制素子部５０の両端子５１，５２間にキャパシタンス素子とインダクタンス素子とを並べる際に、次のルールに従って並べ得る。
　ルールＡ：各素子は両端とも異なる中継節点又は端子に接続する。
　ルールＢ：同一接点間に３つ以上の素子を並列に接続しない。
　ルールＣ：ルールＢの双対も同様とする。
　ルールＤ：ある節点に対して２つの素子のみを直列接続して同じ節点に戻るような閉路を形成しない。
　ルールＥ：部分的な２端子回路が複数直列接続されているとき、順序を入れ替えたものは同一のものとみなす。
　ルールＦ：容量抑制素子部５０の両端子間に一つの素子と並列に残りの素子が並列に接続されるような回路を除く。
　上記ルールＡ～Ｆを適用することによって、容量抑制素子部５０の回路構成の決定をより早く実行し得る。
　スイッチング回路１０では、半導体スイッチ素子２０に容量抑制素子部５０が接続されている。容量抑制素子部５０は、前述したように、式（５）及び式（６）を満たすように設計されている。よって、ＰＷＭ信号のクロック周波数ｆＣＬＫのＮ次高調波まで、容量抑制素子部５０が接続された半導体スイッチ素子２０の端子間の寄生容量ＣＸが実質的に存在しない状態と見なし得る。すなわち、容量抑制素子部５０によって寄生容量ＣＸが中和される。そのため、寄生容量ＣＸの充放電に要する時間が低減されるので、半導体スイッチ素子２０におけるスイッチングの高速化を図ることができる。その結果、スイッチング回路１０のスイッチング速度を速められると共に、スイッチング回路１０の電力効率の向上を図ることができる。
　図１に例示した構成では、半導体スイッチ素子２０ａのゲート端子２１ａとドレイン端子２２ａに容量抑制素子部５０ａが接続されているので、半導体スイッチ素子２０ａの寄生容量ＣＧＤが打ち消され得る。同様に、半導体スイッチ素子２０ｂの寄生容量ＧＧＤが容量抑制素子部５０ｂで打ち消され得る。
　半導体スイッチ素子２０を利用したスイッチング回路１０のスイッチングの高速化を図る方法としては、オーバードライブを行うことも考え得る。しかしながら、この場合、オーバードライブを行うために、オーバードライブを行わない場合に比べて駆動回路３０の構成が複雑化する場合がある。また、オーバードライブを行うために、駆動回路３０の電流容量も大きくする必要がある。そのため、駆動回路３０がオーバードライブを行わない場合に比べて大型化したり、駆動回路３０を含むスイッチング回路１０の電力効率の低下につながる。この場合、オーバードライブによって高速スイッチングを実現したとしても、高速スイッチング自体による電力効率の向上が望めない場合があり得た。
　これに対して、スイッチング回路１０では、容量抑制素子部５０で寄生容量ＣＸ自体を中和して、高速スイッチングを実現している。そのため、オーバードライブを行わなくても、前述したように、スイッチング回路１０のスイッチング速度の高速化と共に、電力効率の向上をより図り得る。
　本実施形態では、容量抑制素子部５０は、寄生容量ＣＸを実質的に存在しない状態とし得るとして説明したが、容量抑制素子部５０は、容量抑制素子部５０を接続した際に、寄生容量ＣＸの影響が低減できていればよい。例えば、容量抑制素子部５０の回路構成及び容量抑制素子部５０が有する素子の素子値は、容量抑制素子部５０を接続することによって、容量抑制素子部５０が接続された端子値の等価容量が、元々の寄生容量Ｃｘに比べて１／１０以下となるような値ともし得る。容量抑制素子部５０が有する素子の素子値は、上記等価容量が元々の寄生容量Ｃｘに比べて半分以下となるような値であってもよい。
　本実施形態では、スイッチング回路１０は、一例として誘導負荷としてのインダクタンス素子ＬＬを備えるとして説明した。このような誘導負荷を備えることで、スイッチング回路１０はインバータなどに利用し得る。また、インダクタンス素子ＬＬの代わりの負荷として例えばモータを接続することによって、そのモータの駆動に利用され得る。
　次に、容量抑制素子部５０によるスイッチング回路１０の特性の変化について、シミュレーション結果を参照してより具体的に説明する。シミュレーションは、NGSPICEを用いて行った。
　図９は、シミュレーション用の半導体スイッチ素子のモデルを示す図である。半導体スイッチ素子２０としては、ＭＯＳ型電界効果トランジスタを仮定した。半導体スイッチ素子２０には、寄生容量ＣＧＳ，ＣＤＳ，ＣＧＤの他に寄生抵抗ＲＧ、ＲＩが存在すると仮定した。
　半導体スイッチ素子２０のデバイスパラメータは次のように設定した。
　閾値電圧ＶＴ＝２Ｖ
　伝達コンダクタンスパラメータＫ＝４２０ｍＳ／Ｖ
　チャネル長変調係数λ＝０ｍＶ－１
 
ゲート・ソース間の寄生容量ＣＧＳ＝７００ｐＦ
　ドレイン・ソース間の寄生容量ＣＤＳ＝７７ｐＦ
　ゲート・ドレイン間の寄生容量ＣＧＤ＝６３ｐＦ
　寄生抵抗ＲＧ＝１ｍΩ
　寄生抵抗ＲＩ＝１ｍΩ
　図１０は、図１に示したスイッチング回路１０に対応するシミュレーション用の回路図である。以下、説明の便宜のため、図１に対応する要素には同様の符号を付して説明する。
　図１０では、図１に示した駆動回路３０の第１の駆動回路部３１及び第２の駆動回路部３２を、各半導体スイッチ素子２０ａ，２０ｂに対応する信号源６１，６２として表示している。各半導体スイッチ素子２０ａ，２０ｂは、図９に示した構成を有するものとする。
　図１０に示したシミュレーション用回路モデルにおける素子値などは次のように設定した。
　信号源６１，６２から供給されるＰＷＭ信号のクロック周波数ｆＣＬＫ＝１２０ｋＨｚ
　信号源６１，６２から供給されるＰＷＭ信号の変調周波数ｆＭ＝６０ｋＨｚ
　抵抗ＲＣ０の抵抗値（ゲート端子２１ａ，２１ｂからの信号源６１，６２の出力インピーダンスＲＣ０）：３０Ω
　ドレイン端子２２ａに供給する正電圧ＶＤＤ＝４００Ｖ
　ソース端子２３ｂに供給する負電圧ＶＳＳ＝－４００Ｖ
　第３の電源４２ａ，４２ｂによって、ソース端子２３ａ，２３ｂを基準として信号源６１，６２に供給される電圧：－１３Ｖ
　インダクタンス素子ＬＬの素子値（インダクタンス）：２．５ｍＨ
　抵抗ＲＬの素子値（抵抗値）：１０Ω
　また、容量抑制素子部５０ａ，５０ｂは、図４に示した基本構造を採用した。Ｎ＝１，３，５のそれぞれについて容量抑制素子部５０ａ，５０ｂが有する各素子の素子値を、前述した方法によって設計した。
　Ｎ＝１、すなわち、クロック周波数ｆＣＬＫに対して寄生容量ＣＸを抑制する場合の素子値は表１の通りである。
Figure JPOXMLDOC01-appb-T000034
Ｎ＝３、すなわち、クロック周波数ｆＣＬＫの３次高調波までに対して寄生容量ＣＸを抑制する場合の素子値は表２の通りである。
Figure JPOXMLDOC01-appb-T000035
Ｎ＝５、すなわち、クロック周波数ｆＣＬＫの５次高調波までに対して寄生容量ＣＸを抑制する場合の素子値は表３の通りである。
Figure JPOXMLDOC01-appb-T000036
　上記条件において、シミュレーションとして、次のシミュレーション１，２を実施した。以下のシミュレーション１，２では、インダクタンスＬＬと、抵抗ＲＬとの接続点の電圧を出力電圧Ｖｏｕｔとした。
［シミュレーション１］
　シミュレーション１では、以下に述べる条件に基づくシミュレーション１ａ，１ｂにおいて、電力効率を算出した。
　電力効率は、
（出力電圧Ｖｏｕｔ×出力電流Ｉｏｕｔ）／（供給電圧ＶＤＤ×供給電流ＩＥＥ）×１００（％）
によって計算した。ここで、出力電流Ｉｏｕｔは、インダクタンスＬＬに流れる電流である。また、供給電流ＩＥＥはドレイン端子２２ａに流れ込む電流である。
　（シミュレーション１ａ）
　ＣＧＳ＝７００ｐＦ、ＣＧＤ＝０及びＣＤＳ＝７７ｐＦとしてシミュレーションを実施した。この場合の電力効率は、９６％であった。
　（シミュレーション１ｂ）
　ＣＧＳ＝７００ｐＦ、ＣＧＤ＝６３ｐＦ及びＣＤＳ＝７７ｐＦとしてシミュレーションを実施した。この場合の電力効率は、８９％であった。
　シミュレーション１ａの結果と、シミュレーション１ｂの結果とを比較すれば、半導体スイッチ素子２０の寄生容量（シミュレーション１ａでは一例として寄生容量ＣＧＤ）を低減することによって、電力効率の向上が得られることがわかった。
　［シミュレーション２］
　シミュレーション２では、半導体スイッチ素子２０に寄生容量ＣＧＤ、ＣＧＳ及びＣＤＳの値を、前述したデバイスパラメータとして示した値とし、容量抑制素子部５０を利用して寄生容量ＣＧＤを抑制する場合のシミュレーション２ａ～２ｃを行った。また、比較のために、容量抑制素子部５０を接続しない場合としてシミュレーション２ｄを行った。
　（シミュレーション２ａ）
　容量抑制素子部５０の構成をＮ＝１の場合の構成としてシミュレーションを行い、電力効率及び時比率を計算した。また、容量抑制素子部の全高調波歪み（Total Harmonic Distortion：THD)への影響を調べるために、ＴＨＤも計算した。
　（シミュレーション２ｂ）
　容量抑制素子部５０の構成をＮ＝３の場合の構成としてシミュレーションを行い、電力効率及び時比率を計算した。本シミュレーションにおいても、シミュレーション２ａと同様に、ＴＨＤも計算した。
　（シミュレーション２ｃ）
　容量抑制素子部５０の構成をＮ＝５の場合の構成としてシミュレーションを行い、電力効率及び時比率を計算した。本シミュレーションにおいても、シミュレーション２ａと同様に、ＴＨＤも計算した。
　（シミュレーション２ｄ）
　容量抑制素子部５０を接続しない場合についてシミュレーションを行い、電力効率及び時比率を計算した。
　図１１は、シミュレーション２ａ～２ｄにおける電力効率及び時比率の算出結果を示す図面である。横軸は、実施したシミュレーションを示している。縦軸は、電力効率（％）及び時比率（％）を示している。
　図１１より、容量抑制素子部５０によって寄生容量ＣＧＤを打ち消していないシミュレーション２ｄの結果より、容量抑制素子部５０を利用したシミュレーション２ａ，２ｂ，２ｃで電力効率及び時比率が共に改善されていることが理解され得る。
　また、図１２は、シミュレーション２ａ，２ｂ，２ｃにおけるＴＨＤの算出結果を示す図面である。横軸は、実施したシミュレーションを示している。縦軸は、高調波歪み：ＴＨＤ（％）を示している。図１２に示すように、容量抑制素子部５０を備えることによって、クロック周波数ｆＣＬＫの高調波の次数が大きくなるにつれて、ＴＨＤが減少していることが理解され得る。よって、容量抑制素子部５０を備えたスイッチング回路１０では、ＴＨＤの増加を低減できることが理解される。
（第２の実施形態）
　図１３は、本発明の第２の実施形態に係るスイッチング回路の概略構成を示す回路図である。スイッチング回路７０は、差動型のスイッチング回路である。
　スイッチング回路７０は、４つの半導体スイッチ素子２０ａ，２０ｂ，２０ｃ，２０ｄを有する。半導体スイッチ素子２０ａ～２０ｄは、いずれも第１の実施形態と同じ半導体スイッチ素子である。以下の説明では、第１の実施形態の場合と同様に、半導体スイッチ素子２０ａ～２０ｄを半導体スイッチ素子２０と称する場合もある。スイッチング回路７０は、各半導体スイッチ素子２０ａ，２０ｂ，２０ｃ，２０ｄのゲート端子２１ａ，２１ｂ，２１ｃ，２１ｄにＰＷＭ信号を供給するための駆動回路３０ａ，３０ｂ、３０ｃ，３０ｄを有し得る。図１１では、４つの半導体スイッチ素子２０ａ，２０ｂ，２０ｃ，２０ｄの各々に駆動回路３０ａ，３０ｂ、３０ｃ，３０ｄが接続されているが、第１の実施形態の場合と同様に、一つの駆動回路３０とし得る。駆動回路３０ａ及び駆動回路３０ｂは、第１の駆動回路部３１及び第２の駆動回路部３２に対応する。
　スイッチング回路７０の構成について説明する。半導体スイッチ素子（第１の半導体スイッチ素子）２０ａのドレイン端子（出力端子）２２ａと半導体スイッチ素子（第３の半導体スイッチ素子）２０ｃのドレイン端子（出力端子）２２ｃとが接続されている。半導体スイッチ素子（第２の半導体スイッチ素子）２０ｂのソース端子（共通端子）２３ｂと半導体スイッチ素子（第４の半導体スイッチ素子）２０ｄのソース端子（共通端子）２３ｄとが接続されている。ドレイン端子２２ａとドレイン端子２２ｃの接続点及びソース端子２３ｂとソース端子２３ｄの接続点には、それぞれ第１の電源４０及び第２の電源４１が接続される。第１の電源４０は、ドレイン端子２２ａ，２２ｃに正電圧ＶＤＤを供給する。第２の電源４１は、ソース端子２３ｂ，２３ｄに負電圧ＶＳＳを供給する。
　半導体スイッチ素子２０ａ及び半導体スイッチ素子２０ｂは、第１の実施形態と同様に直列接続されている。同様に、半導体スイッチ素子２０ｃ，２０ｄも直列接続されている。すなわち、半導体スイッチ素子２０ｃのソース端子２３ｃと半導体スイッチ素子２０ｄのドレイン端子２２ｄとが接続されている。ソース端子２３ａとドレイン端子２２ｂの接続点と、ソース端子２３ｃとドレイン端子２２ｄの接続点とは負荷８０を介して接続されている。負荷８０は、第１の実施形態と同様にインダクタンス素子といった誘導負荷でもよし、抵抗負荷でもよい。負荷８０として例えばモータを接続することによって、モータを駆動し得る。
　駆動回路３０ａ，３０ｄの各々はそれぞれ半導体スイッチ素子２０ａ，２０ｄのゲート端子２１ａ，２１ｄに正相のＰＷＭ信号を供給する。同様に、駆動回路３０ｂ，３０ｃの各々は半導体スイッチ素子２０ｂ，２０ｃのゲート端子２１ｂ，２１ｃに逆相のＰＷＭ信号を供給する。ゲート端子２１ａ～２１ｄに供給されるＰＷＭ信号のクロック周波数ｆＣＬＫは、同じである。各半導体スイッチ素子２０ａ～２０ｄと、対応する駆動回路３０ａ～３０ｄとの間の抵抗ＲＣ０は、各半導体スイッチ素子２０ａ～２０ｄのゲート端子２１ａ～２１ｄに接続された駆動回路３０ａ～３０ｄの出力インピーダンスを表している。各半導体スイッチ素子２０ａ～２０ｄのソース端子２３ａ～２３ｄと駆動回路３０ａ～３０ｄとの間には、第３の電源４２ａ～４２ｄが接続されている。第３の電源４２ａ～４２ｄの正極は、対応するソース端子２３ａ～２３ｄに接続され、第３の電源４２ａ～４２ｄの負極は、対応する駆動回路３０ａ～３０ｄに接続されている。これにより、第１の実施形態と同様に、駆動回路３０ａ～３０ｄに、ソース端子２３ａ～２３ｄを基準とした所定の負電圧が供給される。この所定の負電圧の大きさは第１の実施形態の第３の電源４２ａ又は第３の電源４２ｂから供給される負電圧と同じとし得る。
　上記構成では、駆動回路３０ａ及び駆動回路３０ｄによって半導体スイッチ素子２０ａ，２０ｄに正相のＰＷＭ信号が供給される一方、駆動回路３０ｂ及び駆動回路３０ｃによって、半導体スイッチ素子２０ｂ，２０ｃに逆相のＰＷＭ信号が供給される。従って、半導体スイッチ素子２０ａ，２０ｄがＯＮ状態のとき半導体スイッチ素子２０ｂ，２０ｃがＯＦＦ状態になり、図１３中の矢印Ｂ１の方向に電流が流れる。一方、半導体スイッチ素子２０ａ，２０ｄがＯＦＦ状態のとき半導体スイッチ素子２０ｂ，２０ｃがＯＮ状態になり、図１３中の矢印Ｂ２の方向に電流が流れる。従って、ＰＷＭ信号に応じて、負荷８０に流れる電流の方向がスイッチされ得る。
　このスイッチングに伴う電力効率の向上のために、半導体スイッチ素子２０ａ，２０ｃの３つの寄生容量ＣＧＳ，ＣＧＤ，ＣＤＳの少なくとも一つを抑制するために、各半導体スイッチ素子２０ａ，２０ｃに少なくとも一つの容量抑制素子部５０ａ，５０ｃが接続されている。容量抑制素子部５０ａ，５０ｃは、抑制すべき寄生容量ＣＸが存在する端子間に接続される。図１３では、各半導体スイッチ素子２０ａ，２０ｃにおいて、ゲート端子２１ａ，２１ｃとドレイン端子２２ａ，２２ｃの間に容量抑制素子部５０ａ，５０ｃが接続された構成を示している。容量抑制素子部５０ａ，５０ｃの回路構成は第１の実施形態と同様とし得るので、説明を省略する。以下の説明では、容量抑制素子部５０ａ、５０ｃを第１の実施形態の場合と同様に、容量抑制素子部５０と称する場合もある。
　スイッチング回路７０では、更に、半導体スイッチ素子２０ｂのドレイン端子２２ｂと半導体スイッチ素子２０ｄのゲート端子２１ｄとの間及び半導体スイッチ素子２０ｂのゲート端子２１ｂと半導体スイッチ素子２０ｄのドレイン端子２２ｄとの間にそれぞれキャパシタンス素子９０，９１が接続されている。キャパシタンス素子（第１のキャパシタンス素子）９０の容量Ｃ９０は、ＰＷＭ信号のＮ次高調波において、半導体スイッチ素子２０ｄのゲート端子２１ｄ及びドレイン端子２２ｄの間の寄生容量ＣＧＤにほぼ等しい。同様に、キャパシタンス素子（第２のキャパシタンス素子）９１の容量Ｃ９１は、半導体スイッチ素子２０ｂのゲート端子２１ｂ及びドレイン端子２２ｂの間の寄生容量ＣＧＤにほぼ等しい。
　このようにキャパシタンス素子９０，９１を接続することによって、半導体スイッチ素子２０ｄ，２０ｂの各々の寄生容量ＣＧＤを抑制できる。この点について、図１４を参照して説明する。
　図１４は、キャパシタンス素子の接続により、半導体スイッチ素子の寄生容量が抑制され得る原理を説明するための図面である。図１４は、差動型回路の半導体スイッチ素子２０ｄにおいてゲート端子２１ｄから見込んだ容量成分を計算するモデル図である。
　図１４に示した回路モデルでは、第１端子１００と第２端子１０１との間にキャパシタンス素子１０２が接続され、第１端子１００と第３端子１０３との間にキャパシタンス素子１０２と同様の容量を有するキャパシタンス素子１０４が接続されている。キャパシタンス素子１０２は、寄生容量ＣＧＤを表しており、キャパシタンス素子１０４は、キャパシタンス素子９０に対応する。第１端子１００には、信号源１０５が接続され、第２端子１０１及び第３端子１０３にはそれぞれ電圧源１０６，１０７が接続されている。
　図１４に示したモデルにおいて、第１端子１００は、半導体スイッチ素子２０ｄのゲート端子２１ｄに対応する。第１端子１００には、ゲート端子２１ｄへのＰＷＭ信号の入力を表すために、信号源１０５によりゲート電圧Ｖｘが供給される。第２端子１０１は、半導体スイッチ素子２０ｄのドレイン端子２２ｄに対応する。第２端子１０１には、ドレイン端子２２ｄの電圧を表すために、電圧源１０６により電圧ＶＤが供給される。第３端子１０３は、半導体スイッチ素子２０ｂのドレイン端子２２ｂに対応する。半導体スイッチ素子２０ｂのドレイン端子２２ｂのドレイン電位は半導体スイッチ素子２０ｄのドレイン端子２２ｄのドレイン電位と逆相であると仮定して、第３端子１０３には、電圧源１０７により、ドレイン電圧（－ＶＤ）が供給される。
　このとき、ゲート端子２１ｄとしての第１端子１００に第２端子１０１及び第３端子１０３から流れ込む電荷量は、ＣＧＤ（ＶＤ－ＶＸ）＋ＣＧＤ（－ＶＤ－ＶＸ）＝－２ＣＧＤＶＸである。よって、等価的にゲート・ドレイン間の寄生容量ＣＧＤは存在せず、ゲート端子２１ｄと接地（すなわち、ソース端子）との間に２ＣＧＤの値を有する容量が存在しているように見えることになる。
　このように、キャパシタンス素子９０を図１３に示したように設けることによって、ＰＷＭ信号のＮ次高調波（Ｎ＝１の場合はいわゆる基本波）において、等価的にゲート・ドレイン間の寄生容量ＣＧＤは存在しないので、半導体スイッチ素子２０ｄの寄生容量ＣＧＤの影響を中和又は打ち消し得る。ここでは、半導体スイッチ素子２０ｄを中心にして説明したが、半導体スイッチ素子２０ｂについても同様である。すなわち、キャパシタンス素子９１を図１３に示したように設けることによって、ＰＷＭ信号のＮ次高調波において、半導体スイッチ素子２０ｂの寄生容量ＣＧＤの影響を中和又は打ち消し得る。また、半導体スイッチ素子２０ａ～２０ｄにおいて、ゲート・ドレイン間の寄生容量ＣＧＤがよりスイッチング速度に影響を与えやすい。そのため、半導体スイッチ素子２０ｂ，２０ｄのゲート・ドレイン間の寄生容量ＣＧＤの影響を低減することによって、半導体スイッチ素子２０ｂ，２０ｄのスイッチング速度の高速化を図ることができる。
　ここでは、キャパシタンス素子９０，９１が、寄生容量ＣＧＤの影響を中和するとして説明したが、キャパシタンス素子９０，９１は、寄生容量ＣＧＤの影響を低減又は抑制できていればよい。例えば、キャパシタンス素子９０，９１の容量は、第１の実施形態で説明したように、キャパシタンス素子９０，９１を接続することによる等価容量が、元々の寄生容量Ｃｘに比べて１／１０以下となるような値とし得る。また、キャパシタンス素子９０，９１の容量は、上記等価容量が元々の寄生容量Ｃｘに比べて半分以下となるような値であってもよい。
　スイッチング回路７０では、半導体スイッチ素子２０ａ，２０ｃについては、容量抑制素子部５０ａ，５０ｃによって、寄生容量ＣＧＤの影響を低減している。また、半導体スイッチ素子２０ｂ，２０ｄについては、キャパシタンス素子９０，９１によって、寄生容量ＣＧＤの影響を低減している。その結果、第１の実施形態の場合と同様に、半導体スイッチ素子２０ａ～２０ｄのスイッチング速度の高速化を図ることができると共に、電力効率の向上を図ることができる。容量抑制素子部５０ａ，５０ｃ及び、キャパシタンス素子９０，９１を利用して寄生容量ＣＧＤの影響を低減しているので、第１の実施形態の場合と同様に、オーバードライブを行わなくても、スイッチング速度及び電力効率の向上を図ることができる。更に、半導体スイッチ素子２０ｂ，２０ｄについてはキャパシタンス素子９０，９１を用いて寄生容量ＣＧＤの影響の低減を図っているので、スイッチング回路７０の設計がより容易である。従って、スイッチング回路７０の構成は、半導体スイッチ素子２０ａ～２０ｄのデバイスパラメータに差が生じていたりする場合により有効な構成である。
　スイッチング回路７０において電力効率の向上が図れる点を、シミュレーション結果を参照して説明する。
　図１５は、図１３に示したスイッチング回路７０に対応するシミュレーション用のモデルである。以下、説明の便宜のため、図１３に対応する要素には同様の符号を付して説明する。図１５に示した回路モデルでは、負荷８０は、インダクタンス素子ＬＬ１、抵抗ＲＬ及びインダクタンス素子ＬＬ２の直列回路で表した。シミュレーションでは、半導体スイッチ素子２０ａのソース端子２３ａと半導体スイッチ素子２０ｂのドレイン端子２２ｂとの接続点の接地に対する電圧を出力電圧Ｖｏｕｔとした。シミュレーション用回路モデルにおいて、半導体スイッチ素子２０ａ～２０ｄの構成は、第１の実施形態の場合と同様に、図９に示した構成とした。半導体スイッチ素子２０ａ～２０ｄのデバイスパラメータは、第１の実施形態で示したデバイスパラメータと同様とした。キャパシタンス素子９０，９１の容量は、ＣＧＤと同じ６３ｐＦとした。
　図１５に示したシミュレーション用回路モデルにおける素子値などは次のように設定した。
　駆動回路３０ａ～３０ｄから供給されるＰＷＭ信号のクロック周波数ｆＣＬＫ＝１２０ｋＨｚ
　駆動回路３０ａ～３０ｄから供給されるＰＷＭ信号の変調周波数ｆＭ＝６０ｋＨｚ
　抵抗ＲＣ０の抵抗値：３０Ω
　ドレイン端子２２ａ，２２ｃに供給する正電圧ＶＤＤ＝４００Ｖ
　ソース端子２３ｂ，２３ｄに供給する負電圧ＶＳＳ＝－４００Ｖ
　第３の電源４２ａ～４２ｄによって、ソース端子２３ａ～２３ｄを基準として駆動回路３０ａ～３０ｄに供給される電圧：－１３Ｖ
　インダクタンス素子ＬＬ１，ＬＬ２の素子値（インダクタンス）：２．５×１／２ｍＨ
　抵抗ＲＬの素子値（抵抗値）：１０Ω
　シミュレーションとして、以下のシミュレーション３，４，５，６を実施した。
　［シミュレーション３］
　キャパシタンス素子９０、９１及び容量抑制素子部５０ａ、５０ｃのいずれも接続しない場合を想定してシミュレーションを行った。このシミュレーションでは、各半導体スイッチ素子２０ａ～２０ｄにおいてすべての寄生容量をデバイスパラメータとして示した値に設定した。
　［シミュレーション４］
　キャパシタンス素子９０、９１及び容量抑制素子部５０ａ、５０ｃにより各半導体スイッチ素子２０のゲート・ドレイン間の寄生容量ＣＧＤが打ち消された場合を想定してシミュレーションを行った。このシミュレーションでは、理想的な状態として各半導体スイッチ素子２０ａ～２０ｄの寄生容量ＣＧＤの設定値を０とした。
　［シミュレーション５］
　キャパシタンス素子９０、９１を設けずに、半導体スイッチ素子２０ａ～２０ｄの寄生容量ＣＧＤを、容量抑制素子部５０を用いて中和したことを想定してシミュレーションを行った。従って、このシミュレーションでは、寄生容量ＣＧＤを０とした。
　［シミュレーション６］
　キャパシタンス素子９０、９１を接続した点でシミュレーション３と相違する以外は、シミュレーション３と同様の条件でシミュレーションを行った。
　図１６～図１９は、シミュレーション３～６の結果をそれぞれ示す図面である。図１６～図１９では、時間に対する半導体スイッチ素子２０のゲート・ソース間の電圧ＶＧＳ１ａ，ＶＧＳ２ａと出力電圧Ｖｏｕｔの変化を示している。横軸は時間［μｓ］を示し、縦軸は、ゲート・ソース間の電圧ＶＧＳ［Ｖ］及び出力電圧Ｖｏｕｔ［Ｖ］を示す。図１６～図１９では、図１５において左上の半導体スイッチ素子２０ａにおけるＶＧＳとしてのＶＧＳａ、図１５の左下の半導体スイッチ素子２０ｂにおけるＶＧＳとしてのＶＧＳｂ、及び、半導体スイッチ素子２０ａと半導体スイッチ素子２０ｂとの接続点の接地に対する電圧としての出力電圧Ｖｏｕｔを示している。
　図１６、図１７及び図１８を比較すれば、容量抑制素子部５０ａ，５０ｃを設けて半導体スイッチ素子２０ａ，２０ｃの寄生容量ＣＧＤを打ち消すことによって、図１６に示した場合より電圧変化、特に出力電圧Ｖｏｕｔの電圧変化がより急峻になり、理想的な図１７に近づくことが理解できる。
　また、図１７、図１８及び図１９を比較すれば、容量抑制素子部５０を設けると共に、キャパシタンス素子を接続することによって、図１８の場合より、更に、電圧変化、特に出力電圧Ｖｏｕｔの電圧変化がより急峻になり、理想的な図１７に近づくことが理解できる。
　第２の実施形態では、半導体スイッチ素子２０ｂ，２０ｄの寄生容量ＣＸをキャパシタンス素子９０，９１で低減する形態を例示して説明したが、半導体スイッチ素子２０ｂ，２０ｄについても、キャパシタンス素子９０，９１の代わりに、容量抑制素子部を利用して寄生容量の低減を図ってもよい。また、キャパシタンス素子９０，９１によって、等価的に存在するように見えるゲート端子２１ｄ，２１ｂと接地（ソース端子）との間の容量であって２ＣＧＤの値を有する容量の影響を、容量抑制素子部を更に接続することによって実質的に低減することもできる。半導体スイッチ素子２０ｂ，２０ｄの寄生容量ＣＸを容量抑制素子部と、キャパシタンス素子９０，９１とを組み合わせて半導体スイッチ素子２０ｂ，２０ｄの各々の少なくとも一つの寄生容量の低減をはかってもよい。
　以上、本発明の種々の実施形態について説明したが、本発明は、上記に例示した種々の実施形態に限定されず、本発明の趣旨を逸脱しない範囲で種々の変形が可能である。例えば、スイッチング回路が備える半導体スイッチ素子は、例示したＭＯＳ型電界効果トランジスタに限定されない。例えば、半導体スイッチ素子は、絶縁ゲート型バイポーラトランジスタでもよいし、接合型電界効果トランジスタでもよいし、接合型バイポーラトランジスタでもよいし、又は、半導体スイッチ素子はサイリスタでもよい。半導体スイッチ素子が絶縁ゲート型バイポーラトランジスタ又は接合型バイポーラトランジスタである場合、半導体スイッチ素子の入力端子は、ゲート端子であり、出力端子はコレクタ端子であり、共通端子はエミッタ端子である。半導体スイッチ素子が接合型電界効果トランジスタの場合、ＭＯＳ型電界効果トランジスタの場合と同様に、半導体スイッチ素子の入力端子は、ゲート端子であり、出力端子はドレイン端子であり、共通端子はソース端子である。半導体スイッチ素子がサイリスタである場合、半導体スイッチ素子の入力端子は、ゲート端子であり、出力端子はアノード端子であり、共通端子はカソード端子である。
　また、スイッチング回路が備える複数の半導体スイッチ素子の構成は同じとして説明したが、互いに異なっていてもよい。また、複数の半導体スイッチ素子の各々に接続される容量抑制素子部の構成も異なっていてもよい。また、スイッチング回路が備える半導体スイッチ素子の数は、例示した２個の場合及び４個の場合に限定されない。スイッチング回路は、少なくとも一つの半導体スイッチ素子を有していればよい。
　前述した種々の実施形態では、半導体スイッチ素子に供給されるパルス状信号はＰＷＭ信号としたが、半導体スイッチ素子のＯＮ／ＯＦＦが制御され得るパルス状信号であればよい。
　１０…スイッチング回路、２０…半導体スイッチ素子、２０ａ…半導体スイッチ素子（第１の半導体スイッチ素子）、２０ｂ…半導体スイッチ素子（第２の半導体スイッチ素子）、２０ｃ…半導体スイッチ素子（第３の半導体スイッチ素子）、２０ｄ…半導体スイッチ素子（第４の半導体スイッチ素子）、２１，２１ａ，２１ｂ，２１ｃ，２１ｄ…ゲート端子（入力端子）、２２，２２ａ，２２ｂ,２２ｃ,２２ｄ…ドレイン端子（出力端子）、２３,２３ａ,２３ｂ,２３ｃ,２３ｄ…ソース端子（共通端子）、３０,３０ａ,３０ｂ,３０ｃ,３０ｄ…駆動回路、５０,５０ａ,５０ｂ,５０ｃ…容量抑制素子部、５３１…第１の回路部、５３ｉ…第ｉの回路部（ｉは２～Ｎの整数））、７０…スイッチング回路、９０，９１…キャパシタンス素子（第１及び第２のキャパシタンス素子）。

Claims (8)

  1. 　入力端子、出力端子及び共通端子を有する半導体スイッチ素子を少なくとも一つ含んでおり、前記入力端子と前記共通端子との間にパルス状信号を印加することによって、前記出力端子と前記共通端子との間の電流をスイッチングするスイッチング回路であって、
    　前記入力端子と前記出力端子との間、前記入力端子と前記共通端子との間及び前記出力端子と前記共通端子との間の少なくとも一つに接続される容量抑制素子部を備え、
    　前記容量抑制素子部は、前記容量抑制素子部が接続される前記半導体スイッチ素子の端子間の寄生容量を、前記パルス状信号のクロック周波数のＮ倍（Ｎは１以上の整数）の周波数において、前記容量抑制素子部が接続されていない場合より低減する、
    スイッチング回路。
  2. 　入力端子、出力端子及び共通端子を有する４つの半導体スイッチ素子を含んでおり、４つの前記半導体スイッチ素子のうちの第１の半導体スイッチ素子の出力端子と４つの前記半導体スイッチ素子のうちの第３の半導体スイッチ素子の出力端子とが接続され、４つの前記半導体スイッチ素子のうちの第２の半導体スイッチ素子の共通端子と４つの前記半導体スイッチ素子のうちの第４の半導体スイッチ素子の共通端子とが接続され、前記第１の半導体スイッチ素子の共通端子と前記第２の半導体スイッチ素子の出力端子が接続され、前記第３の半導体スイッチ素子の共通端子と前記第４の半導体スイッチ素子の出力端子とが接続され、前記第１及び前記第４の半導体スイッチ素子がＯＮ状態のとき前記第２及び第３の半導体スイッチ素子がＯＦＦ状態となると共に、前記第１及び前記第４の半導体スイッチ素子がＯＦＦ状態のとき前記第２及び第３の半導体スイッチ素子がＯＮ状態となるように、前記第１～第４の半導体スイッチ素子の入力端子それぞれにパルス状信号が印加されるスイッチング回路であって、
    　４つの前記半導体スイッチ素子のうちの少なくとも一つの半導体スイッチ素子の前記入力端子と前記出力端子との間、前記入力端子と前記共通端子との間及び前記出力端子と前記共通端子との間の少なくとも一つに接続される容量抑制素子部を備え、
    　前記容量抑制素子部は、前記容量抑制素子部が接続される前記半導体スイッチ素子の端子間の寄生容量を、前記パルス状信号のクロック周波数のＮ倍（Ｎは１以上の整数）の周波数において、前記容量抑制素子部が接続されていない場合より低減する、
    スイッチング回路。
  3. 　前記第２の半導体スイッチ素子の出力端子と前記第４の半導体スイッチ素子の入力端子との間に接続される第１のキャパシタンス素子と、
    　前記第２の半導体スイッチ素子の入力端子と前記第４の半導体スイッチ素子の出力端子の間に接続される第２のキャパシタンス素子と、
    を更に備え、
    　前記第１のキャパシタンス素子は、前記第４の半導体スイッチ素子の入力端子と出力端子との間の寄生容量を、前記第４の半導体スイッチ素子に供給される前記パルス状信号のクロック周波数のＮ倍（Ｎは１以上の整数）の周波数において、前記第１のキャパシタンス素子を接続しない場合より低減する容量を有し、
    　前記第２のキャパシタンス素子は、前記第２の半導体スイッチ素子の入力端子と出力端子との間の寄生容量を、前記第２の半導体スイッチ素子に供給される前記パルス状信号のクロック周波数のＮ倍（Ｎは１以上の整数）の周波数において、前記第２のキャパシタンス素子を接続しない場合より低減する容量を有する、
    請求項２記載のスイッチング回路
  4. 　前記パルス状信号は、ＰＷＭ信号であり、
    　前記容量抑制素子部は、前記容量抑制素子部のリアクタンスを角周波数の関数Ｘ（ω）としたとき、式（１）及び式（２）を満たすように構成されている、請求項１～３の何れか一項記載のスイッチング回路。
    Figure JPOXMLDOC01-appb-M000001
    Figure JPOXMLDOC01-appb-M000002
     （式（１）及び式（２）において、ｊは虚数単位を示し、ω０は前記ＰＷＭ信号のクロック周波数と２πとの積であり、ωＭは前記ＰＷＭ信号の変調周波数と２πとの積であり、ＣＸは、前記半導体スイッチ素子の端子間の寄生容量であって、前記容量抑制素子部が接続される前記半導体スイッチ素子の端子間の寄生容量であり、ＲＣＯは、前記容量抑制素子部が接続される前記半導体スイッチ素子の入力端子に接続されており前記ＰＷＭ信号を供給する駆動回路の出力インピーダンスである。）
  5. 　前記関数Ｘ（ω）は、式（３）で表される、請求項４記載のスイッチング回路。
    Figure JPOXMLDOC01-appb-M000003
     （式（３）中、ｔを１～Ｎ－１の整数としたとき、ωz0は０＜ωz0＜ω０を満たす値であり、ωｚｔ，ωｐｔはｔω０＜ωｐｔ＜ωｚｔ＜（ｔ＋１）ω０を満たす値であり、βは任意の値である。）
  6. 　前記容量抑制素子部は、前記半導体スイッチ素子の前記入力端子と前記出力端子との間に接続される、請求項５記載のスイッチング回路。
  7. 　Ｎは２以上であり、
    　前記容量抑制素子部は、直列に接続された第１～第Ｎの回路部を有し、
    　前記第１の回路部は、直列に接続されたインダクタンス素子とキャパシタンス素子とからなり、
    　前記第２～第Ｎの回路部のうちの第ｉの回路部（ｉは２～Ｎの整数）は、並列に接続されたインダクタンス素子とキャパシタンス素子とからなる、
    請求項１～６の何れか一項記載のスイッチング回路。
  8. 　前記第１の回路部が有するインダクタンス素子及びキャパシタンス素子のそれぞれの素子値をＬ０及びＣ０とし、前記第ｉの回路部が有するインダクタンス素子及びキャパシタンス素子の素子値をそれぞれＬｉ－１及びＣｉ－１とした場合、
    　前記第１の回路部が有するインダクタンス素子及びキャパシタンス素子のそれぞれの素子値並びに前記第２～第Ｎの回路部の各々が有するキャパシタンス素子の素子値は、式（４）を満たし、
    　前記Ｌｉ－１は、１／（Ｃｉ－１（ωｐ（ｉ－１））２）である、
    請求項７記載のスイッチング回路。
    Figure JPOXMLDOC01-appb-M000004
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