WO2012157569A1 - 集積回路装置 - Google Patents

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WO2012157569A1
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voltage
output terminal
boost converter
integrated circuit
clock signal
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竹内　健
輝義 畑中
光一 石田
正 安福
真 高宮
貴康 桜井
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University of Tokyo NUC
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    • H02M1/0067—Converter structures employing plural converter units, other than for parallel operation of the units on a single load
    • H02M1/007—Plural converter units in cascade

Definitions

  • the present invention relates to an integrated circuit device, and more particularly, an integrated circuit chip on which an integrated circuit is mounted, and a boost supply circuit that can boost a power supply side voltage supplied from the power supply side and supply the boosted voltage to the integrated circuit of the integrated circuit chip.
  • the present invention relates to an integrated circuit device including an interposer mounted thereon.
  • this type of integrated circuit device includes a plurality of flash memory chips each equipped with a flash memory, and each flash memory chip is divided into a plurality of banks, and each flash memory is read and written by memory interleaving.
  • One that reads and writes data in parallel from each chip has been proposed (see, for example, Non-Patent Document 1). In this apparatus, it is assumed that data can be read and written at high speed by such an operation.
  • the above-mentioned flash memory requires a relatively high voltage when reading and writing data.
  • a relatively low power supply voltage is obtained using a boost supply circuit having a boost converter that boosts a voltage supplied with switching of a field effect transistor.
  • the voltage is boosted and supplied to the integrated circuit.
  • it is desired to boost the power supply voltage to the operating voltage necessary for the operation of the integrated circuit quickly.
  • the load during boosting is large, the power supply voltage is quickly boosted to the operating voltage.
  • a method of quickly boosting the power supply voltage to the operating voltage a method of lowering the threshold voltage of the field effect transistor is conceivable.
  • the breakdown voltage of the field effect transistor is lowered, In some cases, a voltage exceeding the threshold voltage is applied, the field effect transistor cannot be protected, and the device cannot be protected.
  • the main object of the integrated circuit device of the present invention is to boost the power supply side voltage and supply it to the integrated circuit more quickly and to protect the device.
  • the integrated circuit device of the present invention employs the following means in order to achieve the main object described above.
  • the integrated circuit device of the present invention is An integrated circuit device comprising: an integrated circuit chip on which an integrated circuit is mounted; and an interposer on which a boosting supply circuit capable of boosting a power supply side voltage supplied from a power supply side and supplying the boosted supply circuit to the integrated circuit of the integrated circuit chip is mounted Because
  • the boost supply circuit includes: A first inductor connected in series between a first input terminal to which the power supply side voltage is supplied and a first output terminal for outputting a voltage; and a series between the first inductor and the first output terminal. And a first rectifying element that rectifies current in a direction from the first input terminal toward the first output terminal, and the first inductor and the first rectifying element between the first inductor and the first inductor.
  • a first boost converter having a first field effect transistor connected in parallel to one output terminal;
  • a second inductor connected in series between a second input terminal to which the voltage of the first output terminal of the first boost converter is input and a second output terminal for supplying a voltage to the integrated circuit of the integrated circuit chip;
  • a second rectifier connected in series between the second inductor and the second output terminal and rectifying a current in a direction from the second input terminal toward the second output terminal; the second inductor;
  • An operating voltage which is connected in parallel to the second output terminal as viewed from the second inductor between the second rectifying element and has a threshold voltage higher than that of the first field effect transistor and which operates the integrated circuit.
  • a second field-effect transistor having a breakdown voltage with respect to the above voltage, a second boost converter When the voltage at the first output terminal of the first boost converter is equal to or lower than a predetermined low voltage which is predetermined as a voltage lower than the operating voltage, the first output terminal voltage is set to the predetermined low voltage. Switching control of the first field effect transistor of one boost converter, and after the voltage of the first output terminal of the first boost converter reaches the predetermined low voltage, the voltage of the second output terminal of the second boost converter A switching control circuit for controlling the switching of the second field effect transistor of the second boost converter so that becomes the operating voltage;
  • the gist is that the circuit comprises
  • the second field effect transistor of the second boost converter has a threshold voltage higher than that of the first field effect transistor of the first boost converter and a predetermined operating voltage as a voltage at which the integrated circuit operates.
  • the voltage of the first output terminal of the first boost converter is equal to or lower than a predetermined low voltage that is lower than the operating voltage, the voltage of the first output terminal is predetermined.
  • the first field effect transistor of the first boost converter is subjected to switching control so that the voltage becomes low. Since the threshold voltage of the first field effect transistor of the first boost converter is lower than the threshold voltage of the second field effect transistor of the second converter, as compared with the case where the second field effect transistor is used instead of the first field effect transistor.
  • the voltage at the first output terminal of the first boost converter can be boosted more quickly to a predetermined low voltage. Then, after the voltage at the first output terminal of the first boost converter reaches a predetermined low voltage, the second electric field effect of the second boost converter is set so that the voltage at the second output terminal of the second boost converter becomes the operating voltage. Switching control of the transistor. Since the second field-effect transistor of the second boost converter is a transistor having a threshold voltage higher than that of the first field-effect transistor of the first boost converter and having a withstand voltage with respect to the operating voltage, The voltage of the second output terminal can be boosted to the operating voltage and supplied to the integrated circuit of the integrated circuit chip. Therefore, the power supply side voltage can be boosted and supplied to the integrated circuit more quickly, and the device can be protected.
  • the switching control circuit uses a first voltage detection circuit for detecting a voltage at the first output terminal of the first boost converter, and a voltage at the second output terminal of the second boost converter.
  • a second voltage detection circuit to detect, and control of predetermined first on-time and first off-time when the detected voltage of the first output terminal of the first boost converter is equal to or lower than the predetermined low voltage
  • a clock signal is generated, the first field effect transistor is subjected to switching control using the generated clock signal, and the detected voltage of the first output terminal of the first boost converter reaches the predetermined low voltage Thereafter, a control clock signal for a predetermined second on-time and second off-time is generated, and the generated clock signal is used.
  • a control clock signal generating circuit for controlling switching of said second field effect transistor may be assumed to be a circuit having a.
  • the switching control circuit includes a first voltage detection circuit that detects a voltage of the first output terminal of the first boost converter, and a voltage of the second output terminal of the second boost converter. And a second output terminal of the detected second boost converter after the detected voltage of the first output terminal of the first boost converter reaches the predetermined low voltage.
  • the on-time of the control clock signal tends to become longer as the elapsed time from when the detected voltage at the first output terminal of the first boost converter reaches the predetermined low voltage until the voltage becomes the operating voltage.
  • the on-time setting circuit for setting the voltage and the detected voltage of the first output terminal of the first boost converter are equal to or lower than the predetermined low voltage
  • a first on-time and a first off-time control clock signal are generated, the first field-effect transistor is controlled to be switched using the generated clock signal, and the detected first boost converter
  • the ON time set by the ON time setting circuit until the detected voltage of the second output terminal of the second boost converter becomes the operating voltage.
  • a control clock signal generation circuit that generates a control clock signal for a predetermined second off time and controls the switching of the second field effect transistor using the generated clock signal. It can also be.
  • the on-time of the control clock signal is set so as to increase as the elapsed time after the voltage at the first output terminal of the first boost converter reaches a predetermined low voltage, and the detected second boost converter first 2
  • a smoothing capacitor that smoothes the voltage at the first output terminal of the first inductor may be provided.
  • a third input terminal to which a voltage is supplied from the power supply side voltage and a third output terminal that outputs a voltage to the integrated circuit of the integrated circuit chip are connected in series.
  • the switching control circuit when instructed to operate the integrated circuit in the first mode, when the voltage at the first output terminal of the first boost converter is equal to or lower than the predetermined low voltage, Switching control of the first field effect transistor of the first boost converter so that the voltage of the output terminal becomes the predetermined low voltage, and the detected voltage of the first output terminal of the first boost converter is the predetermined low voltage. And the switching control of the second field effect transistor of the second boost converter so that the detected voltage of the second output terminal of the second boost converter becomes the first control voltage, and the integrated circuit Is instructed to operate in the second mode, the third boost converter of the detected third boost converter is Controlling switching of said third field effect transistor of the third boost converter such that the voltage of the output terminal becomes the second control voltage may be a thing.
  • the voltage at the first output terminal of the first boost converter When instructed to operate the integrated circuit in the first mode, when the voltage at the first output terminal of the first boost converter is equal to or lower than a predetermined low voltage, the voltage at the first output terminal becomes a predetermined low voltage.
  • the first field effect transistor of the first boost converter is subjected to switching control, and after the detected voltage of the first output terminal of the first boost converter reaches a predetermined low voltage, the second boost converter second detected is detected.
  • the second field effect transistor of the second boost converter By switching the second field effect transistor of the second boost converter so that the voltage at the output terminal becomes the first control voltage, the power supply side voltage is stepped up to the first control voltage and supplied to the integrated circuit more quickly. And the device can be protected.
  • the third field effect transistor of the third boost converter is set so that the detected voltage of the third output terminal of the third boost converter becomes the second control voltage.
  • the power supply side voltage can be boosted to the second control voltage and supplied to the integrated circuit, and the device can be protected.
  • the third field effect transistor may be configured as a transistor having a withstand voltage against a voltage equal to or higher than the second control voltage. In this way, the withstand voltage of the transistor can be secured and the device can be protected.
  • the switching control circuit includes: a first voltage detection circuit that detects a voltage of a first output terminal of the first boost converter; and a second boost converter.
  • a second voltage detection circuit for detecting a voltage at a second output terminal; a third voltage detection circuit for detecting a voltage at a third output terminal of the third boost converter; and the integrated circuit operating in the second mode.
  • An on-time setting circuit that sets the on-time of the control clock signal so that the elapsed time from when the instruction is given becomes longer, and the detected voltage of the first output terminal of the first boost converter is the predetermined voltage.
  • a control clock signal having a predetermined first on-time and first off-time is generated, and the generated clock is Switching control of the first field effect transistor using a clock signal, and after the detected voltage of the first output terminal of the first boost converter reaches the predetermined low voltage, the detected second The detected clock signals for the predetermined second on-time and second off-time are generated until the voltage at the second output terminal of the boost converter reaches the first control voltage, and the generated clock signal is The second field effect transistor is used for switching control, and after the detected voltage of the second output terminal of the second boost converter reaches the first control voltage, the detected second boost converter of the third boost converter is used.
  • a control clock signal generating circuit for controlling switching of said third field-effect transistor with a clock signal the generating may be assumed to be a circuit having a.
  • the on-time of the control clock signal is set so as to become longer as the elapsed time becomes longer, and is set by the on-time setting circuit until the detected voltage of the third output terminal of the third boost converter becomes the control voltage.
  • the control circuit generates a control clock signal having a predetermined on-time and a predetermined second off-time, and performs switching control of the third field-effect transistor using the generated clock signal, so that the voltage of the third output terminal can be more appropriately Can be boosted up to the operating voltage.
  • the integrated circuit mounted on the integrated circuit chip includes a control gate and a floating gate, and has a data gate according to a voltage applied to the control gate.
  • a NAND type flash memory composed of a plurality of flash memory cells capable of reading and writing, wherein the first mode is a mode for executing a read operation for reading data from the NAND type flash memory, and The second mode is a mode in which a write operation for writing data to the NAND flash memory is executed, and the first control voltage is applied to a control gate of a flash memory cell different from the flash memory cell from which data is read in the read operation.
  • the second control voltage is a voltage that is predetermined as a voltage that is applied to a control gate of a flash memory cell that is different from a flash memory cell that writes data in the write operation. It can also be.
  • the integrated circuit is a NAND flash memory composed of a plurality of flash memory cells
  • the voltage applied to the control gate of the flash memory cell that is different from the flash memory cell that reads the data on the power supply side voltage The voltage applied to the control gate of a flash memory cell different from the flash memory cell to which data is written can be supplied to the integrated circuit more quickly, and the device can be protected.
  • the integrated circuit mounted on the integrated circuit chip may be a flash memory.
  • FIG. 1 is a configuration diagram showing an outline of a configuration of an SSD 10 as an internal storage device of a computer as an embodiment of the present invention.
  • 3 is a circuit diagram for explaining an outline of a configuration of a main part of a NAND flash memory mounted on a flash memory chip 22;
  • FIG. 2 is a circuit diagram showing an outline of a configuration of a booster circuit 40 mounted on an interposer 30.
  • FIG. It is a circuit diagram which shows the outline of a structure of oscillator 80b, 80c. It is explanatory drawing which shows an example of the time change of the clock signal CLK for control and the voltage Vpass of the output terminal Vout2. It is explanatory drawing which shows an example of the time change of the clock signal for control CLK and the voltage Vpgm of the output terminal Vout3. It is explanatory drawing which shows an example of the boost converter 42B of a modification.
  • FIG. 1 is a block diagram showing an outline of a configuration of an SSD (Solid State Disk) 10 as an internal storage device of a computer as an embodiment of the present invention.
  • the SSD 10 has a DRAM chip 20 as a silicon chip on which DRAM (Dynamic Random Access Memory) is mounted, a plurality of stacked flash memory chips 22 which are silicon chips on which a NAND flash memory is mounted, and arranged on the top surface.
  • the interposer 30 is provided.
  • the SSD 10 is supplied with a voltage V0 (for example, 1.6V, 1.8V, 2.0V, etc.) as a power supply voltage from an external power supply (not shown).
  • V0 for example, 1.6V, 1.8V, 2.0V, etc.
  • the DRAM mounted on the DRAM chip 20 is a DRAM.
  • the flash memory mounted on the flash memory chip 22 has a read voltage of the voltage V1 (for example, 9.0V, 10.0V, 11.0V, etc.) and a write voltage of the voltage. V2 (for example, 18V, 20V, 22V, etc.).
  • the DRAM chip 20 and the flash memory chip 22 are formed with through holes (not shown) penetrating from the front surface to the back surface of the chip, and the through holes are formed between the DRAM chip 20 and the flash memory chip 22 and are relatively conductive. They are electrically connected by connection wiring formed by embedding with a high metal material (for example, copper).
  • FIG. 2 is a circuit diagram for explaining an outline of a configuration of a main part of a NAND flash memory mounted on the flash memory chip 22.
  • a drain of a memory cell Mcell having a control gate and a floating gate connected to a word line WL is connected between the bit line BL and the ground GND to the source of the adjacent memory cell Mcell.
  • selection MOS transistors ST1 and ST2 having respective gates connected to the selection gate lines SGD and SGS are arranged.
  • the voltage V2 is supplied to the word line WL connected to the control gate of the other memory cell Mcell and the selection gate line SGD of the selection MOS transistor ST1, and data corresponding to the voltage of the bit line BL is written. It can be stored in the cell Mcell.
  • the interposer 30 boosts the voltage V0 supplied from the NAND controller 32 for controlling the flash memory mounted on the flash memory chip 22 and the power source to the voltage V1 and the voltage V2 and supplies the boosted voltage to the flash memory chip 22.
  • a connection wiring (not shown) from the circuit 40, the booster circuit 40 and the NAND controller 32 is mounted.
  • FIG. 3 is a circuit diagram showing an outline of the configuration of the booster circuit 40 mounted on the interposer 30.
  • the booster circuit 40 boosts the voltage V0 supplied to the input terminal Vin1 and outputs it as the voltage Vmid from the output terminal Vout1, and boosts the voltage supplied to the output terminal Vout1 of the boost converter 42.
  • a boost converter 44 that supplies a voltage from Vout2 to the flash memory
  • a boost converter 46 that boosts the voltage V0 supplied to the input terminal Vin3 and supplies the voltage from the output terminal Vout3 to the flash memory
  • a control clock signal CLK are used.
  • a switching control circuit 70 for controlling the boost converters 42, 44, 46.
  • An enhancement type NMOS (N-channel Metal Oxide Semiconductor) transistor N11 (hereinafter referred to as transistor N11) and a depletion type connected in parallel to the output terminal Vout1 between the inductor L1 and the transistor N11 as viewed from the inductor L1.
  • NMOS transistor N12 hereinafter referred to as transistor N12
  • switching of the transistor N12 is controlled by a control clock signal CLK from the switching control circuit 70.
  • a smoothing capacitor 42a that smoothes the voltage of the output terminal Vout1 is connected to the output terminal Vout1.
  • the transistors N11 and N12 are transistors having a withstand voltage against a voltage slightly higher than a predetermined voltage Vm (eg, 3.6V, 3.8V, 4.0V, etc.) as a voltage between the voltage V0 and the voltage V1. It is configured as.
  • Vm a predetermined voltage
  • the inductor L2 connected in series between the input terminal Vin2 connected to the output terminal Vout1 of the boost converter 42 and the output terminal Vout2, the gate and the source are connected to each other, and the source is the inductor L2.
  • an enhancement type NMOS transistor N21 having a drain connected to the output terminal Vout2 (hereinafter referred to as transistor N21) and an inductor L2 and a transistor N21 connected in parallel to the output terminal Vout2 as viewed from the inductor L2.
  • a depletion type NMOS transistor N22 (hereinafter referred to as transistor N22), and switching of the transistor N22 is controlled by a control clock signal CLK from the switching control circuit 70.
  • the transistors N21 and N22 are configured as transistors having a threshold voltage higher than that of the transistors N11 and N12 and having a withstand voltage against a voltage slightly higher than the voltage V1.
  • the inductor L3 connected in series between the input terminal Vin3 to which the voltage V0 is supplied and the output terminal Vout3, the gate and the source are connected to each other, and the source is connected to the inductor L3.
  • An enhancement type NMOS transistor N31 (hereinafter referred to as transistor N31) having a drain connected to the output terminal Vout3, and a depletion type NMOS connected in parallel to the output terminal Vout3 as viewed from the inductor L3 between the inductor L3 and the transistor N31
  • a transistor N32 (hereinafter referred to as transistor N32), and switching of the transistor N32 is controlled by a control clock signal CLK from the switching control circuit 70.
  • the transistors N31 and N32 are configured as transistors having a threshold voltage higher than those of the transistors N11 and N12 and having a withstand voltage against a voltage slightly higher than the voltage V2.
  • the switching control circuit 70 includes a voltage detection circuit 72 that detects the voltage Vmid of the output terminal Vout1 of the boost converter 42, a voltage detection circuit 74 that detects the voltage Vpass of the output terminal Vout2 of the boost converter 44, and an output terminal of the boost converter 46.
  • the control clock CLK is an on-time Ton (the control clock signal CLK is a signal of a high-level logic voltage).
  • the selection circuit 78a generates a control clock signal CLK that can boost the voltage of the output terminal Vout2 relatively quickly and with low power consumption when the voltage Vmid detected by the voltage detection circuit 72 reaches the voltage Vm.
  • the relationship between the on-time Ton and the off-time Toff and the voltage Vpass of the output terminal Vout2 is obtained and stored in advance through experiments or simulations, and the voltage Vmid detected by the voltage detection circuit 72 exceeds the voltage Vm.
  • the stored on-time Ton and off-time Toff corresponding to the voltage Vpass detected by the detection circuit 74 are selected and output to the oscillator 80b.
  • the selection circuit 78a outputs a standby signal STB to the oscillator 80b when the voltage Vpass detected by the voltage detection circuit 74 exceeds the voltage V1.
  • the selection circuit 78b compares the on-time Ton and the off-time Toff of the control clock signal CLK capable of quickly boosting the voltage of the output terminal Vout3 and the elapsed time after the write instruction to write data to the flash memory is made. The relationship is obtained in advance through experiments or simulations and stored in advance, and the stored on-time Ton and off-time Toff are output to the oscillator 80c.
  • the ON time Ton of the control clock signal CLK is set so as to increase as the elapsed time after the write instruction to write data to the flash memory is increased, and the OFF time Toff of the control clock signal CLK is the elapsed time. Regardless of what is constant. The reason for setting the on time Ton and the off time Toff in this way will be described later.
  • the selection circuit 78b outputs a standby signal STB to the oscillator 80c when the voltage Vpgm detected by the voltage detection circuit 76 exceeds the voltage V2.
  • the oscillator 80 a is configured as a well-known oscillator circuit that generates a control clock signal CLK having predetermined on-time and off-time and outputs the clock signal CLK to the transistor N 11 of the boost converter 42, and is detected by the voltage detection circuit 72.
  • a control clock signal CLK having a predetermined on time and off time is generated and output to the transistor N12 of the boost converter 42 and detected by the voltage detection circuit 72.
  • the control clock signal CLK fixed to a low level logic voltage (for example, 0V) is generated so that the gate of the transistor N11 is turned off, and the boost converter 42 Output to transistor N12.
  • FIG. 4 is a circuit diagram showing an outline of the configuration of the oscillators 80b and 80c.
  • the oscillators 80b and 80c include a first circuit M1 configured as a constant current circuit, a second circuit M2, a third circuit M3 that forms a current mirror with the first circuit M1, and a first circuit M2, And a clock signal output circuit CKO that generates and outputs a control clock signal CLK from the output of M3.
  • the first circuit M1 includes a resistor R and an NMOS transistor NM1 to which the power supply voltage Vdd is supplied to the drain via the resistor R, the gate and the drain are connected, and the source is grounded.
  • the second circuits M2 and M3 have the same configuration, and the PMOS (P-channel Metal Oxide Semiconductor) transistor PM1 to which the power supply voltage Vdd is supplied to the source, and the gate and drain of the transistor PM1 are the gate and drain, respectively. And an NMOS transistor NM3 having a gate connected to the gate of the transistor NM1 and a drain connected to the drain of the transistor NM2. Capacitors C1 to C5 are connected in parallel via the switches SW1 to SW5 between the drain of the transistor PM1 of the second circuit M2 and M3 and the ground.
  • PMOS P-channel Metal Oxide Semiconductor
  • the clock signal output circuit CKO has a reference voltage Vref, which is a voltage between the drain of the transistor NM1 of the first circuit M1 and the ground, and a voltage between the drain of the transistor PM1 of the second circuit M2 and the ground, that is, the capacitor C1.
  • the comparator CMP111 that compares the capacitor voltage Vcap1 that is the inter-electrode voltage of .about.C5 and outputs the comparison result, the voltage between the reference voltage Vref and the drain of the transistor PM1 of the third circuit M3 and the ground, that is, the capacitor C1.
  • a comparator CMP112 that compares the capacitor voltage Vcap2 that is the inter-electrode voltage of C5 to C5 and outputs a comparison result, and a flip-flop FF that is set or reset in accordance with the comparison results from CMP111 and 112.
  • the flip-flop FF is set when the capacitor voltage Vcap1 is equal to or lower than the reference voltage Vref and outputs a low-level logic voltage signal as the control clock signal CLK, and is reset when the capacitor voltage Vcap2 is equal to or lower than the reference voltage Vref.
  • a level logic voltage signal is output as a clock signal CLK, and a clock signal CLKB having a phase opposite to that of the control clock signal CLK is also output.
  • the oscillators 80b and 80c also include a transistor (not shown) that fixes the voltage of the control clock signal CLK to a low-level logic voltage when the standby signal STB is input from the selection circuits 78a and 78b.
  • the ON time Ton and the OFF time Toff of the control clock signal CLK output from the selection circuits 78a and 78b are switched between the resistance value R of the resistor R and the second circuit M2 and the third circuit. Since it is determined by the combined capacitance C of the capacitors connected to the switches that are turned on among SW1 to SW5, the control clock signal CLK for the desired on time and off time is obtained by controlling the on / off of the switches SW1 to SW5. Can be output.
  • the booster circuit 40 of the SSD 10 when a read request for reading data from the flash memory mounted on the flash memory chip 22 is made, a boost operation described below is performed.
  • a read request when the voltage Vmid of the output terminal Vout1 detected by the voltage detection circuit 72 is equal to or lower than the voltage V1, the oscillator 80a generates a control clock signal CLK having predetermined on-time and off-time. And output to the transistor N12 of the boost converter 42 to control the switching of the transistor N12. Thereby, the voltage Vmid of the output terminal Vout1 can be stepped up.
  • the transistor N12 is configured as a transistor having a threshold voltage lower than that of the transistor N22, the voltage Vmid of the output terminal Vout1 is quickly boosted to the voltage Vm as compared with the transistor N22 instead of the transistor N11. can do.
  • the selection circuit 78a Based on the detected voltage Vpass, the on time Ton and the off time Toff are selected and output to the oscillator 80b.
  • the oscillator 80b generates the control clock signal CLK of the input on time Ton and off time Toff to generate a boost converter.
  • the transistor N22 is output to the transistor N22 to control the switching of the transistor N21. Thereby, the voltage Vpass of the output terminal Vout2 can be stepped up in a stepped manner.
  • the selection circuit 78a selects the on-time Ton and the off-time Toff that can be boosted relatively quickly and with low power consumption, and outputs the voltage Vpass of the output terminal Vout2 to the oscillator 80b.
  • Boosting can be performed relatively quickly and with low power consumption.
  • the transistor N22 is configured as a transistor having a higher threshold voltage and higher withstand voltage than the transistor N12, a withstand voltage can be ensured as compared with a transistor using the transistor N12 instead of the transistor N22.
  • FIG. 5 shows an example of the time variation of the control clock signal CLK and the voltage Vpass of the output terminal Vout2.
  • the selection circuit 78b is based on the detected voltage Vpgm and the ON time Ton of the control clock signal CLK.
  • the off time Toff is selected and output to the oscillator 80b.
  • the oscillator 80b generates the control clock signal CLK for the input on time Ton and off time Toff and outputs it to the transistor N32 of the boost converter 46 to output the transistor N32. Control switching.
  • the reason why the ON time Ton of the control clock signal CLK in the selection circuit 78b is set to become longer as the elapsed time from the request for writing data to the flash memory becomes longer will be described.
  • the voltage at the output terminal Vout3 of the boost converter 46 increases, the energy loss of the transistor N32 at the time of boosting increases, and if the on-time of the control clock signal CLK is short, boosting may not be sufficient. Therefore, the voltage Vpgm of the output terminal Vout3 can be sufficiently boosted to the voltage V2 by setting the ON time Ton of the control clock signal CLK so that the elapsed time after the write request is made becomes longer. Because it is considered.
  • FIG. 6 shows an example of the time variation of the control clock signal CLK and the voltage Vpgm of the output terminal Vout3.
  • the voltage Vpgm of the output terminal Vout3 can be more appropriately boosted to the voltage V2 and supplied to the flash memory 22.
  • the oscillator 80a is determined in advance when the voltage Vmid of the output terminal Vout1 detected by the voltage detection circuit 72 is equal to or lower than the voltage V1.
  • the on-time and off-time control clock signal CLK is generated and output to the transistor N12 of the boost converter 42 to control the switching of the transistor N12, and the voltage detection circuit indicates that the voltage Vmid of the output terminal Vout1 becomes the voltage Vm.
  • the selection circuit 78a selects an on-time Ton and an off-time Toff that can quickly boost the voltage of the output terminal Vout2 with a small amount of power based on the voltage Vpass of the output terminal Vout2, and outputs it to the oscillator 80b.
  • Osley 80b are then generates and outputs the control clock signal CLK on time Ton on and off-time Toff which is input to the transistor N22 of the boost converter 44 controls the switching transistor N22.
  • the voltage Vpass of the output terminal Vout2 can be stepped up to the voltage V1 stepwise.
  • the selection circuit 78b is The on-time Ton and off-time Toff that can quickly boost the stored voltage of the output terminal Vout2 with low power are selected and output to the oscillator 80b.
  • the oscillator 80b is a control clock signal for the on-time Ton and off-time Toff.
  • CLK is generated and output to the transistor N32 of the boost converter 46 to control the switching of the transistor N32. With such an operation, the voltage Vpgm of the output terminal Vout3 can be more appropriately boosted to the voltage V3 and supplied to the flash memory 22.
  • the selection circuit 78a selects an on-time Ton and an off-time Toff that can quickly boost the voltage of the output terminal Vout2 with a small amount of power based on the voltage Vpass of the output terminal Vout2, and outputs it to the oscillator 80b
  • the off time Toff is fixed to a certain time, and the on time Ton and the off time Toff time are set so as to become longer as the elapsed time after the read request for reading data from the flash memory becomes longer. It is good also as what outputs to the oscillator 80b. In this way, it is possible to boost the pressure more appropriately.
  • the selection circuit 78b is instructed to write data to the flash memory and the on-time Ton and off-time Toff of the control clock signal CLK that can quickly boost the voltage of the output terminal Vout3.
  • the relationship with the elapsed time from the time is obtained in advance through experiments or simulations and stored in advance, and the stored on-time Ton and off-time Toff are output to the oscillator 80c.
  • the ON time Ton of the control clock signal CLK is set so as to increase as the elapsed time after the write instruction to write data to the flash memory is increased, and the OFF time Toff of the control clock signal CLK is the elapsed time.
  • the OFF time Toff may be changed according to the elapsed time together with the ON time Ton.
  • the transistors N21 and N22 are configured as transistors having a threshold voltage higher than that of the transistors N11 and N12 and having a withstand voltage against a voltage slightly higher than the voltage V1, but the threshold voltage is higher than that of the transistors N11 and N12. May be a transistor having a high withstand voltage with respect to the voltage V1.
  • a transistor having a withstand voltage with respect to the voltage V2 or higher may be used.
  • the transistors N31 and N32 are configured as transistors having a threshold voltage higher than those of the transistors N11 and N12 and having a withstand voltage against a voltage slightly higher than the voltage V2.
  • the transistors N31 and N32 have a threshold voltage higher than that of the transistors N11 and N12. Any transistor having a withstand voltage with respect to V2 may be used. For example, a transistor having a withstand voltage with respect to a voltage (for example, 30 V) much higher than the voltage V2 may be used.
  • the boost converter 42 includes the depletion type NMOS transistor N12 connected in parallel to the output terminal Vout1 when viewed from the inductor L between the inductor L1 and the transistor N11.
  • a depletion type NMOS transistor like the boost converter 42B of the modified example illustrated in FIG. 7 may be provided as long as it includes an element that switches with the clock signal CLK in parallel with the output terminal Vout1 as viewed from the inductor L1.
  • a depletion type NMOS transistor N13 (hereinafter referred to as transistor N13) connected between the inductor L1 and the transistor N11, and an enhancement type NMOS transistor in series with the transistor N13.
  • Njisuta N12B (hereinafter, transistor N12B) assumed to have a, may be used to input control clock signal CLK to the gate of the transistor N12B fixes the voltage of the gate of the transistor N13 to the predetermined voltage VH.
  • the predetermined voltage VH is a voltage (for example, 1.8 V) between the voltage V0 and the voltage Vm.
  • the boost converter 42 includes the enhancement type NMOS transistor N111 in which the gate and the source are connected to each other, the source is connected to the inductor L1, and the drain is connected to the output terminal Vout1, but the inductor L1 And the output terminal Vout1 are connected in series to rectify the current in the direction from the input terminal Vin1 toward the output terminal Vout1, so that a diode may be provided instead of the transistor N11.
  • the boost converter 42 is illustrated, but the boost converters 44 and 46 may be applied to the boost converter of the modified example illustrated in FIG. 7 or the boost converter of another modified example.
  • the interposer 30 is arranged on the upper surface of the flash memory chip 22, but it can also be arranged on the lower surface. Further, another integrated circuit chip or an interposer may be stacked on the interposer 30.
  • the SSD 10 includes the flash memory chip 22 on which the flash memory is mounted.
  • the integrated circuit mounted on the chip is not limited to the flash memory, and is an integrated circuit that operates at a predetermined voltage. It does not matter as long as there is any.
  • the present invention is applied to the SSD 10.
  • the integrated circuit chip on which the integrated circuit is mounted and the power supply side voltage supplied from the power supply side can be boosted and supplied to the integrated circuit of the integrated circuit chip.
  • the integrated circuit device may be used for any device, for example, a microcomputer.
  • the flash memory chip 22 corresponds to an “integrated circuit chip”
  • the interposer 30 corresponds to an “interposer”
  • the booster circuit 40 corresponds to a “boost supply circuit”
  • an inductor L1 a transistor N11, a transistor N12, Is equivalent to the “first boost converter”
  • the boost converter 44 having the inductor L2 the transistor N21, and the transistor N22 is equivalent to the “second boost converter”
  • the switching control circuit 70 is the “switching control circuit”. Is equivalent to.
  • the voltage detection circuit 72 corresponds to the “first voltage detection circuit”
  • the voltage detection circuit 74 corresponds to the “second voltage detection circuit”
  • the voltage Vmid of the output terminal Vout1 detected by the voltage detection circuit 72 and the output Based on the voltage Vpass of the terminal Vout2, the control clock signal CLK is generated and output to the transistor N12 and the transistor N22 to control the transistors N12 and N22, and the oscillators 80a and 80b are connected to the “control clock signal”.
  • the boost converter 46 including the inductor L3, the transistor N31, and the transistor N32 corresponds to a “third boost converter”.
  • the voltage detection circuit 76 corresponds to a “third voltage detection circuit”, generates a control clock signal CLK based on the voltage at the output terminal Vout3 detected by the voltage detection circuit 76, and outputs the control clock signal CLK to the transistor N31.
  • the selection circuit 78b for controlling N31 and the oscillator 80c correspond to a “control clock signal generation circuit”.
  • the present invention can be used in the manufacturing industry of integrated circuit devices.

Landscapes

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Abstract

フラッシュメモリからデータを読み出す読み出し要求がなされたとき、電圧検出回路７２で検出された出力端子Ｖｏｕｔ１の電圧Ｖｍｉｄが電圧Ｖ１以下であるときにはオシレータ８０ａが予め定められたオン時間およびオフ時間の制御用クロック信号ＣＬＫをブーストコンバータ４２のトランジスタＮ１２に出力してトランジスタＮ１２をスイッチング制御し、出力端子Ｖｏｕｔ１の電圧Ｖｍｉｄが電圧Ｖｍになったことが電圧検出回路７２により検出されたときにはオシレータ８０ｂは選択回路７８ａから入力されたオン時間Ｔｏｎおよびオフ時間Ｔｏｆｆの制御用クロック信号ＣＬＫをブーストコンバータ４４のトランジスタＮ２２に出力してトランジスタＮ２２をスイッチング制御するよう、昇圧回路４０を構成した。

Description

集積回路装置
   本発明は、集積回路装置に関し、詳しくは、集積回路が搭載された集積回路チップと、電源側から供給される電源側電圧を昇圧して集積回路チップの集積回路に供給可能な昇圧供給回路が搭載されたインターポーザと、を備える集積回路装置に関する。
   従来、この種の集積回路装置としては、フラッシュメモリが搭載された複数のフラッシュメモリチップを備え、各フラッシュメモリチップのフラッシュメモリを複数のバンクに分けてメモリインターリーブによりデータを読み書きしながら各フラッシュメモリチップの各々から並列にデータを読み書きするものが提案されている（例えば、非特許文献１参照）。この装置では、こうした動作により、データを高速に読み書きすることができるとしてしている。
Chanik Park, Prakash Talawar, Daesik Won, MyungJin Jung, JungBeen Im, Suksan Kim and Youngjoon Choi,「A High Performance Controller for NANDFlash-based Solid State Disk(NSSD)」, IEEE Non-Volatile Smiconductor Memory Workshop, pp.17-20, February 2006
   ところで、上述のフラッシュメモリでは、データを読み書きする際に比較的高い電圧が必要とされている。こうした比較的高い電圧で動作する集積回路が搭載された集積回路装置では、電界効果トランジスタのスイッチングを伴って供給された電圧を昇圧するブーストコンバータを有する昇圧供給回路を用いて比較的低い電源電圧を昇圧して集積回路に供給している。こうした昇圧供給回路では、電源電圧を迅速に集積回路が動作するのに必要な動作電圧まで昇圧することが望まれているが、昇圧する際の負荷が大きいと電源電圧を動作電圧まで迅速に昇圧することができなくなる。電源電圧を迅速に動作電圧まで昇圧する手法として、電界効果トランジスタの閾値電圧を下げる手法が考えられるが、この手法では、電界効果トランジスタの耐圧が低くなるため、昇圧に伴って電界効果トランジスタに耐圧を超えた電圧が印加されることがあり、電界効果トランジスタの保護が図れなくなって、装置の保護が図れなくなる。
   本発明の集積回路装置は、より迅速に電源側電圧を昇圧して集積回路に供給すると共に装置の保護を図ることを主目的とする。
   本発明の集積回路装置は、上述の主目的を達成するために以下の手段を採った。
   本発明の集積回路装置は、
   集積回路が搭載された集積回路チップと、電源側から供給される電源側電圧を昇圧して前記集積回路チップの集積回路に供給可能な昇圧供給回路が搭載されたインターポーザと、を備える集積回路装置であって、
   前記昇圧供給回路は、
   前記電源側電圧を供給される第１入力端子と電圧を出力する第１出力端子との間に直列に接続された第１インダクタと、前記第１インダクタと前記第１出力端子との間に直列に接続され電流を前記第１入力端子から前記第１出力端子に向かう方向へ整流する第１整流素子と、前記第１インダクタと前記第１整流素子との間に前記第１インダクタからみて前記第１出力端子に並列に接続された第１電界効果トランジスタと、を有する第１ブーストコンバータと、
   前記第１ブーストコンバータの第１出力端子の電圧が入力される第２入力端子と前記集積回路チップの集積回路に電圧を供給する第２出力端子との間に直列に接続された第２インダクタと、前記第２インダクタと前記第２出力端子との間に直列に接続され電流を前記第２入力端子から前記第２出力端子に向かう方向へ整流する第２整流素子と、前記第２インダクタと前記第２整流素子との間に前記第２インダクタからみて前記第２出力端子に並列に接続され前記第１電界効果トランジスタより閾値電圧が高く且つ前記集積回路が動作する電圧として予め定められた動作電圧以上の電圧に対して耐圧を有する第２電界効果トランジスタと、を有する第２ブーストコンバータと、
   前記第１ブーストコンバータの第１出力端子の電圧が前記動作電圧より低い電圧として予め定められた所定の低電圧以下であるときには前記第１出力端子の電圧が前記所定の低電圧になるよう前記第１ブーストコンバータの第１電界効果トランジスタをスイッチング制御し、前記第１ブーストコンバータの第１出力端子の電圧が前記所定の低電圧に至ったとき以降は前記第２ブーストコンバータの第２出力端子の電圧が前記動作電圧になるよう前記第２ブーストコンバータの前記第２電界効果トランジスタをスイッチング制御するスイッチング制御回路と、
   を備える回路であることを要旨とする。
   この本発明の集積回路装置では、第２ブーストコンバータの第２電界効果トランジスタを第１ブーストコンバータの第１電界効果トランジスタより閾値電圧が高く且つ前記集積回路が動作する電圧として予め定められた動作電圧以上の電圧に対して耐圧を有するトランジスタとし、第１ブーストコンバータの第１出力端子の電圧が動作電圧より低い電圧として予め定められた所定の低電圧以下であるときには第１出力端子の電圧が所定の低電圧になるよう第１ブーストコンバータの第１電界効果トランジスタをスイッチング制御する。第１ブーストコンバータの第１電界効果トランジスタの閾値電圧は第２コンバータの第２電界効果トランジスタの閾値電圧より低いから、第１電界効果トランジスタに代えて第２電界効果トランジスタを用いる場合に比して、第１ブーストコンバータの第１出力端子の電圧をより迅速に所定の低電圧まで昇圧することができる。そして、第１ブーストコンバータの第１出力端子の電圧が所定の低電圧に至ったとき以降は第２ブーストコンバータの第２出力端子の電圧が動作電圧になるよう第２ブーストコンバータの第２電界効果トランジスタをスイッチング制御する。第２ブーストコンバータの第２電界効果トランジスタを第１ブーストコンバータの第１電界効果トランジスタより閾値電圧が高く且つ動作電圧に対して耐圧を有するトランジスタであるから、耐圧を確保しながら第２ブーストコンバータの第２出力端子の電圧を動作電圧まで昇圧して集積回路チップの集積回路に供給することができる。よって、より迅速に電源側電圧を昇圧して集積回路に供給すると共に装置の保護を図ることができる。
   こうした本発明の集積回路装置において、前記スイッチング制御回路は、前記第１ブーストコンバータの第１出力端子の電圧を検出する第１電圧検出回路と、前記第２ブーストコンバータの第２出力端子の電圧を検出する第２電圧検出回路と、前記検出された第１ブーストコンバータの第１出力端子の電圧が前記所定の低電圧以下であるときには予め定められた第１オン時間および第１オフ時間の制御用クロック信号を生成し、前記生成したクロック信号を用いて前記第１電界効果トランジスタをスイッチング制御し、前記検出された第１ブーストコンバータの第１出力端子の電圧が前記所定の低電圧に至ったとき以降は予め定められた第２オン時間および第２オフ時間の制御用クロック信号を生成し、前記生成したクロック信号を用いて前記第２電界効果トランジスタをスイッチング制御する制御用クロック信号生成回路と、を有する回路であるものとすることもできる。
   また、本発明の集積回路装置において、前記スイッチング制御回路は、前記第１ブーストコンバータの第１出力端子の電圧を検出する第１電圧検出回路と、前記第２ブーストコンバータの第２出力端子の電圧を検出する第２電圧検出回路と、前記検出された第１ブーストコンバータの第１出力端子の電圧が前記所定の低電圧に至ったとき以降は前記検出された第２ブーストコンバータの第２出力端子の電圧が前記動作電圧になるまで前記検出された第１ブーストコンバータの第１出力端子の電圧が前記所定の低電圧に至ってからの経過時間が長くなるほど長くなる傾向に制御用クロック信号のオン時間を設定するオン時間設定回路と、前記検出された第１ブーストコンバータの第１出力端子の電圧が前記所定の低電圧以下であるときには予め定められた第１オン時間および第１オフ時間の制御用クロック信号を生成し、前記生成したクロック信号を用いて前記第１電界効果トランジスタをスイッチング制御し、前記検出された第１ブーストコンバータの第１出力端子の電圧が前記所定の低電圧に至ったとき以降は前記検出された第２ブーストコンバータの第２出力端子の電圧が前記動作電圧になるまでオン時間設定回路により設定されたオン時間および予め定められた第２オフ時間の制御用クロック信号を生成し、前記生成したクロック信号を用いて前記第２電界効果トランジスタをスイッチング制御する制御用クロック信号生成回路と、を有する回路であるものとすることもできる。第２ブーストコンバータの第２出力端子の電圧が高くなるほど、昇圧時の第２電界効果トランジスタのエネルギー損失が大きくなり、制御用クロック信号のオン時間が短いと十分に昇圧ができない場合があると考えられるが、検出された第１ブーストコンバータの第１出力端子の電圧が所定の低電圧に至ったとき以降は検出された第２ブーストコンバータの第２出力端子の電圧が動作電圧になるまで検出された第１ブーストコンバータの第１出力端子の電圧が所定の低電圧に至ってからの経過時間が長くなるほど長くなる傾向に制御用クロック信号のオン時間を設定し、検出された第２ブーストコンバータの第２出力端子の電圧が動作電圧になるまでオン時間設定回路により設定されたオン時間および予め定められた第２オフ時間の制御用クロック信号を生成し、生成したクロック信号を用いて第２電界効果トランジスタをスイッチング制御することにより、より適正に第２出力端子の電圧を動作電圧まで昇圧することができる。
   また、本発明の集積回路装置において、前記第１インダクタの前記第１出力端子の電圧を平滑する平滑コンデンサを備えるものとすることもできる。
   さらに、本発明の集積回路装置において、前記電源側電圧から電圧を供給される第３入力端子と前記集積回路チップの集積回路に電圧を出力する第３出力端子との間に直列に接続された第３インダクタと、前記第３インダクタと前記第３出力端子との間に直列に接続され電流を前記第３入力端子から前記第３出力端子に向かう方向へ整流する第３整流素子と、前記第３インダクタと前記第３整流素子との間に前記第３インダクタからみて前記第３出力端子に並列に接続された第３電界効果トランジスタと、を有する第３ブーストコンバータ、を備え、前記集積回路は、前記動作電圧を第１制御電圧にして動作する第１モードおよび前記動作電圧を前記第１制御電圧より高い第２制御電圧にして動作する第２モードで動作が可能な回路であり、前記スイッチング制御回路は、前記集積回路を前記第１モードで動作するよう指示がなされたとき、前記第１ブーストコンバータの第１出力端子の電圧が前記所定の低電圧以下であるときには前記第１出力端子の電圧が前記所定の低電圧になるよう前記第１ブーストコンバータの第１電界効果トランジスタをスイッチング制御すると共に前記検出された第１ブーストコンバータの第１出力端子の電圧が前記所定の低電圧に至ったとき以降は前記検出された第２ブーストコンバータの第２出力端子の電圧が前記第１制御電圧になるよう前記第２ブーストコンバータの前記第２電界効果トランジスタをスイッチング制御し、前記集積回路を前記第２モードで動作するよう指示がなされたときには、前記検出された第３ブーストコンバータの第３出力端子の電圧が前記第２制御電圧になるよう前記第３ブーストコンバータの前記第３電界効果トランジスタをスイッチング制御する、ものとすることもできる。集積回路を第１モードで動作するよう指示がなされたとき、第１ブーストコンバータの第１出力端子の電圧が所定の低電圧以下であるときには第１出力端子の電圧が所定の低電圧になるよう第１ブーストコンバータの第１電界効果トランジスタをスイッチング制御し、検出された第１ブーストコンバータの第１出力端子の電圧が所定の低電圧に至ったとき以降は検出された第２ブーストコンバータの第２出力端子の電圧が第１制御電圧になるよう第２ブーストコンバータの第２電界効果トランジスタをスイッチング制御することにより、より迅速に電源側電圧を第１制御電圧に昇圧して集積回路に供給することができると共に装置の保護を図ることができる。また、集積回路を第２モードで動作するよう指示がなされたときには、検出された第３ブーストコンバータの第３出力端子の電圧が第２制御電圧になるよう第３ブーストコンバータの第３電界効果トランジスタをスイッチング制御することにより、電源側電圧を第２制御電圧に昇圧して集積回路に供給することができると共に装置の保護を図ることができる。
   第３ブーストコンバータを有する態様の本発明の集積回路装置において、前記第３電界効果トランジスタは、前記第２制御電圧以上の電圧に対して耐圧を有するトランジスタとして構成するものとしてもよい。こうすれば、トランジスタの耐圧を確保することができ、装置の保護を図ることが図ることができる。
   第３ブーストコンバータを有する態様の本発明の集積回路装置において、前記スイッチング制御回路は、前記第１ブーストコンバータの第１出力端子の電圧を検出する第１電圧検出回路と、前記第２ブーストコンバータの第２出力端子の電圧を検出する第２電圧検出回路と、前記第３ブーストコンバータの第３出力端子の電圧を検出する第３電圧検出回路と、前記集積回路を前記第２モードで動作するよう指示がなされたときからの経過時間が長くなるほど長くなる傾向に制御用クロック信号のオン時間を設定するオン時間設定回路と、前記検出された第１ブーストコンバータの第１出力端子の電圧が前記所定の低電圧以下であるときには予め定められた第１オン時間および第１オフ時間の制御用クロック信号を生成し、前記生成したクロック信号を用いて前記第１電界効果トランジスタをスイッチング制御し、前記検出された第１ブーストコンバータの第１出力端子の電圧が前記所定の低電圧に至ったとき以降は前記検出された第２ブーストコンバータの第２出力端子の電圧が前記第１制御電圧に至るまで前記検出された予め定められた第２オン時間および第２オフ時間の制御用クロック信号を生成し、前記生成したクロック信号を用いて前記第２電界効果トランジスタをスイッチング制御し、前記検出された第２ブーストコンバータの第２出力端子の電圧が前記第１制御電圧に至ったとき以降は前記検出された第３ブーストコンバータの第３出力端子の電圧が前記第２制御電圧になるまで前記オン時間設定回路により設定されたオン時間および予め定められた第３オフ時間の制御用クロック信号を生成し、前記生成したクロック信号を用いて前記第３電界効果トランジスタをスイッチング制御する制御用クロック信号生成回路と、を有する回路であるものとすることもできる。第３ブーストコンバータの第３出力端子の電圧が高くなるほど、昇圧時の第３電界効果トランジスタのエネルギー損失が大きくなり、制御用クロック信号のオン時間が短いと十分に昇圧ができない場合があると考えられるが、経過時間が長くなるほど長くなる傾向に制御用クロック信号のオン時間を設定し、検出された第３ブーストコンバータの第３出力端子の電圧が制御用電圧になるまでオン時間設定回路により設定されたオン時間および予め定められた第２オフ時間の制御用クロック信号を生成し、生成したクロック信号を用いて第３電界効果トランジスタをスイッチング制御することにより、より適正に第３出力端子の電圧を動作電圧まで昇圧することができる。
   第３ブーストコンバータを有する態様の本発明の集積回路装置において、前記集積回路チップに搭載されている集積回路は、コントロールゲートとフローティングゲートとを有しコントロールゲートに印加される電圧に応じてデータの読み出しおよび書き込みが可能な複数のフラッシュメモリセルから構成されたＮＡＮＤ型のフラッシュメモリであり、前記第１モードは、前記ＮＡＮＤ型のフラッシュメモリからデータを読み出す読み出し動作を実行するモードであり、前記第２モードは、前記ＮＡＮＤ型のフラッシュメモリにデータを書き込む書き込み動作を実行するモードであり、前記第１制御電圧は、前記読み出し動作においてデータを読み出すフラッシュメモリセルと異なるフラッシュメモリセルのコントロールゲートに印加される電圧として予め定められた電圧であり、前記第２制御電圧は、前記書き込み動作においてデータを書き込むフラッシュメモリセルと異なるフラッシュメモリセルのコントロールゲートに印加される電圧として予め定められた電圧である、ものとすることもできる。こうすれば、集積回路が複数のフラッシュメモリセルから構成されたＮＡＮＤ型のフラッシュメモリである場合において、電源側電圧をデータを読み出すフラッシュメモリセルと異なるフラッシュメモリセルのコントロールゲートに印加される電圧やデータを書き込むフラッシュメモリセルと異なるフラッシュメモリセルのコントロールゲートに印加される電圧をより迅速に集積回路に供給することができると共に装置の保護を図ることができる。
   そして、本発明の集積回路装置では、前記集積回路チップに搭載されている集積回路は、フラッシュメモリであるものとすることもできる。
本発明の一実施例としてコンピュータの内部記憶装置としてＳＳＤ１０の構成の概略を示す構成図である。 フラッシュメモリチップ２２に搭載されたＮＡＮＤ型のフラッシュメモリの要部の構成の概略を説明するための回路図である。 インターポーザ３０に搭載された昇圧回路４０の構成の概略を示す回路図である。 オシレータ８０ｂ，８０ｃの構成の概略を示す回路図である。 制御用クロック信号ＣＬＫと出力端子Ｖｏｕｔ２の電圧Ｖｐａｓｓの時間変化との一例を示す説明図である。 制御用クロック信号ＣＬＫと出力端子Ｖｏｕｔ３の電圧Ｖｐｇｍの時間変化との一例を示す説明図である。 変形例のブーストコンバータ４２Ｂの一例を示す説明図である。
   次に、本発明を実施するための形態を実施例を用いて説明する。
   図１は、本発明の一実施例としてコンピュータの内部記憶装置としてＳＳＤ（Solid State Disk）１０の構成の概略を示す構成図である。ＳＳＤ１０は、ＤＲＡＭ（Dynamic Random Access Memory）が搭載されたシリコンチップとしてのＤＲＡＭチップ２０と、ＮＡＮＤ型のフラッシュメモリが搭載されたシリコンチップである複数積層されたフラッシュメモリチップ２２と、最上面に配置されたインターポーザ３０とを備える。ＳＳＤ１０には、図示しない外部の電源から電源電圧として電圧Ｖ０（例えば、１．６Ｖ，１．８Ｖ，２．０Ｖなど）が供給されており、実施例では、ＤＲＡＭチップ２０に搭載されているＤＲＡＭは電圧Ｖ０で動作するものとし、フラッシュメモリチップ２２に搭載されているフラッシュメモリは、読み出し電圧が電圧Ｖ１（例えば、９．０Ｖ，１０．０Ｖ，１１．０Ｖなど）であり、書き込み電圧が電圧Ｖ２（例えば、１８Ｖ，２０Ｖ，２２Ｖなど）であるものとした。なお、ＤＲＡＭチップ２０やフラッシュメモリチップ２２にはチップの表面から裏面へ貫通する図示しないスルーホールが形成されており、ＤＲＡＭチップ２０やフラッシュメモリチップ２２の間は、スルーホールを導電性の比較的高い金属材料（例えば、銅など）で埋め込んで形成した接続配線で電気的に接続されている。
   図２は、フラッシュメモリチップ２２に搭載されたＮＡＮＤ型のフラッシュメモリの要部の構成の概略を説明するための回路図である。フラッシュメモリは、ビット線ＢＬと接地ＧＮＤとの間にワード線ＷＬに接続されたコントロールゲートとフローティングゲートとを有するメモリセルＭｃｅｌｌのドレインが隣あったメモリセルＭｃｅｌｌのソースに接続されている。こうして縦続接続されたメモリセルＭｃｅｌｌの両端には、選択ゲート線ＳＧＤ，ＳＧＳにそれぞれのゲートが接続された選択ＭＯＳトランジスタＳＴ１，ＳＴ２が配置されている。こうしたフラッシュメモリにおいて、記憶しているデータを読み出す際には、読み出し対象となるメモリセルＭｃｅｌｌのワード線ＷＬに０Ｖの電圧を供給し、読み出し対象以外の各メモリセルＭｃｅｌｌのワード線ＷＬおよび二つの選択ＭＯＳトランジスタＳＴ１，ＳＴ２の選択ゲート線ＳＧＤ，ＳＧＳに電圧Ｖ１を供給することにより、読み出し対象となるメモリセルＭｃｅｌｌが記憶しているデータに応じた電圧をビット線ＢＬに出力される。こうした動作により、記憶されているデータを読み出すことができる。また、フラッシュメモリにデータを書き込む際には、データを書き込む対象となるメモリセルＭｃｅｌｌのコントロールゲートに接続されたワード線ＷＬとソースが接地された選択ＭＯＳトランジスタＳＴ２の選択ゲート線ＳＧＳとの電圧を０Ｖにし、他のメモリセルＭｃｅｌｌのコントロールゲートに接続されたワード線ＷＬおよび選択ＭＯＳトランジスタＳＴ１の選択ゲート線ＳＧＤに電圧Ｖ２を供給することによりビット線ＢＬの電圧に応じたデータを書き込み対象のメモリセルＭｃｅｌｌに記憶させることができる。
   インターポーザ３０には、フラッシュメモリチップ２２に搭載されているフラッシュメモリを制御するためのＮＡＮＤコントローラ３２や電源から供給された電圧Ｖ０を電圧Ｖ１や電圧Ｖ２に昇圧してフラッシュメモリチップ２２に供給する昇圧回路４０，昇圧回路４０やＮＡＮＤコントローラ３２からの接続配線（図示せず）などが搭載されている。   
   図３は、インターポーザ３０に搭載された昇圧回路４０の構成の概略を示す回路図である。昇圧回路４０は、入力端子Ｖｉｎ１に供給された電圧Ｖ０を昇圧して出力端子Ｖｏｕｔ１から電圧Ｖｍｉｄとして出力するブーストコンバータ４２と、ブーストコンバータ４２の出力端子Ｖｏｕｔ１に供給された電圧を昇圧して出力端子Ｖｏｕｔ２からフラッシュメモリに電圧を供給するブーストコンバータ４４と、入力端子Ｖｉｎ３に供給された電圧Ｖ０を昇圧して出力端子Ｖｏｕｔ３からフラッシュメモリに電圧を供給するブーストコンバータ４６と、制御用クロック信号ＣＬＫを用いてブーストコンバータ４２，４４，４６を制御するスイッチング制御回路７０とから構成されている。
   ブーストコンバータ４２は、入力端子Ｖｉｎ１と出力端子Ｖｏｕｔ１との間に直列に接続されたインダクタＬ１と、ゲートとソースとが互いに接続されておりソースがインダクタＬ１に接続されると共にドレインが出力端子Ｖｏｕｔ１に接続されたエンハンスメント型のＮＭＯＳ（N-channel Metal Oxide Semiconductor)トランジスタＮ１１（以下、トランジスタＮ１１という）と、インダクタＬ１とトランジスタＮ１１との間でインダクタＬ１からみて出力端子Ｖｏｕｔ１に並列に接続されたデプレッション型のＮＭＯＳトランジスタＮ１２（以下、トランジスタＮ１２という）と、を備え、トランジスタＮ１２は、スイッチング制御回路７０からの制御用クロック信号ＣＬＫによりスイッチングが制御されている。出力端子Ｖｏｕｔ１には、出力端子Ｖｏｕｔ１の電圧を平滑する平滑コンデンサ４２ａが接続されている。トランジスタＮ１１，Ｎ１２は、電圧Ｖ０と電圧Ｖ１との間の電圧として予め定められた電圧Ｖｍ（例えば、３．６Ｖ，３．８Ｖ，４．０Ｖなど）より若干高い電圧に対して耐圧を有するトランジスタとして構成されている。
   ブーストコンバータ４４は、ブーストコンバータ４２の出力端子Ｖｏｕｔ１に接続された入力端子Ｖｉｎ２と出力端子Ｖｏｕｔ２との間に直列に接続されたインダクタＬ２と、ゲートとソースとが互いに接続されておりソースがインダクタＬ２に接続されると共にドレインが出力端子Ｖｏｕｔ２に接続されたエンハンスメント型のＮＭＯＳトランジスタＮ２１（以下、トランジスタＮ２１という）と、インダクタＬ２とトランジスタＮ２１との間でインダクタＬ２からみて出力端子Ｖｏｕｔ２に並列に接続されたデプレッション型のＮＭＯＳトランジスタＮ２２（以下、トランジスタＮ２２という）と、を備え、トランジスタＮ２２は、スイッチング制御回路７０からの制御用クロック信号ＣＬＫによりスイッチングが制御されている。トランジスタＮ２１，Ｎ２２は、トランジスタＮ１１，Ｎ１２より閾値電圧が高く且つ電圧Ｖ１より若干高い電圧に対して耐圧を有するトランジスタとして構成されている。
   ブーストコンバータ４６は、電圧Ｖ０が供給される入力端子Ｖｉｎ３と出力端子Ｖｏｕｔ３との間に直列に接続されたインダクタＬ３と、ゲートとソースとが互いに接続されておりソースがインダクタＬ３に接続されると共にドレインが出力端子Ｖｏｕｔ３に接続されたエンハンスメント型のＮＭＯＳトランジスタＮ３１（以下、トランジスタＮ３１という）と、インダクタＬ３とトランジスタＮ３１との間でインダクタＬ３からみて出力端子Ｖｏｕｔ３に並列に接続されたデプレッション型のＮＭＯＳトランジスタＮ３２（以下、トランジスタＮ３２という）と、を備え、トランジスタＮ３２は、スイッチング制御回路７０からの制御用クロック信号ＣＬＫによりスイッチングが制御されている。トランジスタＮ３１，Ｎ３２は、トランジスタＮ１１，Ｎ１２より閾値電圧が高く電圧Ｖ２より若干高い電圧に対して耐圧を有するトランジスタとして構成されている。
   スイッチング制御回路７０は、ブーストコンバータ４２の出力端子Ｖｏｕｔ１の電圧Ｖｍｉｄを検出する電圧検出回路７２と、ブーストコンバータ４４の出力端子Ｖｏｕｔ２の電圧Ｖｐａｓｓを検出する電圧検出回路７４と、ブーストコンバータ４６の出力端子Ｖｏｕｔ３の電圧Ｖｐｇｍを検出する電圧検出回路７６と、電圧検出回路７４で検出された電圧Ｖｐａｓｓに基づいて制御用クロックＣＬＫがオン時間Ｔｏｎ（制御用クロック信号ＣＬＫが高レベルの論理電圧の信号である時間）とオフ時間Ｔｏｆｆ（制御用クロック信号ＣＬＫが低レベルの論理電圧の信号である時間）とを選択する選択回路７８ａと、電圧検出回路７６で検出された電圧に基づいてオン時間Ｔｏｎとオフ時間Ｔｏｆｆを選択する選択回路７８ｂと、ブーストコンバータ４２の出力端子Ｖｏｕｔ１の電圧Ｖｍｉｄに応じたオン時間Ｔｏｎでオフ時間Ｔｏｆｆの制御用クロック信号ＣＬＫを生成してブーストコンバータ４２のトランジスタＮ１２に出力するオシレータ８０ａと、選択回路７８ａで選択されたオン時間Ｔｏｎでオフ時間Ｔｏｆｆの制御用クロック信号ＣＬＫを生成してブーストコンバータ４４のトランジスタＮ２２に出力するオシレータ８０ｂと、選択回路７８ｂで選択されたオン時間Ｔｏｎでオフ時間Ｔｏｆｆの制御用クロック信号ＣＬＫを生成してブーストコンバータ４６のトランジスタＮ３２に出力するオシレータ８０ｃと、を備える。
   選択回路７８ａは、電圧検出回路７２で検出された電圧Ｖｍｉｄが電圧Ｖｍに至ったときに出力端子Ｖｏｕｔ２の電圧を比較的迅速で且つ少ない消費電力で昇圧することが可能な制御用クロック信号ＣＬＫのオン時間Ｔｏｎおよびオフ時間Ｔｏｆｆと出力端子Ｖｏｕｔ２の電圧Ｖｐａｓｓとの関係を予め実験やシミュレーションなどで求めて記憶しており、電圧検出回路７２で検出された電圧Ｖｍｉｄが電圧Ｖｍを超えたときに電圧検出回路７４で検出された電圧Ｖｐａｓｓに対応する記憶しているオン時間Ｔｏｎおよびオフ時間Ｔｏｆｆを選択してオシレータ８０ｂに出力する。なお、選択回路７８ａは、電圧検出回路７４で検出された電圧Ｖｐａｓｓが電圧Ｖ１を超えたときにはスタンバイ信号ＳＴＢをオシレータ８０ｂに出力する。
   選択回路７８ｂは、出力端子Ｖｏｕｔ３の電圧を迅速に昇圧することが可能な制御用クロック信号ＣＬＫのオン時間Ｔｏｎおよびオフ時間Ｔｏｆｆとフラッシュメモリへデータを書き込む書き込み指示がなされてからの経過時間との関係を予め実験やシミュレーションなどで求めて予め記憶しており、記憶しているオン時間Ｔｏｎおよびオフ時間Ｔｏｆｆをオシレータ８０ｃに出力する。ここで、 制御用クロック信号ＣＬＫのオン時間Ｔｏｎは、フラッシュメモリへデータを書き込む書き込み指示がなされてからの経過時間が長くなるほど長くなるよう設定し、制御用クロック信号ＣＬＫのオフ時間Ｔｏｆｆは経過時間に拘わらず一定であるものした。このようにオン時間Ｔｏｎ、オフ時間Ｔｏｆｆを設定する理由については後述する。なお、選択回路７８ｂは、電圧検出回路７６で検出された電圧Ｖｐｇｍが電圧Ｖ２を超えたときにはスタンバイ信号ＳＴＢをオシレータ８０ｃに出力する。
   オシレータ８０ａは、予め定められたオン時間およびオフ時間の制御用クロック信号ＣＬＫを生成してブーストコンバータ４２のトランジスタＮ１１に出力する周知のオシレータ回路として構成されており、電圧検出回路７２で検出された出力端子Ｖｏｕｔ１の電圧Ｖｍｉｄが電圧Ｖｍ以下であるときに予め定められたオン時間およびオフ時間の制御用クロック信号ＣＬＫを生成してブーストコンバータ４２のトランジスタＮ１２に出力し、電圧検出回路７２で検出された出力端子Ｖｏｕｔ１の電圧Ｖｍｉｄが電圧Ｖｍを超えたときにはトランジスタＮ１１のゲートがオフになるよう低レベルの論理電圧（例えば、０Ｖ）に固定された制御用クロック信号ＣＬＫを生成してブーストコンバータ４２のトランジスタＮ１２に出力する。
   図４は、オシレータ８０ｂ，８０ｃの構成の概略を示す回路図である。オシレータ８０ｂ，８０ｃは、図示するように、定電流回路として構成された第１回路Ｍ１と、第１回路Ｍ１とカレントミラーを構成する第２回路Ｍ２，第３回路Ｍ３と、第１回路Ｍ２，Ｍ３の出力から制御用クロック信号ＣＬＫを生成して出力するクロック信号出力回路ＣＫＯと、から構成されている。第１回路Ｍ１は、抵抗Ｒと、抵抗Ｒを介してドレインに電源電圧Ｖｄｄが供給されると共にゲートとドレインとが接続されソースが接地されたＮＭＯＳトランジスタＮＭ１とから構成されている。第２回路Ｍ２，Ｍ３は、互いに同一の構成をしており、ソースに電源電圧Ｖｄｄが供給されるＰＭＯＳ（P-channel Metal Oxide Semiconductor)トランジスタＰＭ１と、ゲート，ドレインがそれぞれトランジスタＰＭ１のゲート，ドレインに接続されたＮＭＯＳトランジスタＮＭ２と、ゲートがトランジスタＮＭ１のゲートに接続されると共にドレインがトランジスタＮＭ２のドレインに接続されたＮＭＯＳトランジスタＮＭ３とから構成されている。第２回路Ｍ２，Ｍ３のトランジスタＰＭ１のドレインと接地との間にスイッチＳＷ１～ＳＷ５を介してキャパシタＣ１～Ｃ５が互いに並列接続されている。クロック信号出力回路ＣＫＯは、第１回路Ｍ１のトランジスタＮＭ１のドレインと接地との間の電圧である参照電圧Ｖｒｅｆと第２回路Ｍ２のトランジスタＰＭ１のドレインと接地との間の電圧，すなわち，キャパシタＣ１～Ｃ５の電極間電圧であるキャパシタ電圧Ｖｃａｐ１とを比較して比較結果を出力するコンパレータＣＭＰ１１１と、参照電圧Ｖｒｅｆと第３回路Ｍ３のトランジスタＰＭ１のドレインと接地との間の電圧，すなわち，キャパシタＣ１～Ｃ５の電極間電圧であるキャパシタ電圧Ｖｃａｐ２とを比較して比較結果を出力するコンパレータＣＭＰ１１２と、ＣＭＰ１１１，１１２からの比較結果に応じてセットまたはリセットされるフリップフロップＦＦとから構成されている。フリップフロップＦＦは、キャパシタ電圧Ｖｃａｐ１が参照電圧Ｖｒｅｆ以下のときにはセットされて低レベルの論理電圧の信号を制御用クロック信号ＣＬＫとして出力し、キャパシタ電圧Ｖｃａｐ２が参照電圧Ｖｒｅｆ以下のときにリセットされて高レベルの論理電圧の信号をクロック信号ＣＬＫとして出力し、こうした制御用クロック信号ＣＬＫと逆相のクロック信号ＣＬＫＢも出力する。なお、オシレータ８０ｂ、８０ｃは、選択回路７８ａ，７８ｂからスタンバイ信号ＳＴＢが入力されると制御用クロック信号ＣＬＫの電圧を低レベルの論理電圧に固定する図示しないトランジスタも備えている。こうして構成されたオシレータ８０ｂ、８０ｃでは、選択回路７８ａ，７８ｂから出力される制御用クロック信号ＣＬＫのオン時間Ｔｏｎとオフ時間Ｔｏｆｆが抵抗Ｒの抵抗値Ｒと第２回路Ｍ２，第３回路でスイッチＳＷ１～ＳＷ５のうちオンになっているスイッチに接続されたキャパシタの合成容量Ｃとで決まるため、スイッチＳＷ１～ＳＷ５のオンオフを制御することにより所望のオン時間，オフ時間の制御用クロック信号ＣＬＫを出力することができる。
   こうして構成されたＳＳＤ１０の昇圧回路４０では、フラッシュメモリチップ２２に搭載されているフラッシュメモリからデータを読み出す読み出し要求がなされたときには、以下に説明する昇圧動作が行なわれる。読み出し要求がなされたときには、電圧検出回路７２で検出された出力端子Ｖｏｕｔ１の電圧Ｖｍｉｄが電圧Ｖ１以下であるときには、オシレータ８０ａが予め定められたオン時間およびオフ時間の制御用クロック信号ＣＬＫを生成してブーストコンバータ４２のトランジスタＮ１２に出力してトランジスタＮ１２をスイッチング制御する。これにより、出力端子Ｖｏｕｔ１の電圧Ｖｍｉｄをステップ状に昇圧させることができる。ここで、トランジスタＮ１２は、トランジスタＮ２２より閾値電圧が低いトランジスタとして構成されているから、トランジスタＮ１１に代えてトランジスタＮ２２を用いたものに比して迅速に出力端子Ｖｏｕｔ１の電圧Ｖｍｉｄを電圧Ｖｍまで昇圧することができる。
   こうして出力端子Ｖｏｕｔ１の電圧Ｖｍｉｄが電圧Ｖｍに至ったときには、トランジスタＮ１２のゲートがオフになるよう所定の低電圧に固定された制御用クロック信号ＣＬＫがオシレータ８０ａから出力され、出力端子Ｖｏｕｔ１の昇圧が停止する。
   出力端子Ｖｏｕｔ１の電圧Ｖｍｉｄが電圧Ｖｍになったことが電圧検出回路７２により検出されると、電圧検出回路７４により検出された出力端子Ｖｏｕｔ２の電圧Ｖｐａｓｓが電圧Ｖ１未満であるときには、選択回路７８ａは検出された電圧Ｖｐａｓｓに基づいてオン時間Ｔｏｎおよびオフ時間Ｔｏｆｆを選択してオシレータ８０ｂに出力し、オシレータ８０ｂは入力されたオン時間Ｔｏｎおよびオフ時間Ｔｏｆｆの制御用クロック信号ＣＬＫを生成してブーストコンバータ４４のトランジスタＮ２２に出力してトランジスタＮ２１をスイッチング制御する。これにより、出力端子Ｖｏｕｔ２の電圧Ｖｐａｓｓをステップ状に昇圧させることができる。ここで、選択回路７８ａは、出力端子Ｖｏｕｔ２の電圧を比較的迅速で且つ少ない消費電力で昇圧可能オン時間Ｔｏｎおよびオフ時間Ｔｏｆｆを選択してオシレータ８０ｂに出力するから、出力端子Ｖｏｕｔ２の電圧Ｖｐａｓｓを比較的迅速で且つ少ない消費電力で昇圧することができる。また、トランジスタＮ２２は、トランジスタＮ１２より閾値電圧が高く且つ耐圧が高いトランジスタとして構成されているから、トランジスタＮ２２に代えてトランジスタＮ１２を用いたものに比して耐圧を確保することができる。
   こうして出力端子Ｖｏｕｔ２の電圧Ｖｐａｓｓが電圧Ｖ１に至ったときには、選択回路７８ａからスタンバイ信号ＳＴＢが出力され、トランジスタＮ２２のゲートがオフになるよう低レベルの論理電圧に固定された制御用クロック信号ＣＬＫがオシレータ８０ｂから出力され、出力端子Ｖｏｕｔ２の昇圧が停止する。図５に制御用クロック信号ＣＬＫと出力端子Ｖｏｕｔ２の電圧Ｖｐａｓｓの時間変化との一例を示す。こうした動作により、出力端子Ｖｏｕｔ２の電圧Ｖｐａｓｓを電圧Ｖ１まで上昇させて、フラッシュメモリ２２に供給することができる。
   また、ＳＳＤ１０の昇圧回路４０では、フラッシュメモリチップ２２に搭載されているフラッシュメモリにデータを書き込む書き込み要求がなされたときには、以下に説明する昇圧動作が行なわれる。書き込み要求がなされると、電圧検出回路７６で検出された出力端子Ｖｏｕｔ２の電圧Ｖｐｇｍが電圧Ｖ２未満であるときには、選択回路７８ｂは検出された電圧Ｖｐｇｍに基づいて制御用クロック信号ＣＬＫのオン時間Ｔｏｎおよびオフ時間Ｔｏｆｆを選択してオシレータ８０ｂに出力し、オシレータ８０ｂは入力されたオン時間Ｔｏｎおよびオフ時間Ｔｏｆｆの制御用クロック信号ＣＬＫを生成してブーストコンバータ４６のトランジスタＮ３２に出力してトランジスタＮ３２をスイッチング制御する。ここで、選択回路７８ｂにおいて、制御用クロック信号ＣＬＫのオン時間Ｔｏｎは、フラッシュメモリへデータを書き込む書き込み要求がなされてからの経過時間が長くなるほど長くなるよう設定した理由について説明する。ブーストコンバータ４６の出力端子Ｖｏｕｔ３の電圧が高くなるほど、昇圧時のトランジスタＮ３２のエネルギー損失が大きくなり、制御用クロック信号ＣＬＫのオン時間が短いと十分に昇圧ができない場合があると考えられる。そのため、書き込み要求がなされてからの経過時間が長くなるほど長くなるよう制御用クロック信号ＣＬＫのオン時間Ｔｏｎを設定することにより、出力端子Ｖｏｕｔ３の電圧Ｖｐｇｍを電圧Ｖ２まで十分に昇圧することができると考えられるためです。図６に制御用クロック信号ＣＬＫと出力端子Ｖｏｕｔ３の電圧Ｖｐｇｍの時間変化との一例を示す。こうした動作により、より適正に出力端子Ｖｏｕｔ３の電圧Ｖｐｇｍを電圧Ｖ２まで昇圧して、フラッシュメモリ２２に供給することができる。
   以上説明した実施例のＳＳＤ１０では、フラッシュメモリからデータを読み出す読み出し要求がなされたときには、電圧検出回路７２で検出された出力端子Ｖｏｕｔ１の電圧Ｖｍｉｄが電圧Ｖ１以下であるときには、オシレータ８０ａが予め定められたオン時間およびオフ時間の制御用クロック信号ＣＬＫを生成してブーストコンバータ４２のトランジスタＮ１２に出力してトランジスタＮ１２をスイッチング制御し、出力端子Ｖｏｕｔ１の電圧Ｖｍｉｄが電圧Ｖｍになったことが電圧検出回路７２により検出されると、選択回路７８ａは出力端子Ｖｏｕｔ２の電圧Ｖｐａｓｓに基づいて出力端子Ｖｏｕｔ２の電圧を迅速に少ない電力で昇圧可能なオン時間Ｔｏｎおよびオフ時間Ｔｏｆｆを選択してオシレータ８０ｂに出力し、オシレータ８０ｂは入力されたオン時間Ｔｏｎおよびオフ時間Ｔｏｆｆの制御用クロック信号ＣＬＫを生成してブーストコンバータ４４のトランジスタＮ２２に出力してトランジスタＮ２２をスイッチング制御する。これにより、出力端子Ｖｏｕｔ２の電圧Ｖｐａｓｓをステップ状に電圧Ｖ１まで昇圧させることができる。また、フラッシュメモリチップ２２に搭載されているフラッシュメモリにデータを書き込む書き込み要求がなされたときには、電圧検出回路３８で検出された出力端子Ｖｏｕｔ２の電圧Ｖｐｇｍが電圧Ｖ２未満であるときには、選択回路７８ｂは記憶している出力端子Ｖｏｕｔ２の電圧を迅速に少ない電力で昇圧可能なオン時間Ｔｏｎおよびオフ時間Ｔｏｆｆを選択してオシレータ８０ｂに出力し、オシレータ８０ｂはオン時間Ｔｏｎおよびオフ時間Ｔｏｆｆの制御用クロック信号ＣＬＫを生成してブーストコンバータ４６のトランジスタＮ３２に出力してトランジスタＮ３２をスイッチング制御する。こうした動作により、より適正に出力端子Ｖｏｕｔ３の電圧Ｖｐｇｍを電圧Ｖ３まで昇圧して、フラッシュメモリ２２に供給することができる。
   実施例のＳＳＤ１０では、選択回路７８ａを出力端子Ｖｏｕｔ２の電圧Ｖｐａｓｓに基づいて出力端子Ｖｏｕｔ２の電圧を迅速に少ない電力で昇圧可能なオン時間Ｔｏｎおよびオフ時間Ｔｏｆｆを選択してオシレータ８０ｂに出力するものとしたが、この場合のオフ時間Ｔｏｆｆをある時間に固定してオン時間Ｔｏｎおよびオフ時間Ｔｏｆｆ時間をフラッシュメモリからデータを読み出す読み出し要求がなされてからの経過時間が長くなるほど長くなるよう設定してオシレータ８０ｂに出力するものとしてもよい。こうすれば、より適正に昇圧することができる。
   実施例のＳＳＤ１０では、選択回路７８ｂを、出力端子Ｖｏｕｔ３の電圧を迅速に昇圧することが可能な制御用クロック信号ＣＬＫのオン時間Ｔｏｎおよびオフ時間Ｔｏｆｆとフラッシュメモリへデータを書き込む書き込み指示がなされてからの経過時間との関係を予め実験やシミュレーションなどで求めて予め記憶しており、記憶しているオン時間Ｔｏｎおよびオフ時間Ｔｏｆｆをオシレータ８０ｃに出力する。ここで、 制御用クロック信号ＣＬＫのオン時間Ｔｏｎは、フラッシュメモリへデータを書き込む書き込み指示がなされてからの経過時間が長くなるほど長くなるよう設定し、制御用クロック信号ＣＬＫのオフ時間Ｔｏｆｆは経過時間に拘わらず一定であるものしたが、オン時間Ｔｏｎと共にオフ時間Ｔｏｆｆを経過時間に応じて変化させるものとしてもよい。
   実施例のＳＳＤ１０では、トランジスタＮ２１，Ｎ２２を、トランジスタＮ１１，Ｎ１２より閾値電圧が高く且つ電圧Ｖ１より若干高い電圧に対して耐圧を有するトランジスタとして構成するものとしたが、トランジスタＮ１１，Ｎ１２より閾値電圧が高く且つ電圧Ｖ１に対して耐圧を有するトランジスタであればよく、例えば、電圧Ｖ２以上の電圧に対して耐圧を有するトランジスタとしてもよい。また、トランジスタＮ３１，Ｎ３２を、トランジスタＮ１１，Ｎ１２より閾値電圧が高く且つ電圧Ｖ２より若干高い電圧に対して耐圧を有するトランジスタとして構成するものとしたが、トランジスタＮ１１，Ｎ１２より閾値電圧が高く且つ電圧Ｖ２に対して耐圧を有するトランジスタであればよく、例えば、電圧Ｖ２よりかなり大きい電圧（例えば、３０Ｖなど）に対して耐圧を有するトランジスタとしてもよい。
   実施例のＳＳＤ１０では、ブーストコンバータ４２は、インダクタＬ１とトランジスタＮ１１との間でインダクタＬからみて出力端子Ｖｏｕｔ１に並列に接続されたデプレッション型のＮＭＯＳトランジスタＮ１２を備えるものとしたが、インダクタＬ１とトランジスタＮ１１との間でインダクタＬ１からみて出力端子Ｖｏｕｔ１に並列にクロック信号ＣＬＫでスイッチングする素子を備えていればよいから、図７に例示する変形例のブーストコンバータ４２Ｂのように、デプレッション型のＮＭＯＳトランジスタＮ１２に代えて、インダクタＬ１とトランジスタＮ１１との間に接続されたデプレッション型のＮＭＯＳトランジスタＮ１３（以下、トランジスタＮ１３）と、トランジスタＮ１３と直列にエンハンスメント型のＮＭＯＳトランジスタＮ１２Ｂ（以下、トランジスタＮ１２Ｂ）とを有するものとし、トランジスタＮ１３のゲートの電圧を所定電圧ＶＨに固定すると共にトランジスタＮ１２Ｂのゲートに制御用クロック信号ＣＬＫを入力するものとしてもよい。ここで、所定電圧ＶＨとしては、電圧Ｖ０と電圧Ｖｍとの間の電圧（例えば、１．８Ｖ）とするのが望ましい。また、ブーストコンバータ４２は、ゲートとソースとが互いに接続されておりソースがインダクタＬ１に接続されると共にドレインが出力端子Ｖｏｕｔ１に接続されたエンハンスメント型のＮＭＯＳトランジスタＮ１１１を備えるものとしたが、インダクタＬ１と出力端子Ｖｏｕｔ１との間に直列に接続され電流を入力端子Ｖｉｎ１から出力端子Ｖｏｕｔ１に向かう方向へ整流する整流素子を備えていればよいから、トランジスタＮ１１に代えてダイオードを備えるものとしてもよい。ここでは、ブーストコンバータ４２について例示したが、ブーストコンバータ４４，４６についても図７に例示する変形例のブーストコンバータや他の変形例のブーストコンバータを適用することができる。   
   実施例のＳＳＤ１０では、インターポーザ３０をフラッシュメモリチップ２２の上面に配置するものとしたが、下面に配置することもできる。また、インターポーザ３０上に他の集積回路チップやインターポーザを積層するものとしてもよい。
   実施例のＳＳＤ１０では、フラッシュメモリが搭載されたフラッシュメモリチップ２２を備えるものとしたが、こうしたチップに搭載される集積回路はフラッシュメモリに限定されるものではなく、所定電圧で動作する集積回路であれば如何なるものとしても構わない。
   実施例では、本発明をＳＳＤ１０に適用するものとしたが、集積回路が搭載された集積回路チップと、電源側から供給される電源側電圧を昇圧して前記集積回路チップの集積回路に供給可能な昇圧供給回路が搭載されたインターポーザと、を備える集積回路装置であれば如何なるものに用いるものとしてもよく、例えば、マイクロコンピュータに用いるものとしてもよい。
   ここで、実施例の主要な要素と発明の概要の欄に記載した発明の主要な要素との対応関係について説明する。実施例では、フラッシュメモリチップ２２が「集積回路チップ」に相当し、インターポーザ３０が「インターポーザ」に相当し、昇圧回路４０が「昇圧供給回路」に相当し、インダクタＬ１とトランジスタＮ１１とトランジスタＮ１２とを有するブーストコンバータ４２が「第１ブーストコンバータ」に相当し、インダクタＬ２とトランジスタＮ２１とトランジスタＮ２２とを有するブーストコンバータ４４が「第２ブーストコンバータ」に相当し、スイッチング制御回路７０が「スイッチング制御回路」に相当する。また、電圧検出回路７２が「第１電圧検出回路」に相当し、電圧検出回路７４が「第２電圧検出回路」に相当し、電圧検出回路７２で検出された出力端子Ｖｏｕｔ１の電圧Ｖｍｉｄや出力端子Ｖｏｕｔ２の電圧Ｖｐａｓｓの電圧に基づいて制御用クロック信号ＣＬＫを生成してトランジスタＮ１２やトランジスタＮ２２に出力してトランジスタＮ１２，Ｎ２２を制御する選択回路７８ａとオシレータ８０ａ，８０ｂとが「制御用クロック信号生成回路」に相当する。さらに、インダクタＬ３とトランジスタＮ３１とトランジスタＮ３２とを有するブーストコンバータ４６が「第３ブーストコンバータ」に相当する。そして、電圧検出回路７６が「第３電圧検出回路」に相当し、電圧検出回路７６で検出された出力端子Ｖｏｕｔ３の電圧に基づいて制御用クロック信号ＣＬＫを生成してトランジスタＮ３１に出力してトランジスタＮ３１を制御する選択回路７８ｂとオシレータ８０ｃとが「制御用クロック信号生成回路」に相当する。
   以上、本発明を実施するための形態について実施例を用いて説明したが、本発明はこうした実施例に何等限定されるものではなく、本発明の要旨を逸脱しない範囲内において、種々なる形態で実施し得ることは勿論である。
   本発明は、集積回路装置の製造産業などに利用可能である。

 

Claims (7)

  1.    集積回路が搭載された集積回路チップと、電源側から供給される電源側電圧を昇圧して前記集積回路チップの集積回路に供給可能な昇圧供給回路が搭載されたインターポーザと、を備える集積回路装置であって、
       前記昇圧供給回路は、
       前記電源側電圧を供給される第１入力端子と電圧を出力する第１出力端子との間に直列に接続された第１インダクタと、前記第１インダクタと前記第１出力端子との間に直列に接続され電流を前記第１入力端子から前記第１出力端子に向かう方向へ整流する第１整流素子と、前記第１インダクタと前記第１整流素子との間に前記第１インダクタからみて前記第１出力端子に並列に接続された第１電界効果トランジスタと、を有する第１ブーストコンバータと、
       前記第１ブーストコンバータの第１出力端子の電圧が入力される第２入力端子と前記集積回路チップの集積回路に電圧を供給する第２出力端子との間に直列に接続された第２インダクタと、前記第２インダクタと前記第２出力端子との間に直列に接続され電流を前記第２入力端子から前記第２出力端子に向かう方向へ整流する第２整流素子と、前記第２インダクタと前記第２整流素子との間に前記第２インダクタからみて前記第２出力端子に並列に接続され前記第１電界効果トランジスタより閾値電圧が高く且つ前記集積回路が動作する電圧として予め定められた動作電圧以上の電圧に対して耐圧を有する第２電界効果トランジスタと、を有する第２ブーストコンバータと、
       前記第１ブーストコンバータの第１出力端子の電圧が前記動作電圧より低い電圧として予め定められた所定の低電圧以下であるときには前記第１出力端子の電圧が前記所定の低電圧になるよう前記第１ブーストコンバータの第１電界効果トランジスタをスイッチング制御し、前記第１ブーストコンバータの第１出力端子の電圧が前記所定の低電圧に至ったとき以降は前記第２ブーストコンバータの第２出力端子の電圧が前記動作電圧になるよう前記第２ブーストコンバータの前記第２電界効果トランジスタをスイッチング制御するスイッチング制御回路と、
       を備える回路である
       集積回路装置。
  2.    請求項１記載の集積回路装置であって、
       前記スイッチング制御回路は、
       前記第１ブーストコンバータの第１出力端子の電圧を検出する第１電圧検出回路と、
       前記第２ブーストコンバータの第２出力端子の電圧を検出する第２電圧検出回路と、
       前記検出された第１ブーストコンバータの第１出力端子の電圧が前記所定の低電圧以下であるときには予め定められた第１オン時間および第１オフ時間の制御用クロック信号を生成し、前記生成したクロック信号を用いて前記第１電界効果トランジスタをスイッチング制御し、前記検出された第１ブーストコンバータの第１出力端子の電圧が前記所定の低電圧に至ったとき以降は予め定められた第２オン時間および第２オフ時間の制御用クロック信号を生成し、前記生成したクロック信号を用いて前記第２電界効果トランジスタをスイッチング制御する制御用クロック信号生成回路と、
       を有する回路である
       集積回路装置。
  3.    請求項１記載の集積回路装置であって、
       前記スイッチング制御回路は、
       前記第１ブーストコンバータの第１出力端子の電圧を検出する第１電圧検出回路と、
       前記第２ブーストコンバータの第２出力端子の電圧を検出する第２電圧検出回路と、
       前記検出された第１ブーストコンバータの第１出力端子の電圧が前記所定の低電圧に至ったとき以降は前記検出された第２ブーストコンバータの第２出力端子の電圧が前記動作電圧になるまで前記検出された第１ブーストコンバータの第１出力端子の電圧が前記所定の低電圧に至ってからの経過時間が長くなるほど長くなる傾向に制御用クロック信号のオン時間を設定するオン時間設定回路と、
       前記検出された第１ブーストコンバータの第１出力端子の電圧が前記所定の低電圧以下であるときには予め定められた第１オン時間および第１オフ時間の制御用クロック信号を生成し、前記生成したクロック信号を用いて前記第１電界効果トランジスタをスイッチング制御し、前記検出された第１ブーストコンバータの第１出力端子の電圧が前記所定の低電圧に至ったときには前記検出された第２ブーストコンバータの第２出力端子の電圧が前記動作電圧になるまで前記オン時間設定回路により設定されたオン時間および予め定められた第２オフ時間の制御用クロック信号を生成し、前記生成したクロック信号を用いて前記第２電界効果トランジスタをスイッチング制御する制御用クロック信号生成回路と、
       を有する回路である
       集積回路装置。
  4.    請求項１記載の集積回路装置であって、
       前記電源側電圧から電圧を供給される第３入力端子と前記集積回路チップの集積回路に電圧を出力する第３出力端子との間に直列に接続された第３インダクタと、前記第３インダクタと前記第３出力端子との間に直列に接続され電流を前記第３入力端子から前記第３出力端子に向かう方向へ整流する第３整流素子と、前記第３インダクタと前記第３整流素子との間に前記第３インダクタからみて前記第３出力端子に並列に接続された第３電界効果トランジスタと、を有する第３ブーストコンバータ、を備え、
       前記集積回路は、前記動作電圧を第１制御電圧にして動作する第１モードおよび前記動作電圧を前記第１制御電圧より高い第２制御電圧にして動作する第２モードで動作が可能な回路であり、
       前記スイッチング制御回路は、前記集積回路を前記第１モードで動作するよう指示がなされたとき、前記第１ブーストコンバータの第１出力端子の電圧が前記所定の低電圧以下であるときには前記第１出力端子の電圧が前記所定の低電圧になるよう前記第１ブーストコンバータの第１電界効果トランジスタをスイッチング制御すると共に前記検出された第１ブーストコンバータの第１出力端子の電圧が前記所定の低電圧に至ったとき以降は前記検出された第２ブーストコンバータの第２出力端子の電圧が前記第１制御電圧になるよう前記第２ブーストコンバータの前記第２電界効果トランジスタをスイッチング制御し、前記集積回路を前記第２モードで動作するよう指示がなされたときには、前記検出された第３ブーストコンバータの第３出力端子の電圧が前記第２制御電圧になるよう前記第３ブーストコンバータの前記第３電界効果トランジスタをスイッチング制御する回路である、
       集積回路装置。
  5.    請求項４記載の集積回路装置であって、
       前記スイッチング制御回路は、
       前記第１ブーストコンバータの第１出力端子の電圧を検出する第１電圧検出回路と、
       前記第２ブーストコンバータの第２出力端子の電圧を検出する第２電圧検出回路と、
       前記第３ブーストコンバータの第３出力端子の電圧を検出する第３電圧検出回路と、
       経過時間が長くなるほど長くなる傾向に制御用クロック信号のオン時間を設定するオン時間設定回路と、
       前記検出された第１ブーストコンバータの第１出力端子の電圧が前記所定の低電圧以下であるときには予め定められた第１オン時間および第１オフ時間の制御用クロック信号を生成し、前記生成したクロック信号を用いて前記第１電界効果トランジスタをスイッチング制御し、前記検出された第１ブーストコンバータの第１出力端子の電圧が前記所定の低電圧に至ったとき以降は予め定められた第２オン時間および第２オフ時間の制御用クロック信号を生成し、前記生成したクロック信号を用いて前記第２電界効果トランジスタをスイッチング制御し、前記検出された第２ブーストコンバータの第２出力端子の電圧が前記第１制御電圧に至ったとき以降は前記検出された第３ブーストコンバータの第３出力端子の電圧が前記第２制御電圧になるまで前記オン時間設定回路により設定されたオン時間および予め定められた第３オフ時間の制御用クロック信号を生成し、前記生成したクロック信号を用いて前記第３電界効果トランジスタをスイッチング制御する制御用クロック信号生成回路と、
       を有する回路である
       集積回路装置。
  6.    請求項４または５記載の集積回路装置であって、
       前記集積回路チップに搭載されている集積回路は、コントロールゲートとフローティングゲートとを有しコントロールゲートに印加される電圧に応じてデータの読み出しおよび書き込みが可能な複数のフラッシュメモリセルから構成されたＮＡＮＤ型のフラッシュメモリであり、
       前記第１モードは、前記ＮＡＮＤ型のフラッシュメモリからデータを読み出す読み出し動作を実行するモードであり、
       前記第２モードは、前記ＮＡＮＤ型のフラッシュメモリにデータを書き込む書き込み動作を実行するモードであり、
       前記第１制御電圧は、前記読み出し動作においてデータを読み出すフラッシュメモリセルと異なるフラッシュメモリセルのコントロールゲートに印加される電圧として予め定められた電圧であり、
       前記第２制御電圧は、前記書き込み動作においてデータを書き込むフラッシュメモリセルと異なるフラッシュメモリセルのコントロールゲートに印加される電圧として予め定められた電圧である、
       集積回路装置。
  7.    請求項１ないし５いずれか１つの請求項に記載の集積回路装置であって、
       前記集積回路チップに搭載されている集積回路は、フラッシュメモリである
       集積回路装置。
     
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