WO2012147286A1 - Ｐｆｃ信号生成回路、それを用いたｐｆｃ制御システム、及びｐｆｃ制御方法 - Google Patents

Ｐｆｃ信号生成回路、それを用いたｐｆｃ制御システム、及びｐｆｃ制御方法 Download PDF

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泰寛 高田
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Definitions

  • the present invention relates to a PFC signal generation circuit, a PFC control system using the same, and a PFC control method.
  • a so-called switching power supply using a switching circuit that is periodically turned on and off is frequently used due to demands for downsizing electronic devices and reducing power consumption.
  • a switching power supply for example, by using PWM (Pulse Width ⁇ Modulation) control that adjusts the duty ratio of an input pulse signal, the output voltage can be adjusted according to the operating state of the electronic device.
  • PWM Pulse Width ⁇ Modulation
  • PFC control includes a single method and an interleave method.
  • switching operations are complementarily performed by two PFC control pulse signals having a phase difference of ⁇ (180 °).
  • ⁇ 180 °
  • two coil currents having a phase difference ⁇ are generated. Therefore, the interleave method can obtain twice as much power as the single method. Further, since the ripple of the output current is small, the capacitance of the capacitor for reducing this can be reduced.
  • Patent Document 1 discloses a switching power supply that employs critical mode interleaved PFC control.
  • Patent Document 1 only a zero current in one coil current is detected, and a PFC control pulse signal having a phase difference of ⁇ is automatically generated, and a zero current in two coil currents is detected and two PFCs are detected.
  • a technique for generating a control pulse signal is disclosed. In the latter case, since the critical mode can be guaranteed for both coil currents, the efficiency is improved.
  • Patent Document 2 discloses a watchdog timer that detects that a clear signal is input within a certain period of time as the program is executed and outputs a reset signal to the computer to notify the abnormality. ing.
  • the watchdog timer includes signal control means for permitting the input of the clear signal only for a set time before the end of the predetermined time.
  • Patent Document 1 when the zero current in the coil current is detected, there is a possibility that the period of the PFC control pulse signal becomes too small due to noise or the like. Such an abnormal PFC control pulse signal may increase power loss and reduce the power factor.
  • a PFC signal generation circuit generates a PFC signal that controls a PFC circuit having a first inductor connected to a first switch and a second inductor connected to a second switch. It is a PFC signal generation circuit. Based on the first timing at which the zero current of the first inductor is detected, and when the count value is cleared and the first timing falls below the cycle lower limit value, after waiting until the cycle lower limit value A counter clear control circuit that clears the count value, a first control signal output unit that outputs a first PFC signal that turns on the first switch at a timing when the count value is cleared, and a second inductor And a second control signal output unit that outputs a second PFC signal that turns on the second switch based on a second timing at which zero current is detected.
  • the PFC control system is a PFC control system including a PFC circuit connected to an AC power source and a PFC signal generation circuit that generates a PFC signal for controlling the PFC circuit.
  • the PFC circuit includes a first inductor connected to the first switch, and a second inductor connected to the second switch.
  • the PFC signal generation circuit includes a counter that clears the count value based on the first timing at which the zero current of the first inductor is detected, and the first cycle timing lower than the cycle lower limit value.
  • a counter clear control circuit that clears the counter value after waiting until the value, a first control signal output unit that outputs a first PFC signal that turns on the first switch at a timing when the count value is cleared, And a second control signal output unit that outputs a second PFC signal for turning on the second switch based on a second timing at which the zero current of the second inductor is detected.
  • the PFC control method is a PFC control method for controlling a PFC circuit having a first inductor connected to a first switch and a second inductor connected to a second switch. Based on the first timing at which the zero current of the first inductor is detected, the count value of the counter is cleared, and at the timing when the count value is cleared, the first switch is turned on and the second inductor zero Based on the second timing at which the current is detected, when the second switch is turned on and the count value of the counter is cleared, if the first timing falls below the cycle lower limit value, it waits until the cycle lower limit value. Then clear the counter value.
  • the count value of the counter when the count value of the counter is cleared, if the timing at which the zero current of the first inductor is detected falls below the cycle lower limit value, the counter value is cleared after waiting for the cycle lower limit value. .
  • the cycle lower limit value of the first PFC signal serving as a reference is guaranteed. Therefore, the power factor improvement by the PFC circuit can be further improved.
  • FIG. 1 It is the schematic of processor system MCU to which the PWM signal generation unit concerning this embodiment is applied. It is a circuit diagram of the power supply circuit which drives LED. It is a circuit diagram of the power supply circuit which drives LED. It is a circuit diagram which shows the other structural example of a DC / DC unit. It is a circuit diagram which shows the other structural example of a DC / DC unit. It is a circuit diagram which shows the other structural example of a PFC unit. It is a circuit diagram which shows the other structural example of the power supply circuit which drives LED. It is a circuit diagram which shows the other structural example of the power supply circuit which drives LED. 3 is a block diagram of a PFC signal generation unit PSG according to Embodiment 1. FIG.
  • 2 is a circuit diagram showing an example of a specific circuit configuration of a counter clear control circuit 202.
  • FIG. 6 is a timing chart for explaining the operation of the counter clear control circuit 202. It is a timing chart for demonstrating the production
  • 5 is a flowchart showing a processing flow of an output timing correction circuit 113. It is a timing chart for demonstrating the production
  • FIG. 1 is a schematic diagram of a processor system MCU to which a PWM signal generation unit according to the present embodiment is applied.
  • the processor system MCU includes a memory MEM, a calculation core PE, a clock generation unit CG, a PWM signal generation unit PWM, a PFC signal generation unit PSG, a monitor unit MON, an IO unit IOU, and a peripheral circuit PERI. .
  • FIG. 1 also shows a control target circuit PWR controlled by the processor system MCU.
  • the control target circuit PWR is, for example, a power supply circuit.
  • the power supply circuit generates a DC power supply voltage from the AC power supply voltage with high efficiency based on the PFC control pulse signal pfc generated by the PFC signal generation unit PSG (AC / DC conversion). Further, based on the PWM control pulse signal pwm generated by the PWM signal generation unit PWM, a DC power supply voltage obtained by boosting or lowering the DC power supply voltage is generated (DC / DC conversion) and supplied to another circuit.
  • the memory MEM stores programs used by the processor system MCU, setting values used to operate the processor system MCU, and the like.
  • the arithmetic core PE performs specific processing required for the processor system MCU based on a program stored in the memory MEM or a program read from the outside. Generally, it is a CPU (Central Processing Unit).
  • the clock generation unit CG generates a clock signal used in each circuit block in the processor system MCU. The clock signal generated by the clock generation unit CG may be output to the outside.
  • the clock signal used in the processor system MCU can be supplied from an external circuit.
  • the PWM signal generation unit PWM generates a PWM control pulse signal pwm that is a pulse signal for PWM control of the control target circuit PWR.
  • This PWM signal generation unit PWM can be realized, for example, by using the timer function of the processor system MCU.
  • the PFC signal generation unit PSG generates a PFC control pulse signal pfc that is a pulse signal for performing PFC control on the control target circuit PWR.
  • This PFC signal generation unit PSG can be realized, for example, by using the timer function of the processor system MCU, similarly to the PWM signal generation unit PWM.
  • the monitor unit MON monitors the feedback signal mon from the control target circuit PWR for generating the PWM control pulse signal pwm and the PFC control pulse signal pfc.
  • the monitor unit MON converts the feedback signal mon, which is an analog signal, into a digital signal and transmits the digital signal to, for example, the computation core PE.
  • the feedback signal mon output from the control target circuit PWR provided outside is monitored, and a digital value corresponding to the feedback signal mon is taken into the processor system MCU.
  • the monitor unit MON can be configured by a circuit capable of converting an analog value into a digital value, such as an analog-digital converter (ADC), a comparator circuit, and the like.
  • ADC analog-digital converter
  • the IO unit IOU communicates with an external circuit and receives a control signal to the processor system MCU or transmits a processing result of the processor system MCU.
  • Specific examples of the IO unit IOU include an SPI unit and a UART unit.
  • the SPI unit performs communication of SPI (System (Packet Interface) standard which is 3-wire or 4-wire serial communication.
  • a UART (Universal Asynchronous Receiver Retransmitter) unit converts a serial signal according to an asynchronous method into a parallel signal and performs conversion in the opposite direction.
  • the peripheral circuit PERI is a circuit other than the circuit blocks described above, and includes a circuit block used by the arithmetic core PE.
  • a timer unit for example, a timer unit, a watchdog timer unit, a DMA (Direct Memory Access) unit, a low voltage detection unit, a power-on reset (POR) unit, or the like can be considered.
  • DMA Direct Memory Access
  • POR power-on reset
  • the arithmetic core PE, the memory MEM, the PWM signal generation unit PWM, the PFC signal generation unit PSG, the monitor unit MON, the IO unit IOU, and the peripheral circuit PERI are mutually connected by a bus. It is the composition which becomes. Although not shown, power is supplied to the processor system MCU from another circuit.
  • the processor system MCU described so far is an example of a processor system to which the present invention is applied.
  • the program and data stored in the memory MEM can be appropriately changed according to the specifications of the system.
  • the connection between the circuit blocks may be, for example, a configuration in which a plurality of buses are connected, and the arithmetic core PE and another circuit block are directly connected without via the bus. There may be.
  • the processor system MCU generates a PWM control pulse signal pwm and a PFC control pulse signal pfc, and gives them to the control target circuit PWR. Then, the processor system MCU controls the duty of the PWM control pulse signal pwm and the PFC control pulse signal pfc, the generation timing of the PWM control pulse signal pwm, and the like from the feedback signal mon from the control target circuit PWR and other circuits. Control by signal etc.
  • the power supply circuit described below drives an LED (Light Emitting Diode) as a load circuit, but the load circuit is not limited to an LED, and may be a general circuit.
  • FIGS. 2A and 2B show an example of a power supply circuit for driving an LED.
  • the power supply circuit is denoted by PWR.
  • an NMOS transistor is used as an output transistor that performs a switching operation.
  • this output transistor can also be composed of a PMOS transistor, or can be composed of a PNP transistor or an NPN transistor. You can also.
  • Each of the power supply circuits PWR shown in FIGS. 2A and 2B includes an AC power supply AP, a full-wave rectifier circuit FWR, a PFC unit, and a DC / DC unit. 2A and 2B, the AC power supply AP, the full-wave rectifier circuit FWR, and the PFC unit are common.
  • the full-wave rectifier circuit FWR generates a DC voltage V1 from the AC power supply AP.
  • the full-wave rectifier circuit FWR is a bridge circuit including four diodes.
  • the cathodes of the two diodes connected to the anode of the AC power supply AP are commonly connected to the output of the full-wave rectifier circuit FWR.
  • the anodes of the two diodes connected to the cathode of the AC power supply AP are grounded in common.
  • the PFC unit in FIG. 2A is a non-insulated boost converter.
  • This PFC unit includes inductors L1, L2, Lm1, and Lm2, diodes D1 and D2, NMOS transistors NM1 and NM2, a smoothing capacitor C1, and resistors R1 and R2.
  • the PFC unit is an interleaved PFC circuit, and the NMOS transistors NM1 and NM2 are complementarily switched by two PFC control pulse signals pfc1 and pfc2 having a phase difference of approximately ⁇ (180 °).
  • the PFC unit generates a DC voltage V2 from the DC voltage V1.
  • each of the inductors L1 and L2 is commonly connected to the output of the full-wave rectifier circuit FWR, and is given a voltage V1.
  • the other end of the inductor L1 is connected to the anode of the diode D1.
  • the other end of the inductor L2 is connected to the anode of the diode D2.
  • One end of a smoothing capacitor C1 is commonly connected to the cathodes of the diodes D1 and D2. That is, the inductor L1 and the diode D1 connected in series and the inductor L2 and the diode D2 connected in series are connected in parallel. The other end of the smoothing capacitor C1 is grounded.
  • the drain of the NMOS transistor NM1 is connected to a node between the inductor L1 and the diode D1 connected in series.
  • the source of the NMOS transistor NM1 is grounded.
  • the PFC control pulse signal pfc1 is input to the gate of the NMOS transistor NM1.
  • the NMOS transistor NM1 performs a switching operation according to the voltage level of the PFC control pulse signal pfc1. Energy is stored in the inductor L1 when the NMOS transistor NM1 is on, and the smoothing capacitor C1 is charged via the diode D1 by the energy stored in the inductor L1 when the NMOS transistor NM1 is off.
  • the drain of the NMOS transistor NM2 is connected to a node between the inductor L2 and the diode D2 connected in series.
  • the source of the NMOS transistor NM2 is grounded.
  • the PFC control pulse signal pfc2 is input to the gate of the NMOS transistor NM2.
  • the NMOS transistor NM2 performs a switching operation according to the voltage level of the PFC control pulse signal pfc2. Energy is stored in the inductor L2 while the NMOS transistor NM2 is on, and the smoothing capacitor C1 is charged via the diode D2 by the energy stored in the inductor L2 while the NMOS transistor NM2 is off. An output voltage V2 corresponding to the charge charged in the smoothing capacitor C1 is output.
  • the feedback signal mon1 corresponding to the current I1 flowing through the inductor L1 is generated by the monitoring inductor Lm1 electromagnetically coupled to the inductor L1 via the iron core.
  • the feedback signal mon1 is fed back to the monitor unit MON.
  • the feedback signal mon2 corresponding to the current I2 flowing through the inductor L2 is generated by the monitoring inductor Lm2 electromagnetically coupled to the inductor L2 via the iron core.
  • the feedback signal mon2 is fed back to the monitor unit MON.
  • resistors R1 and R2 are connected in series in parallel with the smoothing capacitor C1. That is, the output voltage V2 of the PFC unit is applied to both ends of the resistors R1 and R2.
  • a feedback signal mon3 is output from a node between the resistors R1 and R2.
  • the feedback signal mon3 is a monitor voltage obtained by dividing the output voltage V2 into the resistance ratio of the resistors R1 and R2.
  • This feedback signal mon3 is fed back to the monitor unit MON of the processor system MCU.
  • the duty ratio and pulse width of the PFC control pulse signals pfc1 and pfc2 are determined.
  • the PFC unit in FIGS. 2A and 2B is a constant voltage control circuit.
  • the DC / DC unit in FIGS. 2A and 2B will be described in order.
  • the DC / DC unit in FIG. 2A is a step-down DC / DC converter.
  • This DC / DC unit includes an NMOS transistor NM3, an inductor L3, a diode D3, a smoothing capacitor C2, and a resistor Rm.
  • the drain of the NMOS transistor NM3 is connected to the output of the PFC unit, and the source is connected to the cathode of the diode D3. Further, the PWM control pulse signal pwm is given to the gate of the NMOS transistor NM3. Therefore, the NMOS transistor NM3 performs a switching operation according to the voltage level of the PWM control pulse signal pwm.
  • the anode of the diode D3 is grounded.
  • One end of an inductor L3 is connected to a node between the source of the NMOS transistor NM3 and the cathode of the diode D3.
  • the other end of the inductor L3 is connected to one end of the smoothing capacitor C2.
  • the other end of the smoothing capacitor C2 is grounded.
  • an output voltage Vout corresponding to the charge accumulated in the smoothing capacitor C2 is output from a node between the smoothing capacitor C2 and the inductor L3. Further, the electric charge accumulated in the smoothing capacitor C2 is supplied to the LED as an output current Iout.
  • a resistor Rm is provided between the cathode of the LED and the ground. An output current Iout flowing through the LED flows through the resistor Rm. That is, a voltage corresponding to the output current Iout and the resistance value of the resistor Rm is generated at both ends of the resistor Rm. This voltage is a monitor voltage for monitoring the output current Iout. This monitor voltage is fed back to the monitor unit MON as a feedback signal mon4.
  • the PWM signal generation unit of the processor system MCU generates a PWM control pulse signal pwm having a duty ratio or a period that makes the voltage level of the monitor voltage constant.
  • the DC / DC unit of FIG. 2A is a constant current control circuit.
  • the DC / DC unit in FIG. 2B is a non-insulated step-up DC / DC converter.
  • This DC / DC unit also includes an NMOS transistor NM3, an inductor L3, a diode D3, a smoothing capacitor C2, and a resistor Rm.
  • One end of the inductor L3 is connected to the output of the PFC unit, and the other end is connected to the drain of the NMOS transistor NM3.
  • the source of the NMOS transistor NM3 is grounded.
  • the PWM control pulse signal pwm is given to the gate of the NMOS transistor NM3. Therefore, the NMOS transistor NM3 performs a switching operation according to the voltage level of the PWM control pulse signal pwm.
  • the anode of the diode D3 is connected to a node between the drain of the NMOS transistor NM3 and the inductor L3.
  • the cathode of the diode D3 is connected to one end of the smoothing capacitor C2. The other end of the smoothing capacitor C2 is grounded.
  • an output voltage Vout corresponding to the electric charge accumulated in the smoothing capacitor C2 is output from a node between the smoothing capacitor C2 and the cathode of the diode D3. Further, the electric charge accumulated in the smoothing capacitor C2 is supplied to the LED as an output current Iout.
  • a resistor Rm is provided between the cathode of the LED and the ground. An output current Iout flowing through the LED flows through the resistor Rm. That is, a voltage corresponding to the output current Iout and the resistance value of the resistor Rm is generated at both ends of the resistor Rm. This voltage is a monitor voltage for monitoring the output current Iout. This monitor voltage is fed back to the monitor unit MON as a feedback signal mon4.
  • the PWM signal generation unit of the processor system MCU generates a PWM control pulse signal pwm having a duty ratio or a period that makes the voltage level of the monitor voltage constant.
  • the DC / DC unit of FIG. 2B is also a constant current control circuit.
  • the DC / DC unit in FIG. 3A is a non-insulated step-down DC / DC converter, similar to the DC / DC unit in FIG. 2A.
  • a resistor Rm for generating the feedback signal mon4 is connected in series with the LED.
  • resistors Rm1 and Rm2 for generating the feedback signal mon4 are connected in parallel with the LED.
  • the output voltage Vout of the power supply circuit PWR is applied to both ends of the resistors Rm1 and Rm2.
  • a feedback signal mon4 is output from a node between the resistors Rm1 and Rm2.
  • the feedback signal mon4 is a monitor voltage obtained by dividing the output voltage Vout into the resistance ratio of the resistors Rm1 and Rm2.
  • This feedback signal mon4 is fed back to the monitor unit MON of the processor system MCU.
  • the PWM signal generation unit of the processor system MCU generates a PWM control pulse signal pwm having a duty ratio or a period that makes the voltage level of the monitor voltage constant.
  • the DC / DC unit in FIG. 3A is a constant voltage control circuit.
  • the other configuration is the same as that of the DC / DC unit of FIG.
  • the DC / DC unit in FIG. 3B is a non-insulated step-up DC / DC converter, similar to the DC / DC unit in FIG. 2B.
  • a resistor Rm for generating the feedback signal mon4 is connected in series with the LED.
  • resistors Rm1 and Rm2 for generating the feedback signal mon4 are connected in parallel with the LED.
  • the output voltage Vout of the power supply circuit PWR is applied to both ends of the resistors Rm1 and Rm2.
  • a feedback signal mon4 is output from a node between the resistors Rm1 and Rm2.
  • the feedback signal mon4 is a monitor voltage obtained by dividing the output voltage Vout into the resistance ratio of the resistors Rm1 and Rm2.
  • This feedback signal mon4 is fed back to the monitor unit MON of the processor system MCU.
  • the PWM signal generation unit of the processor system MCU generates a PWM control pulse signal pwm having a duty ratio or a period that makes the voltage level of the monitor voltage constant.
  • the DC / DC unit of FIG. 3B is a constant voltage control circuit.
  • the other configuration is the same as that of the DC / DC unit of FIG.
  • the PFC unit in FIGS. 2A and 2B is a non-insulated boost converter, whereas the PFC unit in FIG. 4 is an isolated flyback converter. Although there is a difference between the non-insulating type and the insulating type, the operating principle is the same.
  • the PFC unit of FIG. 4 includes inductors L11, L12, L21, L22, Lm1, Lm2, diodes D1, D2, NMOS transistors NM1, NM2, and a smoothing capacitor C1.
  • each of the inductors L11 and L21 is commonly connected to the output of the full-wave rectifier circuit FWR, and is given a voltage V1.
  • the other end of the inductor L11 is connected to the drain of the NMOS transistor NM1.
  • the other end of the inductor L2 is connected to the drain of the NMOS transistor NM2.
  • the sources of the NMOS transistors NM1 and NM2 are both grounded.
  • the PFC control pulse signal pfc1 is input to the gate of the NMOS transistor NM1, and the PFC control pulse signal pfc2 is input to the gate of the NMOS transistor NM2.
  • the inductor L12 is electromagnetically coupled to the inductor L11 via the core.
  • the anode of the diode D1 is connected to the other end of the inductor L12 whose one end is grounded.
  • the inductor L22 is electromagnetically coupled to the inductor L21 via the core.
  • the other end of the inductor L22 whose one end is grounded is connected to the anode of the diode D2.
  • One end of a smoothing capacitor C1 is commonly connected to the cathodes of the diodes D1 and D2. The other end of the smoothing capacitor C1 is grounded.
  • the feedback signal mon1 corresponding to the current I1 flowing through the inductor L12 is generated by the monitoring inductor Lm1 electromagnetically coupled to the inductor L11 via the iron core.
  • the feedback signal mon1 is fed back to the monitor unit MON.
  • the feedback signal mon2 corresponding to the current I2 flowing through the inductor L2 is generated by the monitoring inductor Lm2 electromagnetically coupled to the inductor L2 via the iron core.
  • the feedback signal mon2 is fed back to the monitor unit MON.
  • resistors R1 and R2 are connected in series in parallel with the smoothing capacitor C1. That is, the output voltage V2 of the PFC unit is applied to both ends of the resistors R1 and R2.
  • a feedback signal mon3 is output from a node between the resistors R1 and R2.
  • the feedback signal mon3 is a monitor voltage obtained by dividing the output voltage V2 into the resistance ratio of the resistors R1 and R2.
  • This feedback signal mon3 is fed back to the monitor unit MON of the processor system MCU.
  • the duty ratio and pulse width of the PFC control pulse signals pfc1 and pfc2 are determined.
  • the PFC unit in FIG. 4 is a constant voltage control circuit.
  • the PFC unit is a non-insulated boost converter, as in the power supply circuit PWR in FIGS. 2A and 2B.
  • resistors R1 and R2 for generating the feedback signal mon3 are connected in parallel with the smoothing capacitor C1.
  • the resistor R for generating the feedback signal mon3 is connected in series with the LED. That is, this PFC unit is a constant current control circuit.
  • the DC / DC unit can be omitted and the LED can be directly connected to the PFC unit. Therefore, the circuit can be reduced in size.
  • the PFC unit is an insulating flyback converter, similarly to the power supply circuit PWR in FIG.
  • resistors R1 and R2 for generating the feedback signal mon3 are connected in parallel with the smoothing capacitor C1.
  • the resistor R for generating the feedback signal mon3 is connected in series with the LED. That is, this PFC unit is a constant current control circuit.
  • the DC / DC unit can be omitted and the LED can be directly connected to the PFC unit. Therefore, the circuit can be reduced in size.
  • FIG. 6 is a block diagram of the PFC signal generation unit PSG according to the first embodiment.
  • the PFC signal generation unit PSG includes an up counter 101, a cycle upper limit comparator 104, a cycle lower limit comparator 201, a counter clear control circuit 202, a pulse width comparator 107, an OR gate 108, a first control pulse.
  • An output circuit 109, a count value capture circuit 110, a shift circuit 111, a phase comparator 112, an output timing correction circuit 113, a down counter 116, a second control pulse output circuit 117, and an interrupt signal output circuit 118 are provided.
  • the up counter 101 counts up the input clock signal clk.
  • the up counter 101 clears the count value at the timing when the zero current detection signal cd1 of the current I1 flowing through the inductor L1 is input, and newly starts counting from zero.
  • the zero current detection signal cd1 is generated by the monitor unit MON in FIG.
  • the period upper limit comparator 104 is a digital comparator, and more specifically a coincidence circuit.
  • the cycle upper limit comparator 104 outputs a clear signal clr when the count value cnt1 of the up counter 101 matches the cycle upper limit set value.
  • the clear signal clr is input to the up counter 101, the count value of the up counter 101 is cleared. That is, if the zero current detection signal cd1 of the current I1 is not input before the count value of the up counter 101 reaches the set cycle upper limit set value, the count value of the up counter 101 is forcibly cleared.
  • the clear signal clr is output exceptionally, and is indicated by a dotted line in FIG.
  • the cycle upper limit set value is an upper limit value of the cycle that the PFC control pulse signal pfc1 can take, and is set by the computation core PE.
  • the period of the PFC control pulse signal pfc1 is, in principle, an interval at which the zero current detection signal cd1 of the current I1 is input, and is not necessarily constant.
  • the cycle upper limit set value is an auxiliary value used when the zero current detection signal cd1 of the current I1 is not input due to system startup or trouble.
  • the period lower limit comparator 201 is a digital comparator, and more specifically a coincidence circuit.
  • the cycle lower limit comparator 201 outputs a match signal cs2 when the count value cnt1 of the up counter 101 matches the cycle lower limit set value.
  • the coincidence signal cs2 is input to the counter clear control circuit 202.
  • the counter clear control circuit 202 determines the timing when the zero current detection signal cd1 of the current I1 is input based on the coincidence signal cs2 output from the cycle lower limit comparator 201, and outputs the clear signals cd1a and cd1b at appropriate timing. To do. Specifically, when the zero current detection signal cd1 of the current I1 is input at a timing equal to or lower than the cycle lower limit set value, the process waits until the cycle lower limit set value and clears the count value of the up counter 101. On the other hand, when the zero current detection signal cd1 of the current I1 is input at a timing exceeding the cycle lower limit set value, the count value of the up counter 101 is cleared at the timing as usual. Details of the configuration and operation of the counter clear control circuit 202 will be described later.
  • the pulse width comparator 107 is a digital comparator, and more specifically a coincidence circuit.
  • the pulse width comparator 107 outputs a reset signal rst1 when the count value cnt1 of the up counter 101 matches the pulse width setting value of the PFC control pulse signal pfc1.
  • the pulse width setting value is calculated by the calculation core PE based on the duty ratio determined based on the feedback signal mon3 fed back from the PFC unit and the period of the PFC control pulse signal pfc1.
  • the period is an interval at which the zero current detection signal cd1 of the current I1 is generated.
  • the pulse width setting value is updated as needed by PFC control. For example, it is updated when the count value of the up counter 101 is cleared.
  • the OR gate 108 receives the clear signals cd1a and cd1b output from the counter clear control circuit 202 and the clear signal clr output from the period upper limit comparator 104.
  • the OR gate 108 outputs a set signal set1.
  • the set signal set1 is a clear signal for clearing the count value of the up counter 101.
  • the first control pulse output circuit 109 generates and outputs a PFC control pulse signal pfc1 based on the set signal set1 and the reset signal rst1.
  • the PFC control pulse signal pfc1 is set from the inactive level to the active level at the timing when the set signal set1 is input.
  • the active level is reset to the inactive level. That is, the PFC control pulse signal pfc1 is at the active level from the timing when the set signal set1 is input to the timing when the reset signal rst1 is input.
  • the PFC control pulse signal pfc1 when the PFC control pulse signal pfc1 is input to the NMOS transistor, the PFC control pulse signal pfc1 becomes H (High) during this active level period.
  • the PFC control pulse signal pfc1 when the PFC control pulse signal pfc1 is input to the PMOS transistor (not shown), the PFC control pulse signal pfc1 becomes L (Low) during this active level period.
  • the count value capture circuit 110 captures the count value cnt1 of the up counter 101 at the timing when the zero current detection signal cd1 of the current I1 is input. That is, the count value cnt1 of the up counter 101 at the time of clearing, that is, the period value T of the “previous period” (hereinafter, T is the maximum count value of the “previous period”) is captured.
  • the shift circuit 111 shifts the period value T captured by the count value capture circuit 110 by 1 bit to generate a 1 ⁇ 2 period value T / 2 that is a target phase difference.
  • the phase comparator 112 is a digital comparator, and in detail is a coincidence circuit.
  • the phase comparator 112 outputs a coincidence signal cs1 when the count value cnt1 of the up counter 101 coincides with the 1 ⁇ 2 period value T / 2 generated by the shift circuit 111.
  • the output timing correction circuit 113 determines the timing when the zero current detection signal cd2 of the current I2 is input based on the set signal set1 and the coincidence signal cs1 output from the phase comparator 112, and sets the set signal at an appropriate timing. set2 is output. Details of the configuration and operation of the output timing correction circuit 113 will be described later.
  • the down counter 116 starts counting down from the pulse width setting value of the PFC control pulse signal pfc2 at the timing when the set signal set2 is input.
  • the down counter 116 counts down according to the clock signal clk, stops when the count value reaches 1 and outputs a reset signal rst2.
  • a desired pulse width is obtained by outputting the reset signal rst2 when the count value reaches 1 instead of 0.
  • the pulse width setting value is based on the duty ratio determined based on the feedback signal mon3 fed back from the PFC unit and the cycle of the PFC control pulse signal pfc1. It is calculated by the calculation core PE. That is, since the pulse width setting values of the PFC control pulse signals pfc1 and pfc2 are both generated from the same signal, they are approximately the same value. However, they need not be the same value.
  • This pulse width setting value is updated as needed by PFC control. For example, it is updated at the timing when the count value of the up counter 101 is cleared.
  • the second control pulse output circuit 117 generates and outputs a PFC control pulse signal pfc2 based on the set signal set2 and the reset signal rst2.
  • the PFC control pulse signal pfc2 is set from the inactive level to the active level at the timing when the set signal set2 is input.
  • the active level is reset to the inactive level. That is, the PFC control pulse signal pfc2 is at the active level from the timing when the set signal set2 is input until the timing when the reset signal rst2 is input.
  • the interrupt signal output circuit 118 generates and outputs an interrupt signal int every time the count value cnt1 of the up counter 101 is cleared.
  • the computation core PE updates the pulse width setting values of the PFC control pulse signals pfc1 and pfc2 every time this interrupt signal int is received.
  • FIG. 7 is a timing chart for explaining a method of generating the PFC control pulse signal pfc1.
  • a set signal set1, a reset signal rst1, a count value cnt1 of the up counter 101, and a PFC control pulse signal pfc1 are shown.
  • the set signal set1 is in principle the zero current detection signal cd1 of the current I1. That is, as shown in FIG. 7, at the timing when the zero current detection signal cd1 of the current I1 is generated, the count value cnt1 of the up counter 101 is cleared and the PFC control pulse signal pfc1 is switched from the inactive level to the active level. Change.
  • the pulse width setting value and the cycle upper limit setting value of the PFC control pulse signal pfc1 are values between 0000H and FFFFH.
  • the relation of pulse width setting value ⁇ period upper limit setting value + 1 is established.
  • FIG. 8 is a circuit diagram showing an example of a specific circuit configuration of the counter clear control circuit 202.
  • the counter clear control circuit 202 includes holding circuits HC11 and HC12, AND gates A11 to A13, and a D flip-flop DF11.
  • each holding circuit HC11, HC12 is composed of a D flip-flop.
  • the SR in the previous stage indicates a set input and a reset input for the data input of the D flip-flop.
  • a clock signal clk is input to the clock input of each D flip-flop.
  • the coincidence signal cs2 output from the cycle lower limit comparator 201 is input to the set input S of the holding circuit HC11, and the set signal set1 is input to the reset input R.
  • the output signal of the holding circuit HC11 is a period signal hs11 indicating a period exceeding the cycle lower limit set value.
  • An inverted signal of the period signal hs11 is input to one input of the AND gate A11.
  • the zero current detection signal cd1 of the current I1 is input to the other input of the AND gate A11.
  • the output signal of the AND gate A11 is a detection signal s1 that is generated when the zero current detection signal cd1 of the current I1 is input below the cycle lower limit set value.
  • This detection signal s1 is input to the set input S of the holding circuit HC12.
  • the coincidence signal cs2 is input to the reset input R of the holding circuit HC12.
  • the output signal of the holding circuit HC12 is a holding signal hs12 for holding up to the cycle lower limit set value when the zero current detection signal cd1 of the current I1 is input.
  • the holding signal hs12 is input to one input of the AND gate A12.
  • the coincidence signal cs2 is input to the other input of the AND gate A12.
  • the output signal of the AND gate A12 is a clear signal cd1b that constitutes one of the set signals set1.
  • the period signal hs11 output from the holding circuit HC11 is input to one input of the AND gate A13.
  • the zero current detection signal cd1 of the current I1 is input to the other input of the AND gate A13.
  • the output signal of the AND gate A13 is a clear signal cd1a that constitutes one of the set signals set1.
  • the D flip-flop DF11 captures this and outputs an error flag ef2.
  • FIG. 9 is a timing chart for explaining the operation of the counter clear control circuit 202.
  • the zero current detection signal cd1 of the current I1, the coincidence signal cs2, the period signal hs11, the set signal set1, the count value cnt1 of the up counter 101, the coincidence signal cs2, the detection signal s1, the holding signal hs12, and the clear signal cd1a, clear signal cd1b, set signal set1, PFC control pulse signal pfc1, and error flag ef2 are shown.
  • the zero current detection signal cd1 of the current I1 is input after exceeding the cycle lower limit set value. Therefore, as usual, the clear signal cd1a is output at the timing.
  • the zero current detection signal cd1 of the current I1 is input below the cycle lower limit set value. Therefore, the zero current detection signal cd1 of the current I1 is input while the period signal hs11 indicating the period exceeding the cycle lower limit set value remains L. At that timing, the detection signal s1 is generated, and the hold signal hs12 is changed from L to H and held. Then, at the timing when the coincidence signal cs2 indicating the passage of the cycle lower limit set value is input, the holding signal hs12 is changed from H to L, and the clear signal cd1b is output.
  • the cycle lower limit set value and guaranteeing the cycle lower limit of the PFC control pulse signal pfc1 it is possible to generate a PFC control pulse signal that further improves the power factor improvement by the PFC circuit.
  • FIG. 10 is a timing chart for explaining a method of generating the PFC control pulse signal pfc2.
  • the set signal set2 (zero current detection signal cd2 of current I2) is 1/2 cycle value T / 2 from the generation timing of the set signal set1 (zero current detection signal cd1 of current I1). It occurs at the timing deviated.
  • the pulse width setting value and the cycle upper limit setting value of the PFC control pulse signal pfc1 are values between 0000H and FFFFH.
  • the relation of pulse width setting value ⁇ period upper limit setting value + 1 is established.
  • the zero current detection signal cd1 of the current I1, that is, the set signal set1 is generated.
  • the count value cnt1 of the up counter 101 is cleared.
  • a zero current detection signal cd2 of current I2 is generated.
  • the set signal set2 is generated simultaneously with the zero current detection signal cd2 of the current I2. Therefore, at this timing, the PFC control pulse signal pfc2 is switched from the inactive level to the active level.
  • the reset signal rst2 is generated.
  • the PFC control pulse signal pfc2 is switched from the active level to the inactive level.
  • the zero current detection signal cd1 of the current I1 that is, the set signal set1 is generated again.
  • the count value cnt1 of the up counter 101 is cleared.
  • the cycle starting from time t1 ends.
  • the interval of the zero current detection signal cd1 of the adjacent current I1 is a cycle. This period value is b.
  • a zero current detection signal cd2 of current I2 is generated.
  • the set signal set2 is generated simultaneously with the zero current detection signal cd2 of the current I2. Therefore, at this timing, the PFC control pulse signal pfc2 is switched from the inactive level to the active level.
  • the reset signal rst2 is generated.
  • the PFC control pulse signal pfc2 is switched from the active level to the inactive level.
  • the zero current detection signal cd1 of the current I1 that is, the set signal set1 is generated again.
  • the count value cnt1 of the up counter 101 is cleared.
  • the cycle started from time t4 ends.
  • This period value is c.
  • the PFC control pulse signal pfc2 as shown in FIG. 10 is generated.
  • the zero current detection signal cd2 of the current I2 does not necessarily occur at a timing that is shifted from the generation timing of the zero current detection signal cd1 of the current I1 by a half cycle value T / 2. Therefore, in order to balance high efficiency by detecting zero current of the current I2 and high efficiency by setting the phase difference between the PFC control pulse signals pfc1 and pfc2 to ⁇ , the PFC signal generation unit PSG according to the present embodiment is used. Then, an output timing correction circuit 113 is provided.
  • the output timing correction circuit 113 corrects the output timing of the set signal set2 according to the generation timing of the zero current detection signal cd2 of the current I2 with respect to the generation timing of the zero current detection signal cd1 of the current I1.
  • the output of the set signal set2 switches the PFC control pulse signal pfc2 from the inactive level to the active level.
  • FIG. 11 is a flowchart showing a processing flow of the output timing correction circuit 113.
  • the output timing correction circuit 113 generates the zero current detection signal cd2 of the current I2 until the time of 1/2 cycle value T / 2 (T is the cycle value of the previous cycle) elapses from the start in each cycle. It is determined whether or not (step ST1).
  • the output timing correction circuit 113 waits until the 1/2 cycle value T / 2.
  • the set signal set2 is output (step ST2).
  • T / 2 is most preferable as the target phase difference, but it may be 3 / 8T to 5 / 8T. 7 / 16T to 9 / 16T is more preferable from the viewpoint of improving efficiency.
  • step ST1 when the zero current detection signal cd2 of the current I2 is not generated during the period from the start until the time of the 1/2 cycle value T / 2 has elapsed (NO in step ST1), the predetermined value from the 1/2 cycle value T / 2 is determined. It is determined whether or not the zero current detection signal cd2 of the current I2 is generated within the allowable period (step ST3).
  • step ST3 When the zero current detection signal cd2 of the current I2 is generated within the allowable period (step ST3 YES), the output timing correction circuit 113 outputs the set signal set2 at the timing when the zero current detection signal cd2 of the current I2 is generated. (Step ST4).
  • the PFC control pulse signal pfc2 is switched from the inactive level to the active level.
  • the width of the allowable period is preferably T / 64 to T / 8. If the width of the allowable period is less than T / 64, the frequency of error occurrence increases, which is not preferable for system operation. On the other hand, if the allowable period exceeds T / 8, it does not contribute to power factor improvement in the PFC circuit.
  • step ST5 when the zero current detection signal cd2 of the current I2 does not occur within the allowable period (step ST3 NO), the output timing correction circuit 113 determines that an error has occurred (step ST5). Then, the output timing correction circuit 113 does not output the set signal set2 in the cycle, but forcibly outputs the set signal set2 at the timing when the time of the 1/2 cycle value T / 2 has elapsed from the start of the next cycle ( Step ST6).
  • the above processing is repeatedly executed every cycle.
  • FIGS. 12 to 14 are timing charts for explaining a method of generating the PFC control pulse signal pfc2, as in FIG. 12 to 14, in order from the top of the figure, the set signal set1, the zero current detection signal cd2 of the current I2, the set signal set2, the count value cnt1 of the up counter 101, the count value cnt2 of the down counter 116, and the reset signal rst2 , PFC control pulse signal pfc1 and PFC control pulse signal pfc2 are shown. In FIG. 14, an error flag ef1 is also shown at the bottom.
  • FIG. 12 will be described.
  • the first cycle starting from time t1 is the ideal state.
  • the zero current detection signal cd2 of the current I2 is generated between the start and the half cycle value T / 2.
  • the output timing correction circuit 113 does not output the set signal set2 at the generation timing of the zero current detection signal cd2, but outputs the set signal set2 after waiting until time t5.
  • the PFC control pulse signal pfc2 is switched from the inactive level to the active level.
  • the down counter 116 starts counting down from the pulse width setting value of the PFC control pulse signal pfc2.
  • the reset signal rst2 is generated.
  • the PFC control pulse signal pfc2 is switched from the active level to the inactive level.
  • the zero current detection signal cd1 of the current I1, that is, the set signal set1 is generated again.
  • the count value cnt1 of the up counter 101 is cleared.
  • the cycle started from time t4 ends.
  • the first cycle starting from time t1 is the ideal state.
  • the zero current detection signal cd2 of the current I2 is generated during the allowable period TR from the 1/2 cycle value T / 2.
  • the zero current detection signal cd2 of the current I2 is generated.
  • the output timing correction circuit 113 outputs the set signal set2 at time t5, which is the generation timing of the zero current detection signal cd2.
  • the PFC control pulse signal pfc2 is switched from the inactive level to the active level.
  • the down counter 116 starts counting down from the pulse width setting value of the PFC control pulse signal pfc2.
  • the reset signal rst2 is generated.
  • the PFC control pulse signal pfc2 is switched from the active level to the inactive level.
  • the zero current detection signal cd1 of the current I1, that is, the set signal set1 is generated again.
  • the count value cnt1 of the up counter 101 is cleared.
  • the cycle started from time t4 ends.
  • the output timing correction circuit 113 outputs the set signal set2 at time t8, which is the generation timing of the zero current detection signal cd2.
  • the first cycle starting from time t1 is the ideal state.
  • the zero current detection signal cd2 of the current I2 is generated after the allowable period TR from the time T / 2 is exceeded.
  • the output timing correction circuit 113 does not output the set signal set2 in the cycle, and forcibly outputs the set signal set2 in the 1/2 cycle value T / 2 from the start of the next cycle. become.
  • the error flag ef1 is switched from L to H at a timing exceeding the allowable period TR.
  • the zero current detection signal cd1 of the current I1, that is, the set signal set1 is generated again.
  • the count value cnt1 of the up counter 101 is cleared.
  • the cycle started from time t4 ends.
  • the PFC signal generation unit PSG sets the PFC control pulse signal that further improves the power factor improvement by the PFC circuit by setting the cycle lower limit set value and guaranteeing the cycle lower limit of the PFC control pulse signal pfc1. Can be generated.
  • the output timing correction circuit 113 receives the zero current detection signal cd2 of the current I2 based on the set signal set1 for setting the PFC control pulse signal pfc1 to the active level and the coincidence signal cs1 output from the phase comparator 112. The set timing is determined, and the set signal set2 for setting the PFC control pulse signal pfc2 to the active level is output at an appropriate timing.

Landscapes

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Abstract

　第１のスイッチＮＭ１に接続された第１のインダクタＬ１と、第２のスイッチＮＭ２に接続された第２のインダクタＬ２と、を有するＰＦＣ回路を制御するＰＦＣ信号を生成するＰＦＣ信号生成回路。第１のインダクタＬ１のゼロ電流が検出される第１のタイミングに基づいて、カウント値がクリアされるカウンタ１０１と、第１のタイミングが、周期下限値を下回る場合、当該周期下限値まで待機してからカウンタ値をクリアするカウンタクリア制御回路２０２と、カウント値がクリアされるタイミングで、第１のスイッチＮＭ１をオンにする第１のＰＦＣ信号を出力する第１の制御信号出力部１０９と、第２のインダクタＬ２のゼロ電流が検出される第２のタイミングに基づいて、第２のスイッチＮＭ２をオンにする第２のＰＦＣ信号を出力する第２の制御信号出力部１１７と、を備える。これにより、ＰＦＣ回路による力率改善を向上させることができる。

Description

ＰＦＣ信号生成回路、それを用いたＰＦＣ制御システム、及びＰＦＣ制御方法
　本発明は、ＰＦＣ信号生成回路、それを用いたＰＦＣ制御システム、及びＰＦＣ制御方法に関する。
　近年、電子機器の小型化、低消費電力化等の要請から、周期的にオンオフを繰り返すスイッチング回路を用いた電源いわゆるスイッチング電源が多用されている。スイッチング電源では、例えば入力パルス信号のデューティ比を調整するＰＷＭ（Pulse Width Modulation）制御を用いることにより、電子機器の動作状態に応じて出力電圧を調整することができる。
　加えて、変換効率の向上によるさらなる低消費電力化が要求されるようになってきた。例えば、国際エネルギースタープログラム（Energy Star）では、７５Ｗ以上の電子機器に対して力率改善（ＰＦＣ：Power Factor Correction）が必要となる。ＰＦＣ制御には、シングル方式とインターリーブ方式とがある。インターリーブ方式では、位相差π（１８０°）の２つのＰＦＣ制御パルス信号により相補的にスイッチング動作を行なう。これにより、位相差πの２つのコイル電流が生成される。そのため、インターリーブ方式では、シングル方式に比べ２倍の電力が得られる。さらに、出力電流のリップルが小さいため、これを低減するためのコンデンサの容量を小さくすることができる。
　特許文献１には、臨界モードインターリーブ方式のＰＦＣ制御を採用したスイッチング電源が開示されている。特許文献１には、１つのコイル電流におけるゼロ電流のみを検出し、自動的に位相差πのＰＦＣ制御パルス信号を生成する手法と、２つのコイル電流におけるゼロ電流をそれぞれ検出し、２つのＰＦＣ制御パルス信号を生成する手法が開示されている。後者の場合、双方のコイル電流について臨界モードを保証することができるため、効率が向上する。
　なお、特許文献２には、プログラムの実行に伴って、計数される一定時間内にクリア信号が入力されることを検出してコンピュータにリセット信号を出力し異常を報知するウォッチドッグタイマが開示されている。このウォッチドッグタイマは、前記一定時間の終了時に対し設定時間前のみ前記クリア信号の入力を許可する信号制御手段を備えている。
国際公開第２００８／０３２７６９号 特開平１－２９３４４９号公報
　発明者は以下の課題を見出した。
　特許文献１において、コイル電流におけるゼロ電流を検出する場合、ノイズなどが原因で、ＰＦＣ制御パルス信号の周期が小さくなり過ぎるおそれがあった。そして、このような異常なＰＦＣ制御パルス信号により、電力ロスが増大し、力率が低下するおそれがあった。
　本発明に係るＰＦＣ信号生成回路は、第１のスイッチに接続された第１のインダクタと、第２のスイッチに接続された第２のインダクタと、を有するＰＦＣ回路を制御するＰＦＣ信号を生成するＰＦＣ信号生成回路である。第１のインダクタのゼロ電流が検出される第１のタイミングに基づいて、カウント値がクリアされるカウンタと、第１のタイミングが、周期下限値を下回る場合、当該周期下限値まで待機してからカウント値をクリアするカウンタクリア制御回路と、カウント値がクリアされるタイミングで、第１のスイッチをオンにする第１のＰＦＣ信号を出力する第１の制御信号出力部と、第２のインダクタのゼロ電流が検出される第２のタイミングに基づいて、第２のスイッチをオンにする第２のＰＦＣ信号を出力する第２の制御信号出力部と、を備える。
　本発明に係るＰＦＣ制御システムは、交流電源に接続されたＰＦＣ回路と、ＰＦＣ回路を制御するＰＦＣ信号を生成するＰＦＣ信号生成回路と、を備えたＰＦＣ制御システムである。ＰＦＣ回路は、第１のスイッチに接続された第１のインダクタと、第２のスイッチに接続された第２のインダクタと、を備える。ＰＦＣ信号生成回路は、第１のインダクタのゼロ電流が検出される第１のタイミングに基づいて、カウント値がクリアされるカウンタと、第１のタイミングが、周期下限値を下回る場合、当該周期下限値まで待機してからカウンタ値をクリアするカウンタクリア制御回路と、カウント値がクリアされるタイミングで、第１のスイッチをオンにする第１のＰＦＣ信号を出力する第１の制御信号出力部と、第２のインダクタのゼロ電流が検出される第２のタイミングに基づいて、第２のスイッチをオンにする第２のＰＦＣ信号を出力する第２の制御信号出力部と、を備える。
　本発明に係るＰＦＣ制御方法は、第１のスイッチに接続された第１のインダクタと、第２のスイッチに接続された第２のインダクタと、を有するＰＦＣ回路を制御するＰＦＣ制御方法である。第１のインダクタのゼロ電流が検出される第１のタイミングに基づいて、カウンタのカウント値をクリアし、カウント値がクリアされるタイミングで、第１のスイッチをオンにし、第２のインダクタのゼロ電流が検出される第２のタイミングに基づいて、第２のスイッチをオンにし、カウンタのカウント値をクリアする際、第１のタイミングが、周期下限値を下回る場合、当該周期下限値まで待機してからカウンタ値をクリアする。
　本発明では、前記カウンタのカウント値をクリアする際、第１のインダクタのゼロ電流が検出されるタイミングが、周期下限値を下回る場合、当該周期下限値まで待機してから前記カウンタ値をクリアする。これにより、基準となる第１のＰＦＣ信号の周期下限値が保証される。そのため、ＰＦＣ回路による力率改善をより向上させることができる。
　本発明によれば、ＰＦＣ回路による力率改善をより向上させるＰＦＣ制御パルス信号を生成することができる。
本実施の形態に係るＰＷＭ信号生成ユニットが適用されるプロセッサシステムＭＣＵの概略図である。 ＬＥＤを駆動する電源回路の回路図である。 ＬＥＤを駆動する電源回路の回路図である。 ＤＣ／ＤＣユニットの他の構成例を示す回路図である。 ＤＣ／ＤＣユニットの他の構成例を示す回路図である。 ＰＦＣユニットの他の構成例を示す回路図である。 ＬＥＤを駆動する電源回路の他の構成例を示す回路図である。 ＬＥＤを駆動する電源回路の他の構成例を示す回路図である。 実施の形態１に係るＰＦＣ信号生成ユニットＰＳＧのブロック図である。 ＰＦＣ制御パルス信号ｐｆｃ１の生成方法を説明するためのタイミングチャートである。 カウンタクリア制御回路２０２の具体的な回路構成の一例を示す回路図である。 カウンタクリア制御回路２０２の動作を説明するためのタイミングチャートである。 ＰＦＣ制御パルス信号ｐｆｃ２の生成方法を説明するためのタイミングチャートである。 出力タイミング補正回路１１３の処理フローを示すフローチャートである。 ＰＦＣ制御パルス信号ｐｆｃ２の生成方法を説明するためのタイミングチャートである。 ＰＦＣ制御パルス信号ｐｆｃ２の生成方法を説明するためのタイミングチャートである。 ＰＦＣ制御パルス信号ｐｆｃ２の生成方法を説明するためのタイミングチャートである。
　以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。ただし、本発明が以下の実施の形態に限定される訳ではない。また、説明を明確にするため、以下の記載及び図面は、適宜、簡略化されている。
（実施の形態１）
　まず、本実施の形態に係るＰＦＣ信号生成ユニットが適用されるプロセッサシステムの概要について説明する。なお、本実施の形態に係るＰＦＣ信号生成ユニットは、以下で説明するプロセッサシステムに適用されるものではあるが、説明するプロセッサシステムは一例であり、他のプロセッサシステムに本発明を適用することも可能である。
　図１は、本実施の形態に係るＰＷＭ信号生成ユニットが適用されるプロセッサシステムＭＣＵの概略図である。図１に示すように、このプロセッサシステムＭＣＵは、メモリＭＥＭ、演算コアＰＥ、クロック生成ユニットＣＧ、ＰＷＭ信号生成ユニットＰＷＭ、ＰＦＣ信号生成ユニットＰＳＧ、モニタユニットＭＯＮ、ＩＯユニットＩＯＵ、周辺回路ＰＥＲＩを有する。
　図１には、プロセッサシステムＭＣＵにより制御される制御対象回路ＰＷＲも示した。この制御対象回路ＰＷＲは、例えば、電源回路である。この電源回路は、ＰＦＣ信号生成ユニットＰＳＧにより生成されるＰＦＣ制御パルス信号ｐｆｃに基づき、交流電源電圧から直流電源電圧を高効率に生成する（ＡＣ／ＤＣ変換）。さらに、ＰＷＭ信号生成ユニットＰＷＭにより生成されるＰＷＭ制御パルス信号ｐｗｍに基づき、その直流電源電圧を昇圧もしくは降圧した直流電源電圧を生成し（ＤＣ／ＤＣ変換）、他の回路に供給する。
　メモリＭＥＭは、プロセッサシステムＭＣＵにより用いられるプログラム及びプロセッサシステムＭＣＵを動作させるために用いられる設定値等が格納される。
　演算コアＰＥは、メモリＭＥＭに格納されたプログラム又は外部から読み込んだプログラムに基づくプロセッサシステムＭＣＵに求められる具体的な処理を行う。一般的には、ＣＰＵ（Central Processing Unit）である。
　クロック生成ユニットＣＧは、プロセッサシステムＭＣＵ内の各回路ブロックで利用されるクロック信号を生成する。また、クロック生成ユニットＣＧで生成されたクロック信号は、外部に出力されてもよい。
　なお、プロセッサシステムＭＣＵ内で利用されるクロック信号は、外部の回路から供給することも可能である。
　ＰＷＭ信号生成ユニットＰＷＭは、制御対象回路ＰＷＲをＰＷＭ制御するためのパルス信号であるＰＷＭ制御パルス信号ｐｗｍを生成する。このＰＷＭ信号生成ユニットＰＷＭは、例えば、プロセッサシステムＭＣＵのタイマ機能を利用することにより実現することができる。
　ＰＦＣ信号生成ユニットＰＳＧは、制御対象回路ＰＷＲをＰＦＣ制御するためのパルス信号であるＰＦＣ制御パルス信号ｐｆｃを生成する。このＰＦＣ信号生成ユニットＰＳＧは、ＰＷＭ信号生成ユニットＰＷＭと同様に、例えば、プロセッサシステムＭＣＵのタイマ機能を利用することにより実現することができる。
　モニタユニットＭＯＮは、ＰＷＭ制御パルス信号ｐｗｍやＰＦＣ制御パルス信号ｐｆｃを生成するための制御対象回路ＰＷＲからのフィードバック信号ｍｏｎをモニタする。そして、モニタユニットＭＯＮは、アナログ信号であるフィードバック信号ｍｏｎをデジタル信号に変換し、例えば演算コアＰＥに伝達する。図１の例では、外部に設けられた制御対象回路ＰＷＲから出力されるフィードバック信号ｍｏｎをモニタし、当該フィードバック信号ｍｏｎに応じたデジタル値をプロセッサシステムＭＣＵに取り込む。このモニタユニットＭＯＮは、アナログデジタル変換器（ＡＤＣ：Analog to Digital Converter）、コンパレータ回路等のアナログ値をデジタル値に変換可能な回路により構成することができる。
　ＩＯユニットＩＯＵは、外部に設けられた回路との間で通信を行い、プロセッサシステムＭＣＵに対する制御信号等の受信、あるいは、プロセッサシステムＭＣＵの処理結果の送信等を行う。ＩＯユニットＩＯＵの具体的な例としては、ＳＰＩユニット、ＵＡＲＴユニット等が考えられる。なお、ＳＰＩユニットは、３線又は４線のシリアル通信であるＳＰＩ（System Packet Interface）規格の通信を行う。また、ＵＡＲＴ（Universal Asynchronous Receiver Transmitter）ユニットは、調歩同期方式によるシリアル信号をパラレル信号に変換し、また、その逆方向の変換を行う。
　周辺回路ＰＥＲＩは、上述した回路ブロック以外の回路であって、演算コアＰＥにより利用される回路ブロックを含む。周辺回路ＰＥＲＩとしては、例えば、タイマユニット、ウォッチドッグタイマユニット、ＤＭＡ（Direct Memory Access）ユニット、低電圧検出ユニット、パワーオンリセット（ＰＯＲ）ユニット等が考えられる。
　なお、本発明が適用されるプロセッサシステムＭＣＵでは、演算コアＰＥ、メモリＭＥＭ、ＰＷＭ信号生成ユニットＰＷＭ、ＰＦＣ信号生成ユニットＰＳＧ、モニタユニットＭＯＮ、ＩＯユニットＩＯＵ、周辺回路ＰＥＲＩがバスにより相互により接続される構成となっている。また、図示してはいないが、プロセッサシステムＭＣＵには、他の回路から電源が供給される。
　ここまでに説明したプロセッサシステムＭＣＵは、本発明が適用されるプロセッサシステムの一例を示したものであり、例えば、メモリＭＥＭに格納するプログラム及びデータはシステムの仕様により適宜変更可能である。また、回路ブロック間の接続は、例えば、複数のバスを介して接続される構成であっても良く、バスを介さずに演算コアＰＥと、他の回路ブロックと、が直接接続される構成であってもよい。
　プロセッサシステムＭＣＵは、ＰＷＭ制御パルス信号ｐｗｍ及びＰＦＣ制御パルス信号ｐｆｃを生成し、制御対象回路ＰＷＲに与える。そして、プロセッサシステムＭＣＵは、このＰＷＭ制御パルス信号ｐｗｍ及びＰＦＣ制御パルス信号ｐｆｃのデューティやＰＷＭ制御パルス信号ｐｗｍの生成タイミング等を制御対象回路ＰＷＲからのフィードバック信号ｍｏｎや他の回路から入力される制御信号等により制御する。
　そこで、プロセッサシステムＭＣＵが生成するＰＷＭ制御パルス信号ｐｗｍ及びＰＦＣ制御パルス信号ｐｆｃの利用形態を明確にするために、制御対象回路ＰＷＲの一例である電源回路について説明する。以下で説明する電源回路は、負荷回路としてＬＥＤ（Light Emitting Diode）を駆動するが、負荷回路は、ＬＥＤに限らず、一般的な回路であってもよい。
　図２Ａ、２ＢにＬＥＤを駆動する電源回路の例を示す。なお、図２Ａ、２Ｂでは、電源回路にＰＷＲの符号を付す。また、図２Ａ、２Ｂで示す電源回路ＰＷＲでは、スイッチング動作を行う出力トランジスタにＮＭＯＳトランジスタを用いるが、この出力トランジスタは、ＰＭＯＳトランジスタで構成することもでき、また、ＰＮＰトランジスタあるいはＮＰＮトランジスタで構成することもできる。
　図２Ａ、２Ｂに示す電源回路ＰＷＲは、いずれも交流電源ＡＰ、全波整流回路ＦＷＲ、ＰＦＣユニット、ＤＣ／ＤＣユニットを備えている。図２Ａ、２Ｂにおいて、交流電源ＡＰ、全波整流回路ＦＷＲ、及びＰＦＣユニットは共通である。
　まず、全波整流回路ＦＷＲは、交流電源ＡＰから直流電圧Ｖ１を生成する。全波整流回路ＦＷＲは、４つのダイオードを備えたブリッジ回路である。全波整流回路ＦＷＲにおいて、交流電源ＡＰがアノードに接続された２つのダイオードのそれぞれのカソードには、全波整流回路ＦＷＲの出力に共通接続されている。一方、交流電源ＡＰがカソードに接続された２つのダイオードのそれぞれのアノードは、共通に接地されている。
　次に、ＰＦＣユニットについて説明する。図２ＡのＰＦＣユニットは、非絶縁型昇圧コンバータである。このＰＦＣユニットは、インダクタＬ１、Ｌ２、Ｌｍ１、Ｌｍ２、ダイオードＤ１、Ｄ２、ＮＭＯＳトランジスタＮＭ１、ＮＭ２、平滑コンデンサＣ１、抵抗Ｒ１、Ｒ２を備えている。ＰＦＣユニットは、インターリーブ方式のＰＦＣ回路であり、位相差がおよそπ（１８０°）の２つのＰＦＣ制御パルス信号ｐｆｃ１、ｐｆｃ２により、ＮＭＯＳトランジスタＮＭ１、ＮＭ２を相補的にスイッチング動作させる。ＰＦＣユニットは、直流電圧Ｖ１から直流電圧Ｖ２を生成する。
　インダクタＬ１、Ｌ２のそれぞれの一端は、全波整流回路ＦＷＲの出力に共通に接続され、電圧Ｖ１が与えられている。インダクタＬ１の他端には、ダイオードＤ１のアノードが接続されている。インダクタＬ２の他端には、ダイオードＤ２のアノードが接続されている。ダイオードＤ１、Ｄ２のそれぞれのカソードには、平滑コンデンサＣ１の一端が共通接続されている。つまり、直列接続されたインダクタＬ１及びダイオードＤ１と、直列接続されたインダクタＬ２及びダイオードＤ２とが、並列接続されている。平滑コンデンサＣ１の他端は、接地されている。
　直列接続されたインダクタＬ１及びダイオードＤ１の間のノードには、ＮＭＯＳトランジスタＮＭ１のドレインが接続されている。ＮＭＯＳトランジスタＮＭ１のソースは接地されている。そして、ＮＭＯＳトランジスタＮＭ１のゲートにはＰＦＣ制御パルス信号ｐｆｃ１が入力される。ＮＭＯＳトランジスタＮＭ１は、ＰＦＣ制御パルス信号ｐｆｃ１の電圧レベルに応じてスイッチング動作を行う。ＮＭＯＳトランジスタＮＭ１がオンの期間にインダクタＬ１にエネルギが蓄積され、ＮＭＯＳトランジスタＮＭ１がオフの期間にインダクタＬ１に蓄積されたエネルギにより、ダイオードＤ１を介して平滑コンデンサＣ１が充電される。
　直列接続されたインダクタＬ２及びダイオードＤ２の間のノードには、ＮＭＯＳトランジスタＮＭ２のドレインが接続されている。ＮＭＯＳトランジスタＮＭ２のソースは接地されている。そして、ＮＭＯＳトランジスタＮＭ２のゲートにはＰＦＣ制御パルス信号ｐｆｃ２が入力される。ＮＭＯＳトランジスタＮＭ２は、ＰＦＣ制御パルス信号ｐｆｃ２の電圧レベルに応じてスイッチング動作を行う。ＮＭＯＳトランジスタＮＭ２がオンの期間にインダクタＬ２にエネルギが蓄積され、ＮＭＯＳトランジスタＮＭ２がオフの期間にインダクタＬ２に蓄積されたエネルギにより、ダイオードＤ２を介して平滑コンデンサＣ１が充電される。平滑コンデンサＣ１に充電された電荷に応じた出力電圧Ｖ２が出力される。
　ここで、インダクタＬ１を流れる電流Ｉ１に応じたフィードバック信号ｍｏｎ１が、インダクタＬ１と鉄心を介して電磁結合されたモニタ用インダクタＬｍ１により生成される。そして、このフィードバック信号ｍｏｎ１が、モニタユニットＭＯＮにフィードバックされる。同様に、インダクタＬ２を流れる電流Ｉ２に応じたフィードバック信号ｍｏｎ２が、インダクタＬ２と鉄心を介して電磁結合されたモニタ用インダクタＬｍ２により生成される。そして、このフィードバック信号ｍｏｎ２が、モニタユニットＭＯＮにフィードバックされる。このような構成により、電流Ｉ１、Ｉ２のゼロ電流が検出される。
　また、平滑コンデンサＣ１と並列して、抵抗Ｒ１、Ｒ２が直列接続されている。つまり、抵抗Ｒ１、Ｒ２の両端には、ＰＦＣユニットの出力電圧Ｖ２が与えられる。そして、抵抗Ｒ１と抵抗Ｒ２の間のノードから、フィードバック信号ｍｏｎ３が出力される。フィードバック信号ｍｏｎ３は、出力電圧Ｖ２を抵抗Ｒ１、Ｒ２の抵抗比に分圧したモニタ電圧である。このフィードバック信号ｍｏｎ３は、プロセッサシステムＭＣＵのモニタユニットＭＯＮにフィードバックされる。これにより、ＰＦＣ制御パルス信号ｐｆｃ１、ｐｆｃ２のデューティ比やパルス幅が決定される。このように、図２Ａ、２ＢのＰＦＣユニットは、定電圧制御回路である。
　次に、図２Ａ、２ＢにおけるＤＣ／ＤＣユニットについて順に説明する。まず、図２ＡのＤＣ／ＤＣユニットについて説明する。図２ＡのＤＣ／ＤＣユニットは、降圧型のＤＣ／ＤＣコンバータである。このＤＣ／ＤＣユニットは、ＮＭＯＳトランジスタＮＭ３、インダクタＬ３、ダイオードＤ３、平滑コンデンサＣ２、抵抗Ｒｍを有する。
　ＮＭＯＳトランジスタＮＭ３のドレインは、ＰＦＣユニットの出力に接続され、ソースはダイオードＤ３のカソードに接続されている。また、ＮＭＯＳトランジスタＮＭ３のゲートには、ＰＷＭ制御パルス信号ｐｗｍが与えられる。そのため、ＮＭＯＳトランジスタＮＭ３はＰＷＭ制御パルス信号ｐｗｍの電圧レベルに応じてスイッチング動作を行う。ダイオードＤ３のアノードは、接地されている。ＮＭＯＳトランジスタＮＭ３のソースとダイオードＤ３のカソードとの間のノードには、インダクタＬ３の一端が接続されている。インダクタＬ３の他端は、平滑コンデンサＣ２の一端に接続される。平滑コンデンサＣ２の他端は、接地されている。
　そして、平滑コンデンサＣ２とインダクタＬ３との間のノードから平滑コンデンサＣ２に蓄積された電荷に応じた出力電圧Ｖｏｕｔが出力される。また、平滑コンデンサＣ２に蓄積された電荷は、出力電流ＩｏｕｔとしてＬＥＤに供給される。また、ＬＥＤのカソードとグランドとの間には、抵抗Ｒｍが設けられている。この抵抗Ｒｍには、ＬＥＤに流れる出力電流Ｉｏｕｔが流れる。つまり、抵抗Ｒｍの両端には、出力電流Ｉｏｕｔと抵抗Ｒｍの抵抗値とに応じた電圧が生じる。この電圧は、出力電流Ｉｏｕｔをモニタするためのモニタ電圧である。このモニタ電圧が、フィードバック信号ｍｏｎ４として、モニタユニットＭＯＮにフィードバックされる。そして、プロセッサシステムＭＣＵのＰＷＭ信号生成ユニットは、モニタ電圧の電圧レベルが一定になるようなデューティ比、あるいは、周期を有するＰＷＭ制御パルス信号ｐｗｍを生成する。このように、図２ＡのＤＣ／ＤＣユニットは、定電流制御回路である。
　次に、図２ＢのＤＣ／ＤＣユニットについて説明する。図２ＢのＤＣ／ＤＣユニットは、非絶縁型昇圧ＤＣ／ＤＣコンバータである。このＤＣ／ＤＣユニットも、ＮＭＯＳトランジスタＮＭ３、インダクタＬ３、ダイオードＤ３、平滑コンデンサＣ２、抵抗Ｒｍを有する。
　インダクタＬ３の一端は、ＰＦＣユニットの出力に接続され、他端はＮＭＯＳトランジスタＮＭ３のドレインに接続されている。ＮＭＯＳトランジスタＮＭ３のソースは接地されている。また、ＮＭＯＳトランジスタＮＭ３のゲートには、ＰＷＭ制御パルス信号ｐｗｍが与えられる。そのため、ＮＭＯＳトランジスタＮＭ３はＰＷＭ制御パルス信号ｐｗｍの電圧レベルに応じてスイッチング動作を行う。ＮＭＯＳトランジスタＮＭ３のドレインとインダクタＬ３との間のノードには、ダイオードＤ３のアノードが接続されている。ダイオードＤ３のカソードは、平滑コンデンサＣ２の一端に接続される。平滑コンデンサＣ２の他端は、接地されている。
　そして、平滑コンデンサＣ２とダイオードＤ３のカソードとの間のノードから平滑コンデンサＣ２に蓄積された電荷に応じた出力電圧Ｖｏｕｔが出力される。また、平滑コンデンサＣ２に蓄積された電荷は、出力電流ＩｏｕｔとしてＬＥＤに供給される。また、ＬＥＤのカソードとグランドとの間には、抵抗Ｒｍが設けられている。この抵抗Ｒｍには、ＬＥＤに流れる出力電流Ｉｏｕｔが流れる。つまり、抵抗Ｒｍの両端には、出力電流Ｉｏｕｔと抵抗Ｒｍの抵抗値とに応じた電圧が生じる。この電圧は、出力電流Ｉｏｕｔをモニタするためのモニタ電圧である。このモニタ電圧が、フィードバック信号ｍｏｎ４として、モニタユニットＭＯＮにフィードバックされる。そして、プロセッサシステムＭＣＵのＰＷＭ信号生成ユニットは、モニタ電圧の電圧レベルが一定になるようなデューティ比、あるいは、周期を有するＰＷＭ制御パルス信号ｐｗｍを生成する。このように、図２ＢのＤＣ／ＤＣユニットも、定電流制御回路である。
　次に、図３Ａ、３Ｂを参照して、ＤＣ／ＤＣユニットの他の構成について説明する。図３ＡのＤＣ／ＤＣユニットは、図２ＡのＤＣ／ＤＣユニットと同様に、非絶縁型降圧ＤＣ／ＤＣコンバータである。図２ＡのＤＣ／ＤＣユニットでは、フィードバック信号ｍｏｎ４を生成するための抵抗Ｒｍが、ＬＥＤと直列接続されている。これに対し、図３ＡのＤＣ／ＤＣユニットでは、フィードバック信号ｍｏｎ４を生成するための抵抗Ｒｍ１、Ｒｍ２が、ＬＥＤと並列接続されている。
　従って、抵抗Ｒｍ１、Ｒｍ２の両端には、電源回路ＰＷＲの出力電圧Ｖｏｕｔが与えられる。そして、抵抗Ｒｍ１と抵抗Ｒｍ２の間のノードから、フィードバック信号ｍｏｎ４が出力される。フィードバック信号ｍｏｎ４は、出力電圧Ｖｏｕｔを抵抗Ｒｍ１、Ｒｍ２の抵抗比に分圧したモニタ電圧である。このフィードバック信号ｍｏｎ４は、プロセッサシステムＭＣＵのモニタユニットＭＯＮにフィードバックされる。そして、プロセッサシステムＭＣＵのＰＷＭ信号生成ユニットは、モニタ電圧の電圧レベルが一定になるようなデューティ比、あるいは、周期を有するＰＷＭ制御パルス信号ｐｗｍを生成する。このように、図３ＡのＤＣ／ＤＣユニットは、定電圧制御回路である。その他の構成は、図２ＡのＤＣ／ＤＣユニットと同様であるため、説明を省略する。
　図３ＢのＤＣ／ＤＣユニットは、図２ＢのＤＣ／ＤＣユニットと同様に、非絶縁型昇圧ＤＣ／ＤＣコンバータである。図２ＢのＤＣ／ＤＣユニットでは、フィードバック信号ｍｏｎ４を生成するための抵抗Ｒｍが、ＬＥＤと直列接続されている。これに対し、図３ＢのＤＣ／ＤＣユニットでは、フィードバック信号ｍｏｎ４を生成するための抵抗Ｒｍ１、Ｒｍ２が、ＬＥＤと並列接続されている。
　従って、抵抗Ｒｍ１、Ｒｍ２の両端には、電源回路ＰＷＲの出力電圧Ｖｏｕｔが与えられる。そして、抵抗Ｒｍ１と抵抗Ｒｍ２の間のノードから、フィードバック信号ｍｏｎ４が出力される。フィードバック信号ｍｏｎ４は、出力電圧Ｖｏｕｔを抵抗Ｒｍ１、Ｒｍ２の抵抗比に分圧したモニタ電圧である。このフィードバック信号ｍｏｎ４は、プロセッサシステムＭＣＵのモニタユニットＭＯＮにフィードバックされる。そして、プロセッサシステムＭＣＵのＰＷＭ信号生成ユニットは、モニタ電圧の電圧レベルが一定になるようなデューティ比、あるいは、周期を有するＰＷＭ制御パルス信号ｐｗｍを生成する。このように、図３ＢのＤＣ／ＤＣユニットは、定電圧制御回路である。その他の構成は、図２ＢのＤＣ／ＤＣユニットと同様であるため、説明を省略する。
　次に、図４を参照して、ＰＦＣユニットの他の構成について説明する。図２Ａ、２ＢのＰＦＣユニットが非絶縁型昇圧コンバータであったのに対し、図４のＰＦＣユニットは、絶縁型フライバックコンバータである点が異なる。非絶縁型と絶縁型との違いはあるものの、動作原理は同様である。図４のＰＦＣユニットは、インダクタＬ１１、Ｌ１２、Ｌ２１、Ｌ２２、Ｌｍ１、Ｌｍ２、ダイオードＤ１、Ｄ２、ＮＭＯＳトランジスタＮＭ１、ＮＭ２、平滑コンデンサＣ１を備えている。
　インダクタＬ１１、Ｌ２１のそれぞれの一端は、全波整流回路ＦＷＲの出力に共通に接続され、電圧Ｖ１が与えられている。インダクタＬ１１の他端には、ＮＭＯＳトランジスタＮＭ１のドレインが接続されている。インダクタＬ２の他端には、ＮＭＯＳトランジスタＮＭ２のドレインが接続されている。ＮＭＯＳトランジスタＮＭ１、ＮＭ２のソースは、いずれも接地されている。そして、ＮＭＯＳトランジスタＮＭ１のゲートにはＰＦＣ制御パルス信号ｐｆｃ１が入力され、ＮＭＯＳトランジスタＮＭ２のゲートにはＰＦＣ制御パルス信号ｐｆｃ２が入力される。
　インダクタＬ１２は、インダクタＬ１１とコアを介して電磁結合されている。一端が接地されたインダクタＬ１２の他端には、ダイオードＤ１のアノードが接続されている。インダクタＬ２２は、インダクタＬ２１とコアを介して電磁結合されている。一端が接地されたインダクタＬ２２の他端には、ダイオードＤ２のアノードが接続されている。ダイオードＤ１、Ｄ２のそれぞれのカソードには、平滑コンデンサＣ１の一端が共通接続されている。平滑コンデンサＣ１の他端は、接地されている。
　ここで、インダクタＬ１２を流れる電流Ｉ１に応じたフィードバック信号ｍｏｎ１が、インダクタＬ１１と鉄心を介して電磁結合されたモニタ用インダクタＬｍ１により生成される。そして、このフィードバック信号ｍｏｎ１が、モニタユニットＭＯＮにフィードバックされる。同様に、インダクタＬ２を流れる電流Ｉ２に応じたフィードバック信号ｍｏｎ２が、インダクタＬ２と鉄心を介して電磁結合されたモニタ用インダクタＬｍ２により生成される。そして、このフィードバック信号ｍｏｎ２が、モニタユニットＭＯＮにフィードバックされる。このような構成により、電流Ｉ１、Ｉ２のゼロ電流が検出される。
　また、平滑コンデンサＣ１と並列して、抵抗Ｒ１、Ｒ２が直列接続されている。つまり、抵抗Ｒ１、Ｒ２の両端には、ＰＦＣユニットの出力電圧Ｖ２が与えられる。そして、抵抗Ｒ１と抵抗Ｒ２の間のノードから、フィードバック信号ｍｏｎ３が出力される。フィードバック信号ｍｏｎ３は、出力電圧Ｖ２を抵抗Ｒ１、Ｒ２の抵抗比に分圧したモニタ電圧である。このフィードバック信号ｍｏｎ３は、プロセッサシステムＭＣＵのモニタユニットＭＯＮにフィードバックされる。これにより、ＰＦＣ制御パルス信号ｐｆｃ１、ｐｆｃ２のデューティ比やパルス幅が決定される。このように、図４のＰＦＣユニットは、定電圧制御回路である。
　次に、図５Ａ、５Ｂを参照して、電源回路ＰＷＲの他の構成について説明する。図５Ａの電源回路ＰＷＲでは、図２Ａ、２Ｂの電源回路ＰＷＲと同様に、ＰＦＣユニットが非絶縁型昇圧コンバータである。図２Ａ、２ＢのＰＦＣユニットでは、フィードバック信号ｍｏｎ３を生成するための抵抗Ｒ１、Ｒ２が、平滑コンデンサＣ１と並列接続されている。これに対し、図５ＡのＰＦＣユニットでは、フィードバック信号ｍｏｎ３を生成するための抵抗Ｒが、ＬＥＤと直列接続されている。つまり、このＰＦＣユニットは定電流制御回路である。この場合、図５Ａに示すように、ＤＣ／ＤＣユニットを省略して、ＰＦＣユニットに直接ＬＥＤを接続することができる。従って、回路を小型化することができる。
　図５Ｂの電源回路ＰＷＲでは、図４の電源回路ＰＷＲと同様に、ＰＦＣユニットが絶縁型フライバックコンバータである。図４のＰＦＣユニットでは、フィードバック信号ｍｏｎ３を生成するための抵抗Ｒ１、Ｒ２が、平滑コンデンサＣ１と並列接続されている。これに対し、図５ＢのＰＦＣユニットでは、フィードバック信号ｍｏｎ３を生成するための抵抗Ｒが、ＬＥＤと直列接続されている。つまり、このＰＦＣユニットは定電流制御回路である。この場合、図５Ｂに示すように、ＤＣ／ＤＣユニットを省略して、ＰＦＣユニットに直接ＬＥＤを接続することができる。従って、回路を小型化することができる。
　次に、図６を参照して本発明の第１の実施の形態に係るＰＦＣ信号生成ユニットＰＳＧについて説明する。図６は、実施の形態１に係るＰＦＣ信号生成ユニットＰＳＧのブロック図である。図６に示すように、ＰＦＣ信号生成ユニットＰＳＧは、アップカウンタ１０１、周期上限比較器１０４、周期下限比較器２０１、カウンタクリア制御回路２０２、パルス幅比較器１０７、ＯＲゲート１０８、第１制御パルス出力回路１０９、カウント値キャプチャ回路１１０、シフト回路１１１、位相比較器１１２、出力タイミング補正回路１１３、ダウンカウンタ１１６、第２制御パルス出力回路１１７、割込信号出力回路１１８、を備えている。
　アップカウンタ１０１は、入力されるクロック信号ｃｌｋをカウントアップする。アップカウンタ１０１は、インダクタＬ１を流れる電流Ｉ１のゼロ電流検出信号ｃｄ１が入力されるタイミングでカウント値をクリアし、新たに０からカウントを開始する。ゼロ電流検出信号ｃｄ１は、図１のモニタユニットＭＯＮにより生成される。
　周期上限比較器１０４は、デジタルコンパレータであって、詳細には一致回路である。周期上限比較器１０４は、アップカウンタ１０１のカウント値ｃｎｔ１と、周期上限設定値とが一致した場合、クリア信号ｃｌｒを出力する。クリア信号ｃｌｒが、アップカウンタ１０１に入力されると、アップカウンタ１０１のカウント値がクリアされる。つまり、アップカウンタ１０１のカウント値が設定された周期上限設定値に達するまでに電流Ｉ１のゼロ電流検出信号ｃｄ１が入力されなければ、強制的にアップカウンタ１０１のカウント値がクリアされる。上述の通り、クリア信号ｃｌｒは例外的に出力されるため、図６では点線で示されている。
　ここで、周期上限設定値は、ＰＦＣ制御パルス信号ｐｆｃ１が取り得る周期の上限値であって、演算コアＰＥにより設定される。詳細には後述するように、ＰＦＣ制御パルス信号ｐｆｃ１の周期は、原則として電流Ｉ１のゼロ電流検出信号ｃｄ１が入力される間隔であり、必ずしも一定ではない。周期上限設定値は、システム立ち上げ時やトラブルなどにより電流Ｉ１のゼロ電流検出信号ｃｄ１が入力されない場合に用いられる補助的なものである。
　周期下限比較器２０１は、デジタルコンパレータであって、詳細には一致回路である。周期下限比較器２０１は、アップカウンタ１０１のカウント値ｃｎｔ１と、周期下限設定値とが一致した場合、一致信号ｃｓ２を出力する。一致信号ｃｓ２は、カウンタクリア制御回路２０２に入力される。
　カウンタクリア制御回路２０２は、周期下限比較器２０１が出力する一致信号ｃｓ２に基づいて、電流Ｉ１のゼロ電流検出信号ｃｄ１が入力されたタイミングを判断し、適切なタイミングでクリア信号ｃｄ１ａ、ｃｄ１ｂを出力する。具体的には、電流Ｉ１のゼロ電流検出信号ｃｄ１が周期下限設定値以下のタイミングで入力された場合、周期下限設定値まで待機して、アップカウンタ１０１のカウント値をクリアする。一方、電流Ｉ１のゼロ電流検出信号ｃｄ１が周期下限設定値を超えたタイミングで入力された場合、通常通り、そのタイミングにおいて、アップカウンタ１０１のカウント値をクリアする。カウンタクリア制御回路２０２の構成及び動作の詳細については、後述する。
　パルス幅比較器１０７は、デジタルコンパレータであって、詳細には一致回路である。パルス幅比較器１０７は、アップカウンタ１０１のカウント値ｃｎｔ１と、ＰＦＣ制御パルス信号ｐｆｃ１のパルス幅設定値とが一致した場合、リセット信号ｒｓｔ１を出力する。
　ここで、パルス幅設定値は、ＰＦＣユニットからフィードバックされるフィードバック信号ｍｏｎ３に基づいて決定されるデューティ比と、ＰＦＣ制御パルス信号ｐｆｃ１の周期とに基づいて演算コアＰＥにより演算される。ここで、周期とは、電流Ｉ１のゼロ電流検出信号ｃｄ１が発生する間隔である。パルス幅設定値は、ＰＦＣ制御により随時更新される。例えばアップカウンタ１０１のカウント値がクリアされたタイミングで、更新される。
　ＯＲゲート１０８には、カウンタクリア制御回路２０２から出力されたクリア信号ｃｄ１ａ、ｃｄ１ｂと、周期上限比較器１０４から出力されたクリア信号ｃｌｒとが入力される。ＯＲゲート１０８はセット信号ｓｅｔ１を出力する。セット信号ｓｅｔ１は、つまりアップカウンタ１０１のカウント値をクリアするためのクリア信号である。
　第１制御パルス出力回路１０９は、セット信号ｓｅｔ１とリセット信号ｒｓｔ１とに基づいて、ＰＦＣ制御パルス信号ｐｆｃ１を生成し、出力する。詳細には後述する通り、ＰＦＣ制御パルス信号ｐｆｃ１は、セット信号ｓｅｔ１が入力されたタイミングにおいて、インアクティブレベルからアクティブレベルへセットされる。一方、リセット信号ｒｓｔ１が入力されるタイミングにおいて、アクティブレベルからインアクティブレベルへリセットされる。つまり、セット信号ｓｅｔ１が入力されたタイミングからリセット信号ｒｓｔ１が入力されるタイミングまでの間、ＰＦＣ制御パルス信号ｐｆｃ１がアクティブレベルとなる。
　例えば、図２Ａ、２Ｂなどに示すように、ＰＦＣ制御パルス信号ｐｆｃ１がＮＭＯＳトランジスタに入力される場合、このアクティブレベルの期間、ＰＦＣ制御パルス信号ｐｆｃ１がＨ（Ｈｉｇｈ）になる。一方、ＰＦＣ制御パルス信号ｐｆｃ１がＰＭＯＳトランジスタに入力される場合（不図示）、このアクティブレベルの期間、ＰＦＣ制御パルス信号ｐｆｃ１がＬ（Ｌｏｗ）になる。
　カウント値キャプチャ回路１１０は、電流Ｉ１のゼロ電流検出信号ｃｄ１が入力されたタイミングで、アップカウンタ１０１のカウント値ｃｎｔ１を取り込む。つまり、クリアされる時点でのアップカウンタ１０１のカウント値ｃｎｔ１つまり「前周期」の周期値Ｔ（以下、Ｔは「前周期」の最大カウント値である）を取り込む。
　シフト回路１１１は、カウント値キャプチャ回路１１０が取り込んだ周期値Ｔを１ビットシフトさせ、目標位相差である１／２周期値Ｔ／２を生成する。
　位相比較器１１２は、デジタルコンパレータであって、詳細には一致回路である。位相比較器１１２は、アップカウンタ１０１のカウント値ｃｎｔ１と、シフト回路１１１が生成した１／２周期値Ｔ／２とが一致した場合、一致信号ｃｓ１を出力する。
　出力タイミング補正回路１１３は、セット信号ｓｅｔ１と、位相比較器１１２が出力する一致信号ｃｓ１とに基づいて、電流Ｉ２のゼロ電流検出信号ｃｄ２が入力されたタイミングを判断し、適切なタイミングでセット信号ｓｅｔ２を出力する。出力タイミング補正回路１１３の構成及び動作の詳細については、後述する。
　ダウンカウンタ１１６は、セット信号ｓｅｔ２が入力されたタイミングにおいて、ＰＦＣ制御パルス信号ｐｆｃ２のパルス幅設定値からカウントダウンを開始する。ダウンカウンタ１１６は、クロック信号ｃｌｋに応じてカウントダウンし、カウント値が１に達した時点で停止するとともに、リセット信号ｒｓｔ２を出力する。なお、ここで、カウント値が０でなく１に達した時点でリセット信号ｒｓｔ２が出力されることにより、所望のパルス幅が得られる。
　ここで、パルス幅設定値は、ＰＦＣ制御パルス信号ｐｆｃ１の場合と同様に、ＰＦＣユニットからフィードバックされるフィードバック信号ｍｏｎ３に基づいて決定されるデューティ比と、ＰＦＣ制御パルス信号ｐｆｃ１の周期とに基づいて演算コアＰＥにより演算される。つまり、ＰＦＣ制御パルス信号ｐｆｃ１、ｐｆｃ２のパルス幅設定値は、いずれも同じ信号から生成されるため、略同程度の値となる。しかし、同一の値である必要はない。このパルス幅設定値は、ＰＦＣ制御により、随時更新される。例えば、アップカウンタ１０１のカウント値がクリアされたタイミングで更新される。
　第２制御パルス出力回路１１７は、セット信号ｓｅｔ２とリセット信号ｒｓｔ２とに基づいて、ＰＦＣ制御パルス信号ｐｆｃ２を生成し、出力する。詳細には後述する通り、ＰＦＣ制御パルス信号ｐｆｃ２は、セット信号ｓｅｔ２が入力されたタイミングにおいて、インアクティブレベルからアクティブレベルへセットされる。一方、リセット信号ｒｓｔ２が入力されるタイミングにおいて、アクティブレベルからインアクティブレベルへリセットされる。つまり、セット信号ｓｅｔ２が入力されたタイミングからリセット信号ｒｓｔ２が入力されるタイミングまでの間、ＰＦＣ制御パルス信号ｐｆｃ２がアクティブレベルとなる。
　割込信号出力回路１１８は、アップカウンタ１０１のカウント値ｃｎｔ１がクリアされる毎に割込信号ｉｎｔを生成し、出力する。例えば、演算コアＰＥは、この割込信号ｉｎｔを受信する毎に、ＰＦＣ制御パルス信号ｐｆｃ１、ｐｆｃ２のパルス幅設定値を更新する。
　次に、図７を参照して、ＰＦＣ制御パルス信号ｐｆｃ１の生成方法について説明する。図７は、ＰＦＣ制御パルス信号ｐｆｃ１の生成方法を説明するためのタイミングチャートである。図７の上から順に、セット信号ｓｅｔ１、リセット信号ｒｓｔ１、アップカウンタ１０１のカウント値ｃｎｔ１、ＰＦＣ制御パルス信号ｐｆｃ１が示されている。
　上述の通り、セット信号ｓｅｔ１は、原則として電流Ｉ１のゼロ電流検出信号ｃｄ１である。つまり、図７に示すように、電流Ｉ１のゼロ電流検出信号ｃｄ１が発生するタイミングにおいて、アップカウンタ１０１のカウント値ｃｎｔ１がクリアされるとともに、ＰＦＣ制御パルス信号ｐｆｃ１がインアクティブレベルからアクティブレベルへ切り換わる。
　図７に示すように、１６ビットのアップカウンタ１０１の場合、００００ＨからＦＦＦＦＨまでカウント可能である。従って、ＰＦＣ制御パルス信号ｐｆｃ１のパルス幅設定値及び周期上限設定値は、００００ＨからＦＦＦＦＨまでの間の値となる。当然のことながら、パルス幅設定値≦周期上限設定値＋１の関係にある。上述の通り、アップカウンタ１０１のカウント値ｃｎｔ１と、パルス幅設定値とが一致した場合、パルス幅比較器１０７からリセット信号ｒｓｔ１が出力される。このタイミングにおいて、ＰＦＣ制御パルス信号ｐｆｃ１がアクティブレベルからインアクティブレベルへ切り換わる。従って、図７に示すようなＰＦＣ制御パルス信号ｐｆｃ１が生成される。
　次に、図８を参照して、カウンタクリア制御回路２０２の具体的な回路構成について説明する。以下に示す回路構成はあくまでも一例である。図８は、カウンタクリア制御回路２０２の具体的な回路構成の一例を示す回路図である。図８に示すように、カウンタクリア制御回路２０２は、保持回路ＨＣ１１、ＨＣ１２、ＡＮＤゲートＡ１１～Ａ１３、ＤフリップフロップＤＦ１１、を備えている。ここで、各保持回路ＨＣ１１、ＨＣ１２は、Ｄフリップフロップから構成されている。前段のＳＲはＤフリップフロップのデータ入力に対するセット入力及びリセット入力を示している。各Ｄフリップフロップのクロック入力にはクロック信号ｃｌｋが入力される。
　保持回路ＨＣ１１のセット入力Ｓには、周期下限比較器２０１が出力する一致信号ｃｓ２が入力され、リセット入力Ｒには、セット信号ｓｅｔ１が入力される。保持回路ＨＣ１１の出力信号は、周期下限設定値を超えた期間を示す期間信号ｈｓ１１である。この期間信号ｈｓ１１の反転信号がＡＮＤゲートＡ１１の一方の入力に入力される。ＡＮＤゲートＡ１１の他方の入力には、電流Ｉ１のゼロ電流検出信号ｃｄ１が入力される。
　ＡＮＤゲートＡ１１の出力信号は、周期下限設定値以下において電流Ｉ１のゼロ電流検出信号ｃｄ１が入力された場合、発生する検出信号ｓ１である。この検出信号ｓ１は、保持回路ＨＣ１２のセット入力Ｓに入力される。保持回路ＨＣ１２のリセット入力Ｒには、一致信号ｃｓ２が入力される。保持回路ＨＣ１２の出力信号は、電流Ｉ１のゼロ電流検出信号ｃｄ１が入力された場合、周期下限設定値まで保持するための保持信号ｈｓ１２である。この保持信号ｈｓ１２はＡＮＤゲートＡ１２の一方の入力に入力される。ＡＮＤゲートＡ１２の他方の入力には、一致信号ｃｓ２が入力される。ＡＮＤゲートＡ１２の出力信号は、セット信号ｓｅｔ１の１つを構成するクリア信号ｃｄ１ｂである。
　また、保持回路ＨＣ１１から出力された期間信号ｈｓ１１がＡＮＤゲートＡ１３の一方の入力に入力される。ＡＮＤゲートＡ１３の他方の入力には、電流Ｉ１のゼロ電流検出信号ｃｄ１が入力される。ＡＮＤゲートＡ１３の出力信号は、セット信号ｓｅｔ１の１つを構成するクリア信号ｃｄ１ａである。
　ＤフリップフロップＤＦ１１は、検出信号ｓ１が発生した場合、これを取り込み、エラーフラグｅｆ２を出力する。
　次に、図９のタイミングチャートを用いて、図８に示したカウンタクリア制御回路２０２の動作を説明する。図９は、カウンタクリア制御回路２０２の動作を説明するためのタイミングチャートである。図９の上から順に、電流Ｉ１のゼロ電流検出信号ｃｄ１、一致信号ｃｓ２、期間信号ｈｓ１１、セット信号ｓｅｔ１、アップカウンタ１０１のカウント値ｃｎｔ１、一致信号ｃｓ２、検出信号ｓ１、保持信号ｈｓ１２、クリア信号ｃｄ１ａ、クリア信号ｃｄ１ｂ、セット信号ｓｅｔ１、ＰＦＣ制御パルス信号ｐｆｃ１、エラーフラグｅｆ２が示されている。
　図９の第１及び第３周期では、周期下限設定値を超えてから電流Ｉ１のゼロ電流検出信号ｃｄ１が入力されている。そのため、通常通り、そのタイミングにおいて、クリア信号ｃｄ１ａが出力される。
　これに対し、図９の第２周期では、周期下限設定値以下において電流Ｉ１のゼロ電流検出信号ｃｄ１が入力されている。そのため、周期下限設定値を超えた期間を示す期間信号ｈｓ１１がＬのまま、電流Ｉ１のゼロ電流検出信号ｃｄ１が入力される。そのタイミングにおいて、検出信号ｓ１が発生し、保持信号ｈｓ１２がＬからＨとなり保持される。そして、周期下限設定値の経過を示す一致信号ｃｓ２が入力されたタイミングにおいて、保持信号ｈｓ１２がＨからＬとなり、クリア信号ｃｄ１ｂが出力される。このように、周期下限設定値を設定し、ＰＦＣ制御パルス信号ｐｆｃ１の周期下限を保証することにより、ＰＦＣ回路による力率改善をより向上させるＰＦＣ制御パルス信号を生成することができる。
　次に、図１０を参照して、ＰＦＣ制御パルス信号ｐｆｃ２の生成方法について説明する。図１０は、ＰＦＣ制御パルス信号ｐｆｃ２の生成方法を説明するためのタイミングチャートである。図１０の上から順に、セット信号ｓｅｔ１、セット信号ｓｅｔ２、アップカウンタ１０１のカウント値ｃｎｔ１、カウント値キャプチャ回路１１０が取得する周期値Ｔ、シフト回路１１１が出力する１／２周期値Ｔ／２、ＰＦＣ制御パルス信号ｐｆｃ２のパルス幅設定値、ダウンカウンタ１１６のカウント値ｃｎｔ２、リセット信号ｒｓｔ２、ＰＦＣ制御パルス信号ｐｆｃ１、ＰＦＣ制御パルス信号ｐｆｃ２が示されている。なお、以下では、ＰＦＣ制御パルス信号ｐｆｃ１の生成方法については、説明を省略する。
　図１０では、いずれの周期においても、セット信号ｓｅｔ２（電流Ｉ２のゼロ電流検出信号ｃｄ２）が、セット信号ｓｅｔ１（電流Ｉ１のゼロ電流検出信号ｃｄ１）の発生タイミングから１／２周期値Ｔ／２ずれたタイミングで発生している。これは、理想状態を示している。図１０に示すように、１６ビットのアップカウンタ１０１の場合、００００ＨからＦＦＦＦＨまでカウント可能である。従って、ＰＦＣ制御パルス信号ｐｆｃ１のパルス幅設定値及び周期上限設定値は、００００ＨからＦＦＦＦＨまでの間の値となる。当然のことながら、パルス幅設定値≦周期上限設定値＋１の関係にある。
　図１０を用いて、時系列に説明する。最上段に示すように、時刻ｔ１において、電流Ｉ１のゼロ電流検出信号ｃｄ１すなわちセット信号ｓｅｔ１が発生する。これにより、アップカウンタ１０１のカウント値ｃｎｔ１はクリアされる。その際、カウント値キャプチャ回路１１０は、クリアされる時点でのアップカウンタ１０１のカウント値ｃｎｔ１＝ａを、前周期の周期値Ｔとして取得する。すなわち、周期値Ｔ＝ａとなる。そして、シフト回路１１１はこの値を１ビットシフトさせる。つまり、取得した周期値Ｔ＝ａを１／２倍し、位相差πに相当する１／２周期値Ｔ／２＝ａ／２を得る。
　次に、時刻ｔ１から１／２周期値Ｔ／２＝ａ／２経過した時刻ｔ２において、電流Ｉ２のゼロ電流検出信号ｃｄ２が発生する。上述の通り、これは理想状態である。この場合、電流Ｉ２のゼロ電流検出信号ｃｄ２と同時にセット信号ｓｅｔ２が発生する。そのため、このタイミングにおいて、ＰＦＣ制御パルス信号ｐｆｃ２がインアクティブレベルからアクティブレベルへ切り換わる。同時に、ダウンカウンタ１１６が、ＰＦＣ制御パルス信号ｐｆｃ２のパルス幅設定値＝ｄからカウントダウンを開始する。
　次に、ダウンカウンタ１１６のカウント値ｃｎｔ２＝１（０００１Ｈ）となる時刻ｔ３において、リセット信号ｒｓｔ２が発生する。これにより、ＰＦＣ制御パルス信号ｐｆｃ２がアクティブレベルからインアクティブレベルへ切り換わる。
　次に、時刻ｔ４において、再度電流Ｉ１のゼロ電流検出信号ｃｄ１すなわちセット信号ｓｅｔ１が発生する。これにより、アップカウンタ１０１のカウント値ｃｎｔ１はクリアされる。これにより、時刻ｔ１から始まった周期は終了する。このように、隣接する電流Ｉ１のゼロ電流検出信号ｃｄ１の間隔が、周期となる。この周期値はｂである。
　時刻ｔ１と同様に、時刻ｔ４では、カウント値キャプチャ回路１１０は、クリアされる時点でのアップカウンタ１０１のカウント値ｃｎｔ１＝ｂを、前周期の周期値Ｔとして取得する。すなわち、周期値Ｔ＝ｂとなる。そして、シフト回路はこの値を１ビットシフトさせる。つまり、取得した周期値Ｔ＝ｂを１／２倍し、位相差πに相当する１／２周期値Ｔ／２＝ｂ／２を得る。
　次に、時刻ｔ４から１／２周期値Ｔ／２＝ｂ／２経過した時刻ｔ５において、電流Ｉ２のゼロ電流検出信号ｃｄ２が発生する。上述の通り、これは理想状態である。この場合、電流Ｉ２のゼロ電流検出信号ｃｄ２と同時にセット信号ｓｅｔ２が発生する。そのため、このタイミングにおいて、ＰＦＣ制御パルス信号ｐｆｃ２がインアクティブレベルからアクティブレベルへ切り換わる。同時に、ダウンカウンタ１１６が、ＰＦＣ制御パルス信号ｐｆｃ２のパルス幅設定値＝ｄからカウントダウンを開始する。
　次に、ダウンカウンタ１１６のカウント値ｃｎｔ２＝１（０００１Ｈ）となる時刻ｔ６において、リセット信号ｒｓｔ２が発生する。これにより、ＰＦＣ制御パルス信号ｐｆｃ２がアクティブレベルからインアクティブレベルへ切り換わる。
　次に、時刻ｔ７において、再度電流Ｉ１のゼロ電流検出信号ｃｄ１すなわちセット信号ｓｅｔ１が発生する。これにより、アップカウンタ１０１のカウント値ｃｎｔ１はクリアされる。これにより、時刻ｔ４から始まった周期は終了する。この周期値はｃである。以上に説明したように、図１０に示すようなＰＦＣ制御パルス信号ｐｆｃ２が生成される。
　図１０を用いて理想状態について説明した。しかしながら、電流Ｉ２のゼロ電流検出信号ｃｄ２は、必ずしも電流Ｉ１のゼロ電流検出信号ｃｄ１の発生タイミングから１／２周期値Ｔ／２ずれたタイミングで発生するとは限らない。そこで、電流Ｉ２のゼロ電流検出による高効率化と、ＰＦＣ制御パルス信号ｐｆｃ１、ｐｆｃ２の位相差をπとすることによる高効率化とをバランスさせるため、本実施の形態に係るＰＦＣ信号生成ユニットＰＳＧでは、出力タイミング補正回路１１３が設けられている。この出力タイミング補正回路１１３は、電流Ｉ１のゼロ電流検出信号ｃｄ１の発生タイミングに対する電流Ｉ２のゼロ電流検出信号ｃｄ２の発生タイミングに応じて、セット信号ｓｅｔ２の出力タイミングを補正する。セット信号ｓｅｔ２の出力により、ＰＦＣ制御パルス信号ｐｆｃ２がインアクティブレベルからアクティブレベルへ切り換わる。
　ここで、図１１を用いて、出力タイミング補正回路１１３の具体的な処理フローについて説明する。図１１は、出力タイミング補正回路１１３の処理フローを示すフローチャートである。
　まず、出力タイミング補正回路１１３は、各周期において、スタートから１／２周期値Ｔ／２（Ｔは前周期の周期値）の時間が経過するまでに、電流Ｉ２のゼロ電流検出信号ｃｄ２が発生したか否かを判定する（ステップＳＴ１）。スタートから１／２周期値Ｔ／２までの間に、電流Ｉ２のゼロ電流検出信号ｃｄ２が発生した場合（ステップＳＴ１ＹＥＳ）、出力タイミング補正回路１１３は、１／２周期値Ｔ／２まで待機して、セット信号ｓｅｔ２を出力する（ステップＳＴ２）。ここで、目標位相差としては、Ｔ／２が最も好ましいのはいうまでもないが、３／８Ｔ～５／８Ｔであればよい。７／１６Ｔ～９／１６Ｔであれば、効率向上の観点から更に好ましい。
　次に、スタートから１／２周期値Ｔ／２の時間が経過するまでの間に、電流Ｉ２のゼロ電流検出信号ｃｄ２が発生しない場合（ステップＳＴ１ＮＯ）、１／２周期値Ｔ／２から所定の許容期間内に電流Ｉ２のゼロ電流検出信号ｃｄ２が発生したか否かを判定する（ステップＳＴ３）。許容期間内に、電流Ｉ２のゼロ電流検出信号ｃｄ２が発生した場合（ステップＳＴ３ＹＥＳ）、出力タイミング補正回路１１３は、電流Ｉ２のゼロ電流検出信号ｃｄ２が発生したそのタイミングにおいて、セット信号ｓｅｔ２を出力する（ステップＳＴ４）。これにより、ＰＦＣ制御パルス信号ｐｆｃ２がインアクティブレベルからアクティブレベルへ切り換わる。許容期間の幅は、Ｔ／６４～Ｔ／８であることが好ましい。許容期間の幅がＴ／６４未満であると、エラー発生の頻度が多くなり、システム動作上好ましくない。一方、許容期間の幅がＴ／８を超えると、ＰＦＣ回路における力率改善に寄与しなくなる。
　次に、許容期間内にも、電流Ｉ２のゼロ電流検出信号ｃｄ２が発生しない場合（ステップＳＴ３ＮＯ）、出力タイミング補正回路１１３は、エラーが発生したと判定する（ステップＳＴ５）。そして、出力タイミング補正回路１１３は、当該周期ではセット信号ｓｅｔ２を出力せず、次周期のスタートから１／２周期値Ｔ／２の時間が経過するタイミングにおいて強制的にセット信号ｓｅｔ２を出力する（ステップＳＴ６）。以上のような処理を周期毎に繰り返し実行される。
　次に、図１２～１４のタイミングチャートを用いて、図１１に示した各処理を説明する。図１２～１４は、図１０と同様に、ＰＦＣ制御パルス信号ｐｆｃ２の生成方法を説明するためのタイミングチャートである。図１２～１４では、いずれも図の上から順に、セット信号ｓｅｔ１、電流Ｉ２のゼロ電流検出信号ｃｄ２、セット信号ｓｅｔ２、アップカウンタ１０１のカウント値ｃｎｔ１、ダウンカウンタ１１６のカウント値ｃｎｔ２、リセット信号ｒｓｔ２、ＰＦＣ制御パルス信号ｐｆｃ１、ＰＦＣ制御パルス信号ｐｆｃ２が示されている。また、図１４では、最下段にエラーフラグｅｆ１が、併せて示されている。
　まず、図１２について説明する。時刻ｔ１からスタートする最初の周期は、理想状態である。その一方、それ以降の２つの周期では、スタートから１／２周期値Ｔ／２までの間に、電流Ｉ２のゼロ電流検出信号ｃｄ２が発生している。
　図１２を用いて、時系列に説明する。時刻ｔ１～ｔ４までは図１０と同じ理想状態であるから説明を省略する。まず、時刻ｔ４において、２回目の電流Ｉ１のゼロ電流検出信号ｃｄ１すなわちセット信号ｓｅｔ１が発生すると、アップカウンタ１０１のカウント値ｃｎｔ１はクリアされる。ここで、時刻ｔ４からスタートする周期では、前周期の周期値Ｔ＝ｂとなる。
　次に、時刻ｔ４から１／２周期値Ｔ／２＝ｂ／２経過した時刻ｔ５までの間に、電流Ｉ２のゼロ電流検出信号ｃｄ２が発生している。この場合、上述の通り、出力タイミング補正回路１１３は、ゼロ電流検出信号ｃｄ２の発生タイミングではセット信号ｓｅｔ２を出力せずに、時刻ｔ５まで待機してからセット信号ｓｅｔ２を出力する。このタイミングにおいて、ＰＦＣ制御パルス信号ｐｆｃ２がインアクティブレベルからアクティブレベルへ切り換わる。同時に、ダウンカウンタ１１６が、ＰＦＣ制御パルス信号ｐｆｃ２のパルス幅設定値からカウントダウンを開始する。
　次に、ダウンカウンタ１１６のカウント値ｃｎｔ２＝１（０００１Ｈ）となる時刻ｔ６において、リセット信号ｒｓｔ２が発生する。これにより、ＰＦＣ制御パルス信号ｐｆｃ２がアクティブレベルからインアクティブレベルへ切り換わる。
　次に、時刻ｔ７において、再度電流Ｉ１のゼロ電流検出信号ｃｄ１すなわちセット信号ｓｅｔ１が発生する。これにより、アップカウンタ１０１のカウント値ｃｎｔ１はクリアされる。これにより、時刻ｔ４から始まった周期は終了する。ここで、時刻ｔ７からスタートする周期では、前周期の周期値Ｔ＝ｃとなる。
　時刻ｔ７からスタートする周期においても、時刻ｔ７から１／２周期値Ｔ／２＝ｃ／２経過した時刻ｔ８までの間に、電流Ｉ２のゼロ電流検出信号ｃｄ２が発生している。そのため、上記と同様に、出力タイミング補正回路１１３は、ゼロ電流検出信号ｃｄ２の発生タイミングではセット信号ｓｅｔ２を出力せずに、時刻ｔ８まで待機してからセット信号ｓｅｔ２を出力する。
　次に、図１３について説明する。時刻ｔ１からスタートする最初の周期は、理想状態である。その一方、それ以降の２つの周期では、１／２周期値Ｔ／２からの許容期間ＴＲの間に、電流Ｉ２のゼロ電流検出信号ｃｄ２が発生している。
　図１３を用いて、時系列に説明する。時刻ｔ１～ｔ４までは図１０と同じ理想状態であるから説明を省略する。まず、時刻ｔ４において、２回目の電流Ｉ１のゼロ電流検出信号ｃｄ１すなわちセット信号ｓｅｔ１が発生すると、アップカウンタ１０１のカウント値ｃｎｔ１はクリアされる。ここで、時刻ｔ４からスタートする周期では、前周期の周期値Ｔ＝ｂとなる。
　次に、１／２周期値Ｔ／２＝ｂ／２からの許容期間ＴＲ内の時刻ｔ５において、電流Ｉ２のゼロ電流検出信号ｃｄ２が発生している。この場合、上述の通り、出力タイミング補正回路１１３は、ゼロ電流検出信号ｃｄ２の発生タイミングである時刻ｔ５において、セット信号ｓｅｔ２を出力する。このタイミングにおいて、ＰＦＣ制御パルス信号ｐｆｃ２がインアクティブレベルからアクティブレベルへ切り換わる。同時に、ダウンカウンタ１１６が、ＰＦＣ制御パルス信号ｐｆｃ２のパルス幅設定値からカウントダウンを開始する。
　次に、ダウンカウンタ１１６のカウント値ｃｎｔ２＝１（０００１Ｈ）となる時刻ｔ６において、リセット信号ｒｓｔ２が発生する。これにより、ＰＦＣ制御パルス信号ｐｆｃ２がアクティブレベルからインアクティブレベルへ切り換わる。
　次に、時刻ｔ７において、再度電流Ｉ１のゼロ電流検出信号ｃｄ１すなわちセット信号ｓｅｔ１が発生する。これにより、アップカウンタ１０１のカウント値ｃｎｔ１はクリアされる。これにより、時刻ｔ４から始まった周期は終了する。ここで、時刻ｔ７からスタートする周期では、前周期の周期値Ｔ＝ｃとなる。
　時刻ｔ７からスタートする周期においても、１／２周期値Ｔ／２＝ｃ／２からの許容期間ＴＲ内の時刻ｔ８において、電流Ｉ２のゼロ電流検出信号ｃｄ２が発生している。そのため、上記と同様に、出力タイミング補正回路１１３は、ゼロ電流検出信号ｃｄ２の発生タイミングである時刻ｔ８において、セット信号ｓｅｔ２を出力する。
　次に、図１４について説明する。時刻ｔ１からスタートする最初の周期は、理想状態である。その一方、次周期では、時間Ｔ／２からの許容期間ＴＲを超えてから、電流Ｉ２のゼロ電流検出信号ｃｄ２が発生している。
　図１４を用いて、時系列に説明する。時刻ｔ１～ｔ４までは図１０と同じ理想状態であるから説明を省略する。まず、時刻ｔ４において、２回目の電流Ｉ１のゼロ電流検出信号ｃｄ１すなわちセット信号ｓｅｔ１が発生すると、アップカウンタ１０１のカウント値ｃｎｔ１はクリアされる。ここで、時刻ｔ４からスタートする周期では、前周期の周期値Ｔ＝ｂとなる。
　ここで、電流Ｉ２のゼロ電流検出信号ｃｄ２が、１／２周期値Ｔ／２＝ｂ／２からの許容期間ＴＲを超えてから発生している。この場合、上述の通り、出力タイミング補正回路１１３は、当該周期ではセット信号ｓｅｔ２を出力せず、次周期のスタートからの１／２周期値Ｔ／２において強制的にセット信号ｓｅｔ２を出力することになる。また、許容期間ＴＲを超えたタイミングにおいて、エラーフラグｅｆ１がＬからＨに切り換わる。
　次に、時刻ｔ５において、再度電流Ｉ１のゼロ電流検出信号ｃｄ１すなわちセット信号ｓｅｔ１が発生する。これにより、アップカウンタ１０１のカウント値ｃｎｔ１はクリアされる。これにより、時刻ｔ４から始まった周期は終了する。ここで、時刻ｔ５からスタートする周期では、前周期の周期値Ｔ＝ｃとなる。そして、上述の通り、時刻ｔ５からスタートする周期の１／２周期値Ｔ／２＝ｃ／２（時刻ｔ６）において、出力タイミング補正回路１１３が、強制的にセット信号ｓｅｔ２を出力する。
　本実施の形態に係るＰＦＣ信号生成ユニットＰＳＧは、周期下限設定値を設定し、ＰＦＣ制御パルス信号ｐｆｃ１の周期下限を保証することにより、ＰＦＣ回路による力率改善をより向上させるＰＦＣ制御パルス信号を生成することができる。また、出力タイミング補正回路１１３は、ＰＦＣ制御パルス信号ｐｆｃ１をアクティブレベルへセットするセット信号ｓｅｔ１と、位相比較器１１２が出力する一致信号ｃｓ１とに基づいて、電流Ｉ２のゼロ電流検出信号ｃｄ２が入力されたタイミングを判断し、適切なタイミングでＰＦＣ制御パルス信号ｐｆｃ２をアクティブレベルへセットするセット信号ｓｅｔ２を出力する。これにより、電流Ｉ２のゼロ電流検出による高効率化と、ＰＦＣ制御パルス信号ｐｆｃ１、ｐｆｃ２の位相差をπに近づけることによる高効率化とをバランスさせることができ、ＰＦＣ回路による力率改善をより向上させることができる。
　以上、実施の形態を参照して本願発明を説明したが、本願発明は上記によって限定されるものではない。本願発明の構成や詳細には、発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
　この出願は、２０１１年４月２６日に出願された日本出願特願２０１１－０９８７９０を基礎とする優先権を主張し、その開示の全てをここに取り込む。
１０１　　アップカウンタ
１０４　　周期上限比較器
１０７　　パルス幅比較器
１０８　　ＯＲゲート
１０９　　第１制御パルス出力回路
１１０　　カウント値キャプチャ回路
１１１　　シフト回路
１１２　　位相比較器
１１３　　出力タイミング補正回路
１１６　　ダウンカウンタ
１１７　　第２制御パルス出力回路
１１８　　割込信号出力回路
２０１　　周期下限比較器
２０２　　カウンタクリア制御回路
Ａ１１－Ａ１３　　ＡＮＤゲート
ＡＰ　　交流電源
Ｃ１、Ｃ２　　平滑コンデンサ
ｃｄ１、ｃｄ２　　ゼロ電流検出信号
ｃｌｒ、ｃｄ１ａ、ｃｄ１ｂ　　クリア信号
ＣＧ　　クロック生成ユニット
ｃｌｋ　　クロック信号
ｃｎｔ１、ｃｎｔ２　　カウント値
ｃｓ１、ｃｓ２　　一致信号
Ｄ１－Ｄ３　　ダイオード
ＤＦ１１　　Ｄフリップフロップ
ｅｆ１、ｅｆ２　　エラーフラグ
ＦＷＲ　　全波整流回路
ＨＣ１１、ＨＣ１２　　保持回路
ｈｓ１１　　期間信号
ｈｓ１２　　保持信号
ｉｎｔ　　割込信号
ＩＯＵ　　ユニット
Ｌ１、Ｌ１１、Ｌ１２、Ｌ２、Ｌ２１、Ｌ２２、Ｌ３　　インダクタ
ＬＥＤ　　ＬＥＤ
Ｌｍ１、Ｌｍ２　　モニタ用インダクタ
ＭＣＵ　　プロセッサシステム
ＭＥＭ　　メモリ
ＭＯＮ　　モニタユニット
ｍｏｎ、ｍｏｎ１－ｍｏｎ４　　フィードバック信号
ＮＭ１－ＮＭ３　　ＮＭＯＳトランジスタ
Ｏ１、Ｏ２　　ＯＲゲート
ＰＥ　　演算コア
ＰＥＲＩ　　周辺回路
ｐｆｃ、ｐｆｃ１、ｐｆｃ２　　ＰＦＣ制御パルス信号
ＰＳＧ　　ＰＦＣ信号生成ユニット
ＰＷＭ　　ＰＷＭ信号生成ユニット
ｐｗｍ　　ＰＷＭ制御パルス信号
ＰＷＲ　　電源回路（制御対象回路）
Ｒ、Ｒ１、Ｒ２、Ｒｍ、Ｒｍ１、Ｒｍ２　　　　抵抗

Claims (7)

  1. 　第１のスイッチに接続された第１のインダクタと、第２のスイッチに接続された第２のインダクタと、を有するＰＦＣ回路を制御するＰＦＣ信号を生成するＰＦＣ信号生成回路であって、
    　前記第１のインダクタのゼロ電流が検出される第１のタイミングに基づいて、カウント値がクリアされるカウンタと、
    　前記第１のタイミングが、周期下限値を下回る場合、当該周期下限値まで待機してから前記カウンタ値をクリアするカウンタクリア制御回路と、
    　前記カウント値がクリアされるタイミングで、前記第１のスイッチをオンにする第１のＰＦＣ信号を出力する第１の制御信号出力部と、
    　前記第２のインダクタのゼロ電流が検出される第２のタイミングに基づいて、前記第２のスイッチをオンにする第２のＰＦＣ信号を出力する第２の制御信号出力部と、を備えるＰＦＣ信号生成回路。
  2. 　前記周期下限値の設定値と、前記カウンタのカウント値とを比較する第１のデジタル比較器を更に備え、
    　前記カウンタクリア制御回路は、前記第１のデジタル比較器の比較結果に基づいて、前記第１のタイミングが、周期下限値を下回っているか否かを判断することを特徴とする請求項１に記載のＰＦＣ信号生成回路。
  3. 　前記ＰＦＣ回路からのフィードバック信号に基づいて決定される前記第１のＰＦＣ信号のパルス幅の設定値と、前記カウンタのカウント値を比較する第２のデジタル比較器を更に備えることを特徴とする請求項１又は２に記載のＰＦＣ信号生成回路。
  4. 　前記ＰＦＣ回路からのフィードバック信号に基づいて決定される前記第２のＰＦＣ信号のパルス幅の設定値をカウントダウンするダウンカウンタを更に備えることを特徴とする請求項１～３のいずれか一項に記載のＰＦＣ信号生成回路。
  5. 　前記フィードバック信号に基づいて決定される前記第１のＰＦＣ信号のパルス幅の設定値と、前記カウンタのカウント値を比較する第２のデジタル比較器を更に備えることを特徴とする請求項４に記載のＰＦＣ信号生成回路。
  6. 　交流電源に接続されたＰＦＣ回路と、
    　前記ＰＦＣ回路を制御するＰＦＣ信号を生成するＰＦＣ信号生成回路と、を備えたＰＦＣ制御システムであって、
    　前記ＰＦＣ回路は、
    　第１のスイッチに接続された第１のインダクタと、
    　第２のスイッチに接続された第２のインダクタと、を備え、
    　前記ＰＦＣ信号生成回路は、
    　前記第１のインダクタのゼロ電流が検出される第１のタイミングに基づいて、カウント値がクリアされるカウンタと、
    　前記第１のタイミングが、周期下限値を下回る場合、当該周期下限値まで待機してから前記カウンタ値をクリアするカウンタクリア制御回路と、
    　前記カウント値がクリアされるタイミングで、前記第１のスイッチをオンにする第１のＰＦＣ信号を出力する第１の制御信号出力部と、
    　前記第２のインダクタのゼロ電流が検出される第２のタイミングに基づいて、前記第２のスイッチをオンにする第２のＰＦＣ信号を出力する第２の制御信号出力部と、を備えるＰＦＣ制御システム。
  7. 　第１のスイッチに接続された第１のインダクタと、第２のスイッチに接続された第２のインダクタと、を有するＰＦＣ回路を制御するＰＦＣ制御方法であって、
    　前記第１のインダクタのゼロ電流が検出される第１のタイミングに基づいて、カウンタのカウント値をクリアし、
    　前記カウント値がクリアされるタイミングで、前記第１のスイッチをオンにし、
    　前記第２のインダクタのゼロ電流が検出される第２のタイミングに基づいて、前記第２のスイッチをオンにし、
    　前記カウンタのカウント値をクリアする際、
    　前記第１のタイミングが、周期下限値を下回る場合、当該周期下限値まで待機してから前記カウンタ値をクリアするＰＦＣ制御方法。
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