WO2012144295A1 - 半導体装置 - Google Patents

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WO2012144295A1
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wiring portion
gate
semiconductor device
power supply
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冨田　和朗
大芦　敏行
佐藤　英則
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Renesas Electronics Corp
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Renesas Electronics Corp
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    • H10D84/85—Complementary IGFETs, e.g. CMOS

Definitions

  • the present invention relates to a semiconductor device, and more particularly to a semiconductor device applied to a logic circuit.
  • a plurality of cells are combined with one inverter circuit as one cell.
  • the power supply wiring and the ground wiring that are spaced apart from each other extend in the X-axis direction.
  • An n-channel field effect transistor and a p-channel field effect transistor are connected in series between the ground wiring and the power supply wiring.
  • the gate wiring portion extends in the Y-axis direction orthogonal to the X-axis direction.
  • the cell size is indicated by pitch and grid.
  • the pitch is the length in the X-axis direction
  • the grid is the length in the Y-axis direction.
  • the length of one pitch and the length of one grid are the same length.
  • one pitch is the minimum pitch of the first wiring, and is a length obtained by combining the wiring width of the first wiring and the interval between the first wirings adjacent to each other.
  • the conventional inverter circuit cells include a 3-pitch 9-grid cell or a 3-pitch 7-grid cell.
  • the minimum pitch of the first wiring is 360 nm
  • the length in the X-axis direction is 1080 nm ( 360 nm ⁇ 3)
  • the length in the Y-axis direction is 2520 nm (360 nm ⁇ 7).
  • Patent Document 1 Japanese Patent Application Laid-Open No. 11-330461
  • Patent Document 2 Japanese Patent Application Laid-Open No. 05-198593
  • JP 11-330461 A Japanese Patent Laid-Open No. 05-198593
  • the present invention has been made as part of its development, and an object thereof is to provide a semiconductor device capable of reducing the size of cells constituting a logic circuit.
  • a semiconductor device is a semiconductor device including an inverter circuit in which complementary switching elements are connected in series between a power supply potential and a ground potential, the semiconductor substrate having a main surface, and a power supply A power supply wiring to which a potential is applied, a ground wiring to which a ground potential is applied, an element formation region for a complementary switching element, and a gate wiring portion are included.
  • the power supply wiring is formed on the surface of the semiconductor substrate and extends in parallel with the first direction.
  • the ground wiring is formed on the surface of the semiconductor substrate, and extends parallel to the first direction at a distance from the power supply wiring in a second direction orthogonal to the first direction.
  • the element formation regions are respectively defined by element isolation insulating films in the region of the semiconductor substrate sandwiched between the power supply wiring and the ground wiring.
  • the gate wiring portion is formed so as to cross the element formation region.
  • the gate wiring portion includes a first gate wiring portion and a second gate wiring portion.
  • the first gate wiring portion is formed in parallel to the second direction from one side to the other side where the power supply wiring and the ground wiring are respectively arranged, and extends to a predetermined position in the element formation region.
  • the second gate wiring portion is formed in parallel to a third direction obliquely intersecting the second direction from the first gate wiring portion to the other side, and between the element formation region and the element isolation insulating film. As a boundary, it extends so as to straddle a boundary parallel to the first direction.
  • a semiconductor device includes a semiconductor substrate having a main surface, an element formation region, and a gate wiring portion.
  • the element formation region is defined by an element isolation insulating film in the semiconductor substrate.
  • the gate wiring portion is formed so as to cross the element formation region.
  • the gate wiring portion includes a first gate wiring portion and a second gate wiring portion.
  • the first gate wiring portion is formed in a direction orthogonal to the direction in which the boundary extends toward the boundary between the element formation region and the element isolation insulating film, and extends to a predetermined position in the element formation region. .
  • the second gate wiring portion is bent from the first gate wiring portion and extends so as to cross the boundary diagonally.
  • the area of the semiconductor device can be reduced by reducing the cell size.
  • the area of the semiconductor device can be reduced by reducing the size of the cell.
  • FIG. 3 is a cross-sectional view taken along a cross-sectional line III-III shown in FIG. 2 in the same embodiment.
  • FIG. 4 is a partially enlarged plan view showing a gate wiring portion and its periphery in the same embodiment. It is a top view which shows the cell of the inverter circuit in the semiconductor device which concerns on a comparative example.
  • FIG. 8 is a sectional view taken along section line VIII-VIII shown in FIG. 7 in the embodiment.
  • FIG. 4 is a partially enlarged plan view showing a gate wiring portion and its periphery in the same embodiment.
  • it is a top view for comparing the size of the cell of the inverter circuit which concerns on the embodiment, and the cell of the inverter circuit which concerns on a comparative example.
  • FIG. 12 is a cross sectional view taken along a cross sectional line XII-XII shown in FIG. 11 in the embodiment.
  • FIG. 4 is a partially enlarged plan view showing a gate wiring portion and its periphery in the same embodiment. In the embodiment, it is a top view for comparing the size of the cell of the inverter circuit which concerns on the embodiment, and the cell of the inverter circuit which concerns on a comparative example.
  • FIG. 12 is a cross sectional view taken along a cross sectional line XII-XII shown in FIG. 11 in the embodiment.
  • FIG. 4 is a partially enlarged plan view showing a gate wiring portion and its periphery in the same embodiment. In the embodiment, it is a top view for comparing the size of the cell of the inverter circuit which concerns on the embodiment, and the cell of the inverter circuit which concerns on a comparative example.
  • FIG. 12 is a cross sectional view taken along a cross sectional line XII-X
  • FIG. 11 is a plan view showing a gate design pattern of the gate wiring body according to the second embodiment for explaining optical proximity effect correction related to a mask pattern for patterning the gate wiring body in the gate wiring part in the embodiment.
  • the optical proximity effect correction is applied to the gate design pattern of the gate wiring body according to the second embodiment for explaining the optical proximity effect correction related to the mask pattern for patterning the gate wiring body in the gate wiring portion. It is a top view which shows the performed gate mask pattern.
  • FIG. 10 is a plan view showing a gate design pattern of the gate wiring body according to the third embodiment for explaining optical proximity effect correction related to a mask pattern for patterning the gate wiring body in the gate wiring part in the same embodiment; .
  • the optical proximity effect correction is applied to the gate design pattern of the gate wiring body according to the third embodiment to explain the optical proximity effect correction related to the mask pattern for patterning the gate wiring body in the gate wiring portion.
  • FIG. 5 is a partially enlarged plan view showing an example of a reference gate mask pattern when optical proximity effect correction is performed on the gate design pattern of the gate wiring body in the embodiment. In the same embodiment, it is a top view which shows the array which has arrange
  • FIG. 5 is a first partial enlarged plan view showing an example of a gate mask pattern obtained by further correcting the reference gate mask pattern by the arrangement pattern of the gate wiring portion in the embodiment.
  • FIG. 10 is a second partial enlarged plan view showing an example of a gate mask pattern obtained by further correcting the reference gate mask pattern by the arrangement pattern of the gate wiring portion in the embodiment.
  • inverter circuit which is a basic (unit) for constructing a logic circuit, as shown in FIG. 1, a p-channel field effect transistor QP and an n-channel type transistor are provided between a power supply potential (Vcc) and a ground potential.
  • a field effect transistor QN is connected in series.
  • a semiconductor device including a gate wiring portion capable of reducing the cell size of the inverter circuit INV will be specifically described.
  • Embodiment 1 In the first embodiment, a semiconductor device in which a gate wiring portion is bent twice will be described. As shown in FIGS. 2 and 3, two element formation regions PER and NER (active regions) that are electrically insulated from each other by the element isolation insulating film EB are defined on the surface of the semiconductor substrate SUB in the cell of the inverter circuit. Has been. In one element formation region PER, an N well NW is formed from the surface to a predetermined depth. In the other element formation region NER, a P well PW is formed from the surface thereof to a predetermined depth.
  • a tap portion TA to which a power supply potential is applied and a p-channel region PC in which a channel of a p-channel field effect transistor is formed are formed.
  • N + impurity region NT is formed from the surface of N well NW to a predetermined depth.
  • the tap part TA is formed in a region immediately below the power supply line VM which will be described later.
  • a tap portion TB to which a ground potential is applied and an n channel region NC in which a channel of an n channel type field effect transistor is formed are formed.
  • a P + impurity region PT is formed from the surface of the P well PW to a predetermined depth.
  • the tap portion TB is formed directly below the ground wiring EM described later.
  • the gate wiring portion GHB is formed so as to cross the element formation region PER and the element formation region NER.
  • a gate wiring body GH of a polysilicon film having a thickness of about 200 nm is formed on the gate insulating film GZ having a thickness of about 3 nm.
  • the width (gate length direction) of the gate wiring body GH is, for example, about 100 nm.
  • a metal silicide film GMS such as cobalt silicide having a film thickness of about 15 nm is formed on the upper surface of the gate wiring body GH.
  • a sidewall insulating film GS having a film thickness of about 60 nm made of a laminated film of a silicon oxide film and a silicon nitride film is formed.
  • the length of each of the element formation region PER and the element formation region NER in the Y-axis direction is, for example, 0.4 ⁇ m.
  • the portion of the gate wiring portion GHB that crosses the element formation region PER is the gate electrode portion GEP of the p-channel field effect transistor QP. Further, in the element formation region PER, one side portion and the other side portion across the gate electrode portion GEP are respectively provided with a P + impurity region PF serving as a source / drain from the surface over a predetermined depth. Is formed.
  • the portion of the gate wiring portion GHB that crosses the element formation region NER becomes the gate electrode portion GEN of the n-channel field effect transistor QN. Further, in the element formation region NER, the portion on one side and the portion on the other side across the gate electrode portion GEN have N + impurity regions NF to be a source and a drain over a predetermined depth from the surface, respectively. Is formed.
  • a metal silicide film PMS such as a cobalt silicide film is formed on the surface of the N + impurity region NT located in the tap portion TA and the surface of the P + impurity region PF located in the p channel region PC.
  • a metal silicide film NMS such as a cobalt silicide film is also formed on the surface of the P + impurity region PT located in the tap portion TB and the surface of the N + impurity region NF located in the n-channel region NC.
  • a first interlayer insulating film DF1 having a thickness of about 500 nm is formed on the semiconductor substrate SUB so as to cover the gate wiring portion GHB by a chemical mechanical polishing process.
  • a contact hole CH exposing the metal silicide film NMS is formed in the portion of the first interlayer insulating film DF1 located in the tap portion TA.
  • a contact hole CH exposing the metal silicide film NMS is formed in the portion of the first interlayer insulating film DF1 located in the p-channel region PC.
  • a contact hole CH exposing the metal silicide film PMS is formed in the portion of the first interlayer insulating film DF1 located in the tap portion TB.
  • a contact hole CH exposing the metal silicide film PMS is formed in the portion of the first interlayer insulating film DF1 located in the n channel region NC.
  • a plug PL including a barrier metal layer BM1 and a buried metal layer PM is formed.
  • the barrier metal layer BM1 for example, titanium nitride having a thickness of about 10 nm is laminated on titanium having a thickness of 10 nm.
  • tungsten is formed as the metal layer PM.
  • a power supply wiring VM to which a power supply potential is applied is formed on the surface of the portion of the first interlayer insulating film DF1 located in the tap portion TA.
  • the power supply wiring VM is electrically connected to one source / drain (metal silicide film PMS) of the p-channel field effect transistor through the plug PL.
  • a power supply potential (for example, 1.5 V) is applied to N well NW by power supply wiring VM.
  • a ground wiring EM to which a ground potential is applied is formed on the surface of the portion of the first interlayer insulating film DF1 located in the tap portion TB.
  • the ground wiring is electrically connected to one source / drain (metal silicide film NMS) of the n-channel field effect transistor through the plug PL.
  • a ground potential (0 V) is applied to the P well PW by the ground wiring EM.
  • the power supply wiring VM and the ground wiring EM each extend in parallel in the X-axis direction (first direction). Further, the power supply wiring VM and the ground wiring EM are spaced from each other in the Y-axis direction orthogonal to the X-axis.
  • First metal interconnection M1 is formed to extend between the surface of the portion of first interlayer insulating film DF1 located in p channel region PC and the surface of the portion of first interlayer insulating film DF1 located in n channel region NC.
  • the first metal wiring M1 connects the other source / drain (metal silicide film PMS) of the p-channel field effect transistor and the other source / drain (metal silicide film NMS) of the n-channel field effect transistor to the plug PL. Electrical connection through
  • Each of the power supply wiring VM, the ground wiring EM, and the first metal wiring M1 has a structure in which a barrier metal layer BM2, a metal layer ML, and a cap metal layer CM are laminated.
  • a barrier metal layer BM2 for example, titanium nitride having a thickness of about 20 nm is laminated on titanium having a thickness of 10 nm.
  • the metal layer ML for example, an aluminum film having a thickness of about 220 nm is formed.
  • the cap metal layer CM for example, titanium nitride having a thickness of about 20 nm is laminated on titanium having a thickness of 10 nm.
  • a second interlayer insulating film DF2 is formed on the first interlayer insulating film DF1 so as to cover the power supply wiring VM, the ground wiring EM, and the first metal wiring M1.
  • the gate wiring part GHB includes a first gate wiring part GHB1 including a first gate electrode part GEB1, a second gate wiring part GHB2 including a second gate electrode part GEB2, and a third gate wiring part. GHB3.
  • the first gate wiring portion GHB1 including the first gate electrode portion GEB1 is formed in parallel to the Y-axis direction (second direction) toward the power supply wiring VM and extends to a predetermined position in the element formation region PER. is doing.
  • the second gate wiring portion GHB2 including the second gate electrode portion GEB2 is formed in parallel to a direction (third direction) bent obliquely with respect to the Y-axis direction from the first gate wiring portion GHB1 to the power supply wiring VM side. Thus, it extends so as to straddle the boundary between the element formation region PER and the element isolation insulating film EB, which is parallel to the X-axis direction (first direction).
  • the third gate wiring portion GHB3 further extends in parallel with the Y-axis direction (second direction) from the second gate wiring portion GHB2 to the power supply wiring VM side.
  • the portion of the gate wiring portion GHB that crosses the element formation region NER is similar to the portion that crosses the element formation region PER, and the first gate wiring portion GHB1, the second gate wiring portion GHB2, and the third Gate wiring portions (see FIG. 2) respectively corresponding to the gate wiring portions GHB3 are provided.
  • the cell size of the inverter circuit can be made smaller than the cell size of the conventional inverter circuit by bending the gate wiring portion GHB. This will be described.
  • element formation regions JPER and JNER are respectively defined by the element isolation insulating film JEB.
  • the power supply wiring JVM and the ground wiring extend in the X-axis direction with a space therebetween.
  • a gate wiring portion JGHB is formed in the Y-axis direction orthogonal to the X-axis direction. In the gate wiring portion JGHB, the portion crossing the element forming region JPER that becomes the gate electrode portion JGEP and the portion crossing the element forming region JNER that becomes the gate electrode portion JGEN extend in parallel to the Y-axis direction without bending.
  • the gate wiring portion JGHB is electrically connected to the first metal wiring JM1 through the plug JPL.
  • the power supply wiring JVM is electrically connected to one source / drain (metal silicide film JPMS) of the p-channel type field effect transistor JQP via the plug JPL.
  • the ground wiring JEM is electrically connected to one source / drain (metal silicide film JNMS) of the n-channel field effect transistor JQN through the plug JPL.
  • the other source / drain (metal silicide film JPMS) of the p-channel field effect transistor JQP and the other source / drain (metal silicide film JNMS) of the n-channel field effect transistor JQN are connected to the first metal wiring JM1. And electrically connected via a plug JPL.
  • two first metal wirings JM1 are formed in parallel to the Y-axis direction with a gap therebetween.
  • a plug JPL that electrically connects one first metal wiring JM1 and the gate wiring portion JGHB is formed.
  • a plug JPL is formed to electrically connect the other first metal wiring JM1 and the source / drain of each of the two field effect transistors JQP and JQN.
  • a length (three pitches) of three times the pitch of the first metal wiring JM1 is required in the X-axis direction.
  • the pitch is a minimum pitch of the first metal wiring, and is a length obtained by combining the wiring width of the first metal wiring and the interval between the first metal wirings adjacent to each other.
  • a length of 6 grids is required in the Y-axis direction. The length of one grid is the same as the length of one pitch.
  • the gate wiring portion JGHB has a predetermined wiring width or the like (shape) in order to exhibit desired performance as a field effect transistor. It is necessary to cross the formation region JPER and the element formation region JNER.
  • the wiring width of the gate wiring portion JGHB may be increased or decreased due to variations in manufacturing of the semiconductor device. Moreover, the position may shift. In view of such manufacturing variations, as shown in FIG. 5, in the gate wiring portion JGHB, beyond the element formation region JPER, beyond the boundary between the element formation region JPER and the element isolation insulating film JEB, It is necessary to extend a predetermined length (length JD1) on the element isolation insulating film JEB. The same applies to the gate wiring portion JGHB crossing the element formation region JNER because of the symmetry of the pattern.
  • the extension part (length JD1) of the gate wiring part JGHB has the following restrictions.
  • the element forming region JPER located immediately below the power supply wiring JVM and the element forming region JPER where the channel of the field effect transistor JQP is formed cover the N + impurity region NJT and the P + impurity region JPF.
  • a metal silicide film JPMS is formed on the surface. That is, the metal silicide film JPMS is formed so as to cover the boundary between the N + impurity region JNT and the P + impurity region JPF, which is called a batting diffusion JBDV (JBDE).
  • the gate wiring portion JGHB (the extended portion (length JD1) of the gate wiring portion JGHB) is formed so as to overlap the batting diffusion in a planar manner due to manufacturing variations of the semiconductor device
  • the metal The region (width) of the silicide film JPMS is further narrowed, and there is a concern about disconnection of the metal silicide film JPMS. This is similarly a concern for the batting diffusion JBDE due to the symmetry of the pattern.
  • the extended portion (length JD1) of the gate wiring portion JGHB is planarly formed on the portion of the element formation region JPER where the batting diffusion is located. In order not to overlap, it is necessary that the distance between the two is separated by a predetermined distance JD2. Therefore, in the semiconductor device according to the comparative example, it is not easy to reduce the length of the cell of the inverter circuit, particularly in the X-axis direction.
  • the gate wiring portion GHB includes the first gate wiring portion GHB1, the second gate wiring portion GHB2, and the third gate wiring portion GHB3. ing.
  • the second gate wiring portion GHB2 is formed in parallel to a direction (third direction) bent obliquely with respect to the Y-axis direction from the first gate wiring portion GHB1 to the power supply wiring VM side. It extends so as to straddle the boundary between the element formation region PER and the element isolation insulating film EB, which is parallel to the (first direction).
  • the third gate wiring portion GHB3 further extends in parallel with the Y-axis direction (second direction) from the second gate wiring portion GHB2 to the power supply wiring VM side.
  • the length JXL in the X-axis direction is 3 pitches and the length JYL in the Y-axis direction is 7 grids.
  • the length XL in the X-axis direction is 2 pitches
  • the length YL in the Y-axis direction is 6 grids
  • the area occupied by the cells of the inverter circuit is about 57. % Can be reduced.
  • the semiconductor device according to the comparative example of 3 pitches and 7 grids has a length in the X axis direction of 1080 nm (360 nm ⁇ 3) and a length in the Y axis direction. Is 2520 nm (360 nm ⁇ 7).
  • the length in the X-axis direction is 720 nm (360 nm ⁇ 2)
  • the length in the Y-axis direction is 2160 nm (360 nm ⁇ 6).
  • the gate wiring portion GHB does not overlap the element forming region PER in plan view, so that there is no concern that the metal silicide film PMS is disconnected in the batting diffusion BDV.
  • the length in the X-axis direction (2 grids) is left as it is, and the length in the Y-axis direction (grid) is used as the N well NW or P well.
  • the length of the PW in the Y-axis direction may be extended by 1 grid to 7 grids, or may be extended by 2 grids to 8 grids.
  • the numerical values such as the film thickness given in the above-described embodiment are merely examples, and are not limited to these.
  • the numerical value of 360 nm given as the pitch value is an example, and the pitch may be, for example, 400 nm or 480 nm.
  • the pitch value any value that can be subjected to photolithography in the range of 240 nm to 1000 nm can be applied.
  • the gate wiring portion GHB includes a first gate wiring portion GHB1 including the first gate electrode portion GEB1, and a second gate wiring portion GHB2 including the second gate electrode portion GEB2. It has.
  • the first gate wiring portion GHB1 including the first gate electrode portion GEB1 is formed in parallel to the Y-axis direction (second direction) toward the power supply wiring VM and extends to a predetermined position in the element formation region PER. is doing.
  • the second gate wiring portion GHB2 including the second gate electrode portion GEB2 is formed in parallel to a direction (third direction) bent obliquely with respect to the Y-axis direction from the first gate wiring portion GHB1.
  • the element isolation insulating film EB is further extended to the power supply wiring VM side beyond the boundary between the PER and the element isolation insulating film EB.
  • the angle ⁇ at which the second gate wiring portion GHB2 bends with respect to the first gate wiring portion GHB1 is, for example, about 45 °.
  • the second gate wiring portion GHB2 a pattern in which the width of the gate wiring portion GHB gradually narrows is adopted as the pattern of the terminal portion. Since the configuration other than this is the same as the configuration of the semiconductor device described above (see FIGS. 2 and 3), the same members are denoted by the same reference numerals and description thereof will not be repeated.
  • the gate wiring portion GHB includes a first gate wiring portion GHB1 and a second gate wiring portion GHB2.
  • the second gate wiring portion GHB2 is formed in parallel with the first gate wiring portion GHB1 in a direction (third direction) bent obliquely with respect to the Y-axis direction, and the element formation region PER and the element isolation insulating film
  • the element isolation insulating film EB is further extended to the power supply wiring VM side beyond the boundary with the EB.
  • the length JXL in the X-axis direction is 3 pitches, and the length in the Y-axis direction.
  • JYL is 7 grids
  • the length XL in the X-axis direction is 2 pitches
  • the length YL in the Y-axis direction is 6 grids
  • the inverter The area occupied by the cells of the circuit can be reduced by about 57%.
  • the second gate wiring portion GHB2 is gradually separated from the portion of the element formation region PER where the batting diffusion BDV is located, and the metal silicide film PMS is reliably prevented from being disconnected in the batting diffusion BDV. can do. The same applies to the side where the batting diffusion BDE is located due to the symmetry of the pattern.
  • the second gate wiring portion GHB2 is bent obliquely with respect to the Y-axis direction from the first gate wiring portion GHB1 and crosses the boundary between the element formation region PER and the element isolation insulating film EB. Extending in the third direction toward the power supply wiring VM. The same can be said for the gate wiring portion crossing the element formation region NER due to the symmetry of the pattern.
  • the width (length in the extending direction) of the gate wiring body can be increased, and the current driving capability is increased. Can do.
  • the gate width in the region where the second gate wiring portion GHB2 is located can be increased by about 1.4 times ( ⁇ 2).
  • the current driving capability of the n (p) channel type field effect transistor can be increased.
  • Embodiment 3 In the third embodiment, a second example of a semiconductor device in which a gate wiring portion is bent once will be described.
  • the gate wiring portion GHB includes a first gate wiring portion GHB1 including the first gate electrode portion GEB1, and a second gate wiring portion GHB2 including the second gate electrode portion GEB2. It has.
  • the first gate wiring portion GHB1 including the first gate electrode portion GEB1 is formed in parallel to the Y-axis direction (second direction) toward the power supply wiring VM and extends to a predetermined position in the element formation region PER. is doing.
  • the second gate wiring portion GHB2 including the second gate electrode portion GEB2 is formed in parallel to a direction (third direction) bent obliquely with respect to the Y-axis direction from the first gate wiring portion GHB1.
  • the element isolation insulating film EB is further extended to the power supply wiring VM side beyond the boundary between the PER and the element isolation insulating film EB.
  • the angle ⁇ at which the second gate wiring portion GHB2 bends with respect to the first gate wiring portion GHB1 is, for example, about 45 °.
  • the second gate wiring portion GHB2 terminates at an end portion (end surface) orthogonal to the direction in which the second gate wiring portion extends. Since the configuration other than this is the same as the configuration of the semiconductor device described above (see FIGS. 7, 8, and 9), the same members are denoted by the same reference numerals, and description thereof will not be repeated.
  • the gate wiring portion GHB includes a first gate wiring portion GHB1 and a second gate wiring portion GHB2.
  • the second gate wiring portion GHB2 is formed in parallel with the first gate wiring portion GHB1 in a direction (third direction) bent obliquely with respect to the Y-axis direction, and the element formation region PER and the element isolation insulating film
  • the element isolation insulating film EB is further extended to the power supply wiring VM side beyond the boundary with the EB.
  • the length JXL in the X-axis direction is 3 pitches, and the Y-axis Whereas the length JYL in the direction is 7 grids, the length XL in the X-axis direction is 2 pitches and the length YL in the Y-axis direction is 6 grids in the semiconductor device according to the embodiment described above.
  • the area occupied by the cells of the inverter circuit can be reduced by about 57%.
  • the second gate wiring portion GHB2 is gradually separated from the portion of the element formation region PER where the batting diffusion BDV is located, and the metal silicide film PMS is reliably prevented from being disconnected in the batting diffusion BDV. can do. The same applies to the side where the batting diffusion BDE is located due to the symmetry of the pattern.
  • the second gate wiring portion GHB2 is bent obliquely with respect to the Y-axis direction from the first gate wiring portion GHB1 and crosses the boundary between the N well NW and the element isolation insulating film EB. It extends in the third direction toward the power supply wiring VM. The same can be said for the gate wiring portion crossing the element formation region NER due to the symmetry of the pattern.
  • the width (length in the extending direction) of the gate wiring body can be increased, and the current driving capability is increased. Can do.
  • the gate wiring portion is arranged in the element forming region PER (PER).
  • the pattern (shape) of the gate wiring portion substantially depends on the patterning of the gate wiring body.
  • the gate wiring body is patterned by, for example, forming a resist pattern on a polysilicon film or the like by photolithography and etching the polysilicon film or the like using the resist pattern as a mask.
  • the photomask of the gate wiring body used in this photoengraving process is manufactured based on the data of the gate mask pattern, and the gate mask pattern is obtained based on the gate design pattern of the gate wiring body.
  • processing for correcting the data of the gate design pattern is performed so that the resist pattern actually formed approaches the shape of the gate design pattern. This process is called optical proximity correction (OPC: Optical Proximity Correction).
  • the cell of the inverter circuit described in the second and third embodiments has a bent second gate wiring portion. Therefore, a photomask (gate mask pattern) used for patterning of the gate electrode portion (gate wiring body) including the second gate wiring portion and the optical proximity effect correction will be described.
  • FIG. 15 shows the gate design pattern GDP of the gate wiring body GH of the cell of the inverter circuit according to the second embodiment
  • FIG. 16 shows the gate mask pattern GMP obtained by performing optical proximity effect correction on the gate design pattern GDP.
  • An example is shown.
  • the width of the gate wiring main body GH is gradually reduced at the end portion (inside the dotted line frame A) of the gate design pattern GDP. There are two end edges.
  • the gate mask pattern GMP is a pattern in which the gate design pattern GDP is expanded outward by a predetermined distance as a whole, including its terminal portion.
  • FIG. 17 shows a gate design pattern GDP of the gate wiring body GH of the semiconductor device according to the third embodiment.
  • FIG. 18 shows a gate mask pattern GMP obtained by performing optical proximity effect correction on the gate design pattern GDP.
  • An example is shown.
  • One end side orthogonal to is arranged. That is, the terminal side corresponding to the end surface in the direction orthogonal to the direction in which the gate wiring main body extends is arranged.
  • the gate design pattern GDP is a pattern that is expanded outward by a predetermined distance as a whole.
  • the end portion is greatly retracted from the position corresponding to the end portion of the gate design pattern. Is suppressed.
  • a pattern more faithful to the gate design pattern can be formed as the gate wiring body.
  • the layout of a logic circuit constructed by combining a plurality of cells there are places where the bent second gate wiring portions are close to each other and places where they are not, depending on how the cells are arranged.
  • processing for further correcting the gate design pattern data is performed so that the hammerhead pattern is physically drawn (MPD (Mask Pattern Data). Specification) processing). That is, a process of retreating a part of the patterns so that the two hammer head patterns approaching each other are separated from each other according to the approach mode.
  • a gate mask pattern GMP (GHH) shown in FIG. 19 is assumed as a gate mask pattern including a standard (reference) hammerhead pattern by optical proximity effect correction.
  • a layout shown in FIG. 20 is assumed as an array in which cells of a plurality of inverter circuits are arranged.
  • the gate mask is formed by retreating the sides facing each other from the reference gate mask pattern GMP while leaving the sides not facing each other as they are.
  • the data is corrected so as to be the pattern GMP1.
  • the data is corrected so that the gate mask pattern GMP2 in which the sides facing each other are retreated from the reference gate mask pattern GMP. .
  • the gate mask pattern GMP (refer to FIG. 19) is used as it is as the gate mask pattern. Become a pattern.
  • MPD processing By performing such processing (MPD processing), it is possible to reliably draw a gate mask pattern in which the terminal portion of the gate wiring body has a hammerhead pattern on the photomask. As a result, a gate wiring body more faithful to the gate design pattern can be formed as a logic circuit. As a result, the logic circuit can be stably operated.
  • the angle ⁇ at which the second gate wiring portion GHB2 bends with respect to the first gate wiring portion GHB1 is 45 ° has been described as an example.
  • the angle ⁇ is preferably 45 ° when the gate mask pattern of the gate wiring body is formed by electronic drawing.
  • the angle ⁇ is not limited to 45 °, and may be in the range of 20 ° to 80 °.
  • the second gate wiring portion is Y in order to secure a length extending from the element formation region to the element isolation insulating film as the second gate wiring portion. Since it approaches the axial direction, the length in the grid direction becomes disadvantageous in terms of layout.
  • the second gate wiring portion GHB2 approaches the element forming region near the batting diffusion BDV (BDE)
  • the region where the metal silicide film is formed is narrowed due to manufacturing variations. There is concern that the resistance will rise.
  • the second gate wiring portion approaches the X-axis direction, and when the gate wiring portions of adjacent cells approach each other, the short margin disappears.
  • the numerical values such as the film thickness and dimensions given in each embodiment are examples, and are not limited to these.
  • the structure of the gate wiring portion parallel to the Y-axis direction and the structure of the power supply wiring and ground wiring parallel to the X-axis direction are mathematically parallel to the Y (X) axis direction. It is not intended to be a structure, but includes manufacturing errors.
  • the angle formed by the second gate wiring portion with respect to the first gate wiring portion is not intended to be a mathematically exact angle, and this also naturally includes manufacturing errors.
  • the semiconductor device including the gate wiring portion described above is not limited to the cell of the inverter circuit, and can be applied to a semiconductor device including a gate wiring portion that crosses the element formation region.
  • the present invention can contribute to miniaturization of a semiconductor device provided with a logic circuit or the like.
  • INV inverter circuit QP p-channel field effect transistor, QN n-channel field effect transistor, SUB semiconductor substrate, EB element isolation insulating film, PER element formation area, NER element formation area, NW N well, PW P well, PC p Channel region, NC n channel region, PF P + impurity region, PMS metal silicide film, NF N + impurity region, NMS metal silicide film, GHB gate wiring part, GHB1 first gate wiring part, GHB2 second gate wiring part, GHB3 third Gate wiring part, GH gate wiring main body, GZ gate insulating film, GS sidewall insulating film, GMS metal silicide film, GEP gate electrode part, GEN gate electrode part, TA tap part, NT N + impurity region, TB tap part, P P + impurity region, BDV butting diffusion, BDE butting diffusion, DF1, first interlayer insulating film, DF2, second interlayer insulating film, CH contact hole, PL plug, BM1, barrier

Landscapes

  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
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  • General Engineering & Computer Science (AREA)

Abstract

　ゲート配線部（ＧＨＢ）は、第１ゲート配線部（ＧＨＢ１）、第２ゲート配線部（ＧＨＢ２）および第３ゲート配線部（ＧＨＢ３）を備えている。第１ゲート配線部（ＧＨＢ１）は、電源配線側へ、Ｙ軸方向に平行に形成されて、素子形成領域（ＰＥＲ）内の所定の位置まで延在している。第２ゲート配線部（ＧＨＢ２）は、第１ゲート配線部（ＧＨＢ１）から電源配線側へ、Ｙ軸方向に対して斜めに屈曲する方向に平行に形成されて、Ｘ軸方向に平行な、素子形成領域（ＰＥＲ）と素子分離絶縁膜（ＥＢ）との境界を跨ぐように延在している。第３ゲート配線部（ＧＨＢ３）は、第２ゲート配線部（ＧＨＢ２）から電源配線の側へ、Ｙ軸方向に平行にさらに延在している。

Description

半導体装置
　本発明は半導体装置に関し、特に、ロジック回路に適用される半導体装置に関するものである。
　ロジック回路等では、一つのインバータ回路を一つのセルとして、複数のセルが組み合わせられている。インバータ回路のセルでは、Ｘ－Ｙ平面にセルが配置されるとすると、互いに間隔を隔てられた電源配線と接地配線とがそれぞれＸ軸方向に延在している。その接地配線と電源配線との間に、ｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタとが直列に接続されている。また、Ｘ軸方向と直交するＹ軸方向にゲート配線部が延在する。
　セルのサイズは、ピッチとグリッドによって示される。ピッチはＸ軸方向の長さとされ、グリッドはＹ軸方向の長さとされる。１ピッチの長さと１グリッドの長さとは同じ長さである。通常、１ピッチは、第１配線の最小ピッチとされており、第１配線の配線幅と、互いに隣接する第１配線間の間隔とを合わせた長さとされる。
　従来のインバータ回路のセルには、３ピッチ９グリッドのセル、あるいは、３ピッチ７グリッドのセル等がある。ここで、たとえば、第１配線の配線幅Ｌを１８０ｎｍとし、間隔Ｓを１８０ｎｍとすると、第１配線の最小ピッチは３６０ｎｍとなり、３ピッチ７グリッドのセルでは、Ｘ軸方向の長さが１０８０ｎｍ（３６０ｎｍ×３）となり、Ｙ軸方向の長さが２５２０ｎｍ（３６０ｎｍ×７）となる。なお、このようなインバータ回路のセルに適用される電界効果トランジスタを開示した文献として、たとえば、特開平１１－３３０４６１号公報（特許文献１）および特開平０５－１９８５９３号公報（特許文献２）がある。
特開平１１－３３０４６１号公報 特開平０５－１９８５９３号公報
　近年、電子機器等の小型化に対応するために、ロジック回路を備えた半導体装置にも微細化が求められている。本発明は、その開発の一環でなされたものであり、その目的は、ロジック回路を構成するセルの縮小化が図られる半導体装置を提供することである。
　本発明の一実施の形態に係る半導体装置は、電源電位と接地電位との間に相補型スイッチング素子を直列に接続したインバータ回路を含む半導体装置であって、主表面を有する半導体基板と、電源電位が印加される電源配線と、接地電位が印加される接地配線と、相補型スイッチング素子のための素子形成領域と、ゲート配線部とを有している。電源配線は半導体基板の表面上に形成され、第１の方向に平行に延在する。接地配線は半導体基板の表面上に形成され、電源配線に対して第１の方向と直交する第２の方向に距離を隔てて第１の方向に平行に延在する。素子形成領域は、電源配線と接地配線とによって挟まれた半導体基板の領域において素子分離絶縁膜によってそれぞれ規定されている。ゲート配線部は素子形成領域を横切るように形成されている。ゲート配線部は、第１ゲート配線部と第２ゲート配線部とを備えている。第１ゲート配線部は、電源配線および接地配線がそれぞれ配置されている側のうち一方の側から他方の側へ第２の方向に平行に形成されて、素子形成領域内における所定の位置まで延在している。第２ゲート配線部は、第１ゲート配線部から他方の側へ、第２の方向に対して斜めに交差する第３の方向に平行に形成されて、素子形成領域と素子分離絶縁膜との境界として第１の方向に平行な境界を跨ぐように延在している。
　本発明の他の実施の形態に係る半導体装置は、主表面を有する半導体基板と素子形成領域とゲート配線部とを有している。素子形成領域は、半導体基板において素子分離絶縁膜によって規定されている。ゲート配線部は、素子形成領域を横切るように形成されている。ゲート配線部は、第１ゲート配線部と第２ゲート配線部とを備えている。第１ゲート配線部は、素子形成領域と素子分離絶縁膜との境界に向かって境界が延在する方向と直交する方向に形成されて、素子形成領域内における所定の位置まで延在している。第２ゲート配線部は、第１ゲート配線部から屈曲して境界を斜めに跨ぐように延在している。
　本発明の一実施の形態に係る半導体装置によれば、セルの縮小化を図って、半導体装置として占有面積を低減することができる。
　本発明の他の実施の形態に係る半導体装置によれば、セルの縮小化を図って、半導体装置として占有面積を低減することができる。
本発明の各実施の形態に係る半導体装置におけるインバータ回路を示す回路図である。 本発明の実施の形態１に係る半導体装置におけるインバータ回路のセルを示す平面図である。 同実施の形態において、図２に示す断面線ＩＩＩ－ＩＩＩにおける断面図である。 同実施の形態において、ゲート配線部とその周辺を示す部分拡大平面図である。 比較例に係る半導体装置におけるインバータ回路のセルを示す平面図である。 同実施の形態において、同実施の形態に係るインバータ回路のセルと比較例に係るインバータ回路のセルとのサイズを比較するための平面図である。 本発明の実施の形態２に係る半導体装置におけるインバータ回路のセルを示す平面図である。 同実施の形態において、図７に示す断面線ＶＩＩＩ－ＶＩＩＩにおける断面図である。 同実施の形態において、ゲート配線部とその周辺を示す部分拡大平面図である。 同実施の形態において、同実施の形態に係るインバータ回路のセルと比較例に係るインバータ回路のセルとのサイズを比較するための平面図である。 本発明の実施の形態３に係る半導体装置におけるインバータ回路のセルを示す平面図である。 同実施の形態において、図１１に示す断面線ＸＩＩ－ＸＩＩにおける断面図である。 同実施の形態において、ゲート配線部とその周辺を示す部分拡大平面図である。 同実施の形態において、同実施の形態に係るインバータ回路のセルと比較例に係るインバータ回路のセルとのサイズを比較するための平面図である。 同実施の形態において、ゲート配線部におけるゲート配線本体をパターニングするためのマスクパターンに関する光近接効果補正を説明するための、実施の形態２に係るゲート配線本体のゲート設計パターンを示す平面図である。 同実施の形態において、ゲート配線部におけるゲート配線本体をパターニングするためのマスクパターンに関する光近接効果補正を説明するための、実施の形態２に係るゲート配線本体のゲート設計パターンに光近接効果補正を行ったゲートマスクパターンを示す平面図である。 同実施の形態において、ゲート配線部におけるゲート配線本体をパターニングするためのマスクパターンに関する光近接効果補正を説明するための、実施の形態３に係るゲート配線本体のゲート設計パターンを示す平面図である。 同実施の形態において、ゲート配線部におけるゲート配線本体をパターニングするためのマスクパターンに関する光近接効果補正を説明するための、実施の形態３に係るゲート配線本体のゲート設計パターンに光近接効果補正を行ったゲートマスクパターンを示す平面図である。 同実施の形態において、ゲート配線本体のゲート設計パターンに光近接効果補正を行なった場合における、基準とするゲートマスクパターンの一例を示す部分拡大平面図である。 同実施の形態において、複数のセルを配置させたアレイを示す平面図である。 同実施の形態において、ゲート配線部の配置パターンによって、基準とするゲートマスクパターンに対してさらに補正を行ったゲートマスクパターンの一例を示す第１の部分拡大平面図である。 同実施の形態において、ゲート配線部の配置パターンによって、基準とするゲートマスクパターンに対してさらに補正を行ったゲートマスクパターンの一例を示す第２の部分拡大平面図である。
　ロジック回路を構築するための基本（単位）となるインバータ回路では、図１に示すように、電源電位（Ｖｃｃ）と接地電位との間に、ｐチャネル型の電界効果トランジスタＱＰとｎチャネル型の電界効果トランジスタＱＮとが直列に接続されている。各実施の形態では、このようなインバータ回路ＩＮＶのセルのサイズを縮小させることが可能なゲート配線部を備えた半導体装置について具体的に説明する。
　実施の形態１
　実施の形態１では、ゲート配線部を２回屈曲させた半導体装置について説明する。図２および図３に示すように、インバータ回路のセルにおける半導体基板ＳＵＢの表面には、素子分離絶縁膜ＥＢによって電気的に互いに絶縁された２つの素子形成領域ＰＥＲ，ＮＥＲ（活性領域）が規定されている。一方の素子形成領域ＰＥＲでは、その表面から所定の深さにわたりＮウェルＮＷが形成されている。他方の素子形成領域ＮＥＲでは、その表面から所定の深さにわたりＰウェルＰＷが形成されている。
　ＮウェルＮＷには、電源電位が印加されるタップ部ＴＡと、ｐチャネル型電界効果トランジスタのチャネルが形成されるｐチャネル領域ＰＣとが形成されている。タップ部ＴＡでは、ＮウェルＮＷの表面から所定の深さにわたりＮ＋不純物領域ＮＴが形成されている。タップ部ＴＡは、後述する電源配線ＶＭに沿ってその直下の領域に形成されている。
　ＰウェルＰＷには、接地電位が印加されるタップ部ＴＢと、ｎチャネル型の電界効果トランジスタのチャネルが形成されるｎチャネル領域ＮＣとが形成されている。タップ部ＴＢでは、ＰウェルＰＷの表面から所定の深さにわたりＰ＋不純物領域ＰＴが形成されている。タップ部ＴＢは、後述する接地配線ＥＭに沿ってその直下に形成されている。
　その素子形成領域ＰＥＲおよび素子形成領域ＮＥＲを横切るように、ゲート配線部ＧＨＢが形成されている。ゲート配線部ＧＨＢでは、たとえば、膜厚約３ｎｍのゲート絶縁膜ＧＺの上に、膜厚約２００ｎｍのポリシリコン膜のゲート配線本体ＧＨが形成されている。ゲート配線本体ＧＨの幅（ゲート長方向）は、たとえば、約１００ｎｍである。ゲート配線本体ＧＨの上面には、膜厚約１５ｎｍのコバルトシリサイド等の金属シリサイド膜ＧＭＳが形成されている。ゲート配線本体ＧＨ等の側面上には、シリコン酸化膜とシリコン窒化膜との積層膜からなる膜厚約６０ｎｍのサイドウォール絶縁膜ＧＳが形成されている。また、素子形成領域ＰＥＲおよび素子形成領域ＮＥＲのそれぞれのＹ軸方向の長さは、たとえば、０．４μｍである。
　ゲート配線部ＧＨＢのうち、素子形成領域ＰＥＲを横切る部分は、ｐチャネル型の電界効果トランジスタＱＰのゲート電極部ＧＥＰとなる。また、素子形成領域ＰＥＲのうち、ゲート電極部ＧＥＰを挟んで一方の側の部分と他方の側の部分とには、それぞれその表面から所定の深さにわたり、ソース・ドレインとなるＰ＋不純物領域ＰＦが形成されている。
　ゲート配線部ＧＨＢのうち、素子形成領域ＮＥＲを横切る部分は、ｎチャネル型の電界効果トランジスタＱＮのゲート電極部ＧＥＮとなる。また、素子形成領域ＮＥＲのうち、ゲート電極部ＧＥＮを挟んで一方の側の部分と他方の側の部分とには、それぞれその表面から所定の深さにわたり、ソース・ドレインとなるＮ＋不純物領域ＮＦが形成されている。
　タップ部ＴＡに位置するＮ＋不純物領域ＮＴの表面と、ｐチャネル領域ＰＣに位置するＰ＋不純物領域ＰＦの表面とには、たとえば、コバルトシリサイド膜等の金属シリサイド膜ＰＭＳが形成されている。また、タップ部ＴＢに位置するＰ＋不純物領域ＰＴの表面と、ｎチャネル領域ＮＣに位置するＮ＋不純物領域ＮＦの表面とにも、コバルトシリサイド膜等の金属シリサイド膜ＮＭＳが形成されている。
　ゲート配線部ＧＨＢを覆うように半導体基板ＳＵＢの上に、たとえば、膜厚約５００ｎｍの第１層間絶縁膜ＤＦ１が、化学的機械研磨処理によって形成されている。タップ部ＴＡに位置する第１層間絶縁膜ＤＦ１の部分には、金属シリサイド膜ＮＭＳを露出するコンタクトホールＣＨが形成されている。ｐチャネル領域ＰＣに位置する第１層間絶縁膜ＤＦ１の部分には、金属シリサイド膜ＮＭＳを露出するコンタクトホールＣＨが形成されている。また、タップ部ＴＢに位置する第１層間絶縁膜ＤＦ１の部分には、金属シリサイド膜ＰＭＳを露出するコンタクトホールＣＨが形成されている。ｎチャネル領域ＮＣに位置する第１層間絶縁膜ＤＦ１の部分には、金属シリサイド膜ＰＭＳを露出するコンタクトホールＣＨが形成されている。
　それぞれのコンタクトホールＣＨ内には、バリアメタル層ＢＭ１および埋め込み金属層ＰＭを含むプラグＰＬが形成されている。バリアメタル層ＢＭ１として、たとえば、膜厚１０ｎｍのチタンの上に、膜厚約１０ｎｍのチタンナイトライドが積層されている。また、金属層ＰＭとして、たとえば、タングステンが形成されている。
　タップ部ＴＡに位置する第１層間絶縁膜ＤＦ１の部分の表面には、電源電位が印加される電源配線ＶＭが形成されている。電源配線ＶＭは、プラグＰＬを介してｐチャネル型電界効果トランジスタの一方のソース・ドレイン（金属シリサイド膜ＰＭＳ）に電気的に接続される。また、電源配線ＶＭにより、ＮウェルＮＷに電源電位（たとえば１．５Ｖ）が印加される。
　タップ部ＴＢに位置する第１層間絶縁膜ＤＦ１の部分の表面には、接地電位が印加される接地配線ＥＭが形成されている。接地配線は、プラグＰＬを介してｎチャネル型電界効果トランジスタの一方のソース・ドレイン（金属シリサイド膜ＮＭＳ）に電気的に接続される。また、接地配線ＥＭにより、ＰウェルＰＷに接地電位（０Ｖ）が印加される。セルがＸ－Ｙ平面に配置されているとすると、電源配線ＶＭと接地配線ＥＭとは、それぞれＸ軸方向（第１の方向）に平行に延在している。また、電源配線ＶＭと接地配線ＥＭとは、Ｘ軸に直交するＹ軸方向に間隔を隔てられている。
　ｐチャネル領域ＰＣに位置する第１層間絶縁膜ＤＦ１の部分の表面とｎチャネル領域ＮＣに位置する第１層間絶縁膜ＤＦ１の部分の表面との間をわたすように、第１金属配線Ｍ１が形成されている。第１金属配線Ｍ１は、ｐチャネル型電界効果トランジスタの他方のソース・ドレイン（金属シリサイド膜ＰＭＳ）と、ｎチャネル型電界効果トランジスタの他方のソース・ドレイン（金属シリサイド膜ＮＭＳ）とを、プラグＰＬを介して電気的に接続する。
　電源配線ＶＭ、接地配線ＥＭおよび第１金属配線Ｍ１のそれぞれは、バリアメタル層ＢＭ２、金属層ＭＬおよびキャップメタル層ＣＭを積層させた構造とされる。バリアメタル層ＢＭ２として、たとえば、膜厚１０ｎｍのチタンの上に、膜厚約２０ｎｍのチタンナイトライドが積層されている。また、金属層ＭＬとして、たとえば、膜厚約２２０ｎｍのアルミニウム膜が形成される。キャップメタル層ＣＭとして、たとえば、膜厚１０ｎｍのチタンの上に、膜厚約２０ｎｍのチタンナイトライドが積層されている。その電源配線ＶＭ、接地配線ＥＭおよび第１金属配線Ｍ１を覆うように、第１層間絶縁膜ＤＦ１上に第２層間絶縁膜ＤＦ２が形成されている。
　次に、ゲート配線部ＧＨＢの構造についてさらに詳しく説明する。図４に示すように、ゲート配線部ＧＨＢは、第１ゲート電極部ＧＥＢ１を含む第１ゲート配線部ＧＨＢ１と、第２ゲート電極部ＧＥＢ２を含む第２ゲート配線部ＧＨＢ２と、第３ゲート配線部ＧＨＢ３とを備えている。
　第１ゲート電極部ＧＥＢ１を含む第１ゲート配線部ＧＨＢ１は、電源配線ＶＭ側へ、Ｙ軸方向（第２の方向）に平行に形成されて、素子形成領域ＰＥＲ内の所定の位置まで延在している。第２ゲート電極部ＧＥＢ２を含む第２ゲート配線部ＧＨＢ２は、第１ゲート配線部ＧＨＢ１から電源配線ＶＭ側へ、Ｙ軸方向に対して斜めに屈曲する方向（第３の方向）に平行に形成されて、Ｘ軸方向（第１の方向）に平行な、素子形成領域ＰＥＲと素子分離絶縁膜ＥＢとの境界を跨ぐように延在している。第３ゲート配線部ＧＨＢ３は、第２ゲート配線部ＧＨＢ２から電源配線ＶＭの側へ、Ｙ軸方向（第２の方向）に平行にさらに延在している。
　なお、パターンの対称性により、素子形成領域ＮＥＲを横切るゲート配線部ＧＨＢの部分についても、素子形成領域ＰＥＲを横切る部分と同様に、第１ゲート配線部ＧＨＢ１、第２ゲート配線部ＧＨＢ２および第３ゲート配線部ＧＨＢ３にそれぞれ対応するゲート配線部（図２参照）を備えている。
　上述した半導体装置では、ゲート配線部ＧＨＢを屈曲させることで、インバータ回路のセルのサイズを、従来のインバータ回路のセルのサイズよりも小さくすることができる。このことについて説明する。
　図５に示すように、比較例に係るインバータ回路のセルでは、素子分離絶縁膜ＪＥＢによって素子形成領域ＪＰＥＲ，ＪＮＥＲがそれぞれ規定されている。電源配線ＪＶＭと接地配線とが互いに間隔を隔ててＸ軸方向に延在する。そのＸ軸方向と直交するＹ軸方向にゲート配線部ＪＧＨＢが形成されている。ゲート配線部ＪＧＨＢでは、ゲート電極部ＪＧＥＰとなる素子形成領域ＪＰＥＲを横切る部分も、ゲート電極部ＪＧＥＮとなる素子形成領域ＪＮＥＲを横切る部分も、屈曲することなくＹ軸方向に平行に延在する。
　ゲート配線部ＪＧＨＢは、プラグＪＰＬを介して第１金属配線ＪＭ１に電気的に接続されている。また、電源配線ＪＶＭは、プラグＪＰＬを介してｐチャネル型の電界効果トランジスタＪＱＰの一方のソース・ドレイン（金属シリサイド膜ＪＰＭＳ）に電気的に接続されている。接地配線ＪＥＭは、プラグＪＰＬを介してｎチャネル型の電界効果トランジスタＪＱＮの一方のソース・ドレイン（金属シリサイド膜ＪＮＭＳ）に電気的に接続されている。ｐチャネル型の電界効果トランジスタＪＱＰの他方のソース・ドレイン（金属シリサイド膜ＪＰＭＳ）と、ｎチャネル型の電界効果トランジスタＪＱＮの他方のソース・ドレイン（金属シリサイド膜ＪＮＭＳ）とは、第１金属配線ＪＭ１およびプラグＪＰＬを介して電気的に接続されている。
　比較例に係るインバータ回路のセルでは、２本の第１金属配線ＪＭ１が間隔を隔ててＹ軸方向に平行に形成されている。また、一方の第１金属配線ＪＭ１とゲート配線部ＪＧＨＢとを電気的に接続するプラグＪＰＬが形成されている。さらに、他方の第１金属配線ＪＭ１と２つの電界効果トランジスタＪＱＰ，ＪＱＮのソース・ドレインのそれぞれとを電気的に接続するプラグＪＰＬが形成されている。
　通常、このようなインバータ回路のセルでは、Ｘ軸方向には、第１金属配線ＪＭ１のピッチの３倍分の長さ（３ピッチ）が必要とされる。ここで、ピッチとは、第１金属配線の最小ピッチとされ、第１金属配線の配線幅と、互いに隣接する第１金属配線間の間隔とを合わせた長さとされる。一方、Ｙ軸方向には、たとえば、６グリッドの長さが必要とされる。１グリッドの長さは１ピッチの長さと同じである。
　ところで、ｐチャネル型の電界効果トランジスタＪＱＰおよびｎチャネル型の電界効果トランジスタＪＱＮでは、電界効果トランジスタとして所望の性能を発揮させるために、ゲート配線部ＪＧＨＢは、所定の配線幅等（形状）をもって素子形成領域ＪＰＥＲと素子形成領域ＪＮＥＲとを横切る必要がある。
　しかしながら、ゲート配線部ＪＧＨＢは、半導体装置の製造上のばらつきによって、その配線幅が太くなったり細くなったりすることがある。また、その位置がずれることがある。このような製造上のばらつきを考慮すると、図５に示すように、ゲート配線部ＪＧＨＢにおいては、素子形成領域ＪＰＥＲから、素子形成領域ＪＰＥＲと素子分離絶縁膜ＪＥＢとの境界を越えて、さらに、素子分離絶縁膜ＪＥＢ上へ所定の長さ分（長さＪＤ１）延在させる必要がある。このことは、素子形成領域ＪＮＥＲを横切るゲート配線部ＪＧＨＢについても、パターンの対称性から同様である。
　さらに、このゲート配線部ＪＧＨＢの延在部分（長さＪＤ１）については、次のような制約がある。電源配線ＪＶＭの直下に位置する素子形成領域ＪＰＥＲの部分と、電界効果トランジスタＪＱＰのチャネルが形成される素子形成領域ＪＰＥＲの部分とには、Ｎ＋不純物領域ＮＪＴおよびＰ＋不純物領域ＪＰＦを覆うように、その表面に金属シリサイド膜ＪＰＭＳが形成される。すなわち、金属シリサイド膜ＪＰＭＳは、バッティングディフュージョンＪＢＤＶ（ＪＢＤＥ）と称されているＮ＋不純物領域ＪＮＴとＰ＋不純物領域ＪＰＦとの境界を覆うように形成されている。
　上述したように、半導体装置の製造上のばらつきによって、ゲート配線部ＪＧＨＢ（ゲート配線部ＪＧＨＢの延在部分（長さＪＤ１））が、バッティングディフュージョンに平面的に重なるように形成されると、金属シリサイド膜ＪＰＭＳの領域（幅）がさらに狭くなって、金属シリサイド膜ＪＰＭＳの断線が懸念される。このことは、バッティングディフュージョンＪＢＤＥについても、パターンの対称性から同様に懸念される。
　このような断線を避けようとすれば、製造上のばらつきを考慮して、ゲート配線部ＪＧＨＢの延在部分（長さＪＤ１）が、バッティングディフュージョンが位置する素子形成領域ＪＰＥＲの部分に平面的に重ならないように、両者の距離を所定の距離ＪＤ２だけ離しておく必要がある。したがって、比較例に係る半導体装置では、インバータ回路のセルの寸法として、特に、Ｘ軸方向の長さを縮めることが容易ではない。
　比較例に係る半導体装置に対して、上述した実施の形態に係る半導体装置では、ゲート配線部ＧＨＢは、第１ゲート配線部ＧＨＢ１と第２ゲート配線部ＧＨＢ２と第３ゲート配線部ＧＨＢ３とを備えている。特に、第２ゲート配線部ＧＨＢ２は、第１ゲート配線部ＧＨＢ１から電源配線ＶＭ側へ、Ｙ軸方向に対して斜めに屈曲する方向（第３の方向）に平行に形成されて、Ｘ軸方向（第１の方向）に平行な、素子形成領域ＰＥＲと素子分離絶縁膜ＥＢとの境界を跨ぐように延在している。第３ゲート配線部ＧＨＢ３は、第２ゲート配線部ＧＨＢ２から電源配線ＶＭの側へ、Ｙ軸方向（第２の方向）に平行にさらに延在している。
　このため、図４に示すように、第３ゲート配線部ＧＨＢ３の長さＤ１を確保しながら、第３ゲート配線部ＧＨＢ３と素子形成領域ＰＥＲの部分との距離Ｄ２も確保することが可能になる。また、パターンの対称性により、素子形成領域ＮＥＲの側についても同様のことがいえる。これにより、インバータ回路のセルの寸法としてＸ軸方向の長さを１ピッチ分縮めても、ゲート配線部ＧＨＢが素子形成領域ＰＥＲ（ＮＥＲ）の部分に平面的に重なってしまうのを抑制することができる。また、ゲート配線部ＧＨＢが屈曲していることで、Ｙ軸方向の長さも縮めることが可能になる。
　その結果、図６に示すように、比較例に係る半導体装置におけるインバータ回路のセルでは、Ｘ軸方向の長さＪＸＬが３ピッチであり、Ｙ軸方向の長さＪＹＬが７グリッドであるのに対して、上述した実施の形態に係る半導体装置では、Ｘ軸方向の長さＸＬが２ピッチとなり、Ｙ軸方向の長さＹＬが６グリッドとなって、インバータ回路のセルの占有面積を約５７％低減することができる。
　たとえば、第１金属配線Ｍ１等の最小ピッチを３６０ｎｍとすると、３ピッチ７グリッドの比較例に係る半導体装置では、Ｘ軸方向の長さが１０８０ｎｍ（３６０ｎｍ×３）であり、Ｙ軸方向の長さが２５２０ｎｍ（３６０ｎｍ×７）である。これに対して、２ピッチ６グリッドの上述した半導体装置では、Ｘ軸方向の長さが７２０ｎｍ（３６０ｎｍ×２）であり、Ｙ軸方向の長さが２１６０ｎｍ（３６０ｎｍ×６）である。
　また、上述した半導体装置では、ゲート配線部ＧＨＢが素子形成領域ＰＥＲの部分に平面的に重ならないことで、バッティングディフュージョンＢＤＶにおいて金属シリサイド膜ＰＭＳの断線が生じる懸念もなくなる。また、素子形成領域ＮＥＲの側のバッティングディフュージョンＢＤＥに位置する金属シリサイド膜ＮＭＳについても同様のことがいえる。
　なお、半導体装置として、さらに電流駆動能力が必要とされる場合には、Ｘ軸方向の長さ（２グリッド）はそのままで、Ｙ軸方向の長さ（グリッド）として、ＮウェルＮＷあるいはＰウェルＰＷのＹ軸方向の長さを１グリッド分延ばして７グリッドとしたり、あるいは、２グリッド分延ばして８グリッドとしてもよい。
　なお、上述した実施の形態において挙げた膜厚等の数値は一例であって、これに限定されるものではない。また、ピッチの値として挙げた３６０ｎｍという数値についても一例であって、ピッチが、たとえば、４００ｎｍ、４８０ｎｍであってもよい。ピッチの値として、２４０ｎｍ～１０００ｎｍの値の範囲において写真製版処理が可能な値であれば、適用することが可能である。
　実施の形態２
　実施の形態２では、ゲート配線部を１回屈曲させた半導体装置の第１の例について説明する。図７、図８および図９に示すように、ゲート配線部ＧＨＢは、第１ゲート電極部ＧＥＢ１を含む第１ゲート配線部ＧＨＢ１と、第２ゲート電極部ＧＥＢ２を含む第２ゲート配線部ＧＨＢ２とを備えている。
　第１ゲート電極部ＧＥＢ１を含む第１ゲート配線部ＧＨＢ１は、電源配線ＶＭ側へ、Ｙ軸方向（第２の方向）に平行に形成されて、素子形成領域ＰＥＲ内の所定の位置まで延在している。第２ゲート電極部ＧＥＢ２を含む第２ゲート配線部ＧＨＢ２は、第１ゲート配線部ＧＨＢ１から、Ｙ軸方向に対して斜めに屈曲する方向（第３の方向）に平行に形成され、素子形成領域ＰＥＲと素子分離絶縁膜ＥＢとの境界を越えて素子分離絶縁膜ＥＢ上を電源配線ＶＭの側にさらに延在している。第１ゲート配線部ＧＨＢ１に対して第２ゲート配線部ＧＨＢ２が屈曲する角度θは、たとえば、約４５°である。
　また、図９に示すように、第２ゲート配線部ＧＨＢ２では、その終端部のパターンとして、ゲート配線部ＧＨＢの幅が徐々に細くなるパターンが採用されている。なお、これ以外の構成については前述した半導体装置の構成（図２および図３参照）と同様なので、同一部材には同一符号を付しその説明を繰り返さないこととする。
　上述した半導体装置では、図９に示すように、ゲート配線部ＧＨＢは、第１ゲート配線部ＧＨＢ１と第２ゲート配線部ＧＨＢ２とを備えている。特に、第２ゲート配線部ＧＨＢ２は、第１ゲート配線部ＧＨＢ１から、Ｙ軸方向に対して斜めに屈曲する方向（第３の方向）に平行に形成され、素子形成領域ＰＥＲと素子分離絶縁膜ＥＢとの境界を越えて素子分離絶縁膜ＥＢ上を電源配線ＶＭの側にさらに延在している。
　これにより、実施の形態１において説明したとおり、図１０に示すように、比較例に係る半導体装置におけるインバータ回路のセルでは、Ｘ軸方向の長さＪＸＬが３ピッチであり、Ｙ軸方向の長さＪＹＬが７グリッドであるのに対して、上述した実施の形態に係る半導体装置では、Ｘ軸方向の長さＸＬが２ピッチとなり、Ｙ軸方向の長さＹＬが６グリッドとなって、インバータ回路のセルの占有面積を約５７％低減することができる。
　また、第２ゲート配線部ＧＨＢ２は、バッティングディフュージョンＢＤＶが位置する素子形成領域ＰＥＲの部分から徐々に距離を隔てられることになり、バッティングディフュージョンＢＤＶにおいて、金属シリサイド膜ＰＭＳが断線するのを確実に阻止することができる。パターンに対称性により、バッティングディフュージョンＢＤＥが位置する側についても同様のことがいえる。
　さらに、ゲート配線部ＧＨＢでは、第２ゲート配線部ＧＨＢ２は、第１ゲート配線部ＧＨＢ１からＹ軸方向に対して斜めに屈曲して、素子形成領域ＰＥＲと素子分離絶縁膜ＥＢとの境界を越えて電源配線ＶＭ側に第３の方向に延在している。パターンの対称性により、素子形成領域ＮＥＲを横切るゲート配線部についても同様のことがいえる。これにより、前述した比較例に係る半導体装置のゲート配線部ＪＧＨＢ（図５参照）に比べて、ゲート配線本体の幅（延在方向の長さ）を拡げることができ、電流駆動能力を上げることができる。
　たとえば、Ｙ軸方向に延在する第１ゲート配線部ＧＨＢ１に対して、第２ゲート配線部ＧＨＢ２がなす角度θを４５°とすると、比較例に係る半導体装置のゲート配線部ＪＧＨＢの場合に比べて、第２ゲート配線部ＧＨＢ２が位置する領域におけるゲート幅を約１．４倍（√２）延ばすことができる。これにより、ｎ（ｐ）チャネル型の電界効果トランジスタの電流駆動力を上げることができる。
　実施の形態３
　実施の形態３では、ゲート配線部を１回屈曲させた半導体装置の第２の例について説明する。
　図１１、図１２および図１３に示すように、ゲート配線部ＧＨＢは、第１ゲート電極部ＧＥＢ１を含む第１ゲート配線部ＧＨＢ１と、第２ゲート電極部ＧＥＢ２を含む第２ゲート配線部ＧＨＢ２とを備えている。
　第１ゲート電極部ＧＥＢ１を含む第１ゲート配線部ＧＨＢ１は、電源配線ＶＭ側へ、Ｙ軸方向（第２の方向）に平行に形成されて、素子形成領域ＰＥＲ内の所定の位置まで延在している。第２ゲート電極部ＧＥＢ２を含む第２ゲート配線部ＧＨＢ２は、第１ゲート配線部ＧＨＢ１から、Ｙ軸方向に対して斜めに屈曲する方向（第３の方向）に平行に形成され、素子形成領域ＰＥＲと素子分離絶縁膜ＥＢとの境界を越えて素子分離絶縁膜ＥＢ上を電源配線ＶＭの側にさらに延在している。第１ゲート配線部ＧＨＢ１に対して第２ゲート配線部ＧＨＢ２が屈曲する角度θは、たとえば、約４５°である。
　また、図１３に示すように、第２ゲート配線部ＧＨＢ２では、第２ゲート配線部が延在する方向と直交する端部（端面）にて終端している。なお、これ以外の構成については前述した半導体装置の構成（図７、図８および図９参照）と同様なので、同一部材には同一符号を付しその説明を繰り返さないこととする。
　上述した半導体装置では、図１３に示すように、ゲート配線部ＧＨＢは、第１ゲート配線部ＧＨＢ１と第２ゲート配線部ＧＨＢ２とを備えている。特に、第２ゲート配線部ＧＨＢ２は、第１ゲート配線部ＧＨＢ１から、Ｙ軸方向に対して斜めに屈曲する方向（第３の方向）に平行に形成され、素子形成領域ＰＥＲと素子分離絶縁膜ＥＢとの境界を越えて素子分離絶縁膜ＥＢ上を電源配線ＶＭの側にさらに延在している。
　これにより、実施の形態１において説明したのと同様に、図１４に示すように、比較例に係る半導体装置におけるインバータ回路のセルでは、Ｘ軸方向の長さＪＸＬが３ピッチであり、Ｙ軸方向の長さＪＹＬが７グリッドであるのに対して、上述した実施の形態に係る半導体装置では、Ｘ軸方向の長さＸＬが２ピッチとなり、Ｙ軸方向の長さＹＬが６グリッドとなって、インバータ回路のセルの占有面積を約５７％低減することができる。
　また、第２ゲート配線部ＧＨＢ２は、バッティングディフュージョンＢＤＶが位置する素子形成領域ＰＥＲの部分から徐々に距離を隔てられることになり、バッティングディフュージョンＢＤＶにおいて、金属シリサイド膜ＰＭＳが断線するのを確実に阻止することができる。パターンに対称性により、バッティングディフュージョンＢＤＥが位置する側についても同様のことがいえる。
　さらに、ゲート配線部ＧＨＢでは、第２ゲート配線部ＧＨＢ２は、第１ゲート配線部ＧＨＢ１からＹ軸方向に対して斜めに屈曲して、ＮウェルＮＷと素子分離絶縁膜ＥＢとの境界を越えて電源配線ＶＭ側に第３の方向に延在している。パターンの対称性により、素子形成領域ＮＥＲを横切るゲート配線部についても同様のことがいえる。これにより、前述した比較例に係る半導体装置のゲート配線部ＪＧＨＢ（図５参照）に比べて、ゲート配線本体の幅（延在方向の長さ）を拡げることができ、電流駆動能力を上げることができる。
　（ゲート配線部のパターニングと光近接効果補正について）
　すでに述べたように、所定の寸法等をもってゲート電極部（ゲート配線部）が素子形成領域ＰＥＲと素子形成領域ＮＥＲとを横切るようにするためには、ゲート配線部を、素子形成領域ＰＥＲ（ＰＥＲ）から素子分離絶縁膜ＥＢ上へ向かって、所定の長さ分延在させる必要がある。ゲート配線部のパターン（形状）は、実質的にゲート配線本体のパターニングに依存する。ゲート配線本体は、たとえば、ポリシリコン膜等の上に写真製版処理によってレジストパターンを形成し、そのレジストパターンをマスクとしてポリシリコン膜等にエッチングを施すことによりパターニングされる。
　この写真製版処理に使用されるゲート配線本体のフォトマスクは、ゲートマスクパターンのデータに基づいて製造され、そのゲートマスクパターンは、ゲート配線本体のゲート設計パターンに基づいて求められる。このとき、実際に形成されるレジストパターンが、ゲート設計パターンの形状に近づくように、ゲート設計パターンのデータを補正する処理が行われる。この処理は、光近接効果補正（ＯＰＣ：Optical　Proximity　Correction）と称されている。
　素子形成領域から素子分離絶縁膜上へ向かって延在させたゲート配線部として、特に、実施の形態２，３において説明したインバータ回路のセルでは、屈曲した第２ゲート配線部を備えている。そこで、このような第２ゲート配線部を備えたゲート電極部（ゲート配線本体）のパターニングに用いられるフォトマスク（ゲートマスクパターン）と、光近接効果補正について説明する。
　まず、図１５に、実施の形態２に係るインバータ回路のセルのゲート配線本体ＧＨのゲート設計パターンＧＤＰを示し、図１６に、そのゲート設計パターンＧＤＰに光近接効果補正を行ったゲートマスクパターンＧＭＰの一例を示す。図１５に示すように、実施の形態２に係るゲート配線本体ＧＨでは、特に、ゲート設計パターンＧＤＰの終端部（点線枠Ａ内）において、ゲート配線本体ＧＨの幅が徐々に細くなるように２つの終端辺が配置されている。
　このような終端部の場合、光近接効果補正によって、ゲートマスクパターンは、後述するハンマーヘッドのような形状になるように大幅には補正されない。このため、図１６に示すように、ゲートマスクパターンＧＭＰは、その終端部を含め、ゲート設計パターンＧＤＰを全体的に外側に向けて所定の距離だけ拡げたパターンになる。
　次に、図１７に、実施の形態３に係る半導体装置のゲート配線本体ＧＨのゲート設計パターンＧＤＰを示し、図１８に、そのゲート設計パターンＧＤＰに光近接効果補正を行ったゲートマスクパターンＧＭＰの一例を示す。図１７に示すように、実施の形態３に係るゲート配線本体ＧＨでは、特に、ゲート設計パターンＧＤＰの終端部（点線枠Ａ内）において、ゲート配線本体ＧＨの両側面に対応する２つの側辺と直交する一つの終端辺が配置されている。つまり、ゲート配線本体が延在する方向と直交する方向の端面に対応する終端辺が配置されている。
　このような終端部の場合、光近接効果補正によって、終端部のパターンを外側に向けて大幅に拡げる補正が行われる（ＤＡ（Design　Automation）処理）。このため、図１８に示すように、ゲートマスクパターンＧＭＰの終端部では、ハンマーヘッドのようなハンマーヘッドパターンＧＨＨになる。一方、終端部以外の部分では、ゲート設計パターンＧＤＰを全体的に外側に向けて所定の距離だけ拡げたパターンになる。
　終端部においてハンマーヘッドパターンＧＨＨを含むゲートマスクパターンＧＭＰによる写真製版処理を施すことによって、実際に形成されるレジストパターンでは、その終端部がゲート設計パターンの終端部に対応する位置から大幅に後退してしまうことが抑制される。これにより、特に、実施の形態３に係るインバータ回路のセルでは、ゲート配線本体として、よりゲート設計パターンに忠実なパターンを形成することができる。その結果、インバータ回路のセルとして、ｐチャネル型およびｎチャネル型の双方の電界効果トランジスタの特性やの劣化やばらつきを抑制することができる。
　また、複数のセルを組み合わせることによって構築されるロジック回路のレイアウトでは、セルの配置の仕方によって、屈曲した第２ゲート配線部同士が互いに接近する箇所やそうでない箇所が存在する。特に、第２ゲート配線部の終端部同士が互いに接近する箇所では、ハンマーヘッドパターンが物理的に描画されるように、ゲート設計パターンのデータをさらに補正する処理が行われる（ＭＰＤ（Mask　Pattern　Data　Specification）処理）。すなわち、互いに接近する両者のハンマーヘッドパターンを、その接近態様に応じて距離を隔てるようにパターンの一部を後退させる処理が行われる。
　たとえば、光近接効果補正による標準（基準）のハンマーヘッドパターンを含むゲートマスクパターンとして、図１９に示されるゲートマスクパターンＧＭＰ（ＧＨＨ）を想定する。また、複数のインバータ回路のセルを配置させたアレイとして、図２０に示されるレイアウトを想定する。
　このようなレイアウトでは、たとえば、点線枠Ａ１内に示されるように、２本のゲート配線部の第２ゲート配線部同士が互いに接近している箇所がある。このような箇所では、図２１に示すように、基準とされるゲートマスクパターンＧＭＰから、互いに対向していない側の辺をそのままにして、互いに対向している側の辺を後退させたゲートマスクパターンＧＭＰ１となるように、そのデータが補正される。
　また、点線枠Ａ２内に示されるように、４本のゲート配線部の第２ゲート配線部が互いに接近している箇所がある。このような箇所では、図２２に示すように、基準とされるゲートマスクパターンＧＭＰから、互いに対向している側の辺を後退させたゲートマスクパターンＧＭＰ２となるように、そのデータが補正される。
　一方、点線枠Ａ３内に示されるように、他のゲート配線部からは距離を隔てられたゲート配線部では、ゲートマスクパターンは、基準となるゲートマスクパターンＧＭＰ（図１９参照）がそのままゲートマスクパターンになる。
　このような処理（ＭＰＤ処理）を行うことによって、ゲート配線本体の終端部をハンマーヘッドのパターンとするゲートマスクパターンを、フォトマスクに確実に描画させることできる。これにより、ロジック回路として、よりゲート設計パターンに忠実なゲート配線本体を形成することができる。その結果、ロジック回路として、安定に動作させることができる。
　なお、上述した各実施の形態では、第１ゲート配線部ＧＨＢ１に対して第２ゲート配線部ＧＨＢ２が屈曲する角度θとして、４５°の場合を例挙げて説明した。この角度θとしては、電子描画によりゲート配線本体のゲートマスクパターンを形成する際には、４５°が望ましい。
　しかしながら、この角度θとしては４５°に限られず、２０°～８０°の範囲にあればよい。角度θが２０°よりも小さい場合には、第２ゲート配線部として、素子形成領域から素子分離絶縁膜上へ向かって延在する長さを確保する関係上、その第２ゲート配線部がＹ軸方向に近づくことになって、グリッド方向の長さがレイアウト的に不利になってしまう。
　また、第２ゲート配線部ＧＨＢ２がバッティングディフュージョンＢＤＶ（ＢＤＥ）の近傍の素子形成領域の部分に接近してしまい、製造上のばらつきによって金属シリサイド膜が形成される領域が狭められてしまう場合には、抵抗が上昇することが懸念される。
　一方、角度θが８０°より大きくなると、第２ゲート配線部がＸ軸方向に近づいてしまい、隣接するセルのゲート配線部同士が接近した場合に、ショートマージンがなくなってしまう。
　また、各実施の形態において挙げた膜厚や寸法等の数値は一例であって、これらに限定されるものではない。また、実際に製造される半導体装置において、Ｙ軸方向に平行なゲート配線部の構造やＸ軸方向に平行な電源配線および接地配線の構造は、数学的にＹ（Ｘ）軸方向に平行な構造を意図するものではなく、製造上の誤差を含むものである。さらに、第１ゲート配線部に対して第２ゲート配線部がなす角度等についても、数学的に厳密な角度を意図するものではなく、これについても、製造上の誤差を当然に含むものである。上述した、当該ゲート配線部を備えた半導体装置としては、インバータ回路のセルに限られず、素子形成領域を横切るゲート配線部を備えた半導体装置に適用することが可能である。
　今回開示された実施の形態は例示であってこれに制限されるものではない。本発明は上記で説明した範囲ではなく、請求の範囲によって示され、請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。
　本発明は、ロジック回路等を備えた半導体装置の小型化に貢献することができる。
　ＩＮＶ　インバータ回路、ＱＰ　ｐチャネル型電界効果トランジスタ、ＱＮ　ｎチャネル型電界効果トランジスタ、ＳＵＢ　半導体基板、ＥＢ　素子分離絶縁膜、ＰＥＲ　素子形成領域、ＮＥＲ　素子形成領域、ＮＷ　Ｎウェル、ＰＷ　Ｐウェル、ＰＣ　ｐチャネル領域、ＮＣ　ｎチャネル領域、ＰＦ　Ｐ＋不純物領域、ＰＭＳ　金属シリサイド膜、ＮＦ　Ｎ＋不純物領域、ＮＭＳ　金属シリサイド膜、ＧＨＢ　ゲート配線部、ＧＨＢ１　第１ゲート配線部、ＧＨＢ２　第２ゲート配線部、ＧＨＢ３　第３ゲート配線部、ＧＨ　ゲート配線本体、ＧＺ　ゲート絶縁膜、ＧＳ　サイドウォール絶縁膜、ＧＭＳ　金属シリサイド膜、ＧＥＰ　ゲート電極部、ＧＥＮ　ゲート電極部、ＴＡ　タップ部、ＮＴ　Ｎ＋不純物領域、ＴＢ　タップ部、ＰＴ　Ｐ＋不純物領域、ＢＤＶ　バッティングディフージョン、ＢＤＥ　バッティングディフージョン、ＤＦ１　第１層間絶縁膜、ＤＦ２　第２層間絶縁膜、ＣＨ　コンタクトホール、ＰＬ　プラグ、ＢＭ１　バリアメタル、ＰＭ　埋め込み金属、Ｍ１　第１金属配線、ＢＭ　バリアメタル層、ＭＬ　金属層、ＣＭ　キャップメタル層、ＶＭ　電源配線、ＥＭ　接地配線、ＣＬ　セル、ＧＤＰ　ゲート設計パターン、ＧＭＰ　ゲートマスクパターン。

Claims (7)

  1. 　電源電位と接地電位との間に相補型スイッチング素子を直列に接続したインバータ回路を含む半導体装置であって、
    　主表面を有する半導体基板と、
    　前記半導体基板の表面上に形成され、第１の方向に平行に延在し、電源電位が印加される電源配線と、
    　前記半導体基板の表面上に形成され、前記電源配線に対して前記第１の方向と直交する第２の方向に距離を隔てて前記第１の方向に平行に延在し、接地電位が印加される接地配線と、
    　前記電源配線と前記接地配線とによって挟まれた前記半導体基板の領域において素子分離絶縁膜によってそれぞれ規定され、前記相補型スイッチング素子のための２つの素子形成領域と、
    　前記素子形成領域のそれぞれを横切るように形成されたゲート配線部と
    を有し、
    　前記ゲート配線部は、
    　前記電源配線が配置されている側および前記接地配線が配置されている側の一方の側から他方の側へ前記第２の方向に平行に形成されて、前記素子形成領域内における所定の位置まで延在する第１ゲート配線部と、
    　前記第１ゲート配線部から前記他方の側へ、前記第２の方向に対して斜めに交差する第３の方向に平行に形成されて、前記素子形成領域と前記素子分離絶縁膜との境界として前記第１の方向に平行な境界を斜めに跨ぐように延在する第２ゲート配線部と
    を備えた、半導体装置。
  2. 　前記ゲート配線部は、前記第２ゲート配線部から前記他方の側へ、前記第２の方向に平行にさらに延在する第３ゲート配線部を含む、請求項１記載の半導体装置。
  3. 　前記第２ゲート配線部は、前記他方の側へ、前記第３の方向に平行に前記素子分離絶縁膜上をさらに延在する、請求項１記載の半導体装置。
  4. 　前記第１ゲート配線部に対して前記第２ゲート配線部のなす角度は１０°～８０°である、請求項１記載の半導体装置。
  5. 　前記第１ゲート配線部に対して前記第２ゲート配線部のなす角度は４５°である、請求項４記載の半導体装置。
  6. 　前記ゲート配線部は、互いに間隔を隔てて対向する両側面を有するゲート配線本体を含み、
    　前記ゲート配線本体は、前記一方の側の終端部および前記他方の側の終端部として、前記両側面に直交する終端面を有する、請求項１記載の半導体装置。
  7. 　主表面を有する半導体基板と、
    　前記半導体基板において、素子分離絶縁膜によって規定された素子形成領域と、
    　前記素子形成領域を横切るように形成されたゲート配線部と
    を有し、
    　前記ゲート配線部は、
    　前記素子形成領域と前記素子分離絶縁膜との境界に向かって前記境界が延在する方向と直交する方向に形成されて、前記素子形成領域内における所定の位置まで延在する第１ゲート配線部と、
    　前記第１ゲート配線部から屈曲して前記境界を斜めに跨ぐように延在する第２ゲート配線部と
    を備えた、半導体装置。
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