WO2012132273A1 - 外観検査方法およびその装置 - Google Patents

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WO2012132273A1
WO2012132273A1 PCT/JP2012/001724 JP2012001724W WO2012132273A1 WO 2012132273 A1 WO2012132273 A1 WO 2012132273A1 JP 2012001724 W JP2012001724 W JP 2012001724W WO 2012132273 A1 WO2012132273 A1 WO 2012132273A1
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WO
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shape
stage
address
coordinates
chip
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PCT/JP2012/001724
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English (en)
French (fr)
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康之 久世
比佐史 山本
Original Assignee
東レエンジニアリング株式会社
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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01N—INVESTIGATING OR ANALYSING MATERIALS BY DETERMINING THEIR CHEMICAL OR PHYSICAL PROPERTIES
    • G01N21/00—Investigating or analysing materials by the use of optical means, i.e. using sub-millimetre waves, infrared, visible or ultraviolet light
    • G01N21/84—Systems specially adapted for particular applications
    • G01N21/88—Investigating the presence of flaws or contamination
    • G01N21/95—Investigating the presence of flaws or contamination characterised by the material or shape of the object to be examined
    • G01N21/956—Inspecting patterns on the surface of objects
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T7/00—Image analysis
    • G06T7/0002—Inspection of images, e.g. flaw detection
    • G06T7/0004—Industrial image inspection
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T7/00—Image analysis
    • G06T7/10—Segmentation; Edge detection
    • G06T7/136—Segmentation; Edge detection involving thresholding
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T2207/00—Indexing scheme for image analysis or image enhancement
    • G06T2207/10—Image acquisition modality
    • G06T2207/10056—Microscopic image
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T2207/00—Indexing scheme for image analysis or image enhancement
    • G06T2207/30—Subject of image; Context of image processing
    • G06T2207/30108—Industrial image inspection
    • G06T2207/30148—Semiconductor; IC; Wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions

Definitions

  • the present invention relates to a method and an apparatus for inspecting the appearance of a formation having a fine pattern formed on an object to be inspected.
  • a wafer for example, a semiconductor wafer or a LED wafer
  • the present invention relates to an appearance inspection method and apparatus that can be performed at high speed even when there is no
  • each minute pattern is condensed on the formation on the object to be inspected on which the predetermined pattern is formed, and the object is to be inspected. Many are located in.
  • the individual sizes of the shaped objects have become smaller and smaller, and 20,000 or more of the 100,000 shaped objects are disposed on one inspection object. Therefore, the inspection time is also increased, and the tact time of the appearance inspection is increased.
  • one of the pixels of interest in the reference image and the inspection image which has a smaller spatial variation of the neighboring pixel value, is selected as a permissible pixel and the other is selected as a target pixel.
  • a range is set. Then, an arbitrary value within the allowable range is regarded as the value of the allowable pixel, and the target pixel and the allowable pixel are compared to calculate the difference value of those pixels.
  • the invention relates to the creation of a difference map indicating the difference between the image to be inspected and the reference image based on the difference value.
  • Patent Document 3 describes the following invention. An appearance inspection is performed to detect a defect of a plurality of inspection objects formed as a collection of inspection objects. At that time, according to the inspection recipe conditions, it is necessary to inspect as many times as the number of times of changing the type and angle of illumination and the imaging magnification. The amount by which the angle of each of the objects to be inspected deviates from the reference horizontal angle is stored as correction data. In the next and subsequent inspections, the stored information is recalled and the appearance inspection is performed after correction. Therefore, the appearance inspection time is shortened by avoiding the measurement work of the position and the rotation angle each time.
  • the present invention has the following configuration in order to achieve such an object. That is, the invention according to the present invention uses a captured image obtained by imaging in the imaging process an object to be inspected held on a sheet that has undergone an expanding process after dicing processing having a shaped object placed on a stage It is an appearance inspection method of the above-mentioned inspection subject, A binarization process is performed on the basis of a threshold set in advance for each shape object, and a captured image obtained by imaging the object to be inspected is determined in advance on the stage based on the result of the positions of the individual shape objects extracted.
  • Stage coordinate setting process which is made to correspond to the set stage coordinate, and Taking into account the elongation of the sheet in the expanding step between the shaped objects, the stage coordinates of the predetermined shaped object are used for the range of other shaped objects to be next to the predetermined shaped object.
  • a search process for searching for shape objects Adding a shape address to the other shape based on the predetermined shape with respect to the other shape found in the search process and associating the shape address with the stage coordinate for each shape; Equipped An actual inspection is performed based on the shape object address after the process of associating the stage coordinates of the shape object with the shape object address.
  • the object to be inspected is a semiconductor wafer
  • the shape is a semiconductor chip
  • the stage coordinates of the shaped object are subjected to binarization processing of the captured image, and the barycentric coordinates of the semiconductor chip extracted by the binary image are obtained. It is preferable to set the coordinate shifted by the relative distance from the barycentric coordinate to the corner of the semiconductor chip determined in advance.
  • the shape address sequentially searches the shape shape in four directions from the set reference shape using the stage coordinates, and the stage coordinates of the entire inspection object and the shape address Repeat the process of setting and associating.
  • the stage coordinate setting step prior to the stage coordinate setting step, two semiconductor chips as reference which are separated on a preset semiconductor wafer are searched and individually imaged, and position coordinates of the semiconductor chips It is preferable to include a main alignment step of determining the inclination of the semiconductor wafer from the above and aligning the semiconductor wafer according to the result. .
  • a plurality of captured images of the semiconductor wafer imaged at a lower magnification than in the main alignment are binarized before the main alignment step, and then sequentially arranged based on the binary image. It is preferable to include a sub-alignment step of determining the tilt of the semiconductor wafer from the aligned state of the plurality of semiconductor chips and aligning the semiconductor wafer based on the result.
  • the present invention adopts the following configuration in order to achieve such an object.
  • the object to be inspected is inspected using a captured image obtained by imaging the object to be inspected held by the sheet subjected to the expanding step after dicing processing having a shaped object placed on the stage using an imaging unit
  • a visual inspection apparatus A binarization process is performed on the basis of a threshold set in advance for each shape object, and a captured image obtained by imaging the object to be inspected is determined in advance on the stage based on the result of the positions of the individual shape objects extracted.
  • Stage coordinate setting means for setting in correspondence with selected stage coordinates; Taking into account the elongation of the sheet in the expanding step between the shaped objects, the stage coordinates of the predetermined shaped object are used for the range of other shaped objects to be next to the predetermined shaped object.
  • a shape object search is performed, and a shape object address is added to another shape object based on a predetermined shape object with respect to another shape object found in the search process, and the shape object address and stage coordinates are added to each shape object
  • means for associating with It is characterized in that an actual inspection is performed based on the shape object address after the end of association between the stage coordinates of the shape object and the shape object address.
  • the said 1st method invention can be implemented suitably.
  • a captured image with a low-magnification lens is taken as a preliminary step of actually inspecting a large number of shapes (for example, semiconductor chips) on the inspection object (for example, wafer) subjected to the expanding step.
  • the position and the presence of all the semiconductor chips, which are a large number of shapes, are grasped in advance by measuring the approximate position of the object to be inspected in advance.
  • the inspection tact is delayed by widening the search range of the shape object of the object to be inspected to the whole area, but in the pre-scan process described in the present invention
  • the pre-scan process By grasping the above, it is possible to narrow the search range of the shaped object of the inspection object, and to shorten the inspection tact time. It is also effective in preventing oversight of shaped objects.
  • a wide range can be imaged at the time of imaging by using a lens of low magnification, and therefore, the increase in tact time due to the execution of the pre-scan process is achieved by narrowing the search range of the shape object Be suppressed.
  • the factor for shortening the tact time is that when the pre-scan process of the present invention is carried out during inspection of the wafer, the chip coordinates corresponding to the stage coordinates are set in advance for all the semiconductor chips on the wafer.
  • the stage movement distance at the time of finding the stage coordinates corresponding to the actual position of the semiconductor chip from the chip address of the corresponding semiconductor chip registered can be shortened, and all semiconductor chips can be searched in a short time.
  • the effect that the inspection time can be shortened in total can be obtained.
  • FIG. 1 is a schematic diagram of an entire configuration of an appearance inspection apparatus for explaining an embodiment of the present invention.
  • FIG. 1 is an overall schematic view of an apparatus for explaining an embodiment of the present invention.
  • the appearance inspection apparatus 5 is provided with a stage 52 on a base 58.
  • a shaped object (hereinafter, described as a semiconductor chip 11 as a specific example) formed on a wafer 12 corresponding to the inspection object 1 (hereinafter, described as a specific example, a wafer 12) is placed on a stage 52
  • the objective lens 53 is used to capture an image, and an image is captured using the imaging device 54 installed above the frame 51.
  • the captured image data thus captured is sent to a computer 2 having an arithmetic processing function coupled by a cable and stored as information of each semiconductor chip 11 on the wafer 12.
  • the computer 2 includes an extraction unit 21, a correction amount calculation unit 22, a position correction / rotation correction unit 23, and an appearance inspection data processing unit 24. Are sent to and stored in the DB data file 25 as a storage unit.
  • the computer 2 functions as a stage coordinate setting means of the present invention and a means for associating the stage coordinates with the shape object address.
  • the wafer 12 will be described. In order to give concreteness, it shows using an example.
  • the wafer sheet held by the wafer sheet subjected to dicing processing is expanded by the expanding step, and a schematic view of the semiconductor chip 11 in a state of easy handling is shown in FIG. It showed to (b).
  • Preparation step 1 First, the wafer 12 after dicing shown in FIG. 3A is subjected to an expanding process, and then placed on the stage 52 of the visual inspection apparatus 5.
  • Preparation step 2 First, alignment of the wafer 12 on the stage 52 is performed as described later. That is, when the wafer 12 having a form as shown in FIG. 3A is placed on the stage 52 of the appearance inspection device 5, as shown in FIG. 5, the imaging visual field 55 of the image of the appearance inspection device 5 In the same manner as in a conventional microscope, an image of a circular imaging field of view 55 is obtained.
  • the captured image 56 in the case of being captured using the imaging device 54 as electronic data is rectangular.
  • the movement of the stage 52 is advanced while capturing the captured image 56 on the stage 52 of the appearance inspection apparatus 5, and imaging is repeated.
  • the imaging from the upper first stage left end semiconductor chip 11 in FIG. 3A is started, and then the imaging is advanced in the right lateral direction and repeated.
  • the magnification of the captured image 56 is substantially equal to the magnification of the captured image 56 to be used again in the actual inspection process described later, using the captured image magnification corresponding to a range narrower than the captured image magnification at the time of prescan imaging described later. Do.
  • imaging of the first row when the imaging of the first row is completed, imaging of the image of the semiconductor chip 11 to be inspected sequentially in the left lateral direction is performed.
  • the wafer 12 when advancing the movement of the stage 52 and acquiring the captured image 56 of the semiconductor chip 11, the wafer 12 is moved while the array of the arranged semiconductor chips 11 moves from the left end to the right end. It is necessary to position the wafer 12 at a roughly correct position so that the image obtained by the imaging device 54 of the upper semiconductor chip 11 falls within the imaging field 55 of the imaging device 54.
  • Preparation step 3 A global alignment method is used as a method of positioning the wafer 12 at a roughly correct position.
  • the global alignment corresponds to the main alignment step of the present invention.
  • the two semiconductor chips 11 serving as the reference used for the global alignment are determined by the recipe created before the appearance inspection preparation step.
  • Both semiconductor chips 11 are, as shown in FIG. 2, in the same row of semiconductor chips 11 aligned on the wafer 12 on the stage 52, the captured images 56 on the same row at the center and the right end in the same row or The semiconductor chips 11 are set as far apart as possible in the same row or column, such as the center and lowermost captured images 56.
  • the extraction unit 21 extracts a semiconductor chip 11 (NO.1 chip 151, NO.2 chip 152) which becomes a reference by pattern matching of the captured image and the reference image.
  • NO. 1 chip 151 NO. If the two chips 152 can not be found, an image of the adjacent area is acquired, and the trial and error are repeated to extract both semiconductor chips 11.
  • the said NO. 1 chip 151, NO. While advancing imaging in the row direction using the two chips 152, an appearance is obtained so that the captured image 56 obtained by the imaging device 54 fits within the frame of the imaging field of view 55 when moving the stage 52 in the row direction and imaging.
  • the global alignment is performed. Specifically, as shown in FIG. 2, the global alignment method is such that the two selected NO. 1 chip 151, NO. Based on the positional relationship between the two semiconductor chips 11, a specific point in the common pattern of the semiconductor chips 11 of the two chips 152 is registered, a search is performed by image processing, and a reference line 10 is found.
  • the correction amount calculation unit 22 calculates the correction angle 6, and the stage 52 is operated by the position correction / rotation correction unit 23 based on the correction angle to perform the angle correction of the wafer 12.
  • Preparation step 4 start of pre-scan step
  • the objective lens 53 is adjusted to a lens having a lower magnification than at the global alignment, and imaging of each wide area in the wide area imaging field 57 after the wafer 12 expanding step is started. It is sent to and stored in the DB data file 25 through the appearance inspection data processing 24. Since the wafer 12 has already been subjected to the expanding step, the wafer 12 is wider than the wafer 12 before the expanding step in consideration of the expansion of the wafer sheet in the expanding step in order to image all the semiconductor chips 11 on the wafer 12.
  • the wide-range imaging view field 57 in which the expanded range of the possibility that the semiconductor chip 11 exists is taken into consideration is imaged.
  • the wide field of view 57 with the low magnification objective lens 53 is wide, the wide field of view 57 of the entire wafer 12 can not be divided by one image, so that the entire wafer 12 is covered,
  • the stage 52 is moved, and a plurality of captured images 56 are repeatedly captured by the imaging device 54 and sent to the DB data file 25 through the appearance inspection data processing 24 of the computer 2 and stored.
  • the elongation of the wafer sheet in one direction of the expansion step set in advance is set to a minimum of 0.8 to a maximum of 1.4, in order to cover the maximum area of the entire wafer 12, If the size is 3 inches, there is a possibility that the semiconductor chip 11 is present in a 1.4 times larger area than the maximum to prevent the semiconductor chip 11 from being overlooked. It is necessary to perform imaging as a process.
  • the elongation rate of the wafer sheet in the expanding step is very small because the dimension of the semiconductor chip 11 during dicing processing is smaller than the size of the wafer 12 before processing when going through the expanding step after dicing processing. In such a case, the distance between the semiconductor chips may be smaller than the initial size of the wafer 12, so even after the expanding step, the elongation of the wafer sheet may be smaller than 1.0.
  • Preparation step 5 (Binarization processing) After the imaging of all the images of the wafer 12 is completed, the extracting unit 21 differentiates the luminance values (steps 0 to 255) set in advance for binarizing each captured image 56, and is also set in advance. The luminance value of the image is divided into two areas having luminance values equal to or higher than the threshold value and lower than the threshold value using the threshold value of (1), and the necessary parts of each area are extracted.
  • the semiconductor chip 11 on the wafer 12 is mostly gray.
  • the gray part is a black area, and the area requiring the recognition of the stage coordinates 521 of the semiconductor chip 11 is basically a white part. If only the white part obtained by the binarization is recognized and extracted, it is possible to grasp the stage coordinates 521 of the part necessary for the actual inspection described later.
  • the portion with a luminance value of 0 becomes “black”
  • the "grey” portion between "black” and “white” is the individual luminance of the corresponding portion.
  • the luminance value after the stage of is set, and finally the part of the luminance value 255 becomes “white”.
  • the portion used for the actual inspection of the semiconductor chip 11 is the pad (electrode) 16 portion, and the normal color is close to white. As shown in FIG. 6, the pad (electrode) 16 portion which is a white portion is extracted in the binarization step.
  • the luminance value of the selection criterion is set by the operator because it depends on the wafer 12 to be actually used.
  • the binarization operation is performed on all captured images 56 that have been captured.
  • the area of the pad (electrode) 16 portion which is an individual white portion extracted in the above-described binarization step is determined.
  • a range of the maximum and minimum areas is set in advance with respect to the above-mentioned areas, and those of the areas within the range are set as actual inspection targets.
  • the reason for extracting an image of the set area range is that data exceeding the range can be empirically regarded as dust and the like that do not fall under the pad (electrode) 16 of the semiconductor chip 11 or other images unnecessary for actual inspection. is there.
  • Preparation step 6 The following steps are performed by the appearance inspection data processing unit 24. As shown in FIG. 6, when the pads (electrodes) 16 of the semiconductor chip which is the actual inspection object extracted in the above step exist as a pair, each pair is detected, and two points are detected in the area unit for each pair. The pads (electrodes) 16 are combined to measure the barycenter of each pair, and the barycenter coordinates of the pair are taken as barycenter coordinates.
  • the stage coordinates 521 of each semiconductor chip 11 are set at positions shifted by the relative distance 52X in the X direction and the relative distance 52Y in the Y direction, which are set in advance, based on the measured barycentric coordinates.
  • the relative distance in the present embodiment is the distance between the coordinates of a corner determined in advance from the outer shape of the semiconductor chip 11 and the center of gravity obtained.
  • Preparation step 7 Among the stage coordinates 521 of all the semiconductor chips 11, it is selected for correcting the rotation of the wafer 12 obtained in the global alignment step, and the stage coordinates 521 and the chip address 122 are preset. Assuming that one chip 151 is a reference chip 15, an address of stage coordinates 521 (X, Y) of the reference chip 15 is defined and assigned as a reference chip address 122.
  • Preparation step 8 A procedure for finding all the semiconductor chips 11 on the wafer 12 which is the main point of the present application will be described.
  • the NO. One chip 151 is used as a reference chip 15, and the chip address 122 of the reference chip 15 is set to (m, n).
  • the semiconductor chip 11 around the reference chip 15 is taken into consideration of the expansion rate of the expanded wafer sheet, and the stage coordinates of the peripheral semiconductor chip 11 within a certain range are Explore.
  • the chip address 122 corresponding to the stage coordinate 521 of the semiconductor chip in four directions around the reference chip 15 is the reference
  • the top neighbor of the chip 15 is (m, [n-1])
  • the left neighbor is ([m-1], n)
  • the right neighbor is ([m + 1], n)
  • the bottom neighbor is (m, [n + 1]) Set to
  • the semiconductor chip 11 in which the chip addresses 122 in the peripheral four directions set in FIG. 7B are associated with the stage coordinates 521 is used as a base axis to search the semiconductor chips 11 in three directions. Then, the stage coordinates 521 of the new semiconductor chip 11 and the chip address 122 are obtained and associated. The process is repeated to find and associate the chip address 122 of the semiconductor chip 11 on the entire wafer 12 and the stage coordinates 521. Similarly, the search for the entire area of the wafer 12 is performed on the semiconductor chip 11 in which the other chip addresses 122 and the stage coordinates 521 are associated with each other. As a result, the association between the stage coordinates 521 and the chip address 122 can be determined for the semiconductor chips 11 on all the wafers 12, and all the information is stored in the DB file 25 through the appearance inspection data processing unit 24 of the computer 2. Ru.
  • the stage coordinates 521 and the corresponding chip address 122 are associated with all the semiconductor chips 11 on the wafer 12, and the process goes to the actual inspection process.
  • the chip address 122 is determined for all the target semiconductor chips 11. Since the stage coordinates 521 and the chip address 122 are associated in the pre-scan step as to where the target semiconductor chip 11 is located, the stage 52 of the visual inspection apparatus 5 is used as the semiconductor chip 11 to be actually inspected. By moving in the order of the corresponding address and aligning with the stage coordinates 521 corresponding to the address, it is possible to perform the actual inspection at high speed and efficiently without any inspection omission.
  • the above is the description of the pre-scan process of the present invention based on FIG.
  • the conventional method is the case where the actual inspection is performed after the global alignment is performed.
  • the test was performed by the conventional method: 7 minutes and 34 seconds.
  • pre-scanning according to the present invention was performed: 1 minute 49 seconds (pre-scanning time: 9 seconds, actual inspection time: 1 minute 40 seconds).
  • the shortening effect of 5 minutes and 45 seconds is obtained.
  • the factor for shortening the tact time is that, when the pre-scan step of the present invention is carried out when inspecting the wafer 12, the chip address 122 is already set for all the semiconductor chips 11 on the wafer 12.
  • the search address when searching for the chip address 122 of the corresponding semiconductor chip 11 registered at the time is narrowed, the position of all the corresponding semiconductor chips 11 can be reached in a short time, and the inspection time is shortened overall An effect is obtained.
  • the objective lens 53 is adjusted to a low magnification lens, imaging of each wide area within the wide imaging field 57 after the expansion step of the wafer 12 is started while moving the stage 52, and the imaged image 56 is computerized. It is sent to the DB data file 25 through the appearance inspection data processing unit 24 and stored. Since the wafer 12 has already been subjected to the expanding step, the wafer 12 is wider than the wafer 12 before the expanding step in consideration of the expansion of the wafer sheet in the expanding step in order to image all the semiconductor chips 11 on the wafer 12.
  • the wide-range imaging view field 57 in which the expanded range of the possibility that the semiconductor chip 11 exists is taken into consideration is imaged.
  • the extraction unit 21 divides the luminance value of the image into areas having luminance values equal to or higher than the threshold value using the threshold value set in advance to divide the semiconductor chip 11 and pad Extract 16
  • the appearance inspection data processing unit 24 utilizes the outer shape of the semiconductor chip 11 and the inclination of the wafer included in all the captured images obtained by binarization processing, and NO. 1 chip 151 and NO. 2 Estimate the position of the chip 152.
  • the center-of-gravity coordinates are corrected in accordance with the amount of rotation for all the semiconductor chips 11 on the wafer 12 whose rotation has been corrected by global alignment.
  • the appearance inspection data processing unit 24 performs the following processing.
  • the stage coordinates 521 of each semiconductor chip 11 are set at positions shifted by the relative distance 52X in the X direction and the relative distance 52Y in the Y direction, which are set in advance, based on the corrected barycentric coordinates.
  • the relative distance is the distance between the coordinates of the corner determined in advance from the outer shape of the semiconductor chip 11 and the center of gravity determined.
  • an address is assigned to each semiconductor chip 11 as follows. As shown in FIG. 7 (a), the NO. One chip 151 is used as a reference chip 15, and the chip address 122 of the reference chip 15 is set to (m, n). Next, as shown in FIG. 7B, the semiconductor chip 11 around the reference chip 15 is taken into consideration of the expansion rate of the expanded wafer sheet, and the stage coordinates of the peripheral semiconductor chip 11 within a certain range are Explore.
  • the chip address 122 corresponding to the stage coordinate 521 of the semiconductor chip in four directions around the reference chip 15 is the reference
  • the top neighbor of the chip 15 is (m, [n-1])
  • the left neighbor is ([m-1], n)
  • the right neighbor is ([m + 1], n)
  • the bottom neighbor is (m, [n + 1]) Set to
  • the semiconductor chip 11 in which the chip addresses 122 in the peripheral four directions set in FIG. 7B are associated with the stage coordinates 521 is used as a base axis to search the semiconductor chips 11 in three directions. Then, the stage coordinates 521 of the new semiconductor chip 11 and the chip address 122 are obtained and associated. Repeat the work.
  • the chip addresses of the other semiconductor chips 11 are estimated and allocated as follows.
  • Achip-dress registered semiconductor chip 11 located at the closest position to another semiconductor chip 11 whose chip address is not set is extracted. If the distances are the same, select any one. The distance between the stage coordinates of both semiconductor chips 11 and the direction in which the other semiconductor chip 11 exists from the reference semiconductor chip 11 are determined. An approximate chip address not associated with the stage coordinates within a predetermined range of the direction and distance from the reference semiconductor chip 11 is estimated and assigned as the other chip address.
  • the chip address is estimated and assigned to all unset semiconductor chips 1.
  • the chip address of the semiconductor chip 11 on the entire wafer 12 and the stage coordinates are determined and associated.
  • all the information is stored in the DB file 25 through the appearance inspection data processing unit 24 of the computer 2.
  • stage coordinates 521 and the corresponding chip address 122 are associated with all the semiconductor chips 11 on the wafer 12, and the process proceeds to the actual inspection process.
  • all semiconductor chips 11 on the wafer 12 are imaged in a wide-range imaging view field 57 by pre-scan, and the tilt of the wafer 12 is obtained from the alignment state of the semiconductor chips 11 in the imaged image in the subalignment step. Be By correcting the inclination, the outer shape of the semiconductor chip 11 can be returned to an appropriate position. Therefore, the captured image including the reference chip 15 can be reliably acquired by one imaging based on the position information of the reference chip 15 set in the recipe. Therefore, as in the first embodiment, repeated processing by trial and error for obtaining the reference chip 15 which occurs when the global alignment is performed first is eliminated, and the tact time can be shortened.
  • the center of gravity of the semiconductor chip 11 is obtained using the pads 16 of two electrodes, but the calculation can also be performed using the outer shape of the semiconductor chip 11 and the coordinates of the corner thereof. .
  • the semiconductor wafer 12 was demonstrated to the example, it is not limited to the said embodiment, For example, it is applicable also to the wafer of LED.
  • the inspection time for each wafer has been increased due to the increase in the outer diameter of the wafer, the increase in the number of semiconductor chips in the wafer, and further miniaturization and densification, and the tact time of the inspection of the wafer Shortening of is desired.

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Abstract

　被検査対象物の形成物の外観検査装置のステージ上でのステージ座標と形成物アドレスを関係づけて保持するため、外観検査装置の低倍率レンズを用いて、プレスキャン工程として、得られた撮像画像を用いてステージ座標に関連付けて形成物アドレスを付与し、実検査工程時には、形成物アドレスを用いて、被検査対象物の探索時間を削減し、検査準備工程と実検査の総和の検査タクトタイムの短縮を図る。

Description

外観検査方法およびその装置
　本発明は、被検査対象物上に微細なパターンが形成された形成物の外観検査方法およびその装置に関する。特に、ウエハー（例えば、半導体ウエハーやＬＥＤのウエハー）をダイシング加工した後に、エキスパンド工程で多数のチップに分断したとき、被検査対象物である半導体チップ上の形成物の配置や回転角度に統一性が無い場合であっても高速で行える外観検査方法およびその装置に関する。
　最近、被検査対象物上の形成物の外観検査方法および／または装置においては、所定のパターンが形成された被検査対象物上の形成物に各微細なパターンが凝縮されて被検査対象物上に配置されているものが多い。また、当該被検査対象物の外観検査においては、ダイシング加工後のエキスパンド工程において当該所定の形状物の土台となるウエハーシートを延伸し、個々の形状物を分離した後に、外観検査をおこなうというニーズが増えてきた。
　さらに、最近では、該形状物の個々のサイズが益々微小になり、一つの被検査対象物上に２万個ないし多い物は１０万個の形状物が配置されている。したがって、検査時間も増大し、外観検査のタクトタイムが上昇してきている。
　ところで、本願に関係する公知技術について、特許文献１には、被検査対象物の内面傾斜角を求め該角度に対応して回転補正を行う外観検査処理に関する発明が記載されている。
　また、特許文献２には、参照画像および被検査画像の着目画素のうち近傍画素値の空間的変化量の小さい方が許容画素として選択されると共に他方がターゲット画素として選択され、許容画素について許容範囲が設定される。そして、その許容範囲内の任意の値は許容画素の値と見なされて、ターゲット画素と許容画素とが比較されることにより、それらの画素の差分値が算出される。その差分値に基づき被検査画像と参照画像との差異を示す差分マップが作成されることに関する発明が記載されている。
　さらに、特許文献３には、次の発明が記載されている。被検査対象物の集合体として多数個形成された被検査対象物の欠陥を検出する外観検査を行う。その際、検査レシピ条件に沿って、照明の種類や角度その他撮像の倍率が変わる回数だけ何回も検査する必要がある。その各々の被検査対象物の角度が基準となる水平な角度とずれている量を補正データとして格納する。次回からの繰り返しの検査においては、当該格納された情報を呼び出し、補正した後に外観検査を行う。したがって、その都度の位置や回転角度の測定作業を回避することにより、外観検査時間を短縮している。
特開２００４－０６９６４５号 特開２００３－０５７０１９号 特開２０１１－０１２９７１号
　前記背景技術に記載のように、被検査対象物上の多数の形状物をダイシング加工後にエキスパンド工程を経て個々に分離して後、全形状物の外観検査をおこなうに際し、形状物の数が多いだけに、形状物を見落として検査されずに検査工程が完了してしまうなどの問題が生じ、該問題の回避策が望まれている。
　この発明は、このような目的を達成するために、次のような構成をとる。
　すなわち、本願発明に係る発明は、ステージ上に載置された形状物を有するダイシング加工後にエキスパンド工程を経たシートに保持されている被検査対象物を撮像工程にて撮像した撮像画像を用いての前記被検査対象物の外観検査方法であって、
　前記被検査対象物を撮像した撮像画像を形状物ごとに事前に設定した閾値に基づいて２値化処理を行い、当該結果に基づいて抽出された個々の形状物の位置を前記ステージの予め決めたステージ座標と対応させて設定するステージ座標設定工程と、
　前記形状物間の前記エキスパンド工程における前記シートの伸び率を考慮して、所定の形状物の隣にあるべき他の形状物の範囲に対し、当該所定の形状物のステージ座標を用いて他の形状物探索する探索過程と、
　前記探索過程において見つかった他の形状物に対して、所定の形状物を基準にして他の形状物に形状物アドレスを付すとともに、当該形状物アドレスとステージ座標を形状物ごとに関連付ける工程とを備え、
　前記形状物のステージ座標と形状物アドレスの関連付ける工程終了後に、前記形状物アドレスに基づいて実検査を行うことを特徴とする。
　上記方法において、前記被検査対象物は半導体ウエハーであり、形状物は半導体チップであり、
　前記形状物のステージ座標は、前記撮像画像の２値化処理を行い、当該２値画像で抽出した半導体チップの重心座標を求め、
　前記重心座標から予め決まっている半導体チップのコーナまでの相対距離分ずれた座標に設定することが好ましい。
　また、上記方法において、形状物アドレスは、前記ステージ座標を用いて、設定した基準形状物から四方向の形状物を順次探索し、前記被検査対象物全域の前記ステージ座標と前記形状物アドレスを設定し関連付ける処理を繰り返して得る。
　また、上記方法において、、前記ステージ座標設定工程の前に、予め設定された半導体ウエハー上で離間された基準となる２個の半導体チップを探索して個々に撮像し、当該半導体チップの位置座標から半導体ウエハーの傾きを求め、当該結果に応じて当該半導体ウエハーの位置合わせするメインアライメント工程を備えることが好ましい。。
　さらに、上記方法において、メインアライメント工程の前に、メインアライメント時よりも低倍率で撮像した半導体ウエハーの複数枚の撮像画像を２値化処理した後に、当該２値画像に基づいて当連続配列された複数個の半導体チップの整列状態から当該半導体ウエハーの傾きを求め、当該結果に基づいて半導体ウエハーを位置合わせするサブアライメント工程を備えることが好ましい。
　また、本発明は、このような目的を達成するために、次のような構成を採る。
　ステージ上に載置された形状物を有するダイシング加工後にエキスパンド工程を経たシートに保持されている被検査対象物を撮像手段にて撮像した撮像画像を用いての前記被検査対象物の検査を行う外観検査装置であって、
　前記被検査対象物を撮像した撮像画像を形状物ごとに事前に設定した閾値に基づいて２値化処理を行い、当該結果に基づいて抽出された個々の形状物の位置を前記ステージの予め決めたステージ座標と対応させて設定するステージ座標設定手段と、
　前記形状物間の前記エキスパンド工程における前記シートの伸び率を考慮して、所定の形状物の隣にあるべき他の形状物の範囲に対し、当該所定の形状物のステージ座標を用いて他の形状物探索し、前記探索過程において見つかった他の形状物に対して、所定の形状物を基準にして他の形状物に形状物アドレスを付すとともに、当該形状物アドレスとステージ座標を形状物ごとに関連付ける手段とを備え、
　前記形状物のステージ座標と形状物アドレスの関連付けの終了後に、前記形状物アドレスに基づいて実検査を行うことを特徴とする。
　当該構成によれば、上記第１の方法発明を好適に実施することができる。
　本発明では、ダイシング加工後、特に、エキスパンド工程を経た被検査対象物（例えばウエハー）上の多数の形状物（例えば半導体チップ）の実検査をする前段階として、低倍率レンズでの撮像画像を用いて、被検査対象物の概略位置を事前に計測することにより、多数の形状物である全半導体チップの位置および存在を事前に把握する。本発明により、エキスパンド工程時のウエハーシートの延伸にともなう位置ズレなどによる高倍率レンズを用いての撮像での形状物の実検査時見落としを回避することができ、被検査対象物上の全ての形状物の見落としの無い実検査を可能にする。また、被検査対象物上の形状物が不在な位置についての判別も可能にする。
　また、本発明により、ダイシング加工後、特に、エキスパンド工程を経たウエハー上の半導体チップを検査する場合、ウエハーそのものが拡張されていることに起因するウエハー内の離れた位置の検査対象である半導体チップの見落としを未然に防ぐことができる。
　後工程の実検査工程では、被検査対象物の形状物のサーチ範囲を全域に広げることにより検査タクトが遅くなるが、本発明に記載のプレスキャン工程で事前に各半導体チップの位置を大局的に把握することで、被検査対象物の形状物のサーチ範囲を狭める事ができ、検査タクトの短縮が図れる。また、形状物の見落とし防止にも効果的である。プレスキャン工程では低倍率のレンズを用いることにより撮像時それぞれ広範囲を撮像することができるので、プレスキャン工程の実行によるタクトタイムの増加は、前記検査対象物の形状物のサーチ範囲を狭める事により抑制される。
　当該タクトタイム短縮の要因は、ウエハーの検査時、本発明のプレスキャン工程を実施した場合、ウエハー上のすべての半導体チップに対しステージ座標と対応するチップアドレスが事前に設定されるので、検査時登録されている該当する半導体チップのチップアドレスから半導体チップの実位置に対応するステージ座標が求まり位置決めする際のステージ移動距離が短くなり、すべての半導体チップのサーチを短時間で行うことができ、トータル的に検査時間を短縮できるという効果が得られる。
本発明の実施の形態を説明する外観検査装置全体構成概要図。 本発明の被検査対象物の基準となる補正角度の抽出を説明する図。 本発明の被検査対象物および形状物を説明する図。 本発明の実施例１に記載の外観検査準備工程の流れを示すフローチャート。 本発明の外観検査装置の撮像視野について説明する図。 本発明の被検査対象物の２値化、重心計測、ステージ座標設定過程を説明する図。 本発明の被検査対象物内の半導体チップのステージ座標からチップアドレスの割り当てを説明する図。 本発明の実施例２に記載の外観検査準備工程の流れを示すフローチャート。
　　１　被検査対象物
　１０　基準線
　１１　形状物（半導体チップ）
　１２　ウエハー
　１３　ウエハーシート
　１５　基準チップ
　１６　パッド（電極）
　１５１　ＮＯ．１チップ
　１５２　ＮＯ．２チップ
　１２２　形状物アドレス（チップアドレス）
　　２　コンピュータ
　２１　パターン抽出部
　２２　補正量算出部
　２３　位置補正・回転補正部
　２４　外観検査データ処理部
　　５　外観検査装置
　５１　フレーム
　５２　ステージ
　５２１　ステージ座標
　５２Ｘ　Ｘ方向相対距離
　５２Ｙ　Ｙ方向相対距離
　５３　対物レンズ
　５４　撮像装置
　５５　撮像視野
　５６　撮像画像
　５７　広範囲撮像視野
　５８　ベース
　　　６　補正角度
　以下本発明の実施の形態について、図面を参照して説明する。
　[外観検査装置について]
　図１は本発明の実施の形態を説明する装置の全体概要図である。外観検査装置５は、ベース５８上にステージ５２が備えられている。被検査対象物１（以下具体例としてウエハー１２と記載する。）に該当するウエハー１２に形成された形状物（以下、具体例として半導体チップ１１と記載する。）をステージ５２上に載置し、対物レンズ５３を用いて画像を取り込み、フレーム５１の上部に設置した撮像装置５４を用いて撮像する。撮像した撮像画像データは、ケーブルで結合された演算処理機能を有するコンピュータ２に送られ、ウエハー１２上の個々の半導体チップ１１の情報として記憶される。なお、当該コンピュータ２は、抽出部２１、補正量算出部２２、位置補正・回転補正部２３および外観検査データ処理部２４からなり、前述の撮像画像データについてもコンピュータ２の外観検査データ処理部２４を通じて記憶部としてのＤＢデータファイル２５に送られ格納される。ここで、コンピュータ２は、本発明のステージ座標設定手段およびステージ座標と形状物アドレスを関連付ける手段として機能する。
　〔ウエハー１２〕
　次に、ウエハー１２について説明する。具体性を持たせるために、例を用いて示す。例えば、図３（ａ）に示すウエハー１２について、ダイシング加工を経たウエハーシートを介して保持されたウエハー１２をエキスパンド工程によりウエハーシートを引き延ばし、取り扱い易くした状態の半導体チップ１１の模式図を図３（ｂ）に示した。
　〔外観検査準備工程の開始〕
　次に、外観検査装置５とウエハー１２に関して、図４のフローチャートを用いて、一連の外観検査準備工程について説明する。
　〔準備工程１〕
　まず、図３（ａ）に示すダイシング加工後のウエハー１２にエキスパンド工程を施した後、外観検査装置５のステージ５２上に載置する。
　〔準備工程２〕
　最初にステージ５２上のウエハー１２の位置決めとして、後述するように、アライメントを行う。すなわち、図３（ａ）に示すような形態のウエハー１２が、外観検査装置５のステージ５２上に載置される場合、図５に示されるように、外観検査装置５の画像の撮像視野５５は通常の顕微鏡と同じように、円形の撮像視野５５の画像が得られる。
　しかし、図２に示すように、電子データとして、撮像装置５４を用いて撮像された場合の撮像画像５６は矩形である。該撮像画像５６を順次撮像するに当たって、外観検査装置５のステージ５２上の撮像画像５６を取得しながらステージ５２の移動を進めて撮像を繰り返す。例えば、図３（ａ）の上部第１段目左端半導体チップ１１からの撮像が開始され、続いて右横方向へ撮像を進め繰り返される。なお、当該撮像画像５６の倍率は、後述するプレスキャン撮像時の撮像画像倍率よりも狭い範囲に相当する撮像画像倍率を用い、後述する実検査工程で再度用いられる撮像画像５６の倍率に概ね匹敵する。
　次に、１行目の撮像が完了すると一段下がって逆に左横方向へ順次検査する半導体チップ１１の画像の撮像が行われる。上記のように、ステージ５２の移動を進めて、半導体チップ１１の撮像画像５６を取得して行くにあたり、配列されている半導体チップ１１の並びが左端から右端へステージ５２が移動する間、ウエハー１２上の半導体チップ１１の撮像装置５４で得られる画像が撮像装置５４の撮像視野５５内に収まるように、ウエハー１２を概略正しい位置に位置決めする必要がある。
　〔準備工程３〕
　前記ウエハー１２を概略正しい位置に位置決めする方法として、グローバルアライメント手法を用いる。なお、当該グローバルアライメントは、本発明のメインアライメント工程に相当する。
　すなわち、外観検査準備工程の前に作成されたレシピによってグローバルアライメントに利用する基準となる２個の半導体チップ１１が決められている。
　両半導体チップ１１は、図２に示すように、ステージ５２上のウエハー１２上に並ぶ半導体チップ１１の同列の中央と最右端の同列上の撮像画像５６、あるいは、図示していないが縦方向に中央と最下段の撮像画像５６など同じ行又は列にあるできるだけ離れた位置の半導体チップ１１に設定されている。
　レシピに基づいて基準となる半導体チップ１１のあるべき領域ごとに分け、撮像装置５４を高倍率に設定して撮像する。抽出部２１は、当該撮像画像と基準画像のパターンマッチングによって基準とのなる半導体チップ１１（ＮＯ．１チップ１５１、ＮＯ．２チップ１５２）を抽出する。取得画像中にＮＯ．１チップ１５１、ＮＯ．２チップ１５２が見つからない場合、近隣領域の画像を取得し、トライ・アンド・エラーを繰り返して両半導体チップ１１を抽出する。
　当該ＮＯ．１チップ１５１、ＮＯ．２チップ１５２を利用して、行方向に撮像を進める間、撮像装置５４で得られる撮像画像５６が行方向にステージ５２を移動して撮像する場合に撮像視野５５の枠内に収まるように外観検査装置５のステージ５２上のウエハー１２の載置位置を、ステージ５２を回転して調整するために当該グローバルアライメントを行う。具体的に当該グローバルアライメント手法は、図２に示すように、前記選択している２つのＮＯ．１チップ１５１、ＮＯ．２チップ１５２の半導体チップ１１の共通しているパターン内の特定のポイントを登録しておき、画像処理にてサーチをおこない基準線１０を見出して、前記２つの半導体チップ１１の位置関係に基づいて補正量算出部２２が補正角度６を算出し、当該補正角度に基づいて位置補正・回転補正部２３によってステージ５２が操作されてウエハー１２の角度補正をおこなう。
　〔準備工程４〕（プレスキャン工程の開始）
　次に、対物レンズ５３をグローバルアライメント時よりも低倍率のレンズに調整し、ウエハー１２のエキスパンド工程後の広範囲撮像視野５７内の広範囲ごとの画像の撮像を開始し、撮像画像５６をコンピュータ２の外観検査データ処理２４を通じてＤＢデータファイル２５に送られ格納する。当該ウエハー１２は、既にエキスパンド工程を経た後の状態なので、ウエハー１２上の半導体チップ１１全てを撮像するために、エキスパンド工程でのウエハーシートの伸びを考慮してエキスパンド工程前のウエハー１２より広範囲に半導体チップ１１が存在する可能性の拡張範囲を加味した広範囲撮像視野５７を撮像する。
　実際には、低倍率の対物レンズ５３を用いての広範囲撮像視野５７は広いと云えども、ウエハー１２全体の広範囲撮像視野５７を一画像では撮像仕切れないので、ウエハー１２全体をカバーするように、ステージ５２を移動し、複数の撮像画像５６を撮像装置５４により繰り返し撮像し、コンピュータ２の外観検査データ処理２４を通じてＤＢデータファイル２５に送られ格納される。
　例えば、事前に設定されたエキスパンド工程の一方向のウエハーシートの伸び率を最小０．８ないし最大１．４と設定した場合、ウエハー１２全体の最大の領域をカバーするためには、ウエハー１２の寸法が３インチの場合、半導体チップ１１の見落としを防ぐためにも、最大の１．４倍に広がった範囲に半導体チップ１１が存在する可能性があるので、当該広範囲撮像視野５７の領域としてプレスキャン工程としての撮像を行う必要がある。また、前記伸び率については、ダイシング加工後エキスパンド工程を経た場合の加工前のウエハー１２の寸法に比べダイシング加工時半導体チップ１１の寸法が小さくなることにより、エキスパンド工程のウエハーシートの伸び率が微小な場合、半導体チップ間距離が当初のウエハー１２寸法より小さくなる場合があり得るので、エキスパンド工程後といえども、ウエハーシートの伸び率は、１．０より小さくなる場合があり得る。
　〔準備工程５〕（２値化処理）
　ウエハー１２の全画像の撮像が完了した後、抽出部２１が各撮像画像５６を２値化処理するために事前に設定済みの輝度値（０～２５５段階）に分化し、同じく事前に設定済みの閾値を用いて、画像の輝度値を閾値以上と以下の輝度値を持つ領域に２分し各領域の必要箇所を抽出する。
　上記設定した閾値で２値化処理した場合、ウエハー１２上の半導体チップ１１は、大部分グレー色である。当該グレー色部分は黒エリアとなり、半導体チップ１１のステージ座標５２１の認識を必要とするエリアは基本的には白地の部分である。２値化で得られた白地の部分だけを認識して抽出すれば、後述する実検査で必要な箇所のステージ座標５２１を把握することができる。
　具体的には、ウエハー１２の画像を２値化処理すると、輝度値０の部分は「黒」になり、「黒」と「白」の間の「グレー」部分は、該当部分の個々の輝度の段階を経た輝度値が設定され、最後に輝度値２５５の部分は「白」くなる。一般に、半導体チップ１１の実検査に用いる部分は、パッド（電極）１６部分であり通常色は白色に近い。図６に記載されているように、２値化工程にて白い部分であるパッド（電極）１６部分が抽出される。
　尚、当該選択基準の輝度値は、実際に用いられるウエハー１２に左右されるため、操作者が設定する。前記２値化操作は撮像済みの撮像画像５６すべてに対して行う。前記ウエハー１２のエキスパンド工程を経て分割して撮像された撮像画像５６の個々の画像を用いて、前記抽出された箇所の大きさをピクセル単位（＝コンピュータが扱うデジタル画像〔画素〕を構成する単位）で測定した画素数を「面積」と換算して求める。具体的には、上記２値化工程にて抽出された個々の白い部分であるパッド（電極）１６部分の面積を求める。前記面積に対し、予め最大最小の面積の範囲を設定しておき、その範囲内の面積のものを実検査対象とする。設定した面積範囲の画像を抽出する理由は、当該範囲を越えるデータは、半導体チップ１１のパッド（電極）１６には該当しないゴミや、その他実検査に不要な画像と経験的に云えるからである。
　〔準備工程６〕
　以下の工程は、外観検査データ処理部２４によって行われる。図６に記載のように、前記工程で抽出した実検査対象物である半導体チップのパッド（電極）１６がペアとして存在する場合は当該各ペアを検出し、ペア毎に前記面積単位で２箇所のパッド（電極）１６を合わせてペア毎の重心を計測し、ペアとしての重心座標とする。
　各半導体チップ１１のステージ座標５２１は、前記計測された重心座標に基づいて、予め設定された、Ｘ方向相対距離５２Ｘ、Ｙ方向相対距離５２Ｙだけ相対距離分をシフトした位置に設定される。本実施例における相対距離は、半導体チップ１１の外形から予め決まるコーナの座標と求めた重心との距離である。
　したがって、前記計測された重心座標に対して、事前に設定されたＸ方向相対距離５２ＸとＹ方向相対距離５２ＹだけＸ方向およびＹ方向の相対距離分をシフトした座標を各半導体チップ１１のステージ座標５２１と設定し、同様に繰り返して、測定するウエハー１２上のすべての半導体チップ１１毎のステージ座標５２１を設定する。
　〔準備工程７〕
　すべての半導体チップ１１のステージ座標５２１の中で、前記グローバルアライメント工程で得られたウエハー１２を回転補正するために選ばれ、且つ、ステージ座標５２１およびチップアドレス１２２を事前設定しているＮＯ．１チップ１５１を基準チップ１５とし、当該基準チップ１５のステージ座標５２１（Ｘ，Ｙ）のアドレスを基準チップアドレス１２２と定め割り当てる。
　〔準備工程８〕
　本願の主旨であるウエハー１２上のすべての半導体チップ１１をもれなく見出すための
手順について説明する。図７（ａ）に示すように、ウエハー１２の中央に最も近いＮＯ．１チップ１５１を基準チップ１５とし、該基準チップ１５のチップアドレス１２２を（ｍ，ｎ）と設定する。次に、図７（ｂ）に示すように、前記基準チップ１５の周囲の半導体チップ１１をウエハーシートのエキスパンドの伸び率を考慮して、あるべき範囲にある周辺の半導体チップ１１のステージ座標を探索する。前記基準チップ１５のステージ座標が（Ｘ，Ｙ）且つチップアドレス１２２が（ｍ，ｎ）の場合、当該基準チップ１５の周囲四方向の半導体チップのステージ座標５２１に対応するチップアドレス１２２は、基準チップ１５の上隣りを（ｍ，〔ｎ－１〕）、左隣りを（〔ｍ－１〕、ｎ）、右隣りを（〔ｍ＋１〕、ｎ）および下隣りを（ｍ、〔ｎ＋１〕）に設定される。これにより、周囲四方向の各半導体チップ１１のステージ座標５２１とチップアドレス１２２を関連付けることができる。
　さらに、図７（ｃ）に示すように、図７（ｂ）で設定した周囲四方向のチップアドレス１２２とステージ座標５２１を関連付けた半導体チップ１１を基軸に、更に三方向の半導体チップ１１を検索して、新たな半導体チップ１１のステージ座標５２１とチップアドレス１２２を求めて関連付ける。当該作業を繰り返し、ウエハー１２全体にある半導体チップ１１のチップアドレス１２２とステージ座標５２１を求めて関連付ける。同様にして、他のチップアドレス１２２とステージ座標５２１が関連付けされた半導体チップ１１に対し、ウエハー１２全域の探索が完了するまで行う。これにより、すべてのウエハー１２上の半導体チップ１１に対し、ステージ座標５２１とチップアドレス１２２の関連付けが確定でき、それらの情報はすべて、コンピュータ２の外観検査データ処理部２４を通じてＤＢファイル２５に格納される。
　〔外観検査準備工程終了〕
　以上記載のように、ウエハー１２上のすべての半導体チップ１１に対し、ステージ座標５２１とそれに応じたチップアドレス１２２とが関連付けされ、実検査工程に移る。ここで、実検査工程では、対象となる半導体チップ１１にはすべてチップアドレス１２２が確定されている。対象となる半導体チップ１１がどこにあるかは、前記プレスキャン工程で、ステージ座標５２１とチップアドレス１２２との関連付けがなされているので、外観検査装置５のステージ５２を実検査対象の半導体チップ１１に該当するアドレス順に移動し、当該アドレスに対応するステージ座標５２１に位置合わせすることにより、実検査を高速かつ検査もれなしに効率良く行うことが可能となる。以上が図４に基づく本発明のプレスキャン工程の説明である。
比較例
　実際に被検査対象物１の外観検査準備工程としてプレスキャンをおこなった場合の時間的短縮の実績について示す。
　ダイシング加工後のエキスパンド工程を経た外径４インチのウエハー１２を従来方法および当該発明に基づくプレスキャン工程を施した場合についてのタクトタイムの差異を記載する。ここで従来方法は、上記グローバルアライメントを実行した後に実検査を実行した場合である。
　従来方法にて、検査を実施した場合：７分３４秒であった。
　本発明によるプレスキャンを施した場合：１分４９秒であった（プレスキャン時間：９秒、実検査時間：１分４０秒）。
　これにより、本発明によるプレスキャン工程を用いてのウエハー１２の検査時間の場合、５分４５秒の短縮効果が得られている。当該タクトタイム時間短縮の要因は、ウエハー１２の検査時、当該発明のプレスキャン工程を実施した場合、ウエハー１２上のすべての半導体チップ１１に対しチップアドレス１２２が既に設定されているので、実検査時登録されている該当する半導体チップ１１のチップアドレス１２２をサーチする際のサーチ範囲が狭くなり、短時間ですべての該当半導体チップ１１の位置に到達でき、総合的に検査時間が短縮されたという効果が得られる。
　本実施例は、上記実施例１の装置を利用し、図４のフローチャートに記載のグローバルアライメント工程に含まれる〔準備工程２〕および〔準備工程３〕をプリスキャン工程の途中で行うものである。したがって、同一の処理工程については、その説明を簡略化し異なる部分について詳述する。以下、図８に示すフローチャートに沿って説明する。
　〔準備工程〕
　まず、図３（ａ）に示すダイシング加工後のウエハー１２にエキスパンド工程を施した後、外観検査装置５のステージ５２上に載置する。
　〔プレスキャン開始〕
　次に、対物レンズ５３を低倍率のレンズに調整し、ウエハー１２のエキスパンド工程後の広範囲撮像視野５７内の広範囲ごとの画像を、ステージ５２を移動させながら撮像を開始し、撮像画像５６をコンピュータ２の外観検査データ処理部２４を通じてＤＢデータファイル２５に送られ格納する。当該ウエハー１２は、既にエキスパンド工程を経た後の状態なので、ウエハー１２上の半導体チップ１１全てを撮像するために、エキスパンド工程でのウエハーシートの伸びを考慮してエキスパンド工程前のウエハー１２より広範囲に半導体チップ１１が存在する可能性の拡張範囲を加味した広範囲撮像視野５７を撮像する。
　〔２値化処理〕
　ウエハー１２の全画像の撮像が完了した後、抽出部２１が事前に設定済みの閾値を用いて、画像の輝度値を閾値以上と以下の輝度値を持つ領域に２分し半導体チップ１１およびパッド１６を抽出する。
　〔重心座標の算出〕
　図６に示すように、抽出した半導体チップのパッド１６がペアとして存在する場合は当該各ペアを半導体チップ１１ごとに繰り返し検出し、ペア毎に前記面積単位で２箇所のパッド１６を合わせてペア毎の重心座標を求める。
　〔基準チップの推定〕
　各半導体チップ１１の重心が求まると、取得した複数枚の画像中に含まれる重心座標の個数に基づいて半導体チップ１１が最も多く含まれる画像を選択する。ここで、補正量算出部２２が、例えば図３に示す縦方向または横方向いずれか一軸に沿った半導体チップ１１の重心座標を隣接する半導体チップ１１ごとに比較し、そのズレ量からウエハー１２の傾きを算出する。
　外観検査データ処理部２４が、２値化処理して求めた全撮像画像に含まれる半導体チップ１１の外形とウエハーの傾きを利用し、予めレシピによって設定されている基準チップ１５であるＮＯ．１チップ１５１およびＮＯ．２チップ１５２の位置を推定する。
　ＮＯ．１チップ１５１およびＮＯ．２チップ１５２の推定が完了すると、算出された傾き分だけステージ５２を回転させ、補正後のＮＯ．１チップ１５１およびＮＯ．２チップ１５２の重心座標を算出する。なお、以上の工程が、本発明のサブアライメント工程に相当する。
　〔グローバルアライメント〕
　プレスキャン時よりも対物レンズ５３の倍率を上げる。推定されたＮＯ．１チップ１５１およびＮＯ．２チップ１５２の重心座標のそれぞれが撮像視野に収まるようにステージ５２を移動させる。各位置でウエハー１２を撮像する。その後、図２に示すように、補正量算出部２２が取得した２画像に基準線１０を設定し、ＮＯ．１チップ１５１およびＮＯ．２チップ１５２の位置関係から補正角度６を算出する。当該補正角度に基づいて、位置補正・回転補正部２３がステージ５２を回転させてウエハー１２の角度補正をおこなう。
　〔重心座標の補正〕
　グローバルアライメントにより回転補正されたウエハー１２上の全ての半導体チップ１１に対し、回転量に応じて重心座標を補正する。
　〔ステージ座標の算出〕
　以下の処理は、外観検査データ処理部２４が行う。各半導体チップ１１のステージ座標５２１は、補正後の重心座標に基づいて、予め設定された、Ｘ方向相対距離５２Ｘ、Ｙ方向相対距離５２Ｙだけ相対距離分をシフトした位置に設定される。上記実施例１と同様に相対距離は、半導体チップ１１の外形から予め決まるコーナの座標と求めた重心との距離である。
　〔基準チップ（Ｎｏ．１チップ）のアドレス設定〕
　グローバルアライメントにより回転補正された後のＮＯ．１チップ１５１のステージ座標を抽出し、アドレスを設定する。すなわち、ＮＯ．１チップ１５１を基準チップ１５とし、当該基準チップ１５のステージ座標５２１（Ｘ，Ｙ）のアドレスを基準チップアドレス１２２と定め割当る。
　〔半導体チップへのアドレス割当〕
　上記実施例１と同様に以下のようにして各半導体チップ１１にアドレスが割り当てられる。図７（ａ）に示すように、ウエハー１２の中央に最も近いＮＯ．１チップ１５１を基準チップ１５とし、該基準チップ１５のチップアドレス１２２を（ｍ，ｎ）と設定する。次に、図７（ｂ）に示すように、前記基準チップ１５の周囲の半導体チップ１１をウエハーシートのエキスパンドの伸び率を考慮して、あるべき範囲にある周辺の半導体チップ１１のステージ座標を探索する。前記基準チップ１５のステージ座標が（Ｘ，Ｙ）且つチップアドレス１２２が（ｍ，ｎ）の場合、当該基準チップ１５の周囲四方向の半導体チップのステージ座標５２１に対応するチップアドレス１２２は、基準チップ１５の上隣りを（ｍ，〔ｎ－１〕）、左隣りを（〔ｍ－１〕、ｎ）、右隣りを（〔ｍ＋１〕、ｎ）および下隣りを（ｍ、〔ｎ＋１〕）に設定される。これにより、周囲四方向の各半導体チップ１１のステージ座標５２１とチップアドレス１２２を関連付けることができる。
　さらに、図７（ｃ）に示すように、図７（ｂ）で設定した周囲四方向のチップアドレス１２２とステージ座標５２１を関連付けた半導体チップ１１を基軸に、更に三方向の半導体チップ１１を検索して、新たな半導体チップ１１のステージ座標５２１とチップアドレス１２２を求めて関連付ける。当該作業を繰り返す。
　〔未設定アドレスの判別〕
　一定方向に半導体チップ１１を探索し、チップアドレス１２２の割当が完了すると、アドレスの割当てられていないステージ座標の有無を判別する。アドレス割当のないステージ座標が存在しない場合、外観検査基準工程が終了する。アドレス割当のないステージ座標が存在する場合、アドレスの推定割当を行う。
　〔アドレス推定割当〕
　基軸となる半導体チップ１１に隣接する他の半導体チップ１１が、所定距離を超えて存在している場合に探索エラーとなり、他の半導体チップ１１にチップアドレスが割当られない。そこで、例えば、次のようにして他の半導体チップ１１のチップアドレスを推定して割当る。チップアドレス未設定の他の半導体チップ１１に対して最も近い位置にあるアチップドレス登録済みの半導体チップ１１（以下、「基準半導体チップ１１」という）を抽出する。距離が同じ場合にはいずれか１個を選択する。両半導体チップ１１のステージ座標間の距離および基準半導体チップ１１から他の半導体チップ１１の存在する方向を求める。基準半導体チップ１１から当該方向および距離の所定範囲内でステージ座標と関連付けされていない近似するチップアドレスを当該他のチップアドレスとして推定して割当る。
　全ての未設定の半導体チップ１に対してチップアドレスを推定して割当る。ウエハー１２全体にある半導体チップ１１のチップアドレスとステージ座標を求めて関連付ける。当該関連付けが確定すると、それらの情報はすべて、コンピュータ２の外観検査データ処理部２４を通じてＤＢファイル２５に格納される。
　〔外観検査準備工程終了〕
　以上のように、ウエハー１２上のすべての半導体チップ１１に対し、ステージ座標５２１とそれに応じたチップアドレス１２２とが関連付けされ、実検査工程に移る。
　当該実施例によれは、プレスキャンによって広範囲撮像視野５７でウエハー１２上の全ての半導体チップ１１を撮像し、サブアライメント工程において、当該撮像画像の半導体チップ１１の整列状態からウエハー１２の傾きが求められる。当該傾きを補正することにより、半導体チップ１１の外形を適正な位置に戻すことができる。したがって、レシピで設定された基準チップ１５の位置情報に基づく１回の撮像で確実に基準チップ１５の含まれる撮像画像を取得することができる。したがって、実施例１のように、グローバルアライメントを先に実施する際に生じる基準チップ１５を求めるためのトライ・アンド・エラーによる繰り返し処理が解消され、タクトタイムを短縮することができる。
　なお、本発明は以下のような形態で実施することも可能である。
　上記両実施例では、半導体チップ１１の重心を２個の電極のパッド１６を利用して求めていたが、半導体チップ１１の外形やその角部の座標などを利用しても算出することができる。
　また、上記実施例では、半導体ウエハー１２を例にとって説明したが、当該実施形態に限定されず、例えばＬＥＤのウエハーにも適用することができる。
　各種被検査対象物の形状物に現れる撮像画像を検査して該形状物の欠陥を検出する外観検査装置を用いて検査をおこなう場合に、最近の傾向として、各種被検査対象物すなわち主ウエハーをダイシング加工を経てエキスパンド工程をおこなった後にウエハー内の形状物すなわち主に半導体チップの検査をおこないたいとの要望が高くなって来ている。
　また、近年ウエハーの外径の拡大、ウエハー内の各半導体チップの数の増大、さらには微細化や緻密化により、ウエハー一枚ごとの検査時間が増大しており、該ウエハーの検査のタクトタイムの短縮が望まれている。また、ウエハーをすでにダイシング加工を経てエキスパンド工程をおこなった後に検査をおこなうことを要望される場合も増している。従い、前記状況の中、ウエハーの検査のタクトタイム短縮は急務であり、本発明で提唱するプレスキャン機能を利用することによるウエハーの検査のタクトタイム短縮の一手法としての利用価値は高い。

Claims (6)

  1. 　ステージ上に載置された形状物を有するダイシング加工後にエキスパンド工程を経たシートに保持されている被検査対象物を撮像工程にて撮像した撮像画像を用いての前記被検査対象物の外観検査方法であって、
    　前記被検査対象物を撮像した撮像画像を形状物ごとに事前に設定した閾値に基づいて２値化処理を行い、当該結果に基づいて抽出された個々の形状物の位置を前記ステージの予め決めたステージ座標と対応させて設定するステージ座標設定工程と、
    　前記形状物間の前記エキスパンド工程における前記シートの伸び率を考慮して、所定の形状物の隣にあるべき他の形状物の範囲に対し、当該所定の形状物のステージ座標を用いて他の形状物探索する探索過程と、
    　前記探索過程において見つかった他の形状物に対して、所定の形状物を基準にして他の形状物に形状物アドレスを付すとともに、当該形状物アドレスとステージ座標を形状物ごとに関連付ける工程とを備え、
    　前記形状物のステージ座標と形状物アドレスの関連付ける工程終了後に、前記形状物アドレスに基づいて実検査を行うことを特徴とする外観検査方法。
  2. 　前記被検査対象物は半導体ウエハーであり、形状物は半導体チップであり、
    　前記形状物のステージ座標は、前記撮像画像の２値化処理を行い、当該２値画像で抽出した半導体チップの重心座標を求め、
    　前記重心座標から予め決まっている半導体チップのコーナまでの相対距離分ずれた座標に設定することを特徴とする請求項１に記載の外観検査方法。
  3. 　前記形状物アドレスは、前記ステージ座標を用いて、設定した基準形状物から四方向の形状物を順次探索し、前記被検査対象物全域の前記ステージ座標と前記形状物アドレスを設定し関連付ける処理を繰り返して得ることを特徴とする請求項１または請求項２に記載の外観検査方法。
  4. 　前記ステージ座標設定工程の前に、予め設定された半導体ウエハー上で離間された基準となる２個の半導体チップを探索して個々に撮像し、当該半導体チップの位置座標から半導体ウエハーの傾きを求め、当該結果に応じて当該半導体ウエハーの位置合わせするメインアライメント工程を備えたことを特徴とする請求項２または請求項３に記載の外観検査方法。
  5. 　前記メインアライメント工程の前に、メインアライメント時よりも低倍率で撮像した半導体ウエハーの複数枚の撮像画像を２値化処理した後に、当該２値画像に基づいて当連続配列された複数個の半導体チップの整列状態から当該半導体ウエハーの傾きを求め、当該結果に基づいて半導体ウエハーを位置合わせするサブアライメント工程を備えたことを特徴とする請求項４に記載の外観検査方法。
  6. 　ステージ上に載置された形状物を有するダイシング加工後にエキスパンド工程を経たシートに保持されている被検査対象物を撮像手段にて撮像した撮像画像を用いての前記被検査対象物の検査を行う外観検査装置であって、
    　前記被検査対象物を撮像した撮像画像を形状物ごとに事前に設定した閾値に基づいて２値化処理を行い、当該結果に基づいて抽出された個々の形状物の位置を前記ステージの予め決めたステージ座標と対応させて設定するステージ座標設定手段と、
    　前記形状物間の前記エキスパンド工程における前記シートの伸び率を考慮して、所定の形状物の隣にあるべき他の形状物の範囲に対し、当該所定の形状物のステージ座標を用いて他の形状物探索し、前記探索過程において見つかった他の形状物に対して、所定の形状物を基準にして他の形状物に形状物アドレスを付すとともに、当該形状物アドレスとステージ座標を形状物ごとに関連付ける手段とを備え、
    　前記形状物のステージ座標と形状物アドレスの関連付けの終了後に、前記形状物アドレスに基づいて実検査を行うことを特徴とする外観検査装置。
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