WO2012121422A1 - フォトダイオードキャリア及びこれを用いたフォトセンサ - Google Patents

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side electrode
photodiode
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竹内　剛
木村　直樹
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日本電気株式会社
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Definitions

  • the present invention relates to a photodiode carrier and a photosensor using the same, and more particularly to a photodiode carrier on which a plurality of photodiodes are mounted and a photosensor using the same.
  • the photodiode carrier is a component on which a photodiode is mounted and used by being incorporated in an optical receiver module or the like in optical communication.
  • FIG. 7A is a top view of such a photodiode carrier
  • FIG. 7B is a front view of the photodiode carrier.
  • the photodiode carrier four pairs of signal-side electrodes 102 and bias-side electrodes 103 to 106 are formed on a ceramic substrate 101.
  • the signal side electrodes 102 are arranged in parallel to each other on one main surface of the ceramic substrate 101 and are formed to extend to the upper surface of the ceramic substrate 101.
  • FIG. 7C is a front view of the photodiode 111 mounted on the photodiode carrier.
  • FIG. 7C shows a state where flip-chip mounting is performed on the photodiode carrier with the electrode surface of the photodiode facing the photodiode carrier side.
  • a back-illuminated quadruple photodiode array is used as the photodiode.
  • Four pairs of signal side terminals and bias side terminals are also formed on the electrode surface of the back illuminated quadruple photodiode array.
  • FIG. 8 is a side view showing a state in which the photodiode carrier after mounting the photodiode shown in FIG. 7C is incorporated in the optical receiver module.
  • the photodiode carrier after mounting the photodiode is fixed to the lower step portion 113L of the step carrier 113 having a step, and the preamplifier 114 is fixed to the upper step portion 113U.
  • the signal side electrode on the upper surface of the photodiode carrier is connected to the preamplifier 114 by wire bonding.
  • the bias side electrode on the upper surface of the photodiode carrier is also connected to the ground in an alternating manner by being connected to the chip capacitor on the upper part of the step carrier. According to the incident light to the optical receiver module, each of the four photodiodes outputs an output signal, is amplified by the preamplifier 114, and is output.
  • the photodiode carrier of the background art described above has the following problems. That is, in the photodiode carrier according to the background art, the frequency response characteristics of the photodiode connected to the bias side electrode 103 and the bias side electrode 104 may be different. This is because the length of the bias side electrode 103 and the length of the bias side electrode 104 are different. A similar problem occurs in the photodiode connected to the bias side electrode 105 and the bias side electrode 106.
  • an optical high-frequency receiving circuit mounted with a photodiode the one described in Patent Document 1 is known.
  • FIG. 9 is a partial plan view showing a relevant part of the optical high-frequency receiving circuit disclosed in Patent Document 1. In FIG.
  • Electrodes 205 to 208 and ground patterns 209 to 211 are formed, and a photodiode 202, an IC 203, and a high-frequency capacitor 204 are mounted.
  • the IC 203 includes a DC cut capacitor, a preamplifier, and a resistor. Each terminal of the IC 203 is connected to the electrodes 206 and 207 or the ground patterns 209 and 210.
  • the two N poles of the photodiode 202 are respectively connected to the electrode 205 which is a bias side electrode, and the P pole of the photodiode 202 is connected to the electrode 206.
  • An output signal of the photodiode 202 is output to the electrode 206, amplified by a preamplifier in the IC 203, and output from the electrode 207.
  • a high frequency capacitor is connected between a ground pattern 209 connected to one terminal of the IC 203 and an electrode 205 which is a bias side electrode to which the N pole of the photodiode 202 is connected.
  • the high frequency capacitor 204 is intended to reduce the parasitic inductance of the ground pattern.
  • An electrode 208 connected to a terminal of the IC 203 crosses between the high-frequency capacitor 204 and the substrate 201.
  • the optical high-frequency receiving circuit described in Patent Document 1 does not provide means for solving the above-described problem of the background-art photodiode carrier described in FIGS.
  • An object of the present invention is to provide a photodiode carrier capable of aligning frequency response characteristics of a plurality of mounted photodiodes.
  • a photodiode carrier includes a diode array connection region, first and second signal side electrodes connected to the diode array connection region, and a first electrode connected to the diode array connection region.
  • the photosensor according to the present invention includes a diode array connection region, first and second signal side electrodes connected to the diode array connection region, and first and second bias side electrodes connected to the diode array connection region.
  • a photodiode carrier comprising first and second capacitors connected between an electrode provided in the middle of the first and second bias side electrodes and a ground electrode;
  • the electrodes provided in the middle of the first and second bias side electrodes are located at substantially equal distances starting from the diode array connection region.
  • the first bias side electrode and the second bias side electrode are respectively connected to the ground electrode via the first and second capacitors at a substantially equal distance from the photodiode mounted in the diode connection region. Is done.
  • the length of the bias side electrode viewed from the AC component is substantially equal between the first bias side electrode and the second bias side electrode.
  • FIG. 1A is a top view of a diode carrier according to the first embodiment of the present invention
  • FIG. 1B is a front view of the diode carrier according to the first embodiment of the present invention
  • FIG. 1C is a diode according to the first embodiment of the present invention. It is a bottom view of a carrier.
  • 2A is a front view showing a state where a photodiode and a chip capacitor are mounted on the diode carrier of FIG. 1
  • FIG. 2B is a cross-sectional view taken along line AA of FIG. 2A
  • FIG. 2C is a diode of FIG. It is a side view which shows the state which mounted the photodiode and the chip capacitor on the carrier.
  • FIG. 1A is a top view of a diode carrier according to the first embodiment of the present invention
  • FIG. 1B is a front view of the diode carrier according to the first embodiment of the present invention
  • FIG. 1C is a diode according to
  • FIG. 3 is a front view for explaining details of a state in which a photodiode and a chip capacitor are mounted on a diode carrier.
  • FIG. 4 is a side view showing a state in which the photodiode carrier after mounting the photodiode shown in FIG. 2 or FIG. 3 is incorporated in the optical receiver module.
  • FIG. 5 is a front view of a diode carrier according to a second embodiment of the present invention. 6A is a front view showing a state in which a photodiode and a chip capacitor are mounted on the diode carrier of FIG. 5,
  • FIG. 6B is a cross-sectional view taken along line AA of FIG. 6A, and FIG. It is sectional drawing along the -B line.
  • FIG. 7A is a top view of a background art diode carrier
  • FIG. 7B is a front view of the background art diode carrier
  • FIG. 7C is a front view showing a state where a photodiode and a chip capacitor are mounted on the diode carrier.
  • FIG. 8 is a side view showing a state in which the photodiode carrier after mounting the photodiode shown in FIG. 7 is incorporated in the optical receiver module.
  • FIG. 9 is a partial plan view showing a relevant part of the optical high frequency receiving circuit of Patent Document 1. In FIG.
  • FIG. 1A is a top view of a diode carrier according to the first embodiment of the present invention
  • FIG. 1B is a front view of the diode carrier according to the first embodiment of the present invention
  • FIG. 1C is a diode according to the first embodiment of the present invention. It is a bottom view of a carrier.
  • 2A is a front view showing a state in which a photodiode and a chip capacitor are mounted on the diode carrier of FIG. 1, FIG.
  • FIG. 2B is a sectional view taken along line AA of FIG. 2A
  • FIG. 2C is a diode of FIG. It is a side view which shows the state which mounted the photodiode and the chip capacitor on the carrier.
  • FIG. 3 is a front view for explaining details of a state in which a photodiode and a chip capacitor are mounted on a diode carrier.
  • FIG. 4 is a side view showing a state in which the photodiode carrier after mounting the photodiode shown in FIG. 2 or FIG. 3 is incorporated in the optical receiver module.
  • the photodiode carrier according to the first embodiment of the present invention is configured such that a capacitor connection region is provided in the middle of the bias side electrode, and that portion is connected to the ground electrode via a chip capacitor in an AC manner. To do. More specifically, AC grounding is performed by a chip capacitor in the immediate vicinity of each cathode of the photodiodes constituting the photodiode array. Furthermore, in order to make the frequency response characteristics of the power supply patterns from the cathodes of the photodiodes constituting the photodiode array to the chip capacitors the same as much as possible, the chip capacitors are configured to straddle the power supply patterns.
  • the photodiode carrier of the present embodiment includes a ceramic substrate 1 having one end 1A and the other end 1B facing each other, and a ceramic substrate 1 between the one end 1A and the other end 1B.
  • 10 and first to fourth signal side electrodes 2 formed to extend from the diode array connection region 7 to the one end 1A substantially in parallel with each other. As shown in FIG. 1A, the first to fourth signal-side electrodes 2 are formed so as to be connected to the upper surface portion of the ceramic substrate 1.
  • the capacitor connection region 10 is provided with four capacitor connection regions 10-3, 10-4, 10-5 and 10-6 corresponding to the bias side electrodes 3, 4, 5 and 6.
  • the first to fourth bias-side electrodes 3 drawn from the diode array connection region 7 toward the other end 1B of the substrate 1 and changed in the middle to the one end 1A of the substrate 1, respectively. 4, 5, 6 and the other end 1 ⁇ / b> B of the substrate 1, and the first to fourth through the capacitors mounted in the capacitor connection regions 10-3, 10-4, 10-5, 10-6.
  • the ground electrode 8 is connected to the bias side electrodes 3, 4, 5 and 6.
  • the 1st bias side electrode 3 is arrange
  • the first bias side electrode 3 is a portion that passes through the capacitor connection region 10-3 and is disposed so as to extend in parallel to the other end 1 ⁇ / b> B of the substrate 1.
  • the second bias side electrode 4 is disposed so as to pass through the capacitor connection region 10-4.
  • the second bias side electrode 4 is a part that passes through the capacitor connection region 10-4 and is disposed so as to extend in parallel to the other end 1 ⁇ / b> B of the substrate 1.
  • the third bias side electrode 5 is disposed so as to pass through the capacitor connection region 10-5.
  • the third bias side electrode 5 is disposed so as to extend in parallel to the other end 1 ⁇ / b> B of the substrate 1 at a portion passing through the capacitor connection region 10-5.
  • the 4th bias side electrode 6 is arrange
  • the portion passing through the capacitor connection region 10-6 is disposed so as to extend in parallel to the other end 1 ⁇ / b> B of the substrate 1.
  • the second bias side electrode 4 is disposed so as to pass through the capacitor connection region 10-4 and further through the capacitor connection region 10-3.
  • the third bias side electrode 5 is disposed so as to pass through the capacitor connection region 10-5, and further disposed so as to pass through the capacitor connection region 10-6.
  • the second bias side electrode 4 is disposed so as to pass between the capacitor and the ceramic substrate 1.
  • the third bias side electrode 5 is arranged to pass between the capacitor and the ceramic substrate 1.
  • bias side electrodes 3, 4, 5 and 6 are also formed so as to be connected to the upper surface portion of the ceramic substrate 1 as shown in FIG. 1A.
  • the ground electrode 8 is disposed so as to extend in parallel to the other end 1B of the substrate 1, and a part thereof passes through the capacitor connection regions 10-3, 10-4, 10-5, and 10-6.
  • the ground electrode 8 is formed to be connected to the lower surface portion of the ceramic substrate 1.
  • Two electrodes are provided on the first to fourth bias side electrodes 3, 4, 5, 6 and the ground electrode 8 that pass through the capacitor connection regions 10-3, 10-4, 10-5, and 10-6. Is arranged.
  • this electrode is an Au bump electrode 9 having a height of 20 ⁇ m.
  • the electrodes closer to the diode array connection region 7 are substantially equal starting from the diode array connection region 7.
  • a back-illuminated quadruple photodiode array 11 and four chip capacitors 12 are mounted on such a photodiode carrier to form a photosensor.
  • four pairs of signal side terminals 11 ⁇ / b> S and bias side terminals 11 ⁇ / b> B are formed on the electrode surface of the back illuminated quadruple photodiode array 11.
  • a light receiving portion 11R is arranged between the signal side terminal 11S and the bias side terminal 11B, and four light receiving portions 11R are arranged in a one-dimensional direction.
  • the four light receiving portions 11R are indicated by circular dotted lines in FIG.
  • the photodiode array 11 With the electrode surface of the photodiode array 11 facing the photodiode carrier, the photodiode array 11 is flip-chip mounted on the photodiode carrier. By flip chip mounting, these electrodes are respectively connected to the electrodes on the photodiode carrier side.
  • the photodiode carrier on which the photodiode array 11 and the chip capacitor 12 are mounted is incorporated into an optical receiver module. As shown in FIG.
  • the photodiode carrier after mounting the photodiode is fixed to the lower step portion 13L of the step carrier 13 having a step, and the preamplifier 14 is fixed to the upper step portion 13U.
  • the signal-side electrode on the upper surface portion of the photodiode carrier and the preamplifier 14 are connected by wire bonding.
  • the step carrier 13 is made of metal and serves as an electrical ground for the entire optical receiver module.
  • the ground electrode 8 of the photodiode carrier is connected to the step carrier 13 and given a ground potential.
  • a signal side electrode 2 a bias side electrode 3, 4, 5, 6, a ground electrode 8 is formed on the ceramic substrate 1 using a normal photolithography technique.
  • the bias side electrodes 3, 4, 5, 6 and the ground electrode are disposed at positions passing through the capacitor connection region 10 (10-3, 10-4, 10-5, 10-6)
  • An Au bump electrode 9 having a height of 20 ⁇ m is formed on 8.
  • FIGS. 2A to 2C and FIG. 3 the quadruple photodiode array 11 and the chip capacitor 12 are mounted, and the photodiode carrier according to the present embodiment is completed.
  • the photodiode carrier according to the present embodiment provides the following effects.
  • the first effect of the photodiode carrier according to the present embodiment will be described.
  • the electrodes closer to the diode array connection region 7 are mutually connected starting from the diode array connection region 7. They are arranged at substantially equal distances.
  • the lengths of the bias side electrodes 3, 4, 5, 6 as viewed from the AC component are substantially equal to each other.
  • the high frequency response characteristics of the quadruple photodiodes can be matched to each other.
  • the second effect of the photodiode carrier according to the present embodiment will be explained. In the photodiode carrier according to the present embodiment, as shown in FIG. 2, particularly FIG.
  • the chip capacitor 12 is mounted in a bridge shape, so that the second bias side electrode 4 is connected to the chip capacitor 12 or the first capacitor. It is possible to cross and pass without contacting the bias side electrode 3. Therefore, even in a photodiode carrier on which a plurality of photodiodes are mounted, the degree of freedom with respect to the layout of the positions of the bias side electrode and the chip capacitor can be increased. The third effect will be described.
  • the bias side electrodes 3, 4, 5, 6 are connected to the ground of the entire optical receiver module in an alternating manner via the chip capacitor 12. It is connected to the.
  • the AC component of the current output from the photodiodes of the quadruple photodiode array 11 is connected to the ground via the chip capacitor 12.
  • the length of the bias side electrodes 3, 4, 5, 6 as viewed from the AC component is the length from the connection portion with the photodiode in the diode array connection region 7 to the connection portion with the chip capacitor 12. Therefore, the length of the bias side electrodes 3, 4, 5, 6 as viewed from the AC component is shorter than the physical length of the bias side electrodes 3, 4, 5, 6. Therefore, in the photodiode carrier of the present embodiment, it is possible to suppress the deterioration of the high frequency response characteristic, and a faster response characteristic can be obtained.
  • FIG. 5 is a front view of a diode carrier according to a second embodiment of the present invention.
  • 6A is a front view showing a state in which a photodiode and a chip capacitor are mounted on the diode carrier of FIG. 5
  • FIG. 6B is a cross-sectional view taken along the line AA of FIG. 6A, and FIG. It is sectional drawing along the -B line.
  • Detailed descriptions of the same elements as those of the photodiode carrier according to the first embodiment are omitted.
  • the first bias side electrode is configured to be divided into a first half part and a second half part via a gap part. Then, the second bias side electrode is configured to pass through this gap portion and connect to the upper surface portion of the photodiode carrier.
  • the arrangement and shape of the bias side electrode are different from the bias side electrode of the photodiode carrier according to the first embodiment. That is, the shape and arrangement of the ceramic substrate 1, the diode array connection region 7, the four capacitor connection regions 10, the first to fourth signal side electrodes 2, and the ground electrode 8 are the same as those of the photodiode carrier according to the first embodiment. is there.
  • the back-illuminated quadruple photodiode array 11 and the four chip capacitors 12 mounted on the photodiode carrier according to the present embodiment are the same as in the first embodiment.
  • the first bias side electrode is drawn from the diode array connection region 7 toward the other end 1 ⁇ / b> B of the ceramic substrate 1 on one main surface of the ceramic substrate 1.
  • the first half 3F extending to the capacitor connection region 10-3 and the first half 3F are separated from each other via a gap G and are pulled from the first capacitor connection region 10-3 to one end 1A of the ceramic substrate 1.
  • the second half portion 3S is turned.
  • the second bias side electrode 4 is disposed so as to pass through the gap G between the first half part 3F and the second half part 3S of the first bias side electrode and be routed to one end 1A of the substrate 1.
  • the fourth bias side electrode is drawn out from the diode array connection region 7 toward the other end 1B of the ceramic substrate 1 and extends to the fourth capacitor connection region 10-6.
  • the part 6F is separated from the part 6F by a gap G and has a rear half part 6S routed from the fourth capacitor connection region 10-6 to one end 1A of the ceramic substrate 1.
  • the third bias side electrode 5 is disposed so as to pass through the gap G between the front half part 6F and the rear half part 6S of the fourth bias side electrode and be routed to the one end 1A of the substrate 1.
  • the electrode length of the second half 3S of the first bias side electrode is designed to be equal to the electrode length of the second bias side electrode 4 after the capacitor connection region 10-4.
  • FIG. 5 shows an example in which the second half 3S of the first bias side electrode and the portion after the capacitor connection region 10-4 of the second bias side electrode 4 are arranged in the same shape.
  • the electrode length of the second half 6S of the fourth bias side electrode is designed to be equal to the electrode length of the third bias side electrode 5 after the capacitor connection region 10-5.
  • FIG. 5 shows an example in which the latter half 6S of the fourth bias side electrode and the portion after the capacitor connection region 10-5 of the third bias side electrode 5 are arranged in the same shape.
  • the chip capacitor 12 is mounted in a bridge shape as in the first embodiment. One end of the chip capacitor 12 mounted in the capacitor connection region 10-3 is connected to the first half 3F of the first bias side electrode and the second half 3S of the first bias side electrode. The other end of the chip capacitor 12 is connected to the ground electrode 8 at two locations.
  • the first half 3F of the first bias side electrode and the second half 3S of the first bias side electrode are electrically connected in a bridge shape via wiring inside the chip capacitor 12.
  • the first bias side electrode is configured by the first half 3F of the first bias side electrode and the second half 3S of the first bias side electrode via the wiring inside the chip capacitor 12.
  • one end of the chip capacitor 12 mounted in the capacitor connection region 10-6 is connected to the front half 6F of the fourth bias side electrode and the rear half 6S of the first bias side electrode.
  • the other end of the chip capacitor 12 is connected to the ground electrode 8 at two locations.
  • the first half 6F of the fourth bias side electrode and the second half 6S of the fourth bias side electrode are electrically connected in a bridge shape via the wiring inside the chip capacitor 12.
  • the first half 6F of the fourth bias side electrode and the second half 6S of the fourth bias side electrode constitute a fourth bias side electrode.
  • the second bias side electrode 4 is also connected between the chip capacitor 12 and the first half 3F of the first bias side electrode between the first half 3F of the first bias side electrode and the ground electrode 8. Can be crossed and passed without touching.
  • the third bias side electrode 5 is also connected between the first half 6F of the fourth bias side electrode and the ground electrode 8 as the chip capacitor 12 or the fourth bias side electrode. Can be crossed and passed without contacting the front half 6F. Further, as shown in FIG.
  • the second bias side electrode 4 is also connected to the chip capacitor 12 and the first half of the first bias side electrode between the first half 3F and the rear half 3S of the first bias side electrode. It is possible to cross and pass without contacting the part 3F and the second half part 3S.
  • the third bias side electrode 5 is also connected to the chip capacitor 12 or the fourth bias side electrode between the front half 6F and the rear half 6S of the fourth bias side electrode. It is possible to cross and pass without contacting the front half 6F and the rear half 6S.
  • a method for manufacturing such a photodiode carrier will be described. First, an electrode pattern as shown in FIG.
  • the quadruple photodiode array 11 and the four chip capacitors 12 are mounted to complete the photodiode carrier according to the present embodiment.
  • the photodiode carrier on which the photodiode array 11 and the chip capacitor 12 are mounted is incorporated into the optical receiver module as in the first embodiment.
  • the photodiode carrier according to the present embodiment provides the following effects. The first effect of the photodiode carrier according to the present embodiment will be described.
  • the electrodes closer to the diode array connection region 7 are disposed at substantially equal distances starting from the diode array connection region 7. .
  • the lengths of the bias side electrodes 4 and 5 viewed from the AC component are substantially equal to each other.
  • the high frequency response characteristics of the photodiodes can be aligned with each other.
  • the Au bump electrodes 9 disposed on the first half portions 3F and 6F of the bias side electrode are disposed at equal distance positions starting from the connection portion with the photodiode in the diode array connection region 7 respectively.
  • the lengths of the first half portions 3F and 6F of the bias side electrode viewed from the AC component are substantially equal to each other.
  • the high frequency response characteristics of the photodiodes can be aligned with each other.
  • the chip capacitor 12 is mounted in a bridge shape as shown in FIG. 6, particularly FIG. 6B and FIG. 6C, so that the second bias side electrode 4 is connected to the chip capacitor 12 or
  • the first bias side electrode can cross and pass without contacting the front half part 3F of the first bias side electrode and the rear half part 3S of the first bias side electrode. Therefore, even in a photodiode carrier on which a plurality of photodiodes are mounted, the degree of freedom with respect to the layout of the positions of the bias side electrode and the chip capacitor can be increased.
  • the third effect will be described.
  • the first half 3F of the bias side electrode, the bias side electrode 4, the bias side electrode 5, and the first half 6F of the bias side electrode serve as the chip capacitor 12. And is connected to the ground of the entire optical receiver module through AC. Therefore, the AC component of the current output from the photodiodes of the quadruple photodiode array 11 is connected to the ground via the chip capacitor 12.
  • the lengths of the bias side electrode 4 and the bias side electrode 5 as viewed from the AC component are the length from the connection portion with the photodiode in the diode array connection region 7 to the connection portion with the chip capacitor 12.
  • the length of the bias side electrode 4 and the bias side electrode 5 viewed from the AC component is shorter than the physical length of the bias side electrodes 4 and 5.
  • the first half 3F of the bias side electrode and the second half 3S of the bias side electrode are electrically connected via the wiring inside the chip capacitor 12 to be mounted.
  • the front half 6F of the bias side electrode and the rear half 6S of the bias side electrode are electrically connected via the wiring inside the chip capacitor 12 to be mounted. Therefore, the lengths of the first and fourth bias side electrodes viewed from the AC component are shorter than the physical lengths of the first and fourth bias side electrodes.
  • the deterioration of the high frequency response characteristic can be suppressed, and a faster response characteristic can be obtained.
  • the fourth effect of the photodiode carrier according to the present embodiment will be explained.
  • the first bias side electrode is divided into the first half 3F and the second half 3S.
  • the second bias side electrode 4 passes through the gap G where the first half 3F and the second half 3S of the first bias side electrode are separated, and is connected to the upper surface of the photodiode carrier.
  • the physical electrode length of the second half 3S of the first bias side electrode is made equal to the physical electrode length of the second bias side electrode 4 after the capacitor connection region 10-4.
  • the physical electrode lengths after the connection region with the chip capacitor equal, even if the characteristics of the chip capacitor are not ideal and have, for example, a parasitic inductance component, the first and second bias sides
  • the high frequency response characteristics of the photodiode connected to the electrode can be aligned in a well-balanced manner.
  • An example of utilization of the present invention is an optical receiver module using a plurality of photodiodes.

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Abstract

本発明は、実装される複数のフォトダイオードの周波数応答特性を揃えることができるフォトダイオードキャリアを提供する。本発明のフォトダイオードキャリアは、ダイオードアレイ接続領域と、ダイオードアレイ接続領域に接続される第１及び第２の信号側電極と、ダイオードアレイ接続領域に接続される第１及び第２のバイアス側電極と、第１及び第２のバイアス側電極の途中に設けられた電極とグランド電極との間に接続される第１及び第２のコンデンサーとを備え、第１及び第２のバイアス側電極の途中に設けられた電極は、ダイオードアレイ接続領域７を起点として略等しい距離に位置している。

Description

フォトダイオードキャリア及びこれを用いたフォトセンサ
　本発明は、フォトダイオードキャリア及びこれを用いたフォトセンサに関し、特に複数のフォトダイオードが実装されるフォトダイオードキャリアとこれを用いたフォトセンサに関する。
　フォトダイオードキャリアは、その上にフォトダイオードが実装され、光通信における光レシーバーモジュールなどの内部に組み込んで用いられる部品である。図７Ａは、このようなフォトダイオードキャリアの上面図であり、図７Ｂはフォトダイオードキャリアの正面図である。フォトダイオードキャリアには、セラミック基板１０１上に、４対の信号側電極１０２とバイアス側電極１０３乃至１０６が形成されている。信号側電極１０２はそれぞれセラミック基板１０１の一主表面にお互いに平行に配置され、セラミック基板１０１の上面にまで延在するように形成されている。バイアス側電極１０３乃至１０６もセラミック基板１０１の一主表面に配置され、引き廻されてセラミック基板１０１の上面にまで延在するように形成されている。
　図７Ｃは、フォトダイオードキャリアにフォトダイオード１１１を実装した状態の正面図である。図７Ｃは、フォトダイオードの電極面をフォトダイオードキャリア側に向けて、フォトダイオードキャリアにフリップチップ実装した状態を示している。ここでは、フォトダイオードとして、裏面入射型４連フォトダイオードアレイを用いた例を示す。裏面入射型４連フォトダイオードアレイの電極面にも、４対の信号側端子とバイアス側端子が形成されている。フリップチップ実装により、これら電極がフォトダイオードキャリア側の電極とそれぞれ接続される。
　図８は、図７Ｃに示されるフォトダイオード実装後のフォトダイオードキャリアを、光レシーバーモジュールに組み込んだ状態を示す側面図である。段差のある段差キャリア１１３の下段部１１３Ｌにはフォトダイオード実装後のフォトダイオードキャリアが、上段部１１３Ｕにはプリアンプ１１４が、それぞれ固定されている。ワイヤボンディングにより、フォトダイオードキャリア上面の信号側電極はプリアンプ１１４と接続されている。図示していないが、フォトダイオードキャリア上面のバイアス側電極も、段差キャリア上段部のチップコンデンサーに接続されることで、交流的にグランドに接続されている。光レシーバーモジュールへの入射光に応じて、４連のフォトダイオードはそれぞれ出力信号を出力し、プリアンプ１１４により増幅されて、出力される。
特開２００１−１２７５６１号公報
　しかしながら、上述した背景技術のフォトダイオードキャリアには、以下のような課題がある。すなわち、背景技術によるフォトダイオードキャリアでは、バイアス側電極１０３及びバイアス側電極１０４につながるフォトダイオードの周波数応答特性が異なってしまう可能性がある。バイアス側電極１０３の長さとバイアス側電極１０４の長さとが異なるからである。バイアス側電極１０５とバイアス側電極１０６とにつながるフォトダイオードについても、同様な課題がある。
　フォトダイオードを実装した光高周波受信回路としては、特許文献１に記載されたものが知られている。図９は、特許文献１に示される光高周波受信回路の関連部分を示す部分平面図である。基板２０１には、電極２０５乃至２０８、グランドパターン２０９乃至２１１が形成されており、フォトダイオード２０２、ＩＣ２０３、高周波コンデンサー２０４が実装されている。ＩＣ２０３は、ＤＣカットコンデンサー、前置増幅器や抵抗を内蔵している。ＩＣ２０３の各端子は、電極２０６や２０７或いはグランドパターン２０９や２１０などに接続されている。フォトダイオード２０２の２つのＮ極はバイアス側電極である電極２０５にそれぞれ接続されており、フォトダイオード２０２のＰ極は電極２０６に接続されている。フォトダイオード２０２の出力信号は電極２０６に出力され、ＩＣ２０３内の前置増幅器で増幅され、電極２０７から出力される。
　この図９に示される光高周波受信回路では、ＩＣ２０３の一つの端子に接続されているグランドパターン２０９と、フォトダイオード２０２のＮ極が接続されるバイアス側電極である電極２０５との間に高周波コンデンサー２０４が実装されている。高周波コンデンサー２０４により、グランドパターンの寄生インダクタンスを軽減しようとするものである。高周波コンデンサー２０４と基板２０１との間を、ＩＣ２０３の端子に接続された電極２０８が横切っている。
　この特許文献１に記された光高周波受信回路では、図７や図８で説明した、背景技術のフォトダイオードキャリアの上記課題の解決手段を提供していない。
　本発明の目的は、実装される複数のフォトダイオードの周波数応答特性を揃えることができるフォトダイオードキャリアを提供することにある。
　上記目的を達成するため、本発明に係るフォトダイオードキャリアは、ダイオードアレイ接続領域、上記ダイオードアレイ接続領域に接続される第１及び第２の信号側電極、上記ダイオードアレイ接続領域に接続される第１及び第２のバイアス側電極、第１及び第２のバイアス側電極の途中に設けられた電極とグランド電極との間に接続される第１及び第２のコンデンサー、を備え、
　上記第１及び上記第２のバイアス側電極の途中に設けられた上記電極は、上記ダイオードアレイ接続領域を起点として略等しい距離に位置していることを特徴とする。
　本発明に係るフォトセンサは、ダイオードアレイ接続領域、上記ダイオードアレイ接続領域に接続される第１及び第２の信号側電極、上記ダイオードアレイ接続領域に接続される第１及び第２のバイアス側電極、第１及び第２のバイアス側電極の途中に設けられた電極とグランド電極との間に接続される第１及び第２のコンデンサー、を備えるフォトダイオードキャリアと、
　複数のフォトダイオードが配列され、上記ダイオードアレイ接続領域に実装されて上記信号側電極及び上記バイアス側電極に接続されたダイオードアレイとを備えるフォトセンサであって、
　上記第１及び上記第２のバイアス側電極の途中に設けられた上記電極は、上記ダイオードアレイ接続領域を起点として略等しい距離に位置していることを特徴とする。
　本発明は、第１のバイアス側電極と第２のバイアス側電極は、ダイオード接続領域に実装されるフォトダイオードから略等しい距離にて、第１及び第２のコンデンサーを介してそれぞれグランド電極に接続される。交流成分から見たバイアス側電極の長さが、第１のバイアス側電極と第２のバイアス側電極とで略等しくなる。その結果、実装される複数のフォトダイオードの周波数応答特性を揃えることができる。
図１Ａは本発明の第１実施形態によるダイオードキャリアの上面図であり、図１Ｂは本発明の第１実施形態によるダイオードキャリアの正面図であり、図１Ｃは本発明の第１実施形態によるダイオードキャリアの下面図である。 図２Ａは図１のダイオードキャリアにフォトダイオード及びチップコンデンサーを実装した状態を示す正面図であり、図２Ｂは図２ＡのＡ−Ａ線に沿った断面図であり、図２Ｃは図１のダイオードキャリアにフォトダイオード及びチップコンデンサーを実装した状態を示す側面図である。 図３は、ダイオードキャリアにフォトダイオード及びチップコンデンサーを実装した状態の詳細を説明するための正面図である。 図４は、図２や図３に示されるフォトダイオード実装後のフォトダイオードキャリアを、光レシーバーモジュール内部に組み込んだ状態を示す側面図である。 図５は、本発明の第２実施形態によるダイオードキャリアの正面図である。 図６Ａは図５のダイオードキャリアにフォトダイオード及びチップコンデンサーを実装した状態を示す正面図であり、図６Ｂは図６ＡのＡ−Ａ線に沿った断面図であり、図６Ｃは図６ＡのＢ−Ｂ線に沿った断面図である。 図７Ａは背景技術のダイオードキャリアの上面図であり、図７Ｂは背景技術のダイオードキャリアの正面図であり、図７Ｃはダイオードキャリアにフォトダイオード及びチップコンデンサーを実装した状態を示す正面図である。 図８は、図７に示されるフォトダイオード実装後のフォトダイオードキャリアを、光レシーバーモジュール内部に組み込んだ状態を示す側面図である。 図９は、特許文献１の光高周波受信回路の関連部分を示す部分平面図である。
　本発明の好ましい実施形態について、図面を参照しながら詳細に説明する。
〔第１実施形態〕
初めに、本発明の第１実施形態によるフォトダイオードキャリア及びフォトセンサについて、図面を参照して説明する。図１Ａは本発明の第１実施形態によるダイオードキャリアの上面図であり、図１Ｂは本発明の第１実施形態によるダイオードキャリアの正面図であり、図１Ｃは本発明の第１実施形態によるダイオードキャリアの下面図である。図２Ａは図１のダイオードキャリアにフォトダイオード及びチップコンデンサーを実装した状態を示す正面図であり、図２Ｂは図２ＡのＡ−Ａ線に沿った断面図であり、図２Ｃは図１のダイオードキャリアにフォトダイオード及びチップコンデンサーを実装した状態を示す側面図である。図３は、ダイオードキャリアにフォトダイオード及びチップコンデンサーを実装した状態の詳細を説明するための正面図である。図４は、図２や図３に示されるフォトダイオード実装後のフォトダイオードキャリアを、光レシーバーモジュール内部に組み込んだ状態を示す側面図である。
　本発明の第１実施形態によるフォトダイオードキャリアは、バイアス側電極の途中にコンデンサー接続領域が設けられており、その部分が、チップコンデンサーを介してグランド電極に交流的に接続されているように構成するものである。
　より詳細には、フォトダイオードアレイを構成するフォトダイオードの各カソード直近でチップコンデンサーにより交流的にアースをとるものである。さらに、フォトダイオードアレイを構成するフォトダイオードの各カソードから各チップコンデンサーまでの電源パターンの周波数応答特性を極力同じにするため、チップコンデンサーで電源パターンを跨ぐ構成とするものである。フォトダイオードアレイを構成するフォトダイオードの各カソードから各チップコンデンサーまでの電源パターンの周波数応答特性を極力同じにするとは、フォトダイオードの各カソードから各チップコンデンサーまでの電源パターンの長さを同じにすることである。
　さらに言い換えると、本実施形態のフォトダイオードキャリアは図１Ｂに示すように、対向する一端１Ａ及び他端１Ｂを有するセラミック基板１と、上記一端１Ａと上記他端１Ｂとの間のセラミック基板１の一主表面に配置され、複数のフォトダイオードが配列されたダイオードアレイが実装されるダイオードアレイ接続領域７と、ダイオードアレイ接続領域７と上記他端１Ｂとの間に配置された複数のコンデンサー接続領域１０と、ダイオードアレイ接続領域７から上記一端１Ａへとお互いに略平行に延びて形成された第１乃至第４の信号側電極２とを有している。第１乃至第４の信号側電極２は、図１Ａに示すように、セラミック基板１の上面部へとつながって形成されている。コンデンサー接続領域１０は、バイアス側電極３、４、５、６に対応させて、４つのコンデンサー接続領域１０−３、１０−４、１０−５、１０−６が設けられている。
　さらに、ダイオードアレイ接続領域７からそれぞれ基板１の上記他端１Ｂへ向かって引き出され、途中で向きを変えて、基板１の一端１Ａへと引き廻された第１乃至第４のバイアス側電極３、４、５、６と、基板１の他端１Ｂに配置され、コンデンサー接続領域１０−３、１０−４、１０−５、１０−６に実装されるコンデンサーを介して上記第１乃至第４のバイアス側電極３、４、５、６と接続されるグランド電極８を有している。
　ここで、第１のバイアス側電極３は、コンデンサー接続領域１０−３を通過するように配置されている。第１のバイアス側電極３は、コンデンサー接続領域１０−３を通過する部分で、基板１の他端１Ｂに対し平行に延びるように配置されている。第２のバイアス側電極４は、コンデンサー接続領域１０−４を通過するように配置されている。第２のバイアス側電極４は、コンデンサー接続領域１０−４を通過する部分で、基板１の他端１Ｂに対し平行に延びるように配置されている。
　第３のバイアス側電極５は、コンデンサー接続領域１０−５を通過するように配置されている。第３のバイアス側電極５は、コンデンサー接続領域１０−５を通過する部分で、基板１の他端１Ｂに対し平行に延びるように配置されている。第４のバイアス側電極６は、コンデンサー接続領域１０−６を通過するように配置されている。コンデンサー接続領域１０−６を通過する部分で、基板１の他端１Ｂに対し平行に延びるように配置されている。
　第２のバイアス側電極４は、コンデンサー接続領域１０−４を通過し、さらにコンデンサー接続領域１０−３を通過するように配置されている。第３のバイアス側電極５は、コンデンサー接続領域１０−５を通過するように配置されており、さらにコンデンサー接続領域１０−６を通過するように配置されている。コンデンサー接続領域１０−３にコンデンサーが実装された状態では、第２のバイアス側電極４はコンデンサーとセラミック基板１との間を通過する配置になる。コンデンサー接続領域１０−６にコンデンサーが実装された状態では、第３のバイアス側電極５はコンデンサーとセラミック基板１との間を通過する配置になる。これらバイアス側電極３、４、５、６もまた、図１Ａに示すように、セラミック基板１の上面部へとつながって形成されている。グランド電極８は基板１の他端１Ｂに平行に延びるように配置されており、一部がコンデンサー接続領域１０−３、１０−４、１０−５、１０−６を通過している。図１Ｃに示すように、グランド電極８はセラミック基板１の下面部へとつながって形成されている。
　コンデンサー接続領域１０−３、１０−４、１０−５、１０−６を通過する第１乃至第４のバイアス側電極３、４、５、６とグランド電極８の上には、それぞれ２つの電極が配置されている。この電極は、一例として高さ２０μｍのＡｕバンプ電極９である。第１乃至第４のバイアス側電極３、４、５、６上に配置されたＡｕバンプ電極９のうち、ダイオードアレイ接続領域７に近い側の電極は、ダイオードアレイ接続領域７を起点として略等しい距離の位置に配置されている。
　このようなフォトダイオードキャリアには、図２Ａ乃至図２Ｃに示すように、裏面入射型４連フォトダイオードアレイ１１、４つのチップコンデンサー１２が実装されて、フォトセンサとなる。図３に拡大して示すように、裏面入射型４連フォトダイオードアレイ１１の電極面には、４対の信号側端子１１Ｓとバイアス側端子１１Ｂが形成されている。四角形の点線は、フォトダイオードアレイ１１及びチップコンデンサー１２の端子を示している。信号側端子１１Ｓとバイアス側端子１１Ｂとの間に受光部１１Ｒが配置され、一次元方向に４つの受光部１１Ｒを配列した構成のものである。４つの受光部１１Ｒは、図３では円形の点線で表示している。フォトダイオードアレイ１１の電極面をフォトダイオードキャリア側に向けた状態で、フォトダイオードアレイ１１はフォトダイオードキャリアにフリップチップ実装される。フリップチップ実装により、これら電極がフォトダイオードキャリア側の電極とそれぞれ接続される。
　フォトダイオードアレイ１１及びチップコンデンサー１２が実装されたフォトダイオードキャリアは、光レシーバーモジュールに組み込まれる。図４に示すように、段差のある段差キャリア１３の下段部１３Ｌにはフォトダイオード実装後のフォトダイオードキャリアが、上段部１３Ｕにはプリアンプ１４が、それぞれ固定されている。ワイヤボンディングにより、フォトダイオードキャリアの上面部の信号側電極とプリアンプ１４とが接続される。段差キャリア１３は金属製であり、光レシーバーモジュール全体の電気的なグランドとなっている。フォトダイオードキャリアのグランド電極８は、段差キャリア１３に接続されてグランド電位が与えられる。
　次に、このようなフォトダイオードキャリアの製造方法について説明する。まず、セラミック基板１上に、通常のフォトリソグラフィー技術を用いて、図１Ａ乃至図１Ｃに示すような電極パターン、すなわち信号側電極２、バイアス側電極３、４、５、６、グランド電極８、を形成する。次に、図１Ｂに示すように、コンデンサー接続領域１０（１０−３、１０−４、１０−５、１０−６）を通過する位置で、バイアス側電極３、４、５、６及びグランド電極８の上に、高さ２０μｍのＡｕバンプ電極９を形成する。そして、図２Ａ乃至図２Ｃ、図３に示すように、４連フォトダイオードアレイ１１とチップコンデンサー１２を実装して、本実施形態によるフォトダイオードキャリアが完成する。
　本実施形態によるフォトダイオードキャリアでは、次の効果がもたらされる。本実施形態によるフォトダイオードキャリアの第１の効果を説明する。第１乃至第４のバイアス側電極３、４、５、６上に配置されたＡｕバンプ電極９のうち、ダイオードアレイ接続領域７に近い側の電極は、ダイオードアレイ接続領域７を起点としてお互いに略等しい距離の位置に配置されている。その結果、交流成分から見たバイアス側電極３、４、５、６の長さは、お互いに略等しくなる。その結果、４連フォトダイオードの高周波数応答特性をお互いに揃えることができる。
　次に、本実施形態によるフォトダイオードキャリアの第２の効果を説明する。本実施形態によるフォトダイオードキャリアでは、図２、特に図２Ｂ、に示すように、チップコンデンサー１２がブリッジ状に実装されているため、第２のバイアス側電極４が、チップコンデンサー１２や第１のバイアス側電極３と接触することなく、交差、通過させることができる。よって、複数のフォトダイオードを実装するフォトダイオードキャリアにおいても、バイアス側電極やチップコンデンサーの位置のレイアウトに対する自由度を高めることができる。
　第３の効果を説明する。本実施形態によるフォトダイオードキャリアでは、図２Ａ乃至図２Ｃ、図３に示すように、バイアス側電極３、４、５、６が、チップコンデンサー１２を介して交流的に、光レシーバーモジュール全体のグランドに接続されている。したがって、４連フォトダイオードアレイ１１のフォトダイオードから出た電流の交流成分は、チップコンデンサー１２を介してグランドに接続される。交流成分から見たバイアス側電極３、４、５、６の長さは、ダイオードアレイ接続領域７でのフォトダイオードとの接続部を起点として、チップコンデンサー１２との接続部までの長さとなる。よって、交流成分から見たバイアス側電極３、４、５、６の長さは、バイアス側電極３、４、５、６の物理的な長さよりも短い。よって、本実施形態のフォトダイオードキャリアでは、高周波数応答特性の劣化を抑制することができ、より高速な応答特性が得られる。
〔第２実施形態〕
次に、本発明の第２実施形態によるフォトダイオードキャリア及びフォトセンサについて、図面を参照して説明する。図５は、本発明の第２実施形態によるダイオードキャリアの正面図である。図６Ａは図５のダイオードキャリアにフォトダイオード及びチップコンデンサーを実装した状態を示す正面図であり、図６Ｂは図６ＡのＡ−Ａ線に沿った断面図であり、図６Ｃは図６ＡのＢ−Ｂ線に沿った断面図である。第１実施形態によるフォトダイオードキャリアと同じ要素に対しては、詳細な説明を省略する。本実施形態では、第１のバイアス側電極がギャップ部を介して前半部と後半部に分かれているように構成している。そして、第２のバイアス側電極が、このギャップ部を通過し、フォトダイオードキャリアの上面部へとつながるように構成したものである。
　さらに言い換えると、本実施形態によるフォトダイオードキャリアでは、バイアス側電極の配置や形状が第１実施形態によるフォトダイオードキャリアのバイアス側電極と相違している。すなわち、セラミック基板１、ダイオードアレイ接続領域７、４つのコンデンサー接続領域１０、第１乃至第４の信号側電極２、グランド電極８について、形状や配置は第１実施形態によるフォトダイオードキャリアと同じである。また、本実施形態によるフォトダイオードキャリアに実装される、裏面入射型４連フォトダイオードアレイ１１、４つのチップコンデンサー１２も、第１実施形態と同じである。
　本実施形態では、図５に示すように、第１のバイアス側電極が、セラミック基板１の一主表面上を、ダイオードアレイ接続領域７からセラミック基板１の他端１Ｂへ向かって引き出され第１のコンデンサー接続領域１０−３へと延びる前半部３Ｆと、この前半部３ＦとはギャップＧを介して離間していると共に第１のコンデンサー接続領域１０−３からセラミック基板１の一端１Ａへと引き回された後半部３Ｓとを有している。さらに、第２のバイアス側電極４は、第１のバイアス側電極の前半部３Ｆと後半部３Ｓとの間のギャップＧを通過して、基板１の一端１Ａへと引き回されるように配置されている。
　本実施形態では、第４のバイアス側電極が、ダイオードアレイ接続領域７からセラミック基板１の他端１Ｂへ向かって引き出され第４のコンデンサー接続領域１０−６へと延びる前半部６Ｆと、この前半部６ＦとはギャップＧを介して離間していると共に第４のコンデンサー接続領域１０−６からセラミック基板１の一端１Ａへと引き回された後半部６Ｓとを有している。さらに、第３のバイアス側電極５は、第４のバイアス側電極の前半部６Ｆと後半部６Ｓとの間のギャップＧを通過して、基板１の一端１Ａへと引き回されるように配置されている。
　特に、本実施形態では、第１のバイアス側電極の後半部３Ｓの電極長は、第２のバイアス側電極４のコンデンサー接続領域１０−４以降の電極長と等しくなるよう、設計されている。図５では、第１のバイアス側電極の後半部３Ｓと第２のバイアス側電極４のコンデンサー接続領域１０−４以降の部分とが同じ形状で配置されている例を示している。さらに、本実施形態では、第４のバイアス側電極の後半部６Ｓの電極長は、第３のバイアス側電極５のコンデンサー接続領域１０−５以降の電極長と等しくなるよう、設計されている。図５では、第４のバイアス側電極の後半部６Ｓと第３のバイアス側電極５のコンデンサー接続領域１０−５以降の部分とが同じ形状で配置されている例を示している。
　本実施形態によるフォトダイオードキャリアでも、第１実施形態と同様に、チップコンデンサー１２がブリッジ状に実装されている。コンデンサー接続領域１０−３に実装されたチップコンデンサー１２は、一端が第１のバイアス側電極の前半部３Ｆと第１のバイアス側電極の後半部３Ｓとに接続されている。チップコンデンサー１２の他端は、二箇所でグランド電極８に接続されている。チップコンデンサー１２の内部の配線を介して、ブリッジ状に第１のバイアス側電極の前半部３Ｆと第１のバイアス側電極の後半部３Ｓとが電気的に接続される。チップコンデンサー１２の内部の配線を経由し、第１のバイアス側電極の前半部３Ｆと第１のバイアス側電極の後半部３Ｓとで、第１のバイアス側電極を構成している。
　また、コンデンサー接続領域１０−６に実装されたチップコンデンサー１２は、一端が第４のバイアス側電極の前半部６Ｆと第１のバイアス側電極の後半部６Ｓとに接続されている。チップコンデンサー１２の他端は、二箇所でグランド電極８に接続されている。チップコンデンサー１２の内部の配線を介して、ブリッジ状に第４のバイアス側電極の前半部６Ｆと第４のバイアス側電極の後半部６Ｓとが電気的に接続される。チップコンデンサー１２の内部の配線を経由し、第４のバイアス側電極の前半部６Ｆと第４のバイアス側電極の後半部６Ｓとで、第４のバイアス側電極を構成している。
　図６Ｂに示すように、第１のバイアス側電極の前半部３Ｆとグランド電極８との間においても、第２のバイアス側電極４は、チップコンデンサー１２や第１のバイアス側電極の前半部３Ｆと接触することなく、交差、通過させることができる。また、詳細な図示はしていないが、第４のバイアス側電極の前半部６Ｆとグランド電極８との間においても、第３のバイアス側電極５は、チップコンデンサー１２や第４のバイアス側電極の前半部６Ｆと接触することなく、交差、通過させることができる。
　さらに、図６Ｃに示すように、第１のバイアス側電極の前半部３Ｆと後半部３Ｓとの間においても、第２のバイアス側電極４は、チップコンデンサー１２や第１のバイアス側電極の前半部３Ｆや後半部３Ｓと接触することなく、交差、通過させることができる。また、詳細な図示はしていないが、第４のバイアス側電極の前半部６Ｆと後半部６Ｓとの間においても、第３のバイアス側電極５は、チップコンデンサー１２や第４のバイアス側電極の前半部６Ｆや後半部６Ｓと接触することなく、交差、通過させることができる。
　次に、このようなフォトダイオードキャリアの製造方法について説明する。まず、セラミック基板１上に、通常のフォトリソグラフィー技術を用いて、図５に示すような電極パターン、すなわち信号側電極２、バイアス側電極４、５、バイアス側電極の前半部３Ｆ、６Ｆ、バイアス側電極の後半部３Ｓ、６Ｓ、グランド電極８、を形成する。次に、図５に示すように、コンデンサー接続領域１０（１０−３、１０−４、１０−５、１０−６）を通過する位置で、バイアス側電極４、５、バイアス側電極の前半部３Ｆ、６Ｆ、バイアス側電極の後半部３Ｓ、６Ｓの上に、高さ２０μｍのＡｕバンプ電極９を形成する。そして、図６に示すように、４連フォトダイオードアレイ１１と４つのチップコンデンサー１２を実装して、本実施形態によるフォトダイオードキャリアが完成する。フォトダイオードアレイ１１及びチップコンデンサー１２が実装されたフォトダイオードキャリアは、第１実施形態と同じように光レシーバーモジュールに組み込まれる。
　本実施形態によるフォトダイオードキャリアでは、次の効果がもたらされる。本実施形態によるフォトダイオードキャリアの第１の効果を説明する。バイアス側電極４、５上に配置されたＡｕバンプ電極９のうち、ダイオードアレイ接続領域７に近い側の電極は、ダイオードアレイ接続領域７を起点としてお互いに略等しい距離の位置に配置されている。その結果、交流成分から見たバイアス側電極４、５の長さは、お互いに略等しくなる。その結果、フォトダイオードの高周波数応答特性をお互いに揃えることができる。また、バイアス側電極の前半部３Ｆ、６Ｆ上に配置されたＡｕバンプ電極９は、ダイオードアレイ接続領域７でのフォトダイオードとの接続部を起点として等しい距離の位置にそれぞれ配置されている。その結果、交流成分から見たバイアス側電極の前半部３Ｆ、６Ｆの長さは、お互いに略等しくなる。その結果、フォトダイオードの高周波数応答特性をお互いに揃えることができる。
　次に、本実施形態によるフォトダイオードキャリアの第２の効果を説明する。本実施形態によるフォトダイオードキャリアでも、図６、特に図６Ｂ及び図６Ｃ、に示すように、チップコンデンサー１２がブリッジ状に実装されているため、第２のバイアス側電極４が、チップコンデンサー１２や第１のバイアス側電極の前半部３Ｆ、第１のバイアス側電極の後半部３Ｓと接触することなく、交差、通過させることができる。よって、複数のフォトダイオードを実装するフォトダイオードキャリアにおいても、バイアス側電極やチップコンデンサーの位置のレイアウトに対する自由度を高めることができる。
　第３の効果を説明する。本実施形態によるフォトダイオードキャリアでは、図６Ａ乃至図６Ｃに示すように、バイアス側電極の前半部３Ｆ、バイアス側電極４、バイアス側電極５、バイアス側電極の前半部６Ｆが、チップコンデンサー１２を介して交流的に、光レシーバーモジュール全体のグランドに接続される。したがって、４連フォトダイオードアレイ１１のフォトダイオードから出た電流の交流成分は、チップコンデンサー１２を介してグランドに接続される。交流成分から見たバイアス側電極４、バイアス側電極５の長さは、ダイオードアレイ接続領域７でのフォトダイオードとの接続部を起点として、チップコンデンサー１２との接続部までの長さとなる。よって、交流成分から見たバイアス側電極４、バイアス側電極５の長さは、バイアス側電極４、５の物理的な長さよりも短い。
　第１のバイアス側電極については、実装されるチップコンデンサー１２の内部の配線を経由して、バイアス側電極の前半部３Ｆとバイアス側電極の後半部３Ｓとが電気的に接続されている。第４のバイアス側電極については、実装されるチップコンデンサー１２の内部の配線を経由して、バイアス側電極の前半部６Ｆとバイアス側電極の後半部６Ｓとが電気的に接続されている。このため、交流成分から見た第１及び第４のバイアス側電極の長さは、第１及び第４のバイアス側電極の物理的な長さよりも短い。よって、本実施形態のフォトダイオードキャリアにおいても、高周波数応答特性の劣化を抑制することができ、より高速な応答特性が得られる。
　次に、本実施形態によるフォトダイオードキャリアの第４の効果を説明する。本実施形態によるフォトダイオードキャリアでは、図５に示すように、第１のバイアス側電極が、前半部３Ｆと後半部３Ｓに分かれている。さらに、第２のバイアス側電極４は、第１のバイアス側電極の前半部３Ｆと後半部３Ｓが分離されているギャップＧの部分を通過し、フォトダイオードキャリアの上面部へとつながっている。このような構成とすることで、第１のバイアス側電極の後半部３Ｓの物理的電極長を、第２のバイアス側電極４のコンデンサー接続領域１０−４以降の物理的電極長と等しくなるよう設計することができる。このようにチップコンデンサーとの接続領域以降の物理的電極長を等しくすることにより、チップコンデンサーの特性が理想的でなく、例えば寄生インダクタンス成分をもっているような場合でも、第１、第２のバイアス側電極につながるフォトダイオードの高周波数応答特性をバランスよく揃えることができる。
　以上、好ましい実施形態を参照して本願発明を説明したが、本願発明は上記実施形態に限定されものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
　この出願は、２０１１年３月１０日に出願された日本出願特願２０１１−５２８２１号を基礎とする優先権を主張し、その開示の全てをここに取り込む。
　本発明の活用例として、複数のフォトダイオードを用いた光レシーバーモジュールが挙げられる。
　１　セラミック基板
　２　信号側電極
　３、４、５、６　バイアス側電極
　３Ｆ、６Ｆ　バイアス側電極の前半部
　３Ｓ、６Ｓ　バイアス側電極の後半部
　７　ダイオードアレイ接続領域
　８　グランド電極
　９　Ａｕバンプ電極
　１０、１０−３、１０−４、１０−５、１０−６　コンデンサー接続領域
　１１　裏面入射型４連フォトダイオードアレイ
　１１Ｓ　信号側端子
　１１Ｂ　バイアス側端子
　１１Ｒ　受光部
　１２　チップコンデンサー

Claims (7)

  1. 　ダイオードアレイ接続領域、
    　前記ダイオードアレイ接続領域に接続される第１及び第２の信号側電極、
    　前記ダイオードアレイ接続領域に接続される第１及び第２のバイアス側電極、
    　第１及び第２のバイアス側電極の途中に設けられた電極とグランド電極との間に接続される第１及び第２のコンデンサー、を備え、
    　前記第１及び前記第２のバイアス側電極の途中に設けられた前記電極は、前記ダイオードアレイ接続領域を起点として略等しい距離に位置していることを特徴とするフォトダイオードキャリア。
  2. 　前記第１及び第２のバイアス側電極の、前記ダイオードアレイ接続領域から前記第１又は前記第２のバイアス側電極の途中に設けられた前記電極までの長さは、前記第１又は前記第２のバイアス側電極のそれ以外の部分の長さよりも短いことを特徴とする請求項１に記載のフォトダイオードキャリア。
  3. 　前記第１のバイアス側電極は、前記ダイオードアレイ接続領域から前記第１のバイアス側電極の途中に設けられた前記電極までの前半部と、前記前半部とはギャップを介して離間していると共に引き廻された後半部とを有していることを特徴とする請求項１又は請求項２に記載のフォトダイオードキャリア。
  4. 　前記第１のバイアス側電極の前記後半部の長さと、前記ダイオードアレイ接続領域から前記第２のバイアス側電極の途中に設けられた前記電極までの部分以外の前記第２のバイアス側電極の長さとが、略等しいことを特徴とする請求項３に記載のフォトダイオードキャリア。
  5. 　前記第２のバイアス側電極は、前記第１のバイアス側電極の前記前半部と前記後半部との間の前記ギャップを通過するように配置されていることを特徴とする請求項３又は請求項４に記載のフォトダイオードキャリア。
  6. 　前記第１のバイアス側電極の途中に設けられた前記電極は複数の電極であり、１つの電極は前記第１のバイアス側電極の前記前半部に配置され、もう１つの電極は前記第１のバイアス側電極の前記後半部に配置され、前記第１のコンデンサーを経由して前記第１のバイアス側電極の前記前半部と前記後半部とが電気的に接続されていることを特徴とする請求項３、請求項４又は請求項５に記載のフォトダイオードキャリア。
  7. 　ダイオードアレイ接続領域、前記ダイオードアレイ接続領域に接続される第１及び第２の信号側電極、前記ダイオードアレイ接続領域に接続される第１及び第２のバイアス側電極、第１及び第２のバイアス側電極の途中に設けられた電極とグランド電極との間に接続される第１及び第２のコンデンサー、を備えるフォトダイオードキャリアと、
    　複数のフォトダイオードが配列され、前記ダイオードアレイ接続領域に実装されて前記信号側電極及び前記バイアス側電極に接続されたダイオードアレイとを備えるフォトセンサであって、
    　前記第１及び前記第２のバイアス側電極の途中に設けられた前記電極は、前記ダイオードアレイ接続領域を起点として略等しい距離に位置していることを特徴とするフォトセンサ。
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