WO2012102083A1 - 半導体集積回路 - Google Patents

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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number

Definitions

  • the present invention relates to a semiconductor integrated circuit incorporating a PLL (phase locked loop) used for LNB (low noise block down converter).
  • PLL phase locked loop
  • LNB low noise block down converter
  • FIG. 9 shows a satellite broadcast receiving system including a conventional LNB 201 mounted on a satellite broadcasting antenna and a satellite broadcast tuner 301 connected to the LNB 201, which is used in Patent Document 1. As shown in FIG. The configuration and operation of frequency conversion in LNB 201 will be described below.
  • the LNB 201 includes a mixer 202 for converting the frequency of a broadcast signal from a satellite to a reception frequency of a satellite broadcast tuner, and local oscillators 203 and 204 for exciting the mixer 202.
  • the signal S 201 of 10.7 GHz to 12.75 GHz transmitted from the satellite is frequency-converted by the mixer 202 into a signal S 202 of 950 MHz to 2150 MHz, which is the reception frequency of the satellite broadcast tuner 301.
  • the LNB 201 also includes a plurality of local oscillators 203 and 204 having different oscillation frequencies.
  • the local oscillators 203 and 204 respectively receive the signal S201 of 10.7 GHz to 12.75 GHz by dividing the frequency into 10.7 GHz to 11.7 GHz and 11.7 GHz to 12.75 GHz. It corresponds to the frequency band.
  • the switching circuit 205 switches the plurality of local oscillators 203 and 204 in accordance with the respective frequency bands.
  • the switching circuit 205 is controlled by a pulse signal S 203 on which the frequency band switching signal sent from the satellite broadcast tuner 301 is superimposed.
  • LNBs have relatively high processing frequencies. Therefore, interference between circuits is likely to occur, and integration of main circuits is difficult.
  • FIG. 10 shows a semiconductor integrated circuit for LNB proposed in Non-Patent Document 1, and an operation relating to frequency conversion will be described below along with the configuration.
  • the PLL circuit 404 is controlled based on the multi-bit channel selection signal S403 from the external channel selection unit 406. By this control, the PLL circuit 404 varies the oscillation frequency of the local oscillator 403 by the DC voltage passed through the low-pass filter 405 provided outside.
  • the signal S401 of 10.7 GHz to 12.75 GHz transmitted from the satellite is frequency-converted by the mixer 402 into the signal S402 of 950 MHz to 2150 MHz, which is the reception frequency of the satellite broadcast tuner (not shown).
  • Japanese Patent Publication Japanese Patent Application Laid-Open No. 8-293812 (released on November 5, 1996).
  • the local oscillators 203 and 204 use frequencies of 9.75 GHz and 10.6 GHz, respectively. As frequencies other than these frequencies, for example, 10.678 GHz for BS for Japan and 110 ° CS broadcasting and 10.7 GHz for CS broadcasting, local oscillators can not be shared between Europe and Japan .
  • the LNB and the satellite broadcast receiver are connected by one coaxial cable. Then, it is possible to incorporate a large-scale control bus because it switches 9.75 GHz and 10.6 GHz depending on whether or not a pulse signal on which the frequency band switching signal is superimposed is applied to the LNB via this coaxial cable. Absent.
  • the above frequency is the frequency only in the region called universal in Europe, it is necessary to set fixedly at the manufacturing stage at 10.678 GHz, which is the local oscillation frequency of other products such as for Japan. There is. Therefore, when the frequency setting for each destination is not set at the manufacturing stage, the local oscillation frequency setting of the LNB is performed by the user when constructing the reception environment such as installation of the satellite broadcasting antenna, and the convenience is lost. May be
  • the present invention provides a simple and low-cost semiconductor integrated circuit for LNB that can obtain a local oscillation signal corresponding to satellite broadcasting of each country.
  • the present invention comprises a local oscillator capable of oscillating operation at a plurality of frequencies, a reference signal oscillator oscillating at a predetermined reference frequency, and a variable frequency divider dividing an output signal of the local oscillator by n times the reference frequency , And the first division ratio setting unit that controls the division ratio of the variable divider according to the supplied DC potential, and the presence or absence of the supplied pulse signal. And a second division ratio setting unit for controlling the division ratio of the variable divider, wherein the variable division is performed by the first division ratio setting unit or the second division ratio setting unit.
  • the oscillation frequency of the local oscillator is set to a desired frequency by control of division ratio of the oscillator.
  • the semiconductor integrated circuit according to the present invention is characterized in that the direct current potential is supplied to the first division ratio setting unit via a current mirror circuit.
  • FIG. 10 is a block diagram showing a modified example 1 of the first embodiment.
  • FIG. 10 is a block diagram showing a modified example 2 of the first embodiment.
  • FIG. 16 is a block diagram showing a modification 3 of the first embodiment. It is a block diagram which shows the semiconductor integrated circuit which concerns on Example 2 of this invention.
  • FIG. 13 is a block diagram showing a modification of the second embodiment. It is a block diagram showing a semiconductor integrated circuit concerning Example 3 of the present invention. It is a block diagram which shows the semiconductor integrated circuit which concerns on Example 4 of this invention. It is a block diagram which shows the conventional LNB. It is a block diagram showing the conventional semiconductor integrated circuit.
  • FIG. 2 is a block diagram showing a division ratio setting unit according to a first embodiment.
  • FIG. 16 is a block diagram showing a division ratio setting unit according to a fourth embodiment.
  • Example 1 First Embodiment A semiconductor integrated circuit according to a first embodiment of the present invention will be described with reference to FIGS.
  • FIG. 1 is a block diagram of a semiconductor integrated circuit 100 according to a first embodiment
  • FIGS. 2 to 4 are block diagrams showing each of the first to third modifications of the first embodiment.
  • the semiconductor integrated circuit 100 includes a division ratio setting voltage terminal 101, an AD converter 103, a division ratio setting unit 104, a detector 105, a PLL circuit 108, and a memory 118. Further, a first division ratio setting unit is configured by the AD converter 103, the division ratio setting unit 104, and the memory 118, and a second division ratio setting is performed by the detector 105, the division ratio setting unit 104, and the memory 118. Make up the department.
  • the PLL circuit 108 includes a local oscillator 109, a variable frequency divider 110, a phase comparator 111, a charge pump 112, and a loop filter 113. As in the prior art document, the local oscillator 109 is connected to a mixer (not shown).
  • the local oscillator 109 is a local oscillator that can oscillate and operate at a plurality of oscillation frequencies.
  • the variable frequency divider 110 divides the output signal of the local oscillator 109 by n times the reference frequency described later.
  • the semiconductor integrated circuit 100 can obtain the desired local oscillation frequency in two ways, one using the first division ratio setting unit and the other using the second division ratio setting unit. Explain to.
  • division ratio setting voltage terminal 101 When the first division ratio setting unit is used, division ratio setting voltage terminal 101 is connected to power supply 102 via current source 114, and between division ratio setting voltage terminal 101 and the ground potential. A resistor 115 is connected to. One end of the resistor 115 is connected to the input of the AD converter 103, and the other end is electrically grounded. Also, the present invention is not limited to this.
  • the division ratio setting voltage terminal 101 may be connected to the power supply 102 (ie, the voltage source 102) without the current source 114, or connected to the ground potential without the resistor 115. I don't care.
  • the resistor 115 in FIG. 1 may be replaced with the variable resistor 123, or may be replaced with the switch 124 as shown in the second modification of FIG.
  • the power supply 102 and the division ratio setting voltage terminal 101 may be connected by the resistor 125.
  • a voltage corresponding to the resistance value between the reference voltage (i.e., the ground potential) and the reference voltage (i.e., the ground voltage) is generated at the division ratio setting voltage terminal 101 which is the supply end of the DC voltage.
  • the voltage generated at the division ratio setting voltage terminal 101 is converted to a binarized signal (binarized signal) after being input to the AD converter 103.
  • This binarized signal is input to the division ratio setter 104.
  • the division ratio setting unit 104 generates a division ratio control signal that controls the division ratio of the variable divider 110.
  • the division ratio setting unit 104 collates the signal binarized by the AD converter 103 with the division ratio setting data stored in the memory 118. As a result of comparison, division ratio setting data corresponding to the binarized signal is selected, and a division ratio control signal corresponding to the desired division ratio is transmitted to the variable divider 110.
  • a pulse signal S101 from a satellite broadcast tuner (not shown) is applied to the terminal 126, and the detector 105 detects this pulse signal S101, and a detection output signal corresponding to the presence or absence of the pulse signal S101 is a division ratio setter 104.
  • the satellite broadcast tuner is, for example, a tuner provided outside the semiconductor integrated circuit 100.
  • the division ratio setting unit 104 collates the detection output signal from the detector 105 with the division ratio setting data stored in the memory 118, and changes the division ratio control signal corresponding to the presence or absence of the pulse signal S101. It transmits to the frequency divider 110.
  • the division ratio setting by the second division ratio setting unit is performed, the voltage of the division ratio setting voltage terminal 101 and the division ratio by the first division ratio setting unit stored in the memory 118 are used. Associate setting data that makes settings invalid. By doing this, the division ratio setting by the second division ratio setting unit may be selected.
  • Division ratio setter 104 is configured as shown in FIG. 11 and includes multiplexers 131 and 132 for collating with a plurality of division ratio setting data stored in memory 118.
  • the multiplexer 131 selects the division ratio control signal S133 determined by the detection output signal from the detector 105, and the multiplexer 132 selects the division ratio control signal S133 and the division ratio control signal S134 which does not depend on the detection output signal. Are selected by the binarized signal output from the AD converter 103.
  • division ratio setting data is selected, and a division ratio control signal corresponding to a desired division ratio is transmitted to variable divider 110.
  • variable frequency divider 110 divides the frequency division ratio based on the division ratio control signal obtained by either the first or second division ratio setting.
  • the output signal is transmitted to the phase comparator 111.
  • the phase comparator 111 uses the output signal of the variable frequency divider 110 and the reference signal oscillator 107 that generates a predetermined reference frequency using the crystal oscillator 106 externally connected via the terminals 116 and 117. Compare the differences. Then, an output signal indicating the comparison result is transmitted to the charge pump 112.
  • the charge pump 112 generates a current according to the output signal of the phase comparator.
  • Loop filter 113 converts the signal from charge pump 112 into a control voltage of local oscillator 109.
  • the local oscillator 109 oscillates at an oscillation frequency corresponding to the control voltage from the charge pump 112, whereby a desired local oscillation frequency can be obtained.
  • the above is the series of operations for obtaining the desired local oscillation frequency in the semiconductor integrated circuit 100.
  • the case of division ratio setting by the first division ratio setting unit is considered.
  • the division ratio of the variable divider 110 is determined in advance by what multiple of the reference frequency. The relationship between the reference frequency and the division ratio will be described below.
  • an oscillation frequency of 9.75 GHz is obtained by setting the division ratio of the variable divider 110 to 390 times by the division ratio control signal of the division ratio setter 104.
  • an oscillation frequency of 10.6 GHz can be obtained by setting the dividing ratio of the variable divider 110 to 424 times by the dividing ratio control signal of the dividing ratio setter 104.
  • division ratio setting 10.7 GHz can be obtained by setting the division ratio of the variable divider 110 to 428 times by the division ratio control signal of the unit 104.
  • 10.75 GHz can be obtained by setting the dividing ratio of the variable divider 110 to 430 times by the dividing ratio control signal of the dividing ratio setter 104 with respect to 25 MHz which is the reference frequency. .
  • the division ratio setting is performed by the second division ratio setting unit.
  • the presence / absence of pulse signal S101 from a satellite broadcast tuner (not shown) is detected by detector 105, and when pulse signal S101 is absent, the division ratio control signal corresponding to the local oscillation frequency of 9.75 GHz is divided.
  • the pulse signal S101 is transmitted from the ratio setter 104 to the variable divider 110, the division ratio control signal corresponding to the local oscillation frequency of 10.6 GHz is transmitted from the division ratio setter 104 to the variable divider 110.
  • the Integer-N PLL is described as an example, but it can also be used in the Fractional-N PLL.
  • the division ratio control of the variable divider 110 by the terminal voltage setting of the division ratio setting voltage terminal 101 and the variable component by the pulse signal S101 transmitted from the external satellite broadcast tuner
  • the division ratio of the frequency divider 110 it is possible to realize a semiconductor integrated circuit for LNB corresponding to destinations in various countries with a single circuit specification.
  • Example 2 Next, a second embodiment of the semiconductor integrated circuit of the present invention will be described with reference to FIGS.
  • FIG. 5 shows a block diagram of a semiconductor integrated circuit 200 according to a second embodiment
  • FIG. 6 shows a modification of the semiconductor integrated circuit 200.
  • the configuration and operation will be described below. 5 and 6, the same parts as those of the first embodiment are denoted by the same reference numerals, and the description of the same parts as the first embodiment will not be repeated.
  • FIG. 5 is different from the first embodiment of FIG. 1 in that a potential is supplied from the current source 114 to the division ratio setting voltage terminal 101 via the current mirror circuit 119.
  • a potential is supplied from the current source 114 to the division ratio setting voltage terminal 101 via the current mirror circuit 119.
  • the potential of the division ratio setting voltage terminal 101 can be set as in the first embodiment.
  • the voltage of the division ratio setting voltage terminal 101 can be set to the voltage of the power supply voltage by eliminating the resistor 115 in FIG.
  • the power supply voltage itself can be used as the voltage of the division ratio setting voltage terminal 101 in addition to the voltage value corresponding to the resistance value between the division ratio setting voltage terminal 101 and the reference potential, so the voltage setting range is expanded.
  • the division ratio setting range of the division ratio setting unit 102 can be expanded.
  • FIG. 7 shows a block diagram of a semiconductor integrated circuit 300 according to the third embodiment.
  • the same parts as those of the first and second embodiments are denoted by the same reference numerals, and the description of the same parts as the first and second embodiments will not be repeated.
  • a buffer circuit 121 is provided between the division ratio setting voltage terminal 101 and the AD converter 103.
  • the provision of the buffer circuit 121 has the following operational advantages.
  • the voltage of the division ratio setting voltage terminal 101 falls to an unintended voltage. That is, the input voltage to the AD converter 103 is lowered, and the division ratio setting unit 104 controls the variable divider 110 with an unintended division ratio setting signal, resulting in a desired local oscillation frequency. It can not be obtained. Assuming such a case, by driving the AD converter 103 via the buffer circuit 121 with low output impedance, the AD converter 103 and the division ratio setting unit 104 can be operated stably.
  • Example 4 Fourth Embodiment A semiconductor integrated circuit according to a fourth embodiment of the present invention will be described with reference to FIG.
  • FIG. 8 shows a block diagram of a semiconductor integrated circuit 400 according to the fourth embodiment.
  • the same parts as those in the first, second and third embodiments are denoted by the same reference numerals, and the description of the same parts as those in the first, second and third embodiments will not be repeated.
  • the reference frequency control signal S102 is supplied to a switched capacitor or a band pass filter circuit which selects a pulse signal.
  • the use of the reference frequency control signal S102 has the following manufacturing advantages.
  • Division ratio setter 104 is configured as shown in FIG. 12 and includes multiplexers 131 and 132 for collating with a plurality of division ratio setting data stored in memory 118.
  • the multiplexer 131 selects the division ratio control signal S133 determined by the detection output signal from the detector 105, and the multiplexer 132 selects the division ratio control signal S133 and the division ratio control signal S134 which does not depend on the detection output signal. Are selected by the binarized signal output from the AD converter 103.
  • division ratio setting data is selected, and a division ratio control signal corresponding to a desired division ratio is transmitted to variable divider 110.
  • the reference frequency control signal S102 is output to another circuit 122 when a certain division ratio control signal is output.
  • the internal operation reference frequency may be shared by a plurality of circuits.
  • another circuit 122 in FIG. 8 shares the reference frequency of the reference signal oscillator 107 using the crystal oscillator 106.
  • the local oscillator 109 is desired.
  • the oscillation frequency can be coped with by setting the division ratio of the variable frequency divider 110, but the other circuit 122 malfunctions due to the changed reference frequency.
  • the local oscillation frequency of the domestic BS and 110 ° CS broadcasting is 10.678 GHz.
  • the reference frequency of the reference signal oscillator 107 is 19 MHz
  • a reference signal is generated by the corresponding crystal oscillator 106
  • the division ratio setting unit 104 divides the division ratio of the variable divider 110 by 562 It is possible to obtain 10.678 GHz which is a desired local oscillation frequency by performing control such that
  • the division ratio setting unit 104 changes the operation reference frequency of the other circuit 122 to 19 MHz by supplying the reference frequency control signal S102 to the other circuit 122 so that such a malfunction does not occur.
  • Circuit 122 is set to operate at the modified reference frequency.
  • the reference frequency of the reference signal oscillator 107 can be determined in accordance with the division ratio setting of the variable frequency divider 110, the degree of freedom in selecting the crystal oscillator can be improved.
  • a local oscillator capable of oscillating operation at a plurality of frequencies, a reference signal oscillator oscillating at a predetermined reference frequency, and an output signal of the local oscillator are divided by n times the reference frequency
  • a semiconductor integrated circuit including a variable frequency divider, wherein the first frequency division ratio setting unit controls the frequency division ratio of the variable frequency divider according to the supplied DC potential; and the supplied pulse And a second division ratio setting unit configured to control the division ratio of the variable divider according to the presence or absence of a signal, wherein the first division ratio setting unit or the second division ratio setting unit
  • the oscillation frequency of the local oscillator is set to a desired frequency by the division ratio control of the variable frequency divider according to the above.
  • the first division ratio setting unit is an AD converter for converting the DC potential into a binary signal, a memory storing division ratio setting data, and the binary.
  • a division ratio setting unit is provided for generating a division ratio control signal of the variable divider from the division signal and the division ratio setting data.
  • the second division ratio setting unit may include a detector for detecting the pulse signal, a memory storing division ratio setting data, and a detection output signal of the detector. It is characterized by comprising a division ratio setting unit that generates a division ratio control signal of the variable divider from division ratio setting data.
  • the semiconductor integrated circuit according to the present invention is characterized in that the direct current potential is supplied to the first division ratio setting unit via a current mirror circuit.
  • the semiconductor integrated circuit according to the present invention is characterized in that the direct current potential is supplied to the first division ratio setting unit via a buffer circuit.
  • the semiconductor integrated circuit according to the present invention is characterized in that the direct current potential is a voltage corresponding to a resistance value between the supply end of the direct current potential and the ground potential.
  • the semiconductor integrated circuit according to the present invention is characterized in that the division ratio setting unit supplies a reference frequency control signal to a predetermined circuit in accordance with the change of the reference frequency.
  • the semiconductor integrated circuit according to the present invention can be suitably used for LNBs compatible with broadcast frequencies in countries around the world with a simple configuration. Further, the present invention can be widely applied to all frequency synthesizer type semiconductor integrated circuits using PLL.

Landscapes

  • Superheterodyne Receivers (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

複数の周波数で発振動作可能な局部発振器（109）と，所定の基準周波数で発振する基準信号発振器（107）と，前記局部発振器の出力信号を前記基準周波数のｎ倍で分周する可変分周器（110）とを含む半導体集積回路において，供給される直流電位に対応して前記可変分周器の分周比を制御する第１の分周比設定部（103，104，118）と，供給されるパルス信号の有無に対応して前記可変分周器の分周比を制御する第２の分周比設定部（104，105，118）とを備え，前記第１の分周比設定部または前記第２の分周比設定部による前記可変分周器の分周比制御により，前記局部発振器の発振周波数を所望の周波数に設定し，前記直流電位は，カレントミラー回路（119）を介して前記第１の分周比設定部に供給する。

Description

半導体集積回路
　本発明は、ＬＮＢ（ローノイズブロックダウンコンバータ）に用いられる、ＰＬＬ（フェイズ・ロックド・ループ）を内蔵した半導体集積回路に関するものである。
　図９は、特許文献１に用いられている、衛星放送用アンテナに搭載される従来のＬＮＢ２０１と、このＬＮＢ２０１に接続された衛星放送チューナ３０１を含む衛星放送受信システムを示している。以下にＬＮＢ２０１における周波数変換に係る構成と動作を説明する。
　ＬＮＢ２０１は、衛星からの放送信号の周波数を衛星放送チューナの受信周波数に変換するミキサ２０２と、このミキサ２０２を励振する局部発振器２０３、２０４を含んでいる。
　衛星から送られた１０．７ＧＨｚ～１２．７５ＧＨｚの信号Ｓ２０１は、ミキサ２０２により、衛星放送チューナ３０１の受信周波数である９５０ＭＨｚ～２１５０ＭＨｚの信号Ｓ２０２へ周波数変換される。
　またＬＮＢ２０１は、発振周波数の異なる複数の局部発振器２０３、２０４を備えている。局部発振器２０３、２０４は、上記の１０．７ＧＨｚ～１２．７５ＧＨｚの信号Ｓ２０１を、１０．７ＧＨｚ～１１．７ＧＨｚと１１．７ＧＨz～１２．７５ＧＨｚとに周波数を分割して受信するように、それぞれの周波数帯域に対応している。
　そして、分割受信のための周波数帯域の切り替えについては、スイッチング回路２０５が、複数の局部発振器２０３、２０４をそれぞれの周波数帯域に応じて切り替えている。スイッチング回路２０５は、衛星放送チューナ３０１から送られる周波数帯域切り替え用信号が重畳されたパルス信号Ｓ２０３によって制御される。
　上記のように、ＬＮＢは処理する周波数が比較的高い。このため、回路相互での干渉などが起こりやすく主要回路の集積化が難しかった。
　しかしながら、近年、トランジスタ性能が向上したことにより、周波数変換回路と局部発振周波数制御のためのＰＬＬを同一半導体基板上に搭載したＬＮＢ用の半導体集積回路も提案されている。
　図１０は非特許文献１で提案されているＬＮＢ用の半導体集積回路を示しており、以下に構成とともに周波数変換に係る動作を説明する。
　半導体集積回路４０１では、外部のチャンネル選択部４０６からの多ビットのチャンネル選択信号Ｓ４０３に基づいてＰＬＬ回路４０４が制御される。この制御により、ＰＬＬ回路４０４は、外部に設けられたローパスフィルタ４０５を経由した直流電圧によって、局部発振器４０３の発振周波数を可変させる。
　そして、衛星から送られた１０．７ＧＨｚ～１２．７５ＧＨｚの信号Ｓ４０１が、ミキサ４０２にて、図示しない衛星放送チューナの受信周波数である９５０ＭＨｚ～２１５０ＭＨｚの信号Ｓ４０２へ周波数変換される。
　このようにして、特許文献１のような複数の局部発振器の使用を避けている。
日本国公開特許公報「特開平８－２９３８１２号公報（１９９６年１１月５日公開）」
ＩＥＥＥ　Ｃｕｓｔｏｍ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔｓ　Ｃｏｎｆｅｒｅｎｃｅ　２００４　２８－３－１　ｐｐ６１３－ｐｐ６１６　"Ａ　Ｋｕ－Ｂａｎｄ　Ｍｏｎｏｌｉｔｈｉｃ　Ｔｕｎｅｒ－ＬＮＢ　ｆｏｒ　Ｓａｔｅｌｌｉｔｅ　Ａｐｐｌｉｃａｔｉｏｎｓ"
　前述した１０．７ＧＨｚ～１２．７５ＧＨｚの周波数は欧州での放送周波数であるが、これ以外にも衛星放送は世界各国で様々な周波数で放送されており、それ故にＬＮＢにおいては、周波数変換のために各国毎の局部発振周波数で対応する必要があった。
　しかしながら、図９に示すＬＮＢ２０１は、１０．７ＧＨｚ～１２．７５ＧＨｚの放送周波数に対応する為に、局部発振器２０３、２０４は各々９．７５ＧＨｚと１０．６ＧＨｚの周波数を用いる。これらの周波数以外の周波数として、例えば、日本用のＢＳ及び１１０°ＣＳ放送の場合は１０．６７８ＧＨｚ、ＣＳ放送は１０．７ＧＨｚとなっており、欧州用と日本用では局部発振器の共用は出来ない。
　また、図１０に示す半導体集積回路４０１の場合、チャンネル選択部４０６からのシリアルデータでＰＬＬ回路４０４を制御して局部発振器４０３の発振周波数を設定することが示されているものの、実際のＬＮＢへの採用を考えた場合、世界各国の局部発振周波数に対応するために多ビットを要する制御用バスをＬＮＢ本体に実装することは、回路規模の増大によって回路実装用の基板が大型化し、ＬＮＢ本体の小型化の妨げとなる。
　また、一般的に、ＬＮＢと衛星放送受信機（衛星放送チューナ）は一本の同軸ケーブルで接続されている。そして、この同軸ケーブルを介して周波数帯域切り替え用信号が重畳されたパルス信号をＬＮＢに与えるか与えないかによって、９．７５ＧＨzと１０．６ＧＨzを切り替えるため、大掛かりな制御用バスを組み込むことは出来ない。
　しかも、上記の周波数は欧州におけるユニバーサルと呼ばれる地域のみの周波数であるため、それ以外の、たとえば日本向けなどの商品の局部発振周波数である１０．６７８ＧＨｚでは、製造段階で固定設定して提供する必要がある。従って、製造段階で仕向け地毎の周波数設定がされていない場合、衛星放送用アンテナ設置等の受信環境構築の際に、ＬＮＢの局部発振周波数設定は使用者が行うことになり、利便性が損なわれる場合がある。
　本発明は、上述した課題に鑑み、各国の衛星放送に対応する局部発振信号を得ることができる、簡便で低コストなＬＮＢ用の半導体集積回路を提供するものである。
　本発明は、複数の周波数で発振動作可能な局部発振器と、所定の基準周波数で発振する基準信号発振器と、前記局部発振器の出力信号を前記基準周波数のｎ倍で分周する可変分周器と、を含む半導体集積回路であって、供給される直流電位に対応して前記可変分周器の分周比を制御する第１の分周比設定部と、供給されるパルス信号の有無に対応して前記可変分周器の分周比を制御する第２の分周比設定部とを備え、前記第１の分周比設定部または前記第２の分周比設定部による前記可変分周器の分周比制御により、前記局部発振器の発振周波数を所望の周波数に設定することを特徴とする。
　また本発明による半導体集積回路は、前記直流電位が、カレントミラー回路を介して前記第１の分周比設定部に供給される事を特徴とする。
　本発明の他の目的、特徴、および優れた点は、以下に示す記載によって十分分かるであろう。また、本発明の利点は、添付図面を参照した次の説明で明白になるであろう。
　本発明によれば、簡便な構成で世界各国の衛星放送に対応するＬＮＢ用半導体集積回路を実現できる。
本発明の実施例１に係る半導体集積回路を示すブロック図である。 実施例１の変形例１を示すブロック図である。 実施例１の変形例２を示すブロック図である。 実施例１の変形例３を示すブロック図である。 本発明の実施例２に係る半導体集積回路を示すブロック図である。 実施例２の変形例を示すブロック図である。 本発明の実施例３に係る半導体集積回路を示すブロック図である。 本発明の実施例４に係る半導体集積回路を示すブロック図である。 従来のＬＮＢを示すブロック図である。 従来の半導体集積回路を示すブロック図である。 実施例１に係る分周比設定器を示すブロック図である。 実施例４に係る分周比設定器を示すブロック図である。
　〔実施例１〕
　本発明の半導体集積回路の実施例１について図１～４を参照して説明する。
　図１は実施例１に係る半導体集積回路１００のブロック図であり、図２～４は実施例１の変形例１～３のそれぞれを示すブロック図である。まず図１を参照して以下に構成と動作を説明する。
　半導体集積回路１００は、分周比設定電圧端子１０１、ＡＤ変換器１０３、分周比設定器１０４、検波器１０５、ＰＬＬ回路１０８、メモリ１１８を備えている。また、ＡＤ変換器１０３と分周比設定器１０４とメモリ１１８により第１の分周比設定部を構成し、検波器１０５と分周比設定器１０４とメモリ１１８により第２の分周比設定部を構成している。ＰＬＬ回路１０８は、局部発振器１０９と可変分周器１１０と位相比較器１１１とチャージポンプ１１２とループフィルタ１１３を含んで構成されている。なお、先行技術文献と同様に、局部発振器１０９は図示しないミキサに接続されている。
　局部発振器１０９は、複数の発振周波数で発振動作可能な局部発振器である。また、可変分周器１１０は、局部発振器１０９の出力信号を、後述する基準周波数のｎ倍で分周する。
　次に、半導体集積回路１００が、所望する局部発信周波数を得るまでの動作を説明する。なお、半導体集積回路１００が、所望する局部発信周波数を得る過程は、第１の分周比設定部を用いる場合と、第２の分周比設定部を用いる場合の二通りあり、以下に順番に説明する。
　第１の分周比設定部を用いる場合、分周比設定電圧端子１０１は、電流源１１４を介して電源１０２に接続されており、また、分周比設定電圧端子１０１と接地電位との間には抵抗１１５が接続されている。抵抗１１５は、一端が、ＡＤ変換器１０３の入力に接続され、他端が電気的に接地されている。また、これに限らず、分周比設定電圧端子１０１は電流源１１４を介さずに電源１０２（即ち電圧源１０２）に接続されても構わないし、抵抗１１５を介さずに接地電位に接続されてもかまわない。
　また、図２の変形例１に示すように、図１における抵抗１１５を可変抵抗１２３に置き換えても構わないし、図３の変形例２に示すようにスイッチ１２４に置き換えても良い。更に、図４の変形例３に示すように電源１０２と分周比設定電圧端子１０１を抵抗１２５で接続しても良い。
　これらの構成により、直流電位の供給端である分周比設定電圧端子１０１には基準電位（即ち接地電位）との間の抵抗値に応じた電圧が発生する。
　分周比設定電圧端子１０１に発生した電圧は、ＡＤ変換器１０３へ入力された後に、２値化された信号（２値化信号）へ変換される。この２値化された信号は分周比設定器１０４へ入力される。
　分周比設定器１０４は、可変分周器１１０の分周比を制御する分周比制御信号を生成する。分周比設定器１０４において、ＡＤ変換器１０３によって２値化された信号と、メモリ１１８に格納されている分周比設定データとの照合が行われる。照合の結果、２値化された信号に対応する分周比設定データが選択され、所望する分周比に対応する分周比制御信号が可変分周器１１０へ伝送される。
　次に第２の分周比設定部を用いる場合を考える。この場合、図示しない衛星放送チューナからのパルス信号Ｓ１０１が端子１２６に与えられ、このパルス信号Ｓ１０１を検波器１０５が検波し、パルス信号Ｓ１０１の有無に対応した検波出力信号を分周比設定器１０４へ伝送する。前記衛星放送チューナは、例えば、半導体集積回路１００の外部に設けられたチューナである。
　分周比設定器１０４は、検波器１０５からの検波出力信号とメモリ１１８に格納されている分周比設定データとの照合を行い、パルス信号Ｓ１０１の有無に対応した分周比制御信号を可変分周器１１０へ伝送する。なお、第２の分周比設定部による分周比設定が行われる場合は、分周比設定電圧端子１０１の電圧と、メモリ１１８に格納された第１の分周比設定部による分周比設定を無効とする設定データを関連付けておく。こうすることで、第２の分周比設定部による分周比設定が選択されるようにしておいても良い。
　分周比設定器１０４は、図１１に示す構成であり、メモリ１１８に格納されている複数の分周比設定データとの照合するためのマルチプレクサ１３１、１３２を含む。マルチプレクサ１３１は、検波器１０５からの検波出力信号により判定された分周比制御信号Ｓ１３３を選択し、マルチプレクサ１３２は、前記分周比制御信号Ｓ１３３及び検波出力信号に依存しない分周比制御信号Ｓ１３４を、ＡＤ変換器１０３から出力される２値化信号にて選択する。上記した構成により分周比設定データが選択され、所望する分周比に対応する分周比制御信号が可変分周器１１０へ伝送される。
　上記第１または第２の分周比設定を経たのち、可変分周器１１０は、上記第１または第２の分周比設定のいずれかで得られた分周比制御信号に基づいて分周出力信号を位相比較器１１１へ伝送する。位相比較器１１１は、可変分周器１１０の出力信号と、端子１１６、１１７を介して外部に接続された水晶振動子１０６を用いて、所定の基準周波数を発生する基準信号発振器１０７との位相差を比較する。そして、比較した結果を示す出力信号を、チャージポンプ１１２へ伝送する。チャージポンプ１１２では、位相比較器の出力信号に応じた電流を生成する。ループフィルタ１１３は、チャージポンプ１１２からの信号を局部発振器１０９の制御電圧に変換する。これにより、局部発振器１０９は、チャージポンプ１１２からの制御電圧に応じた発振周波数で発振することにより、所望する局部発振周波数が得られる。
　以上が、半導体集積回路１００において、所望する局部発振周波数を得るまでの一連の動作である。ここで、第１の分周比設定部による分周比設定の場合を考える。この場合、一般的に基準周波数の整数倍で局部発振器を制御するＩｎｔｅｇｅｒ－Ｎ型ＰＬＬにおいて、可変分周器１１０の分周比は前もって基準周波数の何倍で設定するかにより決定される。以下に、基準周波数と分周比の関係について説明する。
　例えば、基準周波数を２５ＭＨｚで生成した場合、分周比設定器１０４の分周比制御信号により、可変分周器１１０の分周比を３９０倍に設定することで９．７５ＧＨｚの発振周波数を得ることができる。また、分周比設定器１０４の分周比制御信号により、可変分周器１１０の分周比を４２４倍に設定することで１０．６ＧＨｚの発振周波数を得ることができる。更に具体的に各国で用いる局部発振周波数に基づいて説明すると、日本のＣＳ放送の局部発振周波数である１０．７ＧＨｚに対応する場合、基準信号発振器１０７の基準周波数を２５ＭＨｚとすると、分周比設定器１０４の分周比制御信号により、可変分周器１１０の分周比を４２８倍に設定することで１０．７ＧＨｚを得ることが出来る。また、中国の衛星放送における１０．７５ＧＨｚの局部発振周波数を設定する場合を考える。この場合、基準周波数である２５ＭＨｚに対して分周比設定器１０４の分周比制御信号により、可変分周器１１０の分周比を４３０倍に設定することで１０．７５ＧＨｚを得ることができる。
　欧州の衛星放送における９．７５ＧＨｚと１０．６ＧＨｚの局部発振周波数の切り替えを伴う設定では、第２の分周比設定部による分周比設定を行う。その動作は、図示しない衛星放送チューナからのパルス信号Ｓ１０１の有無を検波器１０５により検波し、パルス信号Ｓ１０１が無しの場合、９．７５ＧＨｚの局部発振周波数に対応する分周比制御信号が分周比設定器１０４から可変分周器１１０へ伝送され、パルス信号Ｓ１０１が有りの場合、１０．６ＧＨｚの局部発振周波数に対応する分周比制御信号が分周比設定器１０４から可変分周器１１０へ伝送される。なお、上記説明ではＩｎｔｅｇｅｒ－Ｎ型ＰＬＬを例にして説明したが、Ｆｒａｃｔｉｏｎａｌ－Ｎ型ＰＬＬにも用いることもできる。
　以上説明したとおり、実施例１によれば、分周比設定電圧端子１０１の端子電圧設定による可変分周器１１０の分周比制御と、外部の衛星放送チューナから送られるパルス信号Ｓ１０１による可変分周器１１０の分周比制御により、単一の回路仕様で世界各国の仕向け地に対応するＬＮＢ用の半導体集積回路を実現できる。
　〔実施例２〕
　次に本発明の半導体集積回路の実施例２について図５、６を参照して説明する。
　図５は実施例２に係る半導体集積回路２００のブロック図を、図６はその変形例を示しており、以下に構成と動作を説明する。なお、図５、６において実施例１と同一部分は同一符号で示しており、また、実施例１と同一部分の説明については繰り返さない。
　図５が、図１の実施例１と異なる点は、電流源１１４からカレントミラー回路１１９を介して分周比設定電圧端子１０１に電位が与えられるようにしている点である。ここで、分周比設定電圧端子１０１と基準電位間に抵抗１１５を接続することで、実施例１と同様に分周比設定電圧端子１０１の電位を設定できる。また、本実施例では、カレントミラー回路１１９を介して分周比設定電圧端子１０１に電位が与えられるようにしているので、変形例である図６に示すように分周比設定電圧端子１０１を直接、電源に接続することも可能になる。図６の変形例の場合、図５における抵抗１１５を廃止することで分周比設定電圧端子１０１の電圧を電源電圧の電圧に設定できる。これにより、分周比設定電圧端子１０１と基準電位との間の抵抗値に応じた電圧値に加えて、電源電圧そのものを分周比設定電圧端子１０１の電圧にできるため、電圧設定範囲を拡大することができ、分周比設定部１０２の分周比設定範囲を広げることができる。
　〔実施例３〕
　次に本発明の半導体集積回路の実施例３について図７を参照して説明する。
　図７は実施例３に係る半導体集積回路３００のブロック図を示している。なお、図７において実施例１、２と同一部分は同一符号で示しており、また、実施例１、２と同一部分の説明については繰り返さない。
　図７が、図１の実施例１、図２の実施例２と異なる点は、分周比設定電圧端子１０１とＡＤ変換器１０３との間にバッファ回路１２１を設けた点である。バッファ回路１２１を設けることによって、次のような動作上の利点がある。
　何らかの原因（例えばＡＤ変換器１０３の一部の故障）で、ＡＤ変換器１０３の入力インピーダンスが極端に低くなった場合、分周比設定電圧端子１０１の電圧が意図しない電圧に下がってしまう。つまり、ＡＤ変換器１０３への入力電圧が下がってしまい、分周比設定器１０４が意図しない分周比設定信号で可変分周器１１０を制御することになり、結果として所望する局部発振周波数が得られなくなる。このような場合を想定し、出力インピーダンスの低いバッファ回路１２１を介してＡＤ変換器１０３を駆動することで、ＡＤ変換器１０３、分周比設定器１０４を安定に動作させることができる。
　〔実施例４〕
　本発明の半導体集積回路の実施例４について図８を参照して説明する。
　図８は実施例４に係る半導体集積回路４００のブロック図を示している。なお、図８において実施例１、２、３と同一部分は同一符号で示しており、また、実施例１、２、３と同一部分の説明については繰り返さない。
　図８が、図１の実施例１、図５の実施例２、図７の実施例３と異なる点は、分周比設定器１０４から他の回路１２２（所定の回路、例えば、周波数が２２ｋＨｚであるパルス信号を選択するスイッチトキャパシタやバンドパスフィルタ回路）へ基準周波数制御信号Ｓ１０２を供給する点である。基準周波数制御信号Ｓ１０２を用いることによって、次のような製造上の利点がある。
　分周比設定器１０４は、図１２に示す構成であり、メモリ１１８に格納されている複数の分周比設定データとの照合するためのマルチプレクサ１３１、１３２を含む。マルチプレクサ１３１は、検波器１０５からの検波出力信号により判定された分周比制御信号Ｓ１３３を選択し、マルチプレクサ１３２は、前記分周比制御信号Ｓ１３３及び検波出力信号に依存しない分周比制御信号Ｓ１３４を、ＡＤ変換器１０３から出力される２値化信号にて選択する。上記した構成により、分周比設定データが選択され、所望する分周比に対応する分周比制御信号が可変分周器１１０へ伝送される。さらに、基準周波数制御信号Ｓ１０２を出力するフラグ判定回路１３５を追加することで、ある任意の分周比制御信号が出力された場合に基準周波数制御信号Ｓ１０２を他の回路１２２に出力する。
　半導体集積回路においては、内部の動作用基準周波数を複数回路で共用することがある。つまり、図８において他の回路１２２が、水晶振動子１０６を用いた基準信号発振器１０７の基準周波数を共用しているような場合である。このような場合、何らかの理由（例えば水晶振動子１０６の一部破損）で、水晶振動子１０６の周波数が当初設定の周波数とは異なるものに変更されて基準周波数が変化すると、局部発振器１０９の所望発振周波数は、可変分周器１１０の分周比設定で対応できるが、他の回路１２２は、変化した基準周波数によって誤動作してしまう。
　具体例を示すと、国内ＢＳ及び１１０°ＣＳ放送の局部発振周波数は１０．６７８ＧＨｚである。この場合、基準信号発振器１０７の基準周波数を１９ＭＨｚとし、これに対応する水晶振動子１０６にて基準信号を生成し、分周比設定器１０４が、可変分周器１１０の分周比を５６２倍となるよう制御することで、所望の局部発振周波数である１０．６７８ＧＨｚを得ることができる。一方、他の回路１２２が、２５ＭＨｚの基準周波数で動作するように設定されていた場合に、基準周波数が１９ＭＨｚとなることにより誤動作してしまう。そこで、このような誤動作が発生しないように分周比設定器１０４は、他の回路１２２へ基準周波数制御信号Ｓ１０２を供給することで、他の回路１２２の動作基準周波数を１９ＭＨｚに変更し、他の回路１２２は変更された基準周波数で動作するよう設定される。
　このように実施例４では、可変分周器１１０の分周比設定に合わせて基準信号発振器１０７の基準周波数を決定することができるので、水晶振動子選定の自由度を向上することができる。
　（本発明の好ましい形態）
　以上のように、本発明は、複数の周波数で発振動作可能な局部発振器と、所定の基準周波数で発振する基準信号発振器と、前記局部発振器の出力信号を前記基準周波数のｎ倍で分周する可変分周器と、を含む半導体集積回路であって、供給される直流電位に対応して前記可変分周器の分周比を制御する第１の分周比設定部と、供給されるパルス信号の有無に対応して前記可変分周器の分周比を制御する第２の分周比設定部とを備え、前記第１の分周比設定部または前記第２の分周比設定部による前記可変分周器の分周比制御により、前記局部発振器の発振周波数を所望の周波数に設定することを特徴とする。
　また本発明による半導体集積回路は、前記第１の分周比設定部が、前記直流電位を２値化信号に変換するＡＤ変換器と、分周比設定データを格納したメモリと、前記２値化信号と前記分周比設定データから前記可変分周器の分周比制御信号を生成する分周比設定器を備えることを特徴とする。
　また本発明による半導体集積回路は、前記第２の分周比設定部が、前記パルス信号を検波する検波器と、分周比設定データを格納したメモリと、前記検波器の検波出力信号と前記分周比設定データから前記可変分周器の分周比制御信号を生成する分周比設定器からなることを特徴とする。
　また本発明による半導体集積回路は、前記直流電位が、カレントミラー回路を介して前記第１の分周比設定部に供給される事を特徴とする。
　また本発明による半導体集積回路は、前記直流電位が、バッファ回路を介して前記第１の分周比設定部に供給されることを特徴とする。
　また本発明による半導体集積回路は、前記直流電位が、前記直流電位の供給端と接地電位との間の抵抗値に応じた電圧であることを特徴とする。
　また本発明による半導体集積回路は、前記分周比設定部が、前記基準周波数の変更に伴って所定の回路へ基準周波数制御信号を供給することを特徴とする。
　以上説明したように、本発明に係る半導体集積回路は、簡便な構成で世界各国の放送周波数に対応するＬＮＢに好適に用いることができる。また、ＰＬＬを用いた周波数シンセサイザ方式の半導体集積回路全般にも広く適用することができる。
　１００、２００、３００、４００、４０１　半導体集積回路
　１０１　分周比設定電圧端子
　１０２　電源
　１０３　ＡＤ変換器
　１０４　分周比設定器
　１０５　検波器
　１０６　水晶振動子
　１０７　基準信号発振器
　１０８、４０４　ＰＬＬ回路
　１０９、２０３、２０４、４０３　局部発振器
　１１０　可変分周器
　１１１　位相比較器
　１１２　チャージポンプ
　１１３　ループフィルタ
　１１４、１２０　電流源
　１１５、１２５　抵抗
　１１６、１１７、１２６、１２７　端子
　１１８　メモリ
　１１９　カレントミラー回路
　１２１　バッファ回路
　１２２　他の回路
　１２３　可変抵抗
　１２４　スイッチ
　２０１　ＬＮＢ
　２０２、４０２　ミキサ
　２０５　スイッチング回路
　３０１　衛星放送チューナ
　４０５　ローパスフィルタ
　４０６　チャンネル選択部
　Ｓ１０１、Ｓ２０３　パルス信号
　Ｓ１０２　基準周波数制御信号

Claims (8)

  1. 　複数の周波数で発振動作可能な局部発振器と、
    　所定の基準周波数で発振する基準信号発振器と、
    　前記局部発振器の出力信号を前記基準周波数のｎ倍で分周する可変分周器と、
    を含む半導体集積回路であって、
    　供給される直流電位に対応して前記可変分周器の分周比を制御する第１の分周比設定部と、供給されるパルス信号の有無に対応して前記可変分周器の分周比を制御する第２の分周比設定部とを備え、
    　前記第１の分周比設定部または前記第２の分周比設定部による前記可変分周器の分周比制御により、前記局部発振器の発振周波数を所望の周波数に設定し、
    　前記直流電位は、カレントミラー回路を介して前記第１の分周比設定部に供給されることを特徴とする半導体集積回路。
  2. 　前記第１の分周比設定部は、前記直流電位を２値化信号に変換するＡＤ変換器と、
    　分周比設定データを格納したメモリと、
    　前記２値化信号と前記分周比設定データから前記可変分周器の分周比制御信号を生成する分周比設定器とを備えることを特徴とする請求項１に記載の半導体集積回路。
  3. 　前記第２の分周比設定部は、前記パルス信号を検波する検波器と、
    　分周比設定データを格納したメモリと、
    　前記検波器の検波出力信号と前記分周比設定データから前記可変分周器の分周比制御信号を生成する分周比設定器とからなることを特徴とする請求項１に記載の半導体集積回路。
  4. 　前記直流電位は、バッファ回路を介して前記第１の分周比設定部に供給されることを特徴とする請求項２または３に記載の半導体集積回路。
  5. 　前記直流電位は、前記直流電位の供給端と接地電位との間の抵抗値に応じた電圧であることを特徴とする請求項２～４のいずれか１項に記載の半導体集積回路。
  6. 　前記分周比設定器は、前記基準周波数の変更に伴って所定の回路へ基準周波数制御信号を供給することを特徴とする請求項２～５のいずれか１項に記載の半導体集積回路。
  7. 　前記パルス信号は、前記半導体集積回路の外部に設けられたチューナから供給されることを特徴とする請求項１に記載の半導体集積回路。
  8. 　一端が、前記ＡＤ変換器の入力に接続され、他端が電気的に接地されている抵抗と、
    　入力に、電圧源が接続され、出力が、前記ＡＤ変換器の入力に接続されている電流源とをさらに備えることを特徴とする請求項２に記載の半導体集積回路。
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