WO2012071841A1 - 化学机械平坦化方法和后金属栅的制作方法 - Google Patents

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gate
isolation layer
substrate
chemical mechanical
mechanical planarization
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French (fr)
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杨涛
刘金彪
贺晓彬
赵超
陈大鹏
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Institute of Microelectronics of CAS
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Institute of Microelectronics of CAS
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P95/00—Generic processes or apparatus for manufacture or treatments not covered by the other groups of this subclass
    • H10P95/06—Planarisation of inorganic insulating materials
    • H10P95/062—Planarisation of inorganic insulating materials involving a dielectric removal step
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/017—Manufacture or treatment using dummy gates in processes wherein at least parts of the final gates are self-aligned to the dummy gates, i.e. replacement gate processes

Definitions

  • the present invention relates to the field of integrated circuit manufacturing technology, and in particular, to a chemical mechanical planarization method. Background technique
  • CMP chemical mechanical planarization
  • FIGS. 3 to 4 are schematic views of a conventional metal gate CMP process.
  • a polysilicon gate 11 is formed on the substrate 10.
  • the polysilicon gate 11 is sequentially covered by the silicon nitride isolation layer 12 and the silicon oxide isolation layer 13.
  • the POP CMP specifically includes a two-step CMP.
  • the first step is The CMP of the silicon oxide isolation layer 13 is to expose the silicon nitride isolation layer on top of the polysilicon gate 11, and the second step is CMP of the silicon nitride isolation layer 12 to expose the polysilicon gate 11.
  • the above two-step CMP has high requirements for the in-in-die uniformity of the chip, and the control of the polishing uniformity of the CMP of the silicon oxide spacer is the most critical.
  • the front substrate surface has a drop in gate height of about 1000 A to 1800 A, which results in the thickness of the silicon oxide spacer 13 of the top of the polysilicon gate 11 and the source and drain regions (not shown) after the silicon oxide spacer 13 is deposited.
  • the drop h can reach 1000A to 4000A, or even more.
  • Conventional silicon oxide CMP processes are generally not effective in eliminating such large thickness variations, which may continue to be propagated to the end of the polishing process of the silicon oxide spacer 13 as the polishing process proceeds. As shown in FIG. 2, this drop causes the polysilicon gate.
  • the pits 14 are formed in the remaining silicon oxide spacer layer 13 between 11, even if the CMP of the silicon nitride spacer layer 12 is difficult to repair next, and it is also possible to use such a silicon oxide spacer layer 13 due to the difference in material selection ratio.
  • the dimple 14 is further enlarged.
  • the silicon oxide isolation layer pit 14 is also filled with a metal material, which directly causes a great obstacle to the process in the subsequent metal gate CMP process, and greatly compresses the adjustment space of the process. It is easy to cause metal residue between the gates, causing the device to be short-circuited.
  • the problem solved by the present invention is to provide a chemical mechanical planarization method which can avoid the improvement of the uniformity of the internal grinding of the chip by the CMP process, thereby preventing the device from being short-circuited.
  • the present invention provides a chemical mechanical planarization method comprising the steps of: providing a substrate having source and drain regions on both sides of a gate and a gate, the gate and source and drain regions being covered with an isolation layer, Wherein the isolation layer comprises a raised portion above the gate and a recess on the surface of the substrate between the gates;
  • the selective doping process of the isolation layer specifically includes:
  • the mask layer is removed.
  • the mask layer is a photoresist layer.
  • the depth of the ion implantation is equal to or smaller than the thickness difference between the convex portion and the concave portion.
  • the energy range of the ion implantation is determined according to the thickness drop.
  • the material of the isolation layer includes silicon oxide.
  • the ion-implanted ions include at least one of H, C, N, B, BF2, In, P, As, and Sb.
  • the polishing liquid in the CMP process includes an alkaline SiO2-based polishing liquid or an alkaline Ce02-based polishing liquid, and the polishing pad includes a hard polishing pad or a soft polishing pad.
  • the invention provides a method for manufacturing a rear metal grid, comprising:
  • the isolation layer includes a protrusion above the dummy gate and between the dummy gate a recess on the surface of the substrate;
  • a third CMP process is performed to remove excess metal from the surface of the substrate outside the gate trench to form a metal gate.
  • the isolation layer By selectively doping the isolation layer, only the convex portion of the isolation layer is held, and since the convex portion of the isolation layer is doped, the chemical bond and the crystal state thereof are destroyed, thereby enhancing the polishing in the CMP process.
  • the chemical corrosive action of the liquid on the raised material greatly improves the removal rate of the raised material during the CMP process, thereby improving the intra-chip uniformity of the grinding process, and does not inherit the thickness variation of the isolation layer to the flattening
  • the surface of the substrate reduces or even eliminates the isolation layer pits between the gates.
  • 1 to 2 are schematic views of a conventional POP CMP process
  • 3 to 4 are schematic views of a conventional metal gate CMP process
  • FIG. 5 is a flow chart of a chemical mechanical planarization method according to Embodiment 1 of the present invention
  • 6 to 8 are schematic views showing a chemical mechanical planarization method according to Embodiment 1 of the present invention
  • FIGS. 9 to 16 are schematic views showing a method of manufacturing a rear metal gate according to Embodiment 2.
  • the short circuit defect of the device often occurs.
  • the inventors discovered that the defect may be due to the metal gate CMP process gate.
  • the metal residue is caused by the POP CMP process, which cannot be eliminated by the thickness difference of the silicon oxide isolation layer.
  • the key to solving the short-circuit defect of the device is to improve the uniformity of the internal grinding of the chip by the CMP process. Sex, especially to avoid the pits of the silicon oxide spacer remaining after grinding.
  • the present invention provides a chemical mechanical planarization method, comprising: providing a substrate having source and drain regions on both sides of a gate and a gate, the gate and source and drain regions being covered with an isolation layer, wherein The isolation layer includes a protrusion portion above the gate electrode and a recess portion on the surface of the substrate between the gate electrodes; a selective doping process is performed on the isolation layer to make the protrusion portion doped only; The rear substrate is subjected to a CMP process to remove the raised portions and planarize the surface of the substrate.
  • Fig. 5 is a flow chart showing a chemical mechanical planarization method in the present embodiment
  • Figs. 6 to 8 are schematic views showing a chemical mechanical planarization method in the embodiment.
  • the method includes:
  • Step S1 As shown in FIG. 6, a substrate 100 having source and drain regions (not shown) on both sides of the gate electrode 101 and the gate electrode 101 is provided, and the gate electrode 101 and the source and drain regions are covered with the isolation layer 102. , where the isolation Layer 102 includes a raised portion 102a over the gate and a recess 102b on the surface of the substrate between the gates 101.
  • Step S2 performing a selective doping process on the isolation layer 102, so that only the raised portion 102a is doped; preferably, in the embodiment, the selective doping process is an ion implantation process, and a reference pattern 6.
  • the mask layer 103 covers the depressed portion 102b of the isolation layer 102 to expose only the convex portion 102a, and the implanted ions indicated by the arrows in the figure dope the convex portion 102a.
  • the mask layer 103 is a photoresist layer. After the isolation layer 102 is formed, a photoresist is applied to the entire substrate, and a mask (not shown) having a pattern of the isolation layer protrusions 102a is selected. After alignment, exposure, and development, a mask layer 103 having a raised pattern is formed to expose the raised portion 102a to block the depressed portion 102b between the gate electrodes 101.
  • the convex portion 102a is subjected to ion implantation treatment under the occlusion of the photoresist layer 103, and the ion implantation depth is equal to or Less than the thickness drop H, the energy range of the ion implantation is determined according to the thickness drop.
  • the photoresist layer is removed by wet etching or dry etching, and the substrate 100 is dried; the process of removing the glue needs to select suitable conditions, and it is not destructive to the doped convex portion.
  • Step S3 Referring to FIG. 7, a CMP process is performed on the doped substrate 100, the raised portion 102a is removed, and the surface of the substrate 100 is planarized until the top surface of the gate electrode 101 is exposed, and finally obtained as shown in FIG. The flat substrate shown.
  • the chemical bond and the crystal state of the convex portion 102a of the isolation layer 102 are doped, the chemical corrosion effect of the polishing liquid on the material of the convex portion 102a in the CMP process is enhanced, and the CMP process is greatly improved on the convex portion.
  • the removal rate of the material thereby improving the intra-chip uniformity of the grinding process, does not inherited the thickness drop of the spacer layer 102a to the surface of the planarized substrate, reducing or even eliminating the isolation layer pits between the gates.
  • FIGS. 9 to 16 are schematic views showing a manufacturing method of the rear metal gate in the embodiment.
  • a substrate 200 is provided.
  • the substrate 200 includes a dummy gate 201, a gate oxide layer (not shown), and source and drain regions (not shown) on both sides of the dummy gate 200.
  • Grid 201 and source and drain regions The first isolation layer 208 and the second isolation layer 202 are covered.
  • the substrate 200 may be an elemental semiconductor or a constituent bulk material, such as a single crystal, polycrystalline or amorphous silicon or silicon germanium, or a bulk material composed of a compound semiconductor, such as silicon carbide, indium antimonide, germanium. Lead, indium arsenide, indium phosphide, gallium arsenide or gallium antimonide, alloy semiconductors or combinations thereof.
  • the substrate 200 may further include a buried oxide layer and a SOI layer, and the material of the SOI layer may be Si, Ge or a ⁇ - ⁇ compound (such as SiC, gallium arsenide, indium arsenide, indium phosphide, etc.). .
  • the material of the dummy gate is polysilicon, which is fabricated by a conventional polysilicon gate process.
  • the material of the gate oxide layer may be silicon oxide or silicon oxynitride, and the silicon oxide may be subjected to furnace tube oxidation, rapid thermal annealing oxidation, in-situ steam oxidation, etc.;
  • the nitriding process may be high temperature furnace tube nitriding, rapid thermal annealing nitriding or plasma nitriding.
  • the source and drain regions in the substrate 200 are formed, for example, by an ion implantation process, and different dopant ions are used depending on the device type, the n-type dopant ions are, for example, B or In, and the p-type dopant ions are, for example, P or As.
  • the first isolation layer 208 is a silicon nitride layer
  • the second isolation layer 202 is a silicon oxide layer
  • the first isolation layer 208 and the second isolation layer 202 may be gates finally formed. Part of the side wall.
  • the silicon nitride layer 208 has a thickness ranging from about 10 to 30 nm
  • the silicon oxide layer has a thickness ranging from about 100 to about 150 ⁇ .
  • the second isolation layer 202 on the surface of the substrate 200 is affected by the gate height drop to exhibit an uneven structure
  • the second isolation layer 202 includes The convex portion 202a above the dummy gate 201 and the depressed portion 202b on the surface of the substrate between the dummy gates 201, the surface of the convex portion 202a and the surface of the depressed portion 202b have a drop H, and the uneven surface morphology will affect Subsequent metal interconnect processes must be planarized.
  • the second isolation layer 202 is selectively doped so that the protrusions 202a are only doped.
  • the entire substrate 200 is first coated with a photoresist, and a mask (not shown) having a pattern of the protrusions 202a of the second isolation layer is used.
  • a photoresist layer 203 having a raised pattern is formed, and the convex portion 102a is exposed to block the depressed portion 202b between the dummy gates 201.
  • the thickness of the photoresist layer 203 may be smaller than the drop H or larger than the drop H.
  • an ion implantation process is performed under the occlusion of the photoresist layer 203.
  • the depth of the ion implantation is equal to or smaller than the thickness difference H between the convex portion and the concave portion, that is, The selective doping process only causes all or a portion of the raised portion 202a to be doped, which is lower than the concave The portion of the surface of the recess 202b remains the bulk material.
  • the depth of the implant can be controlled by controlling the energy range of the ion implantation, and the energy of the ion implantation can be determined based on the thickness drop H. For example, when the thickness difference ranges from 1000A to 3000A, the ion implantation energy ranges from lOKeV to 150KeV.
  • the ion-implanted impurity ions include at least one of H, C, N, B, BF2, In, P, As, and Sb.
  • the ion implantation dose ranges from 1E14 cm-2 to 5E15 cm-2.
  • the photoresist layer 203 is removed by wet etching or dry etching, and the substrate is dried; the process of removing the glue needs to select a suitable process condition, and the doped post portion 202a cannot be broken.
  • a first CMP process is performed to remove the raised portion 202a until the first isolation layer 208 at the top of the dummy gate is exposed.
  • the polishing liquid in the first CMP process includes an alkaline SiO 2 group.
  • the chemical bonding and the crystalline state of the convex portion 202a of the second isolation layer 202 are doped, the chemical corrosion of the material of the convex portion 202a by the polishing liquid is enhanced, and the material of the convex portion of the CMP process is greatly improved.
  • the removal rate thereby improving the intra-chip uniformity of the polishing process, does not inherited the thickness drop of the isolation layer 202a to the planarized substrate surface, reducing or even eliminating isolation layer pits between the gates.
  • a second CMP process is performed to remove the first isolation layer 208 at the top of the dummy gate 201 until the surface of the top of the dummy gate is exposed.
  • the CMP process uses a relatively high choice of slurry and polishing pad for silicon nitride.
  • the first and second CMP processes described above are referred to as CMP that opens the top of the polysilicon gate, i.e., POP CMP.
  • the dummy gate 201 is removed to leave the gate trench 209; specifically, the dummy gate 201 (see FIG. 12) is removed by wet or dry etching to expose the gate oxide layer (not shown) And thereby forming a gate trench 209 at a position occupied by the original dummy gate 201 in the first and second isolation layers.
  • the gate trench 209 is filled with metal.
  • a high-k dielectric layer is deposited in the gate trench 209 (not shown), and the material of the high-k dielectric layer may be Hf02, HfSiO, HfSiON, HiTaO, HfTiO, HfZrO, A1203, La203, Zr02, LaAlO, etc.
  • the thickness of the high k dielectric layer 113 may range from about 1 nanometer to 3 nanometers.
  • the high-k dielectric layer and the gate oxide layer together form a gate dielectric layer.
  • a surface deposited metal layer 207 having a high-k dielectric layer is formed. Before depositing the metal layer 207, a thin metal layer (not shown) for adjusting a work function is further included.
  • the material of the thin metal layer may use TaC, TiN, TaTbN, TaErN, TaYbN. , TaSiN, HfSiN, MoSiN, RuTax or NiTax.
  • the thin metal layer material for adjusting the work function may be MoNx, TiSiN, TiCN, TaAlC, TiAIN, or TaN; and then the metal layer material is uniformly deposited as one of A1 or ⁇ 1.
  • a third CMP process is performed to remove excess metal on the surface of the substrate outside the gate trench, and a metal gate 206 is formed in the gate trench 209.
  • the third CMP process is a metal gate CMP process. Since the intra-chip uniformity of the polishing process is improved in the POP open CMP process, the thickness difference of the second isolation layer is not inherited to the planarized substrate surface, thereby reducing or even The pit defects in the second isolation layer between the gates are eliminated, so that in the metal gate CMP process, there is no residual metal in the second isolation layer 202 between the gates, which avoids short circuiting of the devices.

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Element Separation (AREA)

Description

化学机械平坦化方法和后金属栅的制作方法
本申请要求于 2010 年 11 月 30 日提交中国专利局、 申请号为 201010567260.9、 发明名称为"化学机械平坦化方法和后金属栅的制作方法"的 中国专利申请的优先权， 其全部内容通过引用结合在本申请中。
技术领域
本发明涉及集成电路制造技术领域， 特别涉及一种化学机械平坦化方法。 背景技术
随着对超大规模集成电路高集成度和高性能的需求逐渐增加，半导体技术 向着 45纳米甚至更小特征尺寸的技术节点发展。 由于高 K/金属栅工艺在 45 纳米技术节点上的成功应用， 使该工艺成为 30纳米以下技术节点不可缺少的 关键工艺模块。 目前， 在 45纳米和 32纳米芯片量产方面， 只有坚持高 K/后 金属栅 (gate last)工艺的英特尔公司取得了成功， 而近年来紧随 IBM产业联盟 的三星、 台积电、 英飞凌等业界巨头也将开发重点由高 K/先金属栅 (gate first) 工艺转向 gate last工艺。
对于 gate last工艺来说， 其中化学机械平坦化 (CMP)工艺的开发被业界认 为最具挑战性。在常规的 gate last工艺中，需要采用 CMP工艺将多晶硅栅 (poly gate)顶部的氧化硅隔离层和氮化硅隔离层磨掉，露出多晶硅栅的顶端后停止研 磨，此步 CMP工艺称为打开多晶硅栅顶部的 CMP,即 Poly opening nitride polish CMP, 筒称 POP CMP; 而后去除多晶硅栅， 在留下的沟槽内填充进不同的金 属层，再进行一步或多步金属层的化学机械抛光， 此步 CMP工艺即 metal gate CMP, 仅留下沟槽内的金属， 从而最终得到高 K/金属栅结构。
图 1至图 2为现有的 POP CMP工艺 的示意图，图 3至图 4为现有的 metal gate CMP工艺的示意图。 如图 1和图 2所示， 基底 10上形成有多晶硅栅 11 , 多晶硅栅 11依次被氮化硅隔离层 12和氧化硅隔离层 13覆盖，其中 POP CMP 具体包括两步 CMP, 第一步是氧化硅隔离层 13的 CMP, 以露出多晶硅栅 11 顶部的氮化硅隔离层，第二步是氮化硅隔离层 12的 CMP,以露出多晶硅栅 11。 上述两步 CMP对芯片内部研磨均匀性 (within in die uniformity)都有着很高的要 求， 其中， 对氧化硅隔离层的 CMP的研磨均匀性控制最为关键。
然而问题在于， 由于多晶硅栅 11的密度较大， 并且淀积氧化硅隔离层 13 前的基底表面存在栅高度的落差， 约 1000 A至 1800A, 于是导致氧化硅隔离 层 13淀积后多晶硅栅 11的顶部与源漏区 （图中未示出 ) 的氧化硅隔离层 13 的厚度落差 h可达 1000A至 4000A, 甚至更多。 采用常规氧化硅 CMP工艺通 常无法有效消除这种较大的厚度落差，会随研磨过程的进行，一直遗传到氧化 硅隔离层 13的研磨工艺结束， 如图 2所示， 这种落差造成多晶硅栅 11之间剩 余的氧化硅隔离层 13中形成凹坑 14, 即使下一步氮化硅隔离层 12的 CMP也 很难修复， 并且由于材料选择比的不同， 还可能将这种氧化硅隔离层 13的凹 坑 14进一步放大。如图 3和图 4所示， 氧化硅隔离层凹坑 14内也填充有金属 材料， 在后续的 metal gate CMP工艺中， 直接会给该工艺造成巨大障碍， 极大 压缩该工艺的调整空间， 很容易造成栅间的金属残留， 导致器件短路。
发明内容
本发明解决的问题是提供一种化学机械平坦化方法能够避免改善 CMP工 艺对芯片内部研磨的均匀性， 进而防止器件短路。
为解决上述问题， 本发明提供一种化学机械平坦化方法， 包括以下步骤： 提供具有栅极和栅极两侧的源漏区的基底，所述栅极和源漏区上覆盖有隔 离层，其中所述隔离层包括位于栅极上方的凸起部和位于栅极之间基底表面上 的凹陷部；
对所述隔离层进行选择性掺杂工艺， 仅使得所述凸起部被掺杂； 对掺杂后的基底进行 CMP工艺， 去除所述凸起部并使基底表面平坦化。 对所述隔离层进行选择性掺杂工艺具体包括：
在所述隔离层上形成具有凸起部图案的掩膜层， 以暴露所述凸起部； 进行离子注入， 使得所述凸起部被掺杂；
去除所述掩膜层。
优选的， 所述掩膜层为光刻胶层。
优选的， 所述离子注入的过程中， 离子注入的深度等于或小于所述凸起部 与凹陷部的厚度落差。
所述离子注入的能量范围依据所述厚度落差确定。
所述隔离层的材料包括氧化硅。 可选的， 所述离子注入的离子包括 H、 C、 N、 B、 BF2、 In、 P、 As和 Sb 中的至少一种。
所述 CMP工艺中的研磨液包括碱性 Si02基研磨液或碱性 Ce02基研磨 液， 研磨垫包括硬研磨垫或软研磨垫。
本发明提供一种后金属栅的制造方法， 包括：
提供具有伪栅和伪栅两侧的源漏区的基底，所述伪栅和源漏区上覆盖有隔 离层，其中所述隔离层包括位于伪栅上方的凸起部和位于伪栅之间基底表面上 的凹陷部；
对所述隔离层进行选择性掺杂工艺， 仅使得所述凸起部被掺杂； 进行第一 CMP工艺， 去除所述凸起部直到露出伪栅顶部的第一隔离层； 进行第二 CMP工艺， 去除所述伪栅顶部的第一隔离层直到露出伪栅； 去除所述伪栅从而留下栅沟槽；
在所述栅沟槽内填充金属；
进行第三 CMP工艺， 去除栅沟槽外基底表面的多余金属， 形成金属栅。 与现有技术相比， 上述技术方案具有以下优点：
通过对隔离层进行选择性掺杂工艺，仅使得隔离层的凸起部被捧杂， 由于 隔离层的凸起部经掺杂后， 其化学键及结晶状态被破坏， 因此会增强 CMP工 艺中研磨液对凸起部材料的化学腐蚀作用， 大大提高 CMP工艺过程对凸起部 材料的移除速率，从而改善研磨过程的芯片内的均匀性， 不会将隔离层的厚度 落差遗传给平坦化的基底表面， 减少甚至消除栅极之间的隔离层凹坑。
进而在后栅形成过程中，栅极之间的隔离层内不会有残余金属， 能够避免 器件的短路缺陷。
附图说明
通过附图所示， 本发明的上述及其它目的、 特征和优势将更加清晰。 在 全部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放 绘制附图， 重点在于示出本发明的主旨。
图 1至图 2为现有的 POP CMP工艺的示意图；
图 3至图 4为现有的 metal gate CMP工艺的示意图；
图 5为本发明实施例一中化学机械平坦化方法的流程图； 图 6至图 8为本发明实施例一中化学机械平坦化方法的示意图； 图 9至图 16为本实施例二中后金属栅的制造方法的示意图。
具体实施方式
为使本发明的上述目的、 特征和优点能够更加明显易懂， 下面结合附图 对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明， 但是本发 明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在 不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施 例的限制。
其次， 本发明结合示意图进行详细描述， 在详述本发明实施例时， 为便 于说明，表示器件结构的剖面图会不依一般比例作局部放大， 而且所述示意图 只是示例， 其在此不应限制本发明保护的范围。 此外， 在实际制作中应包含长 度、 宽度及深度的三维空间尺寸。
正如背景技术部分所述， 目前 45纳米和 32纳米芯片量产应用的后金属栅 工艺中， 经常会出现器件短路的缺陷， 发明人研究后发现， 这种缺陷可能是由 于 metal gate CMP工艺过程栅间的金属残留导致的， 而这种金属残留却是由于 POP CMP工艺过程不能消除氧化硅隔离层的厚度落差而引起的， 可见， 解决 器件短路缺陷的关键是改善 CMP工艺对芯片内部研磨的均匀性，特别是要避免 研磨之后剩余氧化硅隔离层的凹坑。
基于此， 本发明的提供一种化学机械平坦化方法， 包括： 提供具有栅极 和栅极两侧的源漏区的基底， 所述栅极和源漏区上覆盖有隔离层， 其中所述隔 离层包括位于栅极上方的凸起部和位于栅极之间基底表面上的凹陷部；对所述 隔离层进行选择性掺杂工艺，仅使得所述凸起部被掺杂； 对掺杂后的基底进行 CMP工艺，去除所述凸起部并使基底表面平坦化。以下结合附图详细说明本发 明所述化学机械平坦化方法的一个具体实施例。
实施例一
图 5为本实施例中化学机械平坦化方法的流程图， 图 6至图 8为本实施例中 化学机械平坦化方法的示意图。
如图所示， 该方法包括：
步骤 S1: 如图 6所示， 提供具有栅极 101和栅极 101两侧的源漏区 （图中未 示出） 的基底 100, 所述栅极 101和源漏区上覆盖有隔离层 102, 其中所述隔离 层 102包括位于栅极上方的凸起部 102a和位于栅极 101之间基底表面上的凹陷 部 102b。
步骤 S2: 对所述隔离层 102进行选择性掺杂工艺， 仅使得所述凸起部 102a 被捧杂； 优选的， 本实施例中， 所述选择性掺杂工艺为离子注入工艺， 参考图 6, 掩膜层 103将所述隔离层 102的凹陷部 102b覆盖， 仅露出凸起部 102a, 图中 箭头所示的注入离子对凸起部 102a进行掺杂。
例如， 所述掩膜层 103为光刻胶层， 形成隔离层 102之后， 对整个基底涂 覆光刻胶， 选择具有隔离层凸起部 102a的图案的掩模板（图中未示出）， 经过 对准、 曝光、 显影， 从而形成具有凸起部图案的掩膜层 103, 以暴露所述凸起 部 102a, 将栅极 101之间的凹陷部 102b遮挡。
根据凸起部 102a与凹陷部 102b的厚度落差 H (见图 7 ), 选择合适的离子 注入条件， 在光刻胶层 103的遮挡下对凸起部 102a进行离子注入处理， 离子注 入深度等于或小于所述厚度落差 H, 所述离子注入的能量范围依据所述厚度落 差确定。
完成离子注入后， 通过湿法腐蚀或干法腐蚀去除光刻胶层， 并将基底 100 干燥； 去胶的过程需要选择合适的条件， 不能对掺杂后的凸起部有破坏作用。
步骤 S3: 参考图 7所示， 对掺杂后的基底 100进行 CMP工艺， 去除所述凸 起部 102a并使基底 100表面平坦化， 直到露出栅极 101的顶部表面， 最后得到如 图 8所示的平坦基底。
由于隔离层 102的凸起部 102a经掺杂后， 其化学键及结晶状态被破坏， 因 此会增强 CMP工艺中研磨液对凸起部 102a材料的化学腐蚀作用， 大大提高 CMP工艺过程对凸起部材料的移除速率， 从而改善研磨过程的芯片内的均匀 性， 不会将隔离层 102a的厚度落差遗传给平坦化的基底表面， 减少甚至消除栅 极之间的隔离层凹坑。
下面结合附图详细说明所述化学机械平坦化方法的一个具体实施例。 实施例二
本实施例以 32纳米技术典型的后金属栅的制造方法为例， 说明化学机械 平坦化方法的另一实施方式， 图 9至图 16为本实施例中后金属栅的制造方法的 示意图。
如图 9所示， 提供基底 200, 所述基底 200包括伪栅 201、 栅氧化层（图中 未示出）和伪栅 200两侧的源漏区 （图中未示出）， 所述伪栅 201和源漏区上依 次覆盖有第一隔离层 208和第二隔离层 202。
具体的， 基底 200可以为元素半导体或组成的体材料， 例如单晶、 多晶或 非晶结构的硅或硅锗， 也可以为化合物半导体组成的体材料， 例如碳化硅、 锑 化铟、 碲化铅、 砷化铟、 磷化铟、 砷化镓或锑化镓、 合金半导体或其组合。 所 述基底 200还可以包括掩埋氧化层和 SOI层， 所述 SOI层的材料可以为 Si, Ge或 ΠΙ- ν族化合物 （如 SiC、 砷化镓、 砷化铟、 磷化铟等）等材料。
所述伪栅的材料为多晶硅， 采用传统的多晶硅栅工艺制作。 所述栅氧化 层的材料可以是氧化硅或氮氧化硅， 氧化硅可以采用炉管氧化、快速热退火氧 化、 原位水蒸气氧化等工艺； 对氧化硅执行氮化工艺即可形成氮氧化硅， 氮化 工艺可以是高温炉管氮化、 快速热退火氮化或等离子氮化等。
基底 200内的源漏区例如采用离子注入工艺形成， 根据器件类型采用不同 的捧杂离子， n型掺杂离子例如为 B或 In, p型掺杂离子例如为 P或 As。
本实施例中， 所述第一隔离层 208为氮化硅层， 所述第二隔离层 202为氧 化硅层，所述第一隔离层 208和第二隔离层 202可以为最终形成的栅极侧墙的一 部分。 其中， 氮化硅层 208的厚度范围约为 10-30nm, 氧化硅层的厚度范围约为 100-150匪。
由于芯片中的器件密度较大， 栅极之间的距离很小， 基底 200表面的第二 隔离层 202受到栅极高度落差的影响而呈现出凹凸不平的结构， 该第二隔离层 202包括位于伪栅 201上方的凸起部 202a和位于伪栅 201之间基底表面上的凹陷 部 202b, 凸起部 202a的表面和凹陷部 202b的表面存在落差 H, 这种凹凸不平的 表面形貌将影响后续的金属互连工艺， 必须进行平坦化。
如图 10所示， 对所述第二隔离层 202进行选择性掺杂工艺， 仅使得所述凸 起部 202a被掺杂。
具体的， 本实施例在形成第二隔离层 202之后， 首先对整个基底 200涂覆 光刻胶， 采用具有第二隔离层的凸起部 202a的图案的掩模板（图中未示出 ), 经过对准、 曝光、 显影， 从而形成具有凸起部图案的光刻胶层 203, 将所述凸 起部 102a露出， 而将伪栅 201之间的凹陷部 202b遮挡。 该光刻胶层 203的厚度可 以小于所述落差 H, 也可以大于所述落差 H。
接着， 在所述光刻胶层 203的遮挡下进行离子注入工艺， 所述离子注入的 过程中， 离子注入的深度等于或小于所述凸起部与凹陷部的厚度落差 H, 也就 是说， 该选择性掺杂工艺仅使得凸起部 202a全部或一部分被掺杂， 而其低于凹 陷部 202b表面的部分仍然为本体材料。
对特定类型的掺杂离子来说， 通过控制离子注入的能量范围可以控制注 入的深度， 而离子注入的能量可以依据所述厚度落差 H来确定。 例如， 当所述 厚度落差范围为 1000A至 3000A , 则所述离子注入的能量范围为 lOKeV至 150KeV。
本实施例中， 离子注入的杂质离子包括 H、 C、 N、 B、 BF2、 In、 P、 As 和 Sb中的至少一种。 所述离子注入的剂量范围为 lE14 cm-2至 5E15cm-2。
完成离子注入后， 通过湿法腐蚀或干法腐蚀去除光刻胶层 203, 并将基底 干燥； 去胶的过程需要选择合适的工艺条件， 不能对掺杂后的凸起部 202a有破 坏作用。
然后， 如图 11和图 12所示， 进行第一 CMP工艺， 去除所述凸起部 202a直 到露出伪栅顶部的第一隔离层 208 , 该第一 CMP工艺中的研磨液包括碱性 Si02 基研磨液或碱性 Ce02基研磨液， 研磨垫包括硬研磨垫或软研磨垫。
由于第二隔离层 202的凸起部 202a经掺杂后，其化学键及结晶状态被破坏， 因此会增强研磨液对凸起部 202a材料的化学腐蚀作用，大大提高 CMP工艺过程 对凸起部材料的移除速率，从而改善抛光过程的芯片内的均匀性， 不会将隔离 层 202a的厚度落差遗传给平坦化的基底表面，减少甚至消除栅极之间的隔离层 凹坑。
如图 13所示，进行第二 CMP工艺，去除所述伪栅 201顶部的第一隔离层 208 直到露出伪栅顶部的表面。该 CMP工艺采用对氮化硅选择比较高的研磨液和研 磨垫。
上述第一和第二 CMP工艺称为打开多晶硅栅顶部的 CMP, 即 POP CMP。 如图 14所示， 去除所述伪栅 201从而留下栅沟槽 209; 具体的， 采用湿法 或干法刻蚀去除伪栅 201 (见图 12 ), 露出栅氧化层（图中未示出）， 从而在第 一和第二隔离层内原来伪栅 201占据的位置处形成栅沟槽 209。
如图 15所示， 在所述栅沟槽 209内填充金属。
具体的， 先在栅沟槽 209内淀积（图中未示出） 高 k介质层， 所述高 k介质 层的材料可以是 Hf02、 HfSiO、 HfSiON、 HiTaO, HfTiO、 HfZrO、 A1203、 La203、 Zr02、 LaAlO等。 高 k介质层 113的厚度可以范围约是 1纳米至 3纳米。 该高 k介质层与所述栅氧化层共同组成了栅极介质层。接着， 形成有高 k介质层 的表面沉积金属层 207。 沉积所述金属层 207之前还包括沉积用于调整功函数的薄金属层（图中未 示出）， 对于 N型器件， 所述薄金属层的材料可以使用 TaC, TiN, TaTbN, TaErN, TaYbN, TaSiN, HfSiN, MoSiN, RuTax或 NiTax。 对于 P型器件， 调整功函数的薄 金属层材料可以使用 MoNx, TiSiN, TiCN, TaAlC, TiAIN, 或 TaN; 而后统一淀积 金属层极材料为 A1或 ΉΑ1的一种。
如图 16所示， 进行第三 CMP工艺， 去除栅沟槽外基底表面的多余金属， 在栅沟槽 209内形成金属栅 206。 该第三 CMP工艺即为 metal gate CMP工艺， 由 于在 POP open CMP工艺中改善了研磨过程的芯片内的均匀性， 不会将第二隔 离层的厚度落差遗传给平坦化的基底表面，减少甚至消除了栅极之间的第二隔 离层内的凹坑缺陷， 因此在 metal gate CMP工艺中，栅极之间的第二隔离层 202 内不会有残余金属， 避免了器件短路。
以上所述， 仅是本发明的较佳实施例而已， 并非对本发明作任何形式上 的限制。
虽然本发明已以较佳实施例披露如上， 然而并非用以限定本发明。 任何 熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述 揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改 为等同变化的等效实施例。 因此， 凡是未脱离本发明技术方案的内容， 依据本 于本发明技术方案保护的范围内。

Claims

权 利 要 求
1、 一种化学机械平坦化方法， 其特征在于， 包括：
提供具有栅极和栅极两侧的源漏区的基底， 所述栅极和源漏区上覆盖有 隔离层，其中所述隔离层包括位于栅极上方的凸起部和位于栅极之间基底表面 上的凹陷部；
对所述隔离层进行选择性掺杂工艺， 仅使得所述凸起部被掺杂； 对掺杂后的基底进行 CMP工艺， 去除所述凸起部并使基底表面平坦化。
2、 根据权利要求 1所述的化学机械平坦化方法， 其特征在于， 对所述隔 离层进行选择性掺杂工艺具体包括：
在所述隔离层上形成具有凸起部图案的掩膜层， 以暴露所述凸起部； 进行离子注入， 使得所述凸起部被掺杂；
去除所述掩膜层。
3、 根据权利要求 1所述的化学机械平坦化方法， 其特征在于， 所述掩膜 层为光刻胶层。
4、 根据权利要求 1-3任一项所述的化学机械平坦化方法， 其特征在于， 所 述离子注入的过程中，离子注入的深度等于或小于所述凸起部与凹陷部的厚度 落差。
5、 根据权利要求 4所述的化学机械平坦化方法， 其特征在于， 所述离子 注入的能量范围依据所述厚度落差确定。
6、 根据权利要求 1-3所述的化学机械平坦化方法， 其特征在于， 所述隔离 层的材料包括氧化硅。
7、 根据权利要求 1-3所述的化学机械平坦化方法， 其特征在于， 所述离子 注入的离子包括 H、 C、 N、 B、 BF2、 In、 P、 As和 Sb中的至少一种。
8、 根据权利要求 1所述的化学机械平坦化方法， 其特征在于， 所述 CMP 工艺中的研磨液包括碱性 Si02基研磨液或碱性 Ce02基研磨液， 研磨垫包括硬 研磨垫或软研磨垫。
9、 一种后金属栅的制作方法， 其特征在于， 包括：
提供具有伪栅和伪栅两侧的源漏区的基底， 所述伪栅和源漏区上覆盖有 隔离层，其中所述隔离层包括位于伪栅上方的凸起部和位于伪栅之间基底表面 上的凹陷部；
对所述隔离层进行选择性掺杂工艺， 仅使得所述凸起部被掺杂； 进行第一 CMP工艺， 去除所述凸起部直到露出伪栅顶部的第一隔离层; 进行第二 CMP工艺， 去除所述伪栅顶部的第一隔离层直到露出伪栅； 去除所述伪栅从而留下栅沟槽；
在所述栅沟槽内填充金属；
进行第三 CMP工艺， 去除栅沟槽外基底表面的多余金属， 形成金属栅。
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