WO2012053466A1 - 表示装置およびその駆動方法 - Google Patents

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Definitions

  • the present invention relates to a display device and a driving method thereof, and more particularly to a display device including a driver having a bidirectional shift register and a driving method thereof.
  • a general display device includes a source driver that drives a source bus line (video signal line) and a gate driver that drives a gate bus line (scanning signal line). These drivers are provided with a plurality of output terminals to be connected to a plurality of lines (source bus lines or gate bus lines) in the display unit in accordance with general-purpose resolution.
  • a video signal corresponding to an image to be displayed is output from the output terminal of the source driver.
  • a scanning signal is output for writing a video signal to the pixel capacitor line by line.
  • a driver that is one component of a display device is often made up of a plurality of semiconductor chips.
  • a panel having a resolution different from a general-purpose resolution may be employed in a display device.
  • a normal driver is used to drive such a variant panel, the number of lines (for example, source bus lines) provided in the display unit and the number of output terminals provided for the driver (for example, source driver)
  • the output from the driver does not match and a remainder is generated.
  • FIG. 25 consider driving an SVGA type (pixel number: 800 ⁇ 600) liquid crystal panel by two source driving IC chips SD1, SD2 each having 960 output terminals.
  • 960 output terminals are respectively connected to the source bus lines SL1 to SL960 in the display unit.
  • 840 output terminals are connected to the source bus lines SL961 to SL1800 in the display section, respectively, but the remaining 120 output terminals are the source bus lines in the display section. It is not connected to the line (see reference numeral 9 in FIG. 25). Therefore, the output from the 120 output terminals does not contribute to image display.
  • such output is referred to as “remainder output”.
  • the above-mentioned drivers include a shift register.
  • sampling (acquisition) of the video signal sent from the timing controller or the like to the source driver is performed by sampling pulses sequentially output from each stage of the shift register.
  • each source bus line is driven based on the sampled video signal, whereby an image is displayed on the display unit.
  • some drivers adopt a bidirectional shift register.
  • the data shift direction in the shift register is reversed from the normal direction (forward direction) depending on the driver implementation. As a result, data sampling can be performed in the reverse order of the normal order in the driver.
  • the image display position is shifted as follows when the shift direction is reversed. For example, if the shift direction of the shift register in the source driver is reversed in the configuration shown in FIG. 25, a part of the display data is taken in the line indicated by reference numeral 9 in FIG. Some of the images are missing, and the image display position is shifted as compared to when the shift direction is the forward direction.
  • the order of display data given to the source driver can be changed, but a line memory for temporarily holding display data is required. Therefore, an increase in cost and an increase in current consumption are caused.
  • the invention disclosed in Japanese Patent Application Laid-Open No. 2005-181982 is applied to a display device configured such that a surplus output is generated at both ends of a driver.
  • the present invention cannot be applied to a display device configured to generate a surplus output only at one end side.
  • the present invention provides a display device capable of correctly displaying an image regardless of the shift direction of the shift register in the driver when excessive output is generated in the driver without causing an increase in cost and an increase in current consumption. For the purpose.
  • a first aspect of the present invention includes a bidirectional shift register including a display unit, a plurality of signal lines disposed in the display unit, and a plurality of output stages.
  • a display device comprising: a signal line driving unit that drives the plurality of signal lines based on pulses sequentially output from the plurality of output stages; First indicating the length of the period from the start of the unit period to the time when the shift operation of the bidirectional shift register should start when the shift direction of the bidirectional shift register is the first direction.
  • a register unit for storing second period length data indicating a length of a period until a time point at which an operation should be started;
  • a first shift that operates the signal line driver so that the shift direction of the bidirectional shift register is the first direction.
  • Shift operation start instruction for generating an operation start instruction signal and a second shift operation start instruction signal for operating the signal line driver so that the shift direction of the bidirectional shift register is the second direction.
  • the shift operation start instruction signal generation unit receives a shift direction instruction signal indicating a shift direction of the bidirectional shift register, and when the shift direction instruction signal indicates the first direction, the first period length The first shift operation start instruction signal is generated based on the data, and the second shift operation start instruction is generated based on the second period length data when the shift direction instruction signal indicates the second direction. A signal is generated.
  • a non-volatile memory for storing the first period length data and the second period length data;
  • the first period length data and the second period length data are read from the nonvolatile memory to the register unit after power is turned on.
  • a unit period length storage unit for storing unit period length data indicating the length of the unit period;
  • the register unit is configured to store a negative value for at least one of the first period length data and the second period length data,
  • the shift operation start instruction signal generation unit When the shift direction instruction signal indicates the first direction and the first period length data is a negative value, the shift operation start instruction signal generation unit generates the unit period length data and the first The first shift operation start instruction signal is generated based on one period length data, and when the shift direction instruction signal indicates the second direction, the second period length data is a negative value. If there is, the second shift operation start instruction signal is generated based on the unit period length data and the second period length data.
  • the display unit is provided with a plurality of video signal lines as the plurality of signal lines
  • the signal line driving unit is a video signal line driving unit that drives the plurality of video signal lines.
  • a plurality of scanning signal lines are arranged as the plurality of signal lines
  • the signal line driving unit is a scanning signal line driving unit that drives the plurality of scanning signal lines.
  • the display unit includes a plurality of video signal lines and a plurality of scanning signal lines as the plurality of signal lines
  • the signal line driving unit includes a video signal line driving unit that drives the plurality of video signal lines and a scanning signal line driving unit that drives the plurality of scanning signal lines.
  • a seventh aspect of the present invention is the sixth aspect of the present invention, A timing signal generation unit that includes the register unit and the shift operation start instruction signal generation unit, and that generates a timing signal for controlling operations of the video signal line driving unit and the scanning signal line driving unit; Any two or more of the video signal line driving unit, the scanning signal line driving unit, and the timing signal generating unit are formed in one semiconductor chip.
  • the signal line driving unit includes one or more semiconductor chips including a semiconductor chip having a dummy terminal that is an output terminal that is not connected to any of the plurality of signal lines.
  • Data indicating the length of the period during which the shift operation of the bidirectional shift register is performed in the output stage corresponding to the dummy terminal among the plurality of output stages is the first period length data or the second period length data. Is stored in the register unit.
  • a bidirectional shift register including a display unit, a plurality of signal lines disposed in the display unit, and a plurality of output stages.
  • a display device driving method comprising: a signal line driving unit that drives the plurality of signal lines based on pulses sequentially output from the plurality of output stages;
  • a shift direction instruction signal receiving step for receiving a shift direction instruction signal indicating a shift direction of the bidirectional shift register; As a signal indicating the start timing of the shift operation of the bidirectional shift register in each unit period, a first shift operation that operates the signal line driver so that the shift direction of the bidirectional shift register is the first direction.
  • the display device has a period from a start time of a unit period to a time point at which a shift operation of the bidirectional shift register is to be started when the shift direction of the bidirectional shift register is the first direction.
  • the shift operation of the bidirectional shift register is started from the start time of the unit period when the first period length data indicating the length and the shift direction of the bidirectional shift register are the second direction.
  • a register unit for storing second period length data indicating the length of the period until the point in time;
  • the shift operation start instruction signal generation step when the shift direction instruction signal indicates the first direction, the first shift operation start instruction signal is generated based on the first period length data,
  • the shift direction instruction signal indicates the second direction, the second shift operation start instruction signal is generated based on the second period length data.
  • the display device includes a period from a start time of a unit period (horizontal scanning period or vertical scanning period) to a start time of a shift operation in the bidirectional shift register in the signal line driver.
  • Data for when the shift operation is performed in the first direction as data indicating the length (period length data) and for when the shift operation is performed in the second direction (the direction opposite to the first direction)
  • a register portion capable of storing data is provided.
  • the shift operation start instruction signal generation unit performs the shift operation in the first direction based on the period length data stored in the register unit according to the shift direction indicated by the shift direction instruction signal. Shift operation start instruction signal or a second shift operation start instruction signal for performing the shift operation in the second direction is generated.
  • the shift operation in the bidirectional shift register is performed at a timing earlier than that when the shift operation is performed in the output stage (of the bidirectional shift register) corresponding to the remainder output (compared to when the shift operation is started from the side). It is possible to start. For this reason, display data is taken into the dummy output line in the video signal line driving unit, or the scanning signal line driving unit transfers to the dummy output line during the period in which the video signal should be written to the pixel capacitor. Output of a write pulse is prevented.
  • the second aspect of the present invention it is possible to appropriately write the period length data to the nonvolatile memory according to the mode of mounting the signal line driver on the panel.
  • the first shift is performed based on unit period length data indicating the length of a unit period (horizontal scanning period or vertical scanning period) and period length data set to a negative value.
  • An operation start instruction signal and a second shift operation start instruction signal can be generated. For this reason, it is possible to start the shift operation in the bidirectional shift register at a timing earlier than the start time of the unit period, and the back porch during each unit period is shortened. Thereby, the length of the unit period can be shortened, the clock frequency can be reduced, and the current consumption can be reduced. If the period length data is set to an appropriate value, there will be no shift in the image display position, and no image loss will occur.
  • the fourth aspect of the present invention when the shift operation in the bidirectional shift register is started from the side where the surplus output is generated in the display device including the video signal line driving unit that generates the surplus output, The display data is prevented from being taken into the line.
  • the first aspect of the present invention there is no deviation in the image display position between the shift direction of the bidirectional shift register in the first direction and the second direction. Further, no image is lost regardless of the shift direction of the bidirectional shift register.
  • the pixel capacitance is changed.
  • a write pulse from being output from the scanning signal line driver to the dummy output line during a period in which the video signal is to be written.
  • the same effect as in the first aspect of the present invention is obtained. .
  • a seventh aspect of the present invention in the display device in which any two or more of the video signal line driving unit, the scanning signal line driving unit, and the timing signal generating unit are formed in one semiconductor chip. The same effect as the first aspect of the present invention can be obtained.
  • the shift operation when the shift operation is started from the side where the surplus output is generated in the signal line driver (compared to when the shift operation is started from the side where the surplus output is not generated).
  • the shift operation is started at a timing earlier by a period corresponding to the period during which the shift operation is performed at the output stage (of the bi-directional shift register) that corresponds to the remainder output, causing a shift in the image display position and a loss of the image. Is reliably prevented.
  • the same effect as in the first aspect of the present invention can be achieved in the display device driving method.
  • FIG. 2 is a block diagram illustrating a configuration of a main part related to generation of a source start pulse signal in the liquid crystal display device according to the first embodiment of the present invention. It is a block diagram which shows the whole structure of the liquid crystal display device in the said 1st Embodiment. It is a figure for demonstrating the structure of the pixel in the said 1st Embodiment. It is a block diagram which shows the function structure of the source driver in the said 1st Embodiment.
  • FIG. 3 is a block diagram showing a detailed configuration of a sampling circuit in a source driver in the first embodiment. It is a block diagram which shows the function structure of the gate driver in the said 1st Embodiment.
  • FIG. 4 is a timing chart for explaining signals input to a timing controller in the first embodiment.
  • 5 is a timing chart for explaining generation of a source start pulse signal in the first embodiment. In the said 1st Embodiment, it is a timing chart for demonstrating the signal input into the source driver when the shift direction is a forward direction.
  • FIG. 6 is a diagram illustrating a display order of display data to a pixel capacitor when the shift direction is a forward direction in the first embodiment.
  • 5 is a timing chart for explaining signals input to the source driver when the shift direction is the reverse direction in the first embodiment.
  • FIG. 6 is a diagram illustrating a writing order of display data to a pixel capacitor when the shift direction is the reverse direction in the first embodiment.
  • FIG. 6 is a block diagram illustrating a configuration of a main part related to generation of a source start pulse signal in a liquid crystal display device according to a second embodiment of the present invention.
  • 10 is a timing chart for explaining generation of a source start pulse signal in the second embodiment. It is a timing chart for demonstrating the effect in the said 2nd Embodiment. It is a block diagram which shows schematic structure of the gate driver in the 3rd Embodiment of this invention.
  • FIG. 2 is a block diagram showing the overall configuration of the liquid crystal display device according to the first embodiment of the present invention.
  • the liquid crystal display device includes a display unit 100, a timing controller 200, an EEPROM (electrically erasable read-only memory) 250, a source driver 300, and a gate driver 400.
  • the EEPROM 250 is a nonvolatile memory.
  • the source driver 300 includes two semiconductor chips (source driving IC chips SD1 and SD2).
  • the gate driver 400 is composed of two semiconductor chips (gate driving IC chips GD1, GD2). Note that the number of semiconductor chips constituting the source driver 300 and the gate driver 400 is not limited to this.
  • the liquid crystal display device will be described as adopting an SVGA type liquid crystal panel.
  • the display unit 100 includes 1800 source bus lines (video signal lines) SL, 800 gate bus lines (scanning signal lines) GL, and intersections between the source bus lines and the gate bus lines. And a plurality of pixel forming portions provided. The plurality of pixel forming portions are arranged in a matrix to form a pixel array. Each pixel forming portion includes a TFT 10 that is a switching element having a gate terminal connected to a gate bus line GL that passes through a corresponding intersection and a source terminal connected to a source bus line SL that passes through the intersection.
  • the liquid crystal capacitor 12 and the auxiliary capacitor 13 constitute a pixel capacitor. Note that only the components corresponding to one pixel formation portion are shown in the display portion 100 of FIG.
  • One pixel forming portion forms one sub-pixel, and so-called one pixel is constituted by three sub-pixels of R (red), G (green), and B (blue).
  • each sub-pixel has a long shape (vertically long shape) in the direction in which the source bus line extends, and sub-pixels of the same color continue in the direction in which the source bus line extends. It is the composition arranged.
  • the timing controller 200 receives the image data DAT, a synchronization signal (horizontal synchronization signal HSYNC, vertical synchronization signal VSYNC, and clock CLK) and a horizontal shift direction instruction signal HSFT.
  • the horizontal shift direction instruction signal HSFT is a signal for instructing a data shift direction in a shift register provided in the source driver 300.
  • the timing controller 200 generates a source shift clock SCK, a digital video signal DV, and a latch strobe signal LS based on the image data DAT, the horizontal synchronization signal HSYNC, and the clock CLK, and outputs them.
  • the timing controller 200 also receives a source start pulse signal (first source start pulse signal SSP1 or second source start pulse signal SSP2) based on the horizontal synchronization signal HSYNC, the clock CLK, and the horizontal shift direction instruction signal HSFT. Generate and output it.
  • a first shift operation start instruction signal is realized by the first source start pulse signal SSP1
  • a second shift operation start instruction signal is realized by the second source start pulse signal SSP2.
  • the timing controller 200 further generates a gate start pulse signal GSP, a gate shift clock GCK, and a gate output enable signal GOE based on the vertical synchronization signal VSYNC and the clock CLK, and outputs them. Note that immediately after the liquid crystal display device is turned on, data stored in the EEPROM 250 is read out to a register 22 (see FIG. 1) described later in the timing controller 200.
  • the source driver 300 includes a source start pulse signal (first source start pulse signal SSP1 or second source start pulse signal SSP2), a source shift clock SCK, a digital video signal DV, and a latch strobe signal output from the timing controller 200.
  • LS is received, and a drive video signal is applied to each source bus line SL in order to charge the pixel capacitance of each pixel formation unit in the display unit 100.
  • the gate driver 400 receives the gate start pulse signal GSP, the gate shift clock GCK, and the gate output enable signal GOE output from the timing controller 200, and sequentially applies active scanning signals to the gate bus lines GL in the display unit 100. To do.
  • a driving video signal is applied to each source bus line SL, and a scanning signal is applied to each gate bus line GL, whereby an image based on image data DAT sent from the outside is displayed on the display unit 100. Is displayed.
  • the source driver 300 includes a source driving IC chip SD1 and a source driving IC chip SD2.
  • Each source driving IC chip is provided with 960 output terminals.
  • all output terminals are connected to the source bus line SL in the display unit 100.
  • the source driving IC chip SD2 840 output terminals are connected to the source bus line SL in the display unit 100, but the remaining 120 output terminals are connected to the source bus line SL in the display unit 100. Not connected. That is, in the source driving IC chip SD2, 120 extra outputs are generated.
  • FIG. 4 is a block diagram showing a functional configuration of the source driver 300.
  • a selection circuit 34 a buffer circuit 35 that applies the voltage selected by the selection circuit 34 to the source bus line SL as a driving video signal, and a level (grayscale voltage group) Vk corresponding to each grayscale level. And a regulated voltage generating circuit 36.
  • These components are physically divided into a part included in the source driving IC chip SD1 and a part included in the source driving IC chip SD2. Further, as described above, with respect to the source driving IC chip SD2, the 120 output terminals located on the right side in FIGS. 2 and 4 are not connected to the source bus line SL in the display unit 100.
  • the shift register 31 receives a source start pulse signal (first source start pulse signal SSP1 or second source start pulse signal SSP2) and a source shift clock SCK. Note that when the data shift direction in the shift register 31 is set to the forward direction (direction from FF1 to FFn), the first source start pulse signal SSP1 is input to the first-stage flip-flop FF1 of the shift register 31, and the shift is performed. When the direction is reversed (the direction from FFn to FF1), the second source start pulse signal SSP2 is input to the nth flip-flop FFn of the shift register 31.
  • the shift register 31 sequentially transfers pulses included in the source start pulse signal from the input end to the output end based on the source shift clock SCK. In response to this pulse transfer, sampling pulses corresponding to the source bus lines SL are sequentially output from the shift register 31, and the sampling pulses are sequentially input to the sampling circuit 32.
  • the sampling circuit 32 samples the digital video signal DV sent from the timing controller 200 at the timing of the sampling pulse outputted from the shift register 31, and outputs it as an internal image signal d. More specifically, as shown in FIG. 5, the sampling circuit 32 includes a digital video signal DV (R) for R (red), a digital video signal DV (G) for G (green), and a digital video signal DV (G) for B (blue).
  • the digital video signal DV (B) is input by separate signal lines, and they are sampled all at once by one sampling pulse. Then, internal image signals d for R (red), G (green), and B (blue) are output from the sampling circuit 32, respectively.
  • the latch circuit 33 takes in the internal image signal d output from the sampling circuit 32 at the pulse timing of the latch strobe signal LS and outputs it.
  • the gradation voltage generation circuit 36 generates a voltage corresponding to each gradation level based on a plurality of reference voltages supplied from a predetermined power supply circuit, and outputs these as a gradation voltage group Vk.
  • the selection circuit 34 selects one of the gradation voltage groups Vk output from the gradation voltage generation circuit 36 based on the internal image signal d output from the latch circuit 33, and outputs the selected voltage. .
  • the buffer circuit 35 performs impedance conversion of the voltage output from the selection circuit 34 using, for example, a voltage follower, and outputs the converted voltage to the source bus line SL as a driving video signal.
  • the output from 120 output terminals (output terminals not connected to the source bus line SL) for the source driving IC chip SD2 is a dummy output.
  • the gate driver 400 includes a gate driving IC chip GD1 and a gate driving IC chip GD2. Each gate driving IC chip is provided with 400 output terminals. In the present embodiment, all the output terminals of the gate driving IC chip GD1 and the gate driving IC chip GD2 are connected to the gate bus line GL in the display unit 100.
  • FIG. 6 is a block diagram showing a functional configuration of the gate driver 400.
  • a gate start pulse signal GSP and a gate shift clock GCK are input to the shift register 41.
  • the shift register 41 Based on the gate shift clock GCK, the shift register 41 sequentially transfers pulses included in the gate start pulse signal from the input end to the output end, and sequentially outputs pulses from each stage to the logic operation circuit 42.
  • the logical operation circuit 42 performs a logical operation between the pulse output from each stage of the shift register 41 and the gate output enable signal GOE.
  • the output signal from the logical operation circuit 42 is level-converted by the buffer circuit 43 and applied to each gate bus line GL as a scanning signal.
  • FIG. 1 is a block diagram showing a configuration of a main part related to generation of a source start pulse signal.
  • the timing controller 200 includes a source start pulse generation unit 21 and a register 22 as components for generating a source start pulse signal.
  • a timing signal generation unit is realized by the timing controller 200, and a shift operation start instruction signal generation unit is realized by the source start pulse generation unit 21.
  • the EEPROM 250 stores data indicating the length of a period (horizontal back porch) from the start of each horizontal scanning period to the time when shift (transfer) of data (here, the source start pulse signal) should start in the shift register 31. (Hereinafter referred to as “horizontal shift start setting data”) is stored in advance. Specifically, the horizontal shift start setting data when the shift direction of the shift register 31 is set to the forward direction is stored in the EEPROM 250 as the horizontal shift start setting data HSP1 for the forward direction, and the shift direction of the shift register 31 is set to the reverse direction. The horizontal shift start setting data is stored in the EEPROM 250 as the reverse horizontal shift start setting data HSP2.
  • the first period length data is realized by the forward horizontal shift start setting data HSP1
  • the second period length data is realized by the backward horizontal shift start setting data HSP2.
  • the number of clocks is typically adopted as the horizontal shift start setting data, and the following description will be made on the assumption thereof.
  • the register 22 is configured to store forward horizontal shift start setting data HSP1 and reverse horizontal shift start setting data HSP2.
  • the forward horizontal shift start setting data HSP1 and the reverse horizontal shift start setting data HSP2 stored in advance in the EEPROM 250 are read to the register 22.
  • the horizontal shift direction instruction signal HSFT is a digital signal.
  • the horizontal shift direction instruction signal HSFT is set to a low level, and the shift direction of the shift register 31 is changed to the shift direction. In the reverse direction, it is assumed that the horizontal shift direction instruction signal HSFT is set to the high level.
  • the source start pulse generator 21 generates a source start pulse signal (first source start pulse signal SSP1 or second source start pulse signal SSP2) based on the horizontal synchronization signal HSYNC, the clock CLK, and the horizontal shift direction instruction signal HSFT. Is generated. Specifically, if the horizontal shift direction instruction signal HSFT is at a low level, the source start pulse generator 21 refers to the forward horizontal shift start setting data HSP1 in the register 22 and refers to the horizontal synchronization signal HSYNC and the clock CLK. The first source start pulse signal SSP1 is generated based on the above.
  • the source start pulse generation unit 21 refers to the horizontal shift start setting data HSP2 for reverse direction in the register 22 to generate the horizontal synchronization signal HSYNC and the clock CLK. Based on this, the second source start pulse signal SSP2 is generated.
  • the shift start instruction signal receiving step is realized by the operation in which the source start pulse generator 21 receives the horizontal shift direction instruction signal HSFT, and the source start pulse generator 21 generates the source start pulse signal.
  • the shift operation start instruction signal generation step is realized.
  • the timing controller 200 displays display data for actual display on the display unit 100 as image data after 100 clocks have elapsed since the horizontal synchronization signal HSYNC changed from a high level to a low level. Input as DAT.
  • the image data DAT consists of R data, G data, and B data, and these three data are input through separate signal lines.
  • a delay occurs due to internal processing from the input of the image data DAT to the output of the digital video signal DV corresponding thereto.
  • the delay time for this internal processing is defined as Td, and the time after Td has elapsed from the time when the horizontal synchronization signal HSYNC changes from high level to low level is defined as the start time of the horizontal scanning period as a unit period. Note that the method of determining the start time of the unit period is not limited to this.
  • FIG. 8 is a timing chart for explaining generation of the source start pulse signal. It is assumed that the value of the forward horizontal shift start setting data HSP1 is set to “100” and the value of the backward horizontal shift start setting data HSP2 is set to “60”. Further, it is assumed that three display data are input to the source driver 300 in a period corresponding to one clock.
  • the horizontal shift direction instruction signal HSFT is at a low level
  • data sampling within the source driver 300 (sampling of the digital video signal DV by the sampling circuit 32) is started after 100 clocks have elapsed from the start of the horizontal scanning period.
  • the first source start pulse signal SSP1 is generated.
  • the RSDS transmission method is adopted as the transmission method between the timing controller 200 and the source driver 300, as shown in FIG. 8, the first timing is reached after 98 clocks have elapsed since the start of the horizontal scanning period.
  • the pulse of the source start pulse signal SSP1 rises. As shown in FIG.
  • display data is input to the source driver 300 after 100 clocks have elapsed from the start of the horizontal scanning period, and sampling in the sampling circuit 32 is started in accordance with the display data input start timing.
  • the display data sequentially input to the source driver 300 after 100 clocks have elapsed from the start of the horizontal scanning period is written into the pixel capacitance so as to be sequentially from the left side of the display unit 100 as shown in FIG. It is.
  • an image formed as a result of writing to the pixel capacitor is displayed on the display unit 100 line by line.
  • the second source start pulse signal SSP2 is generated so that sampling of data in the source driver 300 is started after 60 clocks have elapsed from the start of the horizontal scanning period. Is done.
  • the second timing is reached after 58 clocks have elapsed since the start of the horizontal scanning period.
  • the pulse of the source start pulse signal SSP2 rises.
  • the display data is input to the source driver 300 after 100 clocks have elapsed since the start of the horizontal scanning period.
  • the display data is displayed.
  • Sampling by the sampling circuit 32 is started at a timing 40 clocks earlier than the input start timing. During the period of 40 clocks, sampling is performed on the line corresponding to the remainder output.
  • the display data sequentially input to the source driver 300 after 100 clocks have elapsed from the start of the horizontal scanning period is written into the pixel capacitance so as to be sequentially from the right side of the display unit 100 as shown in FIG. It is. Then, an image formed as a result of writing to the pixel capacitor is displayed on the display unit 100 line by line.
  • FIG. 1 1800 pieces of display data are input to the source driver 300 as a digital video signal DV per horizontal scanning period.
  • the shift direction of the shift register 31 is the forward direction
  • sampling of data in the source driver 300 is started in accordance with the timing at which display data input to the source driver 300 is started. Since the first to 600th stages of the shift register 31 are connected to the source bus line SL in the display unit 100, an image based on the display data is correctly displayed on the display unit 100.
  • the shift direction of the shift register 31 is the reverse direction, sampling of data in the source driver 300 is performed at a timing earlier than the forward direction by a period corresponding to a period during which 120 display data are sent.
  • FIG. 14 By the way, assuming that the shift direction is forward when the panel (display unit 100) and the source driver 300 (source driving IC chips SD1, SD2) are in the positional relationship as shown in FIG. 14, FIG. As shown, the shift direction is reversed when the installation position of the source driver 300 is reversed upside down from FIG. 14 or when an image reversed right and left from FIG. 14 is displayed as shown in FIG. . In FIG. 15, the letters “SD1” and “SD2” are displayed upside down in order to clarify the positional relationship between the output terminals of the source driving IC chips SD1 and SD2 and the display unit 100.
  • the data sent from the timing controller 200 to the source driver 300 as the digital video signal DV is the shift direction.
  • the order of the data may be the same between the forward direction and the backward direction. Therefore, processing for rearranging the order of data in the timing controller 200 is not necessary.
  • the timing at which the display data is supplied to the source driver 300 as the digital video signal DV may be the same when the shift direction is the forward direction and the reverse direction. That is, a process of changing the timing of outputting display data from the timing controller 200 according to the shift direction (for example, a process of delaying) becomes unnecessary.
  • FIG. 17 is a block diagram illustrating a configuration of a main part related to the generation of the source start pulse signal in the present embodiment.
  • the timing controller 201 is provided with a horizontal scanning period length storage unit 23.
  • the horizontal scanning period length storage unit 23 stores data indicating the length of one horizontal scanning period (hereinafter referred to as “horizontal scanning period length data”) HLEN. Note that the number of clocks is typically used as the horizontal scanning period length data, and the following description will be made on the assumption of this.
  • a unit period length storage unit is realized by the horizontal scanning period length storage unit 23, and unit period length data is realized by the horizontal scanning period length data HLEN.
  • the source start pulse generator 21 If the horizontal shift start setting data is set to a negative value, the source start pulse generator 21 generates the horizontal shift start setting data in the register 22 and the horizontal scanning period length data HLEN in the horizontal scanning period length storage unit 23.
  • the source start pulse signal is generated based on the horizontal synchronization signal HSYNC and the clock CLK.
  • the horizontal shift start setting data when the horizontal shift start setting data is set to a negative value, it is necessary to raise the pulse of the source start pulse signal at a timing earlier than the start time of each horizontal scanning period, but the horizontal scanning period length data HLEN By adding the horizontal shift start setting data, it is possible to determine how many clocks should elapse after the start of each horizontal scanning period before data sampling in the source driver 300 is started.
  • FIG. 18 is a timing chart for explaining generation of the source start pulse signal.
  • the value of the forward horizontal shift start setting data HSP1 is set to “10” and the value of the reverse horizontal shift start setting data HSP2 is set to “ ⁇ 30”.
  • the horizontal shift direction instruction signal HSFT is at a low level
  • the first source start pulse signal SSP1 is generated so that sampling of data in the source driver 300 is started after 10 clocks have elapsed from the start of the horizontal scanning period. Is done.
  • the first timing is the timing after the elapse of 8 clocks from the start of the horizontal scanning period.
  • the pulse of the source start pulse signal SSP1 rises. If the horizontal shift direction instruction signal HSFT is at a high level, the second source start pulse signal is set so that the sampling of data in the source driver 300 is started at a timing 30 clocks earlier than the start time of the horizontal scanning period. SSP2 is generated. For example, when the RSDS transmission method is adopted as the transmission method between the timing controller 201 and the source driver 300, as shown in FIG. 18, the second timing is 32 clocks earlier than the start time of the horizontal scanning period. The pulse of the source start pulse signal SSP2 rises.
  • the bidirectional shift register is adopted as the shift register in the source driver.
  • the bidirectional shift register is adopted as the shift register in the gate driver. . Note that it is assumed that a liquid crystal panel is an atypical panel and the number of pixels in the extending direction of the source bus line SL is 760.
  • the gate driver 401 in the present embodiment is configured by two semiconductor chips (gate driving IC chips GD1, GD2). Each gate driving IC chip is provided with 400 output terminals. As for the gate driving IC chip GD1, all output terminals are connected to the gate bus line GL in the display unit 100. As for the gate driving IC chip GD2, as shown in FIG. 20, 360 output terminals are connected to the gate bus line GL in the display unit 100, but the remaining 40 output terminals are in the display unit 100. It is not connected to the gate bus line GL. In other words, in the gate driving IC chip GD2, 40 surplus outputs are generated.
  • FIG. 21 is a block diagram showing a functional configuration of the gate driver 401 in the present embodiment.
  • the shift register 41 has the first gate start pulse signal GSP1 or the second gate start as the gate start pulse signal.
  • One of the pulse signals GSP2 is input.
  • the first gate start pulse signal GSP1 is input to the first-stage flip-flop FF1 of the shift register 41, and the shift is performed.
  • the second gate start pulse signal GSP2 is input to the m-th flip-flop FFm of the shift register 41.
  • FIG. 22 is a block diagram showing a configuration of a main part related to generation of the gate start pulse signal.
  • the timing controller 202 includes a gate start pulse generator 25 and a register 26 as components for generating a gate start pulse signal.
  • a shift operation start instruction signal generation unit is realized by the gate start pulse generation unit 25.
  • the vertical shift direction instruction signal VSFT is input to the timing controller 202 in place of the horizontal shift direction instruction signal HSFT in the first embodiment.
  • the EEPROM 251 data indicating the length of a period (vertical back porch) from the start of each vertical scanning period to the time when shift (transfer) of data (here, the gate start pulse signal) is to be started in the shift register 41. (Hereinafter referred to as “vertical shift start setting data”) is stored in advance. Specifically, the vertical shift start setting data when the shift direction of the shift register 41 is set to the forward direction is stored in the EEPROM 251 as the vertical shift start setting data VSP1 for the forward direction, and the shift direction of the shift register 41 is set to the reverse direction.
  • the vertical shift start setting data is stored in the EEPROM 251 as the reverse direction vertical shift start setting data VSP2.
  • the first period length data is realized by the forward direction vertical shift start setting data VSP1
  • the second period length data is realized by the reverse direction vertical shift start setting data VSP2. Note that the number of clocks is typically used as the vertical shift start setting data, and the following description will be made on the assumption of this.
  • the register 26 is configured to store the vertical shift start setting data VSP1 for the forward direction and the vertical shift start setting data VSP2 for the reverse direction.
  • forward vertical shift start setting data VSP1 and reverse vertical shift start setting data VSP2 stored in advance in the EEPROM 251 are read into the register 26.
  • the vertical shift direction instruction signal VSFT is a digital signal, and when the shift direction of the shift register 41 is set to the forward direction, the vertical shift direction instruction signal VSFT is set to the low level, and the shift direction of the shift register 41 is changed to the shift direction. In the reverse direction, it is assumed that the vertical shift direction instruction signal VSFT is set to the high level.
  • the gate start pulse generator 25 generates a gate start pulse signal (first gate start pulse signal GSP1 or second gate start pulse signal GSP2) based on the vertical synchronization signal VSYNC, the clock CLK, and the vertical shift direction instruction signal VSFT. Is generated. Specifically, if the vertical shift direction instruction signal VSFT is at a low level, the gate start pulse generating unit 25 refers to the vertical direction shift start setting data VSP1 for the forward direction in the register 26, and the vertical synchronization signal VSYNC and the clock CLK Based on this, the first gate start pulse signal GSP1 is generated.
  • the gate start pulse generation unit 25 refers to the reverse direction vertical shift start setting data VSP2 in the register 26 to generate the vertical synchronization signal VSYNC and the clock CLK. Based on this, the second gate start pulse signal GSP2 is generated.
  • the first shift operation start instruction signal is realized by the first gate start pulse signal GSP1
  • the second shift operation start instruction signal is realized by the second gate start pulse signal GSP2. Yes.
  • 800 pulses per vertical scanning period are output from the shift register 41 to the logic operation circuit 42 in the gate driver 401.
  • the vertical shift start setting data VSP1 for the forward direction and the vertical shift start setting data VSP2 for the reverse direction are set to appropriate values, even if the shift direction of the shift register 41 is the forward direction, the reverse direction is reversed.
  • active scanning is sequentially performed on each gate bus line GL in the display unit 100 during a period in which a driving video signal corresponding to an image of one frame (one screen) is output from the source driver 300. A signal is applied.
  • the gate driver 401 produces a surplus output, the same image as when the shift direction is the forward direction can be displayed even if the shift direction of the shift register 41 is reversed.
  • the gate start pulse signal is generated based on data indicating the length of one vertical scanning period and vertical shift start setting data set to a negative value.
  • the length of one vertical scanning period can be shortened.
  • the liquid crystal display device has been described as an example, but the present invention is not limited to this.
  • the present invention can also be applied to other display devices such as organic EL (Electro Luminescence).
  • each sub-pixel has a long shape (vertically long shape) in the direction in which the source bus line extends, and the sub-pixels of the same color Are arranged continuously in the direction in which the source bus line extends, and as shown in FIG. 23, each sub-pixel has a long shape (horizontal shape) in the direction in which the gate bus line extends, and the same color.
  • the sub-pixels are continuously arranged in the extending direction of the gate bus line.
  • three display data are sampled by one sampling pulse in the source driver.
  • one display data is sampled by one sampling pulse in the source driver.
  • one gate bus line is selected in one horizontal scanning period.
  • the number of gate bus lines is three times that in the configuration shown in FIG. 3, so that one gate bus line is selected in one-third horizontal scanning period. . That is, in the case of the configuration shown in FIG. 23, the scanning speed of the gate bus line is three times that of the configuration shown in FIG.
  • the description has been made on the assumption that the pixel configuration is the configuration shown in FIG. 3, but the present invention can also be applied to a liquid crystal display device having the pixel configuration shown in FIG. .
  • a so-called “one-chip driver” in which a timing controller, a source driver, a gate driver, and the like are integrated in one semiconductor chip is sometimes used as a driving IC for a liquid crystal panel (see FIG. 24).
  • Such a one-chip driver is provided with a large number of output terminals for connection to source bus lines and gate bus lines. By the way, even in a one-chip driver, a surplus output may be generated in the source driver or the gate driver. Also, the shift direction of the shift register should be reversed in the source driver and gate driver in the one-chip driver.
  • the shift register is operated by operating the source driver in the same manner as in the first embodiment or the second embodiment. It is possible to perform the same image display when the shift direction is forward and reverse. Also, if there is a surplus output in the gate driver, the gate driver is operated in the same manner as in the third embodiment, so that the shift register is operated in the forward direction and in the reverse direction. It is possible to perform image display.
  • Reverse-direction vertical shift start setting data HLEN ... Horizontal scanning period length data HSFT ... Horizontal shift direction instruction signal VSFT ... Vertical shift direction instruction signal SSP1 ... first source start pulse signal SSP2 ; second source start pulse signal GSP1 ... first gate start pulse signal GSP2 ; second gate start pulse signal

Landscapes

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Abstract

　ドライバに余り出力が生じる場合に当該ドライバ内のシフトレジスタのシフト方向にかかわらず正しく画像を表示することのできる表示装置を、コスト上昇や消費電流の増大を引き起こすことなく提供する。　タイミングコントローラ（２００）には、ソースドライバ（３００）内のシフトレジスタのシフト方向が順方向のときの水平バックポーチの長さを示すデータとシフト方向が逆方向のときの水平バックポーチの長さを示すデータとを格納可能なレジスタ（２２）が設けられる。タイミングコントローラ（２００）内のソーススタートパルス生成部（２１）は、シフトレジスタのシフト方向に応じてレジスタ（２２）内のデータを参照し、順方向用の第１のソーススタートパルス信号（ＳＳＰ１）または逆方向用の第２のソーススタートパルス信号（ＳＳＰ２）を生成する。

Description

表示装置およびその駆動方法
　本発明は、表示装置およびその駆動方法に関し、更に詳しくは、双方向シフトレジスタを有するドライバを備えた表示装置およびその駆動方法に関する。
　一般的な表示装置は、ソースバスライン（映像信号線）を駆動するソースドライバとゲートバスライン（走査信号線）を駆動するゲートドライバとを備えている。これらのドライバには、汎用的な解像度に合わせて、表示部内の複数のライン（ソースバスラインあるいはゲートバスライン）にそれぞれ接続されるべき複数個の出力端子が設けられている。ソースドライバの出力端子からは、表示すべき画像に応じた映像信号の出力が行われる。ゲートドライバの出力端子からは、画素容量への映像信号の書き込みを１行ずつ行うための走査信号の出力が行われる。なお、機能的な観点では表示装置の１つの構成要素となるドライバが複数個の半導体チップから成っていることは従来より多々ある。
　ところで、近年、表示装置において汎用的な解像度とは異なる解像度を有するパネル（以下、「異型パネル」という。）が採用されることがある。このような異型パネルの駆動に通常のドライバを用いた場合、表示部内に設けられているライン（例えばソースバスライン）の数とドライバ（例えばソースドライバ）に設けられている出力端子の数とが一致せず、ドライバからの出力に余りが生じることがある。例えば、図２５に示すように、それぞれが９６０個の出力端子を有する２つのソース駆動用ＩＣチップＳＤ１，ＳＤ２によってＳＶＧＡ型（画素数：８００×６００）の液晶パネルを駆動することについて考える。ＲＧＢのカラー表示装置の場合、１つの画素はＲ（赤色），Ｇ（緑色），およびＢ（青色）の３つのサブ画素によって構成されるので、ソースバスラインの本数は（６００×３＝）１８００本となる。ここで、ソース駆動用ＩＣチップＳＤ１については、９６０個の出力端子はそれぞれ表示部内のソースバスラインＳＬ１～ＳＬ９６０に接続されている。これに対して、ソース駆動用ＩＣチップＳＤ２については、８４０個の出力端子はそれぞれ表示部内のソースバスラインＳＬ９６１～ＳＬ１８００に接続されているが、残りの１２０個の出力端子は表示部内のソースバスラインには接続されていない（図２５の符号９を参照）。従って、それら１２０個の出力端子からの出力は画像表示には寄与しない。以下、このような出力のことを「余り出力」という。
　上述したドライバ（ソースドライバおよびゲートドライバ）にはシフトレジスタが含まれている。例えばソースドライバにおいては、シフトレジスタの各段から順次に出力されるサンプリングパルスによって、タイミングコントローラ等からソースドライバに送られる映像信号のサンプリング（取得）が行われる。そして、そのサンプリングされた映像信号に基づき各ソースバスラインが駆動されることによって、表示部に画像が表示される。ところで、パネルへのドライバ（ＩＣチップ）の実装の態様が一様ではないため、双方向シフトレジスタを採用しているドライバも存在する。このようなドライバを備えた表示装置においては、ドライバの実装態様によっては、シフトレジスタにおけるデータのシフト方向が通常の方向（順方向）とは逆にされる。これにより、ドライバ内において通常の順序とは逆の順序でデータのサンプリングを行うことが可能となっている。
　なお、本件発明に関連して、以下のような先行技術が知られている。日本の特開２００５－４１２０号公報に開示された発明によると、タイミングコントローラ内にラインメモリを備えることによって、タイミングコントローラからソースドライバに送られる表示データの順序の入れ替えが可能となっている。日本の特開２００５－１８１９８２号公報に開示された発明によると、ソースドライバを２つの組に分けてそれぞれ動作させることにより、ソースドライバにおいて余り出力が生じる場合に水平ブランキング期間が０であっても表示装置を動作させることが可能となっている。
日本の特開２００５－４１２０号公報 日本の特開２００５－１８１９８２号公報
　ところが、双方向シフトレジスタを採用しているドライバにおいて余り出力が生じる場合、シフト方向を逆方向にしたときに以下のようにして画像の表示位置にずれが生じる。例えば、図２５に示した構成においてソースドライバ内のシフトレジスタのシフト方向を逆方向にすると、図２５で符号９で示すラインに表示データの一部が取り込まれ、その結果、表示すべき画像の一部に欠落が生じるとともに、シフト方向が順方向のときと比較して画像の表示位置にずれが生じる。
　日本の特開２００５－４１２０号公報に記載された表示装置によると、ソースドライバに与える表示データの順序の入れ替えが可能となるが、表示データを一時的に保持するためのラインメモリが必要となるので、コスト上昇や消費電流の増大が引き起こされる。また、日本の特開２００５－１８１９８２号公報に開示された発明は、余り出力がドライバの両端で生じるように構成された表示装置に適用されるものであって、図２５に示すようにドライバの一端側のみで余り出力が生じるように構成された表示装置に適用することはできない。
　そこで本発明は、ドライバに余り出力が生じる場合に当該ドライバ内のシフトレジスタのシフト方向にかかわらず正しく画像を表示することのできる表示装置を、コスト上昇や消費電流の増大を引き起こすことなく提供することを目的とする。
　本発明の第１の局面は、表示部と、前記表示部に配設された複数の信号線と、複数の出力段からなる双方向シフトレジスタを有し前記双方向シフトレジスタのシフト動作に伴い前記複数の出力段から順次に出力されるパルスに基づき前記複数の信号線を駆動する信号線駆動部とを備えた表示装置であって、
　前記双方向シフトレジスタのシフト方向が第１の方向になっているときにおける、単位期間の開始時点から前記双方向シフトレジスタのシフト動作が開始されるべき時点までの期間の長さを示す第１の期間長データと、前記双方向シフトレジスタのシフト方向が前記第１の方向とは逆方向である第２の方向になっているときにおける、単位期間の開始時点から前記双方向シフトレジスタのシフト動作が開始されるべき時点までの期間の長さを示す第２の期間長データとを格納するレジスタ部と、
　各単位期間における前記双方向シフトレジスタのシフト動作の開始タイミングを示す信号として、前記双方向シフトレジスタのシフト方向が前記第１の方向となるように前記信号線駆動部を動作させる第１のシフト動作開始指示信号と、前記双方向シフトレジスタのシフト方向が前記第２の方向となるように前記信号線駆動部を動作させる第２のシフト動作開始指示信号とを生成するためのシフト動作開始指示信号生成部と
を備え、
　前記シフト動作開始指示信号生成部は、前記双方向シフトレジスタのシフト方向を示すシフト方向指示信号を受け取り、前記シフト方向指示信号が前記第１の方向を示しているときには、前記第１の期間長データに基づき前記第１のシフト動作開始指示信号を生成し、前記シフト方向指示信号が前記第２の方向を示しているときには、前記第２の期間長データに基づき前記第２のシフト動作開始指示信号を生成することを特徴とする。
　本発明の第２の局面は、本発明の第１の局面において、
　前記第１の期間長データおよび前記第２の期間長データを格納するための不揮発性メモリを更に備え、
　前記第１の期間長データおよび前記第２の期間長データは、電源投入後に、前記不揮発性メモリから前記レジスタ部に読み出されることを特徴とする。
　本発明の第３の局面は、本発明の第１の局面において、
　前記単位期間の長さを示す単位期間長データを格納する単位期間長記憶部を更に備え、
　前記レジスタ部は、前記第１の期間長データおよび前記第２の期間長データの少なくとも一方について負の値を格納することができるように構成され、
　前記シフト動作開始指示信号生成部は、前記シフト方向指示信号が前記第１の方向を示しているとき、前記第１の期間長データが負の値であれば、前記単位期間長データと前記第１の期間長データとに基づき前記第１のシフト動作開始指示信号を生成し、前記シフト方向指示信号が前記第２の方向を示しているとき、前記第２の期間長データが負の値であれば、前記単位期間長データと前記第２の期間長データとに基づき前記第２のシフト動作開始指示信号を生成することを特徴とする。
　本発明の第４の局面は、本発明の第１の局面において、
　前記表示部には、前記複数の信号線として複数の映像信号線が配設され、
　前記信号線駆動部は、前記複数の映像信号線を駆動する映像信号線駆動部であることを特徴とする。
　本発明の第５の局面は、本発明の第１の局面において、
　前記表示部には、前記複数の信号線として複数の走査信号線が配設され、
　前記信号線駆動部は、前記複数の走査信号線を駆動する走査信号線駆動部であることを特徴とする。
　本発明の第６の局面は、本発明の第１の局面において、
　前記表示部には、前記複数の信号線として複数の映像信号線と複数の走査信号線とが配設され、
　前記信号線駆動部は、前記複数の映像信号線を駆動する映像信号線駆動部と前記複数の走査信号線を駆動する走査信号線駆動部とからなることを特徴とする。
　本発明の第７の局面は、本発明の第６の局面において、
　前記レジスタ部および前記シフト動作開始指示信号生成部を含み、前記映像信号線駆動部および前記走査信号線駆動部の動作を制御するためのタイミング信号を生成するタイミング信号生成部を更に備え、
　前記映像信号線駆動部，前記走査信号線駆動部，および前記タイミング信号生成部のうちのいずれか２つ以上が１つの半導体チップの中に形成されていることを特徴とする。
　本発明の第８の局面は、本発明の第１の局面において、
　前記信号線駆動部は、前記複数の信号線のいずれにも接続されていない出力端子であるダミー端子を有する半導体チップを含む１以上の半導体チップによって構成され、
　前記複数の出力段のうち前記ダミー端子に対応する出力段において前記双方向シフトレジスタのシフト動作が行われる期間の長さを示すデータが前記第１の期間長データまたは前記第２の期間長データとして前記レジスタ部に格納されていることを特徴とする。
　本発明の第９の局面は、表示部と、前記表示部に配設された複数の信号線と、複数の出力段からなる双方向シフトレジスタを有し前記双方向シフトレジスタのシフト動作に伴い前記複数の出力段から順次に出力されるパルスに基づき前記複数の信号線を駆動する信号線駆動部とを備えた表示装置の駆動方法であって、
　前記双方向シフトレジスタのシフト方向を示すシフト方向指示信号を受け取るシフト方向指示信号受信ステップと、
　各単位期間における前記双方向シフトレジスタのシフト動作の開始タイミングを示す信号として、前記双方向シフトレジスタのシフト方向が第１の方向となるように前記信号線駆動部を動作させる第１のシフト動作開始指示信号または前記双方向シフトレジスタのシフト方向が前記第１の方向とは逆方向である第２の方向となるように前記信号線駆動部を動作させる第２のシフト動作開始指示信号を生成するシフト動作開始指示信号生成ステップと
を含み、
　前記表示装置は、前記双方向シフトレジスタのシフト方向が前記第１の方向になっているときにおける、単位期間の開始時点から前記双方向シフトレジスタのシフト動作が開始されるべき時点までの期間の長さを示す第１の期間長データと、前記双方向シフトレジスタのシフト方向が前記第２の方向になっているときにおける、単位期間の開始時点から前記双方向シフトレジスタのシフト動作が開始されるべき時点までの期間の長さを示す第２の期間長データとを格納するレジスタ部を更に備え、
　前記シフト動作開始指示信号生成ステップでは、前記シフト方向指示信号が前記第１の方向を示しているときには、前記第１の期間長データに基づき前記第１のシフト動作開始指示信号が生成され、前記シフト方向指示信号が前記第２の方向を示しているときには、前記第２の期間長データに基づき前記第２のシフト動作開始指示信号が生成されることを特徴とする。
　本発明の第１の局面によれば、表示装置には、単位期間（水平走査期間あるいは垂直走査期間）の開始時点から信号線駆動部内の双方向シフトレジスタにおけるシフト動作の開始時点までの期間の長さを示すデータ（期間長データ）として第１の方向でシフト動作が行われるとき用のデータと第２の方向（第１の方向とは逆の方向）でシフト動作が行われるとき用のデータとを格納することができるレジスタ部が設けられている。そして、シフト動作開始指示信号生成部では、シフト方向指示信号の示すシフト方向に応じて、レジスタ部に格納されている期間長データに基づき、第１の方向でシフト動作を行わせるための第１のシフト動作開始指示信号または第２の方向でシフト動作を行わせるための第２のシフト動作開始指示信号が生成される。ここで、信号線駆動部において余り出力が生じる場合に期間長データを適宜の値に設定しておくことにより、余り出力が生じる側からシフト動作が開始されるときに、（余り出力が生じない側からシフト動作が開始されるときと比べて）余り出力に対応する（双方向シフトレジスタの）出力段でシフト動作が行われる期間に相当する期間だけ早いタイミングで双方向シフトレジスタにおけるシフト動作を開始させることが可能となる。このため、映像信号線駆動部においてダミー出力用のラインに表示データが取り込まれることや、画素容量への映像信号の書き込みが行われるべき期間中に走査信号線駆動部からダミー出力用のラインに書き込みパルスが出力されることなどが防止される。これにより、双方向シフトレジスタのシフト方向が第１の方向（例えば順方向）のときと第２の方向（例えば逆方向）のときとで画像の表示位置にずれが生じることはない。また、双方向シフトレジスタのシフト方向にかかわらず画像の欠落が生じることもない。
　本発明の第２の局面によれば、パネルへの信号線駆動部の実装の態様に応じて、適宜、期間長データを不揮発性メモリに書き込むことが可能となる。
　本発明の第３の局面によれば、単位期間（水平走査期間あるいは垂直走査期間）の長さを示す単位期間長データと負の値に設定された期間長データとに基づいて第１のシフト動作開始指示信号や第２のシフト動作開始指示信号を生成することができる。このため、単位期間の開始時点よりも早いタイミングで双方向シフトレジスタにおけるシフト動作を開始させることが可能となり、各単位期間中のバックポーチが短縮される。これにより、単位期間の長さの短縮，クロック周波数の低減，消費電流の低減が可能となる。なお、期間長データが適宜の値に設定されていれば、画像の表示位置にずれが生じることはなく、また、画像の欠落が生じることもない。
　本発明の第４の局面によれば、余り出力が生じる映像信号線駆動部を備えた表示装置において、余り出力が生じる側から双方向シフトレジスタにおけるシフト動作が開始されるときに、ダミー出力用のラインに表示データが取り込まれることが防止される。これにより、本発明の第１の局面と同様、双方向シフトレジスタのシフト方向が第１の方向のときと第２の方向のときとで画像の表示位置にずれが生じることはない。また、双方向シフトレジスタのシフト方向にかかわらず画像の欠落が生じることもない。
　本発明の第５の局面によれば、余り出力が生じる走査信号線駆動部を備えた表示装置において、余り出力が生じる側から双方向シフトレジスタにおけるシフト動作が開始されるときに、画素容量への映像信号の書き込みが行われるべき期間中に走査信号線駆動部からダミー出力用のラインに書き込みパルスが出力されることなどが防止される。これにより、本発明の第１の局面と同様、双方向シフトレジスタのシフト方向が第１の方向のときと第２の方向のときとで画像の表示位置にずれが生じることはない。また、双方向シフトレジスタのシフト方向にかかわらず画像の欠落が生じることもない。
　本発明の第６の局面によれば、映像信号線駆動部および走査信号線駆動部の少なくとも一方で余り出力が生じる構成の表示装置において、本発明の第１の局面と同様の効果が得られる。
　本発明の第７の局面によれば、映像信号線駆動部，走査信号線駆動部，およびタイミング信号生成部のうちのいずれか２つ以上が１つの半導体チップの中に形成された表示装置において、本発明の第１の局面と同様の効果が得られる。
　本発明の第８の局面によれば、信号線駆動部において余り出力が生じる側からシフト動作が開始されるときに、（余り出力が生じない側からシフト動作が開始されるときと比べて）余り出力に対応する（双方向シフトレジスタの）出力段でシフト動作が行われる期間に相当する期間だけ早いタイミングでシフト動作が開始され、画像の表示位置にずれが生じることや画像の欠落が生じることが確実に防止される。
　本発明の第９の局面によれば、本発明の第１の局面と同様の効果を表示装置の駆動方法において奏することができる。
本発明の第１の実施形態に係る液晶表示装置において、ソーススタートパルス信号の生成に関わる要部の構成を示すブロック図である。 上記第１の実施形態における液晶表示装置の全体構成を示すブロック図である。 上記第１の実施形態における画素の構成について説明するための図である。 上記第１の実施形態におけるソースドライバの機能構成を示すブロック図である。 上記第１の実施形態において、ソースドライバ内のサンプリング回路の詳細な構成を示すブロック図である。 上記第１の実施形態におけるゲートドライバの機能構成を示すブロック図である。 上記第１の実施形態において、タイミングコントローラに入力される信号について説明するためのタイミングチャートである。 上記第１の実施形態において、ソーススタートパルス信号の生成について説明するためのタイミングチャートである。 上記第１の実施形態において、シフト方向が順方向のときのソースドライバに入力される信号について説明するためのタイミングチャートである。 上記第１の実施形態において、シフト方向が順方向のときの画素容量への表示データの書き込み順序を示す図である。 上記第１の実施形態において、シフト方向が逆方向のときのソースドライバに入力される信号について説明するためのタイミングチャートである。 上記第１の実施形態において、シフト方向が逆方向のときの画素容量への表示データの書き込み順序を示す図である。 上記第１の実施形態における効果について説明するためのタイミングチャートである。 シフトレジスタにおけるシフト方向について説明するための図である。 シフトレジスタにおけるシフト方向について説明するための図である。 シフトレジスタにおけるシフト方向について説明するための図である。 本発明の第２の実施形態に係る液晶表示装置において、ソーススタートパルス信号の生成に関わる要部の構成を示すブロック図である。 上記第２の実施形態において、ソーススタートパルス信号の生成について説明するためのタイミングチャートである。 上記第２の実施形態における効果について説明するためのタイミングチャートである。 本発明の第３の実施形態におけるゲートドライバの概略構成を示すブロック図である。 上記第３の実施形態におけるゲートドライバの機能構成を示すブロック図である。 上記第３の実施形態において、ゲートスタートパルス信号の生成に関わる要部の構成を示すブロック図である。 変形例における液晶表示装置の画素の構成について説明するための図である。 変形例に関し、１チップドライバの構成を示すブロック図である。 従来例について説明するための図である。
＜１．第１の実施形態＞
＜１．１　全体構成＞
　図２は、本発明の第１の実施形態に係る液晶表示装置の全体構成を示すブロック図である。この液晶表示装置は、表示部１００とタイミングコントローラ２００とＥＥＰＲＯＭ（電気的に消去可能な読み出し専用メモリ）２５０とソースドライバ３００とゲートドライバ４００とを備えている。ＥＥＰＲＯＭ２５０は、不揮発性メモリである。ソースドライバ３００は、２つの半導体チップ（ソース駆動用ＩＣチップＳＤ１，ＳＤ２）によって構成されている。ゲートドライバ４００は、２つの半導体チップ（ゲート駆動用ＩＣチップＧＤ１，ＧＤ２）によって構成されている。なお、ソースドライバ３００やゲートドライバ４００を構成する半導体チップの個数については、これに限定されない。以下、この液晶表示装置はＳＶＧＡ型の液晶パネルを採用しているものとして説明する。
　表示部１００には、１８００本のソースバスライン（映像信号線）ＳＬと、８００本のゲートバスライン（走査信号線）ＧＬと、それらソースバスラインとゲートバスラインとの交差点にそれぞれ対応して設けられた複数個の画素形成部とが含まれている。上記複数個の画素形成部はマトリクス状に配置されて画素アレイを構成している。各画素形成部は、対応する交差点を通過するゲートバスラインＧＬにゲート端子が接続されると共に当該交差点を通過するソースバスラインＳＬにソース端子が接続されたスイッチング素子であるＴＦＴ１０と、そのＴＦＴ１０のドレイン端子に接続された画素電極１１と、上記複数個の画素形成部に共通的に設けられた共通電極１４および補助容量電極１５と、画素電極１１と共通電極１４とによって形成される液晶容量１２と、画素電極１１と補助容量電極１５とによって形成される補助容量１３とが含まれている。液晶容量１２と補助容量１３とによって画素容量が構成されている。なお、図２の表示部１００内には、１つの画素形成部に対応する構成要素のみを示している。１つの画素形成部は１つのサブ画素を形成しており、Ｒ（赤色），Ｇ（緑色），およびＢ（青色）の３つのサブ画素によっていわゆる１つの画素が構成されている。本実施形態においては、図３に示すように、各サブ画素がソースバスラインの伸びる方向に長い形状（縦長の形状）とされ、かつ、同じ色のサブ画素がソースバスラインの伸びる方向に連続して配置される構成となっている。
　タイミングコントローラ２００は、画像データＤＡＴと同期信号（水平同期信号ＨＳＹＮＣ，垂直同期信号ＶＳＹＮＣ，およびクロックＣＬＫ）と水平シフト方向指示信号ＨＳＦＴとを受け取る。なお、水平シフト方向指示信号ＨＳＦＴは、ソースドライバ３００内に設けられているシフトレジスタにおけるデータのシフト方向を指示するための信号である。タイミングコントローラ２００は、画像データＤＡＴ，水平同期信号ＨＳＹＮＣ，およびクロックＣＬＫに基づいて、ソースシフトクロックＳＣＫ，デジタル映像信号ＤＶ，およびラッチストローブ信号ＬＳを生成し、それらを出力する。タイミングコントローラ２００は、また、水平同期信号ＨＳＹＮＣ，クロックＣＬＫ，および水平シフト方向指示信号ＨＳＦＴに基づいて、ソーススタートパルス信号（第１のソーススタートパルス信号ＳＳＰ１または第２のソーススタートパルス信号ＳＳＰ２）を生成し、それを出力する。本実施形態においては、第１のソーススタートパルス信号ＳＳＰ１によって第１のシフト動作開始指示信号が実現され、第２のソーススタートパルス信号ＳＳＰ２によって第２のシフト動作開始指示信号が実現されている。なお、ソーススタートパルス信号の生成についての詳しい説明は後述する。タイミングコントローラ２００は、さらに、垂直同期信号ＶＳＹＮＣとクロックＣＬＫとに基づいて、ゲートスタートパルス信号ＧＳＰ，ゲートシフトクロックＧＣＫ，およびゲート出力イネーブル信号ＧＯＥを生成し、それらを出力する。なお、この液晶表示装置の電源投入直後には、ＥＥＰＲＯＭ２５０に格納されているデータが、タイミングコントローラ２００内の後述するレジスタ２２（図１参照）に読み出される。
　ソースドライバ３００は、タイミングコントローラ２００から出力されるソーススタートパルス信号（第１のソーススタートパルス信号ＳＳＰ１または第２のソーススタートパルス信号ＳＳＰ２），ソースシフトクロックＳＣＫ，デジタル映像信号ＤＶ，およびラッチストローブ信号ＬＳを受け取り、表示部１００内の各画素形成部の画素容量を充電するために駆動用映像信号を各ソースバスラインＳＬに印加する。ゲートドライバ４００は、タイミングコントローラ２００から出力されるゲートスタートパルス信号ＧＳＰ，ゲートシフトクロックＧＣＫ，およびゲート出力イネーブル信号ＧＯＥを受け取り、表示部１００内のゲートバスラインＧＬに順次にアクティブな走査信号を印加する。
　以上のようにして、各ソースバスラインＳＬに駆動用映像信号が印加され、各ゲートバスラインＧＬに走査信号が印加されることにより、外部から送られる画像データＤＡＴに基づく画像が表示部１００に表示される。
＜１．２　駆動部の詳細な構成＞
　次に、駆動部（ソースドライバ３００およびゲートドライバ４００）の詳細な構成について説明する。なお、以下に示す構成は一例であって、それ以外の構成にも本発明を適用することができる。
＜１．２．１　ソースドライバ＞
　図２に示すように、ソースドライバ３００は、ソース駆動用ＩＣチップＳＤ１とソース駆動用ＩＣチップＳＤ２とによって構成されている。各ソース駆動用ＩＣチップには９６０個の出力端子が設けられている。ソース駆動用ＩＣチップＳＤ１については、全ての出力端子が表示部１００内のソースバスラインＳＬに接続されている。ソース駆動用ＩＣチップＳＤ２については、８４０個の出力端子は表示部１００内のソースバスラインＳＬに接続されているが、残りの１２０個の出力端子は表示部１００内のソースバスラインＳＬには接続されていない。すなわち、ソース駆動用ＩＣチップＳＤ２においては、１２０個の余り出力が生じる。
　図４は、ソースドライバ３００の機能構成を示すブロック図である。ソースドライバ３００は、ｎ個（ｎ＝６４０）のフリップフロップＦＦ１～ＦＦｎからなるｎ段のシフトレジスタ３１と、各ソースバスラインＳＬにそれぞれ対応する内部画像信号ｄを出力するサンプリング回路３２と、サンプリング回路３２から出力された内部画像信号ｄをタイミングコントローラ２００から送られるラッチストローブ信号ＬＳのパルスのタイミングで取り込んで出力するラッチ回路３３と、各ソースバスラインＳＬに印加すべき電圧を選択するための選択回路３４と、選択回路３４で選択された電圧を駆動用映像信号としてソースバスラインＳＬに印加するバッファ回路３５と、各階調レベルにそれぞれ対応する電圧（階調電圧群）Ｖｋを出力する階調電圧発生回路３６とを備えている。なお、これらの構成要素は、物理的には、ソース駆動用ＩＣチップＳＤ１に含まれる部分とソース駆動用ＩＣチップＳＤ２に含まれる部分とに分かれている。また、上述したように、ソース駆動用ＩＣチップＳＤ２については、図２や図４において右方に位置する１２０個の出力端子は、表示部１００内のソースバスラインＳＬには接続されていない。
　シフトレジスタ３１にはソーススタートパルス信号（第１のソーススタートパルス信号ＳＳＰ１または第２のソーススタートパルス信号ＳＳＰ２）とソースシフトクロックＳＣＫとが入力される。なお、シフトレジスタ３１におけるデータのシフト方向を順方向（ＦＦ１からＦＦｎに向かう方向）にするときには、第１のソーススタートパルス信号ＳＳＰ１がシフトレジスタ３１の１段目のフリップフロップＦＦ１に入力され、シフト方向を逆方向（ＦＦｎからＦＦ１に向かう方向）にするときには、第２のソーススタートパルス信号ＳＳＰ２がシフトレジスタ３１のｎ段目のフリップフロップＦＦｎに入力される。シフトレジスタ３１は、ソースシフトクロックＳＣＫに基づき、ソーススタートパルス信号に含まれるパルスを入力端から出力端へと順次に転送する。このパルスの転送に応じてシフトレジスタ３１から各ソースバスラインＳＬに対応するサンプリングパルスが順次に出力され、当該サンプリングパルスはサンプリング回路３２に順次に入力される。
　サンプリング回路３２は、タイミングコントローラ２００から送られるデジタル映像信号ＤＶをシフトレジスタ３１から出力されるサンプリングパルスのタイミングでサンプリングし、それを内部画像信号ｄとして出力する。より詳しくは、図５に示すように、サンプリング回路３２にはＲ（赤色）用のデジタル映像信号ＤＶ（Ｒ）とＧ（緑色）用のデジタル映像信号ＤＶ（Ｇ）とＢ（青色）用のデジタル映像信号ＤＶ（Ｂ）とが別々の信号線によって入力され、それらが１つのサンプリングパルスによって一斉にサンプリングされる。そして、Ｒ（赤色）用，Ｇ（緑色）用，およびＢ（青色）用の内部画像信号ｄがそれぞれサンプリング回路３２から出力される。
　ラッチ回路３３は、サンプリング回路３２から出力される内部画像信号ｄをラッチストローブ信号ＬＳのパルスのタイミングで取り込み、それを出力する。階調電圧発生回路３６は、所定の電源回路から与えられる複数個の基準電圧に基づき、各階調レベルに対応する電圧を生成し、これらを階調電圧群Ｖｋとして出力する。選択回路３４は、ラッチ回路３３から出力される内部画像信号ｄに基づき、階調電圧発生回路３６から出力される階調電圧群Ｖｋのいずれかの電圧を選択し、その選択した電圧を出力する。バッファ回路３５は、選択回路３４から出力された電圧を例えば電圧ホロアによってインピーダンス変換を行い、変換後の電圧を駆動用映像信号としてソースバスラインＳＬに出力する。なお、ソース駆動用ＩＣチップＳＤ２についての１２０個の出力端子（ソースバスラインＳＬに接続されていない出力端子）からの出力はダミー出力となる。
＜１．２．２　ゲートドライバ＞
　図２に示すように、ゲートドライバ４００は、ゲート駆動用ＩＣチップＧＤ１とゲート駆動用ＩＣチップＧＤ２とによって構成されている。各ゲート駆動用ＩＣチップには４００個の出力端子が設けられている。本実施形態においては、ゲート駆動用ＩＣチップＧＤ１についても、ゲート駆動用ＩＣチップＧＤ２についても、全ての出力端子が表示部１００内のゲートバスラインＧＬに接続されている。
　図６は、ゲートドライバ４００の機能構成を示すブロック図である。ゲートドライバ４００は、ｍ個（ｍ＝８００）のフリップフロップＦＦ１～ＦＦｍからなるｍ段のシフトレジスタ４１と、論理演算回路４２と、バッファ回路４３とを備えている。シフトレジスタ４１にはゲートスタートパルス信号ＧＳＰとゲートシフトクロックＧＣＫとが入力される。シフトレジスタ４１は、ゲートシフトクロックＧＣＫに基づき、ゲートスタートパルス信号に含まれるパルスを入力端から出力端へと順次に転送するとともに論理演算回路４２へと各段から順次にパルスを出力する。論理演算回路４２は、シフトレジスタ４１の各段から出力されたパルスとゲート出力イネーブル信号ＧＯＥとの間で論理演算を行う。論理演算回路４２からの出力信号は、バッファ回路４３でレベル変換されて、走査信号として各ゲートバスラインＧＬに印加される
＜１．３　ソーススタートパルス信号の生成＞
　図１は、ソーススタートパルス信号の生成に関わる要部の構成を示すブロック図である。タイミングコントローラ２００は、ソーススタートパルス信号を生成するための構成要素として、ソーススタートパルス生成部２１とレジスタ２２とを備えている。なお、本実施形態においては、タイミングコントローラ２００によってタイミング信号生成部が実現され、ソーススタートパルス生成部２１によってシフト動作開始指示信号生成部が実現されている。
　ＥＥＰＲＯＭ２５０には、各水平走査期間の開始時点からシフトレジスタ３１においてデータ（ここではソーススタートパルス信号）のシフト（転送）が開始されるべき時点までの期間（水平バックポーチ）の長さを示すデータ（以下、「水平シフト開始設定データ」という。）が予め格納される。詳しくは、シフトレジスタ３１のシフト方向を順方向にするときの上記水平シフト開始設定データが順方向用水平シフト開始設定データＨＳＰ１としてＥＥＰＲＯＭ２５０に格納され、シフトレジスタ３１のシフト方向を逆方向にするときの上記水平シフト開始設定データが逆方向用水平シフト開始設定データＨＳＰ２としてＥＥＰＲＯＭ２５０に格納される。本実施形態においては、順方向用水平シフト開始設定データＨＳＰ１によって第１の期間長データが実現され、逆方向用水平シフト開始設定データＨＳＰ２によって第２の期間長データが実現されている。なお、水平シフト開始設定データとしては典型的にはクロック数が採用され、以下においてもそれを前提に説明する。
　レジスタ２２は、順方向用水平シフト開始設定データＨＳＰ１と逆方向用水平シフト開始設定データＨＳＰ２とを格納することができるように構成されている。そして、この液晶表示装置の電源が投入されると、ＥＥＰＲＯＭ２５０に予め格納されている順方向用水平シフト開始設定データＨＳＰ１と逆方向用水平シフト開始設定データＨＳＰ２とがレジスタ２２に読み出される。なお、以下においては、水平シフト方向指示信号ＨＳＦＴはデジタル信号であって、シフトレジスタ３１のシフト方向を順方向にするときには水平シフト方向指示信号ＨＳＦＴはローレベルにされ、シフトレジスタ３１のシフト方向を逆方向にするときには水平シフト方向指示信号ＨＳＦＴはハイレベルにされるものと仮定する。
　ソーススタートパルス生成部２１は、水平同期信号ＨＳＹＮＣ，クロックＣＬＫ，および水平シフト方向指示信号ＨＳＦＴに基づいて、ソーススタートパルス信号（第１のソーススタートパルス信号ＳＳＰ１または第２のソーススタートパルス信号ＳＳＰ２）を生成する。詳しくは、水平シフト方向指示信号ＨＳＦＴがローレベルであれば、ソーススタートパルス生成部２１は、レジスタ２２内の順方向用水平シフト開始設定データＨＳＰ１を参照して、水平同期信号ＨＳＹＮＣとクロックＣＬＫとに基づき第１のソーススタートパルス信号ＳＳＰ１を生成する。一方、水平シフト方向指示信号ＨＳＦＴがハイレベルであれば、ソーススタートパルス生成部２１は、レジスタ２２内の逆方向用水平シフト開始設定データＨＳＰ２を参照して、水平同期信号ＨＳＹＮＣとクロックＣＬＫとに基づき第２のソーススタートパルス信号ＳＳＰ２を生成する。なお、本実施形態においては、ソーススタートパルス生成部２１が水平シフト方向指示信号ＨＳＦＴを受け取る動作によってシフト方向指示信号受信ステップが実現され、ソーススタートパルス生成部２１がソーススタートパルス信号を生成する動作によってシフト動作開始指示信号生成ステップが実現されている。
　ところで、以下、次のような前提で説明する。タイミングコントローラ２００には、図７に示すように、実際に表示部１００に画像として表示するための表示データが、水平同期信号ＨＳＹＮＣがハイレベルからローレベルに変化した時点から１００クロック経過後に画像データＤＡＴとして入力される。画像データＤＡＴはＲデータ，Ｇデータ，およびＢデータからなり、それら３つのデータは別々の信号線によって入力される。また、タイミングコントローラ２００では、画像データＤＡＴの入力からそれに対応するデジタル映像信号ＤＶの出力までに内部処理のために遅延が生じる。この内部処理のための遅延時間をＴｄとし、水平同期信号ＨＳＹＮＣがハイレベルからローレベルに変化した時点からＴｄ経過後の時点を単位期間としての水平走査期間の開始時点とする。なお、単位期間の開始時点の定め方については、これに限定されない。
　図８は、ソーススタートパルス信号の生成について説明するためのタイミングチャートである。なお、順方向用水平シフト開始設定データＨＳＰ１の値は「１００」に設定され、逆方向用水平シフト開始設定データＨＳＰ２の値は「６０」に設定されているものと仮定する。また、１クロックに相当する期間に３個の表示データがソースドライバ３００に入力されるものと仮定する。
　水平シフト方向指示信号ＨＳＦＴがローレベルであれば、水平走査期間の開始時点から１００クロック経過後にソースドライバ３００内でのデータのサンプリング（サンプリング回路３２によるデジタル映像信号ＤＶのサンプリング）が開始されるように、第１のソーススタートパルス信号ＳＳＰ１が生成される。例えば、タイミングコントローラ２００－ソースドライバ３００間の伝送方式にＲＳＤＳ伝送方式が採用されている場合には、図８に示すように、水平走査期間の開始時点から９８クロック経過後のタイミングで第１のソーススタートパルス信号ＳＳＰ１のパルスが立ち上がる。表示データのソースドライバ３００への入力は図９に示すように水平走査期間の開始時点から１００クロック経過後に開始されるところ、表示データの入力開始タイミングに合わせてサンプリング回路３２でのサンプリングが開始される。その結果、水平走査期間の開始時点から１００クロック経過してからソースドライバ３００に順次に入力される表示データが、図１０に示すように表示部１００の左側から順番となるように画素容量に書き込まれる。そして、画素容量への書き込みの結果として形成される画像が、１行ずつ表示部１００に表示される。
　水平シフト方向指示信号ＨＳＦＴがハイレベルであれば、水平走査期間の開始時点から６０クロック経過後にソースドライバ３００内でのデータのサンプリングが開始されるように、第２のソーススタートパルス信号ＳＳＰ２が生成される。例えば、タイミングコントローラ２００－ソースドライバ３００間の伝送方式にＲＳＤＳ伝送方式が採用されている場合には、図８に示すように、水平走査期間の開始時点から５８クロック経過後のタイミングで第２のソーススタートパルス信号ＳＳＰ２のパルスが立ち上がる。表示データのソースドライバ３００への入力は図１１に示すように水平走査期間の開始時点から１００クロック経過後に開始されるが、水平シフト方向指示信号ＨＳＦＴがローレベルのときとは異なり、表示データの入力開始タイミングよりも４０クロック分だけ早いタイミングでサンプリング回路３２でのサンプリングが開始される。この４０クロック分の期間には、余り出力に対応するラインにおいてサンプリングが行われる。その結果、水平走査期間の開始時点から１００クロック経過してからソースドライバ３００に順次に入力される表示データが、図１２に示すように表示部１００の右側から順番となるように画素容量に書き込まれる。そして、画素容量への書き込みの結果として形成される画像が、１行ずつ表示部１００に表示される。
　以上のように、シフトレジスタ３１のシフト方向が逆方向のときには、シフト方向が順方向のときに比べて、４０クロックに相当する期間すなわち１２０個の表示データがソースドライバ３００に入力されるのに要する期間だけ早いタイミングで、ソースドライバ３００内のサンプリング回路３２でのサンプリングが開始される。
＜１．４　効果＞
　図１３を参照しつつ、本実施形態における効果について説明する。本実施形態においては、１水平走査期間につき１８００個の表示データがデジタル映像信号ＤＶとしてソースドライバ３００に入力される。ここで、シフトレジスタ３１のシフト方向が順方向のときには、ソースドライバ３００への表示データの入力が開始されるタイミングに合わせて、ソースドライバ３００内でのデータのサンプリングが開始される。シフトレジスタ３１の１段目から６００段目までは表示部１００内のソースバスラインＳＬに接続されているので、表示データに基づく画像が正しく表示部１００に表示される。一方、シフトレジスタ３１のシフト方向が逆方向のときには、順方向のときに比べて１２０個の表示データが送られてくる期間に相当する期間だけ早いタイミングでソースドライバ３００内でのデータのサンプリングが開始される。このため、ソース駆動用ＩＣチップＳＤ２において、ダミー出力用のライン（シフトレジスタ３１の６０１段目から６４０段目に対応するライン）に表示データが取り込まれることはなく、シフトレジスタ３１の６００段目に対応するラインから正しく表示データのサンプリングが行われる。これにより、シフトレジスタ３１のシフト方向が順方向のときと逆方向のときとで画像の表示位置にずれが生じることはない。また、シフトレジスタ３１のシフト方向を逆方向にしたときに画像の欠落が生じることもない。以上のように、ソースドライバ３００において余り出力が生じている場合にシフトレジスタ３１のシフト方向が逆方向にされても、シフト方向が順方向のときと同様の画像を表示することが可能となる。
　ところで、パネル（表示部１００）とソースドライバ３００（ソース駆動用ＩＣチップＳＤ１，ＳＤ２）とが図１４に示すような位置関係のときにシフト方向が順方向にされると仮定すると、図１５に示すようにソースドライバ３００の組み込み位置が図１４とは上下逆にされる場合や、図１６に示すように図１４とは左右逆の画像を表示する場合に、シフト方向が逆方向にされる。なお、図１５では、ソース駆動用ＩＣチップＳＤ１，ＳＤ２の出力端子と表示部１００との位置関係を明確にするために「ＳＤ１」，「ＳＤ２」の文字を逆さまに表示している。図１４～図１６においてシフトレジスタ３１のシフト方向と表示部１００に表示される画像との関係に着目すると、デジタル映像信号ＤＶとしてタイミングコントローラ２００からソースドライバ３００に送られるデータ関しては、シフト方向が順方向のときと逆方向のときとでデータの順序は同じで良いことが把握される。従って、タイミングコントローラ２００内でデータの順序を並べ替える処理は不要となる。また、図１３から把握されるように、表示データをデジタル映像信号ＤＶとしてソースドライバ３００に与えるタイミングについても、シフト方向が順方向のときと逆方向のときとで同じで良い。すなわち、タイミングコントローラ２００から表示データを出力するタイミングをシフト方向に応じて変える処理（例えば遅延させる処理）も不要となる。以上より、本実施形態においては、シフト方向を逆方向にするためにラインメモリやフレームメモリを備える必要はなく、コストの上昇や消費電流の増大が防止される。
＜２．第２の実施形態＞
＜２．１　構成など＞
　本実施形態においては、全体構成および駆動部の構成については上記第１の実施形態と同様であるので説明を省略する。図１７は、本実施形態におけるソーススタートパルス信号の生成に関わる要部の構成を示すブロック図である。タイミングコントローラ２０１には、上記第１の実施形態における構成要素に加えて、水平走査期間長記憶部２３が設けられている。この水平走査期間長記憶部２３には、１水平走査期間の長さを示すデータ（以下、「水平走査期間長データ」という。）ＨＬＥＮが格納されている。なお、水平走査期間長データとしては典型的にはクロック数が採用され、以下においてもそれを前提に説明する。また、本実施形態においては、水平走査期間長記憶部２３によって単位期間長記憶部が実現され、水平走査期間長データＨＬＥＮによって単位期間長データが実現されている。
　本実施形態においては、水平シフト開始設定データに負の値を設定することが可能となっている。水平シフト開始設定データが負の値に設定されていれば、ソーススタートパルス生成部２１は、レジスタ２２内の水平シフト開始設定データと水平走査期間長記憶部２３内の水平走査期間長データＨＬＥＮとを参照して、水平同期信号ＨＳＹＮＣとクロックＣＬＫとに基づきソーススタートパルス信号を生成する。ところで、水平シフト開始設定データが負の値に設定されている場合、各水平走査期間の開始時点よりも早いタイミングでソーススタートパルス信号のパルスを立ち上げる必要があるが、水平走査期間長データＨＬＥＮに水平シフト開始設定データを加算することによって、各水平走査期間の開始時点から何クロック経過後にソースドライバ３００内でのデータのサンプリングが開始されると良いかを求めることができる。
　図１８は、ソーススタートパルス信号の生成について説明するためのタイミングチャートである。ここでは、順方向用水平シフト開始設定データＨＳＰ１の値は「１０」に設定され、逆方向用水平シフト開始設定データＨＳＰ２の値は「－３０」に設定されているものと仮定する。水平シフト方向指示信号ＨＳＦＴがローレベルであれば、水平走査期間の開始時点から１０クロック経過後にソースドライバ３００内でのデータのサンプリングが開始されるように、第１のソーススタートパルス信号ＳＳＰ１が生成される。例えば、タイミングコントローラ２０１－ソースドライバ３００間の伝送方式にＲＳＤＳ伝送方式が採用されている場合には、図１８に示すように、水平走査期間の開始時点から８クロック経過後のタイミングで第１のソーススタートパルス信号ＳＳＰ１のパルスが立ち上がる。水平シフト方向指示信号ＨＳＦＴがハイレベルであれば、水平走査期間の開始時点よりも３０クロックだけ早いタイミングでソースドライバ３００内でのデータのサンプリングが開始されるように、第２のソーススタートパルス信号ＳＳＰ２が生成される。例えば、タイミングコントローラ２０１－ソースドライバ３００間の伝送方式にＲＳＤＳ伝送方式が採用されている場合には、図１８に示すように、水平走査期間の開始時点よりも３２クロックだけ早いタイミングで第２のソーススタートパルス信号ＳＳＰ２のパルスが立ち上がる。
＜２．２　効果＞
　図１９を参照しつつ、本実施形態における効果について説明する。本実施形態によれば、上記第１の実施形態と同様の効果が得られるほか、次のような効果が得られる。シフトレジスタ３１のシフト方向が順方向のときには、上記第１の実施形態と同様、ソースドライバ３００への表示データの入力が開始されるタイミングに合わせて、ソースドライバ３００内でのデータのサンプリングが開始される。これにより、表示データに基づく画像が正しく表示部１００に表示される。一方、シフトレジスタ３１のシフト方向が逆方向のときには、水平走査期間の開始時点よりも３０クロックだけ早いタイミングでソースドライバ３００内でのデータのサンプリングが開始される。この３０クロック分の期間および水平走査期間の開始時点から表示データのサンプリングが開始されるまでの１０クロック分の期間（合計４０クロック分の期間）には、ダミー出力用のラインにおけるデータのサンプリングが行われる。このとき、ダミー出力用のラインに表示データが取り込まれることはない。そして、ダミー出力用のラインにおけるデータのサンプリングの終了後、表示データのサンプリングが開始され、順方向のときと表示位置にずれが生じることなく画像が表示される。このように、水平シフト開始設定データの値を適宜の値に設定しておくことによって、ダミー出力用のラインにおけるデータのサンプリングを水平走査期間の開始前に行うことが可能となり、水平バックポーチが短縮される。これにより、１水平走査期間の長さの短縮，クロック周波数の低減，消費電流の低減が可能となる。
＜３．第３の実施形態＞
　上記第１および第２の実施形態においてはソースドライバ内のシフトレジスタに双方向シフトレジスタが採用されていたが、本実施形態においてはゲートドライバ内のシフトレジスタに双方向シフトレジスタが採用されている。なお、液晶パネルには異型パネルが採用されていてソースバスラインＳＬの伸びる方向についての画素数が７６０個であると仮定する。
＜３．１　ゲートドライバの構成＞
　本実施形態におけるゲートドライバ４０１は、上記第１の実施形態と同様、２つの半導体チップ（ゲート駆動用ＩＣチップＧＤ１，ＧＤ２）によって構成されている。各ゲート駆動用ＩＣチップには４００個の出力端子が設けられている。ゲート駆動用ＩＣチップＧＤ１については、全ての出力端子が表示部１００内のゲートバスラインＧＬに接続されている。ゲート駆動用ＩＣチップＧＤ２については、図２０に示すように、３６０個の出力端子は表示部１００内のゲートバスラインＧＬに接続されているが、残りの４０個の出力端子は表示部１００内のゲートバスラインＧＬには接続されていない。すなわち、ゲート駆動用ＩＣチップＧＤ２においては、４０個の余り出力が生じる。
　図２１は、本実施形態におけるゲートドライバ４０１の機能構成を示すブロック図である。上記第１の実施形態（図６参照）とほぼ同様の構成であるが、本実施形態においては、シフトレジスタ４１にはゲートスタートパルス信号として第１のゲートスタートパルス信号ＧＳＰ１または第２のゲートスタートパルス信号ＧＳＰ２のいずれかが入力される。なお、シフトレジスタ４１におけるデータのシフト方向を順方向（ＦＦ１からＦＦｍに向かう方向）にするときには、第１のゲートスタートパルス信号ＧＳＰ１がシフトレジスタ４１の１段目のフリップフロップＦＦ１に入力され、シフト方向を逆方向（ＦＦｍからＦＦ１に向かう方向）にするときには、第２のゲートスタートパルス信号ＧＳＰ２がシフトレジスタ４１のｍ段目のフリップフロップＦＦｍに入力される。
＜３．２　ゲートスタートパルス信号の生成＞
　図２２は、ゲートスタートパルス信号の生成に関わる要部の構成を示すブロック図である。本実施形態においては、タイミングコントローラ２０２は、ゲートスタートパルス信号を生成するための構成要素として、ゲートスタートパルス生成部２５とレジスタ２６とを備えている。なお、本実施形態においては、ゲートスタートパルス生成部２５によってシフト動作開始指示信号生成部が実現されている。
　タイミングコントローラ２０２には、上記第１の実施形態における水平シフト方向指示信号ＨＳＦＴに代えて垂直シフト方向指示信号ＶＳＦＴが入力される。ＥＥＰＲＯＭ２５１には、各垂直走査期間の開始時点からシフトレジスタ４１においてデータ（ここではゲートスタートパルス信号）のシフト（転送）が開始されるべき時点までの期間（垂直バックポーチ）の長さを示すデータ（以下、「垂直シフト開始設定データ」という。）が予め格納される。詳しくは、シフトレジスタ４１のシフト方向を順方向にするときの上記垂直シフト開始設定データが順方向用垂直シフト開始設定データＶＳＰ１としてＥＥＰＲＯＭ２５１に格納され、シフトレジスタ４１のシフト方向を逆方向にするときの上記垂直シフト開始設定データが逆方向用垂直シフト開始設定データＶＳＰ２としてＥＥＰＲＯＭ２５１に格納される。本実施形態においては、順方向用垂直シフト開始設定データＶＳＰ１によって第１の期間長データが実現され、逆方向用垂直シフト開始設定データＶＳＰ２によって第２の期間長データが実現されている。なお、垂直シフト開始設定データとしては典型的にはクロック数が採用され、以下においてもそれを前提に説明する。
　レジスタ２６は、順方向用垂直シフト開始設定データＶＳＰ１と逆方向用垂直シフト開始設定データＶＳＰ２とを格納することができるように構成されている。そして、この液晶表示装置の電源が投入されると、ＥＥＰＲＯＭ２５１に予め格納されている順方向用垂直シフト開始設定データＶＳＰ１と逆方向用垂直シフト開始設定データＶＳＰ２とがレジスタ２６に読み出される。なお、以下においては、垂直シフト方向指示信号ＶＳＦＴはデジタル信号であって、シフトレジスタ４１のシフト方向を順方向にするときには垂直シフト方向指示信号ＶＳＦＴはローレベルにされ、シフトレジスタ４１のシフト方向を逆方向にするときには垂直シフト方向指示信号ＶＳＦＴはハイレベルにされるものと仮定する。
　ゲートスタートパルス生成部２５は、垂直同期信号ＶＳＹＮＣ，クロックＣＬＫ，および垂直シフト方向指示信号ＶＳＦＴに基づいて、ゲートスタートパルス信号（第１のゲートスタートパルス信号ＧＳＰ１または第２のゲートスタートパルス信号ＧＳＰ２）を生成する。詳しくは、垂直シフト方向指示信号ＶＳＦＴがローレベルであれば、ゲートスタートパルス生成部２５は、レジスタ２６内の順方向用垂直シフト開始設定データＶＳＰ１を参照して、垂直同期信号ＶＳＹＮＣとクロックＣＬＫとに基づき第１のゲートスタートパルス信号ＧＳＰ１を生成する。一方、垂直シフト方向指示信号ＶＳＦＴがハイレベルであれば、ゲートスタートパルス生成部２５は、レジスタ２６内の逆方向用垂直シフト開始設定データＶＳＰ２を参照して、垂直同期信号ＶＳＹＮＣとクロックＣＬＫとに基づき第２のゲートスタートパルス信号ＧＳＰ２を生成する。なお、本実施形態においては、第１のゲートスタートパルス信号ＧＳＰ１によって第１のシフト動作開始指示信号が実現され、第２のゲートスタートパルス信号ＧＳＰ２によって第２のシフト動作開始指示信号が実現されている。
＜３．３　効果＞
　本実施形態においては、ゲートドライバ４０１内で１垂直走査期間につき８００個のパルスがシフトレジスタ４１から論理演算回路４２へと出力される。ここで、順方向用垂直シフト開始設定データＶＳＰ１および逆方向用垂直シフト開始設定データＶＳＰ２を適宜の値に設定しておくことによって、シフトレジスタ４１のシフト方向が順方向であっても逆方向であっても、１フレーム分（１画面分）の画像に対応する駆動用映像信号がソースドライバ３００から出力されている期間中に、表示部１００内の各ゲートバスラインＧＬに順次にアクティブな走査信号が印加される。これにより、ゲートドライバ４０１において余り出力が生じている場合にシフトレジスタ４１のシフト方向が逆方向にされても、シフト方向が順方向のときと同様の画像を表示することが可能となる。
　なお、上記第２の実施形態と同様にして、１垂直走査期間の長さを示すデータと負の値に設定された垂直シフト開始設定データとに基づいてゲートスタートパルス信号の生成が行われる構成にすることによって、１垂直走査期間の長さを短縮することが可能となる。
＜４．その他（変形例）＞
　上記各実施形態においては、ソースドライバまたはゲートドライバの一方において余り出力が生じている場合を例に挙げて説明した。しかしながら、本発明はこれに限定されず、ソースドライバおよびゲートドライバの双方において余り出力が生じている場合にも本発明を適用することができる。
　また、上記各実施形態においては液晶表示装置を例に挙げて説明したが、本発明はこれに限定されない。有機ＥＬ（Ｅｌｅｃｔｒｏ　Ｌｕｍｉｎｅｓｃｅｎｃｅ）等の他の表示装置にも本発明を適用することができる。
　液晶表示装置の画素の構成については、典型的には、図３に示すように、各サブ画素がソースバスラインの伸びる方向に長い形状（縦長の形状）とされ、かつ、同じ色のサブ画素がソースバスラインの伸びる方向に連続して配置される構成と、図２３に示すように、各サブ画素がゲートバスラインの伸びる方向に長い形状（横長の形状）とされ、かつ、同じ色のサブ画素がゲートバスラインの伸びる方向に連続して配置される構成とがある。図３に示す構成の場合、ソースドライバ内において１つのサンプリングパルスで３個の表示データのサンプリングが行われる。これに対して、図２３に示す構成の場合、ソースドライバ内において１つのサンプリングパルスで１個の表示データのサンプリングが行われる。また、図３に示す構成の場合、１水平走査期間に１本のゲートバスラインの選択が行われる。これに対して、図２３に示す構成の場合、ゲートバスラインの本数が図３に示す構成の３倍になるので、３分の１水平走査期間に１本のゲートバスラインの選択が行われる。すなわち、図２３に示す構成の場合、ゲートバスラインの走査速度は図３に示す構成の３倍となる。上記各実施形態においては、画素の構成が図３に示す構成であることを前提に説明しているが、本発明は、図２３に示す画素の構成の液晶表示装置にも適用することができる。
　近年、液晶パネルの駆動用ＩＣとして、タイミングコントローラ，ソースドライバ，およびゲートドライバなどを１つの半導体チップ内に集積した「１チップドライバ」と呼ばれるものが採用されることがある（図２４参照）。このような１チップドライバには、ソースバスラインやゲートバスラインと接続するための多数の出力端子が設けられている。ところで、１チップドライバにおいても、ソースドライバあるいはゲートドライバに余り出力が生じることがある。また、１チップドライバ内のソースドライバやゲートドライバにおいても、シフトレジスタのシフト方向が逆方向にされるべき場合がある。そこで、このような１チップドライバにおいても、ソースドライバに余り出力が生じている場合には、上記第１の実施形態あるいは上記第２の実施形態と同様にソースドライバを動作させることにより、シフトレジスタのシフト方向が順方向のときと逆方向のときとで同様の画像表示を行うことが可能となる。また、ゲートドライバに余り出力が生じている場合には、上記第３の実施形態と同様にゲートドライバを動作させることにより、シフトレジスタのシフト方向が順方向のときと逆方向のときとで同様の画像表示を行うことが可能となる。
　２１…ソーススタートパルス生成部
　２２，２６…レジスタ
　２５…ゲートスタートパルス生成部
　３１…（ソースドライバ内の）シフトレジスタ
　３２…サンプリング回路
　４１…（ゲートドライバ内の）シフトレジスタ
　１００…表示部
　２００，２０１，２０２…タイミングコントローラ
　２５０，２５１…ＥＥＰＲＯＭ
　３００…ソースドライバ
　４００，４０１…ゲートドライバ
　ＳＤ１，ＳＤ２…ソース駆動用ＩＣチップ
　ＧＤ１，ＧＤ２…ゲート駆動用ＩＣチップ
　ＨＳＹＮＣ…水平同期信号
　ＶＳＹＮＣ…垂直同期信号
　ＨＳＰ１…順方向用水平シフト開始設定データ
　ＨＳＰ２…逆方向用水平シフト開始設定データ
　ＶＳＰ１…順方向用垂直シフト開始設定データ
　ＶＳＰ２…逆方向用垂直シフト開始設定データ
　ＨＬＥＮ…水平走査期間長データ
　ＨＳＦＴ…水平シフト方向指示信号
　ＶＳＦＴ…垂直シフト方向指示信号
　ＳＳＰ１…第１のソーススタートパルス信号
　ＳＳＰ２…第２のソーススタートパルス信号
　ＧＳＰ１…第１のゲートスタートパルス信号
　ＧＳＰ２…第２のゲートスタートパルス信号

Claims (9)

  1. 　表示部と、前記表示部に配設された複数の信号線と、複数の出力段からなる双方向シフトレジスタを有し前記双方向シフトレジスタのシフト動作に伴い前記複数の出力段から順次に出力されるパルスに基づき前記複数の信号線を駆動する信号線駆動部とを備えた表示装置であって、
    　前記双方向シフトレジスタのシフト方向が第１の方向になっているときにおける、単位期間の開始時点から前記双方向シフトレジスタのシフト動作が開始されるべき時点までの期間の長さを示す第１の期間長データと、前記双方向シフトレジスタのシフト方向が前記第１の方向とは逆方向である第２の方向になっているときにおける、単位期間の開始時点から前記双方向シフトレジスタのシフト動作が開始されるべき時点までの期間の長さを示す第２の期間長データとを格納するレジスタ部と、
    　各単位期間における前記双方向シフトレジスタのシフト動作の開始タイミングを示す信号として、前記双方向シフトレジスタのシフト方向が前記第１の方向となるように前記信号線駆動部を動作させる第１のシフト動作開始指示信号と、前記双方向シフトレジスタのシフト方向が前記第２の方向となるように前記信号線駆動部を動作させる第２のシフト動作開始指示信号とを生成するためのシフト動作開始指示信号生成部と
    を備え、
    　前記シフト動作開始指示信号生成部は、前記双方向シフトレジスタのシフト方向を示すシフト方向指示信号を受け取り、前記シフト方向指示信号が前記第１の方向を示しているときには、前記第１の期間長データに基づき前記第１のシフト動作開始指示信号を生成し、前記シフト方向指示信号が前記第２の方向を示しているときには、前記第２の期間長データに基づき前記第２のシフト動作開始指示信号を生成することを特徴とする、表示装置。
  2. 　前記第１の期間長データおよび前記第２の期間長データを格納するための不揮発性メモリを更に備え、
    　前記第１の期間長データおよび前記第２の期間長データは、電源投入後に、前記不揮発性メモリから前記レジスタ部に読み出されることを特徴とする、請求項１に記載の表示装置。
  3. 　前記単位期間の長さを示す単位期間長データを格納する単位期間長記憶部を更に備え、
    　前記レジスタ部は、前記第１の期間長データおよび前記第２の期間長データの少なくとも一方について負の値を格納することができるように構成され、
    　前記シフト動作開始指示信号生成部は、前記シフト方向指示信号が前記第１の方向を示しているとき、前記第１の期間長データが負の値であれば、前記単位期間長データと前記第１の期間長データとに基づき前記第１のシフト動作開始指示信号を生成し、前記シフト方向指示信号が前記第２の方向を示しているとき、前記第２の期間長データが負の値であれば、前記単位期間長データと前記第２の期間長データとに基づき前記第２のシフト動作開始指示信号を生成することを特徴とする、請求項１に記載の表示装置。
  4. 　前記表示部には、前記複数の信号線として複数の映像信号線が配設され、
    　前記信号線駆動部は、前記複数の映像信号線を駆動する映像信号線駆動部であることを特徴とする、請求項１に記載の表示装置。
  5. 　前記表示部には、前記複数の信号線として複数の走査信号線が配設され、
    　前記信号線駆動部は、前記複数の走査信号線を駆動する走査信号線駆動部であることを特徴とする、請求項１に記載の表示装置。
  6. 　前記表示部には、前記複数の信号線として複数の映像信号線と複数の走査信号線とが配設され、
    　前記信号線駆動部は、前記複数の映像信号線を駆動する映像信号線駆動部と前記複数の走査信号線を駆動する走査信号線駆動部とからなることを特徴とする、請求項１に記載の表示装置。
  7. 　前記レジスタ部および前記シフト動作開始指示信号生成部を含み、前記映像信号線駆動部および前記走査信号線駆動部の動作を制御するためのタイミング信号を生成するタイミング信号生成部を更に備え、
    　前記映像信号線駆動部，前記走査信号線駆動部，および前記タイミング信号生成部のうちのいずれか２つ以上が１つの半導体チップの中に形成されていることを特徴とする、請求項６に記載の表示装置。
  8. 　前記信号線駆動部は、前記複数の信号線のいずれにも接続されていない出力端子であるダミー端子を有する半導体チップを含む１以上の半導体チップによって構成され、
    　前記複数の出力段のうち前記ダミー端子に対応する出力段において前記双方向シフトレジスタのシフト動作が行われる期間の長さを示すデータが前記第１の期間長データまたは前記第２の期間長データとして前記レジスタ部に格納されていることを特徴とする、請求項１に記載の表示装置。
  9. 　表示部と、前記表示部に配設された複数の信号線と、複数の出力段からなる双方向シフトレジスタを有し前記双方向シフトレジスタのシフト動作に伴い前記複数の出力段から順次に出力されるパルスに基づき前記複数の信号線を駆動する信号線駆動部とを備えた表示装置の駆動方法であって、
    　前記双方向シフトレジスタのシフト方向を示すシフト方向指示信号を受け取るシフト方向指示信号受信ステップと、
    　各単位期間における前記双方向シフトレジスタのシフト動作の開始タイミングを示す信号として、前記双方向シフトレジスタのシフト方向が第１の方向となるように前記信号線駆動部を動作させる第１のシフト動作開始指示信号または前記双方向シフトレジスタのシフト方向が前記第１の方向とは逆方向である第２の方向となるように前記信号線駆動部を動作させる第２のシフト動作開始指示信号を生成するシフト動作開始指示信号生成ステップと
    を含み、
    　前記表示装置は、前記双方向シフトレジスタのシフト方向が前記第１の方向になっているときにおける、単位期間の開始時点から前記双方向シフトレジスタのシフト動作が開始されるべき時点までの期間の長さを示す第１の期間長データと、前記双方向シフトレジスタのシフト方向が前記第２の方向になっているときにおける、単位期間の開始時点から前記双方向シフトレジスタのシフト動作が開始されるべき時点までの期間の長さを示す第２の期間長データとを格納するレジスタ部を更に備え、
    　前記シフト動作開始指示信号生成ステップでは、前記シフト方向指示信号が前記第１の方向を示しているときには、前記第１の期間長データに基づき前記第１のシフト動作開始指示信号が生成され、前記シフト方向指示信号が前記第２の方向を示しているときには、前記第２の期間長データに基づき前記第２のシフト動作開始指示信号が生成されることを特徴とする、駆動方法。
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