WO2012043508A1 - 太陽電池及びその製造方法 - Google Patents

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edge
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井手　大輔
森上　光章
仁 坂田
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Sanyo Electric Co Ltd
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Sanyo Electric Co Ltd
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F10/00—Individual photovoltaic cells, e.g. solar cells
    • H10F10/10—Individual photovoltaic cells, e.g. solar cells having potential barriers
    • H10F10/14—Photovoltaic cells having only PN homojunction potential barriers
    • H10F10/146—Back-junction photovoltaic cells, e.g. having interdigitated base-emitter regions on the back side
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F77/00—Constructional details of devices covered by this subclass
    • H10F77/20—Electrodes
    • H10F77/206—Electrodes for devices having potential barriers
    • H10F77/211—Electrodes for devices having potential barriers for photovoltaic cells
    • H10F77/219—Arrangements for electrodes of back-contact photovoltaic cells
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/50—Photovoltaic [PV] energy
    • Y02E10/547—Monocrystalline silicon PV cells

Definitions

  • the present invention relates to a solar cell and a manufacturing method thereof.
  • Patent Document 1 proposes a so-called back junction type solar cell having a p-type region and an n-type region on the back side.
  • this back junction solar cell it is not always necessary to provide an electrode for collecting carriers on the light receiving surface. For this reason, in the back junction solar cell, the light receiving efficiency can be improved. Therefore, more improved conversion efficiency can be realized.
  • the p-type region and the n-type region are formed on the back surface with high definition. For this reason, when manufacturing a back junction solar cell, it is necessary to form the p-type region and the n-type region after accurately detecting the position of the semiconductor substrate.
  • a direction for detecting the position of the semiconductor substrate for example, by detecting the position of the end surface of the semiconductor substrate, by detecting the position of the semiconductor substrate, or by detecting the position of the alignment mark formed on the semiconductor substrate
  • a method for detecting the position of the semiconductor substrate may be used.
  • the method of detecting the position of the semiconductor substrate by detecting the position of the alignment mark formed on the semiconductor substrate is particularly useful because it can detect the position of the semiconductor substrate with high accuracy. .
  • alignment marks 101a to 101d are formed at the center of each of four edge portions as alignment marks used when inspecting a manufactured solar cell 100. Are listed. However, when alignment marks 101a to 101d are provided at the center of each of the four edge portions, there is a problem that the photoelectric conversion efficiency of the solar cell is lowered.
  • the solar cell according to the present invention includes a semiconductor substrate, a first electrode, and a second electrode.
  • the semiconductor substrate includes first and second edge portions facing each other.
  • the first electrode is provided on one main surface of the semiconductor substrate.
  • the first electrode includes a first portion located at the first edge portion, and a plurality of first linear portions extending from the first portion toward the second edge portion side.
  • Have The second electrode is provided on one main surface of the semiconductor substrate.
  • the second electrode includes a second portion located at the second edge, and a plurality of second linear portions extending from the second portion toward the first edge.
  • Have The semiconductor substrate has a mark on one main surface.
  • the manufacturing method of the solar cell according to the present invention includes first and second end edges facing each other, and a plurality of one end faces provided on one of the first and second end edges.
  • a semiconductor substrate having an alignment mark, a first portion provided on one main surface of the semiconductor substrate and positioned at the first edge, and a second edge from the first portion
  • a first electrode having a plurality of first linear portions extending toward the surface, and a second portion provided on one main surface of the semiconductor substrate and positioned at the second edge portion
  • a second electrode having a plurality of second linear portions extending from the second portion toward the first edge portion side.
  • the first and second electrodes are formed based on the positions of the semiconductor substrates detected by detecting the positions of the plurality of alignment marks.
  • a solar cell having improved photoelectric conversion efficiency can be provided.
  • FIG. 1 is a schematic plan view of a solar cell according to a first embodiment.
  • FIG. 2 is a schematic cross-sectional view taken along line II-II in FIG. 1 is a schematic plan view of a semiconductor substrate according to a first embodiment. It is a schematic plan view of the solar cell according to the second embodiment. It is a schematic plan view of a solar cell according to a third embodiment. It is schematic-drawing sectional drawing of the solar cell which concerns on 4th Embodiment. 2 is a schematic plan view of a solar cell described in Patent Document 1.
  • FIG. 1 is a schematic plan view of a solar cell according to a first embodiment.
  • FIG. 2 is a schematic cross-sectional view taken along line II-II in FIG. 1 is a schematic plan view of a semiconductor substrate according to a first embodiment. It is a schematic plan view of the solar cell according to the second embodiment. It is a schematic plan view of a solar cell according to a third embodiment. It is schematic-drawing sectional drawing of the solar
  • the solar cell 1 of this embodiment can also be used independently, when the solar cell 1 single-piece
  • the solar cell 1 includes a solar cell substrate 10.
  • the solar cell substrate 10 includes a semiconductor substrate 15, an n-type amorphous semiconductor layer 14n disposed in the first region of the back surface 15a of the semiconductor substrate 15, and a p-type amorphous semiconductor layer disposed on the second region. 14p.
  • the semiconductor substrate 15 is made of single crystal silicon.
  • the semiconductor substrate 15 has a rectangular shape with chamfered corners.
  • the semiconductor substrate 15 includes a pair of end edge portions 15A and 15B facing in the y direction (one direction) and a pair of ends facing in the x direction (other direction) orthogonal to the y direction. And an edge.
  • the semiconductor substrate 15 may have a quadrangular shape that does not have chamfered portions at corners.
  • the semiconductor substrate 15 has a back surface 15a and a light receiving surface 15b.
  • the semiconductor substrate 15 generates carriers by receiving light at the light receiving surface 15b.
  • the carriers are holes and electrons that are generated when light is absorbed by the semiconductor substrate 15.
  • the semiconductor substrate 15 is composed of a substrate made of a crystalline semiconductor having n-type or p-type conductivity.
  • Specific examples of the crystalline semiconductor include crystalline silicon such as single crystal silicon and polycrystalline silicon.
  • the semiconductor substrate 15 is formed of a substrate made of crystalline silicon having n-type conductivity.
  • the n-type amorphous semiconductor layer 14n is formed on the first region of the back surface 15a of the semiconductor substrate 15, and the p-type amorphous semiconductor layer 14p is formed on the second region of the back surface 15a of the semiconductor substrate 15. Yes.
  • each of the n-type amorphous semiconductor layer 14n and the p-type amorphous semiconductor layer 14p is formed in a comb shape.
  • the back surface 10a of the solar cell substrate 10 is constituted by the surface of the n-type amorphous semiconductor layer 14n and the p-type amorphous semiconductor layer 14p and the exposed portion of the back surface 15a.
  • the light receiving surface 10 b of the solar cell substrate 10 is constituted by the light receiving surface 15 b of the semiconductor substrate 15.
  • the light-receiving surface 10b of the solar cell substrate 10 can also be constituted by a light-receiving surface of a passivation layer or an antireflection layer formed on substantially the entire surface of the light-receiving surface 15b of the semiconductor substrate 15.
  • a semiconductor layer or a protective layer may be formed on the light receiving surface 15 b of the semiconductor substrate 15.
  • a protective layer having a function as a film may be laminated in this order.
  • the light receiving surface 10b of the solar cell substrate 10 is constituted by the surface of the protective layer.
  • the n-type amorphous semiconductor layer 14n is formed of n-type amorphous silicon containing hydrogen.
  • the p-type amorphous semiconductor layer 14p is formed of p-type amorphous silicon containing hydrogen.
  • the thicknesses of the p-type and n-type amorphous semiconductor layers 14p and 14n are not particularly limited, but can be, for example, about 20 to 500 mm.
  • an i-type amorphous semiconductor layer may be interposed between the semiconductor substrate 15 and the n-type amorphous semiconductor layer 14n and between the semiconductor substrate 15 and the p-type amorphous semiconductor layer 14p.
  • the i-type amorphous semiconductor layer is preferably composed of an i-type amorphous silicon layer containing hydrogen.
  • the thickness of the i-type amorphous silicon layer is preferably a thickness that does not substantially contribute to power generation, for example, about several to 250 inches.
  • a p-side electrode 17p is provided on the p-type amorphous semiconductor layer 14p.
  • an n-side electrode 17n is provided on the n-type amorphous semiconductor layer 14n.
  • Each of the p-side electrode 17p and the n-side electrode 17n is arranged at a predetermined interval so as not to be electrically short-circuited.
  • each of the p-side electrode 17p and the n-side electrode 17n has a comb-like shape.
  • the p-side electrode 17p has a p-side bus bar portion 17p1 and a plurality of p-side finger portions 17p2.
  • the p-side bus bar portion 17p1 is located at the edge portion 15A on the y1 side of the semiconductor substrate 15.
  • the p-side bus bar portion 17p1 is formed in a linear shape extending along the x direction.
  • the plurality of p-side finger portions 17p2 extend along the y direction from the p-side bus bar portion 17p1 toward the y2 side.
  • the n-side electrode 17n has an n-side bus bar portion 17n1 and a plurality of n-side finger portions 17n2.
  • the n-side bus bar portion 17n1 is located at the edge portion 15B on the y2 side of the semiconductor substrate 15.
  • the n-side bus bar portion 17n1 is formed in a linear shape extending along the x direction.
  • the plurality of n-side finger portions 17n2 extend along the y direction from the n-side bus bar portion 17n1 toward the y1 side.
  • the plurality of n-side finger portions 17n2 and the plurality of p-side finger portions 17p2 are alternately arranged in the x direction.
  • the n-side electrode 17n is an electrode that collects electrons that are majority carriers.
  • the p-side electrode 17p is an electrode that collects holes that are minority carriers.
  • each of the p-side electrode 17p and the n-side electrode 17n is not particularly limited.
  • Each of the p-side electrode 17p and the n-side electrode 17n can be formed of, for example, a metal such as Ag, Cu, Au, Pt, Al, Sn, or Pd or an alloy containing one or more of these metals.
  • the formation method of each of the p-side electrode 17p and the n-side electrode 17n is not particularly limited.
  • Each of the p-side electrode 17p and the n-side electrode 17n may be formed, for example, by applying a resin-type conductive paste containing a conductive filler made of metal, an alloy, or the like, or formed by plating. May be.
  • Each of the p-side electrode 17p and the n-side electrode 17n may be formed by a vapor deposition method, a sputtering method, or the like.
  • a plurality of alignment marks are provided on the back surface 15 a of the semiconductor substrate 15.
  • two alignment marks 12a and 12b are provided on the back surface 15a.
  • the alignment marks 12a and 12b are provided on one end edge of the end edges 15A and 15B.
  • the alignment marks 12a and 12b are not provided on the other edge portion.
  • the alignment marks 12a and 12b are provided on the edge portion 15B where the n-side bus bar portion 17n1 of the n-side electrode 17n that collects majority carriers is disposed. More specifically, the alignment marks 12a and 12b are formed below the n-side bus bar portion 17n1 at the end edge portion 15B.
  • each of the alignment marks 12a and 12b includes a recess formed on the back surface 15a of the semiconductor substrate 15 located in a portion hidden by the n-side bus bar portion 17n1.
  • This recess has a depth larger than the thickness of the n-type amorphous semiconductor layer 14n. That is, the alignment marks 12a and 12b provided on the back surface 15a of the semiconductor substrate 15 are formed when the n-type and p-type amorphous semiconductor layers 14n and 14p are formed, and the n-side electrode 17n and the p-side electrode 17p are formed. In addition, it is formed to a depth that can be confirmed from the outside.
  • the position of the semiconductor substrate 15 can be detected using the alignment marks 12a and 12b.
  • the alignment marks 12a and 12b may be visible after the n-side electrode 17n and the p-side electrode 17p are formed, or may not be visible.
  • the marks 12a and 12b are formed even after the electrodes are formed. Visible. In this case, the marks 12a and 12b can also be used as product information marks.
  • the alignment mark is not limited to the one composed only of the concave portion.
  • the alignment mark may include another layer formed on the back surface of the semiconductor substrate.
  • the planar shape of the alignment marks 12a and 12b is not particularly limited.
  • the alignment marks 12a and 12b may have a shape in which a plurality of line segments intersect such as a cross shape, for example, or may have a dot shape.
  • the alignment marks 12a and 12b may have a circular shape, or may have other shapes such as a triangular shape and a rectangular shape.
  • alignment marks 12 a and 12 b are formed on the back surface 15 a of the semiconductor substrate 15.
  • the method for forming the alignment marks 12a and 12b is not particularly limited.
  • the alignment marks 12a and 12b can be formed by removal processing by various methods such as laser irradiation, etching, or mechanical processing.
  • the n-type amorphous semiconductor layer 14n is formed on the first region of the back surface 15a, and the p-type amorphous semiconductor layer 14p is formed on the second region.
  • the n-type amorphous semiconductor layer 14n and the p-type amorphous semiconductor layer 14p can be formed by, for example, a CVD (Chemical Vapor Deposition) method.
  • the alignment marks 12a and 12b are detected using detection means such as an imaging device, and n is determined based on the detection position.
  • a type amorphous semiconductor layer 14n and a p type amorphous semiconductor layer 14p are formed. Therefore, the n-type amorphous semiconductor layer 14n and the p-type amorphous semiconductor layer 14p can be formed with high positional accuracy. Therefore, the interval between the n-type amorphous semiconductor layer 14n and the p-type amorphous semiconductor layer 14p can be reduced. Therefore, the solar cell 1 with higher photoelectric conversion efficiency can be manufactured.
  • n-side electrode 17n and a p-side electrode 17p are formed.
  • the n-side electrode 17n and the p-side electrode 17p can be formed by, for example, a thin film forming method such as a vacuum deposition method, a sputtering method, or a plating method, or a method using a conductive paste.
  • the step of forming the n-side electrode 17n and the p-side electrode 17p as in the step of forming the n-type amorphous semiconductor layer 14n and the p-type amorphous semiconductor layer 14p, detection means such as an imaging device is used. Then, the alignment marks 12a and 12b are detected, and the n-side electrode 17n and the p-side electrode 17p are formed based on the detected positions. For this reason, the n-side electrode 17n and the p-side electrode 17p can be formed with high positional accuracy. Therefore, the solar cell 1 with higher photoelectric conversion efficiency can be manufactured.
  • both the plurality of alignment marks 12a and 12b are formed on one of the edge portions 15A and 15B.
  • membrane formed on alignment mark 12a, 12b is the same. For this reason, detection errors of the alignment marks 12a and 12b due to the difference in the film surface are unlikely to occur, and highly accurate position detection is possible. Therefore, the n-side electrode 17n and the p-side electrode 17p can be formed with high positional accuracy. Therefore, the photoelectric conversion efficiency of the solar cell 1 can be increased.
  • both the alignment marks 12a and 12b are formed on one of the end edges 15A and 15B, so that the alignment mark of the end edge 15A and the alignment mark of the end edge 15B are different. I am letting. Specifically, the number of alignment marks is made different. And the edge part 15A and the edge part 15B can be identified by making the number of alignment marks different. For this reason, the orientation of the semiconductor substrate 15 can be easily determined. Therefore, it is possible to reduce misidentification of the orientation of the semiconductor substrate 15 in the manufacturing process of the solar cell. Such an effect can be obtained not only by the number of alignment marks but also by changing the shape, color, and the like.
  • the alignment marks 12a and 12b are provided on the edge 15B where the n-side electrode 17n is provided. Since the n-side electrode 17n is an electrode that collects electrons that are majority carriers, the edge portion 15B has a small influence on the collection of minority carriers that greatly affects the photoelectric conversion characteristics. For this reason, by forming the alignment marks 12a and 12b on the electrode side that collects majority carriers, the photoelectric conversion efficiency of the solar cell 1 is unlikely to decrease even when a structural defect occurs in the edge 15B. Accordingly, it is possible to effectively suppress a decrease in photoelectric conversion efficiency due to the formation of the alignment marks 12a and 12b on the semiconductor substrate 15.
  • the n-side bus bar portion 17n1 is formed on the region where the alignment marks 12a and 12b are formed. For this reason, the area
  • FIG. 4 is a schematic plan view of the solar cell according to the second embodiment.
  • the alignment marks 12a and 12b are provided under the n-side bus bar portion 17n1 .
  • the present invention is not limited to this configuration.
  • the alignment marks 12a and 12b may be formed in a region where the n-side electrode 17n and the p-side electrode 17p are not formed.
  • notches 18a and 18b are formed in the n-side bus bar portion 17n1
  • alignment marks 12a and 12b are formed in the notches 18a and 18b.
  • the p-type amorphous semiconductor layer 14p nor the n-type amorphous semiconductor layer 14n is formed on the alignment marks 12a and 12b. For this reason, the depth of the alignment marks 12a and 12b can be made shallow. Therefore, it is possible to effectively suppress the occurrence of structural defects in the semiconductor substrate 15.
  • FIG. 5 is a schematic plan view of a solar cell according to the third embodiment.
  • the mark is not limited to the alignment mark.
  • one product information mark 12c may be formed, or in addition to the alignment marks 12a and 12b of the first embodiment, a product information mark 12c may be formed. .
  • the product information mark 12c is a mark that can identify some information about the solar cell 1 such as the date of manufacture, the production line, the lot number, the type of semiconductor substrate used, the lot number, and the like.
  • the product information mark 12c may be, for example, an enumeration of numbers or a figure such as a barcode or a QR code (registered trademark).
  • FIG. 6 is a schematic cross-sectional view of a solar cell according to the fourth embodiment.
  • the present invention is not limited to this configuration.
  • a p-type dopant diffusion region 10 ap in which a p-type dopant is diffused and an n-type dopant diffusion region 10 an in which an n-type dopant is diffused are exposed on the surface.
  • the n-side electrode 17n and the p-side electrode 17p may be formed immediately above the semiconductor substrate 15 using the semiconductor substrate 15 that is formed.
  • the alignment marks 12a and 12b are used when forming the n-side electrode 17n and the p-side electrode 17p, and are also positioned when forming the p-type dopant diffusion region 10ap and the n-type dopant diffusion region 10an. Used as an indicator.

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Abstract

【課題】光電変換効率の高い太陽電池を提供する。 【解決手段】太陽電池１は、半導体基板１５と、第１の電極１７ｎと、第２の電極１７ｐとを備えている。半導体基板１５は、互いに対向している第１及び第２の端縁部１５Ａ，１５Ｂを含む。第１の電極１７ｎは、第１の端縁部１５Ｂに位置している第１の部分１７ｎ１と、複数の第１の線状部１７ｎ２とを有する。第２の電極１７ｐは、第２の端縁部１５Ａに位置している第２の部分１７ｐ１と、複数の第２の線状部１７ｐ２とを有する。半導体基板１５は、一の主面１５ａにマーク１２ａ、１２ｂを有する。マーク１２ａ、１２ｂは、第１及び第２の端縁部１５Ａ，１５Ｂの一方に形成されている。

Description

太陽電池及びその製造方法
　本発明は、太陽電池及びその製造方法に関する。
　近年、環境に対する負荷が小さなエネルギー源として、太陽電池が大いに注目されている。このため、太陽電池に関する研究開発が活発に行われている。なかでも、太陽電池の変換効率を如何に高めるかが重要な課題となってきている。従って、向上した変換効率を有する太陽電池やその製造方法の研究開発が特に盛んに行われている。
　変換効率が高い太陽電池としては、例えば下記の特許文献１などにおいて、裏面側にｐ型領域及びｎ型領域を有する所謂裏面接合型の太陽電池が提案されている。この裏面接合型の太陽電池では、キャリアを収集するための電極を受光面に設ける必要が必ずしもない。このため、裏面接合型の太陽電池では、光の受光効率を向上することができる。従って、より向上した変換効率を実現し得る。
特開２００５－２７７０５５号公報
　ところで、裏面接合型太陽電池は、裏面にｐ型領域及びｎ型領域が高精細に形成される。このため裏面接合型太陽電池の製造に際しては、半導体基板の位置を正確に検出した上でｐ型領域、ｎ型領域を形成する必要がある。
　半導体基板の位置を検出する方向としては、例えば、半導体基板の端面の位置を検出することにより、半導体基板の位置を検出する方法や、半導体基板に形成したアライメントマークの位置を検出することにより、半導体基板の位置を検出する方法などが挙げられる。なかでも、半導体基板に形成したアライメントマークの位置を検出することにより、半導体基板の位置を検出する方法は、半導体基板の位置を高精度に検出することができる方法であるため、特に有用である。
　半導体基板にアライメントマークを形成するに際しては、半導体基板のどの部位にアライメントマークを形成するかが大きな問題となる。例えば特許文献１には、図７に示すように、製造された太陽電池１００の検査時に用いるアライメントマークとして、４つの端縁部のそれぞれの中央部に、アライメントマーク１０１ａ～１０１ｄを形成することが記載されている。しかしながら、４つの端縁部のそれぞれの中央部にアライメントマーク１０１ａ～１０１ｄを設けた場合、太陽電池の光電変換効率が低くなるという問題がある。
　また、アライメントマーク以外のマークを半導体基板に形成する場合にも同様に、半導体基板のどの部位にマークを形成するかが問題となる。
　本発明に係る太陽電池は、半導体基板と、第１の電極と、第２の電極とを備えている。半導体基板は、互いに対向している第１及び第２の端縁部を含む。第１の電極は、半導体基板の一の主面上に設けられている。第１の電極は、第１の端縁部に位置している第１の部分と、第１の部分から第２の端縁部側に向かって延びている複数の第１の線状部とを有する。第２の電極は、半導体基板の一の主面上に設けられている。第２の電極は、第２の端縁部に位置している第２の部分と、第２の部分から第１の端縁部側に向かって延びている複数の第２の線状部とを有する。半導体基板は、一の主面にマークを有する。
　本発明に係る太陽電池の製造方法は、互いに対向している第１及び第２の端縁部を含み、一の主面において、第１及び第２の端縁部の一方に設けられた複数のアライメントマークを有する半導体基板と、半導体基板の一の主面上に設けられ、第１の端縁部に位置している第１の部分と、第１の部分から第２の端縁部側に向かって延びている複数の第１の線状部とを有する第１の電極と、半導体基板の一の主面上に設けられ、第２の端縁部に位置している第２の部分と、第２の部分から第１の端縁部側に向かって延びている複数の第２の線状部とを有する第２の電極とを備える太陽電池の製造方法に関する。本発明に係る太陽電池の製造方法では、複数のアライメントマークの位置を検出することにより検出した半導体基板の位置に基づいて第１及び第２の電極を形成する。
　本発明によれば、改善された光電変換効率を有する太陽電池を提供することができる。
第１の実施形態に係る太陽電池の略図的平面図である。 図１の線ＩＩ－ＩＩにおける略図的断面図である。 第１の実施形態における半導体基板の略図的平面図である。 第２の実施形態に係る太陽電池の略図的平面図である。 第３の実施形態に係る太陽電池の略図的平面図である。 第４の実施形態に係る太陽電池の略図的断面図である。 特許文献１に記載の太陽電池の略図的平面図である。
　（第１の実施形態）
　以下、本発明を実施した好ましい形態について、図１に示す太陽電池１を例に挙げて説明する。但し、太陽電池１は、単なる例示である。本発明に係る太陽電池及びその製造方法は、太陽電池１及びその製造方法に何ら限定されない。
　また、実施形態等において参照する各図面において、実質的に同一の機能を有する部材は同一の符号で参照することとする。また、実施形態等において参照する図面は、模式的に記載されたものである。図面に描画された物体の寸法の比率などは、現実の物体の寸法の比率などとは異なる場合がある。図面相互間においても、物体の寸法比率等が異なる場合がある。具体的な物体の寸法比率等は、以下の説明を参酌して判断されるべきである。
　なお、本実施形態の太陽電池１は、単独で用いることもできるが、太陽電池１単体では、十分に大きな出力が得られない場合は、太陽電池１は、複数の太陽電池１が配線材により接続された太陽電池モジュールとして利用されることもある。
　図１及び図２に示されるように、太陽電池１は、太陽電池基板１０を備えている。太陽電池基板１０は、半導体基板１５と、半導体基板１５の裏面１５ａの第１領域に配されたｎ型非晶質半導体層１４ｎと、第２領域上に配されたｐ型非晶質半導体層１４ｐとを備えている。
　本実施形態では、半導体基板１５は単結晶シリコンからなる。半導体基板１５は、角部が面取り状である矩形状である。このため、半導体基板１５は、ｙ方向（一の方向）に対向している一対の端縁部１５Ａ，１５Ｂと、ｙ方向に直交するｘ方向（他の方向）に対向している一対の端縁部とを有している。なお、半導体基板１５は、角部に面取り部を有さない四角形状の形状を有していてもよい。
　半導体基板１５は、裏面１５ａと、受光面１５ｂとを有する。半導体基板１５は、受光面１５ｂにおいて、光を受光することによってキャリアを生成する。ここで、キャリアとは、光が半導体基板１５に吸収されることにより生成される正孔及び電子のことである。半導体基板１５は、ｎ型またはｐ型の導電型を有する結晶性半導体からなる基板により構成されている。結晶性半導体の具体例としては、例えば、単結晶シリコン、多結晶シリコンなどの結晶シリコンが挙げられる。以下、本実施形態では、半導体基板１５が、ｎ型の導電性を有する結晶シリコンからなる基板により構成されている場合について説明する。
　ｎ型非晶質半導体層１４ｎは、半導体基板１５の裏面１５ａの第１領域上に形成され、ｐ型非晶質半導体層１４ｐは、半導体基板１５の裏面１５ａの第２領域上に形成されている。例えば、ｎ型非晶質半導体層１４ｎとｐ型非晶質半導体層１４ｐとのそれぞれは、くし歯状に形成されている。これらｎ型非晶質半導体層１４ｎ及びｐ型非晶質半導体層１４ｐの表面と、裏面１５ａの露出部とによって、太陽電池基板１０の裏面１０ａが構成されている。一方、太陽電池基板１０の受光面１０ｂは、半導体基板１５の受光面１５ｂによって構成されている。なお、太陽電池基板１０の受光面１０ｂは、半導体基板１５の受光面１５ｂの略全面上に形成されたパッシベーション層または反射防止層の受光面によって構成することもできる。
　例えば、半導体基板１５の受光面１５ｂの上に、半導体層や保護層などが形成されていてもよい。例えば、受光面１５ｂの上に、実質的に発電に寄与しない程度の厚みのｉ型非晶質半導体層と、半導体基板１５と同じ導電型であるｎ型の非晶質半導体層と、反射抑制膜としての機能を兼ね備えた保護層とをこの順番で積層してもよい。その場合は、太陽電池基板１０の受光面１０ｂは、保護層の表面により構成されることとなる。
　本実施形態において、ｎ型非晶質半導体層１４ｎは、水素を含むｎ型のアモルファスシリコンにより形成されている。一方、ｐ型非晶質半導体層１４ｐは、水素を含むｐ型のアモルファスシリコンにより形成されている。ｐ型及びｎ型非晶質半導体層１４ｐ、１４ｎのそれぞれの厚みは、特に限定されないが、例えば、２０Å～５００Å程度とすることができる。
　なお、半導体基板１５とｎ型非晶質半導体層１４ｎとの間、及び半導体基板１５とｐ型非晶質半導体層１４ｐとの間のそれぞれに、ｉ型非晶質半導体層を介在させてもよい。この場合、ｉ型非晶質半導体層は、水素を含むｉ型のアモルファスシリコン層により構成されていることが好ましい。ｉ型のアモルファスシリコン層の厚みは、例えば数Å～２５０Å程度の、発電に実質的に寄与しない程度の厚みであることが好ましい。
　図２に示されるように、ｐ型非晶質半導体層１４ｐの上には、ｐ側電極１７ｐが設けられている。一方、ｎ型非晶質半導体層１４ｎの上には、ｎ側電極１７ｎが設けられている。
　ｐ側電極１７ｐ及びｎ側電極１７ｎのそれぞれは、電気的に短絡しないよう互いに所定の間隔を隔てて配されている。例えば、ｐ側電極１７ｐ及びｎ側電極１７ｎのそれぞれは、くし歯状の形状にされている。ｐ側電極１７ｐは、ｐ側バスバー部１７ｐ１と、複数のｐ側フィンガー部１７ｐ２とを有する。ｐ側バスバー部１７ｐ１は、半導体基板１５のｙ１側の端縁部１５Ａに位置している。ｐ側バスバー部１７ｐ１は、ｘ方向に沿って延びる線状に形成されている。複数のｐ側フィンガー部１７ｐ２は、ｐ側バスバー部１７ｐ１から、ｙ２側に向かって、ｙ方向に沿って延びている。
　ｎ側電極１７ｎは、ｎ側バスバー部１７ｎ１と、複数のｎ側フィンガー部１７ｎ２とを有する。ｎ側バスバー部１７ｎ１は、半導体基板１５のｙ２側の端縁部１５Ｂに位置している。ｎ側バスバー部１７ｎ１は、ｘ方向に沿って延びる線状に形成されている。複数のｎ側フィンガー部１７ｎ２は、ｎ側バスバー部１７ｎ１から、ｙ１側に向かって、ｙ方向に沿って延びている。複数のｎ側フィンガー部１７ｎ２と複数のｐ側フィンガー部１７ｐ２とは、ｘ方向において交互に配列されている。
　上述の通り、本実施形態では、半導体基板１５がｎ型であるため、ｎ側電極１７ｎが、多数キャリアである電子を収集する電極である。一方、ｐ側電極１７ｐが、少数キャリアである正孔を収集する電極である。
　ｐ側電極１７ｐ及びｎ側電極１７ｎのそれぞれの材質は特に限定されない。ｐ側電極１７ｐ及びｎ側電極１７ｎのそれぞれは、例えば、Ａｇ，Ｃｕ，Ａｕ，Ｐｔ，Ａｌ，Ｓｎ，Ｐｄなどの金属やそれらの金属の一種以上を含む合金により形成することができる。ｐ側電極１７ｐ及びｎ側電極１７ｎのそれぞれの形成方法も特に限定されない。ｐ側電極１７ｐ及びｎ側電極１７ｎのそれぞれは、例えば、金属や合金などからなる導電性フィラーを含む樹脂型の導電性ペーストを塗布することにより形成されていてもよいし、めっきにより形成されていてもよい。また、ｐ側電極１７ｐ及びｎ側電極１７ｎのそれぞれは、蒸着法やスパッタ法等によって形成されていてもよい。
　本実施形態において、図３に示されるように、半導体基板１５の裏面１５ａには、複数のアライメントマークが設けられている。具体的には、裏面１５ａには、２つのアライメントマーク１２ａ、１２ｂが設けられている。アライメントマーク１２ａ、１２ｂは、端縁部１５Ａ及び１５Ｂのうちの一方の端縁部に設けられている。アライメントマーク１２ａ、１２ｂは、他方の端縁部には設けられていない。具体的には、本実施形態では、アライメントマーク１２ａ、１２ｂは、多数キャリアを収集するｎ側電極１７ｎのｎ側バスバー部１７ｎ１が配置されている端縁部１５Ｂに設けられている。より具体的には、アライメントマーク１２ａ、１２ｂは、端縁部１５Ｂにおいて、ｎ側バスバー部１７ｎ１の下に形成されている。
　本実施形態においては、アライメントマーク１２ａ、１２ｂのそれぞれは、ｎ側バスバー部１７ｎ１に隠れる部分に位置する半導体基板１５の裏面１５ａに形成された凹部を含む。この凹部は、ｎ型非晶質半導体層１４ｎの厚みよりも大きな深さを有する。すなわち、半導体基板１５の裏面１５ａに設けられているアライメントマーク１２ａ、１２ｂは、ｎ型及びｐ型非晶質半導体層１４ｎ、１４ｐが形成され、ｎ側電極１７ｎ及びｐ側電極１７ｐを形成する際にも外部から確認可能な深さに形成されている。このため、ｎ側電極１７ｎ及びｐ側電極１７ｐの形成に際しても、アライメントマーク１２ａ、１２ｂを用いて半導体基板１５の位置を検出することができる。なお、アライメントマーク１２ａ、１２ｂは、ｎ側電極１７ｎ及びｐ側電極１７ｐ形成後において視認可能であってもよいし、視認不能であってもよい。マーク１２ａ，１２ｂに含まれる凹部の深さを、その上に積層される層全体の厚み、例えば非晶質半導体層及び電極の合計厚みより大きくすることで、電極形成後もマーク１２ａ，１２ｂが視認可能となる。この場合、マーク１２ａ，１２ｂは、製品情報マークとしても使用することができる。
　本発明において、アライメントマークは、凹部のみからなるものに限定されない。例えば、アライメントマークは、半導体基板の裏面の上に形成された他の層を含んでいても良い。
　アライメントマーク１２ａ、１２ｂの平面形状は、特に限定されない。アライメントマーク１２ａ、１２ｂは、例えば、十文字状等の、複数の線分が交差した形状を有していてもよいし、ドット状の形状を有していてもよい。或いは、アライメントマーク１２ａ、１２ｂは、円形状の形状を有していてもよいし、三角形状、矩形状等他の形状を有していてもよい。
　次に、太陽電池１の製造方法の一例について説明する。
　まず、半導体基板１５の裏面１５ａにアライメントマーク１２ａ、１２ｂを形成する。アライメントマーク１２ａ、１２ｂの形成方法は、特に限定されない。アライメントマーク１２ａ、１２ｂは、例えば、レーザーの照射や、エッチング或いは機械的加工など種々の方法による除去加工により形成することができる。
　次に、裏面１５ａの第１領域上にｎ型非晶質半導体層１４ｎを形成し、第２領域上にｐ型非晶質半導体層１４ｐを形成する。ｎ型非晶質半導体層１４ｎ及びｐ型非晶質半導体層１４ｐは、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法などにより形成することができる。
　このｎ型非晶質半導体層１４ｎ及びｐ型非晶質半導体層１４ｐを形成する工程においては、撮像装置などの検出手段を用いてアライメントマーク１２ａ、１２ｂを検出し、その検出位置に基づいてｎ型非晶質半導体層１４ｎ及びｐ型非晶質半導体層１４ｐを形成する。このため、ｎ型非晶質半導体層１４ｎ及びｐ型非晶質半導体層１４ｐを高い位置精度で形成することができる。よって、ｎ型非晶質半導体層１４ｎとｐ型非晶質半導体層１４ｐとの間の間隔を小さくすることができる。従って、光電変換効率がより高い太陽電池１の製造が可能となる。
　次に、ｎ側電極１７ｎ及びｐ側電極１７ｐを形成する。ｎ側電極１７ｎ及びｐ側電極１７ｐは、例えば、真空蒸着法、スパッタリング法、めっき法などの薄膜形成方法や、導電性ペーストを用いた方法などにより形成することができる。
　このｎ側電極１７ｎ及びｐ側電極１７ｐを形成する工程においても、ｎ型非晶質半導体層１４ｎ及びｐ型非晶質半導体層１４ｐを形成する工程と同様に、撮像装置などの検出手段を用いてアライメントマーク１２ａ、１２ｂを検出し、その検出位置に基づいてｎ側電極１７ｎ及びｐ側電極１７ｐを形成する。このため、ｎ側電極１７ｎ及びｐ側電極１７ｐを高い位置精度で形成することができる。従って、光電変換効率がより高い太陽電池１の製造が可能となる。
　以上説明したように、本実施形態では、複数のアライメントマーク１２ａ、１２ｂの両方を端縁部１５Ａ，１５Ｂのうちの一方に形成している。同じ端縁部の場合、アライメントマーク１２ａ、１２ｂの上に形成される膜の構成は同じである。このため、膜面の相違に起因するアライメントマーク１２ａ、１２ｂの検出誤差は生じにくく、高精度な位置検出が可能となる。よって、ｎ側電極１７ｎ及びｐ側電極１７ｐを高い位置精度で形成することができる。従って、太陽電池１の光電変換効率を高めることができる。
　また、本実施形態は、複数のアライメントマーク１２ａ、１２ｂの両方を端縁部１５Ａ，１５Ｂのうちの一方に形成することで、端縁部１５Ａのアライメンマークと端縁部１５Ｂのアライメントマークを相違させている。具体的にはアライメントマークの数を相違させている。そして、アライメントマークの数を相違させることで、端縁部１５Ａと端縁部１５Ｂとを識別可能としている。このため、半導体基板１５の向きの判別が容易となる。従って、太陽電池の製造工程における半導体基板１５の向き判別ミスを少なくすることができる。尚、このような効果は、アライメントマークの数だけでなく、形状、色等を変えることによっても得ることができる。
　また、本実施形態では、ｎ側電極１７ｎが設けられている端縁部１５Ｂにアライメントマーク１２ａ、１２ｂが設けられている。ｎ側電極１７ｎは、多数キャリアである電子を収集する電極であるため、端縁部１５Ｂは、光電変換特性に大きな影響を与える少数キャリアの収集に与える影響が小さい。このため、多数キャリアを収集する電極側にアライメントマーク１２ａ、１２ｂを形成することによって、端縁部１５Ｂに構造欠陥が生じた場合であっても、太陽電池１の光電変換効率が低下しにくい。従って、半導体基板１５にアライメントマーク１２ａ、１２ｂを形成することによる光電変換効率の低下を効果的に抑制することができる。
　また、本実施形態では、アライメントマーク１２ａ、１２ｂが形成されている領域の上に、ｎ側バスバー部１７ｎ１が形成されている。このため、キャリアの収集可能な領域が広い。従って、より高い光電変換効率を実現することができる。
　なお、さらに高い光電変換効率を得る観点からは、形成するアライメントマークの数量を１つにすることが好ましい。しかしながら、この場合は、半導体基板の位置を二次元的に確定することが困難となる。半導体基板１５の位置を二次元的に正確に検出できるようにする観点からは、本実施形態のように、アライメントマークを複数設けることが好ましい。
　以下、本発明を実施した好ましい形態の他の例について説明する。なお、以下の説明において、上記第１の実施形態と実質的に共通の機能を有する部材を共通の符号で参照し、説明を省略する。
　（第２の実施形態）
　図４は、第２の実施形態に係る太陽電池の略図的平面図である。
　上記第１の実施形態では、アライメントマーク１２ａ、１２ｂがｎ側バスバー部１７ｎ１の下に設けられている例について説明した。但し、本発明は、この構成に限定されない。例えば、図４に示されるように、アライメントマーク１２ａ、１２ｂは、ｎ側電極１７ｎ及びｐ側電極１７ｐが形成されていない領域に形成されていてもよい。
　具体的には、本実施形態では、ｎ側バスバー部１７ｎ１に切欠部１８ａ、１８ｂが形成されており、その切欠部１８ａ、１８ｂにアライメントマーク１２ａ、１２ｂが形成されている。アライメントマーク１２ａ、１２ｂの上には、ｐ型非晶質半導体層１４ｐ及びｎ型非晶質半導体層１４ｎも形成されていない。このため、アライメントマーク１２ａ、１２ｂの深さを浅くすることができる。従って、半導体基板１５に構造欠陥が生じることを効果的に抑制することができる。
　（第３の実施形態）
　図５は、第３の実施形態に係る太陽電池の略図的平面図である。
　上記第１の実施形態では、複数のアライメントマーク１２ａ、１２ｂを形成する例について説明した。但し、本発明において、マークは、アライメントマークに限定されない。例えば、図５に示されるように、一つの製品情報マーク１２ｃを形成してもよいし、上記第１の実施形態のアライメントマーク１２ａ、１２ｂに加えて、製品情報マーク１２ｃを形成してもよい。
　なお、製品情報マーク１２ｃとは、製造年月日、製造ライン、ロット番号、使用した半導体基板の種類、ロット番号などの太陽電池１に関する何らかの情報が識別可能なマークである。製品情報マーク１２ｃは、例えば、数字の羅列であってもよいし、バーコードやＱＲコード（登録商標）などの図形であってもよい。
　（第４の実施形態）
　図６は、第４の実施形態に係る太陽電池の略図的断面図である。
　上記第１の実施形態では、太陽電池基板１０が、半導体基板１５と、ｎ型非晶質半導体層１４ｎと、ｐ型非晶質半導体層１４ｐとにより構成されている例について説明した。但し、本発明は、この構成に限定されない。例えば、図６に示すように、ｐ型のドーパントが拡散しているｐ型ドーパント拡散領域１０ａｐと、ｎ型のドーパントが拡散しているｎ型ドーパント拡散領域１０ａｎとが表面に露出するように形成されている半導体基板１５を用い、半導体基板１５の直上にｎ側電極１７ｎとｐ側電極１７ｐとを形成してもよい。この場合は、アライメントマーク１２ａ、１２ｂは、ｎ側電極１７ｎ及びｐ側電極１７ｐの形成の際に用いられると共に、ｐ型ドーパント拡散領域１０ａｐ及びｎ型ドーパント拡散領域１０ａｎの形成の際にも位置決めの指標として用いられる。
１…太陽電池
１０…太陽電池基板
１０ａｎ…ｎ型ドーパント拡散領域
１０ａｐ…ｐ型ドーパント拡散領域
１２ａ、１２ｂ…アライメントマーク
１２ｃ…製品情報マーク
１４ｎ…ｎ型非晶質半導体層
１４ｐ…ｐ型非晶質半導体層
１５…半導体基板
１５Ａ，１５Ｂ…端縁部
１５ａ…半導体基板の裏面
１５ｂ…半導体基板の受光面
１７ｎ…ｎ側電極
１７ｐ…ｐ側電極
１７ｎ１…ｎ側バスバー部
１７ｐ１…ｐ側バスバー部
１７ｎ２…ｎ側フィンガー部
１７ｐ２…ｐ側フィンガー部

Claims (13)

  1. 　互いに対向する第１の端縁部及び第２の端縁部を含む半導体基板と、
    　前記半導体基板の一の主面上に設けられ、前記第１の端縁部に位置している第１の部分と、前記第１の部分から前記第２の端縁部側に向かって延びている複数の第１の線状部とを有する第１の電極と、
    　前記半導体基板の前記一の主面上に設けられ、前記第２の端縁部に位置している第２の部分と、前記第２の部分から前記第１の端縁部側に向かって延びている複数の第２の線状部とを有する第２の電極と、
    を備え、
    　前記半導体基板は、前記一の主面にマークを有する、
    　太陽電池。
  2. 　請求項１の太陽電池であって、
    　前記マークは、前記半導体基板に設けられた凹部を含む。
  3. 　請求項１または２に記載の太陽電池であって、
    　前記マークは、前記第１の端縁部及び第２の端縁部の一方に設けられている。
  4. 　請求項１～３のいずれか一項に記載の太陽電池であって、
    　前記第１の電極は、多数キャリアを収集する電極であり、
    　前記第２の電極は、少数キャリアを収集する電極であり、
    　前記マークは、前記第１の端縁部に形成されている。
  5. 　請求項１～４のいずれか一項に記載の太陽電池であって、
    　前記マークは、アライメントマークを含む。
  6. 　請求項１～４のいずれか一項に記載の太陽電池であって、
    　前記マークは、製品情報マークを含む。
  7. 　請求項１～６のいずれか一項に記載の太陽電池であって、
    　前記マークは、第１または第２の端縁部の、前記第１または第２の部分が設けられている部分以外の部分に形成されている。
  8. 　請求項１～６のいずれか一項に記載の太陽電池であって、
    　前記マークは、前記第１または第２の部分の下に形成されている。
  9. 　請求項１～８のいずれか一項に記載の太陽電池であって、
    　前記半導体基板と前記第１の電極との間に配された、第１の導電型を有する第１の半導体層と、
    　前記半導体基板と前記第２の電極との間に配された、第２の導電型を有する第２の半導体層と、を備える。
  10. 　請求項９に記載の太陽電池であって、
    　前記マークは、前記第１及び第２の半導体層のうちの一方の半導体層の下に配されており、当該一方の半導体層の厚みよりも深い凹部を含む。
  11. 　請求項１～８のいずれか一項に記載の太陽電池であって、
    　前記半導体基板は、前記一の主面に露出しているｐ型ドーパント拡散領域及びｎ型ドーパント拡散領域とを有し、
    　前記第１の電極が、前記ｐ型ドーパント拡散領域及び前記ｎ型ドーパント拡散領域のうちの一方の上に設けられ、
    　前記第２の電極が、前記ｐ型ドーパント拡散領域及び前記ｎ型ドーパント拡散領域のうちの他方の上に設けられている。
  12. 　互いに対向する第１の端縁部及び第２の端縁部を含む半導体基板の一の主面に、アライメントマークを形成する工程と、
    　前記半導体基板の前記一の主面上に、前記第１の端縁部に位置している第１の部分と、前記第１の部分から前記第２の端縁部側に向かって延びている複数の第１の線状部とを有する第１の電極を形成する工程と、
    　前記半導体基板の前記一の主面上に、前記第２の端縁部に位置している第２の部分と、前記第２の部分から前記第１の端縁部側に向かって延びている複数の第２の線状部とを有する第２の電極を形成する工程と、を含み、
    　前記アライメントマークの位置を検出することにより検出した前記半導体基板の位置に基づいて、前記第１及び第２の電極を形成する、太陽電池の製造方法。
  13. 　請求項１２に記載の太陽電池の製造方法であって、
    　前記アライメントマークを、前記第１の端縁部及び第２の端縁部の一方の端縁部に形成する。
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