WO2012006797A1 - 一种彩色lcos显示芯片及其驱动控制方法 - Google Patents

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rgb
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代永平
董续怀
范伟
范义
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深圳市力伟数码技术有限公司
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Definitions

  • the invention relates to a display chip, in particular to a color LCOS (Liquid Crystal On Silicon) display chip and a driving control method thereof.
  • LCOS Liquid Crystal On Silicon
  • the display driving circuit of the existing color LCOS display adopts an IC (Integrated Circuit) chip of various types of functions, mainly including an image decoding chip, a display driving signal control chip, and a configuration.
  • IC Integrated Circuit
  • the single chip chip, the display driver amplifier op amp module, the multi-power module and the passive configuration electronic components, etc., the circuit structure of the chips is relatively complicated, thereby causing the whole machine cost is too high, the whole machine power consumption is high and the whole machine space The size is large; and, when the video signal nonlinear correction chip and the display drive signal control chip are used, the power consumption of the whole machine is also increased.
  • the present invention provides a color
  • a color LCOS display chip comprising: a 0V power supply finishing circuit and a ground pad connected to the 0V power supply finishing circuit, RGBCRed-Green-Blue, red-green-blue) input register And an RGB data input pad connected to the RGB input register, a nonlinear correction table code finder, a decoder, a multipotential generator, and a reference potential pad connected to the multipotential generator, serial a two-wire circuit and a serial line pad connected to the serial two-wire circuit, a clock buffer, and an RGB clock pad connected to the clock buffer, an RGB synchronous clock generator, a line synchronous clock generator, a field a synchronous clock generator, a charge pump, a 3.3V power supply circuit, and a 3.3V power pad, a state machine scheduler, and an RGB display execution circuit connected to the 3.3V power supply circuit;
  • the clock buffer, the RGB synchronous clock generator, the line synchronous clock generator, the field synchronous clock generator, the charge pump, the 3.3V power supply sorting circuit, and the state machine scheduler And the RGB display execution circuit is connected;
  • the 3.3V power supply finishing circuit is respectively connected to the RGB input register, the nonlinear correction table code finder, the decoder, and the 3.3V power supply line a multi-potential generator, the serial two-wire circuit, the clock buffer, the RGB sync a clock generator, the line sync clock generator, the field sync clock generator, the charge pump, the state machine scheduler, and the RGB display execution circuit are connected;
  • the charge pump is respectively passed through a 15V power line Connected to the multi-potential generator, the RGB display execution circuit;
  • the state machine scheduler outputs data to the
  • the RGB display execution circuit comprises: an RGB display pixel array circuit, a column RGB serial shift register, a column RGB two-stage parallel reset register, a column RGB parallel reset level shifter, a column RGB parallel reset digital-to-analog converter, Serial row shift register, parallel row reset level shifter, and parallel row signal output driver;
  • the column RGB serial shift register, the column RGB two-stage parallel reset register, the serial row shift register are respectively connected to the 0V power line and the 3.3V power line;
  • the RGB parallel a reset level shifter, the column RGB parallel reset digital-to-analog converter, the parallel row reset level shifter, and the parallel row signal output driver are respectively connected to the 0V power line and the 15V power line,
  • the column RGB serial shift register receives data from the line clock line, the RGB synchronous clock line, and simultaneously transmits data through the column serial shift bus Go to the column RGB two-stage parallel reset register;
  • the column RGB two-stage parallel reset register receives data transmitted from the RGB corrected display data line, and simultaneously transfers data to the port through the column register bus RGB parallel reset level shifter;
  • the RGB parallel reset level shifter transmits data to the column RGB parallel reset digital-to-analog converter through a column control bus, the column RGB parallel reset digital-to-analog converter passes RGB analog number An
  • the RGB display pixel array circuit comprises: RGB cells having a number of rows of not less than 2 rows, a column number of not less than 2 columns, a total number of not less than 2x2, and no more than 2 parallel digital addressing
  • the digital address bus composed of lines and each group of the RGB analog data output bus composed of one R analog signal line, one G analog signal line, and one B analog signal line and not less than two groups
  • the RGB unit is respectively connected to the digital addressing line, the R analog signal line, the G analog signal line, the B analog signal line, and the 15V power line.
  • the RGB unit includes: a reflected red R (Red) electrode, a reflected green G (Green) electrode, a reflected blue B (Blue) electrode, and a connection to the reflection through an R electrode connection a red light R electrode connected to the reflective green light G electrode through a G electrode wire, connected to the reflected blue light B electrode through a B electrode wire, and respectively connected to the R analog signal line and the G analog signal line
  • the addressing unit circuit includes: an addressing PMOS source, an addressing PMOS gate, an addressing PMOS drain electrode, an addressing PMOS transistor formed by addressing the PMOS back electrode, and a storage PMOS source, a storage PMOS gate, and a memory.
  • a storage PMOS transistor formed by a PMOS drain and a storage PMOS back electrode, the address PMOS gate being connected to the digital addressing line, the addressed PMOS back electrode, the storage PMOS source, and the storage PMOS drain a pole and the storage PMOS back electrode are respectively connected to the 15V power line;
  • the address PMOS source is connected to an analog signal input line, and the address PMOS drain electrode and the storage PMOS gate are respectively connected to an electrode output line.
  • the electrode output line is connected to the R electrode connection; when the analog signal input line is connected to the G analog signal line, the electrode output line Connected to the G electrode connection; when the analog signal input line is connected to the B analog signal line, the electrode output line is connected to the B electrode connection.
  • a driving control method for a color LCOS display chip comprising the steps of:
  • the state machine scheduler starts the charge pump to output 15V voltage to the 15V power line, starts the 0V power supply finishing circuit, outputs 0V voltage to the 0V power line, starts the 3.3V power supply finishing circuit, outputs 3.3V voltage to the 3.3V power line, and starts.
  • the clock buffer outputs a clock signal to the clock line, and the multi-potential generator is started to output a reference reference to the multi-potential reference power line. a potential, start serial two-wire circuit that receives data input from the serial line pad;
  • the serial two-wire circuit determines whether the read addressing code is consistent with the address code of the chip, and if yes, the matching is valid, performing step (5), if not, the matching is invalid, and the step is re-executed (3) );
  • the state machine scheduler starts the RGB input register to read the RGB video data from the RGB data input pad, starts the non-linear correction table code finder, transmits the RGB correction data to the RGB correction display data line, and starts the decoder. And inputting a voltage code value to the decoder, starting an RGB synchronous clock generator output RGB synchronous clock, starting a line synchronous clock generator output line synchronous clock, and starting a field synchronous clock generator output field synchronous clock;
  • step (9) determining whether the serial line shift register reads a falling edge of the field synchronous clock during reading of a high level of the line synchronous clock, and if so, using the line synchronous clock as a period
  • the first row of digital addressing lines begins to output pulses line by line until the synchronization is again valid; if not, step (7) is re-executed, and the serial line shift register continues to read in the field synchronization clock;
  • step (10) determining whether the column RGB serial shift register reads a falling edge of the line synchronous clock during reading of a high level of the RGB synchronous clock, and if so, using the RGB synchronous clock as a period
  • the analog signal is output column by column from the first column of RGB analog signal lines until the synchronization is valid again; if not, step (8) is re-executed, and the column RGB serial shift register reads the line synchronization clock.
  • the color LCOS display chip and the driving control method provided by the invention eliminate the high-cost special chip such as the video signal nonlinear correction chip and the display driving signal control chip used in the conventional control driving circuit; on the other hand, on a chip Multi-system integration is completed, saving the PCB board required by the multi-system chip combination, thereby greatly saving production cost; and reducing the weight and space volume of the control driving circuit due to the reduction in the number of integrated circuit chips and the saving of the PCB board And avoiding the use of nonlinear correction chip, display drive signal control chip to reduce the power consumption of the whole machine; due to the use of the state machine scheduler as the core for the digital signal processing module, this can be based on the nonlinear characteristics of all liquid crystal materials
  • the versatility of the chip is enhanced by appropriately modifying the voltage code value to obtain the optimal nonlinear correction performance.
  • FIG. 1 is a block diagram showing the structure of a color LCOS display chip provided by the present invention
  • RGB display execution circuit provided by the present invention
  • RGB display pixel array circuit provided by the present invention
  • RGB unit 4 is a structural block diagram of an RGB unit provided by the present invention.
  • FIG. 5 is a structural block diagram of an addressing unit circuit provided by the present invention.
  • Figure 6 is a flow chart of a drive control method provided by the present invention.
  • the present invention provides a color LCOS display chip.
  • the color LCOS display chip includes: 0V power supply finishing circuit 1 And a ground pad 15 connected to the 0V power supply circuit 1, an RGB input register 2, and an RGB data input pad 16 connected to the RGB input register 2, a nonlinear correction table code finder 3, and a decoder 4.
  • 0V power supply circuit 1 through 0V power line 35 and RGB input register 2, nonlinear correction table code finder 3, decoder 4, multipotential generator 5, serial two-wire circuit 6, clock buffer 7 , RGB synchronous clock generator 8, line synchronous clock generator 9, field synchronous clock generator 10, charge pump 11, 3.3V power supply finishing circuit 12, state machine scheduler 13 and RGB display execution circuit 14 are connected; 3.3V power supply
  • the sorting circuit 12 passes through the 3.3V power line 36 and the RGB input register 2, the nonlinear correction table code finder 3, the decoder 4, the multipotential generator 5, the serial two-wire circuit 6, and the clock buffer 7, respectively.
  • the RGB synchronous clock generator 8, the line synchronous clock generator 9, the field synchronous clock generator 10, the charge pump 11, the state machine scheduler 13, and the RGB display execution circuit 14 are connected; the charge pump 11 is connected to the 15V power supply line 34, respectively.
  • the potential generator 5 and the RGB display execution circuit 14 are connected; the state machine scheduler 13 outputs data to the RGB input register 2 through the video input state control line 2, and outputs data to the nonlinear correction table through the lookup table status line 25, respectively.
  • Code finder 3. Output data to the decoder 4 through the decoder status line 26, output or receive data from the serial two-wire circuit 6 through the serial status line 28, and receive data output from the RGB synchronous clock generator 8 through the RGB sync line 30.
  • the RGB display execution circuit 14 is effective by the row drive active line 37 and the column drive, respectively.
  • Line 38 receives the data output from the state machine scheduler 13, receives the data output from the line sync clock generator 9 through the line clock line 22, receives the data output from the RGB sync clock generator 8 through the RGB sync clock line 23, and passes RGB.
  • the corrected display data line 24 receives the data output from the nonlinear correction table code finder 3, is connected to the multi-potential generator 5 through the multi-potential reference power supply line 27, and receives the output from the field-synchronized clock generator 10 through the field clock line 33.
  • the RGB display execution circuit 14 includes an RGB display pixel array circuit 51, a column RGB serial shift register 52, a column RGB two-stage parallel reset register 53, and a column RGB parallel reset level shifter. 54, column RGB parallel reset digital-to-analog converter 55, serial row shift register 56, parallel row reset level shifter 57 and parallel row signal output driver 58;
  • the column RGB serial shift register 52, the column RGB two-stage parallel reset register 53, and the serial row shift register 56 are respectively connected to the 0V power line 35 and the 3.3V power line 36; the RGB parallel reset level shifter 54, The column RGB parallel reset digital-to-analog converter 55, the parallel row reset level shifter 57, and the parallel row signal output driver 58 are connected to the 0V power supply line 35 and the 15V power supply line 34, respectively, and the RGB display pixel array circuit 51 and the 15V power supply line 34 are connected.
  • the column RGB serial shift register 52 receives data transmitted from the row clock line 22, the column drive active line 37, and the RGB synchronous clock line 23, and simultaneously transfers data to the column RGB two-stage through the column serial shift bus 61.
  • column RGB two-stage parallel reset register 53 receives data from RGB corrected display data line 24, and simultaneously transfers data to column RGB parallel reset level shift through column register bus 62
  • the column RGB parallel reset level shifter 54 transmits data to the column RGB parallel reset digital-to-analog converter 55 through the column control bus 63, and the column RGB parallel reset digital-to-analog converter 55 passes the RGB mode.
  • the data output bus 64 transfers the data to the RGB display pixel array circuit 51; the column RGB parallel reset digital-to-analog converter 55 is connected to the multi-potential reference power supply line 27; the serial line shift register 56 receives the slave line clock line 22, and the row drive is effective.
  • the data is transferred to the parallel line signal output driver 58, and the parallel line signal output driver 58 transmits the data to the RGB display pixel array circuit 51 via the digital address bus 67.
  • the RGB display pixel array circuit 51 includes: RGB cells 72 having a number of rows of not less than 2 rows, a column number of not less than 2 columns, a total number of not less than 2x2, and not less than A digital addressing bus 67 consisting of two parallel digital addressing lines 71 and each group consisting of an R analog signal line 73, a G analog signal line 74, and a B analog signal line 75
  • RGB analog data output bus 64 formed by the two groups, the digital address line 71 and the R analog signal line 73, the G analog signal line 74, and the B analog signal line 75
  • the RGB unit 72 is connected to the digital homing
  • the RGB unit 72 includes: a reflected red light R electrode 76, a reflected green light G electrode 77, a reflected blue light B electrode 78, and connected to the reflected red light R electrode 76 through the R electrode connection 79, through the G electrode.
  • the connection 80 is connected to the reflected green G electrode 77
  • the B electrode connection 81 is connected to the reflected blue B electrode 78
  • the total is connected to the R analog signal line 73, the G analog signal line 74, and the B analog signal line 75, respectively.
  • the address unit circuit 82 is connected to the 15V power supply line 34 and the digital address line 71, respectively, and the reflected red light R electrode 76, the reflected green light G electrode 77, and the reflected blue light B electrode 78 are insulated from each other.
  • the address unit circuit 82 includes: an address PMOS transistor 91 composed of an address PMOS source 95, an address PMOS gate 96, an address PMOS drain electrode 97, and an address PMOS back electrode, and A memory PMOS transistor 92 is formed which stores a PMOS source 86, a storage PMOS gate 83, a storage PMOS drain 84 and a storage PMOS back electrode 85.
  • the address PMOS gate 96 is connected to the digital addressing line 71 to address the PMOS back electrode 98.
  • the storage PMOS source 86, the storage PMOS drain 84 and the storage PMOS back electrode 85 are respectively connected to the 15V power supply line 34; the address PMOS source 95 is connected to the analog signal input line 93, the address PMOS drain electrode 97 and the storage PMOS gate The poles 83 are connected to the electrode output lines 94, respectively.
  • the electrode output line 94 is connected to the R electrode line 79; when the analog signal input line 93 is connected to the G analog signal line 74, the electrode output line 94 is connected to the G The electrode connection line 80; when the analog signal input line 93 is connected to the B analog signal line 75, the electrode output line 94 is connected to the B electrode connection line 81.
  • the embodiment of the present invention provides a color LCOS display chip.
  • the video signal nonlinear correction chip used in the conventional control driving circuit and the display driving signal control are discarded.
  • High-cost dedicated chip such as chip; on the other hand, multi-system integration is completed on one chip, which saves PCB board required by multi-system chip combination, thereby greatly saving production cost; and due to the reduction of the number of integrated circuit chips and PCB
  • the board saves the weight and space volume of the control drive circuit; and the power consumption of the whole machine is reduced by avoiding the use of the nonlinear correction chip and the display drive signal control chip; the digital signal processing is adopted as the core of the state machine scheduler
  • the module in this way, according to the nonlinear characteristics of all liquid crystal materials, the voltage coding value is appropriately modified to obtain the optimal nonlinear correction performance, thereby enhancing the versatility of the chip.
  • the state machine scheduler 13 When the ground pad 15 is turned on, the 3.3V power supply pad 20 is turned on by the 3.3V power supply, and the reference potential pad 17 is turned on the reference power supply, that is, after the color LCOS display chip is powered on, the state machine scheduler 13 is started first. Then, the state machine scheduler 13 starts the charge pump 11 to output 15V voltage to the 15V power line 34, starts the 0V power supply sorting circuit 1 to output 0V voltage to the 0V power supply line 35, and starts the 3.3V power supply sorting circuit 12 to output to the 3.3V power supply line 36.
  • the startup clock buffer 7 outputs a clock signal to the clock line 29, activates the multi-potential generator 5 to output the reference reference potential to the multi-potential reference power supply line 27, and activates the serial two-wire circuit 6 to follow the I 2 C communication protocol.
  • Serial line pad 18 inputs data. After the serial two-wire circuit 6 starts operating, the internal register starting with the addressing code is first read from the serial line pad 18.
  • the read addressing code is consistent with the address code of the chip, and if so, continuing to receive the data input from the serial line pad 18, and writing the valid signal back to the state scheduler 13, a circuit that causes it to be connected to the state scheduler 13; if not, the internal register configuration word beginning with the addressing code is read back from the serial line pad 18 until a valid signal occurs; the state machine scheduler 13 slave serial state After the line 28 reads the valid signal, the RGB input register 2 is started to read the RGB video data from the RGB data input pad 16, and the non-linear correction table code finder 3 is started to transmit the RGB correction data to the RGB correction display data line to start decoding.
  • the controller 4 inputs the voltage code value to the decoder 4, so that the decoder 4 outputs the decode selection data to the decode output line 38, activates the RGB sync clock generator 8 to output the RGB sync clock, and starts the line sync clock generator 9 output.
  • the line sync clock, the start field sync clock generator 10 outputs the field sync clock, and the serial line shift register 56 is started to read the line sync clock and the field sync clock, and the RGB serial shift register is started.
  • the device 52 reads in the RGB synchronous clock and the line synchronous clock; the serial line shift register 56 reads the line synchronous clock and the field synchronous clock to determine whether the falling edge of the field synchronous clock is read during reading of the line synchronous clock high level, and if so, Then, the pulse is outputted row by row from the first row of digital addressing lines in a row synchronous clock cycle until the synchronization is valid again; if not, the serial row shift register 56 continues to read the new field synchronous clock; RGB serial shift The register 52 reads the RGB synchronous clock and the line synchronous clock to determine whether the falling edge of the line synchronous clock is read during the reading of the RGB synchronous clock high level, and if so, the RGB synchronous signal line from the first column of the RGB analog signal line.
  • the analog signal is outputted column by column, and the input is started from the first column of RGB analog signal lines until the synchronization is valid again.
  • Not less than 2 digital address lines receive an address pulse in sequence during a field sync clock cycle, and the interval time of each address pulse is equal to the line sync clock period; not less than 2 groups in one line clock period
  • the RGB analog signal lines sequentially transmit a set of RGB analog signals, and the interval time of each group of RGB analog signals is equal to the RGB synchronous clock period.
  • the addressing PMOS gate 96 of the addressing PMOS transistor 91 controls the addressing PMOS source 95 to communicate with the addressed PMOS drain 97, and the analog signal on the analog signal line 93 is directly transmitted to
  • the storage PMOS gate 83 of the storage PMOS transistor 92 is stored, and an electric field is applied to the reflected red R electrode 76 (or the reflected green G electrode 77 or the reflected blue B electrode 78) through the electrode output line 94;
  • the address PMOS gate 96 of the address PMOS transistor 91 controls the address PMOS source 95 to be disconnected from the address PMOS drain, and the charge stored in the memory PMOS gate 83 of the memory PMOS transistor 92 is maintained. Any interference continues to exert an electric field effect on the reflected red R electrode 76 (or the reflected green G electrode 77 or the reflected blue B electrode 78) through the electrode output line 94.
  • Embodiment 2 In order to reduce the overall machine cost, reduce the power consumption of the whole machine, and reduce the size of the whole machine space, the present invention provides a driving control method for a color LCOS display chip. Referring to FIG. 6, the method includes the following steps:
  • the ground pad 15 is turned on the ground, while the 3.3V power pad 20 is turned on the 3.3V power supply, and the reference potential pad 17 is turned on the reference power, the state machine scheduler 13 is started;
  • the state machine scheduler 13 starts the charge pump 11 to output 15V voltage to the 15V power supply line 34, starts the 0V power supply sorting circuit 1 and outputs 0V voltage to the 0V power supply line 35, and starts the 3.3V power supply sorting circuit 12 to output 3.3 to the 3.3V power supply line 36.
  • Serial two-wire circuit 6 reads in the internal register configuration word starting with the addressing code from the serial line pad 18;
  • Serial two-wire circuit 6 determines whether the read addressing code is consistent with the address code of the chip, if yes, the match is valid, step 105 is performed, if not, the match is invalid, and step 103 is re-executed;
  • the state machine scheduler 13 starts the RGB input register 2 to read the RGB video data from the RGB data input pad 16, and starts the non-linear correction table.
  • the code finder 3 transmits the RGB correction data to the RGB corrected display data line, and starts decoding.
  • the purpose of the state machine scheduler 13 initiating the decoder 4 and inputting the voltage coded value to the decoder 4 is to cause the decoder 4 to output the decoded selection data to the decode output line 40.
  • Start serial line shift register 56 reads in line sync clock and field sync clock;
  • step 106, step 107 and step 108 are performed simultaneously.
  • Step 110 Determine whether the column RGB serial shift register 52 reads the falling edge of the line synchronous clock during reading the high level of the RGB synchronous clock, and if so, starts from the first column of the RGB analog signal line with the RGB synchronous clock as a cycle. The analog signal is output column by column until the synchronization is valid again; if not, step 108 is re-executed, and the column RGB serial shift register 52 reads the line synchronization clock.
  • the embodiments of the present invention provide a driving control method for a color LCOS display chip.
  • the overall machine cost is reduced, the power consumption of the whole machine is reduced, and the size of the whole machine space is reduced.

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Abstract

提供了一种彩色LCOS显示芯片及其驱动控制方法，涉及显示芯片领域。通过对显示芯片的结构设计和驱动控制方法，摒弃了常规控制驱动电路中使用的视频信号非线性校正芯片、显示驱动信号控制芯片等高成本专用芯片；并且在一块芯片上完成了多系统集成，节省了多系统芯片组合所需要的PCB板，从而大幅度节约了生产成本；由于集成电路芯片数量的减少以及PCB板的节省，降低了控制驱动电路的重量和空间体积；由于避免使用非线性校正芯片、显示驱动信号控制芯片使得整机功耗降低；采用了以状态机调度器为核心的数字信号处理模块，可以根据所有液晶材料的非线性特征不同，适当修改电压编码值得到最优非线性校正性能，增强了本芯片的通用性。

Description

一种彩色 LCOS显示芯片及其驱动控制方法 技术领域
本发明涉及一种显示芯片， 特别涉及一种彩色 LCOS (Liquid Crystal On Silicon, 硅基 液晶） 显示芯片及其驱动控制方法。
背景技术
近年来迅速崛起的便携移动通讯及无线显示产品对彩色 LCOS显示器的需求量日趋增 大， 彩色 LCOS显示器固有的优点决定了移动显示产品的发展前景。 现有的彩色 LCOS显 示器的显示驱动电路为了实现更为多样和绚丽的功能， 采用了多种类型功能的 IC(Integrated Circuit, 集成电路)芯片， 主要有图像解码芯片、 显示驱动信号控制芯片、 配 置单片机芯片、 显示驱动功放运放模块、 多电源模块和无源配置电子元器件等， 该些芯片 的电路结构较为复杂， 由此导致整机成本过高、整机功耗较高和整机空间尺寸庞大； 并且， 当使用视频信号非线性校正芯片、 显示驱动信号控制芯片时， 也会增加整机的功耗。
发明内容
为了降低整机成本、 降低整机功耗、 减少整机空间的尺寸， 本发明提供了一种彩色
LCOS显示芯片及其驱动控制方法。
一种彩色 LCOS显示芯片， 所述彩色 LCOS显示芯片包括： 0V电源整理电路以及连 接到所述 0V电源整理电路的地线焊盘、 RGBCRed-Green-Blue, 红-绿 -蓝)输入暂存器以及 连接到所述 RGB输入暂存器的 RGB数据输入焊盘、 非线性校正表码查找器、 译码器、 多 电位发生器以及连接到所述多电位发生器的参考电位焊盘、 串行双线电路以及连接到所述 串行双线电路的串行线焊盘、 时钟缓冲器以及连接到所述时钟缓冲器的 RGB 时钟焊盘、 RGB 同步时钟发生器、 行同步时钟发生器、 场同步时钟发生器、 电荷泵、 3.3V 电源整理 电路以及连接到所述 3.3V电源整理电路的 3.3V电源焊盘、 状态机调度器和 RGB显示执 行电路；
所述 0V电源整理电路通过 0V电源线分别与所述 RGB输入暂存器、 所述非线性校正 表码查找器、 所述译码器、 所述多电位发生器、 所述串行双线电路、 所述时钟缓冲器、 所 述 RGB同步时钟发生器、 所述行同步时钟发生器、 所述场同步时钟发生器、 所述电荷泵、 所述 3.3V电源整理电路、所述状态机调度器和所述 RGB显示执行电路相连接； 所述 3.3V 电源整理电路通过 3.3V电源线分别与所述 RGB输入暂存器、所述非线性校正表码查找器、 所述译码器、 所述多电位发生器、 所述串行双线电路、 所述时钟缓冲器、 所述 RGB 同步 时钟发生器、 所述行同步时钟发生器、 所述场同步时钟发生器、 所述电荷泵、 所述状态机 调度器和所述 RGB显示执行电路相连接； 所述电荷泵通过 15V电源线分别与所述多电位 发生器、 所述 RGB显示执行电路相连接； 所述状态机调度器分别通过视频输入状态控制 线输出数据到所述 RGB输入暂存器、 通过查表器状态线输出数据到所述非线性校正表码 查找器、 通过译码器状态线输出数据到所述译码器、 通过串行状态线从所述串行双线电路 输出或接收数据、 通过 RGB同步线接收所述 RGB同步时钟发生器输出的数据、 通过行同 步状态控制线输出数据到所述行同步时钟发生器、 通过场同步状态控制线输出数据到所述 场同步时钟发生器； 所述 RGB显示执行电路分别通过行驱动有效线以及列驱动有效线接 收从所述状态机调度器输出的数据、 通过行时钟线接收从所述行同步时钟发生器输出的数 据、 通过 RGB同步时钟线接收从所述 RGB同步时钟发生器输出的数据、 通过 RGB校正 显示数据线接收从所述非线性校正表码查找器输出的数据、 通过多电位基准电源线与所述 多电位发生器相连接、通过场时钟线接收从所述场同步时钟发生器输出的数据； 所述 RGB 输入暂存器通过 RGB数据线输出数据到所述非线性校正表码查找器； 所述译码器通过译 码输出线输出数据到所述多电位发生器； 所述时钟缓冲器通过时钟线分别输出数据到所述 RGB同步时钟发生器、 所述行同步时钟发生器和所述场同步时钟发生器。
所述 RGB显示执行电路包括： RGB显示像素阵列电路、列 RGB串行移位寄存器、列 RGB双级并行复位暂存器、 列 RGB并行复位电平位移器、 列 RGB并行复位数模转换器、 串行行移位寄存器、 并行行复位电平移位器和并行行信号输出驱动器；
所述列 RGB串行移位寄存器、 所述列 RGB双级并行复位暂存器、 所述串行行移位寄 存器分别连接到所述 0V电源线和所述 3.3V电源线； 所述 RGB并行复位电平位移器、 所 述列 RGB并行复位数模转换器、 所述并行行复位电平移位器、 所述并行行信号输出驱动 器分别连接到所述 0V电源线和所述 15V电源线，所述 RGB显示像素阵列电路和所述 15V 电源线连接； 所述列 RGB串行移位寄存器接收从行时钟线、 RGB同步时钟线传来的数据， 并同时通过列串行移位总线将数据传送到所述列 RGB双级并行复位暂存器； 所述列 RGB 双级并行复位暂存器接收从 RGB校正显示数据线传来的数据， 并同时通过列暂存器总线 将数据传送到所述 RGB并行复位电平位移器； 所述 RGB并行复位电平位移器通过列控制 总线将数据传送到所述列 RGB并行复位数模转换器， 所述列 RGB并行复位数模转换器通 过 RGB模拟数据输出总线将数据传送到所述 RGB显示像素阵列电路； 所述列 RGB并行 复位数模转换器连接到多电位基准电源线； 所述串行行移位寄存器接收从所述行时钟线、 所述场时钟线传来的数据， 并同时通过串行移位总线将数据传送到所述并行行复位电平移 位器， 所述并行行复位电平移位器通过行暂存总线将数据传送到所述并行行信号输出驱动 器， 所述并行行信号输出驱动器通过数字寻址总线将数据传送到所述 RGB显示像素阵列 电路。
所述 RGB显示像素阵列电路包括： 行数目为不少于 2行、 列数目为不少于 2列、 总 数目为不少于 2x2个的 RGB单元和由不少于 2根并行的数字寻址线组成的所述数字寻址 总线及每组由一根 R模拟信号线、 一根 G模拟信号线、 一根 B模拟信号线组成的且不少 于 2组构成的所述 RGB模拟数据输出总线， 所述 RGB单元分别连接到所述数字寻址线、 所述 R模拟信号线、 所述 G模拟信号线、 所述 B模拟信号线和所述 15V电源线。
所述 RGB单元包括： 反射红光 R (Red, 红色） 电极、 反射绿光 G (Green, 绿色） 电极、 反射蓝光 B (Blue, 蓝色） 电极， 以及通过 R电极连线连接到所述反射红光 R电极、 通过 G电极连线连接到所述反射绿光 G电极、 通过 B电极连线连接到所述反射蓝光 B电 极、 且分别与所述 R模拟信号线、 所述 G模拟信号线以及所述 B模拟信号线相连通的三 个寻址单元电路； 所述寻址单元电路分别与所述 15V电源线、 所述数字寻址线相连接， 且 所述反射红光 R电极、 所述反射绿光 G电极和所述反射蓝光 B电极之间相互绝缘。
所述寻址单元电路包括： 寻址 PMOS源极、 寻址 PMOS栅极、 寻址 PMOS漏电极、 寻址 PMOS背极构成的寻址 PMOS管和由存储 PMOS源极、存储 PMOS栅极、存储 PMOS 漏极和存储 PMOS背极构成的存储 PMOS管， 所述寻址 PMOS栅极连接到所述数字寻址 线，所述寻址 PMOS背极、所述存储 PMOS源极、所述存储 PMOS漏极和所述存储 PMOS 背极分别连接到所述 15V电源线；所述寻址 PMOS源极连接到模拟信号输入线，所述寻址 PMOS漏电极和所述存储 PMOS栅极分别连接到电极输出线。
当所述模拟信号输入线连接所述 R模拟信号线时，所述电极输出线连接到所述 R电极 连； 当所述模拟信号输入线连接所述 G模拟信号线时，所述电极输出线连接到所述 G电极 连线； 当所述模拟信号输入线连接所述 B模拟信号线时， 所述电极输出线连接到所述 B电 极连线。
一种用于彩色 LCOS显示芯片的驱动控制方法， 所述方法包括以下步骤：
(1)地线焊盘接通地线、 同时 3.3V电源焊盘接通 3.3V电源、 参考电位焊盘接通参考电 源后， 启动状态机调度器；
(2)所述状态机调度器启动电荷泵向 15V电源线输出 15V电压、启动 0V电源整理电路 向 0V电源线输出 0V电压、 启动 3.3V电源整理电路向 3.3V电源线输出 3.3V电压、 启动 时钟缓冲器向时钟线输出时钟信号、 启动多电位发生器向多电位基准电源线输出基准参考 电位、 启动串行双线电路接收从串行线焊盘输入的数据；
(3)串行双线电路从所述串行线焊盘读入以寻址代码开头的内部寄存器配置字；
(4)所述串行双线电路判断读入的寻址代码是否与芯片的地址代码一致， 如果是， 则匹 配有效， 执行步骤 (5)， 如果否， 则匹配无效， 重新执行步骤 (3);
(5)接收从所述串行线焊盘输入的数据， 并将有效信号写入所述状态机调度器， 启动和 所述状态机调度器相连的电路；
(6)所述状态机调度器启动 RGB输入暂存器从 RGB数据输入焊盘读入 RGB视频数据、 启动非线性校正表码查找器向 RGB校正显示数据线传输 RGB校正数据、启动译码器并向 所述译码器输入电压编码值、 启动 RGB同步时钟发生器输出 RGB同步时钟、 启动行同步 时钟发生器输出行同步时钟和启动场同步时钟发生器输出场同步时钟；
(7)启动串行行移位寄存器读入所述行同步时钟和所述场同步时钟；
(8)启动列 RGB串行移位寄存器读入所述 RGB同步时钟和所述行同步时钟；
(9)判断所述串行行移位寄存器在读入所述行同步时钟的高电平期间是否读到所述场 同步时钟的下降沿， 如果是， 则以所述行同步时钟为周期从首行数字寻址线开始逐行输出 脉冲， 直到再次同步有效； 如果否， 重新执行步骤 (7)， 所述串行行移位寄存器继续读入所 述场同步时钟；
(10)判断所述列 RGB串行移位寄存器在读入所述 RGB同步时钟的高电平期间是否读 到所述行同步时钟的下降沿， 如果是， 则以所述 RGB同步时钟为周期从首列 RGB模拟信 号线开始逐列输出模拟信号， 直到再次同步有效； 如果否， 重新执行步骤 (8)， 所述列 RGB 串行移位寄存器读入所述行同步时钟。 本发明提供的技术方案的有益效果是：
通过本发明提供的彩色 LCOS显示芯片和驱动控制方法， 一方面摒弃了常规控制驱动 电路中使用的视频信号非线性校正芯片、 显示驱动信号控制芯片等高成本专用芯片； 另一 方面在一块芯片上完成了多系统集成，节省了多系统芯片组合所需要的 PCB板， 从而大幅 度节约了生产成本； 并且由于集成电路芯片数量的减少以及 PCB板的节省， 降低了控制驱 动电路的重量和空间体积； 并且由于避免使用非线性校正芯片、 显示驱动信号控制芯片使 得整机功耗降低； 由于采用了以状态机调度器为核心作数字信号处理模块， 这样就可以根 据所有液晶材料的非线性特征不同， 通过适当修改电压编码值得到最优非线性校正性能， 从而增强了本芯片的通用性。
附图的简要说明 图 1是本发明提供的彩色 LCOS显示芯片的结构框图；
图 2是本发明提供的 RGB显示执行电路的结构框图；
图 3是本发明提供的 RGB显示像素阵列电路的结构框图；
图 4是本发明提供的 RGB单元的结构框图；
图 5是本发明提供的寻址单元电路的结构框图；
图 6是本发明提供的驱动控制方法的流程图。
附图中， 各标号所代表的部件列表如下-
1： 0V电源整理电路； 2: RGB输入暂存器； 3 : 非线性校正表码查找器； 4: 译码器； 5： 多电位发生器； 6: 串行双线电路； Ί 时钟缓冲器； 8: RGB同步时钟发生器； 9: 行 同步时钟发生器； 10: 场同步时钟发生器； 11 : 电荷泵； 12: 3.3V电源整理电路； 13 : 状 态机调度器； 14: RGB显示执行电路； 15 : 地线焊盘； 16: RGB数据输入焊盘； 17: 参 考电位焊盘； 18: 串行线焊盘； 19: RGB 时钟焊盘； 20: 3.3V 电源焊盘； 21 : 视频输入 状态控制线； 22: 行时钟线； 23 : RGB 同步时钟线； 24: RGB校正显示数据线； 25 : 查 表器状态线； 26: 译码器状态线； 27: 多电位基准电源线； 28: 串行状态线； 29: 时钟线； 30： RGB同步线； 31 : 行同步状态控制线； 32: 场同步状态控制线； 33 : 场时钟线； 34: 15V电源线； 35 : 0V电源线； 36: 3.3V电源线； 37: 列驱动有效线 ； 38: 行驱动有效线； 39： RGB数据线； 40: 译码输出线； 51 : RGB显示像素阵列电路； 52: 列 RGB串行移位 寄存器； 53 : 列 RGB双级并行复位暂存器； 54: 列 RGB 并行复位电平位移器； 55 : 列 RGB并行复位数模转换器； 56: 串行行移位寄存器； 57: 并行行复位电平移位器； 58: 并 行行信号输出驱动器； 61 : 列串行移位总线； 62: 列暂存器总线； 63 : 列控制总线； 64: RGB模拟数据输出总线； 65 : 行串行移位总线； 66: 行暂存总线； 67: 寻址驱动输出总线； 71： 数字寻址线； 72: RGB单元； 73 : R模拟信号线； 74: G模拟信号线； 75 : B模拟信 号线； 76: 反射红光 R电极； 77: 反射绿光 G电极； 78: 反射蓝光 B电极； 79: R电极连 线； 80: G电极连线； 81 : B电极连线； 82: 寻址单元电路 ； 83存储 PMOS栅极； 84: 存储 PMOS漏极； 85存储 PMOS背极； 86: 存储 PMOS源极； 91 : 寻址 PMOS管； 92: 存储 PMOS管； 93 : 模拟信号输入线； 94: 电极输出线； 95 : 寻址 PMOS源极； 96: 寻址 PMOS栅极； 97: 寻址 PMOS漏电极； 98: 寻址 PMOS背极。
本发明的实施方式
为使本发明的目的、 技术方案和优点更加清楚， 下面将结合附图对本发明实施方式作 进一步地详细描述。 实施例 1 为了降低整机成本、 降低整机功耗、 减少整机空间的尺寸， 本发明提供了 一种彩色 LCOS显示芯片， 参见图 1， 该彩色 LCOS显示芯片， 包括： 0V电源整理电路 1 以及连接到 0V电源整理电路 1的地线焊盘 15、 RGB输入暂存器 2以及连接到 RGB输入 暂存器 2的 RGB数据输入焊盘 16、 非线性校正表码查找器 3、 译码器 4、 多电位发生器 5 以及连接到多电位发生器 5的参考电位焊盘 17、串行双线电路 6以及连接到串行双线电路 6的串行线焊盘 18、 时钟缓冲器 7以及连接到时钟缓冲器 7的 RGB时钟焊盘 19、 RGB同 步时钟发生器 8、 行同步时钟发生器 9、 场同步时钟发生器 10、 电荷泵 11、 3.3V电源整理 电路 12以及连接到 3.3V电源整理电路 12的 3.3V电源焊盘、 状态机调度器 13和 RGB显 示执行电路 14;
0V电源整理电路 1通过 0V电源线 35分别与 RGB输入暂存器 2、 非线性校正表码查 找器 3、 译码器 4、 多电位发生器 5、 串行双线电路 6、 时钟缓冲器 7、 RGB同步时钟发生 器 8、 行同步时钟发生器 9、 场同步时钟发生器 10、 电荷泵 11、 3.3V电源整理电路 12、 状 态机调度器 13和 RGB显示执行电路 14相连接； 3.3V电源整理电路 12通过 3.3V电源线 36分别与 RGB输入暂存器 2、 非线性校正表码查找器 3、 译码器 4、 多电位发生器 5、 串 行双线电路 6、 时钟缓冲器 7、 RGB同步时钟发生器 8、 行同步时钟发生器 9、 场同步时钟 发生器 10、 电荷泵 11、 状态机调度器 13和 RGB显示执行电路 14相连接； 电荷泵 11通 过 15V电源线 34分别与多电位发生器 5、 RGB显示执行电路 14相连接； 状态机调度器 13分别通过视频输入状态控制线 21输出数据到 RGB输入暂存器 2、通过查表器状态线 25 输出数据到非线性校正表码查找器 3、 通过译码器状态线 26输出数据到译码器 4、 通过串 行状态线 28从串行双线电路 6输出或接收数据、通过 RGB同步线 30接收 RGB同步时钟 发生器 8输出的数据、通过行同步状态控制线 31输出数据到行同步时钟发生器 9、通过场 同步状态控制线 32输出数据到场同步时钟发生器 10; RGB显示执行电路 14分别通过行 驱动有效线 37以及列驱动有效线 38接收从状态机调度器 13输出的数据、 通过行时钟线 22接收从行同步时钟发生器 9输出的数据、 通过 RGB同步时钟线 23接收从 RGB同步时 钟发生器 8输出的数据、 通过 RGB校正显示数据线 24接收从非线性校正表码查找器 3输 出的数据、 通过多电位基准电源线 27与多电位发生器 5相连接、 通过场时钟线 33接收从 场同步时钟发生器 10输出的数据； RGB输入暂存器 2通过 RGB数据线 39输出数据到非 线性校正表码查找器 3; 译码器 4通过译码输出线 40输出数据到多电位发生器 5; 时钟缓 冲器 7通过时钟线 29分别输出数据到 RGB同步时钟发生器 8、 行同步时钟发生器 9、 场 同步时钟发生器 10。 参见图 2， 进一步地， RGB显示执行电路 14， 包括有 RGB显示像素阵列电路 51、 列 RGB串行移位寄存器 52、 列 RGB双级并行复位暂存器 53、 列 RGB并行复位电平位移器 54、 列 RGB并行复位数模转换器 55、 串行行移位寄存器 56、 并行行复位电平移位器 57 和并行行信号输出驱动器 58;
列 RGB串行移位寄存器 52、 列 RGB双级并行复位暂存器 53、 串行行移位寄存器 56 分别连接到 0V电源线 35和 3.3V电源线 36; RGB并行复位电平位移器 54、 列 RGB并行 复位数模转换器 55、 并行行复位电平移位器 57和并行行信号输出驱动器 58分别连接到 0V电源线 35和 15V电源线 34， RGB显示像素阵列电路 51和 15V电源线 34连接；列 RGB 串行移位寄存器 52接收从行时钟线 22、列驱动有效线 37和 RGB同步时钟线 23传来的数 据，并同时通过列串行移位总线 61将数据传送到列 RGB双级并行复位暂存器 53 ;列 RGB 双级并行复位暂存器 53接收从 RGB校正显示数据线 24传来的数据， 并同时通过列暂存 器总线 62将数据传送到列 RGB并行复位电平位移器 54; 列 RGB并行复位电平位移器 54 通过列控制总线 63将数据传送到列 RGB并行复位数模转换器 55， 而列 RGB并行复位数 模转换器 55通过 RGB模拟数据输出总线 64将数据传送到 RGB显示像素阵列电路 51 ;列 RGB并行复位数模转换器 55连接到多电位基准电源线 27; 串行行移位寄存器 56接收从 行时钟线 22、 行驱动有效线 38、 场时钟线 33传来的数据， 并同时通过串行移位总线 65 将数据传送到并行行复位电平移位器 57，并行行复位电平移位器 57通过行暂存总线 66将 数据传送到并行行信号输出驱动器 58，并行行信号输出驱动器 58通过数字寻址总线 67将 数据传送到 RGB显示像素阵列电路 51。
参见图 3， 进一步地， RGB显示像素阵列电路 51包括： 行数目为不少于 2行、 列数 目为不少于 2列、 总数目为不少于 2x2个的 RGB单元 72和由不少于 2根并行的数字寻址 线 71组成的数字寻址总线 67和每组由一根 R模拟信号线 73、 一根 G模拟信号线 74、 一 根 B模拟信号线 75所构成的且共计不少于 2组所构成的 RGB模拟数据输出总线 64，数字 寻址线 71与 R模拟信号线 73、 G模拟信号线 74、 B模拟信号线 75之间没有连接关系； RGB单元 72分别连接到数字寻址线 71、 R模拟信号线 73、 G模拟信号线 74、 B模拟信号 线 75和 15V电源线 34。
参见图 4， 进一步地， RGB单元 72包括： 反射红光 R电极 76、 反射绿光 G电极 77、 反射蓝光 B电极 78以及通过 R电极连线 79连接到反射红光 R电极 76、 通过 G电极连线 80连接到反射绿光 G电极 77、 通过 B电极连线 81连接到反射蓝光 B电极 78， 及分别与 R模拟信号线 73、 G模拟信号线 74以及 B模拟信号线 75相连通的共计三个寻址单元电路 82； 寻址单元电路 82分别与 15V电源线 34、数字寻址线 71相连接， 反射红光 R电极 76、 反射绿光 G电极 77和反射蓝光 B电极 78之间相互绝缘。
参见图 5， 进一步地， 寻址单元电路 82包括： 由寻址 PMOS源极 95、 寻址 PMOS栅 极 96、 寻址 PMOS漏电极 97和寻址 PMOS背极构成的寻址 PMOS管 91和由存储 PMOS 源极 86、存储 PMOS栅极 83、存储 PMOS漏极 84和存储 PMOS背极 85构成的存储 PMOS 管 92， 寻址 PMOS栅极 96连接到数字寻址线 71， 寻址 PMOS背极 98、 存储 PMOS源极 86、 存储 PMOS漏极 84和存储 PMOS背极 85分别连接到 15V电源线 34; 寻址 PMOS源 极 95连接到模拟信号输入线 93，寻址 PMOS漏电极 97和存储 PMOS栅极 83分别连接到 电极输出线 94。
进一步地， 当模拟信号输入线 93连接 R模拟信号线 73时， 电极输出线 94连接到 R 电极连线 79; 当模拟信号输入线 93连接 G模拟信号线 74时， 电极输出线 94连接到 G电 极连线 80; 当模拟信号输入线 93连接 B模拟信号线 75时， 电极输出线 94连接到 B电极 连线 81。
综上所述， 本发明实施例提供了一种彩色 LCOS显示芯片， 通过对该彩色 LCOS显示 芯片的设计， 一方面摒弃了常规控制驱动电路中使用的视频信号非线性校正芯片、 显示驱 动信号控制芯片等高成本专用芯片； 另一方面在一块芯片上完成了多系统集成， 节省了多 系统芯片组合所需要的 PCB板，从而大幅度节约了生产成本； 并且由于集成电路芯片数量 的减少以及 PCB板的节省， 降低了控制驱动电路的重量和空间体积； 并且由于避免使用非 线性校正芯片、 显示驱动信号控制芯片使得整机功耗降低； 由于采用了以状态机调度器为 核心作数字信号处理模块， 这样就可以根据所有液晶材料的非线性特征不同， 适当修改电 压编码值得到最优非线性校正性能， 从而增强了本芯片的通用性。
下面结合图 1、 图 2、 图 3、 图 4和图 5， 详细的介绍彩色 LCOS显示芯片的工作过程， 参见下文描述：
地线焊盘 15接通地线、 3.3V电源焊盘 20接通 3.3V电源、 参考电位焊盘 17接通参考 电源时， 即彩色 LCOS显示芯片完成上电后， 首先启动状态机调度器 13 ; 然后由状态机调 度器 13启动电荷泵 11向 15V电源线 34输出 15V电压，启动 0V电源整理电路 1向 0V电 源线 35输出 0V电压， 启动 3.3V电源整理电路 12向 3.3V电源线 36输出 3.3V电压， 启 动时钟缓冲器 7向时钟线 29输出时钟信号， 启动多电位发生器 5向多电位基准电源线 27 输出基准参考电位，启动串行双线电路 6遵循 I2C通信协议接收从串行线焊盘 18输入的数 据。 串行双线电路 6开始工作后， 首先从串行线焊盘 18读入以寻址代码开头的内部寄存 器配置字， 然后判断所读入的寻址代码是否与本芯片的地址代码一致， 如果是， 则继续接 收从串行线焊盘 18输入的数据， 并将有效信号写回状态调度器 13， 使其启动和状态调度 器 13相连的电路； 如果否， 则重新从串行线焊盘 18读入以寻址代码开头的内部寄存器配 置字直至出现有效信号； 状态机调度器 13从串行状态线 28读到有效信号后启动 RGB输 入暂存器 2从 RGB数据输入焊盘 16读入 RGB视频数据， 启动非线性校正表码查找器 3 向 RGB校正显示数据线传输 RGB校正数据，启动译码器 4并向译码器 4输入电压编码值， 使得译码器 4向译码输出线 38输出译码选择数据，启动 RGB同步时钟发生器 8输出 RGB 同步时钟， 启动行同步时钟发生器 9输出行同步时钟， 启动场同步时钟发生器 10输出场 同步时钟， 启动串行行移位寄存器 56读入行同步时钟和场同步时钟， 启动 RGB串行移位 寄存器 52读入 RGB同步时钟和行同步时钟； 串行行移位寄存器 56读入行同步时钟和场 同步时钟后判断在读入行同步时钟高电平期间是否读到场同步时钟的下降沿， 如果是， 则 以行同步时钟为周期从首行数字寻址线开始逐行输出脉冲， 直到再次同步有效； 如果否， 则串行行移位寄存器 56继续读取新的场同步时钟； RGB串行移位寄存器 52读入 RGB同 步时钟和行同步时钟后判断在读入 RGB 同步时钟高电平期间是否读到行同步时钟的下降 沿， 如果是， 则以 RGB同步时钟为周期从首列 RGB模拟信号线开始逐列输出模拟信号， 直到再次同步有效即从首列 RGB模拟信号线开始输入。在一个场同步时钟周期内不少于 2 根数字寻址线依次接收一个寻址脉冲， 且每个寻址脉冲的间隔时间与行同步时钟周期相 等； 在一个行时钟周期内不少于 2组 RGB模拟信号线依次传送一组 RGB模拟信号， 每组 RGB模拟信号的间隔时间与 RGB同步时钟周期相等。 当数字寻址线上传输 0V电位时， 寻址 PMOS管 91的寻址 PMOS栅极 96控制寻址 PMOS源极 95与寻址 PMOS漏极 97连 通， 模拟信号线 93上的模拟信号直接传送到存储 PMOS管 92的存储 PMOS栅极 83进行 存储， 并通过电极输出线 94对反射红光 R电极 76 (或者反射绿光 G电极 77或者反射蓝 光 B电极 78)施加电场作用； 当数字寻址线上传输 15V电位时， 寻址 PMOS管 91的寻址 PMOS栅极 96控制寻址 PMOS源极 95与寻址 PMOS漏极断开， 保持存在存储 PMOS管 92的存储 PMOS栅极 83的电荷不受任何干扰， 继续通过电极输出线 94对反射红光 R电 极 76 (或者反射绿光 G电极 77或者反射蓝光 B电极 78) 施加电场作用。
实施例 2 为了降低整机成本、 降低整机功耗、 减少整机空间的尺寸， 本发明提供了 一种彩色 LCOS显示芯片的驱动控制方法， 参见图 6， 该方法包括以下步骤：
101： 地线焊盘 15接通地线、 同时 3.3V电源焊盘 20接通 3.3V电源、 参考电位焊盘 17接通参考电源后， 启动状态机调度器 13; 102:状态机调度器 13启动电荷泵 11向 15V电源线 34输出 15V电压、启动 0V电源整 理电路 1向 0V电源线 35输出 0V电压、 启动 3.3V电源整理电路 12向 3.3V电源线 36输 出 3.3V电压、 启动时钟缓冲器 7向时钟线 29输出时钟信号、 启动多电位发生器 5向多电 位基准电源线 27输出基准参考电位、启动串行双线电路 6接收串行线焊盘 18输入的数据； 其中， 串行双线电路 6遵循 I2C通信协议。
103： 串行双线电路 6从串行线焊盘 18读入以寻址代码开头的内部寄存器配置字；
104： 串行双线电路 6判断读入的寻址代码是否与芯片的地址代码一致， 如果是， 则 匹配有效， 执行步骤 105， 如果否， 则匹配无效， 重新执行步骤 103;
105： 接收从串行线焊盘 18输入的数据， 并将有效信号写入状态调度器 13， 启动和状 态调度器 13相连的电路；
106： 状态机调度器 13启动 RGB输入暂存器 2从 RGB数据输入焊盘 16读入 RGB视 频数据、 启动非线性校正表码查找器 3向 RGB校正显示数据线传输 RGB校正数据、 启动 译码器 4并向译码器 4输入电压编码值、启动 RGB同步时钟发生器 8输出 RGB同步时钟、 启动行同步时钟发生器 9输出行同步时钟； 启动场同步时钟发生器 10输出场同步时钟； 其中， 状态机调度器 13启动译码器 4并向译码器 4输入电压编码值的目的在于使译 码器 4向译码输出线 40输出译码选择数据。
107： 启动串行行移位寄存器 56读入行同步时钟和场同步时钟；
108： 启动列 RGB串行移位寄存器 52读入 RGB同步时钟和行同步时钟；
其中， 步骤 106、 步骤 107和步骤 108是同时进行的。
109： 判断串行行移位寄存器 56在读入行同步时钟的高电平期间是否读到场同步时钟 的下降沿， 如果是， 则以行同步时钟为周期从首行数字寻址线开始逐行输出脉冲， 直到再 次同步有效； 如果否， 重新执行步骤 107， 串行行移位寄存器 56读入场同步时钟；
110： 判断列 RGB串行移位寄存器 52在读入 RGB同步时钟的高电平期间是否读到行 同步时钟的下降沿， 如果是， 则以 RGB同步时钟为周期从首列 RGB模拟信号线开始逐列 输出模拟信号， 直到再次同步有效； 如果否， 重新执行步骤 108， 列 RGB串行移位寄存器 52读入行同步时钟。
综上所述， 本发明实施例提供了一种用于彩色 LCOS显示芯片的驱动控制方法， 通过 该方法， 降低了整机成本、 降低了整机功耗以及减少了整机空间的尺寸。
以上所述仅为本发明的较佳实施例， 并不用以限制本发明， 凡在本发明的精神和原则 之内， 所作的任何修改、 等同替换、 改进等， 均应包含在本发明的保护范围之内。

Claims

权利要求
1、 一种彩色 LCOS显示芯片， 其特征在于， 所述彩色 LCOS显示芯片包括： 0V电源 整理电路以及连接到所述 0V电源整理电路的地线焊盘、 RGB输入暂存器以及连接到所述
RGB输入暂存器的 RGB数据输入焊盘、 非线性校正表码查找器、 译码器、 多电位发生器 以及连接到所述多电位发生器的参考电位焊盘、 串行双线电路以及连接到所述串行双线电 路的串行线焊盘、 时钟缓冲器以及连接到所述时钟缓冲器的 RGB时钟焊盘、 RGB同步时 钟发生器、 行同步时钟发生器、 场同步时钟发生器、 电荷泵、 3.3V电源整理电路以及连接 到所述 3.3V电源整理电路的 3.3V电源焊盘、 状态机调度器和 RGB显示执行电路；
所述 0V电源整理电路通过 0V电源线分别与所述 RGB输入暂存器、 所述非线性校正 表码查找器、 所述译码器、 所述多电位发生器、 所述串行双线电路、 所述时钟缓冲器、 所 述 RGB同步时钟发生器、 所述行同步时钟发生器、 所述场同步时钟发生器、 所述电荷泵、 所述 3.3V电源整理电路、所述状态机调度器和所述 RGB显示执行电路相连接； 所述 3.3V 电源整理电路通过 3.3V电源线分别与所述 RGB输入暂存器、所述非线性校正表码查找器、 所述译码器、 所述多电位发生器、 所述串行双线电路、 所述时钟缓冲器、 所述 RGB 同步 时钟发生器、 所述行同步时钟发生器、 所述场同步时钟发生器、 所述电荷泵、 所述状态机 调度器和所述 RGB显示执行电路相连接； 所述电荷泵通过 15V电源线分别与所述多电位 发生器、 所述 RGB显示执行电路相连接； 所述状态机调度器分别通过视频输入状态控制 线输出数据到所述 RGB输入暂存器、 通过查表器状态线输出数据到所述非线性校正表码 查找器、 通过译码器状态线输出数据到所述译码器、 通过串行状态线从所述串行双线电路 输出或接收数据、 通过 RGB同步线接收所述 RGB同步时钟发生器输出的数据、 通过行同 步状态控制线输出数据到所述行同步时钟发生器、 通过场同步状态控制线输出数据到所述 场同步时钟发生器； 所述 RGB显示执行电路分别通过行驱动有效线以及列驱动有效线接 收从所述状态机调度器输出的数据、 通过行时钟线接收从所述行同步时钟发生器输出的数 据、 通过 RGB同步时钟线接收从所述 RGB同步时钟发生器输出的数据、 通过 RGB校正 显示数据线接收从所述非线性校正表码查找器输出的数据、 通过多电位基准电源线与所述 多电位发生器相连接、通过场时钟线接收从所述场同步时钟发生器输出的数据； 所述 RGB 输入暂存器通过 RGB数据线输出数据到所述非线性校正表码查找器； 所述译码器通过译 码输出线输出数据到所述多电位发生器； 所述时钟缓冲器通过时钟线分别输出数据到所述 RGB同步时钟发生器、 所述行同步时钟发生器和所述场同步时钟发生器。
2、 根据权利要求 1所述的彩色 LCOS显示芯片， 其特征在于， 所述 RGB显示执行电 路包括： RGB显示像素阵列电路、列 RGB串行移位寄存器、列 RGB双级并行复位暂存器、 列 RGB并行复位电平位移器、 列 RGB并行复位数模转换器、 串行行移位寄存器、 并行行 复位电平移位器和并行行信号输出驱动器；
所述列 RGB串行移位寄存器、 所述列 RGB双级并行复位暂存器、 所述串行行移位寄 存器分别连接到所述 0V电源线和所述 3.3V电源线； 所述 RGB并行复位电平位移器、 所 述列 RGB并行复位数模转换器、 所述并行行复位电平移位器、 所述并行行信号输出驱动 器分别连接到所述 0V电源线和所述 15V电源线，所述 RGB显示像素阵列电路和所述 15V 电源线连接； 所述列 RGB串行移位寄存器接收从行时钟线、 列驱动有效线、 RGB同步时 钟线传来的数据， 并同时通过列串行移位总线将数据传送到所述列 RGB双级并行复位暂 存器； 所述列 RGB双级并行复位暂存器接收从 RGB校正显示数据线传来的数据， 并同时 通过列暂存器总线将数据传送到所述列 RGB并行复位电平位移器； 所述列 RGB并行复位 电平位移器通过列控制总线将数据传送到所述列 RGB并行复位数模转换器， 所述列 RGB 并行复位数模转换器通过 RGB模拟数据输出总线将数据传送到所述 RGB显示像素阵列电 路； 所述列 RGB并行复位数模转换器连接到多电位基准电源线； 所述串行行移位寄存器 接收从所述行时钟线、 行驱动有效线、 所述场时钟线传来的数据， 并同时通过串行移位总 线将数据传送到所述并行行复位电平移位器， 所述并行行复位电平移位器通过行暂存总线 将数据传送到所述并行行信号输出驱动器， 所述并行行信号输出驱动器通过数字寻址总线 将数据传送到所述 RGB显示像素阵列电路。
3、 根据权利要求 2所述的彩色 LCOS显示芯片， 其特征在于， 所述 RGB显示像素阵 列电路包括： 行数目为不少于 2行、 列数目为不少于 2列、 总数目为不少于 2x2个的 RGB 单元和由不少于 2根并行的数字寻址线组成的所述数字寻址总线及每组由一根 R模拟信号 线、 一根 G模拟信号线、 一根 B模拟信号线组成的且不少于 2组构成的所述 RGB模拟数 据输出总线， 所述 RGB单元分别连接到所述数字寻址线、 所述 R模拟信号线、 所述 G模 拟信号线、 所述 B模拟信号线和所述 15V电源线。
4、 根据权利要求 3所述的彩色 LCOS显示芯片， 其特征在于， 所述 RGB单元包括： 反射红光 R电极、 反射绿光 G电极、 反射蓝光 B电极， 以及通过 R电极连线连接到所述 反射红光 R电极、 通过 G电极连线连接到所述反射绿光 G电极、 通过 B电极连线连接到 所述反射蓝光 B电极、 且分别与所述 R模拟信号线、 所述 G模拟信号线以及所述 B模拟 信号线相连通的三个寻址单元电路； 所述寻址单元电路分别与所述 15V电源线、所述数字 寻址线相连接， 且所述反射红光 R电极、 所述反射绿光 G电极和所述反射蓝光 B电极之 间相互绝缘。
5、 根据权利要求 4所述的彩色 LCOS显示芯片， 其特征在于， 所述寻址单元电路包 括： 寻址 PMOS源极、 寻址 PMOS栅极、 寻址 PMOS漏电极和寻址 PMOS背极构成的寻 址 PMOS管和由存储 PMOS源极、 存储 PMOS栅极、 存储 PMOS漏极和存储 PMOS背极 构成的存储 PMOS管， 所述寻址 PMOS栅极连接到所述数字寻址线， 所述寻址 PMOS背 极、 所述存储 PMOS源极、 所述存储 PMOS漏极和所述存储 PMOS背极分别连接到所述 15V电源线；所述寻址 PMOS源极连接到模拟信号输入线，所述寻址 PMOS漏电极和所述 存储 PMOS栅极分别连接到电极输出线。
6、 根据权利要求 5所述的彩色 LCOS显示芯片， 其特征在于， 当所述模拟信号输入 线连接所述 R模拟信号线时， 所述电极输出线连接到所述 R电极连线； 当所述模拟信号输 入线连接所述 G模拟信号线时，所述电极输出线连接到所述 G电极连线； 当所述模拟信号 输入线连接所述 B模拟信号线时， 所述电极输出线连接到所述 B电极连线。
7、 一种用于权利要求 1所述的彩色 LCOS显示芯片的驱动控制方法， 其特征在于， 所述方法包括以下步骤：
(1)地线焊盘接通地线、 同时 3.3V电源焊盘接通 3.3V电源、 参考电位焊盘接通参考电 源后， 启动状态机调度器；
(2)所述状态机调度器启动电荷泵向 15V电源线输出 15V电压、启动 0V电源整理电路 向 0V电源线输出 0V电压、 启动 3.3V电源整理电路向 3.3V电源线输出 3.3V电压、 启动 时钟缓冲器向时钟线输出时钟信号、 启动多电位发生器向多电位基准电源线输出基准参考 电位、 启动串行双线电路接收从串行线焊盘输入的数据；
(3)串行双线电路从所述串行线焊盘读入以寻址代码开头的内部寄存器配置字；
(4)所述串行双线电路判断读入的寻址代码是否与芯片的地址代码一致， 如果是， 则匹 配有效， 执行步骤 (5)， 如果否， 则匹配无效， 重新执行步骤 (3);
(5)接收从所述串行线焊盘输入的数据， 并将有效信号写入所述状态机调度器， 启动和 所述状态机调度器相连的电路；
(6)所述状态机调度器启动 RGB输入暂存器从 RGB数据输入焊盘读入 RGB视频数据、 启动非线性校正表码查找器向 RGB校正显示数据线传输 RGB校正数据、启动译码器并向 所述译码器输入电压编码值、 启动 RGB同步时钟发生器输出 RGB同步时钟、 启动行同步 时钟发生器输出行同步时钟和启动场同步时钟发生器输出场同步时钟；
(7)启动串行行移位寄存器读入所述行同步时钟和所述场同步时钟； (8)启动列 RGB串行移位寄存器读入所述 RGB同步时钟和所述行同步时钟；
(9)判断所述串行行移位寄存器在读入所述行同步时钟的高电平期间是否读到所述场 同步时钟的下降沿， 如果是， 则以所述行同步时钟为周期从首行数字寻址线开始逐行输出 脉冲， 直到再次同步有效； 如果否， 重新执行步骤 (7)， 所述串行行移位寄存器继续读入所 述场同步时钟；
(10)判断所述列 RGB串行移位寄存器在读入所述 RGB同步时钟的高电平期间是否读到 所述行同步时钟的下降沿， 如果是， 则以所述 RGB同步时钟为周期从首列 RGB模拟信号 线开始逐列输出模拟信号， 直到再次同步有效； 如果否， 重新执行步骤 (8)， 所述列 RGB 串行移位寄存器读入所述行同步时钟。
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