WO2012004854A1 - プロセッサ装置及びプログラム - Google Patents

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WO2012004854A1
WO2012004854A1 PCT/JP2010/061436 JP2010061436W WO2012004854A1 WO 2012004854 A1 WO2012004854 A1 WO 2012004854A1 JP 2010061436 W JP2010061436 W JP 2010061436W WO 2012004854 A1 WO2012004854 A1 WO 2012004854A1
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memory dump
dump
processor device
unit
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敦 攝津
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三菱電機株式会社
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Priority to US13/808,754 priority patent/US8583960B2/en
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    • G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
    • G06F11/202—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where processing functionality is redundant

Definitions

  • the present invention relates to a memory dump technique in which a processor device stores data in a memory device in a secondary storage device.
  • a memory dump a secondary storage device
  • the processor device in which a failure has occurred (hereinafter also simply referred to as a processor) is generally stored in a secondary storage device. If it was not possible to save to the next storage device, a memory dump could not be performed.
  • Patent Document 1 As a method for solving this, for example, there is a method described in Patent Document 1.
  • the faulty processor when the faulty processor can access the secondary storage device, the faulty processor loads the fault processing program into the shared memory and uses the fault processing program loaded into the shared memory. Save the contents to the secondary storage.
  • a specific processor is selected as a support processor from healthy processors. Then, the support processor loads the failure processing program into the shared memory, and the failure processor copies the contents of the specific memory to the shared memory using the failure processing program loaded into the shared memory. Next, the support processor stores the data of the specific memory of the failed processor copied to the shared memory in the secondary storage device.
  • whether or not the faulty processor can save the contents of the private memory in the secondary storage device is determined based on the configuration information set in advance in the processor device information.
  • the faulty processor stores the contents of the private memory in the secondary storage device using the fault processing program.
  • the failure processing program becomes abnormal, it cannot be stored in the secondary storage device.
  • the failure processing program becomes abnormal, when the failure processing program is held in the shared memory, the program code is written from another code and the code becomes invalid (due to a bug in the program) There is a case.
  • the processor has an MMU (Memory Management Unit) that converts a logical address space into a physical address space, and the failure processing program code operates using the logical address space.
  • MMU Memory Management Unit
  • a case in which writing from a different code occurs in the conversion table for accessing the logical address space of the area where the fault information (the memory of the faulty processor's own memory) is stored, and the logical address space setting becomes invalid Can be considered.
  • the faulty processor is set so that the contents of the private memory can be saved in the secondary storage device, an error occurs while the contents of the private memory are being saved in the secondary storage device. Therefore, it cannot be saved.
  • the support processor stores the contents of the private memory of the failed processor in the secondary storage device, if the failure processor becomes abnormal while saving the contents of the private memory in the shared memory, the saving is not performed. Can not. Furthermore, even when the support processor saves the contents of the specific memory of the failed processor from the shared memory to the secondary storage device, the above-mentioned phenomenon occurs for the program to be saved and the logical address space of the shared memory. In such a case, the data cannot be stored in the secondary storage device.
  • the main object of the present invention is to solve the above-described problems.
  • the processor device that attempts a memory dump cannot normally perform a memory dump. Even in such a case, the main object is to obtain a mechanism capable of reliably performing a memory dump by another processor device.
  • a processor device includes: A processor device connected to another processor device for performing a memory dump of the memory device and sharing the memory device with the other processor device; A failure detection unit for detecting that the memory dump is not normally performed in the other processor device; A memory dump execution unit for performing a memory dump of the memory device on behalf of the other processor device when the failure detection unit detects that the memory dump is not normally performed in the other processor device; It is characterized by having.
  • the memory dump execution unit when the failure detection unit detects that the memory dump is not normally performed in the other processor device, the memory dump execution unit performs the memory dump of the memory device on behalf of the other processor device. Therefore, even if the processor device that attempts the memory dump cannot perform the memory dump normally, the memory dump can be reliably performed.
  • FIG. 3 is a diagram illustrating a hardware configuration example according to the first embodiment.
  • FIG. 3 is a diagram showing a software configuration example according to the first embodiment.
  • FIG. 6 shows an operation example when a failure occurs according to the first embodiment.
  • FIG. 6 shows an operation example when a failure occurs according to the first embodiment.
  • FIG. 3 is a flowchart showing an operation example when a failure occurs according to the first embodiment.
  • FIG. 3 is a flowchart showing an operation example when a failure occurs according to the first embodiment.
  • FIG. 4 is a diagram illustrating a hardware configuration example according to the second embodiment.
  • FIG. 10 is a diagram illustrating a software configuration example according to the second embodiment.
  • FIG. 10 is a diagram illustrating an operation example when a failure occurs according to the second embodiment.
  • FIG. 10 is a diagram illustrating an operation example when a failure occurs according to the second embodiment.
  • FIG. 10 is a diagram illustrating an operation example when a failure occurs according to the second embodiment.
  • FIG. 9 is a flowchart showing an operation example when a failure occurs according to the second embodiment.
  • FIG. 9 is a flowchart showing an operation example when a failure occurs according to the second embodiment.
  • FIG. 10 is a diagram illustrating a software configuration example according to the third embodiment.
  • FIG. 10 is a diagram illustrating an operation example when a failure occurs according to the third embodiment.
  • FIG. 10 is a diagram illustrating an operation example when a failure occurs according to the third embodiment.
  • FIG. 10 is a flowchart showing an operation example when a failure occurs according to the third embodiment.
  • FIG. 10 is a flowchart showing an operation example when a failure occurs according to the third embodiment.
  • FIG. 10 is a flowchart showing an operation example when a failure occurs according to the third embodiment.
  • FIG. 10 is a flowchart showing an operation example when a failure occurs according to the third embodiment.
  • FIG. 10 is a diagram illustrating a software configuration example according to the fourth embodiment.
  • FIG. 10 is a diagram illustrating an operation example when a failure occurs according to the fourth embodiment.
  • FIG. 10 is a diagram illustrating an operation example when a failure occurs according to the fourth embodiment.
  • FIG. 9 is a flowchart showing an operation example when a failure occurs according to the fourth embodiment.
  • FIG. 9 is a flowchart showing an operation example when a failure occurs according to the fourth embodiment.
  • FIG. 10 is a diagram illustrating a software configuration example according to the fifth embodiment.
  • FIG. 10 is a diagram illustrating an operation example when a failure occurs according to the fifth embodiment.
  • FIG. 10 is a diagram illustrating an operation example when a failure occurs according to the fifth embodiment.
  • FIG. 10 is a diagram illustrating an operation example when a failure occurs according to the fifth embodiment.
  • FIG. 10 is a diagram illustrating an operation example when a failure occurs according to the fifth embodiment.
  • FIG. 10 is a flowchart showing an operation example when a failure occurs according to the fifth embodiment.
  • FIG. 10 is a flowchart showing an operation example when a failure occurs according to the fifth embodiment.
  • FIG. 10 is a flowchart showing an operation example when a failure occurs according to the fifth embodiment.
  • Embodiment 1 a memory dump method in a hardware configuration in which a plurality of processor cores share a memory will be described. More specifically, in the present embodiment, in a configuration in which a plurality of operating systems and applications are operating on each processor core, a failure occurs in one processor core and the processor core operates on that processor core.
  • the present invention relates to a memory dump method in the case where an abnormality occurs in the processor core while the memory contents are being stored in the secondary storage device by the OS being installed.
  • the processor core that is executing the memory dump detects an abnormality
  • the processor core that detected the abnormality instructs the other processor core to perform the memory dump
  • the other processor core performs secondary storage.
  • a memory dump method will be described in which a memory dump can be performed reliably even if a failure occurs during the memory dump process by storing the memory contents in the apparatus.
  • the memory dump method according to the first embodiment will be described with reference to the drawings.
  • FIG. 1 shows a hardware (H / W) configuration example in the memory dump method according to the present embodiment.
  • reference numerals 1, 2, and 3 denote processor cores that perform arithmetic processing.
  • Each processor core is an example of a processor device.
  • the processor core 1, the processor core 2, and the processor core 3 are coupled to the memory device 5, the console device 6, the hard disk device (hereinafter also referred to as HDD device) 7, and the backup memory device 8 through the bus 4.
  • the memory device 5 the console device 6, the hard disk device (hereinafter also referred to as HDD device) 7, and the backup memory device 8 through the bus 4.
  • the memory device 5 holds code and data of an operating system (hereinafter also referred to as OS), code and data of an application (hereinafter also referred to as AP), and a heap / stack. As described above, the processor core 1, the processor core 2, and the processor core 3 share the memory device 5.
  • the console device 6 outputs a message from the OS or AP.
  • the hard disk device 7 stores the contents of the memory device 5 at the time of memory dump.
  • the backup memory device 8 holds file information on the HDD device 7 for storing the contents of the memory device 5.
  • the processor core 1, the processor core 2, and the processor core 3 have arithmetic processing units 9 (processor core 1), 10 (processor core 2), and 11 (processor core 3) that perform arithmetic processing, and the contents of the memory device 5 and A cache 12 (processor core 1), 13 (processor core 2), 14 (processor core 3) that temporarily holds the processing result of the arithmetic processing unit, and a processor core for performing communication between the processor cores Intercommunication functions 15 (processor core 1), 16 (processor core 2), and 17 (processor core 3) exist.
  • a method of notifying the processor core of an interrupt, or the processor core to be communicated through the memory device 5 marks the memory area referred to by the communication destination processor core, and the communication destination processor core By referring to, a method for grasping the notification is used.
  • three processor cores are illustrated in the present embodiment, there is no need for three, and there is no change in the operation itself in two processor cores or four or more processor cores.
  • FIG. 2 is a diagram showing a configuration example of software (S / W) with respect to the H / W configuration shown in FIG.
  • an operating system (OS) 21 operates in the processor core 1.
  • the OS 22 operates in the processor core 2 and the OS 23 operates in the processor core 3.
  • the HDD device 7 has a dump file 24 that is a storage area for storing the contents of the memory device 5, and the backup memory device 8 has location information of the dump file 24 in the HDD device 7.
  • a stored file information storage area 25 exists.
  • the OS 21 of the processor core 1 operates when the processor core 1 is reset, and an OS initialization unit 26 that initializes the OS 21 itself, and a memory dump setting unit 27 that sets information of the dump file 24 in the file information storage area 25 ( (Also referred to as a dump setting unit 27), an abnormality detection unit 28 that detects an abnormality when the OS 21 cannot operate any more due to execution of an illegal instruction during the operation of the OS 21 or access to an illegal address.
  • an abnormality detection unit 28 that detects an abnormality when the OS 21 cannot operate any more due to execution of an illegal instruction during the operation of the OS 21 or access to an illegal address.
  • the OS 21 stores a memory dump execution unit 29 (dump execution unit 29) that writes the contents of the memory device 5 in the dump file 24 based on the dump file information in the file information storage area 25. Also indicated).
  • the memory dump execution unit 29 replaces the other processor core with a memory. A memory dump of the device 5 is performed.
  • the OS 21 includes a core cooperation unit 30 for performing communication between the processor cores and a memory dump abnormality detection unit 31 (dump unit) that detects an abnormality when an abnormality occurs during the processing of the memory dump execution unit 29.
  • An anomaly detector 31 may be used to detect an abnormality when an abnormality occurs during the processing of the memory dump execution unit 29.
  • an OS initialization unit 32 For the OS 22 of the processor core 2, as the same means, an OS initialization unit 32, a memory dump setting unit 33 (also referred to as a dump setting unit 33), an abnormality detection unit 34, a memory dump execution unit 35 (hereinafter referred to as a dump execution unit). 35), a core cooperation unit 36, and a memory dump abnormality detection unit 37 (also referred to as a dump abnormality detection unit 37).
  • the OS 23 of the processor core 3 has the same means as the OS initialization unit, memory dump setting unit, abnormality detection unit, memory dump execution unit, core cooperation unit, There is a memory dump error detector. When referring to each element in the OS 23, they are represented as an OS initialization unit 38, a memory dump setting unit 39, an abnormality detection unit 40, a memory dump execution unit 41, a core cooperation unit 42, and a memory dump abnormality detection unit 43.
  • the core cooperation unit 30, the core cooperation unit 36, and the core cooperation unit 42 correspond to examples of a failure detection unit, a memory dump completion notification unit, and a memory dump request unit, respectively.
  • the memory dump abnormality detection unit 31, the memory dump abnormality detection unit 37, and the memory dump abnormality detection unit 43 correspond to an example of a memory dump request unit.
  • the memory dump abnormality detection unit 37 monitors the execution state of the memory dump by the memory dump execution unit 35.
  • the core cooperation unit 36 sends the memory dump to the core cooperation unit 30 of the processor core 1, for example.
  • a request is made to execute a memory dump of the memory device 5 instead of the execution unit 35.
  • the core cooperation unit 30 receives a memory dump request from the core cooperation unit 36, that is, a notification that the memory dump is not normally performed in the processor core 2, and the memory dump is normally performed in the processor core 2. Detect not. Further, when the memory dump is normally completed in the memory dump execution unit 29 of the processor core 1, the core cooperation unit 30 notifies the core cooperation unit 36 that the memory dump is normally completed.
  • the memory device 5 includes an OS 21 area 44 used by the OS 21, an OS 22 area used by the OS 22, and an OS 23 area used by the OS 23.
  • Each OS area is arranged in the memory device 5 independently of each other (at different physical addresses) because the OS cannot operate when code and data overlap.
  • the elements in each OS also exist in each OS area, and the codes and data of the OS 21 memory dump execution unit 29 and the core cooperation unit 30 are stored in the memory dump execution unit 290 (dump execution unit) in the OS 21 area 44. 290), the core cooperation unit 300 and the like.
  • each element of the OS 22 and each element of the OS 23 exist in the OS 22 area 45 and the OS 23 area 46, respectively.
  • codes and data such as the memory dump execution unit 35 and the core cooperation unit 36 exist as a memory dump execution unit 350 (also referred to as a dump execution unit 350), a core cooperation unit 360, and the like.
  • codes and data such as the memory dump execution unit 41 and the core cooperation unit 42 exist as the memory dump execution unit 410 (also referred to as the dump execution unit 410), the core cooperation unit 420, and the like.
  • a failure occurs in the OS 22 operating on the processor core 2, and a memory dump is executed in the OS 22 area 45 that is code data on the memory device 5 of the memory dump execution unit 35 of the OS 22.
  • An example in which the data in the part 350 has been destroyed will be described.
  • the abnormality detection unit 34 of the OS 22 detects the abnormality (S101 in FIG. 5).
  • This abnormality detection includes an OS 22 that can detect an abnormality alone due to resource shortage, and an abnormality that is detected when an exception occurs on the processor core 2 due to illegal address access or illegal instruction implementation.
  • the abnormality detection unit 34 performs processing such as specifying the cause of the abnormality, and then issues a memory dump instruction to the memory dump execution unit 35 (S102 in FIGS. 3 and 5). ).
  • the memory dump execution unit 35 Upon receiving the memory dump instruction, the memory dump execution unit 35 does not detect the exception of the processor core 2 that occurs during the execution of the memory dump again by the abnormality detection unit 34 (because the memory dump instruction is generated again when detected).
  • the location of the dump file 24 in the HDD device 7 from the file information storage area 25 in the backup memory device 8 is set after the processor core 2 is set so that the memory dump abnormality detection unit 37 detects when an exception occurs. Information is acquired (S103 in FIGS. 3 and 5).
  • the memory dump execution unit 35 writes the contents of the memory device 5 to the dump file 24 in the HDD device 7 based on the acquired position information (S104 in FIGS. 3 and 5).
  • the data of the memory dump execution unit 350 in the OS 22 area 45 of the memory device 5 is not destroyed, the operation of the memory dump execution unit 35 is not hindered. Finish normally.
  • the memory dump abnormality detection unit 37 instructs the core cooperation unit 36 to notify another processor core (a notification including a memory dump execution request) (S106 in FIGS. 3 and 5).
  • the core cooperation unit 36 that has received an instruction from the memory dump abnormality detection unit 37 selects a processor core to which a notification is to be transmitted.
  • the core cooperation unit 36 notifies the processor core 1 (S107 in FIGS. 3 and 5).
  • the selection of the processor core a method of determining a specific processor core in advance, a method of recording the load status of each processor core in the memory device 5, and selecting the processor core having the lowest load, etc. There is.
  • the core cooperation unit 36 of the processor core 2 selects the processor core 1 and notifies the processor core 1 by such a method.
  • This notification is received by the core cooperation unit 30 of the processor core 1 (S108 in FIG. 6).
  • the core cooperation unit 30 of the processor core 1 instructs the memory dump execution unit 29 to perform a memory dump (S109 in FIGS. 4 and 6).
  • the memory dump execution unit 29 acquires the position information of the dump file 24 in the HDD device 7 from the file information storage area 25 in the backup memory device 8 (S110 in FIGS. 4 and 6), and the acquired position information is Originally, the contents of the memory device 5 are written into the dump file 24 in the HDD device 7 (S111 in FIGS. 4 and 6). Although the data of the memory dump execution unit 350 in the OS 22 area 45 in the memory device 5 is destroyed, there is no problem in the operation of the memory dump execution unit 290 in the OS 21 area 44 in the memory device 5.
  • the memory dump of the dump execution unit 29 ends normally.
  • the memory dump execution unit 29 notifies the core cooperation unit 30 of the completion of the memory dump (S112 in FIGS. 4 and 6).
  • the core cooperation unit 30 notifies the processing completion to the processor core 2 that is the notification source (S113 in FIGS. 4 and 6). This notification is received by the core cooperation unit 36 of the processor core 2 (S114 in FIG. 5).
  • the core cooperation unit 36 of the processor core 2 When receiving the notification from the core cooperation unit 30 of the processor core 1, the core cooperation unit 36 of the processor core 2 notifies the memory dump abnormality detection unit 37 of the completion of processing (S115 in FIGS. 4 and 5). Upon receiving this notification, the memory dump abnormality detection unit 37 notifies the abnormality detection unit 34 of the completion of processing (S116 in FIGS. 4 and 6). Upon receiving the notification, the abnormality detection unit 34 stops or restarts the apparatus when the memory contents are saved (S117 in FIGS. 4 and 6). The above is the operation when a failure occurs in the memory dump system in this embodiment.
  • a failure occurs in one processor core, and the memory contents are stored in the secondary storage device by the OS operating on the processor core.
  • the memory dump execution unit When an abnormality occurs in the memory dump execution unit, the memory dump is instructed to another processor core and the memory dump is executed on the other processor core. For this reason, even if a failure occurs during the memory dump process, the memory dump can be reliably performed.
  • the memory dump abnormality detection unit 31 detects an exception of the processor core 1 in the same manner as the memory dump execution unit 35 of the processor core 2 performs.
  • another processor core for example, the processor core 3
  • the memory dump execution unit 29 of the processor core 1 after the memory dump process by the memory dump execution unit 29 of the processor core 1 is completed, the completion of the process is notified to the abnormality detection unit 34 of the processor core 2 via the core cooperation unit 30, and the processor The abnormality detection unit 34 of the core 2 stops or restarts the apparatus.
  • the memory dump execution unit 29 notifies the abnormality detection unit 28 of the processor core 1 of the completion of processing, and the abnormality detection unit 28 stops or restarts the apparatus to obtain a similar memory dump method. Can do.
  • an abnormality in the processing of the memory dump execution unit 35 is detected by the memory dump abnormality detection unit 37 detecting the occurrence of an exception in the processor core 2.
  • a similar memory dump method can be obtained by notifying the memory dump abnormality detecting unit 37 of an abnormality when the memory dump executing unit 35 detects that the used data is invalid, not an exception occurrence. it can.
  • an abnormality in the processing of the memory dump execution unit 35 is detected by the memory dump abnormality detection unit 37 in the OS 22 detecting the occurrence of an exception in the processor core 2.
  • a function (virtualization support code) different from the OS 22 is operated in the virtualization support function.
  • a similar memory dump method can be obtained by issuing a memory dump instruction to the processor core 1.
  • the exception occurrence of the processor core is changed to the system management mode (System Management Mode: SMM) that is conventionally provided in the processor core, and in the code that operates in the SMM mode.
  • SMM System Management Mode
  • a similar memory dump method can also be obtained by issuing a memory dump instruction to the processor core 1.
  • the abnormality in the processing of the memory dump execution unit 35 is not limited to the OS 22 (processor core 2), but other mechanisms including the OS 21 (processor core 1) and the OS 23 (processor core 3). May be.
  • the memory dump abnormality detection unit 37 detects an abnormality in the processing of the memory dump execution unit 35.
  • the abnormality detection unit 34 determines whether or not a memory dump is being performed when an abnormality is detected. If the memory dump is not being performed, the memory dump is instructed to the memory dump execution unit 35 and if the memory dump is being performed, By instructing the core cooperation unit 36 to notify another processor core, a similar memory dump method can be obtained without requiring the memory dump abnormality detection unit 37.
  • the abnormality detection unit 34 As a method for determining whether or not the abnormality detection unit 34 is executing a memory dump, it is possible to determine whether or not the code position being executed at the time of detecting the abnormality is within the code of the memory dump execution unit 35, This can be determined by marking a specific area in the memory device 5 when the dump execution unit 35 starts the memory dump, and reading the abnormality detection unit 34.
  • the OS on the processor cores 1, 2, and 3 has the same function.
  • one processor core includes only the core linkage unit and the memory dump execution unit, and is dedicated to the memory dump. If an abnormality occurs during a memory dump of another OS, a similar memory dump method can be obtained by notifying the processor core dedicated to the memory dump.
  • the memory dump execution unit 350 is damaged while the memory dump execution unit 35 of the processor core 2 is executing the memory dump, a part of the data in the memory device 5 is already stored in the HDD device 7 at the time of the damage. Saved. However, since the memory dump execution unit 29 of the processor core 1 cannot confirm which data is stored in the HDD device 7 by the memory dump execution unit 35, regardless of the progress status of the memory dump in the memory dump execution unit 35, Redo the memory dump from the beginning.
  • OS operating systems
  • the OS on each processor core has the following components.
  • Means for detecting abnormality occurring during storage in secondary storage device (c) Called from means of (b) above, etc.
  • Means for notifying the processor core (d) Means for receiving the notification from another processor core and calling the means (a)
  • Embodiment 2 a hardware configuration having a plurality of processor cores and an MMU that converts a logical address space into a physical address space is provided, and a plurality of operating systems (OS) and applications (AP) operate on the hardware configuration.
  • OS operating systems
  • AP applications
  • a memory dump method in the configuration will be described. More specifically, in the memory dump method according to the present embodiment, a processor core dedicated to memory dump processing is provided so that only the memory area used by each other can be referred to as a logical address space except for the processor core dedicated to memory dump processing.
  • the processor core dedicated to memory dump processing makes it possible to refer to the entire memory as a logical address space.
  • a failure occurs in one processor core, and the memory contents are stored in the secondary storage device in the OS operating on the processor core.
  • the processor core that detected the abnormality instructs the memory dump dedicated processor core to perform the memory dump.
  • a processor core dedicated to dump processing stores the memory contents in the secondary storage device.
  • FIG. 7 shows a hardware (H / W) configuration example in the memory dump method according to the present embodiment.
  • MMU Memory Management Unit
  • the MMUs 18, 19 and 20 have a function of converting a logical address into a physical address of the memory device 5, and are used by the processor cores 1, 2, and 3 to logically divide the memory device 5 into an address space.
  • the OS on each processor core can use a part of the memory device 5 as a memory dedicated to the OS so that the OS of another processor core cannot be referred to.
  • three processor cores are illustrated in the present embodiment, there is no need for three, and there is no change in the operation itself in two processor cores or four or more processor cores.
  • FIG. 8 is a diagram illustrating a configuration example of software (S / W) with respect to the H / W configuration illustrated in FIG. 1.
  • the console device 6 is not shown for reasons of drawing, and the internal configuration of the OS 23 of the processor core 3 is not shown.
  • the OS 23 of the processor core 3 has the same internal configuration as the OS 22 of the processor core 2. That is, as described with reference to FIG. 2, the OS 23 includes an OS initialization unit 38, a memory dump setting unit 39, an abnormality detection unit 40, a memory dump execution unit 41, a core cooperation unit 42, a memory dump abnormality detection unit 43, and The map unit 52 is provided.
  • FIG. 8 is a diagram illustrating a configuration example of software (S / W) with respect to the H / W configuration illustrated in FIG. 1.
  • the console device 6 is not shown for reasons of drawing, and the internal configuration of the OS 23 of the processor core 3 is not shown.
  • the OS 23 of the processor core 3 has the same internal configuration as the OS 22 of the processor core 2. That is
  • the core cooperation unit 30, the core cooperation unit 36, and the core cooperation unit 42 are respectively a failure detection unit, a memory dump completion notification unit, and a memory dump.
  • the memory dump abnormality detection unit 37 and the memory dump abnormality detection unit 43 correspond to an example of a memory dump request unit.
  • the OS 21 of the processor core 1 has a function of processing a memory dump exclusively, and includes a memory dump setting unit, an abnormality detection unit, and a memory dump abnormality detection unit. It does not have a configuration.
  • Each OS uses a processor core MMU (MMU 18 (processor core 1), MMU 19 (processor core 2), and MMU 20 (processor core 3) in FIG. 7) to store the memory device 5 in the logical address space.
  • MMU processor core 1
  • MMU 19 processor core 2
  • MMU 20 processor core 3
  • a map unit for enabling reference is provided (the OS 21 includes a map unit 50, the OS 22 includes a map unit 51, and the OS 23 includes a map unit 52 (not shown)).
  • the map units 50, 51, and 52 designate the physical address space of the memory device 5 that can be accessed by each OS. As will be described later, the OS 22 and the OS 23 are set with a logical address space corresponding to a part of the physical address space of the memory device 5 except during a memory dump, and can access only a part of the physical address space. On the other hand, at the time of memory dump, the map units 51 and 52 set the logical addresses for all physical addresses in the memory device 5 to the respective OSs, and the memory dump execution units 35 and 41 in the memory device 5 Make all physical addresses accessible.
  • the map units 51 and 52 are examples of access control units.
  • the memory device 5 also includes a page table, which is a table for the MMU of each processor core to convert the logical address space and the physical address space.
  • the MMU 18 of the processor core 1 is set in the map unit 50 so as to refer to the page table 54 in the OS 21 area 44.
  • the conversion information between the logical address space and the physical address space set in the page table 54 includes the code of each element of the OS 21 (such as the memory dump execution unit 290 and the core cooperation unit 300) and the OS 21 in which the page table 54 is stored.
  • the storage area 44 that is, the entire memory device 5 is set to be referable. As a result, the processor core 1 can refer to the entire memory device 5.
  • the MMU 19 of the processor core 2 is set by the map unit 51 so as to refer to the page table 55 in the OS 22 area 45.
  • the conversion information between the logical address space and the physical address space set in the page table 55 includes the codes of each element of the OS 22 (such as the memory dump execution unit 350 and the core cooperation unit 360) and the OS 22 in which the page table 55 is stored. Only the use area 45 is set to be referable. Thus, the processor core 2 can refer only to the OS 22 area 45, and cannot refer to the memory dump execution unit 290 in the OS 21 area 44 or the OS 23 area 46. By doing so, it is possible to prevent the area for the OS 21 and the area for the OS 23 from being destroyed in the processing in the processor core 2.
  • the MMU 20 of the processor core 3 is set in the map unit 52 so as to refer to the page table 56 in the OS 23 area 46.
  • the conversion information between the logical address space and the physical address space set in the page table 56 includes the code of each element of the OS 23 (memory dump execution unit 410, core cooperation unit 420, etc.) and the OS 23 in which the page table 56 is stored. Only the area for use 46 is set to be referable. As a result, the processor core 3 can refer only to the OS 23 area 46, and cannot refer to the memory dump execution unit 290 in the OS 21 area 44 or the OS 22 area 45. By doing so, it is possible to prevent the area for the OS 21 and the area for the OS 22 from being destroyed in the processing in the processor core 3.
  • the abnormality detection unit 34 of the OS 22 detects the abnormality (S201 in FIG. 11).
  • the abnormality detection unit 34 performs processing such as specifying the cause of the abnormality, and then issues a memory dump instruction to the memory dump execution unit 35 (S202 in FIGS. 9 and 11). .
  • the memory dump execution unit 35 Upon receiving the memory dump instruction, the memory dump execution unit 35, when an exception has occurred so that the abnormality detection unit 34 does not detect the exception of the processor core 2 that occurs during the execution of the memory dump, the memory dump abnormality detection unit 37 After the processor core 2 is set to detect, the location information of the dump file 24 in the HDD device 7 is acquired from the file information storage area 25 in the backup memory device 8 (S203 in FIGS. 9 and 11). . Next, the memory dump execution unit 35 performs processing for writing the contents of the memory device 5 into the dump file 24 in the HDD device 7 based on the acquired position information.
  • the MMU 19 operates using the page table 55 in the OS 22 area 45 of the memory device 5. Therefore, the memory dump execution unit 35 of the OS 22 accesses only the OS 22 area 45 of the memory device 5. I can't do it. For this reason, the process of writing the contents of the memory device 5 is performed as follows. First, the memory dump execution unit 35 determines whether the first page of the physical address space of the memory device 5 (an area obtained by dividing the address space by a certain size (generally 4 Kbytes)) is present in the OS 22 area 45. This is checked (S204 in FIG. 11). This is determined by referring to the page table 55 and determining whether or not a desired physical address is included in the logical address space of the processor core 2.
  • the memory dump execution unit 35 instructs the map unit 51 to set the physical address space on the logical address space of the processor core 2.
  • the map unit 51 sets the page table 55 used by the MMU 19 so that the physical address space can be referred to in the logical address space of the processor core 2.
  • the desired physical address is included in the OS 22 area 45 (YES in S204 in FIG. 11)
  • the physical address can already be referred to in the logical address space, so an instruction is issued to the map unit 51. Absent.
  • the memory dump execution unit 35 next selects the physical address. A page in the logical address space corresponding to the first page of the space is written to the dump file 24 (S206 in FIGS. 9 and 11). If no abnormality has occurred (NO in S207 of FIG. 11), the processing from S204 to S206 is performed on the next page of the physical address space. If the data of the memory dump execution unit 350 in the OS 22 area 45 of the memory device 5 is not destroyed, the operation of the memory dump execution unit 35 is not hindered, so the contents of the memory device 5 in the physical address space. Is completely stored in the dump file 24, the memory dump processing of the memory dump execution unit 35 is normally completed.
  • the operation of the memory dump execution unit 35 becomes abnormal (YES in S207 of FIG. 11), and illegal command execution or illegal The access causes an exception on the processor core 2.
  • the memory dump abnormality detection unit 37 (S208 in FIGS. 9 and 11).
  • the memory dump abnormality detection unit 37 instructs the core cooperation unit 36 to notify another processor core (a notification including a memory dump execution request) (S209 in FIGS. 9 and 11).
  • the core cooperation unit 36 that has received an instruction from the memory dump abnormality detection unit 37 selects a processor core to be transmitted.
  • the core link unit 36 transmits to the processor core 1 (S210 in FIGS. 9 and 11). This notification is received by the core cooperation unit 30 of the processor core 1 (S211 in FIG. 12).
  • the core cooperation unit 30 of the processor core 1 instructs the memory dump execution unit 29 to perform a memory dump (S212 in FIGS. 10 and 12).
  • the memory dump execution unit 29 acquires the position information of the dump file 24 in the HDD device 7 from the file information storage area 25 in the backup memory device 8 (S213 in FIGS. 10 and 12), and the acquired position information is Originally, the contents of the memory device 5 are written into the dump file 24 in the HDD device 7 (S214 in FIGS. 10 and 12). Although the data of the memory dump execution unit 350 in the OS 22 area 45 in the memory device 5 is destroyed, there is no problem in the operation of the memory dump execution unit 290 in the OS 21 area 44 in the memory device 5.
  • the memory dump of the dump execution unit 29 ends normally. Further, the page table 54 in the OS 21 area 44 allows the processor core 1 to refer to all the memory devices 5 in the logical address space, and there is no need to call the map unit 50.
  • the memory dump execution unit 29 notifies the core cooperation unit 30 of the completion of the memory dump (S215 in FIGS. 10 and 12).
  • the core cooperation unit 30 notifies the processing completion to the processor core 2 that is the notification source (S216 in FIGS. 10 and 12). This notification is received by the core cooperation unit 36 of the processor core 2 (S217 in FIG. 11).
  • the core cooperation unit 36 of the processor core 2 When receiving the notification from the core cooperation unit 30 of the processor core 1, the core cooperation unit 36 of the processor core 2 notifies the memory dump abnormality detection unit 37 of the completion of processing (S218 in FIGS. 10 and 11). Upon receiving this notification, the memory dump abnormality detection unit 37 notifies the abnormality detection unit 34 of the completion of processing (S219 in FIGS. 10 and 11). Upon receiving the notification, the abnormality detection unit 34 stops or restarts the apparatus when the memory contents are saved (S220 in FIGS. 10 and 11). The above is the operation when a failure occurs in the memory dump system in this embodiment.
  • an MMU that converts a logical address space to a physical address space is used, each processor core is operated in the logical address space, and a processor core that performs normal operation is operated by the processor core. It is possible to refer only to a specific memory area that can be used by the operating system, and only the processor core dedicated to memory dump can refer to the entire memory.
  • a failure occurs in one processor core, and the memory contents are stored in the secondary storage device by the OS operating on the processor core.
  • the processor core that detected the error instructs the memory core dedicated to memory dump processing to perform a memory dump.
  • the memory dump execution unit on the processor core dedicated to dump processing stores the memory contents in the secondary storage device. For this reason, in the memory dump method according to the second embodiment, even if a failure occurs during the memory dump process, the memory dump can be reliably performed.
  • a processor core that performs normal operation can refer only to a specific memory area that can be used by the OS on which the processor core is operating, and only the processor core that performs memory dump exclusively Since it is possible to refer to the whole, even if an abnormal state that destroys the data in the memory occurs in the processor core that performs normal operation, the code that operates on the processor core that performs dedicated memory dump Has no effect.
  • Each processor core is provided with an MMU (Memory Management Unit) that can divide the memory and manage each memory as a different address space, and the memory dump method including the following components has been described.
  • the OS on one processor core has the following components (a) Means for making the entire memory accessible using the MMU (2) The OS on a processor core other than the above (1) (A) Means for enabling access to only a specific area of the memory using the MMU (b) Means for making the contents of another memory accessible when a failure occurs (c) Saving in a secondary storage device Means for notifying the processor core of (1) above if an abnormality occurs during
  • Embodiment 3 FIG.
  • the processor core dedicated to memory dump processing when the processor core dedicated to memory dump processing periodically monitors the status of other processor cores and detects an abnormality, the processor core dedicated to memory dump processing itself detects the abnormality. Stop the processor core and perform a memory dump. According to the memory dump method according to the present embodiment, even when the processor core itself in which the failure has occurred cannot operate due to a hang-up or the like, the memory dump can be reliably performed.
  • FIG. 13 is a diagram illustrating a configuration example of software (S / W) with respect to the H / W configuration illustrated in FIG. 7.
  • the monitoring unit 60 for monitoring the operation status of the OS 22 of the processor core 2 and the OS 23 of the processor core 3 exists in the OS 21 of the processor core 1.
  • the monitoring unit 60 monitors the counter value of a counter described later. This counter value is updated at a predetermined cycle while other processor cores are operating normally. Then, when the updating of the counter value is stopped, the monitoring unit 60 determines that a failure has occurred in another processor core.
  • the OS 22 of the processor core 2 has a response unit 61 indicating that the OS 22 is operating without any problem, and the OS 23 of the processor core 3 has a similar response unit 62 (not shown). Further, in the memory device 5, the response unit 61 updates the counter value to indicate that the OS 22 is operating, and the response unit 62 indicates the counter value to indicate that the OS 23 is operating. There is a counter 64 to update. That is, the response unit 61 updates the counter value of the counter 63 at a predetermined period while the OS 22 is operating normally, and indicates to the monitoring unit 60 that the processor core 2 is operating normally.
  • the response unit 62 updates the counter value of the counter 64 at a predetermined period while the OS 23 is operating normally, and indicates to the monitoring unit 60 that the processor core 3 is operating normally.
  • the response units 61 and 62 are examples of a counter value update unit.
  • the operation when an abnormality is detected by the processor core 2 and the abnormality detection unit of the processor core 3 is the same as that of the second embodiment, and the arrows in FIGS. 9 and 10 and FIG. This is shown in the flowchart of FIG.
  • FIGS. 14 to 17 illustrate an example in which the processor core 2 hangs up.
  • the operation of the processor core 2 and the processor core 3 in a state where the processor core 2 and the processor core 3 are operating without any problem will be described.
  • the OS 22 of the processor core 2 performs a normal operation in S301 of FIG.
  • it is checked whether a certain time has passed (S302 in FIG. 16). This check may be activated by monitoring the update status of the OS internal time or by an interrupt generated by a time change. If the predetermined time has not elapsed in S302 (NO in S302 of FIG. 16), the process returns to S301 and the normal operation is continued.
  • the predetermined time has elapsed in S302 (YES in S302 of FIG.
  • the response unit 61 operates in the OS 22, and the counter 63 in the OS 22 area 45 of the memory device 5 is incremented by 1 (FIG. 14 and FIG. 14). 17 S303).
  • the counter 63 is incremented at regular intervals, and the monitoring unit 60 can confirm that the OS 22 is operating by looking at the counter 63.
  • the OS 22 After adding the counter 63 in S303, the OS 22 returns to S301 and continues normal operation.
  • the above is the operation of the processor core 2.
  • the operation in the processor core 3 is the same as the operation of the processor core 2 shown in FIGS. 14 and 16 (S301 to S303), and a description thereof will be omitted.
  • the monitoring unit 60 of the OS 21 first checks that a certain time has elapsed (S310 in FIG. 17). If the predetermined time has not elapsed (NO in S310), it is not necessary to check the processor core 2 and the processor core 3 yet, so the process returns to the beginning. If the predetermined time has elapsed in S310 (YES in S310), the counter 63 and the counter 64 are checked (S311 in FIGS. 14 and 17).
  • FIG. 14 shows only that the monitoring unit 60 checks the counter 63 of the OS 22 area 45, but the monitoring unit 60 also checks the counter 64 of the OS 23 area 46 at the same time.
  • the monitoring unit 60 can operate the OS 22 when the monitoring unit 60 checks the update of the counter 63 in S 311. It is determined that an abnormality has not occurred (NO in S312). As a result, the monitoring unit 60 instructs the memory dump execution unit 29 to perform a memory dump (S313 in FIGS. 14 and 17).
  • the memory dump execution unit 29 acquires the position information of the dump file 24 in the HDD device 7 from the file information storage area 25 in the backup memory device 8 (FIGS. 15 and 17). S314), based on the acquired position information, the contents of the memory device 5 are written in the dump file 24 in the HDD device 7 (S315 in FIGS. 15 and 17).
  • the processor core 2 cannot operate, there is no problem in the operation of the memory dump execution unit 290 in the OS 21 area 44 in the memory device 5, so the memory dump of the memory dump execution unit 29 ends normally. Further, the page table 54 in the OS 21 area 44 allows the processor core 1 to refer to all the memory devices 5 in the logical address space, and there is no need to call the map unit 50.
  • the memory dump execution unit 29 notifies the monitoring unit 60 of the completion of the memory dump (S316 in FIGS. 15 and 17). Upon receiving the notification, the monitoring unit 60 stops or restarts the apparatus when the memory contents are saved (S317 in FIGS. 15 and 17). The above is the operation when a failure occurs in the memory dump system in this embodiment.
  • a processor core that performs normal operation is provided with means for updating data in the memory at regular intervals, and the processor core that performs dedicated memory dump has its data constant.
  • a means for instructing execution of the memory dump is provided when the data is referred to every time and the data is not updated. For this reason, in the memory dump method according to the present embodiment, the processor core that performs normal operation is in a H / W hang-up state, and the memory dump can be reliably performed even when the OS abnormality detection unit cannot operate. .
  • whether or not a processor core that performs a normal operation is operating normally is determined by periodically updating data in the memory.
  • a processor core that performs normal operation using communication between processor cores periodically generates a notification interrupt to the processor core that performs memory dump, and the processor core that performs memory dump receives a periodic interrupt. Even if it is determined that the operation is not normally performed and the memory dump is performed, a similar memory dump method can be obtained.
  • a memory dump method including the following components in each processor core has been described.
  • the OS on the processor core that exclusively processes the memory dump described in the second embodiment has the following components.
  • (2) Processor other than the processor core of (1) above The OS on the core has the following components.
  • (A) Counter existing in a memory accessible area in the memory (b) Means for updating the counter at regular intervals during memory dump
  • Embodiment 4 a hardware configuration having a plurality of processor cores and an MMU that converts a logical address space into a physical address space is provided, and a plurality of operating systems (OS) and applications (AP) operate on the hardware configuration.
  • OS operating systems
  • AP applications
  • a memory dump method in the configuration will be described. More specifically, in the memory dump method according to the present embodiment, each processor core can refer to only the memory area used by each processor core as a logical address space, and a failure occurs in one processor core. An error occurs in the processor core that is performing the memory dump when an error occurs in the memory dump process while the memory contents are being saved in the secondary storage device within the OS running on the processor core.
  • the processor core that detects the abnormality instructs another processor core to perform a memory dump, and the OS on the other processor core can refer to the entire memory as a logical address space, and then perform the memory dump. .
  • the memory dump method according to the present embodiment it is possible to reliably perform memory dump without having a processor core dedicated to memory dump processing.
  • the H / W configuration is the same as that in the second embodiment and is shown in FIG.
  • FIG. 18 is a diagram illustrating a configuration example of software (S / W) with respect to the H / W configuration illustrated in FIG. 7.
  • the processor core 1 is not configured to exclusively process a memory dump.
  • the OS 21 of the processor core 1 includes a memory dump setting unit 27, an abnormality detection unit 28, and a memory dump abnormality detection unit 31, as in the first embodiment.
  • the configurations of the OS 22 of the processor core 2 and the OS 23 of the processor core 3 are the same as those in the second embodiment.
  • the configuration of the memory device 5 is different from that of the second embodiment, and the OS 21 area 44 does not indicate the entire memory device 5, and the page table 54 used by the MMU 18 of the processor core 1 is the OS 22 area. 45 and the OS 23 area 46 are set so that only the OS 21 area 44 can be referred to.
  • the processor core 1 is assigned a logical address for a part of the physical address of the memory device 5, and the processor core 1 uses the MMU 18 except for the time of memory dump. Only a part of the physical addresses targeted by the assigned logical address can be accessed.
  • Each OS area in the memory device 5 has an area for referring to a memory area outside the OS area as an area (logical address space) in each OS.
  • the OS area 44 includes a map area 70
  • the OS 22 area 45 includes a map area 71
  • the OS 23 area 46 includes a map area 72.
  • the memory dump execution units 29, 35, and 41 are also examples of the counter value update unit.
  • the map unit 50 is an example of an access control unit.
  • a failure occurs in the OS 22 operating on the processor core 2, and a memory dump is executed in the OS 22 area 45 that is code data on the memory device 5 of the memory dump execution unit 35 of the OS 22.
  • a memory dump is executed in the OS 22 area 45 that is code data on the memory device 5 of the memory dump execution unit 35 of the OS 22.
  • the abnormality detection unit 34 of the OS 22 detects the abnormality (S401 in FIG. 21).
  • the abnormality detection unit 34 performs processing such as specifying the cause of the abnormality, and then issues a memory dump instruction to the memory dump execution unit 35 (S402 in FIGS. 19 and 21). .
  • the memory dump execution unit 35 Upon receiving the memory dump instruction, the memory dump execution unit 35, when an exception occurs so that the exception detection unit 34 does not detect the exception of the processor core 2 that occurs during the memory dump execution, the memory dump abnormality detection unit 37 After the processor core 2 is set to detect, the location information of the dump file 24 in the HDD device 7 is acquired from the file information storage area 25 in the backup memory device 8 (S403 in FIGS. 19 and 21). . Next, the memory dump execution unit 35 performs processing for writing the contents of the memory device 5 into the dump file 24 in the HDD device 7 based on the acquired position information.
  • the MMU 19 operates using the page table 55 in the OS 22 area 45 of the memory device 5. Therefore, the memory dump execution unit 35 of the OS 22 accesses only the OS 22 area 45 of the memory device 5. I can't do it. For this reason, the process of writing the contents of the memory device 5 is performed as follows. First, the memory dump execution unit 35 determines whether the first page of the physical address space of the memory device 5 (an area obtained by dividing the address space by a certain size (generally 4 Kbytes)) is present in the OS 22 area 45. This is checked (S404 in FIG. 21). This is determined by referring to the page table 55 and determining whether or not a desired physical address is included in the logical address space of the processor core 2.
  • the memory dump execution unit 35 instructs the map unit 51 to set the physical address space on the logical address space of the processor core 2.
  • the map unit 51 sets the page table 55 used by the MMU 19 so that the physical address space can be referred to in the logical address space of the processor core 2.
  • FIG. 19 shows an example in which the first page and the OS 21 area 44 are set in the map area 71. However, if the same processing is repeated for other areas, the entire area of the memory device 5 can be referred to. It becomes. If the desired physical address is included in the OS 22 area 45 (YES in S404 in FIG.
  • the physical address can already be referred to in the logical address space, so an instruction is issued to the map unit 51. Absent.
  • the memory dump execution unit 35 next selects the physical address. A page in the logical address space corresponding to the first page of the space is written to the dump file 24 (S406 in FIGS. 19 and 21). If no abnormality has occurred (NO in S407 in FIG. 21), the processing from S404 to S406 is performed on the next page of the physical address space.
  • the core cooperation unit 36 that has received an instruction from the memory dump abnormality detection unit 37 selects a processor core to be transmitted. In the present embodiment, transmission is performed to the processor core 1 (S410 in FIGS. 19 and 21). Regarding the selection of the processor core, a method for predetermining a specific processor core in the same manner as in the first embodiment, and the load state of each processor core is recorded in the memory device 5 so that the processor core with the lowest load is recorded. There are methods such as selecting. In the present embodiment, by such a method, the core cooperation unit 36 of the processor core 2 selects the processor core 1 and transmits a notification to the processor core 1 (S410 in FIGS. 19 and 21). This notification is received by the core cooperation unit 30 of the processor core 1 (S411 in FIG. 22).
  • the core cooperation unit 30 of the processor core 1 instructs the memory dump execution unit 29 to perform a memory dump (S412 in FIGS. 20 and 22).
  • the memory dump execution unit 29 acquires the position information of the dump file 24 in the HDD device 7 from the file information storage area 25 in the backup memory device 8 (S413 in FIGS. 20 and 22), and the acquired position information is Originally, processing for writing the contents of the memory device 5 into the dump file 24 in the HDD device 7 is performed.
  • the MMU 18 is operated using the page table 54 in the OS 21 area 44 of the memory device 5, so the memory dump execution unit 29 of the OS 21 accesses only the OS 21 area 44 of the memory device 5. I can't do it. For this reason, the process of writing the contents of the memory device 5 is performed as follows. First, the memory dump execution unit 29 determines whether the first page of the physical address space of the memory device 5 (an area where the address space is divided by a fixed size (generally 4 Kbytes)) exists in the OS 21 area 44. A check is made (S414 in FIG. 22). This is determined by referring to the page table 54 and determining whether or not a desired physical address is included in the logical address space of the processor core 1.
  • the memory dump execution unit 29 instructs the map unit 50 to set the physical address space as the logical address space of the processor core 1.
  • the map unit 50 sets the page table 54 used by the MMU 18 so that the physical address space can be referred to in the logical address space of the processor core 1.
  • FIG. 20 shows an example in which the first page and the OS 22 area 45 are set in the map area 70. However, if the same processing is repeated for other areas, the entire area of the memory device 5 can be referred to. It becomes.
  • the memory dump execution unit 29 next performs the physical dump. A page in the logical address space corresponding to the first page in the address space is written to the dump file 24 (S416 in FIGS. 20 and 22). Then, it is checked whether or not the memory dump has been performed on all areas of the memory device 5 (S417 in FIG. 22).
  • the memory dump execution unit 29 notifies the core cooperation unit 30 of the completion of the memory dump (FIGS. 20 and 20). 22 S418).
  • the core cooperation unit 30 notifies the processing completion to the processor core 2 that is the notification source (S419 in FIGS. 20 and 22). This notification is received by the core cooperation unit 36 of the processor core 2 (S420 in FIG. 21).
  • the core cooperation unit 36 of the processor core 2 When receiving the notification from the core cooperation unit 30 of the processor core 1, the core cooperation unit 36 of the processor core 2 notifies the memory dump abnormality detection unit 37 of the processing completion (S421 in FIGS. 20 and 21). Upon receiving this notification, the memory dump abnormality detection unit 37 notifies the abnormality detection unit 34 of the completion of processing (S422 in FIGS. 20 and 21). Upon receiving the notification, the abnormality detection unit 34 stops or restarts the apparatus when the memory contents are saved (S423 in FIGS. 20 and 21). The above is the operation when a failure occurs in the memory dump system in this embodiment.
  • an MMU that converts a logical address space into a physical address space is used, each processor core is operated in the logical address space, and a specific OS that can be used by an OS on which the processor core is operating is used. Only the memory area can be referenced.
  • the memory dump method according to the fourth embodiment when a failure occurs in one processor core and the memory contents are stored in the secondary storage device by the OS operating on the processor core, When an abnormality occurs in the memory dump execution unit, after detecting an abnormality in the processor core that is executing the memory dump, the processor core that detected the abnormality instructs the other processor core to perform a memory dump and receives the instruction.
  • the memory dump execution unit on the processor core sets a page table in the logical address space in which the processor core operates so that the memory area that the processor core could not reference can be referred to, and the memory contents in the secondary storage device Save. For this reason, in the memory dump method according to the fourth embodiment, even if a failure occurs during the memory dump process, the memory dump can be reliably performed without the need for a processor core that exclusively processes the memory dump.
  • Each processor core is provided with an MMU (Memory Management Unit) that can divide the memory and manage each memory as a different address space, and the memory dump method including the following components has been described.
  • MMU Memory Management Unit
  • the OS on each processor core has the following components.
  • Embodiment 5 In the memory dump method according to the present embodiment, when an abnormality occurs during memory dump processing in a certain processor core, the failed processor core instructs another processor core to perform a memory dump.
  • the processor core where the error occurred monitors the memory dump of another processor core, and if the memory dump process does not finish within a certain time, the other processor core is stopped and another another processor core is instructed to perform the memory dump. .
  • FIG. 23 is a diagram illustrating a configuration example of software (S / W) with respect to the H / W configuration illustrated in FIG. 1.
  • the monitoring unit 80 is provided for the OS 21, the monitoring unit 81 is provided for the OS 22, and the monitoring unit 82 is provided for the OS 23 (not shown). Is provided.
  • the memory device 5 includes a counter 83 in the OS 21 area 44, a counter 84 in the OS 22 area 45, and a counter 84 in the OS 22 area as counters indicating that the memory dump operation continues in the memory dump process in each processor core.
  • a counter 85 is provided for each area.
  • the core cooperation unit 30, the core cooperation unit 36, and the core cooperation unit 42 correspond to examples of a failure detection unit, a memory dump completion notification unit, and a memory dump request unit, respectively.
  • the memory dump abnormality detection unit 31, the memory dump abnormality detection unit 37, and the memory dump abnormality detection unit 43 correspond to an example of a memory dump request unit.
  • FIG. 24, FIG. 25, and FIG. 26 the processor core 3, the OS 23 area 46 in the memory device 5, and the console device 6 are omitted for reasons of drawing.
  • a failure occurs in the OS 22 operating on the processor core 2 and a memory dump is executed in the OS 22 area 45 which is code data on the memory device 5 of the memory dump execution unit 35 of the OS 22.
  • An example in which the data in the part 350 has been destroyed will be described.
  • the abnormality detection unit 34 of the OS 22 detects the abnormality (S501 in FIG. 27). After performing processing such as specifying the cause of the abnormality, the abnormality detection unit 34 issues a memory dump instruction to the memory dump execution unit 35 (S502 in FIGS. 24 and 27). Upon receiving the memory dump instruction, the memory dump execution unit 35 does not detect the exception of the processor core 2 that occurs during the execution of the memory dump again by the abnormality detection unit 34 (because the memory dump instruction is generated again when detected). The location of the dump file 24 in the HDD device 7 from the file information storage area 25 in the backup memory device 8 is set after the processor core 2 is set so that the memory dump abnormality detection unit 37 detects when an exception occurs.
  • the memory dump execution unit 35 writes the contents of the memory device 5 in the dump file 24 in the HDD device 7 based on the acquired position information (S504 in FIGS. 24 and 27).
  • the data of the memory dump execution unit 350 in the OS 22 area 45 of the memory device 5 is not destroyed, the operation of the memory dump execution unit 35 is not hindered. Finish normally.
  • the memory dump abnormality detection unit 37 instructs the core cooperation unit 36 to notify another processor core (a notification including a memory dump execution request) (S506 in FIGS. 24 and 27).
  • the core cooperation unit 36 that has received an instruction from the memory dump abnormality detection unit 37 selects a processor core to be transmitted.
  • notification is transmitted to the processor core 1 (S507 in FIGS. 24 and 27).
  • the core cooperation unit 36 of the processor core 2 selects the processor core 1 and notifies the processor core 1. This notification is received by the core cooperation unit 30 of the processor core 1 (S508 in FIG. 29).
  • the core cooperation unit 30 of the processor core 1 instructs the memory dump execution unit 29 to perform a memory dump (S509 in FIGS. 25 and 28).
  • the memory dump execution unit 29 acquires the position information of the dump file 24 in the HDD device 7 from the file information storage area 25 in the backup memory device 8 (S510 in FIG. 25 and FIG. 28), and uses the acquired position information.
  • the contents of the memory device 5 are written into the dump file 24 in the HDD device 7. This process is performed as follows. First, the memory dump execution unit 29 stores one page (4 KB) from the top of the memory device 5 in the dump file 24 (S511 in FIGS. 25 and 28).
  • the memory dump execution unit 29 adds 1 to the counter 83 of the OS 21 area 44 in the memory device 5 (S512 in FIGS. 25 and 28).
  • the memory dump execution unit 29 checks whether the memory dump has been completed for all areas of the memory device 5 (S513 in FIG. 29). If the memory dump has not been completed for all areas (NO in S513 in FIG. 29), the memory dump is performed on the next page of the memory device 5 (S511 in FIGS. 25 and 28), and the counter 83 is set. 1 is added again (S512 in FIGS. 25 and 28). This is performed on the entire memory device 5.
  • the processor core 1 ends the process.
  • the data of the memory dump execution unit 350 in the OS 22 area 45 in the memory device 5 is destroyed, there is no problem in the operation of the memory dump execution unit 290 in the OS 21 area 44 in the memory device 5.
  • the memory dump of the dump execution unit 29 ends normally.
  • the memory dump abnormality detection unit 37 of the processor core 2 notifies the monitoring unit 81 of the start of monitoring (FIGS. 26 and 28). S514).
  • the monitoring unit 81 Upon receiving the notification, the monitoring unit 81 first checks whether a certain time has elapsed (S515 in FIG. 28). If the predetermined time has not elapsed (NO in S515), the monitoring unit 81 waits until the time elapses. If it is determined in S515 that the predetermined time has elapsed (YES in S515), the monitoring unit 81 uses the memory dump execution unit 29 of the processor core 1 for the OS 21 of the memory device 5 updated in S512.
  • the counter 83 in the area 44 it is checked whether the value has been updated (S516 in FIGS. 26 and 28).
  • the contents of the counter 83 are incremented by 1 every time a memory dump for one page is performed in the memory dump execution unit 29 of the processor core 1, so that the operation of the memory dump execution unit 29 is not hindered.
  • the value is updated every time the monitoring unit 81 refers to the counter. If it has been updated (YES in S516), the monitoring unit 81 checks whether the memory dump has ended from the value of the counter 83 (S517 in FIG. 28).
  • the process returns to S515, waits for a certain time again (S515), and checks whether the value of the counter 83 has been updated (S516).
  • the monitoring unit 81 notifies the memory dump abnormality detection unit 37 of the processing completion. This is performed (S518 in FIGS. 26 and 28). Receiving the notification, the memory dump abnormality detection unit 37 notifies the abnormality detection unit 34 of the completion of processing (S519 in FIGS. 26 and 28). Upon receiving the notification, the abnormality detection unit 34 stops or restarts the apparatus when the memory contents are saved (S520 in FIGS. 26 and 28).
  • the monitoring unit 81 notifies the memory dump abnormality detection unit 37 that the memory dump process is abnormal (in FIG. 26). S522).
  • the memory dump abnormality detection unit 37 stores the abnormality information in the backup memory device 8 and records the abnormality, and then stops the processor core 1 (S521 in FIG. 28). This makes it possible to determine that the processor core 1 has received a stop instruction by using the core cooperation unit 36 and performing notification of a system different from normal inter-processor core communication. Accordingly, the memory dump abnormality detection unit 37 determines that the memory dump of the processor core 1 could not be normally performed, returns to S506, and transfers the memory to another processor core (processor core 3) via the core cooperation unit 36. Dump instructions are given. As a result, the memory dump is performed by the memory dump execution unit 41 of the processor core 3. The above is the operation when a failure occurs in the memory dump system in this embodiment.
  • a monitoring unit that monitors memory dump processing of other processor cores is provided on each processor core, and memory dump processing is normal during memory dump processing in each processor core.
  • the monitoring unit refers to the counter at regular intervals, and if the value is not updated, determines that there is an abnormality and performs a memory dump to another processor core. . For this reason, an error occurs in the memory dump process in a certain processor core, and when a memory dump is performed in another processor core, the memory dump process of another processor core hangs up. Even if it becomes, the memory dump system which can implement a memory dump reliably can be obtained.
  • a memory dump method including the following components in each processor core has been described.
  • the OS on each processor core has the following components.
  • (A) Counter existing in the memory (b) Means for updating the counter at regular intervals during the memory dump (c) An abnormality occurs during storage in the secondary storage device, and the memory dump is sent to the other processor cores After the notification, the counter value is checked, and if the value is not updated within a certain time, a means to notify the memory dump to another processor core

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Abstract

　プロセッサコア２のメモリダンプ実施部３５が共有メモリであるメモリ装置５のデータをＨＤＤ装置７に保存しているときに異常が発生した場合に、メモリダンプ異常検出部３７がメモリダンプ異常を検出し、コア連携部３６がプロセッサコア１のコア連携部３０にメモリダンプ異常を通知し、プロセッサコア１のメモリダンプ実施部２９がコア連携部３０からメモリダンプ実施部３５のメモリダンプ異常を通知され、メモリダンプ実施部３５に代わってメモリ装置５のデータをＨＤＤ装置７に保存する。

Description

プロセッサ装置及びプログラム
　本発明は、プロセッサ装置がメモリ装置のデータを二次記憶装置に保存するメモリダンプ技術に関する。
　計算機システムにおいて、障害発生時にメモリ装置（以下、単にメモリともいう）の内容を二次記憶装置に保存（これをメモリダンプと呼ぶ）しておき、障害原因の解析に活用する手法が一般的に利用されている。
　従来のメモリダンプ方式では、障害が発生したプロセッサ装置（以下、単にプロセッサともいう）自身が二次記憶装置に保存するのが一般的であったが、この場合、障害が発生したプロセッサにて二次記憶装置に保存できない場合、メモリダンプを実施することができなかった。
　これを解決する方法として、例えば、特許文献１に記載の方法がある。
　特許文献１の方法では、障害発生プロセッサが二次記憶装置にアクセスできる場合は、障害発生プロセッサが障害処理プログラムを共有メモリにロードし、共有メモリにロードされた障害処理プログラムを用いて固有メモリの内容を二次記憶装置に保存する。
　一方、障害発生プロセッサが二次記憶装置にアクセスできない場合は、まず、健全なプロセッサの中から特定のプロセッサが支援プロセッサとして選定される。
　そして、支援プロセッサが障害処理プログラムを共有メモリにロードし、障害発生プロセッサが共有メモリにロードされた障害処理プログラムを用いて固有メモリの内容を共有メモリにコピーする。
　次に、支援プロセッサが共有メモリにコピーされた障害発生プロセッサの固有メモリのデータを二次記憶装置に保存する。
特開平８－３０５６５号公報
　上記従来技術においては、障害発生プロセッサが固有メモリの内容を二次記憶装置に保存できるか否かは、プロセッサ装置情報に予め設定された構成情報を元に決めている。
　そして、障害発生プロセッサが固有メモリの内容を二次記憶装置に保存できる設定になっている場合に、障害発生プロセッサが障害処理プログラムを用いて固有メモリの内容を二次記憶装置に保存している最中に、障害処理プログラムが異常になると、二次記憶装置への保存ができない。
　障害処理プログラムが異常になるケースとしては、障害処理プログラムが共有メモリに保持されている場合に、プログラムコードに、別コードから書込みが発生し、コードが不正になってしまう（いわゆるプログラムのバグにより発生する）ケースがある。
　更に、障害処理プログラムが異常になるケースとしては、プロセッサが論理アドレス空間を物理アドレス空間に変換するＭＭＵ（Ｍｅｍｏｒｙ　Ｍａｎａｇｅｍｅｎｔ　Ｕｎｉｔ）を備え、障害処理プログラムコードが論理アドレス空間を用いて動作している場合、障害情報（障害発生プロセッサの固有メモリの内容）が保存されている領域の論理アドレス空間をアクセスするための変換テーブルに別コードから書込みが発生し、論理アドレス空間設定が不正になるようなケースが考えられる。
　このようなケースに至った場合、障害発生プロセッサが固有メモリの内容を二次記憶装置に保存できる設定になっていても、二次記憶装置に固有メモリの内容を保存している最中に異常となってしまうため、保存ができない。
　また、支援プロセッサが障害発生プロセッサの固有メモリの内容を二次記憶装置に保存するケースでも、障害発生プロセッサが固有メモリの内容を共有メモリに保存する最中に異常となってしまうと、保存ができない。
　さらには、支援プロセッサが共有メモリから障害発生プロセッサの固有メモリの内容を二次記憶装置に保存する際でも、保存処理を行うプログラムや共有メモリの論理アドレス空間に対して上記のような現象が発生した場合は、二次記憶装置に保存することができなくなる。
　この発明は、上記のような課題を解決することを主な目的とし、複数のプロセッサ装置がメモリ装置を共有する構成において、メモリダンプを試行するプロセッサ装置がメモリダンプを正常に行えない状態になっていても、別のプロセッサ装置によりメモリダンプが確実に実施できる機構を得ることを主な目的とする。
　本発明に係るプロセッサ装置は、
　メモリ装置のメモリダンプを行う他のプロセッサ装置と接続され、前記メモリ装置を前記他のプロセッサ装置と共有しているプロセッサ装置であって、
　前記他のプロセッサ装置においてメモリダンプが正常に行われていないことを検出する障害検出部と、
　前記障害検出部により前記他のプロセッサ装置においてメモリダンプが正常に行われていないことが検出された場合に、前記他のプロセッサ装置に代わって、前記メモリ装置のメモリダンプを行うメモリダンプ実施部とを有することを特徴とする。
　本発明によれば、障害検出部が他のプロセッサ装置においてメモリダンプが正常に行われていないことを検出した場合に、メモリダンプ実施部が他のプロセッサ装置に代わってメモリ装置のメモリダンプを行うため、メモリダンプを試行するプロセッサ装置がメモリダンプを正常に行えない状態になっていても、メモリダンプが確実に実施できる。
実施の形態１に係るハードウェア構成例を示す図。 実施の形態１に係るソフトウェア構成例を示す図。 実施の形態１に係る障害発生時の動作例を示す図。 実施の形態１に係る障害発生時の動作例を示す図。 実施の形態１に係る障害発生時の動作例を示すフローチャート図。 実施の形態１に係る障害発生時の動作例を示すフローチャート図。 実施の形態２に係るハードウェア構成例を示す図。 実施の形態２に係るソフトウェア構成例を示す図。 実施の形態２に係る障害発生時の動作例を示す図。 実施の形態２に係る障害発生時の動作例を示す図。 実施の形態２に係る障害発生時の動作例を示すフローチャート図。 実施の形態２に係る障害発生時の動作例を示すフローチャート図。 実施の形態３に係るソフトウェア構成例を示す図。 実施の形態３に係る障害発生時の動作例を示す図。 実施の形態３に係る障害発生時の動作例を示す図。 実施の形態３に係る障害発生時の動作例を示すフローチャート図。 実施の形態３に係る障害発生時の動作例を示すフローチャート図。 実施の形態４に係るソフトウェア構成例を示す図。 実施の形態４に係る障害発生時の動作例を示す図。 実施の形態４に係る障害発生時の動作例を示す図。 実施の形態４に係る障害発生時の動作例を示すフローチャート図。 実施の形態４に係る障害発生時の動作例を示すフローチャート図。 実施の形態５に係るソフトウェア構成例を示す図。 実施の形態５に係る障害発生時の動作例を示す図。 実施の形態５に係る障害発生時の動作例を示す図。 実施の形態５に係る障害発生時の動作例を示す図。 実施の形態５に係る障害発生時の動作例を示すフローチャート図。 実施の形態５に係る障害発生時の動作例を示すフローチャート図。 実施の形態５に係る障害発生時の動作例を示すフローチャート図。
　実施の形態１．
　本実施の形態では、複数のプロセッサコアがメモリを共有しているハードウェア構成における、メモリダンプ方式を説明する。
　より具体的には、本実施の形態は、各プロセッサコアの上で複数のオペレーティングシステムおよびアプリケーションが動作している構成において、１つのプロセッサコアに障害が発生し、そのプロセッサコア上で動作しているＯＳにて二次記憶装置にメモリ内容を保存している最中に、当該プロセッサコアにおいて異常が発生した場合のメモリダンプ方式に関する。
　そして、本実施の形態では、メモリダンプを実施しているプロセッサコアにて異常を検出し、異常を検出したプロセッサコアが、別プロセッサコアにメモリダンプを指示し、別プロセッサコアが、二次記憶装置にメモリ内容を保存することにより、メモリダンプ処理中に障害が発生しても、メモリダンプが確実に実施できるメモリダンプ方式を説明する。
　以下、実施の形態１に係るメモリダンプ方式を図を用いて説明する。
　図１は、本実施の形態に係るメモリダンプ方式におけるハードウェア（Ｈ／Ｗ）構成例を示す。
　図中、１、２、３が演算処理を行うプロセッサコアであり、お互いが、バス４で結合される。
　各プロセッサコアは、プロセッサ装置の例である。
　また、バス４を通して、プロセッサコア１、プロセッサコア２、プロセッサコア３と、メモリ装置５、コンソール装置６、ハードディスク装置（以下、ＨＤＤ装置とも表記する）７及びバックアップメモリ装置８が結合されている。
　メモリ装置５は、オペレーティングシステム（以下、ＯＳとも表記する）のコードやデータ、およびアプリケーション（以下、ＡＰとも表記する）のコードやデータ、およびヒープ／スタックを保持する。
　前述したように、プロセッサコア１、プロセッサコア２、プロセッサコア３は、メモリ装置５を共有している。
　コンソール装置６は、ＯＳやＡＰからのメッセージを出力する。
　ハードディスク装置７は、メモリダンプ時にメモリ装置５の内容を格納する。
　バックアップメモリ装置８は、ＨＤＤ装置７上にある、メモリ装置５の内容を保存するためのファイルの情報を保持している。
　プロセッサコア１、プロセッサコア２、プロセッサコア３には、それぞれ、演算処理を行う演算処理部９（プロセッサコア１）、１０（プロセッサコア２）、１１（プロセッサコア３）、メモリ装置５の内容および演算処理部の処理結果を一時的に保持しておくキャッシュ１２（プロセッサコア１）、１３（プロセッサコア２）、１４（プロセッサコア３）、および、各プロセッサコア間で通信を行うためのプロセッサコア間通信機能１５（プロセッサコア１）、１６（プロセッサコア２）、１７（プロセッサコア３）が存在する。
　プロセッサコア間通信機能については、プロセッサコアに割込みを通知する方法や、メモリ装置５を介して、通信したいプロセッサコアが通信先プロセッサコアが参照するメモリ領域に印をつけ、通信先プロセッサコアがそれを参照することにより、通知を把握する方法などが利用される。
　本実施の形態では、３つのプロセッサコアを図示しているが、３つである必要はなく、２つのプロセッサコアでも、４つ以上のプロセッサコアでも、動作そのものに変更はない。
　図２は、図１で示したＨ／Ｗ構成に対する、ソフトウェア（Ｓ／Ｗ）の構成例を示す図である。
　図中、プロセッサコア１ではオペレーティングシステム（ＯＳ）２１が動作する。
　同様に、プロセッサコア２ではＯＳ２２が、プロセッサコア３ではＯＳ２３が動作する。
　また、ＨＤＤ装置７には、メモリ装置５の内容を保存するための記憶領域であるダンプファイル２４が存在し、バックアップメモリ装置８には、ダンプファイル２４のＨＤＤ装置７内での位置情報などが格納されたファイル情報格納領域２５が存在する。
　プロセッサコア１のＯＳ２１には、プロセッサコア１のリセット時に動作し、ＯＳ２１自身の初期化を行うＯＳ初期化部２６、ダンプファイル２４の情報をファイル情報格納領域２５に設定するメモリダンプ設定部２７（ダンプ設定部２７とも表記する）、ＯＳ２１動作中に不正命令が実行されたり、不正アドレスへのアクセスが発生したことによりＯＳ２１がこれ以上動作できなくなったときに、その異常を検出する異常検出部２８が存在する。
　また、ＯＳ２１には、異常検出部２８からの指示により、ファイル情報格納領域２５にあるダンプファイル情報を元に、メモリ装置５の内容をダンプファイル２４に書き込むメモリダンプ実施部２９（ダンプ実施部２９とも表記する）が存在する。
　後述するように、メモリダンプ実施部２９は、他のプロセッサコア（例えば、プロセッサコア２）においてメモリダンプが正常に行われていないことが検出された場合に、他のプロセッサコアに代わって、メモリ装置５のメモリダンプを行う。
　更に、ＯＳ２１には、プロセッサコア間の通信を行うためのコア連携部３０と、メモリダンプ実施部２９の処理中に異常が発生した場合に、その異常を検出するメモリダンプ異常検出部３１（ダンプ異常検出部３１とも表記する）が存在する。
　プロセッサコア２のＯＳ２２にも、同様な手段として、ＯＳ初期化部３２、メモリダンプ設定部３３（ダンプ設定部３３とも表記する）、異常検出部３４、メモリダンプ実施部３５（以下、ダンプ実施部３５とも表記する）、コア連携部３６、メモリダンプ異常検出部３７（ダンプ異常検出部３７とも表記する）が存在する。
　また、図２では、図示を省略しているが、プロセッサコア３のＯＳ２３にも、同様な手段として、ＯＳ初期化部、メモリダンプ設定部、異常検出部、メモリダンプ実施部、コア連携部、メモリダンプ異常検出部が存在する。
　ＯＳ２３における各要素を言及する場合には、ＯＳ初期化部３８、メモリダンプ設定部３９、異常検出部４０、メモリダンプ実施部４１、コア連携部４２、メモリダンプ異常検出部４３と表記する。
　なお、コア連携部３０、コア連携部３６及びコア連携部４２は、それぞれ、障害検出部、メモリダンプ完了通知部及びメモリダンプ要求部の例に相当する。
　また、メモリダンプ異常検出部３１、メモリダンプ異常検出部３７及びメモリダンプ異常検出部４３は、メモリダンプ要求部の例に相当する。
　後述するように、プロセッサコア２がメモリダンプを試行するケースにおいては、メモリダンプ異常検出部３７がメモリダンプ実施部３５によるメモリダンプの実施状況を監視する。
　そして、メモリダンプ異常検出部３７がメモリダンプ実施部３５においてメモリダンプが正常に行われていないことを検出した場合に、コア連携部３６が、例えばプロセッサコア１のコア連携部３０に、メモリダンプ実施部３５の代わりにメモリ装置５のメモリダンプを実施するよう要求する。
　また、コア連携部３０は、コア連携部３６から、メモリダンプの要求、つまりプロセッサコア２においてメモリダンプが正常に行われていない旨の通知を受け、プロセッサコア２においてメモリダンプが正常に行われていないことを検出する。
　また、プロセッサコア１のメモリダンプ実施部２９においてメモリダンプが正常に完了した場合は、コア連携部３０はコア連携部３６にメモリダンプが正常に完了したことを通知する。
　プロセッサコア１、プロセッサコア２、プロセッサコア３上で動作しているＯＳ２１、ＯＳ２２、ＯＳ２３の実行コードやデータ、および各ＯＳ上で動作するアプリケーション（ＡＰ）は、メモリ装置５内に存在する。
　そのため、メモリ装置５には、ＯＳ２１が利用しているＯＳ２１用領域４４と、ＯＳ２２が利用しているＯＳ２２用領域と、ＯＳ２３が利用しているＯＳ２３用領域が存在している。
　各ＯＳ用領域は、コードやデータが重なるとＯＳが動作できなくなるため、互いに独立して（異なる物理アドレスにて）メモリ装置５内に配置される。
　また、各ＯＳ内の要素も、各ＯＳ用領域に存在し、ＯＳ２１のメモリダンプ実施部２９やコア連携部３０などのコードやデータは、ＯＳ２１用領域４４のメモリダンプ実施部２９０（ダンプ実施部２９０とも表記する）、コア連携部３００などとして存在し、同様に、ＯＳ２２の各要素およびＯＳ２３の各要素も、それぞれＯＳ２２用領域４５、ＯＳ２３用領域４６に存在する。
　ＯＳ２２用領域４５においても、メモリダンプ実施部３５やコア連携部３６などのコードやデータは、メモリダンプ実施部３５０（ダンプ実施部３５０とも表記する）、コア連携部３６０などとして存在する。
　更に、ＯＳ２３用領域４６においても、メモリダンプ実施部４１やコア連携部４２などのコードやデータは、メモリダンプ実施部４１０（ダンプ実施部４１０とも表記する）、コア連携部４２０などとして存在する。
　次に、本実施の形態におけるメモリダンプ方式の障害発生時の動作例を、図３、図４内の矢印および図５、図６のフローチャートを用いて説明する。
　なお、図３、図４では、作図上の理由から、プロセッサコア３、メモリ装置５内のＯＳ２３用領域４６、コンソール装置６の図示を省略している。
　図３～図６では、プロセッサコア２上で動作するＯＳ２２に障害が発生し、かつ、ＯＳ２２のメモリダンプ実施部３５のメモリ装置５上のコード・データであるＯＳ２２用領域４５内のメモリダンプ実施部３５０のデータが破壊されていた場合の例を説明する。
　まず、ＯＳ２２動作中に障害が発生すると、ＯＳ２２の異常検出部３４がその異常を検出する（図５のＳ１０１）。
　この異常検出は、リソース不足によってＯＳ２２が単独で異常と検出できるものや、不正アドレスアクセスや、不正命令実装によって、プロセッサコア２上で例外が発生することによって異常と検出されるものがある。
　これら異常が異常検出部３４によって検出されると、異常検出部３４は、異常の原因特定などの処理をした後、メモリダンプ実施部３５にメモリダンプの指示を出す（図３及び図５のＳ１０２）。
　メモリダンプ指示を受けたメモリダンプ実施部３５は、メモリダンプ実施中に発生するプロセッサコア２の例外を、再度異常検出部３４が検出しない（検出すると、再度メモリダンプ指示が発生するので）ように、例外が発生した場合、メモリダンプ異常検出部３７が検出するようにプロセッサコア２を設定した後、バックアップメモリ装置８内にあるファイル情報格納領域２５からＨＤＤ装置７内にあるダンプファイル２４の位置情報を取得する（図３及び図５のＳ１０３）。
　次に、メモリダンプ実施部３５は、取得した位置情報を元に、ＨＤＤ装置７内のダンプファイル２４にメモリ装置５の内容を書き込む（図３及び図５のＳ１０４）。
　ここで、メモリ装置５のＯＳ２２用領域４５内のメモリダンプ実施部３５０のデータが破壊されていなければ、メモリダンプ実施部３５の動作に支障がないので、メモリダンプ実施部３５のメモリダンプ処理は正常に終了する。
　しかし、メモリ装置５のＯＳ２２用領域４５のメモリダンプ実施部３５０のデータが破壊されていた場合、メモリダンプ実施部３５の動作は不定になり、不正命令実行や不正アクセスにより、プロセッサコア２上で例外が発生する。
　この場合、すでにメモリダンプ実施部３５の動作は不正になっているため、再度メモリダンプ実施部３５を動作させても、メモリダンプを正常に動作させることができない。
　メモリダンプ異常検出部３７は、メモリダンプ実施部３５のメモリダンプの実施状況を監視しているため、プロセッサコア２上で例外が発生したことがメモリダンプ異常検出部３７によって検出される（図３及び図５のＳ１０５）。
　異常を検出すると、メモリダンプ異常検出部３７は、コア連携部３６に別プロセッサコアへの通知（メモリダンプの実施要求を含む通知）を指示する（図３及び図５のＳ１０６）。
　メモリダンプ異常検出部３７から指示を受けたコア連携部３６は、通知を送信すべきプロセッサコアを選択する。
　ここでは、コア連携部３６はプロセッサコア１に通知を行う（図３及び図５のＳ１０７）。
　プロセッサコアの選択については、特定のプロセッサコアを予め決めておく方法や、各プロセッサコアの負荷状況をメモリ装置５内に記録するようにし、一番負荷が低いプロセッサコアを選択する、などの方法がある。
　また、プロセッサコアへの通知については、プロセッサコア間割込みを利用するものや、メモリ装置５内の共通領域への読み書きによって同期を取る方法が取られる。
　本実施の形態では、このような方法により、プロセッサコア２のコア連携部３６は、プロセッサコア１を選択し、プロセッサコア１へ通知を行う。
　この通知は、プロセッサコア１のコア連携部３０が受信する（図６のＳ１０８）。
　プロセッサコア１のコア連携部３０は、プロセッサコア２のコア連携部３６からの通知を受信すると、メモリダンプ実施部２９に対し、メモリダンプを指示する（図４及び図６のＳ１０９）。
　メモリダンプ実施部２９は、バックアップメモリ装置８内にあるファイル情報格納領域２５からＨＤＤ装置７内にあるダンプファイル２４の位置情報を取得し（図４及び図６のＳ１１０）、取得した位置情報を元に、ＨＤＤ装置７内のダンプファイル２４にメモリ装置５の内容を書き込む（図４及び図６のＳ１１１）。
　メモリ装置５内のＯＳ２２用領域４５内のメモリダンプ実施部３５０のデータは破壊されているものの、メモリ装置５内のＯＳ２１用領域４４のメモリダンプ実施部２９０の動作には支障がないので、メモリダンプ実施部２９のメモリダンプは正常に終了する。
　メモリダンプ実施部２９は、メモリダンプが終了すると、コア連携部３０に対し、メモリダンプ終了の通知を行う（図４及び図６のＳ１１２）。
　コア連携部３０は、通知元であるプロセッサコア２に対し処理完了の通知を行う（図４及び図６のＳ１１３）。
　この通知は、プロセッサコア２のコア連携部３６が受信する（図５のＳ１１４）。
　プロセッサコア２のコア連携部３６は、プロセッサコア１のコア連携部３０からの通知を受信すると、メモリダンプ異常検出部３７に処理完了の通知を行う（図４及び図５のＳ１１５）。
　この通知を受けて、メモリダンプ異常検出部３７は、異常検出部３４に処理完了の通知を行う（図４及び図６のＳ１１６）。
　通知を受けた異常検出部３４は、メモリ内容が保存されたことにより、装置を停止または再起動する（図４及び図６のＳ１１７）。
　以上がこの実施の形態におけるメモリダンプ方式の障害発生時の動作である。
　以上のように、実施の形態１によるメモリダンプ方式では、１つのプロセッサコアに障害が発生し、そのプロセッサコア上で動作しているＯＳにて二次記憶装置にメモリ内容を保存している最中に、メモリダンプ実施部内にて異常が発生した時に、別プロセッサコアにメモリダンプを指示し、別プロセッサコア上にてメモリダンプを実施する。
　このため、メモリダンプ処理中に障害が発生しても、メモリダンプが確実に実施できる。
　なお、プロセッサコア１のメモリダンプ実施部２９の処理にて、プロセッサコア２のメモリダンプ実施部３５が実施したのと同様に、プロセッサコア１の例外を、メモリダンプ異常検出部３１が検出するように、プロセッサコア１に設定し、プロセッサコア１のメモリダンプ実施部２９の処理中に異常が発生した時に、さらに別のプロセッサコア（例えば、プロセッサコア３）にメモリダンプを指示するようにしてもよい。
　このようにすることで、メモリダンプがさらに確実に実施できる。
　また、本実施の形態では、プロセッサコア１のメモリダンプ実施部２９によるメモリダンプ処理が終了した後、コア連携部３０を介して、プロセッサコア２の異常検出部３４に処理完了を通知し、プロセッサコア２の異常検出部３４にて装置の停止または再起動を実施している。
　これにつき、メモリダンプ実施部２９が、プロセッサコア１の異常検出部２８に処理完了を通知し、異常検出部２８にて装置の停止または再起動を行うことでも、同様なメモリダンプ方式を得ることができる。
　また、本実施の形態では、メモリダンプ実施部３５の処理内での異常について、プロセッサコア２の例外発生をメモリダンプ異常検出部３７が検出することにより、異常を検出している。
　これにつき、例外発生ではなく、利用したデータが不正であることをメモリダンプ実施部３５が検出した時に、メモリダンプ異常検出部３７に異常を通知することでも、同様なメモリダンプ方式を得ることができる。
　また、本実施の形態では、メモリダンプ実施部３５の処理内での異常について、プロセッサコア２の例外発生をＯＳ２２内のメモリダンプ異常検出部３７が検出することにより、異常を検出している。
　これをＨ／Ｗの仮想化支援機能を利用し、ＯＳ２２が動作できないような状態（例えば、ダブルフォルト）では、仮想化支援機能にてＯＳ２２とは別の機能（仮想化支援コード）が動作し、その中で、プロセッサコア１へのメモリダンプ指示を行うことでも、同様なメモリダンプ方式を得ることができる。
　また、仮想化支援機能とは別に、プロセッサコアの例外発生を、従来からプロセッサコアに備えられているシステム管理モード（Ｓｙｓｔｅｍ　Ｍａｎａｇｅｍｅｎｔ　Ｍｏｄｅ：ＳＭＭ）に遷移するようにし、ＳＭＭモードで動作するコード内にて、プロセッサコア１へのメモリダンプ指示を行うことでも、同様なメモリダンプ方式を得ることができる。
　つまり、メモリダンプ実施部３５の処理内での異常を検出するのは、ＯＳ２２（プロセッサコア２）に限らず、ＯＳ２１（プロセッサコア１）やＯＳ２３（プロセッサコア３）を含む、他の機構であってもよい。
　また、本実施の形態では、メモリダンプ実施部３５の処理内での異常を、メモリダンプ異常検出部３７にて検出するようにしている。
　これにつき、異常検出部３４が異常検出時にメモリダンプ実施中か否かを判断し、メモリダンプ実施中でなければ、メモリダンプ実施部３５にメモリダンプ指示をし、メモリダンプ実施中であれば、コア連携部３６に別プロセッサコアへの通知を指示するようにすることで、メモリダンプ異常検出部３７を必要とすることなく、同様なメモリダンプ方式を得ることができる。
　異常検出部３４がメモリダンプ実施中か否かを判断する方法としては、異常検出時に実行していたコード位置が、メモリダンプ実施部３５のコード内であるか否かを判断することや、メモリダンプ実施部３５がメモリダンプ開始時に、メモリ装置５内の特定の領域にマーキングし、それを異常検出部３４が読み取ることで判断することができる。
　また、本実施の形態では、プロセッサコア１、２、３上のＯＳに同様な機能を持たせているが、１つのプロセッサコアにコア連携部およびメモリダンプ実施部のみを備え、メモリダンプ専用とし、他のＯＳのメモリダンプ中に異常が発生した場合、メモリダンプ専用のプロセッサコアに通知することでも、同様なメモリダンプ方式を得ることができる。
　なお、プロセッサコア２のメモリダンプ実施部３５がメモリダンプを実施している最中にメモリダンプ実施部３５０が破損した場合には、破損時には既にメモリ装置５の一部のデータはＨＤＤ装置７に保存されている。
　しかしながら、プロセッサコア１のメモリダンプ実施部２９は、メモリダンプ実施部３５によりどのデータがＨＤＤ装置７に保存されているかを確認できないので、メモリダンプ実施部３５におけるメモリダンプの進捗状況にかかわらず、メモリダンプを最初からやり直す。
　以上、本実施の形態では、
　複数のプロセッサコアと、各プロセッサコアが共有するメモリと、障害発生時のメモリ内容を保存する二次記憶装置を備えたハードウェア上にて、複数のオペレーティングシステム（ＯＳ）が動作している構成において、以下の構成要素を含む、メモリダンプ方式を説明した。
　（１）各プロセッサコア上のＯＳに以下の構成要素を持つ。
　　（ａ）障害発生時にメモリ内容を二次記憶装置に保存する手段
　　（ｂ）二次記憶装置に保存する間に発生する異常を検出する手段
　　（ｃ）上記（ｂ）の手段から呼び出され、他プロセッサコアに通知を行う手段
　　（ｄ）他プロセッサコアからの通知を受け、上記（ａ）の手段を呼び出す手段
　実施の形態２．
　本実施の形態では、複数のプロセッサコアと、論理アドレス空間を物理アドレス空間に変換するＭＭＵを持ったハードウェア構成を備え、その上で複数のオペレーティングシステム（ＯＳ）およびアプリケーション（ＡＰ）が動作している構成におけるメモリダンプ方式を説明する。
　より具体的には、本実施の形態に係るメモリダンプ方式では、メモリダンプ処理専用プロセッサコアを設け、メモリダンプ処理専用プロセッサコア以外は、各自が使用するメモリ領域のみ論理アドレス空間として参照できるようにし、メモリダンプ処理専用プロセッサコアは、全メモリを論理アドレス空間として参照できるようにしている。
　そして、本実施の形態に係るメモリダンプ方式では、１つのプロセッサコアに障害が発生し、そのプロセッサコア上で動作しているＯＳ内で二次記憶装置にメモリ内容を保存している最中に、メモリダンプ処理において異常が発生した場合に、メモリダンプを実施しているプロセッサコアにて異常を検出した後、異常を検出したプロセッサコアがメモリダンプ処理専用プロセッサコアにメモリダンプを指示し、メモリダンプ処理専用プロセッサコアが、二次記憶装置にメモリ内容を保存する。
　本実施の形態に係るメモリダンプ方式によれば、メモリダンプ処理専用プロセッサコア以外は、各自が使用するメモリ領域のみ論理アドレス空間として参照できるため、メモリダンプ処理専用プロセッサコア上のメモリダンプ処理用のコードが、他プロセッサコアから破壊されることなく、メモリダンプを確実に実施できる。
　図７は、本実施の形態に係るメモリダンプ方式におけるハードウェア（Ｈ／Ｗ）構成例を示す。
　図７において、ＭＭＵ（Ｍｅｍｏｒｙ　Ｍａｎａｇｅｍｅｎｔ　Ｕｎｉｔ）１８、１９、２０以外は、図１に示した要素と同じである。
　ここでは、ＭＭＵ１８、１９、２０以外の要素の説明を省略する。
　ＭＭＵ１８、１９、２０は、論理アドレスをメモリ装置５の物理アドレスに変換する機能を有し、プロセッサコア１、２、３がメモリ装置５をアドレス空間として論理的に分割するために用いられる。
　各プロセッサコア上のＯＳは、このＭＭＵを使用することで、メモリ装置５の一部をそのＯＳ専用のメモリとして使用し、他プロセッサコアのＯＳが参照できないようにすることができる。
　本実施の形態では、３つのプロセッサコアを図示しているが、３つである必要はなく、２つのプロセッサコアでも、４つ以上のプロセッサコアでも、動作そのものに変更はない。
　図８は、図１で示したＨ／Ｗ構成に対する、ソフトウェア（Ｓ／Ｗ）の構成例を示す図である。
　図８では、作図上の理由から、コンソール装置６の図示を省略し、また、プロセッサコア３のＯＳ２３の内部構成の図示を省略している。
　なお、プロセッサコア３のＯＳ２３は、プロセッサコア２のＯＳ２２と同様の内部構成である。
　つまり、ＯＳ２３は、図２について説明したように、ＯＳ初期化部３８、メモリダンプ設定部３９、異常検出部４０、メモリダンプ実施部４１、コア連携部４２、メモリダンプ異常検出部４３と、後述するマップ部５２を備える。
　また、図８では、記述を省略しているが、本実施の形態においてもコア連携部３０、コア連携部３６及びコア連携部４２は、それぞれ、障害検出部、メモリダンプ完了通知部及びメモリダンプ要求部の例に相当し、メモリダンプ異常検出部３７及びメモリダンプ異常検出部４３は、メモリダンプ要求部の例に相当する。
　実施の形態２では、プロセッサコア１のＯＳ２１は、他のプロセッサコアのＯＳとは異なり、メモリダンプを専用に処理する機能を有し、メモリダンプ設定部、異常検出部、メモリダンプ異常検出部を持たない構成になっている。
　また、各ＯＳには、プロセッサコアのＭＭＵ（図７のＭＭＵ１８（プロセッサコア１）、ＭＭＵ１９（プロセッサコア２）、ＭＭＵ２０（プロセッサコア３））を使用して、メモリ装置５を論理アドレス空間上で参照可能（マップ）にするためのマップ部を備える（ＯＳ２１にはマップ部５０を、ＯＳ２２にはマップ部５１を、ＯＳ２３にはマップ部５２（不図示）をそれぞれ備える）。
　マップ部５０、５１、５２は、それぞれのＯＳがアクセスできるメモリ装置５の物理アドレス空間を指定する。
　後述するように、ＯＳ２２、ＯＳ２３は、メモリダンプ時以外はメモリ装置５の一部の物理アドレス空間に対応する論理アドレス空間が設定され、一部の物理アドレス空間のみアクセス可能である。
　一方で、メモリダンプ時には、マップ部５１、５２が、メモリ装置５内の全ての物理アドレスを対象とする論理アドレスをそれぞれのＯＳに設定し、メモリダンプ実施部３５、４１がメモリ装置５内の全ての物理アドレスをアクセス可能な状態にする。
　マップ部５１、５２は、アクセス制御部の例である。
　また、メモリ装置５には、各プロセッサコアのＭＭＵが論理アドレス空間と物理アドレス空間を変換するためのテーブルである、ページテーブルを備える。
　プロセッサコア１のＭＭＵ１８は、ＯＳ２１用領域４４内にあるページテーブル５４を参照するようにマップ部５０にて設定される。
　ページテーブル５４内で設定されている論理アドレス空間と物理アドレス空間の変換情報は、ＯＳ２１の各要素のコード（メモリダンプ実施部２９０、コア連携部３００など）およびページテーブル５４が格納されているＯＳ２１用領域４４、すなわちメモリ装置５全体を参照可能にするよう設定される。
　これにより、プロセッサコア１では、メモリ装置５全体を参照可能になる。
　また、プロセッサコア２のＭＭＵ１９は、ＯＳ２２用領域４５内にあるページテーブル５５を参照するようにマップ部５１にて設定される。
　ページテーブル５５内で設定されている論理アドレス空間と物理アドレス空間の変換情報は、ＯＳ２２の各要素のコード（メモリダンプ実施部３５０、コア連携部３６０など）およびページテーブル５５が格納されているＯＳ２２用領域４５のみを参照可能にするよう設定される。
　これにより、プロセッサコア２では、ＯＳ２２用領域４５のみ参照可能になり、ＯＳ２１用領域４４のメモリダンプ実施部２９０や、ＯＳ２３用領域４６は参照できない。
　こうすることで、プロセッサコア２内の処理にて、ＯＳ２１用の領域や、ＯＳ２３用の領域がデータ破壊されることを防ぐ。
　同様に、プロセッサコア３のＭＭＵ２０は、ＯＳ２３用領域４６内にあるページテーブル５６を参照するようマップ部５２にて設定される。
　ページテーブル５６内で設定されている論理アドレス空間と物理アドレス空間の変換情報は、ＯＳ２３の各要素のコード（メモリダンプ実施部４１０、コア連携部４２０など）およびページテーブル５６が格納されているＯＳ２３用領域４６のみを参照可能にするよう設定される。
　これにより、プロセッサコア３では、ＯＳ２３用領域４６のみ参照可能になり、ＯＳ２１用領域４４のメモリダンプ実施部２９０や、ＯＳ２２用領域４５は参照できない。
　こうすることで、プロセッサコア３内の処理にて、ＯＳ２１用の領域や、ＯＳ２２用の領域がデータ破壊されることを防ぐ。
　次に、本実施の形態におけるメモリダンプ方式の障害発生時の動作例を、図９、図１０内の矢印および図１１、図１２のフローチャートを用いて説明する。
　なお、図９、図１０では、作図上の理由から、プロセッサコア３、メモリ装置５内のＯＳ２３用領域４６、コンソール装置６の図示を省略している。
　図９～図１２では、プロセッサコア２上で動作するＯＳ２２に障害が発生し、かつ、ＯＳ２２のメモリダンプ実施部３５のメモリ装置５上のコード・データであるＯＳ２２用領域４５内のメモリダンプ実施部３５０のデータが破壊されていた場合の例で説明する。
　まず、ＯＳ２２動作中に障害が発生すると、ＯＳ２２の異常検出部３４がその異常を検出する（図１１のＳ２０１）。
　異常が異常検出部３４によって検出されると、異常検出部３４は、異常の原因特定などの処理をした後、メモリダンプ実施部３５にメモリダンプの指示を出す（図９及び図１１のＳ２０２）。
　メモリダンプ指示を受けたメモリダンプ実施部３５は、メモリダンプ実施中に発生するプロセッサコア２の例外を、再度異常検出部３４が検出しないように、例外が発生した場合、メモリダンプ異常検出部３７が検出するようにプロセッサコア２を設定した後、バックアップメモリ装置８内にあるファイル情報格納領域２５からＨＤＤ装置７内にあるダンプファイル２４の位置情報を取得する（図９及び図１１のＳ２０３）。
　次にメモリダンプ実施部３５は、取得した位置情報を元に、ＨＤＤ装置７内のダンプファイル２４にメモリ装置５の内容を書き込む処理を行う。
　プロセッサコア２では、メモリ装置５のＯＳ２２用領域４５内にあるページテーブル５５を使用してＭＭＵ１９が動作しているため、ＯＳ２２のメモリダンプ実施部３５は、メモリ装置５のＯＳ２２用領域４５しかアクセスできないようになっている。
　このため、メモリ装置５の内容を書き込む処理は、以下のようにして行われる。
　まず、メモリダンプ実施部３５は、メモリ装置５の物理アドレス空間の先頭ページ（アドレス空間を一定のサイズ（一般的には４Ｋバイト）で区切った領域）が、ＯＳ２２用領域４５内に存在するかチェックする（図１１のＳ２０４）。
　これは、ページテーブル５５を参照し、プロセッサコア２の論理アドレス空間に、所望の物理アドレスが含まれているか否かで判断される。
　所望の物理アドレスが、ＯＳ２２用領域４５に含まれていない場合（図１１のＳ２０４でＮＯ）、メモリダンプ実施部３５はマップ部５１に指示し、物理アドレス空間をプロセッサコア２の論理アドレス空間上（マップ領域５７）で参照可能にする（図９及び図１１のＳ２０５）。
　マップ部５１は、物理アドレス空間をプロセッサコア２の論理アドレス空間で参照できるように、ＭＭＵ１９が使用しているページテーブル５５を設定する。
　所望の物理アドレスが、ＯＳ２２用領域４５に含まれている場合（図１１のＳ２０４でＹＥＳ）は、論理アドレス空間上で物理アドレスが既に参照可能になっているため、マップ部５１に指示は出さない。
　ＯＳ２２用領域へのマップ（図９及び図１１のＳ２０５）が完了した、または、既に参照可能になっている（図１１のＳ２０４でＹＥＳ）場合は、次にメモリダンプ実施部３５は、物理アドレス空間の先頭ページに対応する論理アドレス空間のページをダンプファイル２４に書き込む（図９及び図１１のＳ２０６）。
　そして、異常が発生していない（図１１のＳ２０７でＮＯ）場合は、物理アドレス空間の次のページにてＳ２０４からＳ２０６の処理を行う。
　ここで、メモリ装置５のＯＳ２２用領域４５内のメモリダンプ実施部３５０のデータが破壊されていなければ、メモリダンプ実施部３５の動作に支障がないので、物理アドレス空間内のメモリ装置５の内容が全てダンプファイル２４に格納された時点で、メモリダンプ実施部３５のメモリダンプ処理は正常に終了する。
　しかし、メモリ装置５のＯＳ２２用領域４５のメモリダンプ実施部３５０のデータが破壊されていた場合、メモリダンプ実施部３５の動作は異常（図１１のＳ２０７でＹＥＳ）になり、不正命令実行や不正アクセスにより、プロセッサコア２上で例外が発生する。
　この場合、すでにメモリダンプ実施部３５の動作は不正になっているため、再度メモリダンプ実施部３５を動作させても、メモリダンプを正常に動作させることができない。
　プロセッサコア２上で例外が発生したことは、メモリダンプ異常検出部３７によって検出される（図９及び図１１のＳ２０８）。
　異常を検出すると、メモリダンプ異常検出部３７は、コア連携部３６に別プロセッサコアへの通知（メモリダンプの実施要求を含む通知）を指示する（図９及び図１１のＳ２０９）。
　メモリダンプ異常検出部３７から指示を受けたコア連携部３６は、送信すべきプロセッサコアを選択する。
　本実施の形態ではプロセッサコア１を、メモリダンプを専用に処理する機能としているので、コア連携部３６はプロセッサコア１に送信を行う（図９及び図１１のＳ２１０）。
　この通知は、プロセッサコア１のコア連携部３０が受信する（図１２のＳ２１１）。
　プロセッサコア１のコア連携部３０は、プロセッサコア２のコア連携部３６からの通知を受信すると、メモリダンプ実施部２９に対し、メモリダンプを指示する（図１０及び図１２のＳ２１２）。
　メモリダンプ実施部２９は、バックアップメモリ装置８内にあるファイル情報格納領域２５からＨＤＤ装置７内にあるダンプファイル２４の位置情報を取得し（図１０及び図１２のＳ２１３）、取得した位置情報を元に、ＨＤＤ装置７内のダンプファイル２４にメモリ装置５の内容を書き込む（図１０及び図１２のＳ２１４）。
　メモリ装置５内のＯＳ２２用領域４５内のメモリダンプ実施部３５０のデータは破壊されているものの、メモリ装置５内のＯＳ２１用領域４４のメモリダンプ実施部２９０の動作には支障がないので、メモリダンプ実施部２９のメモリダンプは正常に終了する。
　また、ＯＳ２１用領域４４のページテーブル５４により、プロセッサコア１では、論理アドレス空間にメモリ装置５が全て参照可能になっており、マップ部５０を呼び出す必要はない。
　メモリダンプ実施部２９は、メモリダンプが終了すると、コア連携部３０に対し、メモリダンプ終了の通知を行う（図１０及び図１２のＳ２１５）。
　コア連携部３０は、通知元であるプロセッサコア２に対し処理完了の通知を行う（図１０及び図１２のＳ２１６）。
　この通知は、プロセッサコア２のコア連携部３６が受信する（図１１のＳ２１７）。
　プロセッサコア２のコア連携部３６は、プロセッサコア１のコア連携部３０からの通知を受信すると、メモリダンプ異常検出部３７に処理完了の通知を行う（図１０及び図１１のＳ２１８）。
　この通知を受けて、メモリダンプ異常検出部３７は、異常検出部３４に処理完了の通知を行う（図１０及び図１１のＳ２１９）。
　通知を受けた異常検出部３４は、メモリ内容が保存されたことにより、装置を停止または再起動する（図１０及び図１１のＳ２２０）。
　以上がこの実施の形態におけるメモリダンプ方式の障害発生時の動作である。
　実施の形態２によるメモリダンプ方式では、論理アドレス空間を物理アドレス空間に変換するＭＭＵを利用し、各プロセッサコアを論理アドレス空間で動作させ、通常の動作を行うプロセッサコアは、そのプロセッサコアが動作しているＯＳが利用できる特定のメモリ領域だけを参照可能し、メモリダンプを専用に行うプロセッサコアのみメモリ全体を参照できるようにしている。
　また、実施の形態２によるメモリダンプ方式では、１つのプロセッサコアに障害が発生し、そのプロセッサコア上で動作しているＯＳにて二次記憶装置にメモリ内容を保存している最中に、メモリダンプ実施部内にて異常が発生した時に、メモリダンプを実施しているプロセッサコアにて異常を検出した後、異常を検出したプロセッサコアがメモリダンプ処理専用プロセッサコアにメモリダンプを指示し、メモリダンプ処理専用プロセッサコア上のメモリダンプ実施部にて、二次記憶装置にメモリ内容を保存する。
　このため、実施の形態２によるメモリダンプ方式では、メモリダンプ処理中に障害が発生しても、メモリダンプが確実に実施できる。
　なお、本実施の形態では、通常の動作を行うプロセッサコアは、そのプロセッサコアが動作しているＯＳが利用できる特定のメモリ領域だけを参照可能であり、メモリダンプを専用に行うプロセッサコアのみメモリ全体を参照できるようにしたので、通常の動作を行うプロセッサコアにて、メモリ内のデータを破壊するような異常状態が発生しても、メモリダンプを専用に行うプロセッサコア上で動作するコードには影響を与えない。
　以上、本実施の形態では、
　各プロセッサコアは、メモリを分割して、各メモリを異なるアドレス空間として管理することができるＭＭＵ（Ｍｅｍｏｒｙ　Ｍａｎａｇｅｍｅｎｔ　Ｕｎｉｔ）を備え、以下の構成要素を含むメモリダンプ方式を説明した。
　（１）１つのプロセッサコア上のＯＳに以下の構成要素を持つ
　　（ａ）ＭＭＵを使って、メモリ全体をアクセス可能にする手段
　（２）上記（１）以外のプロセッサコア上のＯＳに以下の構成要素を持つ
　（ａ）ＭＭＵを使って、メモリの特定の領域のみアクセス可能にする手段
　（ｂ）障害発生時に、他メモリの内容をアクセス可能にする手段
　（ｃ）二次記憶装置に保存する間に異常が発生した場合、上記（１）のプロセッサコアに通知を行う手段
　実施の形態３．
　本実施の形態に係るメモリダンプ方式では、メモリダンプ処理専用プロセッサコアが、定期的に他プロセッサコアの状態を監視し、異常を検出した場合、メモリダンプ処理専用プロセッサコア自身が、異常が検出されたプロセッサコアを停止し、メモリダンプを実施する。
　本実施の形態に係るメモリダンプ方式によれば、障害が発生したプロセッサコア自身がハングアップ等で動作できない場合でも、メモリダンプを確実に実施できる。
　実施の形態３では、Ｈ／Ｗ構成は実施の形態２と同じであり、図７で示される。
　図１３は、図７で示したＨ／Ｗ構成に対する、ソフトウェア（Ｓ／Ｗ）の構成例を示す図である。
　実施の形態３では、プロセッサコア１のＯＳ２１に、プロセッサコア２のＯＳ２２およびプロセッサコア３のＯＳ２３の動作状況を監視するための監視部６０が存在する。
　監視部６０は、後述するカウンタのカウンタ値を監視する。このカウンタ値は、他のプロセッサコアが正常に動作している間は所定の周期で更新される。
　そして、監視部６０は、カウンタ値の更新が停止した場合に、他のプロセッサコアに障害が発生したと判断する。
　また、プロセッサコア２のＯＳ２２に、ＯＳ２２が問題なく動作していることを示す応答部６１が存在し、プロセッサコア３のＯＳ２３にも同様な応答部６２（不図示）が存在する。
　また、メモリ装置５には、ＯＳ２２が動作していることを示すために応答部６１がカウンタ値を更新するカウンタ６３と、ＯＳ２３が動作していることを示すために応答部６２がカウンタ値を更新するカウンタ６４が存在する。
　つまり、応答部６１は、ＯＳ２２が正常に動作している間はカウンタ６３のカウンタ値を所定の周期で更新して、プロセッサコア２が正常に動作していることを監視部６０に示す。
　同様に、応答部６２は、ＯＳ２３が正常に動作している間はカウンタ６４のカウンタ値を所定の周期で更新して、プロセッサコア３が正常に動作していることを監視部６０に示す。
　応答部６１、６２は、カウンタ値更新部の例である。
　なお、実施の形態３では、プロセッサコア２およびプロセッサコア３の異常検出部にて異常が検出された場合の動作は、実施の形態２と同じであり、図９、図１０の矢印および図１１、図１２のフローチャートで示される。
　次に、本実施の形態におけるメモリダンプ方式の障害発生時の動作例を説明する。
　具体的には、プロセッサコアがハングアップ、すなわち、突然動作できなくなる状態に陥ったケースでの動作例を図１４、図１５内の矢印および図１６、図１７のフローチャートを用いて説明する。
　なお、図１４、図１５では、作図上の理由から、プロセッサコア３、メモリ装置５内のＯＳ２３用領域４６、コンソール装置６の図示を省略している。
　図１４～図１７では、プロセッサコア２がハングアップする場合の例を説明する。
　まず、プロセッサコア２およびプロセッサコア３が問題なく動作している状態でのプロセッサコア２およびプロセッサコア３の動作を説明する。
　プロセッサコア２が問題なく動作している場合では、図１６のＳ３０１にてプロセッサコア２のＯＳ２２は通常の動作を実施している。
　そして一定時間が経過しているかチェックされる（図１６のＳ３０２）。
　このチェックは、ＯＳ内部時刻の更新状況を監視することや、時刻変化によって発生する割り込みによって起動されてもよい。
　Ｓ３０２にて、一定時間が経過していない場合（図１６のＳ３０２でＮＯ）は、Ｓ３０１に戻って通常の動作を継続する。
　Ｓ３０２にて一定時間が経過している場合（図１６のＳ３０２でＹＥＳ）、ＯＳ２２では応答部６１が動作し、メモリ装置５のＯＳ２２用領域４５にあるカウンタ６３を１加算する（図１４及び図１７のＳ３０３）。
　これにより、カウンタ６３は一定時間毎に加算され、監視部６０はカウンタ６３を見ることで、ＯＳ２２が動作していることが確認できる。
　Ｓ３０３にてカウンタ６３を加算した後は、ＯＳ２２は、Ｓ３０１に戻って通常の動作を継続する。
　以上がプロセッサコア２の動作である。
　なお、プロセッサコア３における動作は、図１４及び図１６に示したプロセッサコア２の動作（Ｓ３０１～Ｓ３０３）と同様であり、説明を省略する。
　次に、プロセッサコア１の動作を説明する。
　プロセッサコア１では、まずＯＳ２１の監視部６０が、一定時間経過したをチェックする（図１７のＳ３１０）。
　一定時間経過していない場合（Ｓ３１０でＮＯ）は、まだ、プロセッサコア２およびプロセッサコア３のチェックを行う必要がないので、最初に戻る。
　Ｓ３１０にて一定時間経過している場合（Ｓ３１０でＹＥＳ）、カウンタ６３およびカウンタ６４がチェックされる（図１４及び図１７のＳ３１１）。
　図１４では、監視部６０がＯＳ２２用領域４５のカウンタ６３をチェックすることのみが図示されているが、監視部６０は同時にＯＳ２３用領域４６のカウンタ６４もチェックする。
　ここで、一定時間経過時にカウンタ６３およびカウンタ６４の値が正しく更新（カウントアップ）されている場合（図１７のＳ３１１でＹＥＳ）、プロセッサコア２およびプロセッサコア３が正常に動作していると判断し、最初に戻る。
　プロセッサコア２が動作できていない場合は、ＯＳ２２の応答部６１にてカウンタ６３の更新が実施されないため、監視部６０によるＳ３１１でのカウンタ６３の更新チェックにて、監視部６０はＯＳ２２が動作できていない、すなわち異常が発生したと判断される（Ｓ３１２でＮＯ）。
　これにより、監視部６０は、メモリダンプ実施部２９にメモリダンプを指示する（図１４及び図１７のＳ３１３）。
　メモリダンプ実施部２９は、監視部６０からの指示に基づき、バックアップメモリ装置８内にあるファイル情報格納領域２５からＨＤＤ装置７内にあるダンプファイル２４の位置情報を取得し（図１５及び図１７のＳ３１４）、取得した位置情報を元に、ＨＤＤ装置７内のダンプファイル２４にメモリ装置５の内容を書き込む（図１５及び図１７のＳ３１５）。
　プロセッサコア２は動作できていないもののメモリ装置５内のＯＳ２１用領域４４のメモリダンプ実施部２９０の動作には支障がないので、メモリダンプ実施部２９のメモリダンプは正常に終了する。
　また、ＯＳ２１用領域４４のページテーブル５４により、プロセッサコア１では、論理アドレス空間にメモリ装置５が全て参照可能になっており、マップ部５０を呼び出す必要はない。
　メモリダンプ実施部２９は、メモリダンプが終了すると、監視部６０に対し、メモリダンプ終了の通知を行う（図１５及び図１７のＳ３１６）。
　通知を受けた監視部６０は、メモリ内容が保存されたことにより、装置を停止または再起動する（図１５及び図１７のＳ３１７）。
　以上がこの実施の形態におけるメモリダンプ方式の障害発生時の動作である。
　実施の形態３によるメモリダンプ方式では、通常の動作を行うプロセッサコアには、一定時間毎にメモリ内のデータを更新する手段を設け、メモリダンプを専用に行うプロセッサコアには、そのデータを一定時間毎に参照し、データが更新されていない場合、メモリダンプの実施を指示する手段を設けている。
　このため、本実施の形態によるメモリダンプ方式では、通常の動作を行うプロセッサコアにてＨ／Ｗ的にハングアップ状態となり、ＯＳの異常検知部が動作できない状態でも、メモリダンプが確実に実施できる。
　なお、本実施の形態では、通常の動作を行うプロセッサコアが正常に動作しているか否かについて、メモリ内のデータを定期的に更新することで判断している。
　これを、プロセッサコア間通信を使い、通常の動作を行うプロセッサコアは、定期的に、メモリダンプを行うプロセッサコアに通知割込みを発生させ、メモリダンプを行うプロセッサコアは、定期的な割込みが来ない場合に、正常に動作していないと判断し、メモリダンプを実施するようにしても、同様なメモリダンプ方式を得ることができる。
　以上、本実施の形態では、
　各プロセッサコアに、以下の構成要素を含むメモリダンプ方式を説明した。
　（１）実施の形態２に記載のメモリダンプを専用に処理するプロセッサコア上のＯＳに以下の構成要素を持つ。
　　（ａ）下記の（２）（ａ）をチェックし、一定時間内に値が更新されない場合、メモリ内容を二次記憶装置に保存する手段
　（２）上記の（１）のプロセッサコア以外のプロセッサコア上のＯＳに以下の構成要素を持つ。
　　（ａ）メモリ内の、自身がアクセス可能な領域に存在するカウンタ
　　（ｂ）メモリダンプ中に、カウンタを一定時間毎に更新する手段
　実施の形態４．
　本実施の形態では、複数のプロセッサコアと、論理アドレス空間を物理アドレス空間に変換するＭＭＵを持ったハードウェア構成を備え、その上で複数のオペレーティングシステム（ＯＳ）およびアプリケーション（ＡＰ）が動作している構成におけるメモリダンプ方式を説明する。
　より具体的には、本実施の形態に係るメモリダンプ方式では、各プロセッサコアは、各自が使用するメモリ領域のみ、論理アドレス空間として参照できるようにし、１つのプロセッサコアに障害が発生し、そのプロセッサコア上で動作しているＯＳ内で二次記憶装置にメモリ内容を保存している最中に、メモリダンプ処理において異常が発生した場合に、メモリダンプを実施しているプロセッサコアにて異常を検出した後、異常を検出したプロセッサコアが別のプロセッサコアにメモリダンプを指示し、別プロセッサコア上のＯＳが、全メモリを論理アドレス空間として参照できるようにしてから、メモリダンプを実施する。
　本実施の形態に係るメモリダンプ方式によれば、メモリダンプ処理専用プロセッサコアを持つことなく、メモリダンプを確実に実施できる。
　実施の形態４では、Ｈ／Ｗ構成は実施の形態２と同じであり、図７で示される。
　図１８は、図７で示したＨ／Ｗ構成に対する、ソフトウェア（Ｓ／Ｗ）の構成例を示す図である。
　実施の形態４では、実施の形態２と異なり、プロセッサコア１はメモリダンプを専用に処理する構成ではない。
　このため、プロセッサコア１のＯＳ２１には、実施の形態１と同様に、メモリダンプ設定部２７、異常検出部２８、メモリダンプ異常検出部３１を備える。
　プロセッサコア２のＯＳ２２およびプロセッサコア３のＯＳ２３の構成は、実施の形態２と同じである。
　また、メモリ装置５の構成も、実施の形態２と異なり、ＯＳ２１用領域４４は、メモリ装置５全体を示すようにはならず、プロセッサコア１のＭＭＵ１８が使用するページテーブル５４は、ＯＳ２２用領域４５やＯＳ２３用領域４６とは重複せず、ＯＳ２１用領域４４のみを参照できるように設定される。
　つまり、本実施の形態では、プロセッサコア１には、メモリ装置５の一部の物理アドレスをを対象とする論理アドレスが割り当てられ、メモリダンプ時以外は、プロセッサコア１は、ＭＭＵ１８を用いて、割り当てられている論理アドレスが対象としている一部の物理アドレスにのみアクセス可能である。
　また、メモリ装置５内の各ＯＳ用領域には、ＯＳ用領域外のメモリ領域を各ＯＳ内の領域（論理アドレス空間）で参照するための領域を持っている。
　ＯＳ２１用領域４４にはマップ領域７０を、ＯＳ２２用領域４５にはマップ領域７１を、ＯＳ２３用領域４６にはマップ領域７２を、それぞれ備える。
　なお、本実施の形態では、メモリダンプ実施部２９、３５、４１が、カウンタ値更新部の例でもある。
　また、本実施の形態では、マップ部５１、５２の他、マップ部５０もアクセス制御部の例となる。
　次に、本実施の形態におけるメモリダンプ方式の障害発生時の動作について、図１９、図２０内の矢印および図２１、図２２のフローチャートを用いて説明する。
　なお、図１９、図２０では、作図上の理由から、プロセッサコア３、メモリ装置５内のＯＳ２３用領域４６、コンソール装置６の図示を省略している。
　図１９～図２２では、プロセッサコア２上で動作するＯＳ２２に障害が発生し、かつ、ＯＳ２２のメモリダンプ実施部３５のメモリ装置５上のコード・データであるＯＳ２２用領域４５内のメモリダンプ実施部３５０のデータが破壊されていた場合の例で説明する。
　まず、ＯＳ２２動作中に障害が発生すると、ＯＳ２２の異常検出部３４がその異常を検出する（図２１のＳ４０１）。
　異常が異常検出部３４によって検出されると、異常検出部３４は、異常の原因特定などの処理をした後、メモリダンプ実施部３５にメモリダンプの指示を出す（図１９及び図２１のＳ４０２）。
　メモリダンプ指示を受けたメモリダンプ実施部３５は、メモリダンプ実施中に発生するプロセッサコア２の例外を、再度異常検出部３４が検出しないように、例外が発生した場合、メモリダンプ異常検出部３７が検出するようにプロセッサコア２を設定した後、バックアップメモリ装置８内にあるファイル情報格納領域２５からＨＤＤ装置７内にあるダンプファイル２４の位置情報を取得する（図１９及び図２１のＳ４０３）。
　次にメモリダンプ実施部３５は、取得した位置情報を元に、ＨＤＤ装置７内のダンプファイル２４にメモリ装置５の内容を書き込む処理を行う。
　プロセッサコア２では、メモリ装置５のＯＳ２２用領域４５内にあるページテーブル５５を使用してＭＭＵ１９が動作しているため、ＯＳ２２のメモリダンプ実施部３５は、メモリ装置５のＯＳ２２用領域４５しかアクセスできないようになっている。
　このため、メモリ装置５の内容を書き込む処理は、以下のようにして行われる。
　まず、メモリダンプ実施部３５は、メモリ装置５の物理アドレス空間の先頭ページ（アドレス空間を一定のサイズ（一般的には４Ｋバイト）で区切った領域）が、ＯＳ２２用領域４５内に存在するかチェックする（図２１のＳ４０４）。
　これは、ページテーブル５５を参照し、プロセッサコア２の論理アドレス空間に、所望の物理アドレスが含まれているか否かで判断される。
　所望の物理アドレスが、ＯＳ２２用領域４５に含まれていない場合（図２１のＳ４０４でＮＯ）、メモリダンプ実施部３５はマップ部５１に指示し、物理アドレス空間をプロセッサコア２の論理アドレス空間上（マップ領域７１）で参照可能にする（図１９及び図２１のＳ４０５）。
　マップ部５１は、物理アドレス空間をプロセッサコア２の論理アドレス空間で参照できるように、ＭＭＵ１９が使用しているページテーブル５５を設定する。
　なお、図１９では、先頭ページ及びＯＳ２１用領域４４をマップ領域７１に設定している例を示しているが、他の領域についても同様の処理を繰り返すと、メモリ装置５の全領域が参照可能となる。
　所望の物理アドレスが、ＯＳ２２用領域４５に含まれている場合（図２１のＳ４０４でＹＥＳ）は、論理アドレス空間上で物理アドレスが既に参照可能になっているため、マップ部５１に指示は出さない。
　ＯＳ２２用領域４５へのマップ（図１９及び図２１のＳ４０５）が完了した、または、既に参照可能になっている（図２１のＳ４０４でＹＥＳ）場合、次にメモリダンプ実施部３５は、物理アドレス空間の先頭ページに対応する論理アドレス空間のページをダンプファイル２４に書き込む（図１９及び図２１のＳ４０６）。
　そして、異常が発生していない（図２１のＳ４０７でＮＯ）場合は、物理アドレス空間の次のページにてＳ４０４からＳ４０６の処理を行う。
　ここで、メモリ装置５のＯＳ２２用領域４５内のメモリダンプ実施部３５０のデータが破壊されていなければ、メモリダンプ実施部３５の動作に支障がないので、物理アドレス空間内のメモリ装置５の内容が全てダンプファイル２４に格納された時点で、メモリダンプ実施部３５のメモリダンプ処理は正常に終了する。
　しかし、メモリ装置５のＯＳ２２用領域４５のメモリダンプ実施部３５０のデータが破壊されていた場合、メモリダンプ実施部３５の動作は異常（図２１のＳ４０７でＹＥＳ）になり、不正命令実行や不正アクセスにより、プロセッサコア２上で例外が発生する。
　この場合、すでにメモリダンプ実施部３５の動作は不正になっているため、再度メモリダンプ実施部３５を動作させても、メモリダンプを正常に動作させることができない。
　プロセッサコア２上で例外が発生したことは、メモリダンプ異常検出部３７によって検出される（図１９及び図２１のＳ４０８）。
　異常を検出すると、メモリダンプ異常検出部３７は、コア連携部３６に別プロセッサコアへの通知（メモリダンプの実施要求を含む通知）を指示する（図１９及び図２１のＳ４０９）。
　メモリダンプ異常検出部３７から指示を受けたコア連携部３６は、送信すべきプロセッサコアを選択する。
　本実施の形態ではプロセッサコア１に送信を行う（図１９及び図２１のＳ４１０）。
　プロセッサコアの選択については、実施の形態１と同様に特定のプロセッサコアを予め決めておく方法や、各プロセッサコアの負荷状況をメモリ装置５内に記録するようにし、一番負荷が低いプロセッサコアを選択する、などの方法がある。
　本実施の形態では、このような方法により、プロセッサコア２のコア連携部３６は、プロセッサコア１を選択し、プロセッサコア１に通知の送信を行う（図１９及び図２１のＳ４１０）。
　この通知は、プロセッサコア１のコア連携部３０が受信する（図２２のＳ４１１）。
　プロセッサコア１のコア連携部３０は、プロセッサコア２のコア連携部３６からの通知を受信すると、メモリダンプ実施部２９に対し、メモリダンプを指示する（図２０及び図２２のＳ４１２）。
　メモリダンプ実施部２９は、バックアップメモリ装置８内にあるファイル情報格納領域２５からＨＤＤ装置７内にあるダンプファイル２４の位置情報を取得し（図２０及び図２２のＳ４１３）、取得した位置情報を元に、ＨＤＤ装置７内のダンプファイル２４にメモリ装置５の内容を書き込む処理を行う。
　プロセッサコア１では、メモリ装置５のＯＳ２１用領域４４内にあるページテーブル５４を使用してＭＭＵ１８が動作しているため、ＯＳ２１のメモリダンプ実施部２９は、メモリ装置５のＯＳ２１用領域４４しかアクセスできないようになっている。
　このため、メモリ装置５の内容を書き込む処理は、以下のようにして行われる。
　まず、メモリダンプ実施部２９は、メモリ装置５の物理アドレス空間の先頭ページ（アドレス空間を一定のサイズ（一般的には４Ｋバイト）で区切った領域）が、ＯＳ２１用領域４４内に存在するかチェックする（図２２のＳ４１４）。
　これは、ページテーブル５４を参照し、プロセッサコア１の論理アドレス空間に、所望の物理アドレスが含まれているか否かで判断される。
　所望の物理アドレスが、ＯＳ２１用領域４４に含まれていない場合（図２２のＳ４１４でＮＯ）は、メモリダンプ実施部２９はマップ部５０に指示し、物理アドレス空間をプロセッサコア１の論理アドレス空間上（マップ領域７０）で参照可能にする（図２０及び図２２のＳ４１５）。
　マップ部５０は、物理アドレス空間をプロセッサコア１の論理アドレス空間で参照できるように、ＭＭＵ１８が使用しているページテーブル５４を設定する。
　なお、図２０では、先頭ページ及びＯＳ２２用領域４５をマップ領域７０に設定している例を示しているが、他の領域についても同様の処理を繰り返すと、メモリ装置５の全領域が参照可能となる。
　所望の物理アドレスが、ＯＳ２１用領域４４に含まれている場合（図２２のＳ４１４でＹＥＳ）は、論理アドレス空間上で物理アドレスが既に参照可能になっているため、マップ部５０に指示は出さない。
　ＯＳ２１用領域４４へのマップ（図２０及び図２２のＳ４１５）が完了した、または、既に参照可能になっている（図２２のＳ４１４でＹＥＳ）場合は、次にメモリダンプ実施部２９は、物理アドレス空間の先頭ページに対応する論理アドレス空間のページをダンプファイル２４に書き込む（図２０及び図２２のＳ４１６）。
　そして、メモリダンプがメモリ装置５のすべての領域に対して行われたかチェック（図２２のＳ４１７）し、すべての領域に対して行われていない場合（図２２のＳ４１７でＮＯ）は、物理アドレス空間の次のページにてＳ４１４からＳ４１６の処理を行う。
　メモリ装置５内のＯＳ２２用領域４５内のメモリダンプ実施部３５０のデータは破壊されているものの、メモリ装置５内のＯＳ２１用領域４４のメモリダンプ実施部２９０の動作には支障がないので、メモリダンプ実施部２９のメモリダンプは正常に終了する。
　メモリダンプ実施部２９は、メモリ装置５の全ての領域に対してメモリダンプが終了すると（図２２のＳ４１７でＹＥＳ）、コア連携部３０に対し、メモリダンプ終了の通知を行う（図２０及び図２２のＳ４１８）。
　コア連携部３０は、通知元であるプロセッサコア２に対し処理完了の通知を行う（図２０及び図２２のＳ４１９）。
　この通知は、プロセッサコア２のコア連携部３６が受信する（図２１のＳ４２０）。
　プロセッサコア２のコア連携部３６は、プロセッサコア１のコア連携部３０からの通知を受信すると、メモリダンプ異常検出部３７に処理完了の通知を行う（図２０及び図２１のＳ４２１）。
　この通知を受けて、メモリダンプ異常検出部３７は、異常検出部３４に処理完了の通知を行う（図２０及び図２１のＳ４２２）。
　通知を受けた異常検出部３４は、メモリ内容が保存されたことにより、装置を停止または再起動する（図２０及び図２１のＳ４２３）。
　以上がこの実施の形態におけるメモリダンプ方式の障害発生時の動作である。
　実施の形態４によるメモリダンプ方式では、論理アドレス空間を物理アドレス空間に変換するＭＭＵを利用し、各プロセッサコアを論理アドレス空間で動作させ、そのプロセッサコアが動作しているＯＳが利用できる特定のメモリ領域だけを参照できるようにしている。
　また、実施の形態４によるメモリダンプ方式では、１つのプロセッサコアに障害が発生し、そのプロセッサコア上で動作しているＯＳにて二次記憶装置にメモリ内容を保存している最中に、メモリダンプ実施部内にて異常が発生した時に、メモリダンプを実施しているプロセッサコアにて異常を検出した後、異常を検出したプロセッサコアが他のプロセッサコアにメモリダンプを指示し、指示を受けたプロセッサコア上のメモリダンプ実施部は、そのプロセッサコアが動作する論理アドレス空間に、そのプロセッサコアが参照できなかったメモリ領域を参照できるようにページテーブルを設定し、二次記憶装置にメモリ内容を保存する。
　このため、実施の形態４によるメモリダンプ方式では、メモリダンプ処理中に障害が発生しても、メモリダンプを専用に処理するプロセッサコアを必要とせずに、メモリダンプが確実に実施できる。
　以上、本実施の形態では、
　各プロセッサコアは、メモリを分割して、各メモリを異なるアドレス空間として管理することができるＭＭＵ（Ｍｅｍｏｒｙ　Ｍａｎａｇｅｍｅｎｔ　Ｕｎｉｔ）を備え、以下の構成要素を含むメモリダンプ方式を説明した。
　（１）各プロセッサコア上のＯＳに以下の構成要素を持つ。
　　（ａ）ＭＭＵを使って、メモリの特定の領域のみアクセス可能にする手段
　　（ｂ）障害発生時に、他メモリの内容をアクセス可能にする手段。
　実施の形態５．
　本実施の形態に係るメモリダンプ方式では、あるプロセッサコアにおいてメモリダンプ処理を行っている際に異常が発生した際に、障害が発生したプロセッサコアが別のプロセッサコアにメモリダンプを指示し、障害が発生したプロセッサコアが別プロセッサコアのメモリダンプを監視し、一定時間内にメモリダンプ処理が終了しない場合は、その別プロセッサコアを停止させ、もう１つの別のプロセッサコアにメモリダンプを指示する。
　実施の形態５では、Ｈ／Ｗ構成は実施の形態１と同じであり、図１で示される。
　図２３は、図１で示したＨ／Ｗ構成に対する、ソフトウェア（Ｓ／Ｗ）の構成例を示す図である。
　実施の形態５では、他プロセッサコアにて実施されているメモリダンプ処理を監視するために、ＯＳ２１には監視部８０が、ＯＳ２２には監視部８１が、ＯＳ２３には監視部８２（不図示）がそれぞれ備わる。
　また、メモリ装置５には、各プロセッサコアでのメモリダンプ処理にて、メモリダンプが動作し続けることを示すカウンタとして、ＯＳ２１用領域４４にカウンタ８３が、ＯＳ２２用領域４５にカウンタ８４が、ＯＳ２３用領域にカウンタ８５が、それぞれ備わる。
　それ以外の構成は、実施の形態１と同じである。
　なお、本実施の形態においても、コア連携部３０、コア連携部３６及びコア連携部４２は、それぞれ、障害検出部、メモリダンプ完了通知部及びメモリダンプ要求部の例に相当する。
　また、本実施の形態においても、メモリダンプ異常検出部３１、メモリダンプ異常検出部３７及びメモリダンプ異常検出部４３は、メモリダンプ要求部の例に相当する。
　次に、本実施の形態におけるメモリダンプ方式の障害発生時の動作について、図２４、図２５、図２６の矢印および図２７、図２８、図２９のフローチャートを用いて説明する。
　なお、図２４、図２５、図２６では、作図上の理由から、プロセッサコア３、メモリ装置５内のＯＳ２３用領域４６、コンソール装置６の図示を省略している。
　図２４～図２９では、プロセッサコア２上で動作するＯＳ２２に障害が発生し、かつ、ＯＳ２２のメモリダンプ実施部３５のメモリ装置５上のコード・データであるＯＳ２２用領域４５内のメモリダンプ実施部３５０のデータが破壊されていた場合の例を説明する。
　まず、ＯＳ２２動作中に障害が発生すると、ＯＳ２２の異常検出部３４がその異常を検出する（図２７のＳ５０１）。
　異常検出部３４は、異常の原因特定などの処理をした後、メモリダンプ実施部３５にメモリダンプの指示を出す（図２４及び図２７のＳ５０２）。
　メモリダンプ指示を受けたメモリダンプ実施部３５は、メモリダンプ実施中に発生するプロセッサコア２の例外を、再度異常検出部３４が検出しない（検出すると、再度メモリダンプ指示が発生するので）ように、例外が発生した場合、メモリダンプ異常検出部３７が検出するようにプロセッサコア２を設定した後、バックアップメモリ装置８内にあるファイル情報格納領域２５からＨＤＤ装置７内にあるダンプファイル２４の位置情報を取得する（図２４及び図２７のＳ５０３）。
　次にメモリダンプ実施部３５は、取得した位置情報を元に、ＨＤＤ装置７内のダンプファイル２４にメモリ装置５の内容を書き込む（図２４及び図２７のＳ５０４）。
　ここで、メモリ装置５のＯＳ２２用領域４５内のメモリダンプ実施部３５０のデータが破壊されていなければ、メモリダンプ実施部３５の動作に支障がないので、メモリダンプ実施部３５のメモリダンプ処理は正常に終了する。
　しかし、メモリ装置５のＯＳ２２用領域４５のメモリダンプ実施部３５０のデータが破壊されていた場合、メモリダンプ実施部３５の動作は不定になり、不正命令実行や不正アクセスにより、プロセッサコア２上で例外が発生する。
　プロセッサコア２上で例外が発生したことは、メモリダンプ異常検出部３７によって検出される（図２４及び図２７のＳ５０５）。
　異常を検出すると、メモリダンプ異常検出部３７は、コア連携部３６に別プロセッサコアへの通知（メモリダンプの実施要求を含む通知）を指示する（図２４及び図２７のＳ５０６）。
　メモリダンプ異常検出部３７から指示を受けたコア連携部３６は、送信すべきプロセッサコアを選択する。
　本実施の形態ではプロセッサコア１に通知の送信を行う（図２４及び図２７のＳ５０７）。
　プロセッサコア２のコア連携部３６は、プロセッサコア１を選択し、プロセッサコア１へ通知を行う。
　この通知は、プロセッサコア１のコア連携部３０が受信する（図２９のＳ５０８）。
　プロセッサコア１のコア連携部３０は、プロセッサコア２のコア連携部３６からの通知を受信すると、メモリダンプ実施部２９に対し、メモリダンプを指示する（図２５及び図２８のＳ５０９）。
　メモリダンプ実施部２９は、バックアップメモリ装置８内にあるファイル情報格納領域２５からＨＤＤ装置７内にあるダンプファイル２４の位置情報を取得し（図２５及び図２８のＳ５１０）、取得した位置情報を元に、ＨＤＤ装置７内のダンプファイル２４にメモリ装置５の内容を書き込む。
　この処理は、以下のようにして行われる。
　まず、メモリダンプ実施部２９は、メモリ装置５の先頭から１ページ分（４ＫＢ）をダンプファイル２４に保存する（図２５及び図２８のＳ５１１）。
　そしてメモリダンプ実施部２９は、メモリ装置５にあるＯＳ２１用領域４４のカウンタ８３を１加算する（図２５及び図２８のＳ５１２）。
　次に、メモリダンプ実施部２９は、メモリダンプがメモリ装置５の全ての領域に対して終了したかチェックする（図２９のＳ５１３）。
　まだメモリダンプが全ての領域に対して終了していない場合（図２９のＳ５１３でＮＯ）、メモリ装置５の次のページに対しメモリダンプを行い（図２５及び図２８のＳ５１１）、カウンタ８３を再度１加算する（図２５及び図２８のＳ５１２）。
　これをメモリ装置５全体に対して実施する。
　メモリダンプがメモリ装置５の全ての領域に対して終了した場合（図２９のＳ５１３でＹＥＳ）、プロセッサコア１は処理を終了する。
　メモリ装置５内のＯＳ２２用領域４５内のメモリダンプ実施部３５０のデータは破壊されているものの、メモリ装置５内のＯＳ２１用領域４４のメモリダンプ実施部２９０の動作には支障がないので、メモリダンプ実施部２９のメモリダンプは正常に終了する。
　Ｓ５０７にて、プロセッサコア２のコア連携部３６がプロセッサコア１への通知を行うと、プロセッサコア２のメモリダンプ異常検出部３７は監視部８１に監視の開始を通知する（図２６及び図２８のＳ５１４）。
　通知を受けた監視部８１は、まず、一定時間経過したかチェックする（図２８のＳ５１５）。
　一定時間が経過していなければ（Ｓ５１５でＮＯ）、監視部８１は、時間が経過するまで待つ。
　Ｓ５１５にて一定時間が経過していることが判明した場合（Ｓ５１５でＹＥＳ）、監視部８１は、プロセッサコア１のメモリダンプ実施部２９が、Ｓ５１２にて更新しているメモリ装置５のＯＳ２１用領域４４内にあるカウンタ８３を参照し、値が更新されているかチェックする（図２６及び図２８のＳ５１６）。
　カウンタ８３の内容は、プロセッサコア１のメモリダンプ実施部２９にて、１ページ分のメモリダンプを実施する毎に１加算するようになっているので、メモリダンプ実施部２９の動作に支障がなければ、監視部８１がカウンタを参照する毎に値は更新されている。
　更新されている場合（Ｓ５１６でＹＥＳ）、監視部８１は、カウンタ８３の値から、メモリダンプが終了したかチェックする（図２８のＳ５１７）。
　プロセッサコア１のメモリダンプ実施部２９では、１ページ（４ＫＢ）毎にカウンタ８３を１加算しているので、メモリ装置５全体でメモリダンプが実施されたときのカウンタ値は、
　カウンタ８３の値＝メモリ実装量÷４ＫＢ
にて算出でき、カウンタ８３がこの値になった時、メモリダンプがメモリ装置５全体に対し終了したと判断することができる。
　メモリ装置５全体に対し、まだメモリダンプが終了していない場合（Ｓ５１７でＮＯ）、Ｓ５１５に戻り、再度一定時間待って（Ｓ５１５）、カウンタ８３の値が更新されたかをチェックする（Ｓ５１６）。
　Ｓ５１７にて、カウンタ８３の値が、メモリ装置５全体に対してメモリダンプを実施したことを意味する値になった時、監視部８１は、メモリダンプ異常検出部３７に、処理完了の通知を行う（図２６及び図２８のＳ５１８）。
　通知を受けたメモリダンプ異常検出部３７は、異常検出部３４に処理完了の通知を行う（図２６及び図２８のＳ５１９）。
　通知を受けた異常検出部３４は、メモリ内容が保存されたことにより、装置を停止または再起動する（図２６及び図２８のＳ５２０）。
　Ｓ５１６にて、カウンタ８３の値が更新されていない場合（Ｓ５１６でＮＯ）、監視部８１は、メモリダンプ異常検出部３７にメモリダンプ処理が異常であることを意味する通知を行う（図２６のＳ５２２）。
　メモリダンプ異常検出部３７は、異常情報をバックアップメモリ装置８内に保存するなどし、異常の記録をした後、プロセッサコア１の停止を行う（図２８のＳ５２１）。
　これは、コア連携部３６を用い、通常のプロセッサコア間通信とは別系統の通知を行うことで、プロセッサコア１で停止指示が来たことを判断できるようにする。
　メモリダンプ異常検出部３７は、これにより、プロセッサコア１のメモリダンプは正常にできなかったと判断し、Ｓ５０６に戻り、別のプロセッサコア（プロセッサコア３）に、コア連携部３６を介して、メモリダンプ指示を行う。
　これにより、プロセッサコア３のメモリダンプ実施部４１にてメモリダンプが実施される。以上がこの実施の形態におけるメモリダンプ方式の障害発生時の動作である。
　実施の形態５によるメモリダンプ方式では、各プロセッサコア上にて、他プロセッサコアのメモリダンプ処理を監視する監視部を設けるとともに、各プロセッサコアでのメモリダンプ処理中には、メモリダンプ処理が正常に動作していることを意味するカウンタを設け、監視部は、そのカウンタを一定時間毎に参照し、値が更新されていない場合、異常と判断し、別のプロセッサコアにメモリダンプを実施する。
　このため、あるプロセッサコアにおけるメモリダンプ処理にて異常が発生し、別プロセッサコアにてメモリダンプを実施した際に、別プロセッサコアのメモリダンプ処理でもハングアップするような状態に陥るような状況になっても、メモリダンプが確実に実施できる、メモリダンプ方式を得ることができる。
　以上、本実施の形態では、
　各プロセッサコアに、以下の構成要素を含むメモリダンプ方式を説明した。
　（１）各プロセッサコア上のＯＳに以下の構成要素を持つ。
　　（ａ）メモリ内に存在するカウンタ
　　（ｂ）メモリダンプ中に、カウンタを一定時間毎に更新する手段
　　（ｃ）二次記憶装置に保存する間に異常が発生し、他プロセッサコアにメモリダンプを通知した後、カウンタ値をチェックし、一定時間内に値が更新されない場合、別プロセッサコアにメモリダンプを通知する手段
　１　プロセッサコア、２　プロセッサコア、３　プロセッサコア、４　バス、５　メモリ装置、６　コンソール装置、７　ＨＤＤ装置、８　バックアップメモリ装置、９　演算処理部、１０　演算処理部、１１　演算処理部、１２　キャッシュ、１３　キャッシュ、１４　キャッシュ、１５　プロセッサコア間通信機能、１６　プロセッサコア間通信機能、１７　プロセッサコア間通信機能、１８　ＭＭＵ、１９　ＭＭＵ、２０　ＭＭＵ、２１　ＯＳ、２２　ＯＳ、２３　ＯＳ、２４　ダンプファイル、２５　ファイル情報格納領域、２６　ＯＳ初期化部、２７　メモリダンプ設定部、２８　異常検出部、２９　メモリダンプ実施部、３０　コア連携部、３１　メモリダンプ異常検出部、３２　ＯＳ初期化部、３３　メモリダンプ設定部、３４　異常検出部、３５　メモリダンプ実施部、３６　コア連携部、３７　メモリダンプ異常検出部、４４　ＯＳ２１用領域、４５　ＯＳ２２用領域、４６　ＯＳ２３用領域、５０　マップ部、５１　マップ部、５４　ページテーブル、５５　ページテーブル、５６　ページテーブル、６０　監視部、６１　応答部、６３　カウンタ、６４　カウンタ、７０　マップ領域、７１　マップ領域、７２　マップ領域、８０　監視部、８１　監視部、８３　カウンタ、８４　カウンタ、８５　カウンタ、２９０　メモリダンプ実施部、３００　コア連携部、３５０　メモリダンプ実施部、３６０　コア連携部、４１０　メモリダンプ実施部、４２０　コア連携部。

Claims (16)

  1. 　メモリ装置のメモリダンプを行う他のプロセッサ装置と接続され、前記メモリ装置を前記他のプロセッサ装置と共有しているプロセッサ装置であって、
    　前記他のプロセッサ装置においてメモリダンプが正常に行われていないことを検出する障害検出部と、
    　前記障害検出部により前記他のプロセッサ装置においてメモリダンプが正常に行われていないことが検出された場合に、前記他のプロセッサ装置に代わって、前記メモリ装置のメモリダンプを行うメモリダンプ実施部とを有することを特徴とするプロセッサ装置。
  2. 　前記障害検出部は、
    　前記他のプロセッサ装置からメモリダンプが正常に行われていない旨の通知を受信し、前記他のプロセッサ装置においてメモリダンプが正常に行われていないことを検出することを特徴とする請求項１に記載のプロセッサ装置。
  3. 　前記プロセッサ装置は、更に、
    　前記他のプロセッサ装置が正常に動作している間は前記他のプロセッサ装置により所定の周期で更新されるカウンタ値を監視し、前記カウンタ値の更新が停止した場合に、前記他のプロセッサ装置が正常に動作していないと判断し、前記メモリダンプ実施部に前記メモリ装置のメモリダンプを行うよう指示する監視部を有し、
    　前記メモリダンプ実施部は、
    　前記監視部からの指示に基づき、前記メモリ装置のメモリダンプを行うことを特徴とする請求項１又は２に記載のプロセッサ装置。
  4. 　前記プロセッサ装置は、更に、
    　前記メモリダンプ実施部によるメモリダンプが正常に完了した場合に、前記他のプロセッサ装置に前記メモリダンプ実施部によるメモリダンプが正常に完了したことを通知するメモリダンプ完了通知部を有することを特徴とする請求項１～３のいずれかに記載のプロセッサ装置。
  5. 　前記プロセッサ装置は、
    　論理アドレスを前記メモリ装置の物理アドレスに変換するＭＭＵ（Ｍｅｍｏｒｙ　Ｍａｎａｇｅｍｅｎｔ　Ｕｎｉｔ）に接続され、前記メモリ装置内の一部の物理アドレスを対象とする論理アドレスが割り当てられ、メモリダンプ時以外は、前記ＭＭＵを用いて、割り当てられている論理アドレスが対象としている一部の物理アドレスにのみアクセス可能な他のプロセッサ装置に接続されていることを特徴とする請求項１～４のいずれかに記載のプロセッサ装置。
  6. 　前記プロセッサ装置は、
    　論理アドレスを前記メモリ装置の物理アドレスに変換するＭＭＵ（Ｍｅｍｏｒｙ　Ｍａｎａｇｅｍｅｎｔ　Ｕｎｉｔ）に接続され、前記メモリ装置内の全ての物理アドレスを対象とする論理アドレスが割り当てられ、
    　前記メモリダンプ実施部は、
    　前記ＭＭＵを用いて、前記メモリ装置内の全ての物理アドレスにアクセスしてメモリダンプを行うことを特徴とする請求項１～５のいずれかに記載のプロセッサ装置。
  7. 　前記プロセッサ装置は、
    　論理アドレスを前記メモリ装置の物理アドレスに変換するＭＭＵ（Ｍｅｍｏｒｙ　Ｍａｎａｇｅｍｅｎｔ　Ｕｎｉｔ）に接続され、前記メモリ装置内の一部の物理アドレスを対象とする論理アドレスが割り当てられ、メモリダンプ時以外は、前記ＭＭＵを用いて、割り当てられている論理アドレスが対象としている一部の物理アドレスにのみアクセス可能であり、
    　前記プロセッサ装置は、更に、
    　メモリダンプ時に、前記メモリ装置内の全ての物理アドレスを対象とする論理アドレスを設定し、前記メモリダンプ実施部が前記メモリ装置内の全ての物理アドレスをアクセス可能な状態にするアクセス制御部を有し、
    　前記メモリダンプ実施部は、
    　前記ＭＭＵを用いて、前記メモリ装置内の全ての物理アドレスにアクセスしてメモリダンプを行うことを特徴とする請求項１～６のいずれかに記載のプロセッサ装置。
  8. 　前記プロセッサ装置は、
    　それぞれが前記メモリ装置を共有し、前記メモリ装置のメモリダンプを行う２以上の他のプロセッサ装置に接続されており、
    　前記プロセッサ装置は、更に、
    　前記メモリダンプ実施部によるメモリダンプの実施状況を監視し、前記メモリダンプ実施部においてメモリダンプが正常に行われていないことを検出した場合に、前記障害検出部によりメモリダンプが正常に行われていないことが検出されたプロセッサ装置以外の他のプロセッサ装置に、前記メモリダンプ実施部の代わりに前記メモリ装置のメモリダンプを実施するよう要求するメモリダンプ要求部を有することを特徴とする請求項１～７のいずれかに記載のプロセッサ装置。
  9. 　前記プロセッサ装置は、
    　それぞれが前記メモリ装置を共有し、前記メモリ装置のメモリダンプを行う２以上の他のプロセッサ装置に接続されており、
    　前記プロセッサ装置は、更に、
    　少なくともいずれかの他のプロセッサ装置により更新状況が監視されるカウンタ値を、前記メモリダンプ実施部によりメモリダンプが正常に行われている間は所定の周期で更新するカウンタ値更新部を有することを特徴とする請求項１～８のいずれかに記載のプロセッサ装置。
  10. 　他のプロセッサ装置と接続され、前記他のプロセッサ装置とメモリ装置を共有しているプロセッサ装置であって、
    　所定の場合に、前記メモリ装置のメモリダンプを行うメモリダンプ実施部と、
    　前記メモリダンプ実施部によるメモリダンプの実施状況を監視し、前記メモリダンプ実施部においてメモリダンプが正常に行われていないことを検出した場合に、前記他のプロセッサ装置に、前記メモリダンプ実施部の代わりに前記メモリ装置のメモリダンプを実施するよう要求するメモリダンプ要求部とを有することを特徴とするプロセッサ装置。
  11. 　前記プロセッサ装置は、更に、
    　前記他のプロセッサ装置により更新状況が監視されるカウンタ値を、所定の周期で更新するカウンタ値更新部を有することを特徴とする請求項１０に記載のプロセッサ装置。
  12. 　前記プロセッサ装置は、更に、
    　前記メモリダンプ要求部が前記他のプロセッサ装置にメモリダンプを実施するよう要求した後に、前記他のプロセッサ装置においてメモリダンプが正常に行われている間は前記他のプロセッサ装置により所定の周期で更新されるカウンタ値を監視し、前記カウンタ値の更新が停止した場合に、前記他のプロセッサ装置においてメモリダンプが正常に行われていないと判断する監視部を有することを特徴とする請求項１０又は１１に記載のプロセッサ装置。
  13. 　前記プロセッサ装置は、
    　それぞれが前記メモリ装置を共有し、前記メモリ装置のメモリダンプを行う２以上の他のプロセッサ装置に接続されており、
    　前記メモリダンプ要求部は、
    　メモリダンプの実施を要求したプロセッサ装置においてメモリダンプが正常に行われていないと前記監視部により判断された場合に、前記監視部によりメモリダンプが正常に行われていないと判断されたプロセッサ装置以外の他のプロセッサ装置に前記メモリ装置のメモリダンプを実施するよう要求することを特徴とする請求項１２に記載のプロセッサ装置。
  14. 　前記プロセッサ装置は、
    　論理アドレスを前記メモリ装置の物理アドレスに変換するＭＭＵ（Ｍｅｍｏｒｙ　Ｍａｎａｇｅｍｅｎｔ　Ｕｎｉｔ）に接続され、前記メモリ装置内の一部の物理アドレスを対象とする論理アドレスが割り当てられ、メモリダンプ時以外は、前記ＭＭＵを用いて、割り当てられている論理アドレスが対象としている一部の物理アドレスにのみアクセス可能であり、
    　前記プロセッサ装置は、更に、
    　メモリダンプ時に、前記メモリ装置内の全ての物理アドレスを対象とする論理アドレスを設定し、前記メモリダンプ実施部が前記メモリ装置内の全ての物理アドレスをアクセス可能な状態にするアクセス制御部を有し、
    　前記メモリダンプ実施部は、
    　前記ＭＭＵを用いて、前記メモリ装置内の全ての物理アドレスにアクセスしてメモリダンプを行うことを特徴とする請求項１０～１３のいずれかに記載のプロセッサ装置。
  15. 　メモリ装置のメモリダンプを行う他のプロセッサ装置と接続され、前記メモリ装置を前記他のプロセッサ装置と共有しているプロセッサ装置に、
    　前記他のプロセッサ装置においてメモリダンプが正常に行われていないことを検出する障害検出処理と、
    　前記障害検出処理により前記他のプロセッサ装置においてメモリダンプが正常に行われていないことが検出された場合に、前記他のプロセッサ装置に代わって、前記メモリ装置のメモリダンプを行うメモリダンプ実施処理とを実行させることを特徴とするプログラム。
  16. 　他のプロセッサ装置と接続され、前記他のプロセッサ装置とメモリ装置を共有しているプロセッサ装置であって、
    　所定の場合に、前記メモリ装置のメモリダンプを行うメモリダンプ実施処理と、
    　前記メモリダンプ実施処理によるメモリダンプの実施状況を監視し、前記メモリダンプ実施処理においてメモリダンプが正常に行われていないことを検出した場合に、前記他のプロセッサ装置に、前記メモリダンプ実施処理の代わりに前記メモリ装置のメモリダンプを実施するよう要求するメモリダンプ要求処理とを実行させることを特徴とするプログラム。
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