JP2022118489A - メモリシステム - Google Patents

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Abstract

【課題】デバッグ時の情報取得を容易化することができるメモリシステムを提供する。【解決手段】メモリシステムは、第１メモリと、ホストと通信可能であり、第１メモリを制御するコントローラと、を具備する。コントローラは、第１メモリ上の位置を論理的に示す第１情報を含む第１コマンドを解読する第１デコーダと、第１メモリ上の物理的な位置を示す第２情報を含む第２コマンドを解読する第２デコーダと、第１デコーダによって第１コマンドから取得された第１情報を用いて第１メモリに対するアクセスを実行する第１回路と、第２デコーダによって第２コマンドから取得された第２情報を用いて第１メモリに対するアクセスを実行する第２回路と、格納されている値の変更がホストにより可能な第１レジスタと、第１レジスタに格納されている値に応じて、第１回路と第２回路との間で第１メモリに対するアクセスを行う回路を切り替える切替回路と、を含む。【選択図】図１

Description

本発明の実施形態は、メモリシステムに関する。
近年、不揮発性メモリを備えるメモリシステムが広く普及している。たとえばＮＡＮＤ型フラッシュメモリ（ＮＡＮＤメモリ）を備えるＳＳＤ（solid state drive）は、サーバやパーソナルコンピュータなどの情報処理装置のストレージとして使用されている。
ＳＳＤに不良が発生した場合、デバッグの助けとなる情報がＳＳＤ内に残存している可能性がある。しかし、ＮＡＮＤメモリを制御するコントローラ内のＣＰＵやバスがハングアップしてしまうような不良の場合には、これらの情報を取得することができなくなってしまっていた。
また、そもそも、これらの情報の取得は、たとえばデバッガと称される専用装置をＳＳＤに接続して稼働させる必要があるなど、非常に手間が掛る作業であった。
特許第５２２５５１５号公報 米国特許第７７８８５３７号明細書 米国特許第８７６２７９０号明細書
本発明の１つの実施形態は、デバッグ時の情報取得を容易化することができるメモリシステムを提供する。
実施形態によれば、メモリシステムは、第１メモリと、ホストと通信可能であり、第１メモリを制御するコントローラと、を具備する。コントローラは、第１メモリ上の位置を論理的に示す第１情報を含む第１コマンドを解読する第１デコーダと、第１メモリ上の物理的な位置を示す第２情報を含む第２コマンドを解読する第２デコーダと、第１デコーダによって第１コマンドから取得された第１情報を用いて第１メモリに対するアクセスを実行する第１回路と、第２デコーダによって第２コマンドから取得された第２情報を用いて第１メモリに対するアクセスを実行する第２回路と、格納されている値の変更がホストにより可能な第１レジスタと、第１レジスタに格納されている値に応じて、第１回路と第２回路との間で第１メモリに対するアクセスを行う回路を切り替える切替回路と、を含む。
ホストと接続されている第１実施形態のメモリシステムの一構成例を示す図 第１実施形態のメモリシステムとホストとのデバッグモードでの動作の流れを示すシーケンス図 第１実施形態のメモリシステムが受信するＮＶＭｅコマンドの一フォーマット例を示す図 ホストと接続されている第２実施形態のメモリシステムの一構成例を示す図 第２実施形態のメモリシステムとホストとのデバッグモードでの動作の流れを示すシーケンス図 第１実施形態のメモリシステムが受信するＰＣＩｅパケットの一フォーマット例を示す図 ホストと接続されている第３実施形態のメモリシステムの一構成例を示す図 第３実施形態のメモリシステムとホストとのデバッグモードでの動作の流れを示すシーケンス図 第３実施形態のメモリシステムにおけるＢＡＲの一設定例を示す図
以下、実施の形態について、図面を参照して説明する。
（第１実施形態）
まず、第１実施形態について説明する。
図１は、第１実施形態のメモリシステム１の一構成例を示す図である。図１には、メモリシステム１と、メモリシステム１に接続されるホスト２と、メモリシステム１とホスト２とを接続するインタフェース３とを含む、情報処理システムの一構成例が併せて示されている。
ホスト２は、サーバやパーソナルコンピュータなどの情報処理装置である。インタフェース３は、ホスト２とメモリシステム１とを接続する。インタフェース３は、たとえばＰＣＩ Express（ＰＣＩｅ）TM仕様に準拠する。
メモリシステム１は、ＳＳＤのようなストレージ装置として実現され得る。ここでは、メモリシステム１がＳＳＤとして実現されている例を示す。メモリシステム１は、たとえばＮＶＭ Express（ＮＶＭｅ）TM仕様に準拠するプロトコルでホスト２と通信を行う。
メモリシステム１は、コントローラ１０、ＤＲＡＭ（Dynamic Random Access Memory）２０およびＮＡＮＤメモリ３０を有する。
コントローラ１０は、たとえばＳｏＣ（system on a chip）として構成される。コントローラ１０の各部の機能は、専用ハードウェア、プログラム（ファームウェア）を実行するプロセッサ、または、これらの組み合わせにより実現され得る。
コントローラ１０は、ホスト２が発行するコマンドに基づき、ホスト２から送信されてくるデータのＮＡＮＤメモリ３０への書き込み処理や、ホスト２が要求するデータのＮＡＮＤメモリ３０からの読み出し処理などを実行する。コントローラ１０は、ＮＡＮＤメモリ３０へ書き込むデータやＮＡＮＤメモリ３０から読み出したデータを一時的に格納するバッファとしてＤＲＡＭ２０を使用する。コントローラ１０は、コントローラ１０内のＳＲＡＭ（Static Random Access Memory）１３０をバッファとして使用してもよい。バッファを含む各種領域をＤＲＡＭ２０に代えてＳＲＡＭ１３０などに確保する場合、メモリシステム１はＤＲＡＭ２０を搭載しなくてもよい。
ここで、ホスト２からメモリシステム１へコマンドを引き渡すためのホスト２およびメモリシステム１の動作の流れについて説明する。
ホスト２は、主メモリ５０を有する。主メモリ５０は、たとえばＳＲＡＭである。ホスト２は、メモリシステム１に対するコマンドを格納するＳＱ（submission queue）５１を主メモリ５０上に構築する。ＳＱ５１は、ＮＶＭｅ仕様に準拠するフォーマットのコマンド（ＮＶＭｅコマンド）を、たとえば１２８個まで蓄えておくことができる容量をもつ。ホスト２は、データの書き込みや読み出しを要求するＮＶＭｅコマンド（NVMe write/read command）をＳＱ５１に格納する。そして、ホスト２は、ＮＶＭｅコマンドの発行を通知するための、ＰＣＩｅ仕様に準拠するフォーマットのパケット（ＰＣＩｅパケット）をメモリシステム１へ送信する。
このＰＣＩｅパケットは、メモリシステム１内のレジスタ、より詳しくは、コントローラ１０内のレジスタに書き込みを行うためのパケットである（PCIe MWr TLP[memory write transaction layer packet]）。ホスト２は、このＰＣＩｅパケットを使って、ＮＶＭｅコマンドがＳＱ５１に格納されたことを示す値を、コントローラ１０内の所定のレジスタあるいはＳＲＡＭ１３０の所定の領域に書き込む。
ＳＱ５１に関し、メモリシステム１は、ヘッドポインタとテイルポインタとを管理している。当該所定のレジスタあるいはＳＲＡＭ１３０の所定の領域への書き込みにより、ホスト２は、ヘッドポインタとテイルポインタとのうちのテイルポインタを更新する。
メモリシステム１は、当該所定のレジスタあるいはＳＲＡＭ１３０の所定の領域への書き込みが行われ、ヘッドポインタとテイルポインタとが一致していない状態となると、ＮＶＭｅコマンドがＳＱ５１に格納されたことを認識する。メモリシステム１は、ＮＶＭｅコマンドをＳＱ５１から読み出すためのＰＣＩｅパケット（PCIe MRd TLP[memory read transaction layer packet]）をホスト２へ送信する。このＰＣＩｅパケットに応じて、ホスト２は、ＳＱ５１内のＮＶＭｅコマンドをメモリシステム１に送信する。メモリシステム１は、このＮＶＭｅコマンドをＳＲＡＭ１３０に格納する。ＮＶＭｅコマンドをＳＱ５１から読み出すと、メモリシステム１は、ヘッドポインタを更新し、ヘッドポインタとテイルポインタとが一致している状態とする。
このように、ホスト２がメモリシステム１に対して発行するＮＶＭｅコマンドは、ホスト２とメモリシステム１との間でのＰＣＩｅパケットの送受信を通じて、ホスト２からメモリシステム１へ引き渡される。
コントローラ１０は、ＰＣＩｅコントローラ１１０、ＮＶＭｅコントローラ１２０、ＳＲＡＭ１３０、通常回路１４０、専用回路１５０および切替回路［２］１６０を有する。
ＰＣＩｅコントローラ１１０は、ＰＣＩｅパケットの送受信を含む、ＰＣＩｅパケットに関する処理を実行する。ＰＣＩｅコントローラ１１０は、デコーダ１１１を有する。デコーダ１１１は、ホスト２から受信したＰＣＩｅパケットを解読する。具体的には、デコーダ１１１は、ＰＣＩｅパケットの種類を解析する。ホスト２から受信したＰＣＩｅパケットがレジスタあるいはＳＲＡＭ１３０へのデータの書き込みを要求するパケット（PCIe MWr TLP）、または、レジスタあるいはＳＲＡＭ１３０からのデータの読み出しを要求するパケット（PCIe MRd TLP）であった場合、デコーダ１１１は、アクセス対象のレジスタを示す情報（アドレス）や、書き込み対象の情報（データ）などを、ＰＣＩｅパケットから取得する。ＰＣＩｅコントローラ１１０は、デコーダ１１１の解読結果に基づき、レジスタへのデータの書き込み処理や、レジスタからのデータの読み出し処理を実行する。また、ＰＣＩｅコントローラ１１０は、ＮＶＭｅコントローラ１２０からの指示に応じて、ＰＣＩｅパケットの生成およびホスト２への送信を実行する。
ＮＶＭｅコントローラ１２０は、ＰＣＩｅコントローラ１１０と連携して、ＮＶＭｅコマンドの受信および応答に関する処理を実行する。ＮＶＭｅコントローラ１２０は、レジスタ１２１、切替回路［１］１２２、通常デコーダ１２３および専用デコーダ１２４を有する。レジスタ１２１、切替回路［１］１２２および専用デコーダ１２４は、第１実施形態のメモリシステム１独自の構成要素であり、これらについては後述する。
前述したように、ホスト２がＮＶＭｅコマンドを発行すると、コントローラ１０内の所定のレジスタ（不図示）あるいはＳＲＡＭ１３０の所定の領域への書き込みが発生する。この書き込みに応じて、ＮＶＭｅコントローラ１２０は、ホスト２からのＮＶＭｅコマンドの取得を、ＰＣＩｅコントローラ１１０に対して指示する。指示を受けたＰＣＩｅコントローラ１１０は、ＮＶＭｅコマンドをＳＱ５１から読み出すためのＰＣＩｅパケット（PCIe MRd TLP）を生成してホスト２へ送信する。
通常デコーダ１２３は、取得されたＮＶＭｅコマンドを解読する。具体的には、通常デコーダ１２３は、ＮＶＭｅコマンドの種類を解析する。ＮＶＭｅコマンドがＮＡＮＤメモリ３０へのデータの書き込みを要求するコマンド（NVMe write command）またはＮＡＮＤメモリ３０からのデータの読み出しを要求するコマンド（NVMe read command）であった場合、通常デコーダ１２３は、アクセス対象のデータに関連づけられた、ＮＡＮＤメモリ３０上の位置を論理的に示す論理アドレスをＮＶＭｅコマンドから取得する。論理アドレスは、たとえば論理ブロックアドレス（ＬＢＡ）である。
通常回路１４０は、ＮＶＭｅコントローラ１２０によって受信および解釈されたＮＶＭｅコマンドに応じた処理を実行する。たとえばＮＶＭｅコマンドがNVMe read commandの場合、通常回路１４０は、通常デコーダ１２３によって取得された論理アドレスを、ＮＡＮＤメモリ３０上の物理的な位置を示す物理アドレスに変換し、ＮＡＮＤメモリ３０上の当該物理アドレスで示される位置からのデータの読み出しを実行する。論理アドレスから物理アドレスへの変換は、たとえば論物アドレス変換と称される。
通常回路１４０は、ＣＰＵ、バス、シーケンサ、ＰＨＹ（physical layer）を含む。ＣＰＵは、ファームウェアと称される、メモリシステム１内のハードウェアを制御するためのプログラムを実行する。バスは、ＣＰＵと、ＣＰＵが制御するハードウェアとを接続する信号線である。シーケンサは、ＰＨＹを介したＤＲＡＭ２０やＮＡＮＤメモリ３０との間のデータの送受信が、予め定められた規則に準じて実行されるように制御する。ＰＨＹは、ＯＳＩ階層モデルにおける最下層の物理層の機能を実現するためのモジュールである。ＰＨＹは、ＤＲＡＭ２０やＮＡＮＤメモリ３０への信号の出力およびＤＲＡＭ２０やＮＡＮＤメモリ３０からの信号の入力を制御する。
以下の説明において、コントローラ１０の外部に存在するＤＲＡＭ２０やＮＡＮＤメモリ３０を外部メモリと総称することがあり、また、コントローラ１０の内部に存在するＳＲＡＭ１３０やレジスタを内部メモリと総称することがある。
専用回路１５０は、通常回路１４０とは別途設けられる第１実施形態のメモリシステム１独自の構成要素である。専用回路１５０は、前述のＣＰＵやバスを介さず、ＤＲＡＭ２０、ＮＡＮＤメモリ３０またはＳＲＡＭ１３０へアクセスする。
複数の専用回路１５０が、ＤＲＡＭ２０、ＮＡＮＤメモリ３０、ＳＲＡＭ１３０に対して一対一で設けられる。コントローラ１０内のレジスタを、前述のＣＰＵやバスを介さずにアクセスする対象とする場合、たとえばレジスタのグループや種類ごとに専用回路１５０がさらに設けられる。
外部メモリに対して設けられる専用回路１５０は、外部メモリとの間で通信するためのシーケンサ、ＰＨＹなどを含む。内部メモリに対して設けられる専用回路１５０は、内部メモリとの間でデータを入出力するためのin/out信号を制御する回路などを含む。
ＮＶＭｅコントローラ１２０から論理アドレスを受け取ってＮＡＮＤメモリ３０へのアクセスを実行する通常回路１４０に対し、専用回路１５０は、ＮＶＭｅコントローラ１２０から物理アドレスを受け取ってＮＡＮＤメモリ３０などへのアクセスを実行する。ＮＶＭｅコントローラ１２０による物理アドレスの取得については後述する。
切替回路［２］１６０も、第１実施形態のメモリシステム１独自の構成要素である。切替回路［２］１６０は、ＤＲＡＭ２０、ＮＡＮＤメモリ３０、ＳＲＡＭ１３０、レジスタの接続先を通常回路１４０と専用回路１５０との間で切り替える。複数の切替回路［２］１６０が、複数の専用回路１５０に対して一対一で設けられる。
ここで、メモリシステム１に何らかの不良が発生した場合を想定する。この場合、デバッグの助けとなる情報が、ＤＲＡＭ２０、ＮＡＮＤメモリ３０、ＳＲＡＭ１３０、またはコントローラ１０内のレジスタに残存している可能性がある。従来、コントローラ１０内のＣＰＵやバスがハングアップしてしまうような不良の場合には、これらの情報を取得することができなくなってしまっていた。また、ＣＰＵやバスは正常でも、ＤＲＡＭ２０、ＳＲＡＭ１３０、レジスタからデータを取得するためには、たとえばデバッガと称される専用装置をメモリシステム１に接続して稼働させる必要があった。
第１実施形態のメモリシステム１は、コントローラ１０内のＣＰＵやバスがハングアップしてしまうような不良の場合においても、これらの情報をホスト２から取得することができるようにしたものである。
通常時、ホスト２は、ＮＡＮＤメモリ３０からデータを読み出す場合、論理アドレスを含むNVMe read commandをＳＱ５１に格納する。これに対して、デバッグ時においては、ホスト２は、たとえばNVMe read commandをデバッグ時におけるデータ取得用のコマンドとして割り当てた場合、通常時の論理アドレスに代えて、物理アドレスを含むNVMe read commandをＳＱ５１に格納する。この物理アドレスは、通常回路１４０がアドレス変換によって得ているものと同じであってもよいし、ＮＡＮＤメモリ３０のチャンネル、ブロック、バンクなどを独自の規則で示すものであってもよい。物理アドレスは、外部メモリ上または内部メモリ上の物理的な位置を、対応する専用回路１５０が特定できるものであればよい。
デバッグ時におけるNVMe read commandには、ＮＡＮＤメモリ３０に関する物理アドレスに限らず、ＤＲＡＭ２０の物理アドレスや、ＳＲＡＭ１３０の物理アドレスを含ませることができる。つまり、ホスト２は、NVMe read commandを使って、ＮＡＮＤメモリ３０からのデータの読み出しに限らず、ＤＲＡＭ２０からのデータの読み出しや、ＳＲＡＭ１３０からのデータの読み出しを要求することができる。さらには、コントローラ１０内のレジスタがデバッグ時のアクセス対象となっている場合には、ホスト２は、レジスタの物理アドレスを含むNVMe read commandを使って、レジスタからのデータの読み出しを要求することができる。
NVMe read commandに限らず、ホスト２は、ＮＡＮＤメモリ３０、ＤＲＡＭ２０、ＳＲＡＭ１３０、またはコントローラ１０内のレジスタへの書き込みを要求するNVMe write commandを発行することもできる。つまり、外部メモリや内部メモリの物理アドレスを指定して、外部メモリや内部メモリへのデータの書き込みを要求することもできる。
ＮＶＭｅコントローラ１２０内のレジスタ１２１は、通常モードからデバッグモードへの移行をホスト２がメモリシステム１に通知するために設けられるレジスタである。具体的には、レジスタ１２１は、通常モードを示す値またはデバッグモードを示す値の一方を格納する。レジスタ１２１は、たとえばＮＶＭｅレジスタにおいてreservedとして定義されている領域の一部分を流用して実装される。メモリシステム１の起動時やリセット時、レジスタ１２１には通常モードを示す値が初期値として格納される。
ホスト２は、デバッグ時、NVMe read commandを使って外部メモリや内部メモリからデータを読み出すにあたり、ＮＶＭｅコントローラ１２０内のレジスタ１２１へのデータの書き込みを実行する。より詳しくは、通常モードからデバッグモードに移行することをメモリシステム１に通知するため、デバッグモードを示す値をレジスタ１２１に書き込む処理を実行する。レジスタ１２１へのデータの書き込みは、ＰＣＩｅパケット（PCIe MWr TLP）を使って要求することができる。
切替回路［１］１２２は、ＰＣＩｅコントローラ１１０によるＰＣＩｅパケットの送受信を通じて取得されるＮＶＭｅコマンドの供給先を、通常デコーダ１２３と専用デコーダ１２４との間で切り替える。ＮＶＭｅコントローラ１２０は、レジスタ１２１の値に基づき、切替回路［１］１２２を制御する。具体的には、ＮＶＭｅコントローラ１２０は、レジスタ１２１の値がデバッグモードを示す値となっていた場合、ＮＶＭｅコマンドの供給先が専用デコーダ１２４となるように、切替回路［１］１２２を制御する。ＮＶＭｅコントローラ１２０は、切替回路［１］１２２の制御と並行して、切替回路［２］１６０の制御も実行する。具体的には、ＮＶＭｅコントローラ１２０は、ＤＲＡＭ２０、ＮＡＮＤメモリ３０、ＳＲＡＭ１３０、またはレジスタの接続先が専用回路１５０となるように、切替回路［２］１６０を制御する。
ホスト２は、レジスタ１２１へのデータの書き込みを要求するＰＣＩｅパケット（PCIe MWr TLP）をメモリシステム１に送信した後、たとえばＮＡＮＤメモリ３０の物理アドレスを含むNVMe read commandをメモリシステム１に対して発行する。具体的には、ホスト２は、NVMe read commandをＳＱ５１に格納し、このNVMe read commandの発行を通知するためのＰＣＩｅパケット（PCIe MWr TLP）をメモリシステム１に送信する。デバッグモードのメモリシステム１においては、ホスト２のＳＱ５１から取得された当該NVMe read commandは、切替回路［１］１２２経由で専用デコーダ１２４へ供給される。
専用デコーダ１２４も、通常デコーダ１２３と同様、ＮＶＭｅコマンドを解析する。前述したように、通常デコーダ１２３は、NVMe read commandの場合、ＮＡＮＤメモリ３０の論理アドレスを、当該NVMe read commandから取得する。これに対して、専用デコーダ１２４は、ＤＲＡＭ２０、ＮＡＮＤメモリ３０、ＳＲＡＭ１３０などの物理アドレスを、NVMe read commandから取得する。この物理アドレスは、たとえば本来は論理アドレスが格納されるNVMe read commandの後述するＳＬＢＡフィールドに格納されている。また、専用デコーダ１２４は、たとえば、この物理アドレスからアクセス対象を特定する。専用デコーダ１２４は、特定したアクセス対象に対応する専用回路１５０へ物理アドレスを供給する。
デバッグモードへ移行すると、切替回路［２］１６０により、ＤＲＡＭ２０、ＮＡＮＤメモリ３０、ＳＲＡＭ１３０などの接続先が、通常回路１４０から専用回路１５０へ切り替わる。専用回路１５０は、専用デコーダ１２４から受け取った物理アドレスで示される位置からのデータの読み出しを実行する。
図２は、デバッグモードでメモリシステム１からデータを読み出す場合におけるホスト２およびメモリシステム１の動作の流れを示すシーケンス図である。
ホスト２は、まず、デバッグモードを示す値をレジスタ１２１に書き込むためのPCIe MWr TLPをメモリシステム１に送信する（Ｓ１０１）。メモリシステム１は、このPCIe MWr TLPで指定される値をレジスタ１２１に格納する（Ｓ１０２）。そして、メモリシステム１は、レジスタ１２１の値に基づき、切替回路［１］１２２、切替回路［２］１６０を制御する（Ｓ１０３）。ここまでのＳ１０１～Ｓ１０３が、メモリシステム１を通常モードからデバッグモードへ移行させるまでの流れである（ａ１）。
デバッグモードへ移行したメモリシステム１に対して、ホスト２は、デバッグ用のデータを読み出すためのNVMe read commandをＳＱ５１に格納する（Ｓ１１１）。ホスト２は、通常モード時のＮＡＮＤメモリ３０の論理アドレスに代えて、アクセス対象の物理アドレスをNVMe read commandに含ませる。図３は、NVMe read commandの一フォーマット例を示す図である。
NVMe read commandは、ＳＬＢＡフィールド（ｂ１）を有する。ホスト２は、メモリシステム１が通常モードの場合、このＳＬＢＡフィールドに論理アドレス（ｂ１１）を格納する。一方、メモリシステム１がデバッグモードの場合、ホスト２は、このＳＬＢＡフィールドに物理アドレス（ｂ１２）を格納する。なお、デバッグモード時における物理アドレスの格納場所は、ＳＬＢＡフィールド以外であってもよい。その場合、専用デコーダ１２４は、当該ＳＬＢＡフィールド以外の場所から物理アドレスを取得する。
説明を図２に戻す。NVMe read commandをＳＱ５１に格納すると、ホスト２は、ＮＶＭｅコマンドをＳＱ５１から取得させるためのPCIe MWr TLPをメモリシステム１に送信する（Ｓ１１２）。このPCIe MWr TLPは、ＮＶＭｅコマンドがＳＱ５１に格納されていることを示す値をメモリシステム１の所定のレジスタに書き込むためのパケットである。
メモリシステム１は、当該所定のレジスタへの書き込みが行われると、ＮＶＭｅコマンドがＳＱ５１に格納されていることを認識する。メモリシステム１は、ＮＶＭｅコマンドをＳＱ５１から読み出すためのPCIe MRd TLPをホスト２に送信する（Ｓ１１３）。メモリシステム１は、物理アドレスを含むホスト２から取得したNVMe read commandに応じて、外部メモリ（ＤＲＡＭ２０、ＮＡＮＤメモリ３０）または内部メモリ（ＳＲＡＭ１３０、コントローラ１０内のレジスタ）からのデータの読み出し処理を実行する（Ｓ１１４）。メモリシステム１は、読み出したデータを送信するためのPCIe MWr TLPをホスト２に送信する（Ｓ１１５）。Ｓ１１１～Ｓ１１５が、デバッグモードにおいてホスト２がメモリシステム１からデータを読み出す流れである（ａ２）。
このように、第１実施形態のメモリシステム１においては、ホスト２は、ＰＣＩｅパケットを使ってメモリシステム１をデバッグモードに移行させることで、ＮＶＭｅコマンドを使ってメモリシステム１内のデータを読み出すことができる。デバッグモード時、メモリシステム１は、ＣＰＵやバスを含む通常回路１４０を経ずにデータの読み出しを実行するためのバイパス経路を構成する。従って、メモリシステム１において、ＣＰＵやバスがハングアップするような不良が発生した場合でも、データの読み出しが可能である。ＮＡＮＤメモリ３０に限らず、ＤＲＡＭ２０、ＳＲＡＭ１３０、コントローラ１０内のレジスタからも、ホスト２によるＮＶＭｅコマンドを使ったデータの読み出しが可能なので、専用のデバッガをメモリシステム１に接続して稼働させる等の作業を不要にできる。
（第２実施形態）
次に、第２実施形態について説明する。ここでは、第１実施形態と同一の構成要素については同一の符号を使用し、また、それらについての説明を省略する。
図４は、第２実施形態のメモリシステム１の一構成例を示す図である。図４には、メモリシステム１と、メモリシステム１に接続されるホスト２と、メモリシステム１とホスト２とを接続するインタフェース３とを含む、情報処理システムの一構成例が併せて示されている。
第１実施形態のメモリシステム１は、デバッグ時、ホスト２が、ＮＶＭｅコマンドを使ってメモリシステム１内のデータを読み出せるようにする。つまり、第１実施形態のメモリシステム１においては、デバッグ時、ＮＶＭｅ仕様に準拠する通信がホスト２との間で開通していることが前提条件となっている。これに対して、第２実施形態のメモリシステム１は、ホスト２が、ＰＣＩｅパケットを使ってメモリシステム１内のデータを読み出せるようにしたものである。つまり、第２実施形態のメモリシステム１においては、デバッグ時、ＮＶＭｅ仕様に準拠する通信が開通している必要はなく、ＰＣＩｅがリンクアップしていればよい。
図４に示す、第２実施形態における通常回路１４０には、第１実施形態において説明した通常デコーダ１２３を有するＮＶＭｅコントローラが含まれる。このＮＶＭｅコントローラには、第１実施形態において説明したレジスタ１２１、切替回路［１］１２２、専用デコーダ１２４は含まれない。これらに代わり、第２実施形態のメモリシステム１においては、ＰＣＩｅコントローラ１１０が、レジスタ１１２、切替回路１１３、専用デコーダ１１４を有する。なお、図４の通常デコーダ１１１は、図１のデコーダ１１１と同一の構成であってもよい。
レジスタ１１２は、通常モードからデバッグモードへの移行をホスト２がメモリシステム１に通知するために設けられるレジスタである。具体的には、レジスタ１１２は、通常モードを示す値またはデバッグモードを示す値の一方を格納する。レジスタ１１２は、ＰＣＩｅパケット（PCIe CfgRd TLP [configuration read transaction layer packet]/CfgWr TLP [configuration write transaction layer packet]）を使ってデータの読み出しや書き込みを要求することができるＰＣＩｅレジスタである。メモリシステム１の起動時やリセット時、レジスタ１１２には通常モードを示す値が初期値として格納される。
切替回路［１］１１３は、ホスト２から送信されるＰＣＩｅパケットの供給先を、通常デコーダ１１１と専用デコーダ１１４との間で切り替える。ＰＣＩｅコントローラ１１０は、レジスタ１１２の値に基づき、切替回路［１］１１３を制御する。具体的には、ＰＣＩｅコントローラ１１０は、レジスタ１１２の値がデバッグモードを示す値となっていた場合、ＰＣＩｅパケットの供給先が専用デコーダ１１４となるように、切替回路［１］１１３を制御する。ＰＣＩｅコントローラ１１０は、切替回路［１］１１３の制御と並行して、切替回路［２］１６０の制御も実行する。具体的には、ＰＣＩｅコントローラ１１０は、ＤＲＡＭ２０、ＮＡＮＤメモリ３０、ＳＲＡＭ１３０、コントローラ１０内のレジスタの接続先が専用回路１５０となるように、切替回路［２］１６０を制御する。
ホスト２は、レジスタ１１２へのデータの書き込みを要求するＰＣＩｅパケット（PCIe CfgWr TLP）をメモリシステム１に送信した後、たとえばＮＡＮＤメモリ３０の物理アドレスを含むＰＣＩｅパケット（PCIe MRd TLP）をメモリシステム１に送信する。デバッグモードのメモリシステム１においては、このPCIe MRd TLPは、切替回路［１］１１３経由で専用デコーダ１１４へ供給される。
第１実施形態において説明したように、通常デコーダ１１１は、ＰＣＩｅパケットの種類を解析する。ＰＣＩｅパケットがレジスタへのデータの書き込みを要求するパケット（PCIe MWr TLP）またはレジスタからのデータの読み出しを要求するパケット（PCIe MRd TLP）であった場合、通常デコーダ１１１は、アクセス対象のレジスタを示す情報（アドレス）や、書き込み対象の情報（データ）などを、ＰＣＩｅパケットから取得する。
これに対して、専用デコーダ１１４は、ＰＣＩｅパケットがPCIe MWr TLPまたはPCIe MRd TLPであった場合、ＤＲＡＭ２０、ＮＡＮＤメモリ３０、ＳＲＡＭ１３０などの物理アドレスをＰＣＩｅパケットから取得する。また、専用デコーダ１１４は、たとえば、その物理アドレスからアクセス対象を特定する。つまり、ホスト２は、デバッグ時、ＤＲＡＭ２０、ＮＡＮＤメモリ３０、ＳＲＡＭ１３０などの物理アドレスをＰＣＩｅパケットに含めてメモリシステム１に送信する。
デバッグモードへ移行すると、切替回路［２］１６０により、ＤＲＡＭ２０、ＮＡＮＤメモリ３０、ＳＲＡＭ１３０などの接続先が、通常回路１４０から専用回路１５０へ切り替わる。専用回路１５０は、専用デコーダ１１４から受け取った物理アドレスで示される位置からのデータの読み出しを実行する。
図５は、デバッグモードでメモリシステム１からデータを読み出す場合におけるホスト２およびメモリシステム１の動作の流れを示すシーケンス図である。
ホスト２は、まず、デバッグモードを示す値をレジスタ１１２に書き込むためのPCIe CfgWr TLPをメモリシステム１に送信する（Ｓ２０１）。メモリシステム１は、このPCIe CfgWr TLPで指定される値をレジスタ１１２に格納する（Ｓ２０２）。そして、メモリシステム１は、レジスタ１１２の値に基づき、切替回路［１］１１３、切替回路［２］１６０を制御する（Ｓ２０３）。ここまでのＳ２０１～Ｓ２０３が、メモリシステム１を通常モードからデバッグモードへ移行させるまでの流れである（ｃ１）。
デバッグモードへ移行したメモリシステム１に対して、ホスト２は、デバッグ用のデータを読み出すためのPCIe MRd TLPをメモリシステム１に送信する（Ｓ２１１）。図６は、PCIe MRd TLPの一フォーマット例を示す図である。
PCIe MRd TLPは、ＴＬＰヘッダ（ｄ１）を有する。また、ＴＬＰヘッダは、アドレスフィールド（ｄ１０）を有する。ホスト２は、メモリシステム１が通常モードの場合、このアドレスフィールドに論理アドレス（ｄ１１）を格納する。この論理アドレスは、ＮＡＮＤメモリ３０の位置を論理的に示すアドレスではなく、コントローラ１０内のレジスタが割り当てられる論理アドレス空間上の位置を示すアドレスである。具体的には、後述するＢＡＲ（Base Address Register）で定義されるアドレス空間の先頭アドレスに当該レジスタのアドレスが加えられたアドレスが格納される。一方、メモリシステム１がデバッグモードの場合、ホスト２は、このアドレスフィールドに、ＢＡＲで定義されるアドレス空間の先頭アドレスに、アクセス対象となる外部メモリ（ＤＲＡＭ２０、ＮＡＮＤメモリ３０）や内部メモリ（ＳＲＡＭ１３０、コントローラ１０内のレジスタ）の物理アドレスが加えられたアドレス（ｄ１２）を格納する。なお、デバッグモード時における物理アドレスの格納場所は、アドレスフィールド以外であってもよい。その場合、専用デコーダ１２４は、当該アドレスフィールド以外の場所から物理アドレスを取得する。あるいは、アドレスフィールドと、PCIe MRd TLP内においてTLP Prefix (Vendor Defined)として定義されている領域とを組み合わせて、物理アドレスの格納場所としてもよい。
説明を図５に戻す。メモリシステム１は、物理アドレスを含むホスト２から受信したPCIe MRd TLPに応じて、外部メモリ（ＤＲＡＭ２０、ＮＡＮＤメモリ３０）または内部メモリ（ＳＲＡＭ１３０、コントローラ１０内のレジスタ）からのデータの読み出し処理を実行する（Ｓ２１２）。メモリシステム１は、読み出したデータを送信するためのPCIe CplD TLP[completion with data transaction layer packet]をホスト２に送信する（Ｓ２１３）。PCIe CplD TLPは、PCIe MRd TLPに対する完了通知である。Ｓ２１１～Ｓ２１３が、デバッグモードにおいてホスト２がメモリシステム１からデータを読み出す流れである（ｃ２）。
このように、第２実施形態のメモリシステム１においては、ホスト２は、ＰＣＩｅパケットを使ってメモリシステム１をデバッグモードに移行させることで、ＰＣＩｅパケットを使ってメモリシステム１内のデータを読み出すことができる。デバッグモード時、メモリシステム１は、ＣＰＵやバスを含む通常回路１４０を経ずにデータの読み出しを実行するためのバイパス経路を構成する。従って、メモリシステム１において、ＣＰＵやバスがハングアップするような不良が発生した場合でも、データの読み出しが可能である。ＮＡＮＤメモリ３０に限らず、ＤＲＡＭ２０、ＳＲＡＭ１３０、コントローラ１０内のレジスタからも、ホスト２によるＰＣＩｅパケットを使ったデータの読み出しが可能なので、専用のデバッガをメモリシステム１に接続して稼働させる等の作業を不要にできる。
（第３実施形態）
次に、第３実施形態について説明する。ここでは、第１実施形態や第２実施形態と同一の構成要素については同一の符号を使用し、また、それらについての説明を省略する。
図７は、第３実施形態のメモリシステム１の一構成例を示す図である。図７には、メモリシステム１と、メモリシステム１に接続されるホスト２と、メモリシステム１とホスト２とを接続するインタフェース３とを含む、情報処理システムの一構成例が併せて示されている。
第２実施形態のメモリシステム１は、ＰＣＩｅレジスタ１１２によって、通常モードとデバッグモードとの間の切り替えを制御する。これに対して、第３実施形態のメモリシステム１は、ＢＡＲ（Base Address Register）と称される既存のレジスタ（ＢＡＲ１１５）の使い分けによって、通常モードとデバッグモードとの間の切り替えを制御する。ＢＡＲ１１５は、ＰＣＩｅパケット（PCIe CfgWr TLP）を使ってデータが書き込まれるレジスタである。ここで、ＢＡＲ１１５について説明する。
たとえば、複数のメモリシステム１がホスト２に接続されている場合を想定する。各メモリシステム１は、自分宛てのＮＶＭｅコマンドがホスト２のＳＱ５１に格納されていることを認識するためのレジスタ等、コントローラ１０内に様々なレジスタを有する。ホスト２は、あるメモリシステム１のレジスタにデータを書き込んだり、あるメモリシステム１のレジスタからデータを読み出したりする場合、そのメモリシステム１宛てに、PCIe MWr TLPやPCIe MRd TLPを送信する。ホスト２からのPCIe MWr TLPやPCIe MRd TLPは、複数のメモリシステム１すべてに送信される。各メモリシステム１は、受信したPCIe MWr TLPやPCIe MRd TLPが自分宛てかどうかを判定する。この判定に、ＢＡＲ１１５の値が使用される。
ホスト２は、各メモリシステム１に対して、複数のメモリシステム１を含んで構成される情報処理システムにおけるレジスタ用の論理アドレス空間上の領域を割り当てる。この割り当ては、複数のメモリシステム１の間で論理アドレス空間が重複しないように行われる。ホスト２は、このレジスタ用の論理アドレス空間上の、各メモリシステム１に対して割り当てた領域の範囲を示す情報を、PCIe CfgWr TLPを使って、各メモリシステム１のＢＡＲ１１５に書き込む。PCIe CfgWr TLPは、各メモリシステム１の識別情報を指定することができるＰＣＩｅパケットである。つまり、各メモリシステム１は、ＢＡＲ１１５を参照することなく、受信したPCIe CfgWr TLPが自分宛てかどうかを判定することができる。PCIe MWr TLPやPCIe MRd TLPについては、各メモリシステム１は、それらに含まれるアドレスがＢＡＲ１１５で示される範囲内かどうかで、自分宛てかどうかを判定する。
ＢＡＲ１１５は、ＢＡＲ０～５の５つのレジスタで構成されている。ＢＡＲ０～５のそれぞれは、３２ビットの容量をもつ。一方、前述の、レジスタ用の論理アドレス空間上の領域の範囲を示す情報のサイズは、たとえば６４ビットである。そのため、ＢＡＲ０～５は、２つずつの組み合わせで使用される。通常、ホスト２は、ＢＡＲ０，１を組み合わせて使用する（ＢＡＲ０／１）。
また、ホスト２は、ＢＡＲ２，３を組み合わせて使用することも可能であり（ＢＡＲ２／３）、ＢＡＲ４，５を組み合わせて使用することも可能である（ＢＡＲ４／５）。つまり、ホスト２は、各メモリシステム１に対して、レジスタ用の論理アドレス空間上の領域を３つまで割り当てることが可能である。換言すれば、各メモリシステム１に対して割り当てられるレジスタ用の論理アドレス空間上の領域は、２つまたは３つの分離した領域であってもよい。しかし、ＢＡＲ０／１のみで各メモリシステム１の論理アドレス空間を指定できる場合には、ＢＡＲ２～５は、使用されない。
そこで、第３実施形態のメモリシステム１は、未使用のＢＡＲ２～５の中のたとえばＢＡＲ２，３を用いて、ホスト２から送信されたPCIe MRd TLPやPCIe MRd TLPが自分宛てであり、かつ、デバッグモードで処理すべきであると認識する。たとえば、複数のメモリシステム１がホスト２に接続されている場合、ホスト２は、メモリシステム１ごとに異なる、レジスタ用の論理アドレス空間外の架空の領域の範囲を示す情報を、PCIe CfgWr TLPを使って、各メモリシステム１のＢＡＲ（ＢＡＲ２／３）１１５に書き込む。
たとえば、PCIe MWr TLPに含まれる論理アドレスが、ＢＡＲ（ＢＡＲ０／１）１１５の範囲内の場合、ＰＣＩｅコントローラ１１０は、このPCIe MWr TLPが自メモリシステム１宛てであり、かつ、通常モードで処理すべきであると認識する。たとえば、ＮＶＭｅコマンドの発行を通知するために、ホスト２が自メモリシステム１宛てに送信したPCIe MWr TLPには、ＮＶＭｅコマンドがＳＱ５１に格納されたことを示す値を書き込むための所定のレジスタに対応し、ＢＡＲ（ＢＡＲ０／１）１１５の範囲内である論理アドレスが含まれている。このPCIe MWr TLPは、通常デコーダ１１１によって解読され、ＰＣＩｅコントローラ１１０は、ＮＶＭｅコマンドがＳＱ５１に格納されていることを示す値を当該所定のレジスタに書き込む。これにより、通常回路１４０のＮＶＭｅコントローラは、ＮＶＭｅコマンドがＳＱ５１に格納されたことを認識する。ＮＶＭｅコントローラは、ＰＣＩｅコントローラ１１０に対し、ＮＶＭｅコマンドをＳＱ５１から取得するためのPCIe MRd TLPのホスト２への送信を指示する。以下、取得されたＮＶＭｅコマンドが、ＮＶＭｅコントローラのデコーダによって解読され、ＮＶＭｅコマンドに応じた処理が通常回路１４０によって実行される。
一方、デバッグ時にホスト２から送信されてくる、たとえばＮＡＮＤメモリ３０からデータを読み出すことを要求するPCIe MRd TLPには、ＢＡＲ（ＢＡＲ２／３）１１５の範囲内の論理アドレスが含まれている。これにより、ＰＣＩｅコントローラ１１０は、このPCIe MRd TLPが自メモリシステム１宛てであり、かつ、デバッグモードで処理すべきであると認識する。なお、第２実施形態では、たとえば本来は論理アドレスが格納されるPCIe MRd TLPのＴＬＰヘッダのアドレスフィールドに、ＮＡＮＤメモリ３０などの物理アドレスを格納する例を示した。これに対して、第３実施形態では、PCIe MRd TLPのＴＬＰヘッダのアドレスフィールドに、ＢＡＲ（ＢＡＲ２／３）１１５で定義されるアドレス空間の先頭アドレスに、アクセス対象となる外部メモリ（ＤＲＡＭ２０、ＮＡＮＤメモリ３０）や内部メモリ（ＳＲＡＭ１３０、コントローラ１０内のレジスタ）の物理アドレスが加えられたアドレスが格納される。なお、このアドレスは、ＴＬＰヘッダのアドレスフィールドに代えて、たとえばTLP Prefix (Vendor Defined)に格納されてもよい。
ＰＣＩｅコントローラ１１０は、PCIe MRd TLPをデバッグモードで処理すべきであると認識すると、このPCIe MRd TLPを専用デコーダ１１４に供給する。また、ＰＣＩｅコントローラ１１０は、ＤＲＡＭ２０、ＮＡＮＤメモリ３０、ＳＲＡＭ１３０、レジスタの接続先が専用回路１５０となるように、切替回路１６０を制御する。切替回路１６０は、第２実施形態の切替回路［２］１６０と同一の構成であってもよい。
専用デコーダ１１４は、第２実施形態と同様、ＰＣＩｅパケットがPCIe MWr TLPまたはPCIe MRd TLPであった場合、ＤＲＡＭ２０、ＮＡＮＤメモリ３０、ＳＲＡＭ１３０などの物理アドレスをＰＣＩｅパケットから取得する。また、専用回路１５０は、専用デコーダ１１４から受け取った物理アドレスで示される位置からのデータの読み出しなどを実行する。
図８は、デバッグモードでメモリシステム１からデータを読み出す場合におけるホスト２およびメモリシステム１の動作の流れを示すシーケンス図である。
ホスト２は、まず、ＢＡＲ１１５を設定するためのPCIe CfgWr TLPをメモリシステム１に送信する（Ｓ３０１）。具体的には、ホスト２は、ＢＡＲ０／１を設定するためのPCIe CfgWr TLPと、ＢＡＲ２／３を設定するためのPCIe CfgWr TLPとをメモリシステム１に送信する。メモリシステム１は、ホスト２からのPCIe CfgWr TLPに応じて、ＢＡＲ１１５を設定する（Ｓ３０２）。このＢＡＲ１１５を設定するＳ３０１～Ｓ３０２が、メモリシステム１をデバッグモードで動作させる準備の流れである（ｅ１）。図９は、ＢＡＲ１１５の一設定例を示す図である。
図９に示すように、ＢＡＲ１１５のＢＡＲ０／１には、ホスト２がPCIe MRd/MWr TLPを使ってメモリシステム１内のレジスタにアクセスするために使用するアドレスの範囲を示す情報が格納される（ｆ１）。一方、ＢＡＲ１１５のＢＡＲ２／３には、ホスト２がメモリシステム１をデバッグモードで動作させるために使用するアドレスの範囲を示す情報が格納される（ｆ２）。
説明を図８に戻す。ホスト２は、デバッグ時、ＢＡＲ２／３を使用して、つまり、ＢＡＲ２／３に格納した情報で示される範囲内のアドレスを指定して、デバッグ用のデータを読み出すためのPCIe MRd TLPをメモリシステム１に送信する（Ｓ３１１）。メモリシステム１は、PCIe MRd TLPで指定されているアドレスから、デバッグモードで動作すべきことを認識し、切替回路１６０を制御する（Ｓ３１２）。具体的には、外部メモリ（ＤＲＡＭ２０、ＮＡＮＤメモリ３０）または内部メモリ（ＳＲＡＭ１３０、コントローラ１０内のレジスタ）の接続先が通常回路１４０となっている場合、それらの接続先を専用回路１５０へ切り替えるように切替回路１６０を制御する。
そして、メモリシステム１は、物理アドレスを含むホスト２から送信されたPCIe MRd TLPに応じて、外部メモリまたは内部メモリからのデータの読み出し処理を実行する（Ｓ３１３）。メモリシステム１は、読み出したデータを送信するためのPCIe CplD TLPをホスト２に送信する（Ｓ３１４）。Ｓ３１１～Ｓ３１４が、デバッグモードでホスト２がメモリシステム１からデータを読み出す流れである（ｅ２）。
このように、第３実施形態のメモリシステム１においては、ホスト２は、未使用のＢＡＲを使ってメモリシステム１をデバッグモードで動作させることで、ＰＣＩｅパケットを使ってメモリシステム１内のデータを読み出すことができる。デバッグモード時、メモリシステム１は、ＣＰＵやバスを含む通常回路１４０を経ずにデータの読み出しを実行するためのバイパス経路を構成する。従って、メモリシステム１において、ＣＰＵやバスがハングアップするような不良が発生した場合でも、データの読み出しが可能である。ＮＡＮＤメモリ３０に限らず、ＤＲＡＭ２０、ＳＲＡＭ１３０、コントローラ１０内のレジスタからも、ホスト２によるＰＣＩｅパケットを使ったデータの読み出しが可能なので、専用のデバッガをメモリシステム１に接続して稼働させる等の作業を不要にできる。
以上のように、各実施形態のメモリシステム１は、デバッグ時の情報取得を容易化することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…メモリシステム、２…ホスト、３…インタフェース、１０…コントローラ、２０…ＤＲＡＭ、３０…ＮＡＮＤメモリ、５０…主メモリ、５１…ＳＱ、１１０…ＰＣＩｅコントローラ、１１１…通常デコーダ、１１２…ＰＣＩｅレジスタ、１１３…切替回路、１１４…専用デコーダ、１１５…ＢＡＲ、１２０…ＮＶＭｅコントローラ、１２１…ＮＶＭｅレジスタ、１２３…通常デコーダ、１２４…専用デコーダ、１３０…ＳＲＡＭ、１４０…通常回路、１５０…専用回路、１６０…切替回路。

Claims (12)

  1. 第１メモリと、
    ホストと通信可能であり、前記第１メモリを制御するコントローラと、
    を具備し、
    前記コントローラは、
    前記第１メモリ上の位置を論理的に示す第１情報を含む第１コマンドを解読する第１デコーダと、
    前記第１メモリ上の物理的な位置を示す第２情報を含む第２コマンドを解読する第２デコーダと、
    前記第１デコーダによって前記第１コマンドから取得された前記第１情報を用いて、前記第１メモリに対するアクセスを実行する第１回路と、
    前記第２デコーダによって前記第２コマンドから取得された前記第２情報を用いて、前記第１メモリに対するアクセスを実行する第２回路と、
    格納されている値の変更が前記ホストにより可能な第１レジスタと、
    前記第１レジスタに格納されている値に応じて、前記第１回路と前記第２回路との間で前記第１メモリに対するアクセスを行う回路を切り替える切替回路と、を含む
    メモリシステム。
  2. 第２メモリをさらに具備し、
    前記コントローラは、
    前記第２デコーダによって前記第２コマンドから取得された、前記第２メモリ上の物理的な位置を示す第３情報を用いて、前記第２メモリに対するアクセスを実行する第３回路をさらに含む
    請求項１に記載のメモリシステム。
  3. 前記コントローラは、
    第３メモリと、
    前記第２デコーダによって前記第２コマンドから取得された、前記第３メモリ上の物理的な位置を示す第４情報を用いて、前記第３メモリに対するアクセスを実行する第４回路と、をさらに含む
    請求項１または２に記載のメモリシステム。
  4. 前記第１コマンドは、ＮＶＭ Express（ＮＶＭｅ）仕様に準拠したＮＶＭｅコマンドであり、
    前記第１レジスタは、ＰＣＩ Express（ＰＣＩｅ）仕様に準拠したＰＣＩｅパケットによってアクセス可能なＮＶＭｅレジスタである
    請求項１～３のいずれか１項に記載のメモリシステム。
  5. 第１メモリと、
    ホストと通信可能であり、前記第１メモリを制御するコントローラと、
    を具備し、
    前記コントローラは、
    前記コントローラ内のレジスタの位置を論理的に示す第１情報を含む第１パケットを解読する第１デコーダと、
    前記第１メモリ上の物理的な位置を示す第２情報を含む第２パケットを解読する第２デコーダと、
    前記第１デコーダによって前記第１パケットから取得された前記第１情報を用いて、前記コントローラ内のレジスタに対するアクセスを実行する第１回路と、
    前記第２デコーダによって前記第２パケットから取得された前記第２情報を用いて、前記第１メモリに対するアクセスを実行する第２回路と、
    格納されている値の変更が前記ホストにより可能な第１レジスタと、
    前記第１レジスタに格納されている値に応じて、前記第１回路による前記コントローラ内のレジスタへのアクセスと前記第２回路による前記第１メモリへのアクセスとを切り替える切替回路と、を含む
    メモリシステム。
  6. 第２メモリをさらに具備し、
    前記コントローラは、
    前記第２デコーダによって前記第２パケットから取得された、前記第２メモリ上の物理的な位置を示す第３情報を用いて、前記第２メモリに対するアクセスを実行する第３回路をさらに含む
    請求項５に記載のメモリシステム。
  7. 前記コントローラは、
    第３メモリと、
    前記第２デコーダによって前記第２パケットから取得された、前記第３メモリ上の物理的な位置を示す第４情報を用いて、前記第３メモリに対するアクセスを実行する第４回路と、をさらに含む
    請求項５または６に記載のメモリシステム。
  8. 前記第１パケットは、ＰＣＩ Express（ＰＣＩｅ）仕様に準拠した、前記第１レジスタを含む前記コントローラ内のレジスタが割り当てられる論理アドレス空間のアドレスを指定して送信されるＰＣＩｅパケットであり、
    前記第１レジスタは、前記第１パケットによってアクセス可能なＰＣＩｅレジスタである
    請求項５～７のいずれか１項に記載のメモリシステム。
  9. 第１メモリと、
    ホストと通信可能であり、前記第１メモリを制御するコントローラと、
    を具備し、
    前記コントローラは、
    前記ホストから受信した第１パケットに含まれるアドレス範囲が第１範囲である場合に前記第１パケットを解読する第１デコーダと、
    前記アドレス範囲が前記第１範囲とは異なる第２範囲である場合に前記第１パケットを解読する第２デコーダと、
    前記第１デコーダによって前記第１パケットから取得された第１情報を用いて、前記コントローラ内のレジスタに対するアクセスを実行する第１回路と、
    前記第２デコーダによって前記第１パケットから取得された第２情報を用いて、前記第１メモリに対するアクセスを実行する第２回路と、を含む
    メモリシステム。
  10. 第２メモリをさらに具備し、
    前記コントローラは、
    前記第２デコーダによって前記第１パケットから取得された、前記第２メモリ上の物理的な位置を示す第３情報を用いて、前記第２メモリに対するアクセスを実行する第３回路をさらに含む
    請求項９に記載のメモリシステム。
  11. 前記コントローラは、
    第３メモリと、
    前記第２デコーダによって前記第１パケットから取得された、前記第３メモリ上の物理的な位置を示す第４情報を用いて、前記第３メモリに対するアクセスを実行する第４回路と、をさらに含む
    請求項９または１０に記載のメモリシステム。
  12. 前記第１パケットは、ＰＣＩ Express（ＰＣＩｅ）仕様に準拠した、ＢＡＲ（Base Address Register）をアクセスするパケットである
    請求項９～１１のいずれか１項に記載のメモリシステム。
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