JP2023027970A - メモリシステム - Google Patents

Abstract

【課題】ホストへの効率的なデータ送信を行うことができるメモリシステムを提供する。【解決手段】実施形態によれば、メモリシステムは、不揮発性メモリと、コントローラと、を具備する。コントローラは、ホストと通信可能であり、不揮発性メモリを制御する。ホストは、ホストメモリと、ホストメモリへ第１サイズ単位でアクセスを行う制御回路と、を含む。コントローラは、不揮発性メモリから読み出されたリードデータのホストメモリへの格納位置としてホストから指定されたアドレスが、第１サイズ毎に定められるホストメモリの境界とアラインしていない場合、アドレスで示される位置から境界までのサイズを有し、ホストメモリのアドレスで示される位置から格納されるべきリードデータを含む第１パケットをホストへ送信した後、第１サイズを有し、境界の位置から格納されるべきリードデータを含む第２パケットをホストへ送信する。【選択図】図９

Description

本発明の実施形態は、メモリシステムに関する。

近年、不揮発性メモリを備えるメモリシステムが広く普及している。たとえばＮＡＮＤ型フラッシュメモリ（ＮＡＮＤメモリ）を備えるＳＳＤ（ｓｏｌｉｄ ｓｔａｔｅ ｄｒｉｖｅ）は、サーバやパーソナルコンピュータのような情報処理装置のストレージとして使用されている。

ＮＶＭ Ｅｘｐｒｅｓｓ（ＮＶＭｅ）^ＴＭ仕様に準拠するプロトコルで情報処理装置（ホスト）と通信を行うＳＳＤは、ＮＡＮＤメモリから読み出したデータを、ホストから指定されたホストメモリの位置に格納するためのデータ送信を行うことができる。

ＮＶＭｅ^ＴＭ仕様で規定されるコマンドやデータの送受信に使用されるＰＣＩ Ｅｘｐｒｅｓｓ（ＰＣＩｅ）^ＴＭ仕様に準拠するインターフェースでは、ＴＬＰ（ｔｒａｎｓａｃｔｉｏｎ－ｌａｙｅｒ ｐａｃｋｅｔ）単位でデータの送受信を行う。ＴＬＰには、ＭＰＳ（ｍａｘ ｐａｙｌｏａｄ ｓｉｚｅ）という最大長が規定される。ＭＰＳは、たとえばホストメモリへのホストによるアクセス単位と一致するように規定され得る。一方、ＴＬＰによって送信されるデータの、ホストメモリ内の位置に対しては、アドレスアラインに関する規定はない。

したがって、ＴＬＰによって送信されるデータは、ホストメモリへのホストによるアクセス単位毎に定められる境界と一致して格納されるとは限らない。一致していない場合に、ＴＬＰによって送信されるデータの多くが、ホストメモリへのホストによるアクセスの境界を跨ぐものとなる。この場合、たとえば、アクセスの境界を跨いで格納されたデータを得るためのオーバーヘッドが生じてしまう。

特許第６２７３６６４号公報 特許第６２７３０１０号公報 米国特許第１０８６０４４９号明細書

本発明の１つの実施形態は、ホストへの効率的なデータ送信を行うことができるメモリシステムを提供する。

実施形態によれば、メモリシステムは、不揮発性メモリと、コントローラと、を具備する。コントローラは、ホストと通信可能であり、不揮発性メモリを制御する。ホストは、ホストメモリと、ホストメモリへ第１サイズ単位でアクセスを行う制御回路と、を含む。コントローラは、不揮発性メモリから読み出されたリードデータのホストメモリへの格納位置としてホストから指定されたアドレスが、第１サイズ毎に定められるホストメモリの境界とアラインしていない場合、アドレスで示される位置から境界までのサイズを有し、ホストメモリのアドレスで示される位置から格納されるべきリードデータを含む第１パケットをホストへ送信した後、第１サイズを有し、境界の位置から格納されるべきリードデータを含む第２パケットをホストへ送信する。

実施形態のメモリシステムの一構成例を示す図 実施形態のメモリシステムにおけるホストインターフェース制御部の一構成例を示す図 実施形態のメモリシステムのリードデータの取り扱い単位を示す図 実施形態のメモリシステムから読み出したデータを格納するためにホストがホストメモリ上に確保する領域の一例を示す図 比較例のメモリシステムがリードデータをＴＬＰでホストへ送信する一例を示す図 実施形態のメモリシステムがリードデータをＴＬＰでホストへ送信する一例を示す図 実施形態のメモリシステムのプールバッファの一構成例を示す図 実施形態のメモリシステムのプールバッファの基本動作の第１例を示す図 実施形態のメモリシステムのプールバッファの基本動作の第２例を示す図 実施形態のメモリシステムのプールバッファの基本動作の第３例を示す図 実施形態のメモリシステムのプールバッファの基本動作の第４例を示す図 実施形態のメモリシステムのプールバッファの例外動作の第１例を示す第１図 実施形態のメモリシステムのプールバッファの例外動作の第１例を示す第２図 実施形態のメモリシステムのプールバッファの例外動作の第２例を示す図

以下、実施の形態について、図面を参照して説明する。
図１は、実施形態のメモリシステム１の一構成例を示す図である。図１には、メモリシステム１と、メモリシステム１と接続されるホスト２とを含む、情報処理システムの一構成例が併せて示されている。

メモリシステム１はストレージ装置である。ここでは、メモリシステム１がＳＳＤとして実現されている例を示す。ホスト２は情報処理装置である。ホスト２は、たとえばサーバやパーソナルコンピュータである。メモリシステム１とホスト２とは、たとえばＰＣＩｅ^ＴＭ仕様に準拠するインターフェースで接続されている。また、メモリシステム１とホスト２とは、たとえばＮＶＭｅ^ＴＭ仕様に準拠するプロトコルで通信を行う。ＰＣＩｅ^ＴＭでは、ＴＬＰ単位でデータの送受信を行う。つまり、メモリシステム１とホスト２との間のデータの送受信は、このＴＬＰ単位で行われる。

ホスト２は、ＣＰＵ（ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）２１と、ホストメモリ２２と、メモリコントローラ２３とを有する。ＣＰＵ２１は、各種プログラムを実行する処理装置である。各種プログラムは、たとえばオペレーティングシステム、ユーティリティソフトウェア、アプリケーションソフトウェア、ドライバである。たとえばオペレーティングシステムを実行しているＣＰＵ２１は、メモリシステム１に対して、データの書き込みを要求するライトコマンドや、データの読み出しを要求するリードコマンドを発行する。

ホストメモリ２２は、ホスト２の主記憶装置である。ホストメモリ２２は、たとえばＤＲＡＭ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）である。ホストメモリ２２内には、メモリシステム１から読み出されたデータを一時的に格納するデータバッファ２２Ａが設けられる。なお、ホストメモリ２２内には、メモリシステム１へ書き込むデータを一時的に格納するデータバッファがさらに設けられてもよい。

メモリコントローラ２３は、ホストメモリ２２へのアクセスを制御する制御装置である。メモリコントローラ２３は、たとえばハードウェア回路として構成される。メモリコントローラ２３と、ＣＰＵ２１とは、一体のハードウェアとして構成されてもよい。

メモリシステム１は、コントローラ１１と、不揮発性メモリ（ここでは、ＮＡＮＤメモリ）１２とを有する。コントローラ１１は、たとえばＳｏＣ（ｓｙｓｔｅｍ－ｏｎ－ａ－ｃｈｉｐ）として構成される。コントローラ１１の各部の機能は、専用ハードウェア、プログラム（ファームウェア）を実行するプロセッサ、または、これらの組み合わせにより実現され得る。

コントローラ１１は、ホスト２からのコマンドに応じて、ＮＡＮＤメモリ１２を制御する制御装置である。たとえば、コントローラ１１は、ホスト２からライトコマンドを受信した場合、ホスト２から指定されたデータ（ライトデータ）のＮＡＮＤメモリ１２への書き込みを制御する。また、コントローラ１１は、ホスト２からリードコマンドを受信した場合、ホスト２から指定されたデータ（リードデータ）のＮＡＮＤメモリ１２からの読み出しを制御する。

コントローラ１１は、ＰＨＹ（ｐｈｙｓｉｃａｌ ｌａｙｅｒ）３１と、ホストインターフェース制御部（ホストＩＦ制御部）３２と、ＮＡＮＤ制御部３３とを有する。

ＰＨＹ３１は、ＯＳＩ（Ｏｐｅｎ Ｓｙｓｔｅｍｓ Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）階層モデルにおける物理層の機能を実現するための処理装置である。ＰＨＹ３１は、コントローラ１１とホスト２との間を繋ぐコネクタからのシリアル信号の入力および当該コネクタへのシリアル信号の出力を制御する。

ホストインターフェース制御部３２は、ホスト２との間のデータの送受信を制御する。たとえば、ホストインターフェース制御部３２は、ライトデータが含まれている複数のＴＬＰをホスト２から受信して各ＴＬＰからライトデータを取り出す。また、ホストインターフェース制御部３２は、ＮＡＮＤメモリ１２から読み出されたリードデータを複数のＴＬＰに含めて各ＴＬＰをホスト２へ送信する。

ＮＡＮＤ制御部３３は、ＮＡＮＤメモリ１２へのデータの書き込みおよびＮＡＮＤメモリ１２からのデータの読み出しを制御する。

図１の符号ａ１～ａ４は、ホスト２がリードコマンドを発行してから、当該リードコマンドで指定されたデータ（リードデータ）がメモリシステム１からホスト２へ送信されるまでの流れを示している。

ホスト２は、メモリシステム１に対して、リードデータに関連付けられた論理アドレスおよびリードデータのサイズを指定したリードコマンドを発行する（ａ１）。論理アドレスは、たとえば論理ブロックアドレス（ＬＢＡ）である。リードデータのサイズは、たとえばセクターと称される単位で表される。セクターのサイズは、たとえば５２０バイトである。リードコマンドは、リードデータを格納すべきホストメモリ２２（データバッファ２２Ａ）上の位置を示すアドレスも指定する。

ホスト２は、リードデータを格納すべきホストメモリ２２内の位置として、複数のアドレスを指定することができる。たとえば、リードデータのサイズよりも大きいサイズの連続した空き領域がデータバッファ２２Ａ内に存在しない場合においても、ホスト２は、リードデータのサイズよりも小さいサイズの複数の空き領域を組み合わせて、リードデータのサイズ分の空き領域をデータバッファ２２Ａ内に確保し、リードコマンドを発行することができる。以下、ホストメモリ２２上の位置を示すアドレスをホストメモリアドレスと称することがある。

ホストメモリアドレスを指定するためのアドレスリストの形式として、ＰＲＰ（ｐｈｙｓｉｃａｌ ｒｅｇｉｏｎ ｐａｇｅ ｅｎｔｒｙ／ｌｉｓｔ）やＳＧＬ（ｓｃａｔｔｅｒ ｇａｔｈｅｒ ｌｉｓｔ）が知られている。ＰＲＰ／ＳＧＬは、たとえば、一定サイズの領域の先頭位置を各々が示す複数のホストメモリアドレスを格納する。ＰＲＰ／ＳＧＬに格納されるホストメモリアドレスの数は、リードデータのサイズに応じて変動する。データバッファ２２Ａ内の非連続の複数の空き領域を組み合わせてリードデータの格納先とする場合、複数のＰＲＰ／ＳＧＬが使用され得る。

メモリシステム１のコントローラ１１は、リードコマンドを受信した場合、当該リードコマンドで指定されている論理アドレスに対応するＮＡＮＤメモリ１２内の位置を示す物理アドレス、およびリードデータのサイズに基づき、リードデータを出力させるためのＮＡＮＤメモリ１２の制御を行う（ａ２）。コントローラ１１の制御の下、ＮＡＮＤメモリ１２が出力動作を行うことで、ＮＡＮＤメモリ１２からリードデータが読み出される（ａ３）。

コントローラ１１は、ＮＡＮＤメモリ１２から読み出されたリードデータを、前述したように、複数のＴＬＰに含めてホスト２へ送信する（ａ４）。メモリシステム１からホスト２へ送信される各ＴＬＰには、ホストメモリアドレスも含まれている。ＴＬＰでメモリシステム１からホスト２に送信されたリードデータは、ホストメモリアドレスで示されるホストメモリ２２（データバッファ２２Ａ）内の位置に格納される。

たとえばオペレーティングシステムを実行しているＣＰＵ２１は、ホストメモリ２２に格納されるデータを、たとえばセクター単位で管理する。上述したように、セクターのサイズは、たとえば５２０バイトである。換言すれば、ホストメモリ２２は、各々が５２０バイトの容量を有する複数の第１区画を含む。すなわち、ホストメモリ２２上には、５２０バイト毎に第１境界が定められる。

一方、メモリコントローラ２３は、ホストメモリ２２に格納されるデータに対して、たとえば５１２バイト単位でアクセスを行う。メモリコントローラ２３は、ホストメモリ２２に格納されるデータに対して、たとえば５１２バイト毎に、ＥＣＣ（ｅｒｒｏｒ ｃｏｒｒｅｃｔｉｏｎ ｃｏｄｅ）パリティを生成する。これに伴い、ホストメモリ２２は、第１区画に加えて、各々が５１２バイトの容量を有する複数の第２区画（メモリブロックとも称される）を含む。すなわち、ホストメモリ２２上には、５１２バイト毎に第２境界が定められる。以下、第２境界をホストアクセス境界と称する。

ホスト２とメモリシステム１との間でデータを送受信するためのＴＬＰには、ＭＰＳという最大長がＰＣＩｅ^ＴＭ仕様で規定されている。ＭＰＳは、２のべき乗バイトのサイズとすることが定められている。ＭＰＳは、たとえば、ホストメモリ２２のメモリブロックのサイズと一致するように規定され得る。ＭＰＳは、たとえば５１２（２の９乗）バイトである。一方で、ＴＬＰによって送信されるデータは、ホストアクセス境界と一致してホストメモリ２２に格納されるとは限らない

たとえばＴＬＰによって送信されるデータが、２つのメモリブロック（第１のメモリブロックと第２のメモリブロックとする）の境界を跨いでホストメモリ２２に格納される場合を想定する。この場合、メモリコントローラ２３は、ＴＬＰによって新たに送信されたデータをホストメモリ２２に格納するのに、第１のメモリブロックに対する書き込みと、第２のメモリブロックに対する書き込みとの、２回の書き込みを行わなければならない。また、メモリコントローラ２３は、第１のメモリブロックにすでに格納されているデータを読み出し、ＴＬＰによって新たに送信されたデータと合わせて、第１のメモリブロックに対するＥＣＣパリティを生成し直さなければならない。したがって、ＴＬＰによって新たに送信されたデータをメモリコントローラ２３がホストメモリ２２に書き込むときに、オーバーヘッドが生じてしまう。

実施形態のメモリシステム１は、ホスト２から指定されたホストメモリアドレスがホストアクセス境界と異なる場合において、ＴＬＰによるホスト２への効率的なリードデータの送信を行うものである。より詳しくは、メモリシステム１は、ＴＬＰでホスト２へ送信するリードデータについて、ホストアクセス境界へのアドレスアラインを保証する仕組みを備えたものである。以下、この点について詳述する。

図２は、実施形態のメモリシステム１におけるホストインターフェース制御部３２の一構成例を示す図である。

図２に示すように、ホストインターフェース制御部３２は、データバッファ４１、リードコントローラ４２、アドレス管理テーブル４３、プロトコル変換部４４およびプールバッファ４５を有する。

アドレス管理テーブル４３は、ホスト２から発行されたリードコマンドで指定されるホストメモリアドレスを管理するテーブルである。アドレス管理テーブル４３は複数のエントリを有する。各エントリには、１つのリードコマンドで指定されるホストメモリアドレスのリスト（ＰＲＰ／ＳＧＬ）が保持される。各エントリには、複数のＰＲＰ／ＳＧＬが保持されてもよい。アドレス管理テーブル４３のエントリの最大数は、メモリシステム１がキューイング可能なリードコマンド数である。

データバッファ４１は、ＮＡＮＤ制御部３３から送られてくるリードデータ（ｂ１）を一時的に格納するバッファである。データバッファ４１は、たとえば、コントローラ１１内のＳＲＡＭ（図示せず）に設けられる。データバッファ４１は、リードデータを格納すると、その旨をリードコントローラ４２に通知する（ｂ２）。また、データバッファ４１は、リードデータをプロトコル変換部４４に送信する（ｂ３）。

リードコントローラ４２は、リードデータのホスト２への送信を制御する制御装置である。リードコントローラ４２は、データバッファ４１からの通知を契機として、データバッファ４１に格納されたリードデータをホスト２へ送信するための処理を開始する。リードコントローラ４２は、アドレス管理テーブル４３から、リードデータの格納先としてホスト２から指定されているホストメモリアドレスを取得する（ｂ４）。リードコントローラ４２は、ホスト２へのリードデータの送信を要求するリクエストをプロトコル変換部４４に送信する（ｂ５）。このリクエストは、アドレス管理テーブル４３から取得したホストメモリアドレスを当該リードデータの格納先として指定する。

より詳しくは、リードコントローラ４２は、複数のリクエスト（ｂ５）を順次プロトコル変換部４４に送信する。複数のリクエストの各々は、ホストメモリアドレスとデータサイズとを指定し、データバッファ４１から送られてくるリードデータ（ｂ３）を当該データサイズ分ホスト２へ送信することを要求する。ここで指定されるデータサイズは、ＭＰＳ以下である。これにより、ＭＰＳ以下の長さのＴＬＰでリードデータをホスト２へ送信することが可能となる。

プロトコル変換部４４は、リードコントローラ４２から送られてくるリクエストを、ＰＨＹ３１が受信可能なプロトコルへ変換する処理装置である。符号ｂ７Ａは、リードコントローラ４２から送られてくるリクエスト（ｂ５）に対応するコマンドを示している。符号ｂ７Ｂは、データバッファ４１から送られてくるリードデータ（ｂ３）に対応し、かつ、符号ｂ７Ａで示されるコマンドの処理対象となっているリードデータを示している。

プロトコル変換部４４から出力されるコマンド（ｂ７Ａ）とデータ（ｂ７Ｂ）とは、リードコントローラ４２から送られてくるリクエスト（ｂ５）で指定されているホストメモリアドレスとデータサイズとに基づいて生成されている。つまり、コマンド（ｂ７Ａ）には、リクエスト（ｂ５）で指定されているホストメモリアドレスが指定されており、データ（ｂ７Ｂ）は、リクエスト（ｂ５）で指定されているデータサイズを有する。

リードコントローラ４２は、アドレス管理テーブル４３から取得したホストメモリアドレスに基づき、プロトコル変換部４４へ送信するリクエスト（ｂ５）で指定するホストメモリアドレスとデータサイズとを決定する。アドレス管理テーブル４３から取得されるホストメモリアドレスは、ホスト２がＰＲＰ／ＳＧＬに格納したホストメモリアドレスである。ホスト２（より詳しくはＣＰＵ２１）は、たとえばホストメモリ２２（データバッファ２２Ａ）の空き状況に応じて、ホストメモリアドレスを決定する。一方で、ホスト２がＰＲＰ／ＳＧＬに格納した最初のホストメモリアドレス、つまり、リードデータの格納先となるホストメモリ２２内の空き領域の先頭位置を示すホストメモリアドレスは、ホストアクセス境界（すなわちメモリコントローラ２３によるアクセスの単位）と一致しているとは限らない。

プールバッファ４５は、たとえば、プロトコル変換部４４から送られてくるコマンド（ｂ７Ａ）で指定されているホストメモリアドレスが、ホストアクセス境界と異なっている場合において、ホストアクセス境界とのアドレスアラインを保証するように、当該コマンド（ｂ７Ａ）およびリードデータ（ｂ７Ｂ）を再構成する。プールバッファ４５は、これらコマンド（ｂ７Ａ）およびリードデータ（ｂ７Ｂ）の再構成を制御する制御回路４５Ａを有する。符号ｂ７Ａ´は、制御回路４５Ａによって再構成されたコマンドを示している。符号ｂ７Ｂ´は、制御回路４５Ａによって再構成されたリードデータを示している。

図３は、メモリシステム１からのデータの読み出しに関わる取り扱い単位を示す図である。符号ａ１と符号ａ４とは、図１の符号ａ１と符号ａ４とに相当する。

たとえばオペレーティングシステムを実行しているＣＰＵ２１は、メモリシステム１に対して、セクターサイズの整数倍のサイズでデータを読み出すためのコマンドを発行する（ａ１）。上述したように、セクターサイズはたとえば５２０バイトである。一方、メモリシステム１は、ホスト２からのコマンドに応じてＮＡＮＤメモリ１２から読み出したデータを、ＭＰＳが規定されているＴＬＰ単位でホスト２へ送信する（ａ４）。上述したように、ＭＰＳは、たとえば、ホストメモリ２２のメモリブロックのサイズと一致するように規定される。メモリブロックのサイズは、たとえば５１２バイトである。

メモリシステム１からホスト２へＴＬＰで送信されるデータは、当該ＴＬＰに含まれるホストメモリアドレスで示されるホストメモリ２２（データバッファ２２Ａ）の位置に格納される。メモリコントローラ２３は、メモリシステム１からのデータが格納されたデータバッファ２２Ａに対して、メモリブロック単位でアクセスする（ｃ１）。

続いて、図４を参照して、ホスト２が１６セクター分のデータをメモリシステム１から読み出す一例を説明する。符号ｃ１１は、ホストメモリ２２の第１区画（セクター）を示す。符号１２は、ホストメモリ２２の第２区画（メモリブロック）を示す。

図４に示す例では、リードコマンドの発行時、ホストメモリ２２（データバッファ２２Ａ）内に、１６セクター分の連続した空き領域が存在しなかったため、ＣＰＵ２１は、８セクター分の空き領域を２つ（ｄ１、ｄ２）を組み合わせて、リードデータの格納先として指定したものと想定する。領域ｄ１は、ホストメモリアドレス「０ｘ１０４０」からホストメモリアドレス「０ｘ２０８０」までの８セクター（５２０×８＝４１６０バイト）分のサイズを有する。「０ｘＮＮＮＮ」は１６進数を示す。また、以降、特に断りがない限り、１６進数で表されるアドレスは、バイトアドレスとする。すなわち、アドレス０ｘ０で示される位置とアドレス０ｘ１で示される位置との間には、１バイトのデータが格納される。領域ｄ２は、ホストメモリアドレス「０ｘ３０Ｃ０」からホストメモリアドレス「０ｘ４１００」までの８セクター（５２０×８＝４１６０バイト）分のサイズを有する。リードデータの前半８セクター分の格納先が領域ｄ１であり、後半８セクター分の格納先が領域ｄ２である。この場合、領域ｄ１用と領域ｄ２用との２つのＰＲＰ／ＳＧＬが作成される。各ＰＲＰ／ＳＧＬには、各領域の先頭を示すホストメモリアドレスを含む複数のホストメモリアドレスが格納される。

領域ｄ１の先頭位置を示すホストメモリアドレス「０ｘ１０４０」は、５１２バイト（０ｘ０２００）毎の第２境界（ホストアクセス境界）とアラインしていない。よって、ホストメモリアドレス「０ｘ１０４０」から配置される複数の第１区画（セクター）は、ホストアクセス境界を跨ぐ。図４では、ホストメモリアドレス「０ｘ１０４０」から配置される３つの第１区画（セクター）が、ホストアクセス境界（０ｘ１２００、０ｘ１４００、０ｘ１６００）を跨ぐ例が示されている。同様に、領域ｄ２の先頭位置を示すホストメモリアドレス「０ｘ３０Ｃ０」も、５１２バイト（０ｘ０２００）毎の第２境界（ホストアクセス境界）とアラインしていない。よって、ホストメモリアドレス「０ｘ３０Ｃ０」から配置される複数の第１区画（セクター）は、ホストアクセス境界を跨ぐ。図４では、ホストメモリアドレス「０ｘ３０Ｃ０」から配置される３つの第１区画（セクター）が、ホストアクセス境界（０ｘ３２００、０ｘ３４００、０ｘ３６００）を跨ぐ例が示されている。

ここで、ホスト２へのリードデータの送信に関する比較例を説明する。比較例にかかるメモリシステムのホストインターフェース制御部は、プールバッファを有しない。

図５は、比較例のメモリシステムがリードデータをＴＬＰでホスト２へ送信する一例を示す図である。なお、図５には、領域ｄ１を格納先とするＴＬＰの一送信例が示されている。（Ａ）は、ホストメモリ２２上のホストメモリアドレス「０ｘ１０００」から配置されるメモリブロック群を示している。メモリブロック群の中の１番目のメモリブロック[０]はホストメモリアドレス「０ｘ１０００」から配置される。メモリブロック群の中の２番目のメモリブロック[１]はホストメモリアドレス「０ｘ１２００」から配置される。メモリブロック群の中の３番目のメモリブロック[２]はホストメモリアドレス「０ｘ１４００」から配置される。メモリブロック群の中の４番目のメモリブロック[３]はホストメモリアドレス「０ｘ１６００」から配置される。データ保護のために、符号ｆ１で示されるメモリブロックの単位で、ＥＣＣパリティが生成される場合がある。

ここでは、ＭＰＳが、第２区画（メモリブロック）のサイズである５１２バイトに規定されていることを想定している。比較例のホストインターフェース制御部は、領域ｄ１に格納する４１６０バイトのリードデータを、未送信のデータの残量がＭＰＳ（５１２バイト）以上である場合は常に、ＭＰＳずつＴＬＰに含めてホスト２へ送信する。したがって、比較例のホストインターフェース制御部は、まず、領域ｄ１の先頭のホストメモリアドレス「０ｘ１０４０」を含む、５１２バイト分のリードデータを含んだＴＬＰ＃０を送信する（Ｂ１）。

（Ｂ１）に示すように、１つ目のＴＬＰ＃０には、メモリブロック[０]の「０ｘ１０４０」の位置から４４８バイト分と、メモリブロック［１］の先頭である「０ｘ１２００」の位置から６４バイト分との合計５１２バイトのリードデータが含まれている。メモリブロックの単位でＥＣＣパリティが生成される場合、ホスト２のメモリコントローラ２３は、メモリブロック[０]の先頭である「０ｘ１０００」の位置から６４バイト分の既に格納されているデータを取得し、当該取得した６４バイト分のデータと、ＴＬＰ＃０で受け取った４４８バイト分のリードデータとを組み合わせて、メモリブロック[０]に格納される５１２バイトのデータを対象として、ＥＣＣパリティを生成する。

比較例のホストインターフェース制御部は、続いて、格納先のホストメモリアドレス「０ｘ１２４０」を含む、５１３バイト目から５１２バイト分のリードデータを含んだＴＬＰ＃１を送信する（Ｂ２）。（Ｂ２）に示すように、ＴＬＰ＃１には、メモリブロック[１]の「０ｘ１２４０」の位置から４４８バイト分と、メモリブロック［２］の先頭である「０ｘ１４００」の位置から６４バイト分との合計５１２バイトのデータが含まれている。メモリブロック[０]の場合と同様、ホスト２のメモリコントローラ２３は、メモリブロック[１]の先頭である「０ｘ１２００」の位置から６４バイト分の既に格納されているデータを取得し、当該取得した６４バイト分のデータと、ＴＬＰ＃１で受け取った４４８バイト分のデータとを組み合わせて、メモリブロック[１]に格納される５１２バイトのデータを対象として、ＥＣＣパリティを生成する。

比較例のホストインターフェース制御部は、さらに続いて、格納先のホストメモリアドレス「０ｘ１４４０」を含む、１０２５バイト目から５１２バイト分のリードデータを含んだＴＬＰ＃２を送信する（Ｂ３）。（Ｂ３）に示すように、ＴＬＰ＃２には、メモリブロック［２]の「０ｘ１４４０」の位置から４４８バイト分と、メモリブロック［３］の先頭である「０ｘ１６００」の位置から６４バイト分との合計５１２バイトのデータが含まれている。メモリブロック[０]およびメモリブロック[１]の場合と同様、ホスト２のメモリコントローラ２３は、メモリブロック[２]の先頭である「０ｘ１４００」の位置から６４バイト分の既に格納されているデータを取得し、当該取得した６４バイト分のデータと、ＴＬＰ＃２で受け取った４４８バイト分のデータとを組み合わせて、メモリブロック[２]に格納される５１２バイトのデータを対象として、ＥＣＣパリティを生成する。

比較例のホストインターフェース制御部は、同様に、ＴＬＰ＃３～ＴＬＰ＃８をホスト２へ送信する。ＴＬＰ＃８に含まれるリードデータのサイズは、６４（５２０×８－５１２×８）バイトである。

図５（Ｃ）は、比較例のホストインターフェース制御部によって、領域ｄ１（図４参照）に８セクター分のリードデータを格納するためにホスト２へ送信されるＴＬＰの一覧を示している。ホストメモリ２２の第２境界（ホストアクセス境界）は、５１２（０ｘ０２００）バイト毎に設けられているので、ＴＬＰ＃０～ＴＬＰ＃７でそれぞれ送られる５１２バイトのリードデータおよびＴＬＰ＃８で送られる６４バイトのリードデータは、第２境界を跨ぐ。

このように、比較例のホストインターフェース制御部では、ホスト２がＰＲＰ／ＳＧＬで指定するホストメモリアドレスがホストメモリ２２の第２境界（ホストアクセス境界）とアラインしていない場合、多くのＴＬＰで送られるデータが第２境界を跨ぐ。多くのＴＬＰで送られるデータが第２境界を跨ぐ場合、たとえばＥＣＣパリティの生成時にオーバーヘッドを多く生じさせてしまう可能性がある。

次に、図６を参照して、実施形態のホストインターフェース制御部３２がリードデータをＴＬＰでホスト２へ送信する一例を説明する。なお、図６も、領域ｄ１（図４参照）を格納先とするＴＬＰの一送信例を示している。また、前述の比較例と同様、（Ａ）は、ホストメモリ２２上のホストメモリアドレス「０ｘ１０００」から配置されるメモリブロック群を示している。

実施形態のホストインターフェース制御部３２は、まず、領域ｄ１の先頭のホストメモリアドレス「０ｘ１０４０」を含み、かつ、ホストメモリアドレス「０ｘ１０４０」から第２境界までのサイズに対応する、４４８バイト分のリードデータを含んだＴＬＰ＃０を送信する（Ｂ１）。ホストインターフェース制御部３２は、たとえば当該ＴＬＰ＃０に含ませるリードデータのサイズを、５１２バイトではなく４４８バイトとする。詳細ついては後述する。

（Ｂ１）に示すように、１つ目のＴＬＰ＃０には、メモリブロック[０]の「０ｘ１０４０」の位置から４４８バイト分のリードデータが含まれている。メモリブロック[０]については、ホスト２のメモリコントローラ２３は、比較例と同様、メモリブロック[０]の先頭である「０ｘ１０００」の位置から６４バイト分の既に格納されているデータを取得し、当該取得した６４バイト分のデータと、ＴＬＰ＃０で受け取った４４８バイト分のリードデータとを組み合わせて、メモリブロック[０]に格納される５１２バイトのデータを対象として、ＥＣＣパリティを生成する。

ホストインターフェース制御部３２は、続いて、格納先のホストメモリアドレス「０ｘ１２００」を含む、４４９バイト目から５１２バイト分のリードデータを含んだＴＬＰ＃１を送信する（Ｂ２）。（Ｂ２）に示すように、ＴＬＰ＃１には、メモリブロック[１]の先頭である「０ｘ１２００」の位置から５１２バイトのデータが含まれている。メモリブロック[１]については、ホスト２のメモリコントローラ２３は、ＴＬＰ＃１で受け取ったデータのみで、ＥＣＣパリティを生成することができる。

ホストインターフェース制御部３２は、さらに続いて、格納先のホストメモリアドレス「０ｘ１４００」を含む、９６１バイト目から５１２バイト分のリードデータを含んだＴＬＰ＃２を送信する（Ｂ３）。（Ｂ３）に示すように、ＴＬＰ＃２には、メモリブロック[２]の先頭である「０ｘ１４００」の位置から５１２バイトのデータが含まれている。メモリブロック[２]についても、ホスト２のメモリコントローラ２３は、ＴＬＰ＃２で受け取ったデータのみで、ＥＣＣパリティを生成することができる。

実施形態のホストインターフェース制御部３２は、同様に、ＴＬＰ＃３～ＴＬＰ＃８をホスト２へ送信する。ＴＬＰ＃８に含まれるリードデータのサイズは、１２８（５２０×８－４４８－５１２×７）バイトである。

図６（Ｃ）は、実施形態のホストインターフェース制御部３２によって、領域ｄ１（図４参照）に８セクター分のリードデータを格納するためにホスト２へ送信されるＴＬＰの一覧を示している。ＴＬＰ＃０で送られる４４８バイトのリードデータは、ホスト２から指定されたホストメモリアドレス「０ｘ１０４０」から格納されるため、先頭はホストメモリ２２の第２境界（ホストアクセス境界）とアラインしていないが（符号ｆ２）、末尾は第２境界とアラインする。ＴＬＰ＃１～ＴＬＰ＃７でそれぞれ送られる５１２バイトのリードデータは、先頭および末尾の両方が第２境界とアラインする。ＴＬＰ＃８で送られる１２８バイトのリードデータは、先頭が第２境界とアラインする。

このように、実施形態のホストインターフェース制御部３２では、ホスト２がＰＲＰ／ＳＧＬで指定するホストメモリアドレスがホストメモリ２２の第２境界（ホストアクセス境界）とアラインしていない場合であっても、ＴＬＰでホスト２へ送信するリードデータについて、ホストアクセス境界とのアドレスアラインを保証する。

図７は、プールバッファ４５の一構成例を示す図である。
プールバッファ４５は、図２に示した制御回路４５Ａのほか、バッファ部５２を有する。制御回路４５Ａは、プール入力制御部５１と、プール出力制御部５３とを含む。

プール入力制御部５１は、プロトコル変換部４４から送られてくるコマンド（ｂ７Ａ）およびデータ（ｂ７Ｂ）の入力を制御する制御装置である。コマンド（ｂ７Ａ）には、ホストメモリアドレスのほか、データ長や、リードデータ（ｂ７Ｂ）を要求するリードコマンドを識別可能な識別情報が含まれている。プール入力制御部５１は、コマンド（ｂ７Ａ）で示されている、リードコマンドの識別情報、ホストメモリアドレスおよびデータ長に基づき、リードデータ（ｂ７Ｂ）をバッファ部５２に格納する。

バッファ部５２は、複数のエントリ（プールバッファエントリ）を有するバッファである。バッファ部５２は、たとえば、コントローラ１１内のＳＲＡＭ（図示せず）に設けられる。プールバッファエントリの数は、メモリシステム１が一時にキューイング可能なリードコマンドの数以上である。各プールバッファエントリのサイズは、ＭＰＳと等しい。バッファ部５２を構成するＳＲＡＭは、メモリシステム１がサポート可能な最大のＭＰＳに対応するプールバッファのエントリを格納可能な容量を有する。各リードコマンドは、いずれか１つのエントリに関連付けられる。リードコマンドに応じてＮＡＮＤメモリ１２から読み出され、ＴＬＰによってホスト２へ送信されるリードデータは、プールバッファエントリを経由することで、ホストアクセス境界とのアドレスアラインが保証されたサイズに揃えられる。

バッファ部５２にリードデータ（ｂ７Ｂ）を格納するブール入力制御部５１は、コマンド（ｂ７Ａ）で示されるリードコマンドの識別情報に基づき、まず、バッファ部５２のプールバッファエントリを特定する。次に、ブール入力制御部５１は、コマンド（ｂ７Ａ）で示されるホストメモリアドレスに基づき、特定したプールバッファエントリでのリードデータ（ｂ７Ｂ）の格納位置を決定する。ブール入力制御部５１は、たとえば、ＴＬＰによって送信されるリードデータが格納されるべきホストメモリアドレスの、下位９ビットで示されるアドレスを、プールバッファエントリにおけるリードデータの格納位置として決定する。すなわち、プール入力制御部５１は、プールバッファエントリの先頭から、ホストメモリアドレスの下位９ビットで示されるアドレス分、オフセットした位置に、リードデータを格納する。たとえば、ホストメモリアドレスが「０ｘ１０４０」である場合、ブール入力制御部５１は、プールバッファエントリの、先頭から「０ｘ００４０」バイト分オフセットした位置からデータ（ｂ７Ｂ）を格納する。

図７において、データ［Ｎ－Ｍ］は、識別情報がＮであるリードコマンドについての、Ｍ番目のコマンド（ｂ７Ａ）によって要求されるリードデータ（ｂ７Ｂ）であることを示す。あるリードコマンドＮについて複数のコマンド（ｂ７Ａ）がプロトコル変換部４４から送信され得るが、この場合、Ｍの値が０から１ずつインクリメントされていく。また、ｌａｓｔは、あるリードコマンドＮについてプロトコル変換部４４から送られてくる最後のコマンド（ｂ７Ａ）であることを示している。つまり、コマンド（ｂ７Ａ）には、さらに、最後のコマンドであるか否かを示す情報も含まれている。以下、ｌａｓｔ＝０は最後のコマンド（ｂ７Ａ）ではないことを示し、ｌａｓｔ＝１が最後のコマンド（ｂ７Ａ）であることを示す場合がある。

図７に示す例では、プールバッファエントリ０に、リードコマンド０についての、１番目のコマンド（ｂ７Ａ）によって要求されるリードデータ（ｂ７Ｂ）であるデータ［０－１］と、２番目のコマンド（ｂ７Ａ）によって要求されるリードデータ（ｂ７Ｂ）であるデータ［０－２］が格納されている。データ［０－１］と、［０－２］のいずれも、ｌａｓｔ＝０である。また、プールバッファエントリ１に、リードコマンド１についての、１番目のコマンド（ｂ７Ａ）によって要求されるリードデータ（ｂ７Ｂ）であるデータ［１－１］が格納されている。データ［１－１］は、ｌａｓｔ＝０である。さらにまた、プールバッファエントリ２に、リードコマンド２についての、１番目のコマンド（ｂ７Ａ）によって要求されるリードデータ（ｂ７Ｂ）であるデータ［２－１］が格納されている。データ［２－１］は、ｌａｓｔ＝１である。

プール出力制御部５３は、バッファ部５２の各プールバッファエントリに格納されたデータ（ｂ７Ｂ）を、一定の条件の下、ホスト２への送信対象としてＰＨＹ３１に送信する。その際、プール出力制御部５３は、コマンド（ｂ７Ａ）とデータ（ｂ７Ｂ）とを再構成し、コマンド（ｂ７Ａ´）とデータ（ｂ７Ｂ´）とを生成する。

次に、プールバッファ４５の基本動作について説明する。
図８は、プールバッファ４５の基本動作の第１例を示す図である。

第１例は、ホスト２から指定されたホストメモリアドレスがホストアクセス境界とアラインしている場合である。

プールバッファ４５には、まず、コマンドおよびデータ［０－１］が入力される。このコマンドが指定する、このデータ［０－１］が格納されるべきホストメモリのアドレスは、ホストアクセス境界とアラインしている。プールバッファ４５に入力されるコマンドには、リードコマンドの識別情報（ここでは０）が含まれている。制御回路４５Ａは、あるリードコマンドに対応するリードデータが最初に入力されたとき、いずれかのプールバッファエントリを当該リードコマンドに割り当てる（Ａ）。具体的には、コマンドに含まれるリードコマンドの識別情報が割り当てられているプールバッファエントリが存在しない場合、制御回路４５Ａは、いずれのリードコマンドにも割り当てられていないプールバッファエントリを割り当てる。制御回路４５Ａは、コマンドで指定されているホストメモリアドレスに基づき、当該割り当てたプールバッファエントリ内にリードデータを格納する（Ｂ）。なお、上述のように、プールバッファ４５に入力されるコマンドには、そのリードコマンドに対する最後のコマンドであるか否かを示す情報も含まれている。最後のコマンドのリードデータに関する処理が完了したとき、制御回路４５Ａは、該当のプールバッファエントリを解放する。

上述のように、制御回路４５Ａは、ホストメモリアドレスの下位９ビットで示されるアドレスを、プールバッファエントリにおけるリードデータの格納位置として決定する。ここでは、データ［０－１］が格納されるべきホストメモリアドレスが、たとえば０ｘ１０００であるものとする。この場合、データ［０－１］は、プールバッファエントリの先頭から格納される。

プールバッファ４５に入力されるコマンドには、リードデータのサイズも含まれている。したがって、制御回路４５Ａは、このリードデータに連続するリードデータが存在する場合、後続のリードデータの格納位置を示すホストメモリアドレスも算出することができる。

２つ目のコマンドおよびデータ［０－２］が入力されると、制御回路４５Ａは、コマンドに含まれるリードコマンドの識別情報（ここでは０）に基づき、このデータ［０－２］を格納するプールバッファエントリを特定する。プールバッファエントリを特定すると、プールバッファ４５は、データ［０－１］の格納時に算出された後続のリードデータの格納位置を示すホストメモリアドレスと、データ［０－２］が格納されるべきホストメモリアドレスとを比較する。両者が一致する場合、制御回路４５Ａは、データ［０－２］は、データ［０－１］に連続するリードデータであると判定する。データ［０－２］がデータ［０－１］に連続するリードデータである場合、制御回路４５Ａは、データ［０－１］に繋げるようにデータ［０－２］をプールバッファエントリに格納する（Ｃ）。制御回路４５Ａは、データ［０－１］を格納したときと同様、後続のリードデータの格納位置を示すホストメモリアドレスを算出する。

３つ目のコマンドおよびデータ［０－３］が入力された場合も、制御回路４５Ａは、コマンドに含まれるリードコマンドの識別情報（ここでは０）に基づき、リードデータを格納するプールバッファエントリを特定する。また、制御回路４５Ａは、データ［０－２］の格納時に算出された後続のリードデータの格納位置を示すホストメモリアドレスと、データ［０－３］が格納されるべきホストメモリアドレスとを比較する。両者が一致する場合、制御回路４５Ａは、データ［０－３］は、データ［０－２］に連続するリードデータであると判定する。データ［０－３］がデータ［０－２］に連続するデータである場合、制御回路４５Ａは、データ［０－３］が格納されるべきホストメモリアドレスに基づき、データ［０－２］に繋げるように、データ［０－３］をプールバッファエントリに格納する（Ｄ）。

前述したように、プールバッファ４５に入力されるコマンドには、リードデータのサイズも含まれている。したがって、制御回路４５Ａは、ホストメモリアドレスに基づいてリードデータをプールバッファエントリに格納しようとする場合、そのリードデータがプールバッファエントリに収まるか否かを判定することができる。ここでは、データ［０－３］がプールバッファエントリに収まらないものとする。データ［０－３］がプールバッファエントリに収まらない場合、制御回路４５Ａは、まず、プールバッファエントリに収まるサイズ分のデータ［０－３］の一部をプールバッファエントリに格納する。この時点で、プールバッファエントリには、データ［０－１］の先頭からデータ［０－３］の途中までの、ＭＰＳ分のリードデータが格納されたことになる。制御回路４５Ａは、このＭＰＳ分のリードデータを一括して送信するためのコマンドを生成し、当該コマンドおよびリードデータをＰＨＹ３１へ出力する。

次に、制御回路４５Ａは、プールバッファエントリに収まらなかったデータ［０－３］の残りの部分の先頭に相当するホストメモリアドレスを算出する。制御回路４５Ａは、当該算出したホストメモリアドレスに基づき、データ［０－３］の残りの部分をプールバッファエントリに格納する。データ［０－３］の残りの部分は、プールバッファエントリの先頭から格納される（Ｅ）。

以降、最後のコマンドが入力されるまで、リードデータをＭＰＳ分纏めて、当該ＭＰＳ分のリードデータを一括して送信するためのコマンドを生成して出力する動作が繰り返される。最後のコマンドが入力された場合は、そのコマンドに対応するリードデータと、プールバッファエントリに格納されているリードデータとの合計サイズがＭＰＳに達していなかったとしても、制御回路４５Ａは、これらのリードデータを一括して送信するためのコマンドを生成してＰＨＹ３１へ出力する。

このように、プールバッファ４５は、たとえば、複数のコマンドで入力されてくる、ホストメモリアドレスが連続するリードデータを、プールバッファエントリに格納することによってＭＰＳ分纏め、当該ＭＰＳ分のリードデータを１つのコマンドでＰＨＹ３１へ出力する。

図９は、プールバッファ４５の基本動作の第２例を示す図である。
第２例は、ホスト２から指定されたホストメモリアドレスがホストアクセス境界とアラインしていない場合である。

第２例では、ホストアクセス境界とアラインしていないホストメモリアドレスが指定されたコマンドおよびデータ［１－１］が入力される。制御回路４５Ａは、まず、プールバッファエントリの割り当てを行う（Ａ）。制御回路４５Ａは、データ［１－１］が格納されるべきホストメモリアドレスに基づき、当該割り当てたプールバッファエントリ内にデータ［１－１］を格納する（Ｂ）。

制御回路４５Ａは、単純に、プールバッファエントリの先頭からデータを格納していくのではなく、ホストメモリアドレスに基づき、メモリブロック内の位置に対応するプールバッファエントリ内の位置からリードデータを格納していく。ここでは、データ［１－１］が格納されるべきホストメモリアドレスが、０ｘ１０４０であるものとする。この場合、データ［１－１］は、プールバッファエントリの先頭から０ｘ０４０バイトだけオフセットした位置（ｇ１）から格納される。このように、ホスト２から指定されたホストメモリアドレスがホストアクセス境界とアラインしていない場合、制御回路４５Ａは、プールバッファエントリの途中からリードデータを格納していく。

２つ目のコマンドおよびデータ［１－２］が入力されると、制御回路４５Ａは、このデータ［１－２］を格納するプールバッファエントリを特定する。また、制御回路４５Ａは、このデータ［１－２］がデータ［１－１］に連続するリードデータであるか否かを判定する。連続するリードデータである場合、制御回路４５Ａは、データ［１－１］に繋げるようにデータ［１－２］をプールバッファエントリに格納する（Ｃ）。

３つ目のコマンドおよびデータ［１－３］が入力された場合も、制御回路４５Ａは、このデータ［１－３］を格納するプールバッファエントリを特定する。また、制御回路４５Ａは、このデータ［１－３］がデータ［１－２］に連続するリードデータであるか否かを判定する。連続するリードデータである場合、制御回路４５Ａは、データ［１－２］に繋げるようにデータ［１－３］をプールバッファエントリに格納する（Ｄ）。

ここで、制御回路４５Ａがホストメモリアドレスに基づいてプールバッファエントリにデータ［１－３］を格納しようとする場合、データ［１－３］はプールバッファエントリに収まらないものとする。制御回路４５Ａは、まず、プールバッファエントリに収まるサイズ分のデータ［１－３］の一部をプールバッファエントリに格納し、その時点でプールバッファエントリに格納されているリードデータを一括して送信するためのコマンドを生成し、当該コマンドおよびリードデータをＰＨＹ３１へ出力する。

このときに出力されるリードデータのサイズは、ＭＰＳに満たないサイズであり、かつ、このデータの先頭に対応するホストメモリアドレスは、ホスト２から指定されたホストメモリアドレスである。このホストメモリアドレスは、ホストアクセス境界とアラインしていない。しかし、このリードデータの末尾に対応するホストメモリアドレスは、ホストアクセス境界とアラインする。

また、プールバッファエントリに収まらなかったデータ［１－３］の残りの部分は、プールバッファエントリの先頭から格納される（Ｅ）。そして、後続のリードデータは、プールバッファエントリを介して、ＭＰＳ分ずつ纏められて出力される。つまり、以降は、ホストアクセス境界とのアラインを保証しながら、コマンドおよびリードデータが生成される。

このように、実施形態のメモリシステム１は、ホスト２から指定されたホストメモリアドレスがホストアクセス境界とアラインしない場合でも、ホストアクセス境界とのアラインを保証することができる。

図１０は、プールバッファ４５の基本動作の第３例を示す図である。
第３例は、非連続のリードデータが検出された場合である。非連続のリードデータとは、コマンドで指定されているホストメモリアドレスが、直前のリードデータの格納時に算出された、後続のリードデータの格納位置を示すホストメモリアドレスと一致していないリードデータである。

図１０には、１つ目のコマンドのデータ［２－１］と２つ目のコマンドのデータ［２－２］とがプールバッファエントリに格納された後（（Ａ）～（Ｃ））、３つ目のコマンドで指定されている、データ［２－３］が格納されるべきホストメモリアドレスが、データ［２－２］の格納時に算出された、後続のリードデータの格納位置を示すホストメモリアドレスと一致していない場合が示されている（Ｄ）。符号ｇ２は、データ［２－３］が格納されるべきホストメモリアドレスから算出される、データ［２－３］を格納すべきプールバッファエントリ内の位置を示している。

非連続のリードデータを検出した場合、制御回路４５Ａは、プールバッファエントリに格納されているリードデータのサイズがＭＰＳ未満でも、その時点でプールバッファエントリに格納されているリードデータを一括して送信するためのコマンドを生成してＰＨＹ３１へ出力する。図１０に示す例の場合、制御回路４５Ａは、データ［２－１］とデータ［２－２］とを一括して送信するためのコマンドを生成してＰＨＹ３１へ出力する。その後、データ［２－３］は、プールバッファエントリ内の符号ｇ２で示される位置に格納される。

これにより、ホストメモリ２２上の非連続の複数の領域に格納されるリードデータについては、ＭＰＳ分ずつ纏めるためにプールバッファエントリを経由させても、ホストメモリ２２上の異なる領域を格納先とするデータが１つのＴＬＰに纏められてしまうことがない。

非連続のリードデータが入力される例としては、たとえば図４に示したように、ホスト２がホストメモリ２２上の非連続の複数の領域をリードデータの格納先とする場合である。たとえば、リードコントローラ４２がアドレス管理テーブル４３から取得するホストメモリアドレスが、あるＰＲＰ／ＳＧＬに格納されているホストメモリアドレスから別のＰＲＰ／ＳＧＬに格納されているホストメモリアドレスへと切り替わるタイミングで非連続のリードデータが入力される。

図１１は、プールバッファ４５の基本動作の第４例を示す図である。
第４例は、最後のコマンドが検出された場合である。最後のコマンドとは、最後のコマンドであるか否かを示すコマンドに含まれる情報が、最後のコマンドであることを示すコマンドである。

図１１には、１つ目のコマンドのデータ［３－１］と２つ目のコマンドのデータ［３－２］とがプールバッファエントリに格納された後（（Ａ）～（Ｃ））、３つ目のコマンドが最後のコマンドである場合が示されている（Ｄ）。符号ｈ１で示すｌａｓｔ＝１は、３つ目のコマンドが最後のコマンドであることを示している。

最後のコマンドを検出した場合、制御回路４５Ａは、プールバッファエントリに格納されているリードデータのサイズがＭＰＳ未満でも、その時点でプールバッファエントリに格納されているリードデータを一括して送信するためのコマンドを生成してＰＨＹ３１へ出力する。図１１に示す例の場合、制御回路４５Ａは、データ［３－１］とデータ［３－２］と、３つ目のコマンド（最後のコマンド）のデータ［３－３］とを一括して送信するためのコマンドを生成してＰＨＹ３１へ出力する。

これにより、たとえば、プールバッファエントリに格納されているリードデータのサイズがＭＰＳに達しないことに起因して、リードデータの最後部がいつまでもプールバッファエントリに滞留してしまうようなことがない。

次に、プールバッファ４５の例外動作について説明する。
図１２および図１３は、プールバッファ４５の例外動作の第１例を示す図である。

プールバッファ４５に入力されるコマンドの中には、ＳＧＬ Ｂｉｔ Ｂｕｃｋｅｔ属性、Ｖｅｒｉｆｙ属性、Ｅｒｒｏｒ属性などの属性を持つものが存在する。

ＳＧＬ Ｂｉｔ Ｂｕｃｋｅｔ属性は、ホスト２からのリードコマンドでＮＡＮＤメモリ１２から読み出されるリードデータの中で、ホスト２から不要であることが指定されているデータに対応するコマンドが持つ属性である。たとえば、ホスト２は、ＮＡＮＤメモリ１２上の非連続の複数の領域に格納されているデータを読み出す場合、当該複数の領域のそれぞれを対象とする複数のリードコマンドを発行することができる。一方で、ホスト２は、当該複数の領域を包含する１つの領域を対象として１つのリードコマンドを発行し、かつ、当該複数の領域間の領域のデータは不要であることを指定することもできる。ＳＧＬ Ｂｉｔ Ｂｕｃｋｅｔ属性は、１つのリードコマンドにおいて指定される領域にかかるリードデータのうち、不要な部分として指定されたリードデータに対応するコマンドが持つ属性である。ＳＧＬ Ｂｉｔ Ｂｕｃｋｅｔ属性を有するコマンドのリードデータは、ホスト２へは送信されない。

Ｖｅｒｉｆｙ属性は、データの正当性をチェックするためにホスト２が発行するコマンドによってＮＡＮＤメモリ１２から読み出されたリードデータに対応するコマンドが持つ属性である。Ｖｅｒｉｆｙ属性を有するコマンドのリードデータは、ＥＣＣパリティによって正当性がチェックされるが、ホスト２へは送信されない。

Ｅｒｒｏｒ属性は、ホスト２からのリードコマンドでＮＡＮＤメモリ１２から読み出されたリードデータのうち、ＥＣＣパリティで訂正不可能だったエラーを含むリードデータに対応するコマンドが持つ属性である。Ｅｒｒｏｒ属性を有するコマンドのリードデータは、ホスト２へは送信されない。

ＳＧＬ Ｂｉｔ Ｂｕｃｋｅｔ属性、Ｖｅｒｉｆｙ属性またはＥｒｒｏｒ属性を持つコマンドのリードデータは、いずれも、ホスト２への送信が不要である。ホストインターフェース制御部３２は、プールバッファ４５から出力されたコマンドおよびリードデータのうち、これらの属性を持つコマンドおよびリードデータを破棄するためのセレクタ４６を有する。

ＳＧＬ Ｂｉｔ Ｂｕｃｋｅｔ属性、Ｖｅｒｉｆｙ属性またはＥｒｒｏｒ属性を持つコマンドおよびそのリードデータは、セレクタ４６によって破棄される。よって、制御回路４５Ａは、これらの属性を持つコマンドのリードデータについては、ＭＰＳ分纏めるためにプールバッファエントリ内に止めるといった処理を行わず、直ちにプールバッファエントリから出力する。

図１２および図１３には、Ｖｅｒｉｆｙ属性を持つコマンドが入力された場合が示されている。図１２は、Ｖｅｒｉｆｙ属性を持つコマンド、およびＭＰＳよりも長いデータ［４－１］が入力された例を示している。一方、図１３は、Ｖｅｒｉｆｙ属性を持つコマンド、およびＭＰＳよりも短いデータ［５－１］が入力された例を示している。Ｖｅｒｉｆｙ属性を持つコマンドが入力された場合、制御回路４５Ａは、このコマンドのデータ［４－１］（図１２）、［５－１］（図１３）に対して前述したような処理を行うことなくプールバッファエントリを通過させ、データ［４－１］、［５－１］を直ちにプールバッファエントリから出力する。プールバッファエントリから出力されたデータ［４－１］、［５－１］は、セレクタ４６によってＰＨＹ３１へ出力されない。すなわち、データ［４－１］、［５－１］は、破棄される。ＳＧＬ Ｂｉｔ Ｂｕｃｋｅｔ属性を持つコマンドや、Ｅｒｒｏｒ属性を持つコマンドが入力された場合も同様である。

つまり、Ｖｅｒｉｆｙ属性、ＳＧＬ Ｂｉｔ Ｂｕｃｋｅｔ属性またはＥｒｒｏｒ属性を持つコマンドのリードデータの場合、制御回路４５Ａは、ＭＰＳよりも長いデータについて、ＭＰＳで区切るといった処理を行わず、また、ＭＰＳよりも短いデータについて、ＭＰＳ分纏めるといった処理を行わない。

これにより、ホスト２へ送信されないデータのために、制御回路４５Ａが前述したような処理を無駄に行うことがない。

図１４は、プールバッファ４５の例外動作の第２例を示す図である。

第２例は、ＳＧＬ Ｂｉｔ Ｂｕｃｋｅｔ属性、Ｖｅｒｉｆｙ属性、Ｅｒｒｏｒ属性などの属性を持たない通常のコマンドおよびリードデータが入力されて、このリードデータがプールバッファエントリに格納されている状態で（図１４（Ａ）、（Ｂ））、Ｖｅｒｉｆｙ属性を持つコマンドが入力された場合である。

この場合、制御回路４５Ａは、まず、プールバッファエントリに格納されているリードデータのサイズがＭＰＳ未満でも、その時点でプールバッファエントリに格納されているリードデータを一括して送信するためのコマンドを生成して出力する（Ｃ）。この出力後、制御回路４５Ａは、Ｖｅｒｉｆｙ属性を持つコマンドおよびリードデータを出力する。ＳＧＬ Ｂｉｔ Ｂｕｃｋｅｔ属性を持つコマンドや、Ｅｒｒｏｒ属性を持つコマンドが入力された場合も同様である。

図１４に示す例では、通常のコマンドのデータ［６－１］が、プールバッファエントリに格納されている。データ［６－１］のサイズは、ＭＰＳ未満である。この状態で、Ｖｅｒｉｆｙ属性を持つコマンドが入力された場合、制御回路４５Ａは、データ［６－１］を送信するためのコマンドを生成し、当該コマンド、およびデータ［６－１］を含むリードデータを、プールバッファエントリから出力する。プールバッファエントリから出力されたデータ［６－１］は、セレクタ４６によってＰＨＹ３１へ出力される。Ｖｅｒｉｆｙ属性を持つコマンドのデータ［６－２］については、図１２および図１３を参照して説明したように、セレクタ４６によってＰＨＹ３１へ出力されない。

これにより、たとえば、プールバッファエントリに既に格納されていた、ホスト２へ送信する必要があるリードデータと、ホスト２へ送信する必要がないリードデータとが、１つのＴＬＰに纏められてしまうことがない。

以上のように、実施形態のメモリシステム１は、リードデータの格納先としてホスト２が指定するホストメモリアドレスがホストアクセス境界とアラインしていない場合でも、ホスト２へ送信するリードデータについて、ホストアクセス境界とのアドレスアラインを保証することができる。つまり、実施形態のメモリシステム１は、ホスト２への効率的なデータ送信を行うことができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…メモリシステム、２…ホスト、１１…コントローラ、１２…不揮発性メモリ（ＮＡＮＤメモリ）、２１…ＣＰＵ、２２…ホストメモリ、２２Ａ…データバッファ、２３…メモリコントローラ、３１…ＰＨＹ、３２…ホストインターフェース制御部、３３…ＮＡＮＤ制御部、４１…データバッファ、４２…リードコントローラ、４３…アドレス管理テーブル、４４…プロトコル変換部、４５…プールバッファ、４５Ａ…制御回路、４６…セレクタ、５１…プール入力制御部、５２…バッファ部、５３…プール出力制御部。

Claims (10)

1. 不揮発性メモリと、
   ホストと通信可能であり、前記不揮発性メモリを制御するコントローラと、
   を具備し、
   前記ホストは、
   ホストメモリと、
   前記ホストメモリへ第１サイズ単位でアクセスを行う制御回路と、を含み、
   前記コントローラは、
   前記不揮発性メモリから読み出されたリードデータの前記ホストメモリへの格納位置として前記ホストから指定されたアドレスが、前記第１サイズ毎に定められる前記ホストメモリの境界とアラインしていない場合、
   前記アドレスで示される位置から前記境界までのサイズを有し、前記ホストメモリの前記アドレスで示される位置から格納されるべき前記リードデータを含む第１パケットを前記ホストへ送信した後、
   前記第１サイズを有し、前記境界の位置から格納されるべき前記リードデータを含む第２パケットを前記ホストへ送信する、
   メモリシステム。
2. 前記第１サイズのデータを格納可能なバッファをさらに具備し、
   前記コントローラは、前記リードデータを格納する前記バッファの位置を前記アドレスに基づき算出し、前記リードデータを前記算出した前記バッファの前記位置に格納し、前記バッファの前記位置に格納された前記リードデータに基づいて前記第１パケットを生成する、
   請求項１に記載のメモリシステム。
3. 前記コントローラは、前記バッファの先頭から前記アドレスの下位ビットに相当する分をオフセットした位置に、前記リードデータを格納する、
   請求項２に記載のメモリシステム。
4. 前記コントローラは、複数の前記リードデータを前記バッファに順次格納していき、前記バッファの終端まで前記リードデータが格納された場合、前記バッファに格納されている前記複数のリードデータを前記バッファから出力する、
   請求項２に記載のメモリシステム。
5. 前記コントローラは、前記バッファの途中まで前記リードデータが格納されている状態で、前記バッファに格納されているリードデータとは、前記ホストメモリの不連続な位置に格納されるべき前記リードデータが前記不揮発性メモリから読み出された場合、前記バッファに格納されている前記リードデータを前記バッファから出力する、
   請求項２に記載のメモリシステム。
6. 前記コントローラは、前記リードデータの送信を要求する前記ホストからのリードコマンドに応じて前記不揮発性メモリから読み出された最後の前記リードデータが前記バッファに格納された場合、前記バッファに格納されている前記リードデータを前記バッファから出力する、
   請求項２に記載のメモリシステム。
7. 前記コントローラは、前記バッファの途中まで前記リードデータが格納されている状態で、第１属性を有する前記リードデータが前記不揮発性メモリから読み出された場合、前記バッファに格納されている前記リードデータを前記バッファから出力した後、前記第１属性を有する前記リードデータを破棄する、
   請求項６に記載のメモリシステム。
8. 前記第１属性を有する前記リードデータは、前記不揮発性メモリから読み出された前記リードデータの中の、前記ホストから不要な部分として指定されている部分である、
   請求項７に記載のメモリシステム。
9. 前記第１属性を有する前記リードデータは、正当性のチェックを目的として前記不揮発性メモリから読み出された前記リードデータである、
   請求項７に記載のメモリシステム。
10. 前記第１属性を有する前記リードデータは、前記不揮発性メモリから読み出された前記リードデータの中の、訂正不可能だったエラーを含む前記リードデータである、
    請求項７に記載のメモリシステム。

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