WO2011149215A2 - 다결정 실리콘 박막의 제조방법 - Google Patents

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WO2011149215A2
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silicon
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이원태
조한식
김상규
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노코드(주)
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    • H01L21/02672—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using crystallisation enhancing elements

Definitions

  • the present invention relates to a method for manufacturing a polycrystalline silicon thin film for use in a solar cell, and more particularly, to a method for effectively producing a polycrystalline silicon thin film of an amorphous silicon thin film by metal induction crystallization.
  • the process requiring high temperature heat treatment in the production of poly-Si is a crystallization heat treatment (Crystallization) that converts an amorphous silicon (a-Si) thin film to a crystalline silicon thin film and an activation heat treatment (Dopant) that is electrically activated after doping Activation).
  • Crystallization that converts an amorphous silicon (a-Si) thin film to a crystalline silicon thin film
  • Dopant activation heat treatment
  • LTPS Low Temperature poly-Si
  • Representative methods for forming a polycrystalline silicon thin film include solid phase crystallization (SPC), excimer laser annealing (ELA), and metal induced crystallization (MIC).
  • Solid Phase Crystallization is the most direct and long used method of obtaining polycrystalline silicon (poly-Si) thin films from amorphous silicon (a-Si).
  • SPC is a method of obtaining a polycrystalline silicon thin film having a grain size of about several micro by heat-treating the amorphous silicon thin film at a temperature of 600 °C or more for several tens of hours.
  • the polycrystalline silicon thin film obtained by this method has a disadvantage in that it is difficult to use a glass substrate because of high defect density in crystal grains and a high heat treatment temperature, and a long process time due to long heat treatment.
  • Excimer Laser Annealing is a method of instantaneously irradiating an excimer laser to a amorphous silicon thin film for nanoseconds to melt and recrystallize the amorphous silicon thin film without damaging the glass substrate.
  • ELA is known to have significant problems in mass production processes.
  • ELA has a very non-uniform grain structure of polycrystalline silicon (poly-Si) thin film according to the laser irradiation amount.
  • ELA has a problem that it is difficult to manufacture a uniform crystalline silicon thin film because of the narrow process range.
  • the surface of the polycrystalline silicon thin film is rough, which adversely affects the characteristics of the device. This problem is more serious in the application of organic light emitting diodes (OLEDs) in which the uniformity of thin film transistors (TFTs) is important.
  • OLEDs organic light emitting diodes
  • MIC Metal Induced Crystallization
  • MIC is a method of inducing crystallization of silicon by applying a metal catalyst to amorphous silicon by sputtering or spin coating, followed by heat treatment at low temperature.
  • the metal catalyst various metals such as nickel (Ni), copper (Cu), aluminum (Al), and palladium (Pd) may be used.
  • nickel (Ni) is used as a metal catalyst in MIC, in which reaction control is easy and large grains are obtained.
  • MIC can be crystallized at a lower temperature of less than 450 ° C., but there are significant problems in the actual production process. This problem is that a significant amount of metal diffused in the active region in the TFT causes typical metal contamination, increasing leakage current, one of the TFT characteristics.
  • LTPS low temperature poly-silicon
  • AMOLED active matrix organic light emitting diodes
  • thin film polycrystalline silicon solar cells the need for development is increasing.
  • a-Si TFT LCDs amorphous silicon thin-film transistor liquid crystal displays
  • AMOLEDs active organic light-emitting diodes
  • the method of manufacturing polycrystalline silicon is also important in that active organic light emitting diodes (AMOLEDs) will compete with crystalline wafer forms in solar cells. Therefore, the production cost and market competitiveness of the product can be stably polycrystalline at a low price compared to an amorphous silicon thin film transistor liquid crystal display (a-si TFT LCD) and a crystalline wafer type solar cell in which the production technology has reached a stabilization stage. It depends on whether you can make silicon.
  • FIG. 1 schematically shows a manufacturing process for obtaining a polycrystalline silicon thin film from amorphous silicon by a metal induction crystallization method.
  • a buffer layer 2 made of silicon oxide (SiO 2 ) is formed on a substrate 1 such as glass, and an amorphous silicon layer 3 is formed on the buffer layer 2 by plasma chemical vapor deposition (PECVD).
  • PECVD plasma chemical vapor deposition
  • RTA Rapid Thermal Annealing
  • An object of the present invention is to solve the above problems, in the method of manufacturing a polycrystalline silicon thin film using the metal induction crystallization method, precisely control the amount of catalyst metal and enable crystallization at low temperature By providing an efficient method for producing a polycrystalline silicon thin film.
  • a method of manufacturing a polycrystalline silicon thin film according to the present invention includes: forming a crystallization facilitating layer for forming a crystallization facilitating layer made of a metal fluoride (fluoride) on an insulating substrate;
  • the method of manufacturing a polycrystalline silicon thin film according to the present invention has the effect of diffusion into the amorphous silicon layer and the crystallization promoting layer promotes the transfer of thermal energy in the silicon crystallization process in the amorphous silicon layer to produce an effective polycrystalline silicon crystallized thin film.
  • the manufacturing method of the polycrystalline silicon thin film according to the present invention has an advantage that can be crystallized at a lower temperature than the conventional manufacturing method.
  • FIG. 1 is a view for explaining a conventional method for producing a polycrystalline silicon thin film by a metal induction crystallization method.
  • FIG. 2 is a view showing a manufacturing process according to a first embodiment of the present invention.
  • FIG. 3 is a cross-sectional view after the oxide film forming step illustrated in FIG. 2.
  • FIG. 4 is a view showing a cross section after the silicon layer forming step shown in FIG.
  • FIG. 5 is a view showing a cross section after the crystallization step shown in FIG.
  • FIG. 6 is a photograph of the surface of amorphous silicon as viewed under an optical microscope.
  • FIG. 7 is a graph analyzing the wave number of the amorphous silicon illustrated in FIG. 6.
  • FIG. 8 is a photograph of the surface of a crystalline silicon wafer viewed with an optical microscope.
  • FIG. 9 is a graph analyzing the wave number of the silicon wafer illustrated in FIG. 8.
  • FIG. 10 is a photograph of a surface of a polycrystalline silicon thin film manufactured by a conventional metal induction crystallization method viewed with an optical microscope.
  • FIG. 11 is a graph analyzing the wave number of the polycrystalline silicon thin film illustrated in FIG. 10.
  • FIG. 13 is a graph analyzing the wave number of the polycrystalline silicon thin film illustrated in FIG. 12.
  • FIG. 14 is a view showing a manufacturing process according to a second embodiment of the present invention.
  • FIG. 15 is a view illustrating a cross section after the first silicon layer forming step illustrated in FIG. 14.
  • FIG. 16 is a view showing a cross section after the first heat treatment step shown in FIG. 14.
  • FIG. 17 is a cross-sectional view after the second silicon layer forming step illustrated in FIG. 14.
  • FIG. 18 is a view showing a cross section after the crystallization step shown in FIG. 14.
  • 19 is a view showing a manufacturing process according to a third embodiment of the present invention.
  • FIG. 20 is a view showing a cross section after the metal layer forming step shown in FIG. 19.
  • FIG. 21 is a view showing a cross section after the crystallization step shown in FIG. 19.
  • 1 is a view for explaining a conventional method for producing a polycrystalline silicon thin film by a metal induction crystallization method.
  • 2 is a view showing a manufacturing process according to a first embodiment of the present invention.
  • 3 is a cross-sectional view after the oxide film forming step illustrated in FIG. 2.
  • 4 is a view showing a cross section after the silicon layer forming step shown in FIG. 5 is a view showing a cross section after the crystallization step shown in FIG.
  • a method of manufacturing a polycrystalline silicon thin film includes a crystallization promoting layer forming step (S1) and a buffer layer forming step (S2). ), A metal layer forming step (S3), an oxide film forming step (S4), a silicon layer forming step (S5), and a crystallization step (S6).
  • the crystallization promoting layer forming step (S1) forms a crystallization promoting layer 20 made of metal fluoride (fluoride) on the insulating substrate 10 such as glass.
  • the crystallization promotion layer 20 accelerates heat transfer to the amorphous silicon layer 60 disposed on the crystallization promotion layer 20 in the crystallization step (S6) to be described later, the crystalline silicon in the amorphous silicon layer 60
  • the layer 70 serves to facilitate creation.
  • the material used as the crystallization promotion layer 20 may be any one of calcium fluoride (CaF 2 ), magnesium fluoride (MgF 2 ), lanthanum fluoride (LaF 3 ), and lithium fluoride (LiF).
  • the method for forming the crystallization promotion layer 20 a known deposition method may be used. It is preferable that the thickness of the said crystallization promotion layer 20 is 5 kPa-20000 kPa. When the thickness of the crystallization promotion layer 20 is less than 5 GPa, the role of accelerating heat transfer in the crystallization step (S6) described later is insignificant. On the other hand, when the thickness of the crystallization promoting layer 20 exceeds 20000 ⁇ , there is a problem that the heat transfer effect is rather reduced.
  • a buffer layer 30 made of a silicon compound is formed on the crystallization promotion layer 20.
  • the buffer layer 30 is provided to serve as an insulation function.
  • the buffer layer 30 may be made of silicon oxide (SiO 2 ) or silicon nitride (Si 3 N 4 ).
  • the buffer layer 30 is provided to prevent impurities from being diffused into the silicon layer 60 by the diffusion of impurities from the substrate 10 to be described later in the crystallization step S6.
  • the buffer layer 30 may be performed by known methods such as plasma chemical vapor deposition (PECVD).
  • PECVD plasma chemical vapor deposition
  • the buffer layer 30 preferably has a thickness of 5 kPa to 20,000 kPa.
  • the insulation function is relatively poor in the crystallization step (S6) described later.
  • the thickness of the buffer layer 30 exceeds 20000 ⁇ , the manufacturing cost is rather increased and the insulation function is hardly improved.
  • a metal layer 40 such as nickel (Ni) is formed on the buffer layer 30.
  • the thickness of the metal layer 40 is 5 kPa to 1500 kPa.
  • the thickness of the metal layer 40 is less than 5 mm, there is a problem of poor process reproducibility and poor uniformity of the metal layer 40 when deposited on a large area due to the too thin thickness.
  • the thickness of the metal layer 40 exceeds 1500 ⁇ , a large amount of metal penetrates and causes a metal contamination problem, thereby degrading the characteristics of a device including a crystallized silicon layer.
  • the metal layer 40 is heat-treated to form a metal oxide film 50 on the surface of the metal layer 40, or a metal oxide film 50 is deposited on the metal layer 40 to form a metal oxide film ( 50).
  • the metal layer 40 is heat-treated under an atmosphere of vacuum, air, oxygen, or nitrogen to form nickel oxide (NiO) or the like on the surface of the metal layer 40 and the inside of the metal layer 40.
  • a metal oxide film 50 such as Ni 2 O 3 ) is formed.
  • the oxide film 50 may be separately stacked to be distinguished from the metal layer 40.
  • the metal layer 40 and the oxide film 50 may be mixed to form a single stack. It may also form a structure.
  • the metal layer and the oxide film 40 are mixed, it is not necessary to independently perform the metal layer forming step S3. That is, in some cases, the metal layer and the oxide film may be mixed by simultaneously performing heat treatment while forming the metal layer in the oxide film forming step (S4). It is preferable that the thickness of the said oxide film 50 is 1 kPa-300 kPa. If the thickness of the oxide film 50 is less than 1 mm, the oxide film 50 may be too thin to perform its function. On the other hand, when the thickness of the oxide film 50 exceeds 300 kPa, it is difficult to penetrate the catalyst metal from the metal layer 40.
  • the heat treatment temperature is preferably 100 ° C. to 1000 ° C.
  • the heat treatment temperature of the oxide film forming step S4 is less than 100 ° C., an oxide of nickel (Ni) may not be formed well.
  • the heat treatment temperature in the oxide film forming step (S4) exceeds 1000 °C occurs a problem that the glass substrate (10) is deformed or damaged by heat shock.
  • the heat treatment method in the oxide film forming step S4 may be a high temperature furnace, rapid heat treatment (RTA), ultraviolet (UV) heating, or the like.
  • the oxide film 50 serves to lower the activation energy during diffusion of the catalyst metal acting as a nucleus of the crystallization of the amorphous silicon layer 60 in the crystallization step (S6) described later.
  • the metal layer forming step (S3) may include a patterning step (not shown) for removing a portion of the metal layer 40 by a photolithography method.
  • the metal layer subjected to the patterning step may be heat treated to form a metal oxide film on the surface of the metal layer, or an oxide film forming step of forming a metal oxide film by depositing a metal oxide film on the metal layer may be performed.
  • the patterning step may be performed as needed, and the object of the present invention may be achieved even if the patterning step is not performed.
  • an amorphous silicon layer 60 is stacked on the oxide film 50 formed in the oxide film forming step S4.
  • the method of forming the silicon layer 60 may be performed using a method such as a known plasma chemical vapor deposition method.
  • heat treatment is performed such that the crystalline silicon 70 is formed in the amorphous silicon layer 60 using the metal particles present in the metal layer 40 or the oxide film 50 as a catalyst.
  • Heat treatment in the crystallization step (S6) is carried out at 630 °C using RTA (Rapid Thermal Annealing) equipment.
  • RTA Rapid Thermal Annealing
  • the crystallization promotion layer 20 accelerates heat transfer from the lower portion of the substrate 10 to the silicon layer 60 so that crystalline silicon 70 is easily generated from the silicon layer 60. Play a role.
  • the size of the crystal grains was observed by using an optical microscope and Raman Spectroscopy, and the wave number having the maximum intensity was analyzed.
  • FIG. 6 is a photograph of the surface of amorphous silicon as viewed under an optical microscope.
  • FIG. 7 is a graph analyzing the wave number of the amorphous silicon illustrated in FIG. 6.
  • 8 is a photograph of the surface of a crystalline silicon wafer viewed with an optical microscope.
  • FIG. 9 is a graph analyzing the wave number of the silicon wafer illustrated in FIG. 8.
  • 10 is a photograph of a surface of a polycrystalline silicon thin film manufactured by a conventional metal induction crystallization method viewed with an optical microscope.
  • FIG. 11 is a graph analyzing the wave number of the polycrystalline silicon thin film illustrated in FIG. 10.
  • 12 is a photograph of the surface of the polycrystalline silicon thin film prepared according to the present invention under an optical microscope.
  • FIG. 13 is a graph analyzing the wave number of the polycrystalline silicon thin film illustrated in FIG. 12.
  • the silicon layer 50 which is amorphous silicon, exhibits maximum intensity at a wavenumber of 480 cm ⁇ 1 .
  • the horizontal axis represents a wave number (cm ⁇ 1 ) and corresponds to a frequency.
  • a wave number is a unit of frequency that represents the number of waves in a unit distance by dividing the frequency of light by the speed of light in atomic, molecular, and nuclear spectroscopy.
  • the frequency of a wave is represented by the Greek letter ⁇ (nu), which is equal to the luminous flux c divided by the wavelength ⁇ . That is, ⁇ c / ⁇ .
  • a typical spectral line is a wavelength of 5.8 ⁇ 10 ⁇ 5 cm and corresponds to a frequency of 5.17 ⁇ 10 14 kHz.
  • the frequency divided by the speed of light is ⁇ / c, which is 1 / ⁇ in the above equation.
  • 1 / ⁇ represents the number of waves found within 1m.
  • the wavenumber is usually measured in units of 1 / m, i.e. m- 1 and 1 / cm, i.e. cm- 1 .
  • the vertical axis is a sum of waves measured per unit time and corresponds to intensity (CPS, Count Per Second).
  • the units of the horizontal axis and the vertical axis of FIGS. 9, 11, and 13 are the same as those of FIG. 7.
  • silicon wafers which are typical crystalline silicon, exhibit maximum strength at a wavenumber of 520 cm ⁇ 1 as shown in FIGS. 8 and 9.
  • 10 and 11 show graphs of surface photographs and wave counts of polycrystalline silicon thin films manufactured by a conventional metal induction crystallization method. Referring to FIGS. 10 and 11, the maximum strength is shown at a similar frequency compared to the crystalline silicon wafers shown in FIGS. 8 and 9. By the way, it can be seen that the optical micrograph of the surface of the silicon thin film shown in FIG. 10 is enlarged by 1000 times and the size of the crystal grains is relatively small.
  • FIGS. 12 and 13 optical micrographs and wave number analysis graphs of the polycrystalline silicon thin film manufactured by the present invention are shown in FIGS. 12 and 13, respectively.
  • FIG. 13 it can be seen that the wave number representing the maximum strength in the polycrystalline silicon thin film manufactured by the present invention is well represented as in the crystalline silicon wafer shown in FIG. 9.
  • FIG. 12 is an optical micrograph of 1000 times magnification.
  • the grains of the polycrystalline silicon thin film manufactured by the present invention are much larger than those of the polycrystalline silicon thin film manufactured by the conventional method. Able to know.
  • the manufacturing method of the polycrystalline silicon thin film according to the present invention is superior to the conventional manufacturing method.
  • the manufacturing method of the polycrystalline silicon thin film according to the present invention has the advantage that the crystallization at a lower temperature than the conventional manufacturing method.
  • the activation energy is promoted by promoting the heat transfer efficiency of the crystallization promoting layer transferred from the lower part of the substrate to the amorphous silicon layer in the heat treatment process performed in the process of transformation from amorphous silicon to crystalline silicon. Similar effect to lowering.
  • FIG. 14 is a view showing a manufacturing process according to a second embodiment of the present invention.
  • FIG. 15 is a view illustrating a cross section after the first silicon layer forming step illustrated in FIG. 14.
  • FIG. 16 is a view showing a cross section after the first heat treatment step shown in FIG. 14.
  • 17 is a cross-sectional view after the second silicon layer forming step illustrated in FIG. 14.
  • FIG. 18 is a view showing a cross section after the crystallization step shown in FIG. 14.
  • a method of manufacturing a polycrystalline silicon thin film according to a second embodiment of the present invention may include a crystallization promoting layer forming step (S1), a buffer layer forming step (S2), a metal layer forming step (S3), And an oxide film forming step (S4), a first silicon layer forming step (S7), a first heat treatment step (S8), a second silicon layer forming step (S9), and a crystallization step (S10).
  • the crystallization promoting layer forming step (S1), the buffer layer forming step (S2), the metal layer forming step (S3) and the oxide film forming step (S4) is the same as the first embodiment described with reference to FIG. Therefore, the detailed description will be referred to the description of the first embodiment.
  • a first silicon layer 61 is formed to stack an amorphous silicon layer on the oxide film 50 formed in the oxide film forming step S4. Since the first silicon layer forming step S7 is almost the same as the silicon layer forming step S5 in the first embodiment, the detailed description will be referred to the first embodiment. However, the thickness of the amorphous silicon layer formed in the first silicon layer forming step S7 is relatively thinner than that of the first embodiment. Since the first silicon layer 61 formed in the first silicon layer forming step S7 is a preliminary process for crystallization and is used to form nuclei for final crystallization, the first silicon layer 61 may have the same thickness as that of the first embodiment. no need.
  • a catalytic metal atom is transferred from the metal layer 40 to the first silicon layer 61 to be formed to form an amorphous silicide layer 65 (NiSi).
  • the heat treatment performed in the first heat treatment step S8 may be performed by a high temperature furnace, rapid heat treatment (RTA), ultraviolet (UV) heating, or the like.
  • the silicide layer 65 formed in the first heat treatment step S8 serves as a nucleus for crystallizing amorphous silicon (a-Si) in the crystallization step S10 described later.
  • the second silicon layer 62 is formed by stacking amorphous silicon on the silicide layer 65.
  • the method of forming the second silicon layer 62 may be performed using a method such as a known plasma chemical vapor deposition method.
  • the crystallization step (S10) heat treatment is performed such that the crystalline silicon 70 is generated in the second silicon layer 62 made of amorphous through the metal particles of the silicide layer 65.
  • the heat treatment in the crystallization step (S10) is carried out at 630 °C using RTA (Rapid Thermal Annealing) equipment.
  • RTA Rapid Thermal Annealing
  • the crystallization promotion layer 20 accelerates heat transfer from the lower portion of the substrate 10 to the second silicon layer 62, and thus the crystalline silicon 70 from the second silicon layer 62. ) Can be easily created.
  • the amorphous silicon layer laminated on the oxide film formed in the oxide film forming step S4 of the process according to the second embodiment is amorphous silicon germanium. (SiGe) or amorphous silicon carbide (SiC).
  • the first heat treatment step (S8) and the second silicon layer forming step (S9) performed in the second embodiment are omitted, and the amorphous particles using the metal particles of the metal layer or the oxide film as catalysts.
  • 19 is a view showing a manufacturing process according to a fourth embodiment of the present invention.
  • 20 is a view showing a cross section after the metal layer forming step shown in FIG. 19.
  • 21 is a view showing a cross section after the crystallization step shown in FIG. 19.
  • a method of manufacturing a polycrystalline silicon thin film according to a third exemplary embodiment of the present invention includes a crystallization promoting layer forming step (S1), a buffer layer forming step (S2), and a silicon layer forming step (S11). ), A metal layer forming step (S12), and a crystallization step (S13).
  • an amorphous silicon layer 63 is stacked on the buffer layer 30 formed in the buffer layer forming step S2.
  • the amorphous silicon layer 63 stacked in the silicon layer forming step S11 is substantially the same as the second silicon layer 62 in the second embodiment.
  • the amorphous silicon layer 63 is different from the second embodiment only in that it is formed on the buffer layer 30. Therefore, the method of forming the amorphous silicon layer 63 may also employ the method of forming the second silicon layer 62 according to the second embodiment.
  • a metal layer 40 such as nickel (Ni) is formed on the amorphous silicon layer 63 stacked in the silicon layer forming step S11.
  • Ni nickel
  • the same method as that of the metal layer forming step S3 described in the first embodiment may be adopted.
  • the crystallization step S13 heat treatment is performed such that crystalline silicon 70 is generated in the amorphous silicon layer 63 using the metal particles of the metal layer 40 as a catalyst.
  • the crystallization step (S13) is subjected to a heat treatment similar to the heat treatment described in the first embodiment.
  • the crystallization promotion layer 20 accelerates heat transfer from the lower portion of the substrate 10 to the silicon layer 63 so that crystalline silicon 70 is easily generated from the silicon layer 63. Play a role.
  • a method of manufacturing a polycrystalline silicon thin film according to the present invention includes: forming a crystallization facilitating layer for forming a crystallization facilitating layer made of a metal fluoride (fluoride) on an insulating substrate;
  • the crystallization promoting layer is made of any one of calcium fluoride (CaF 2 ), magnesium fluoride (MgF 2 ), lanthanum fluoride (LaF 3 ), lithium fluoride (LiF),
  • the buffer layer is preferably made of silicon oxide (SiO 2 ) or silicon nitride (Si 3 N 4 ).
  • the crystallization promoting layer and the buffer layer has a thickness of 5 kPa to 20000 kPa, respectively.
  • the metal layer has a thickness of 5 kPa to 1500 kPa
  • the oxide film has a thickness of 1 kPa to 300 kPa,
  • the heat treatment temperature is preferably 100 ° C to 1000 ° C.

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Abstract

본 발명에 따른 다결정 실리콘 박막의 제조방법은, 절연 기판상에 금속 플루오르화물(fluoride)로 이루어진 결정화 촉진층을 형성하는 결정화 촉진층 형성단계; 상기 결정화 촉진층 위에 실리콘 화합물로 이루어진 완충층을 형성하는 완충층 형성단계; 상기 완충층 위에 금속층을 형성시키는 금속층 형성단계; 상기 금속층을 열처리하여 그 금속층의 표면에 금속 산화막을 형성하거나, 상기 금속층 위에 금속 산화막을 증착하여 금속 산화막을 형성하는 산화막 형성단계; 상기 산화막 형성단계에서 형성된 산화막 위에 비정질 실리콘층을 적층시키는 실리콘층 형성단계; 및 상기 금속층 또는 상기 산화막의 금속 입자를 촉매로 하여 상기 비정질 실리콘층에서 결정질 실리콘이 생성되도록 열처리하는 결정화 단계;를 포함하는 것을 특징으로 한다.

Description

다결정 실리콘 박막의 제조방법
본 발명은 태양전지 등에 사용되는 다결정 실리콘 박막을 제조하는 방법에 관한 것으로서, 더 구체적으로는 비정질 실리콘의 박막을 금속유도결정화법에 의해 효과적으로 다결정 실리콘 박막을 제조하는 방법에 관한 것이다.
일반적으로, 다결정 실리콘(poly-Si)의 제조에서 일어나는 대부분의 문제점은 고온에서 취약한 유리 기판의 사용으로 인해 공정 온도를 비정질 실리콘(a-Si) 박막이 결정화되는 온도로 충분히 올릴 수 없는 것이다.
다결정 실리콘(poly-Si)의 제조에서 고온의 열처리가 필요한 공정은 비정질 실리콘(a-Si) 박막을 결정질 실리콘 박막으로 바꾸는 결정화 열처리(Crystallization)와 도핑(Doping) 후 전기적으로 활성화시키는 활성화 열처리(Dopant Activation) 등이다.
현재, 유리 기판이 허용하는 저온의 온도에서, 빠른 시간 내에 다결정 실리콘 박막을 형성하는 다양한 공정(LTPS:Low Temperature poly-Si)이 제안되고 있다. 다결정 실리콘 박막을 형성하는 대표적인 방법은 고상결정화법(SPC, Solid Phase Crystallization), 엑시머 레이저 순간 조사법(ELA, Excimer Laser Annealing), 금속유도 결정화법(MIC, Metal Induced Crystallization) 등이다.
SPC(Solid Phase Crystallization)는, 비정질 실리콘(a-Si)으로부터 다결정 실리콘(poly-Si) 박막을 얻는 가장 직접적이고도 오래 사용된 방법이다. SPC는 비정질 실리콘 박막을 600℃ 이상의 온도에서 수십 시간 동안 열처리하여 결정립의 크기가 수 마이크로 내외인 다결정 실리콘 박막을 얻는 방법이다. 이 방법으로 얻어진 다결정 실리콘 박막은 결정립 내의 결함밀도가 높고, 열처리 온도가 높기 때문에 유리 기판을 사용하기 어려우며, 장시간의 열처리로 인해 공정시간이 긴 단점이 있다.
ELA(Excimer Laser Annealing)는 비정질 실리콘 박막에 나노초(nano-second) 동안 엑시머 레이저를 순간 조사하여, 유리 기판의 손상 없이 비정질 실리콘 박막을 용융 및 재결정시키는 방법이다.
그러나, ELA는 양산 공정에서 상당한 문제점이 있는 것으로 알려져 있다. ELA는 레이저 조사량에 따른 다결정 실리콘(poly-Si) 박막의 그레인 구조가 매우 불균일하다. ELA는 공정 범위가 좁아 균일한 결정질 실리콘 박막의 제조가 어려운 문제점이 있다. 또한, 다결정 실리콘 박막의 표면이 거칠어 소자의 특성에 나쁜 영향을 주게 된다. 이러한 문제점은 박막트랜지스터(Thin Film Transistor, TFT)의 균일도가 중요한 유기발광다이오드(Organic Light Emitting Diode, OLED)의 응용에 있어서는 더욱 심각한 것이다.
이러한 문제점을 극복하기 위해 제시된 방법이 금속유도결정화법(MIC, Metal Induced Crystallization)이다. MIC는 비정질 실리콘에 금속 촉매를 스퍼터링이나 스핀 코팅의 방법으로 도포한 후에 낮은 온도에서 열처리하여 실리콘의 결정화를 유도하는 방법이다. 금속 촉매로 니켈(Ni), 구리(Cu), 알루미늄(Al), 팔라듐(Pd) 등의 다양한 금속이 사용 가능하다. 일반적으로 MIC에는 반응 제어가 쉽고 큰 그레인이 얻어지는 니켈(Ni)이 금속 촉매로 사용되고 있다. MIC는 450℃ 미만의 낮은 온도에서 결정화가 가능하나 실제 양산공정에 적용하기에는 상당한 문제점이 있다. 이 문제점은 TFT내 활성화 영역에 확산되는 상당한 양의 금속은 전형적인 금속 오염을 일으켜 TFT 특성 중 하나인 누설전류 증가시키게 된다.
저온 다결정 실리콘(Low temperature poly-Si, LTPS)의 개발은 액정디스플레이 장치에 적용할 목적으로 수행되었으나, 최근 능동형 유기발광다이오드(AMOLED : Active Matrix Organic Light Emitting Diode)와 박막형 다결정 실리콘 태양전지의 등장과 더불어 개발의 필요성이 더 높아지고 있다.
저렴하고 높은 생산성을 갖는 다결정 실리콘(poly-Si)의 제조방법은, 향후 시장에서 능동형 유기발광다이오드(AMOLED)가 많은 디스플레이 제품군에서 비정질 실리콘 박막 트랜지스터 액정표시장치(a-Si TFT LCD)와 경쟁할 것이라는 점에서 중요하다. 다결정 실리콘의 제조방법은, 능동형 유기발광다이오드(AMOLED)가 태양전지(solar Cell)에서 결정질 웨이퍼(Wafer) 형태와 경쟁할 것이라는 점에서도 중요하다. 따라서, 제품의 생산 원가 및 시장 경쟁력은, 생산 기술이 안정화 단계에 접어든 비정질 실리콘 박막 트랜지스터 액정표시장치(a-si TFT LCD) 및 결정질 웨이퍼 형태의 태양전지와 비교하여 얼마나 싼 가격에 안정적으로 다결정 실리콘을 제조할 수 있느냐에 달려있다.
도 1에는 금속유도결정화법에 의해 비정질 실리콘으로부터 다결정 실리콘 박막을 얻는 제조공정이 도식적으로 도시되어 있다. 도 1을 참조하면 종래의 공정에서는 유리와 같은 기판(1)에 실리콘 산화물(SiO2)로 이루어진 완충층(2)을 형성하고 그 완충층(2)에 비정질 실리콘층(3)을 플라즈마 화학증착법(PECVD, Plasma Enhanced Chemical Vapor Deposition)으로 형성한 다음, 비정질 실리콘층(3)에 니켈(Ni)과 같은 금속을 스퍼터링(sputtering)하여 도포한 후에 약 700℃ 정도로 RTA(Rapid Thermal Annealing) 방식으로 열처리하여 비정질 실리콘층(3)으로부터 결정질 실리콘(4)이 형성되도록 한다. 그런데, 종래의 방식에 의하면 비정질 실리콘층(3)의 상부에 도포되는 금속의 양을 정밀하게 제어하기 어렵기 때문에 과잉으로 도포된 금속을 제거하여 주어야 하는 등의 불편한 문제점이 있다. 이러한 공정은 제조비용을 상승시킬 뿐 아니라 결정화된 실리콘의 품질에 나쁜 영향을 미친다.
본 발명의 목적은 상기와 같은 문제점을 해소하기 위해 안출된 것으로서, 금속유도결정화법을 사용하여 다결정 실리콘 박막을 제조하는 방법에 있어서, 촉매금속의 양을 정밀하게 제어하고 낮은 온도에서 결정화가 가능하게 함으로써 효율적인 다결정 실리콘 박막의 제조방법을 제공함에 있다.
상기의 목적을 달성하기 위해 본 발명에 따른 다결정 실리콘 박막의 제조방법은, 절연 기판상에 금속 플루오르화물(fluoride)로 이루어진 결정화 촉진층을 형성하는 결정화 촉진층 형성단계;
상기 결정화 촉진층 위에 실리콘 화합물로 이루어진 완충층을 형성하는 완충층 형성단계;
상기 완충층 위에 금속층을 형성시키는 금속층 형성단계;
상기 금속층을 열처리하여 그 금속층의 표면에 금속 산화막을 형성하거나, 상기 금속층 위에 금속 산화막을 증착하여 금속 산화막을 형성하는 산화막 형성단계;
상기 산화막 형성단계에서 형성된 산화막 위에 비정질 실리콘층을 적층 시키는 실리콘층 형성단계; 및
상기 금속층 또는 상기 산화막의 금속 입자를 촉매로 하여 상기 비정질 실리콘층에서 결정질 실리콘이 생성되도록 열처리하는 결정화 단계;를 포함하는 점에 특징이 있다.
본 발명에 따른 다결정 실리콘 박막의 제조방법은, 비정질 실리콘층에 확산되어 그 비정질 실리콘층에서 실리콘 결정화 과정에서 결정화 촉진층이 열에너지의 전달을 촉진하여 효과적인 다결정 실리콘 결정화 박막을 제조할 수 있는 효과가 있다. 또한, 본 발명에 따른 다결정 실리콘 박막의 제조방법은 종래의 제조방법에 비하여 낮은 온도에서 결정화가 가능한 장점이 있다.
도 1은 금속유도결정화법에 의한 종래의 다결정 실리콘 박막의 제조방법을 설명하기 위한 도면이다.
도 2는 본 발명의 제1실시 예에 따른 제조공정을 보여주는 도면이다.
도 3은 도 2에 도시된 산화막 형성단계 후의 단면을 보여주는 도면이다.
도 4는 도 2에 도시된 실리콘층 형성 단계 후의 단면을 보여주는 도면이다.
도 5는 도 2에 도시된 결정화 단계 후의 단면을 보여주는 도면이다.
도 6은 비정질 실리콘의 표면을 광학 현미경으로 본 사진이다.
도 7은 도 6에 도시된 비정질 실리콘의 파수를 분석한 그래프이다.
도 8은 결정질 실리콘 웨이퍼의 표면을 광학 현미경으로 본 사진이다.
도 9는 도 8에 도시된 실리콘 웨이퍼의 파수를 분석한 그래프이다.
도 10은 종래의 금속유도결정화법에 의해 제조된 다결정 실리콘 박막의 표면을 광학 현미경으로 본 사진이다.
도 11은 도 10에 도시된 다결정 실리콘 박막의 파수를 분석한 그래프이다.
도 12는 본 발명에 의해 제조된 다결정 실리콘 박막의 표면을 광학 현미경으로 본 사진이다.
도 13은 도 12에 도시된 다결정 실리콘 박막의 파수를 분석한 그래프이다.
도 14는 본 발명의 제2실시 예에 따른 제조공정을 보여주는 도면이다.
도 15는 도 14에 도시된 제1실리콘층 형성단계 후의 단면을 보여주는 도면이다.
도 16은 도 14에 도시된 제1열처리 단계 후의 단면을 보여주는 도면이다.
도 17은 도 14에 도시된 제2실리콘층 형성단계 후의 단면을 보여주는 도면이다.
도 18은 도 14에 도시된 결정화 단계 후의 단면을 보여주는 도면이다.
도 19는 본 발명의 제3실시 예에 따른 제조공정을 보여주는 도면이다.
도 20은 도 19에 도시된 금속층 형성단계 후의 단면을 보여주는 도면이다.
도 21은 도 19에 도시된 결정화 단계 후의 단면을 보여주는 도면이다.
이하, 본 발명에 따른 바람직한 실시 예들을 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 금속유도결정화법에 의한 종래의 다결정 실리콘 박막의 제조방법을 설명하기 위한 도면이다. 도 2는 본 발명의 제1실시 예에 따른 제조공정을 보여주는 도면이다. 도 3은 도 2에 도시된 산화막 형성단계 후의 단면을 보여주는 도면이다. 도 4는 도 2에 도시된 실리콘층 형성 단계 후의 단면을 보여주는 도면이다. 도 5는 도 2에 도시된 결정화 단계 후의 단면을 보여주는 도면이다.
도 1 내지 도 5를 참조하면, 본 발명의 제1실시 예에 따른 다결정 실리콘 박막의 제조방법(이하, "제조방법"이라 함)은 결정화 촉진층 형성단계(S1)와, 완충층 형성단계(S2)와, 금속층 형성단계(S3)와, 산화막 형성단계(S4)와, 실리콘층 형성단계(S5)와, 결정화 단계(S6)를 포함하고 있다.
상기 결정화 촉진층 형성단계(S1)는 유리와 같은 절연 기판(10)상에 금속 플루오르화물(fluoride)로 이루어진 결정화 촉진층(20)을 형성한다. 상기 결정화 촉진층(20)은 후술하는 결정화 단계(S6)에서 상기 결정화 촉진층(20)의 상부에 배치된 비정질 실리콘층(60)으로의 열전달을 가속화하여 그 비정질 실리콘층(60)에서 결정질 실리콘층(70)이 생성되기 쉽도록 하는 역할을 한다. 상기 결정화 촉진층(20)으로 사용되는 물질은 예컨대 칼슘 플루오르화물(CaF2), 마그네슘 플루오르화물(MgF2), 란탄 플루오르화물(LaF3), 리튬 플루오르화물(LiF) 중 어느 하나가 채용될 수 있다. 상기 결정화 촉진층(20)을 형성하는 방법은 공지된 증착(deposition) 방법이 사용될 수 있다. 상기 결정화 촉진층(20)의 두께는 5Å 내지 20000Å 인 것이 바람직하다. 상기 결정화 촉진층(20)의 두께가 5Å 미만인 경우에는 후술하는 결정화 단계(S6)에서 열전달을 가속화하는 역할이 미미하다. 한편, 상기 결정화 촉진층(20)의 두께가 20000Å을 초과하는 경우에는 오히려 열전달 효과가 감소되는 문제점이 있다.
상기 완충층 형성단계(S2)에서는 상기 결정화 촉진층(20) 위에 실리콘 화합물로 이루어진 완충층(30)을 형성한다. 상기 완충층(30)은 절연기능을 하기 위해 마련된 것이다. 상기 완충층(30)은 실리콘 산화물(SiO2) 또는 실리콘 질화물(Si3N4)로 이루어질 수 있다. 상기 완충층(30)은 후술하는 결정화 단계(S6)에서 상기 기판(10)으로부터 후술하는 실리콘층(60)에 불순물이 확산 되어 실리콘층(60)에 불순물이 오염되는 것을 방지하기 위해 마련된 것이다. 상기 완충층(30)은 플라즈마 화학증착(PECVD)과 같은 알려진 방법에 의해 수행될 수 있다. 상기 완충층(30)의 두께는 5Å 내지 20000Å 인 것이 바람직하다. 상기 완충층(30)의 두께가 5Å 미만인 경우에는 후술하는 결정화 단계(S6)에서 절연기능이 상대적으로 떨어진다. 한편, 상기 완충층(30)의 두께가 20000Å을 초과하는 경우에는 오히려 제조비용이 상승하며 절연기능의 향상은 거의 없게 된다.
상기 금속층 형성단계(S3)에서는 상기 완충층(30) 위에 니켈(Ni)과 같은 금속층(40)을 형성한다. 상기 금속층(40)의 두께는 상기 금속층(40)의 두께는 5Å 내지 1500Å 인 것이 바람직하다. 상기 금속층(40)의 두께가 5Å 미만인 경우에는 너무 얇은 두께로 인해 공정 재현성 문제와 넓은 면적에 증착시 상기 금속층(40)의 균일성(uniformity)이 나빠지는 문제점이 있다. 한편, 상기 금속층(40)의 두께가 1500Å을 초과하는 경우에는 많은 금속이 침투하여 금속 오염문제가 유발되어 결정화된 실리콘층을 포함하는 디바이스(device)의 특성을 저하시키는 문제점이 있다.
상기 산화막 형성단계(S4)에서는 상기 금속층(40)을 열처리하여 그 금속층(40)의 표면에 금속 산화막(50)을 형성하거나, 상기 금속층(40) 위에 금속 산화막(50)을 증착하여 금속 산화막(50)을 형성한다. 상기 산화막 형성단계(S4)에서는 상기 금속층(40)을 진공, 공기, 산소, 질소 중 어느 하나의 분위기하에서 열처리하여 상기 금속층(40)의 표면과 그 금속층(40)의 내부에 니켈 산화물(NiO 또는 Ni2O3)과 같은 금속 산화막(50)을 형성한다. 상기 산화막(50)은 도 3에 도시된 바와 같이 상기 금속층(40)과 구별되도록 별도로 적층하여 형성될 수도 있으며, 경우에 따라서는 상기 금속층(40)과 상기 산화막(50)은 혼재되어 하나의 적층구조를 형성할 수도 있다. 상기 금속층(40)과 상기 산화막(40)이 혼재되어 있는 구조에서는 굳이 상기 금속층 형성단계(S3)를 독립적으로 실시할 필요가 없다. 즉, 경우에 따라서 상기 산화막 형성단계(S4)에서 금속층을 형성하면서 열처리를 동시에 진행하여 금속층과 산화막이 혼재되도록 형성할 수 있다. 상기 산화막(50)의 두께는 1Å 내지 300Å 인 것이 바람직하다. 상기 산화막(50)의 두께가 1Å 미만인 경우에는 상기 산화막(50)이 너무 얇아 제 기능을 수행하지 못하는 문제점이 있다. 한편, 상기 산화막(50)의 두께가 300Å을 초과하는 경우에는 상기 금속층(40)으로부터 촉매 금속이 침투하기 어려워지는 문제점이 있다. 상기 산화막 형성단계(S4)에서 상기 금속층(40)을 열처리하여 그 금속층(40)의 표면에 금속 산화막(50)을 형성하는 경우의 열처리 온도는 100℃ 내지 1000℃인 것이 바람직하다. 상기 산화막 형성단계(S4)의 열처리 온도가 100℃ 미만인 경우에는 니켈(Ni)의 산화물이 잘 형성되지 않는 문제점이 있다. 한편, 상기 산화막 형성단계(S4)에서의 열처리 온도가 1000℃를 초과하는 경우에는 유리(glass)로 된 상기 기판(10)이 열 충격에 의해 변형 또는 파손되는 문제점이 발생한다. 상기 산화막 형성단계(S4)에서의 열처리 방법은 고온 공정(furnace), 급속 열처리(RTA), 자외선(UV) 가열법 등을 사용할 수 있다. 상기 산화막(50)은 후술하는 결정화 단계(S6)에서 비정질 실리콘층(60)의 결정화의 핵으로 작용하는 촉매 금속의 확산시 활성화 에너지를 낮추어 주는 작용을 한다.
한편, 상기 금속층 형성단계(S3) 후에 상기 금속층(40)의 일부분을 사진 식각 방법으로 제거하는 패터닝 단계(미도시)를 포함할 수 있다. 상기 패터닝 단계를 거친 금속층을 열처리하여 그 금속층의 표면에 금속 산화막을 형성하거나, 상기 금속층 위에 금속 산화막을 증착하여 금속 산화막을 형성하는 산화막 형성단계를 수행할 수 있다. 상기 패터닝 단계는 필요에 따라 수행될 수 있으며, 상기 패터닝 단계가 수행되지 않더라도 본 발명의 목적을 달성할 수 있다.
상기 실리콘층 형성단계(S5)에서는 상기 산화막 형성단계(S4)에서 형성된 산화막(50) 위에 비정질 실리콘층(60)을 적층 시킨다. 상기 실리콘층(60)을 형성시키는 방법은 공지된 플라즈마 화학증착법과 같은 방법을 사용하여 행해질 수 있다.
상기 결정화 단계(S6)에서는 상기 금속층(40) 또는 상기 산화막(50)에 존재하는 금속 입자를 촉매로 하여 비정질로 이루어진 상기 실리콘층(60)에서 결정질 실리콘(70)이 생성되도록 열처리한다. 상기 결정화 단계(S6)에서의 열처리는 RTA(Rapid Thermal Annealing) 장비를 사용하여 630℃에서 수행한다. 상기 결정화 단계(S6)에서 상기 결정화 촉진층(20)은 상기 기판(10)의 하부로부터 상기 실리콘층(60)으로의 열전달을 가속화하여 그 실리콘층(60)으로부터 결정질 실리콘(70)이 쉽게 생성될 수 있도록 하는 역할을 한다.
이와 같은 제조방법에 의해 제조된 다결정 실리콘 박막의 결정화 상태를 분석하기 위하여 광학 현미경과 라만 분광기(Raman Spectroscopy)를 사용하여 결정립의 크기를 관찰하고 최대 강도를 가지는 파수를 분석하였다.
도 6은 비정질 실리콘의 표면을 광학 현미경으로 본 사진이다. 도 7은 도 6에 도시된 비정질 실리콘의 파수를 분석한 그래프이다. 도 8은 결정질 실리콘 웨이퍼의 표면을 광학 현미경으로 본 사진이다. 도 9는 도 8에 도시된 실리콘 웨이퍼의 파수를 분석한 그래프이다. 도 10은 종래의 금속유도결정화법에 의해 제조된 다결정 실리콘 박막의 표면을 광학 현미경으로 본 사진이다. 도 11은 도 10에 도시된 다결정 실리콘 박막의 파수를 분석한 그래프이다. 도 12는 본 발명에 의해 제조된 다결정 실리콘 박막의 표면을 광학 현미경으로 본 사진이다. 도 13은 도 12에 도시된 다결정 실리콘 박막의 파수를 분석한 그래프이다.
도 6 및 도 7을 참조하면 비정질 실리콘인 상기 실리콘층(50)은 파수 480cm-1에서 최대 강도(intensity)가 나타난다. 도 8에서 가로축은 파수(cm-1)를 나타내며 진동수에 대응하는 값이다. 파수(wave number)란 원자·분자·핵 분광학에서 빛의 진동수를 빛의 속도로 나누어서 단위 거리에 있는 파동의 수를 나타내는 진동수의 단위이다. 즉, 어떤 파의 진동수는 그리스 문자 ν(뉴)로 나타내는데 이는 광속 c를 파장 λ로 나눈 값과 같다. 즉 ν〓c/λ이다. 스펙트럼의 가시광선 영역에서 전형적인 스펙트럼 선은 5.8×10-5㎝의 파장이며 5.17×1014㎐의 진동수에 해당한다. 그런데 이와 같은 진동수가 너무 큰 값을 갖기 때문에 이 숫자를 광속으로 나누어서 크기를 작게 하는 것이 편리하다. 진동수를 광속으로 나누면 ν/c인데 이는 위 식에서 1/λ이다. 파장을 m단위로 재면 1/λ는 1m 내에서 발견되는 파의 수를 나타낸다. 파수는 대개 1/m, 즉 m-1와 1/㎝, 즉 ㎝-1의 단위로 측정한다.
도 7에서 세로축은 단위 시간당 측정되는 파수의 합으로서 강도(intensity, CPS, Count Per Second)에 해당하는 값이다. 도 9, 도 11, 도 13의 가로축과 세로축의 단위는 도 7과 동일하다. 이에 반하여 정형적인 결정질 실리콘인 실리콘 웨이퍼는 도 8 및 도 9에 도시된 바와 같이 파수 520cm-1에서 최대 강도가 나타나고 있다. 도 10 및 도 11은 종래의 금속유도결정화법에 의해 제조된 다결정 실리콘 박막의 표면사진과 파수 분석 그래프를 보여주고 있다. 도 10 및 도 11을 참조하면 도 8 및 도 9에 도시된 결정질 실리콘 웨이퍼와 비교하여 유사한 파수에서 최대 강도가 나타나고 있다. 그런데, 도 10에 도시된 실리콘 박막의 표면에 대한 광학 현미경 사진은 1000배 확대된 것으로서 비교적 결정립의 크기가 작은 것을 알 수 있다.
한편, 본 발명에 의해 제조된 다결정 실리콘 박막의 광학 현미경 사진과 파수 분석 그래프가 각각 도 12와 도 13에 도시되어 있다. 도 13을 참조하면 본 발명에 의해 제조된 다결정 실리콘 박막에서 최대 강도를 나타내는 파수는 도 9에 도시된 결정질 실리콘 웨이퍼와 같이 잘 나타나고 있는 것을 알 수 있다. 또한, 도 12는 1000배 확대된 광학 현미경 사진인데, 도 12와 도 10을 비교하면, 본 발명에 의해 제조된 다결정 실리콘 박막의 결정립이 종래의 방법으로 제조된 다결정 실리콘 박막의 결정립보다 훨씬 큰 것을 알 수 있다.
이와 같은 실험결과로부터 본 발명에 따른 다결정 실리콘 박막의 제조방법이 종래의 제조방법보다 우수한 것을 알 수 있다. 또한, 본 발명에 따른 다결정 실리콘 박막의 제조방법은 종래의 제조방법보다 낮은 온도에서 결정화가 가능한 장점이 있다. 본 발명에 따른 다결정 실리콘 박막의 제조방법은 비정질 실리콘으로부터 결정질 실리콘으로 변태되는 과정에서 행해지는 열처리 과정에서 상기 결정화 촉진층이 기판의 하부로부터 비정질 실리콘층에 전달되는 열전달 효율을 촉진함으로써 결과적으로 활성화에너지를 낮추는 것과 유사한 효과를 나타낸다.
이와 같이 본 발명의 핵심적인 공정인 결정화 촉진층 형성단계가 포함된 다른 실시 예들을 아래에서 설명하기로 한다.
도 14는 본 발명의 제2실시 예에 따른 제조공정을 보여주는 도면이다. 도 15는 도 14에 도시된 제1실리콘층 형성단계 후의 단면을 보여주는 도면이다. 도 16은 도 14에 도시된 제1열처리 단계 후의 단면을 보여주는 도면이다. 도 17은 도 14에 도시된 제2실리콘층 형성단계 후의 단면을 보여주는 도면이다. 도 18은 도 14에 도시된 결정화 단계 후의 단면을 보여주는 도면이다.
도 14 내지 도 18을 참조하면, 본 발명의 제2실시 예에 따른 다결정 실리콘 박막의 제조방법은 결정화 촉진층 형성단계(S1)와, 완충층 형성단계(S2)와, 금속층 형성단계(S3)와, 산화막 형성단계(S4)와, 제1실리콘층 형성단계(S7)와, 제1열처리 단계(S8)와, 제2실리콘층 형성단계(S9)와, 결정화 단계(S10)를 포함하고 있다.
상기 결정화 촉진층 형성단계(S1)와, 상기 완충층 형성단계(S2)에, 상기 금속층 형성단계(S3)와, 상기 산화막 형성단계(S4)는 도 3을 참조하여 서술한 제1실시 예와 동일하므로 상세한 서술은 제1실시 예에 대한 서술을 참조하기로 한다.
상기 제1실리콘층 형성단계(S7)는 상기 산화막 형성단계(S4)에서 형성된 산화막(50) 위에 비정질 실리콘층을 적층하는 제1실리콘층(61)을 형성한다. 상기 제1실리콘층 형성단계(S7)는 상기 제1실시 예에서 실리콘층 형성단계(S5)와 거의 동일하므로 상세한 서술은 제1실시 예를 참조하기로 한다. 다만, 상기 제1실리콘층 형성단계(S7)에서 형성되는 비정질 실리콘층의 두께는 상대적으로 제1실시 예에 비하여 얇게 형성한다. 상기 제1실리콘층 형성단계(S7)에서 형성되는 제1실리콘층(61)은 결정화를 위한 예비적인 공정으로서 그 최종적인 결정화를 위한 핵을 형성하기 위한 것이기 때문에 제1실시예와 같은 두께로 할 필요가 없다.
상기 제1열처리 단계(S8)에서는 상기 금속층(40)으로부터 촉매 금속 원자가 상기 제1실리콘층(61)으로 이동하여 비정질 실리사이드층(65, NiSi)을 형성하도록 열처리한다. 상기 제1열처리 단계(S8)에서 행해지는 열처리는 고온 공정(furnace), 급속 열처리(RTA), 자외선(UV) 가열법 등에 의해 이루어질 수 있다. 상기 제1열처리 단계(S8)에서 형성된 실리사이드층(65)은 후술하는 결정화 단계(S10)에서 비정질 실리콘(a-Si)을 결정화하는 핵 역할을 한다.
상기 제2실리콘층 형성단계(S9)에서는 상기 실리사이드층(65) 위에 비정질 실리콘을 적층시켜 제2실리콘층(62)을 형성한다. 상기 제2실리콘층(62)을 형성시키는 방법은 공지된 플라즈마 화학증착법과 같은 방법을 사용하여 행해질 수 있다.
상기 결정화 단계(S10)에서는 상기 실리사이드층(65)의 금속 입자를 매개로 하여 비정질로 이루어진 상기 제2실리콘층(62)에서 결정질 실리콘(70)이 생성되도록 열처리한다. 상기 결정화 단계(S10)에서의 열처리는 RTA(Rapid Thermal Annealing) 장비를 사용하여 630℃에서 수행한다. 상기 결정화 단계(S10)에서 상기 결정화 촉진층(20)은 상기 기판(10)의 하부로부터 상기 제2실리콘층(62)으로의 열전달을 가속화하여 그 제2실리콘층(62)으로부터 결정질 실리콘(70)이 쉽게 생성될 수 있도록 하는 역할을 한다.
한편, 본 발명에 따른 다결정 실리콘 박막의 제조방법으로 다른 실시 예인 제3실시 예에서는 상기 제2실시 예에 따른 공정의 상기 산화막 형성단계(S4)에서 형성된 산화막 위에 적층되는 비정질 실리콘층은 비정질 실리콘게르마늄(SiGe) 또는 비정질 실리콘탄화물(SiC)으로 치환될 수 있다. 또한, 제3실시 예에서는 상기 제2실시 예에서 실시되는 제1열처리 단계(S8)과 제2실리콘층 형성단계(S9)를 생략하고, 상기 금속층 또는 상기 산화막의 금속 입자를 촉매로 하여 상기 비정질 실리콘게르마늄(SiGe) 또는 비정질 실리콘 탄화물(SiC)에서 결정질 실리콘 게르마늄(SiGe)이 또는 결정질 실리콘탄화물(SiC)생성되도록 열처리하는 결정화 단계;를 수행하는 점에서 제2실시 예와 차이가 있다.
이하에서는 본 발명에 따른 제4실시 예를 도면을 참조하면서 설명하기로 한다.
도 19는 본 발명의 제4실시 예에 따른 제조공정을 보여주는 도면이다. 도 20은 도 19에 도시된 금속층 형성단계 후의 단면을 보여주는 도면이다. 도 21은 도 19에 도시된 결정화 단계 후의 단면을 보여주는 도면이다.
도 19 내지 도 21을 참조하면, 본 발명의 제3실시 예에 따른 다결정 실리콘 박막의 제조방법은, 결정화 촉진층 형성단계(S1)와, 완충층 형성단계(S2)와, 실리콘층 형성단계(S11)와, 금속층 형성단계(S12)와, 결정화 단계(S13)를 포함하고 있다.
상기 결정화 촉진층 형성단계(S1)와, 상기 완충층 형성단계(S2)는 도 3을 참조하여 서술한 제1실시 예와 동일하므로 상세한 서술은 제1실시 예에 대한 서술을 참조하기로 한다.
상기 실리콘층 형성단계(S11)는 상기 완충층 형성단계(S2)에서 형성된 완충층(30) 위에 비정질 실리콘층(63)을 적층시킨다. 상기 실리콘층 형성단계(S11)에서 적층되는 비정질 실리콘층(63)은 상기 제2실시 예에서의 제2실리콘층(62)과 실질적으로 동일한 것이다. 다만, 상기 비정질 실리콘층(63)은 상기 제2실시 예와 달리 완충층(30) 위에 형성된다는 점만이 다를 뿐이다. 따라서, 상기 비정질 실리콘층(63)을 형성하는 방법도 상기 제2실시 예에 따른 제2실리콘층(62)의 형성방법을 채용할 수 있다.
상기 금속층 형성단계(S12)에서는 상기 실리콘층 형성단계(S11)에서 적층된 비정질 실리콘층(63) 위에 니켈(Ni)과 같은 금속층(40)을 형성한다. 상기 금속층(40)을 형성하는 방법은 상기 제1실시 예에 서술된 금속층 형성단계(S3)와 동일한 방법을 채용할 수 있다.
상기 결정화 단계(S13)에서는 상기 금속층(40)의 금속 입자를 촉매로 하여 상기 비정질 실리콘층(63)에서 결정질 실리콘(70)이 생성되도록 열처리한다. 상기 결정화 단계(S13)는 상기 제1실시 예에서 서술된 열처리와 대동소이한 열처리 과정을 거친다. 상기 결정화 단계(S13)에서 상기 결정화 촉진층(20)은 상기 기판(10)의 하부로부터 상기 실리콘층(63)으로의 열전달을 가속화하여 그 실리콘층(63)으로부터 결정질 실리콘(70)이 쉽게 생성될 수 있도록 하는 역할을 한다.
이상, 바람직한 실시 예들을 들어 본 발명에 대해 설명하였으나, 본 발명이 그러한 예들에 의해 한정되는 것은 아니며, 본 발명의 기술적 사상을 벗어나지 않는 범주 내에서 다양한 형태의 실시 예가 구체화될 수 있을 것이다.
상기의 목적을 달성하기 위해 본 발명에 따른 다결정 실리콘 박막의 제조방법은, 절연 기판상에 금속 플루오르화물(fluoride)로 이루어진 결정화 촉진층을 형성하는 결정화 촉진층 형성단계;
상기 결정화 촉진층 위에 실리콘 화합물로 이루어진 완충층을 형성하는 완충층 형성단계;
상기 완충층 위에 금속층을 형성시키는 금속층 형성단계;
상기 금속층을 열처리하여 그 금속층의 표면에 금속 산화막을 형성하거나, 상기 금속층 위에 금속 산화막을 증착하여 금속 산화막을 형성하는 산화막 형성단계;
상기 산화막 형성단계에서 형성된 산화막 위에 비정질 실리콘층을 적층 시키는 실리콘층 형성단계; 및
상기 금속층 또는 상기 산화막의 금속 입자를 촉매로 하여 상기 비정질 실리콘층에서 결정질 실리콘이 생성되도록 열처리하는 결정화 단계;를 포함하는 점에 특징이 있다.
상기 결정화 촉진층은 칼슘 플루오르화물(CaF2), 마그네슘 플루오르화물(MgF2), 란탄 플루오르화물(LaF3), 리튬 플루오르화물(LiF) 중 어느 하나로 이루어지며,
상기 완충층은 실리콘 산화물(SiO2) 또는 실리콘 질화물(Si3N4)로 이루어진 것이 바람직하다.
상기 결정화 촉진층 및 상기 완충층의 두께는 각각 5Å 내지 20000Å 이며,
상기 금속층의 두께는 5Å 내지 1500Å 이며,
상기 산화막의 두께는 1Å 내지 300Å 이며,
상기 산화막 형성단계에서 상기 금속층을 열처리하여 그 금속층의 표면에 금속 산화막을 형성하는 경우의 열처리 온도는 100℃ 내지 1000℃인 것이 바람직하다.
상기 금속층 형성단계 후에 상기 금속층의 일부분을 사진 식각 방법으로 제거하는 패터닝 단계; 를 포함하며,
상기 패터닝 단계를 거친 금속층을 열처리하여 그 금속층의 표면에 금속 산화막을 형성하거나, 상기 금속층 위에 금속 산화막을 증착하여 금속 산화막을 형성하는 산화막 형성단계;를 수행할 수 있다.
한편, 상기의 목적을 달성하기 위해 본 발명에 따른 다른 다결정 실리콘 박막의 제조방법은, 절연 기판상에 금속 플루오르화물(fluoride)로 이루어진 결정화 촉진층을 형성하는 결정화 촉진층 형성단계;
상기 결정화 촉진층 위에 실리콘 화합물로 이루어진 완충층을 형성하는 완충층 형성단계;
상기 완충층 위에 금속층을 형성시키는 금속층 형성단계;
상기 금속층을 열처리하여 그 금속층의 표면에 금속 산화막을 형성하거나, 상기 금속층 위에 금속 산화막을 증착하여 금속 산화막을 형성하는 산화막 형성단계;
상기 산화막 형성단계에서 형성된 산화막 위에 비정질 실리콘층을 적층하는 제1실리콘층 형성단계;
상기 금속층으로부터 촉매 금속 원자가 상기 제1실리콘층으로 이동하여 실리사이드층을 형성하도록 열처리하는 제1열처리 단계;
상기 실리사이드층 위에 비정질 실리콘층을 적층 시키는 제2실리콘층 형성단계; 및
상기 실리사이드층의 입자를 매개로 하여 상기 비정질 실리콘층에서 결정질 실리콘이 생성되도록 열처리하는 결정화 단계;를 포함하는 점에 특징이 있다.
한편, 상기의 목적을 달성하기 위해 본 발명에 따른 다른 다결정 실리콘 박막의 제조방법은, 절연 기판상에 금속 플루오르화물(fluoride)로 이루어진 결정화 촉진층을 형성하는 결정화 촉진층 형성단계;
상기 결정화 촉진층 위에 실리콘 화합물로 이루어진 완충층을 형성하는 완충층 형성단계;
상기 완충층 위에 금속층을 형성시키는 금속층 형성단계;
상기 금속층을 열처리하여 그 금속층의 표면에 금속 산화막을 형성하거나, 상기 금속층 위에 금속 산화막을 증착하여 금속 산화막을 형성하는 산화막 형성단계;
상기 산화막 형성단계에서 형성된 산화막 위에 비정질 실리콘게르마늄(SiGe) 또는 비정질 실리콘탄화물(SiC)을 적층하는 제1실리콘층 형성단계;
상기 금속층 또는 상기 산화막의 금속 입자를 촉매로 하여 상기 비정질 실리콘게르마늄(SiGe) 또는 비정질 실리콘 탄화물(SiC)에서 결정질 실리콘 게르마늄(SiGe)이 또는 결정질 실리콘탄화물(SiC)생성되도록 열처리하는 결정화 단계;를 포함하는 점에 특징이 있다.
한편, 상기의 목적을 달성하기 위해 본 발명에 따른 다른 다결정 실리콘 박막의 제조방법은, 절연 기판상에 금속 플루오르화물(fluoride)로 이루어진 결정화 촉진층을 형성하는 결정화 촉진층 형성단계;
상기 결정화 촉진층 위에 실리콘 화합물로 이루어진 완충층을 형성하는 완충층 형성단계;
상기 완충층 위에 비정질 실리콘층을 적층시키는 실리콘층 형성단계; 및
상기 실리콘층 형성단계에서 적층된 비정질 실리콘층 위에 금속층을 형성하는 금속층 형성단계; 및
상기 금속층의 금속 입자를 촉매로 하여 상기 비정질 실리콘층에서 결정질 실리콘이 생성되도록 열처리하는 결정화 단계;를 포함하는 점에 특징이 있다.

Claims (7)

  1. 절연 기판상에 금속 플루오르화물(fluoride)로 이루어진 결정화 촉진층을 형성하는 결정화 촉진층 형성단계;
    상기 결정화 촉진층 위에 실리콘 화합물로 이루어진 완충층을 형성하는 완충층 형성단계;
    상기 완충층 위에 금속층을 형성시키는 금속층 형성단계;
    상기 금속층을 열처리하여 그 금속층의 표면에 금속 산화막을 형성하거나, 상기 금속층 위에 금속 산화막을 증착하여 금속 산화막을 형성하는 산화막 형성단계;
    상기 산화막 형성단계에서 형성된 산화막 위에 비정질 실리콘층을 적층시키는 실리콘층 형성단계; 및
    상기 금속층 또는 상기 산화막의 금속 입자를 촉매로 하여 상기 비정질 실리콘층에서 결정질 실리콘이 생성되도록 열처리하는 결정화 단계;를 포함하는 것을 특징으로 하는 다결정 실리콘 박막의 제조방법.
  2. 제1항에 있어서,
    상기 결정화 촉진층은 칼슘 플루오르화물(CaF2), 마그네슘 플루오르화물(MgF2), 란탄 플루오르화물(LaF3), 리튬 플루오르화물(LiF) 중 어느 하나로 이루어지며,
    상기 완충층은 실리콘 산화물(SiO2) 또는 실리콘 질화물(Si3N4)로 이루어진 것을 특징으로 하는 다결정 실리콘 박막의 제조방법.
  3. 제1항에 있어서,
    상기 결정화 촉진층 및 상기 완충층의 두께는 각각 5Å 내지 20000Å 이며,
    상기 금속층의 두께는 5Å 내지 1500Å 이며,
    상기 산화막의 두께는 1Å 내지 300Å 이며,
    상기 산화막 형성단계에서 상기 금속층을 열처리하여 그 금속층의 표면에 금속 산화막을 형성하는 경우의 열처리 온도는 100℃ 내지 1000℃인 것을 특징으로 하는 다결정 실리콘 박막의 제조방법.
  4. 제1항에 있어서,
    상기 금속층 형성단계 후에 상기 금속층의 일부분을 사진 식각 방법으로 제거하는 패터닝 단계; 를 포함하며,
    상기 패터닝 단계를 거친 금속층을 열처리하여 그 금속층의 표면에 금속 산화막을 형성하거나, 상기 금속층 위에 금속 산화막을 증착하여 금속 산화막을 형성하는 산화막 형성단계;를 수행하는 것을 특징으로 하는 다결정 실리콘 박막의 제조방법.
  5. 절연 기판상에 금속 플루오르화물(fluoride)로 이루어진 결정화 촉진층을 형성하는 결정화 촉진층 형성단계;
    상기 결정화 촉진층 위에 실리콘 화합물로 이루어진 완충층을 형성하는 완충층 형성단계;
    상기 완충층 위에 금속층을 형성시키는 금속층 형성단계;
    상기 금속층을 열처리하여 그 금속층의 표면에 금속 산화막을 형성하거나, 상기 금속층 위에 금속 산화막을 증착하여 금속 산화막을 형성하는 산화막 형성단계;
    상기 산화막 형성단계에서 형성된 산화막 위에 비정질 실리콘층을 적층하는 제1실리콘층 형성단계;
    상기 금속층으로부터 촉매 금속 원자가 상기 제1실리콘층으로 이동하여 실리사이드층을 형성하도록 열처리하는 제1열처리 단계;
    상기 실리사이드층 위에 비정질 실리콘층을 적층시키는 제2실리콘층 형성단계; 및
    상기 실리사이드층의 입자를 매개로 하여 상기 비정질 실리콘층에서 결정질 실리콘이 생성되도록 열처리하는 결정화 단계;를 포함하는 것을 특징으로 하는 다결정 실리콘 박막의 제조방법.
  6. 절연 기판상에 금속 플루오르화물(fluoride)로 이루어진 결정화 촉진층을 형성하는 결정화 촉진층 형성단계;
    상기 결정화 촉진층 위에 실리콘 화합물로 이루어진 완충층을 형성하는 완충층 형성단계;
    상기 완충층 위에 금속층을 형성시키는 금속층 형성단계;
    상기 금속층을 열처리하여 그 금속층의 표면에 금속 산화막을 형성하거나, 상기 금속층 위에 금속 산화막을 증착하여 금속 산화막을 형성하는 산화막 형성단계;
    상기 산화막 형성단계에서 형성된 산화막 위에 비정질 실리콘게르마늄(SiGe) 또는 비정질 실리콘탄화물(SiC)을 적층하는 제1실리콘층 형성단계;
    상기 금속층 또는 상기 산화막의 금속 입자를 촉매로 하여 상기 비정질 실리콘게르마늄(SiGe) 또는 비정질 실리콘 탄화물(SiC)에서 결정질 실리콘 게르마늄(SiGe)이 또는 결정질 실리콘탄화물(SiC)생성되도록 열처리하는 결정화 단계;를 포함하는 것을 특징으로 하는 다결정 실리콘 박막의 제조방법.
  7. 절연 기판상에 금속 플루오르화물(fluoride)로 이루어진 결정화 촉진층을 형성하는 결정화 촉진층 형성단계;
    상기 결정화 촉진층 위에 실리콘 화합물로 이루어진 완충층을 형성하는 완충층 형성단계;
    상기 완충층 위에 비정질 실리콘층을 적층시키는 실리콘층 형성단계; 및
    상기 실리콘층 형성단계에서 적층된 비정질 실리콘층 위에 금속층을 형성하는 금속층 형성단계; 및
    상기 금속층의 금속 입자를 촉매로 하여 상기 비정질 실리콘층에서 결정질 실리콘이 생성되도록 열처리하는 결정화 단계;를 포함하는 것을 특징으로 하는 다결정 실리콘 박막의 제조방법.
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