WO2010134691A2 - 다결정 실리콘 박막의 제조방법 - Google Patents

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    • H01L21/02672—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using crystallisation enhancing elements

Definitions

  • the present invention relates to a method for producing a polycrystalline silicon thin film for use in a solar cell, and more particularly, to a method for effectively producing a polycrystalline silicon thin film by a metal induction crystallization method.
  • the process that requires high temperature heat treatment in the production of poly-Si is a crystallization heat treatment (Crystallization) that converts an amorphous silicon (a-Si) thin film to a crystalline silicon thin film and an activation heat treatment (Dopant) that is electrically activated after doping Activation).
  • Crystallization that converts an amorphous silicon (a-Si) thin film to a crystalline silicon thin film
  • Dopant activation heat treatment
  • LTPS Low Temperature poly-Si
  • Representative methods for forming a polycrystalline silicon thin film include solid phase crystallization (SPC), excimer laser annealing (ELA), and metal induced crystallization (MIC).
  • Solid Phase Crystallization is the most direct and long used method of obtaining polycrystalline silicon (poly-Si) thin films from amorphous silicon (a-Si).
  • SPC is a method of obtaining a polycrystalline silicon thin film having a grain size of about several micro by heat-treating the amorphous silicon thin film at a temperature of 600 °C or more for several tens of hours.
  • the polycrystalline silicon thin film obtained by this method has a disadvantage in that it is difficult to use a glass substrate because of high defect density in crystal grains and a high heat treatment temperature, and a long process time due to long heat treatment.
  • Excimer Laser Annealing is a method of instantaneously irradiating an excimer laser to a amorphous silicon thin film for nanoseconds to melt and recrystallize the amorphous silicon thin film without damaging the glass substrate.
  • ELA is known to have significant problems in mass production processes.
  • ELA has a very non-uniform grain structure of polycrystalline silicon (poly-Si) thin film according to the laser irradiation amount.
  • ELA has a problem that it is difficult to manufacture a uniform crystalline silicon thin film because of the narrow process range.
  • the surface of the polycrystalline silicon thin film is rough, which adversely affects the characteristics of the device. This problem is more serious in the application of organic light emitting diodes (OLEDs) in which the uniformity of thin film transistors (TFTs) is important.
  • OLEDs organic light emitting diodes
  • MIC Metal Induced Crystallization
  • MIC is a method of inducing crystallization of silicon by applying a metal catalyst to amorphous silicon by sputtering or spin coating, followed by heat treatment at low temperature.
  • the metal catalyst various metals such as nickel (Ni), copper (Cu), aluminum (Al), and palladium (Pd) may be used.
  • nickel (Ni) is used as a metal catalyst in MIC, in which reaction control is easy and large grains are obtained.
  • MIC can be crystallized at a lower temperature of less than 450 ° C., but there are significant problems in the actual production process. This problem is that a significant amount of metal diffused in the active region in the TFT causes typical metal contamination, increasing leakage current, one of the TFT characteristics.
  • LTPS low temperature poly-silicon
  • amorphous silicon thin film transistor liquid crystal displays a-si TFT LCDs
  • AMOLEDs active organic light emitting diodes
  • the method of manufacturing polycrystalline silicon is also important in that active organic light emitting diodes (AMOLEDs) will compete with crystalline wafer forms in solar cells. Therefore, the production cost and market competitiveness of the product are stable and polycrystalline at a lower price than the amorphous silicon thin film transistor liquid crystal display (a-si TFT LCD) and the crystalline wafer type solar cell where the production technology is stabilized. It depends on whether you can make silicon.
  • FIG. 1 schematically shows a manufacturing process for obtaining a polycrystalline silicon thin film from amorphous silicon by a metal induction crystallization method.
  • a buffer layer 2 made of silicon oxide (SiO 2 ) is formed on a substrate 1 such as glass, and an amorphous silicon layer 3 is formed on the buffer layer 2 by plasma chemical vapor deposition (PECVD).
  • PECVD plasma chemical vapor deposition
  • RTA Rapid Thermal Annealing
  • An object of the present invention is to solve the above problems, in the method of manufacturing a polycrystalline silicon thin film using the metal induction crystallization method, precisely control the amount of catalyst metal and enable crystallization at low temperature By providing an efficient method for producing a polycrystalline silicon thin film.
  • a method of manufacturing a polycrystalline silicon thin film according to the present invention includes: forming a metal layer on an insulating substrate;
  • the method for producing a polycrystalline silicon thin film according to the present invention is effective to produce an effective polycrystalline silicon crystallized thin film by precisely controlling the amount of a metal catalyst diffused into the amorphous silicon layer and acting as a nucleus of silicon crystallization in the amorphous silicon layer.
  • the manufacturing method of the polycrystalline silicon thin film according to the present invention has an advantage that can be crystallized at a lower temperature than the conventional manufacturing method.
  • FIG. 1 is a view for explaining a conventional method for producing a polycrystalline silicon thin film by a metal induction crystallization method.
  • FIG. 2 is a view showing a manufacturing process according to a preferred embodiment of the invention.
  • FIG. 3 is a cross-sectional view after the first silicon layer forming step illustrated in FIG. 2.
  • FIG. 4 is a view showing a cross section after the overcatalyst collection layer forming step shown in FIG.
  • FIG. 5 is a view illustrating a cross section after an etching step illustrated in FIG. 2.
  • FIG. 6 is a view illustrating a cross section after the second silicon layer forming step illustrated in FIG. 2.
  • FIG. 7 is a cross-sectional view schematically showing the formation of polycrystalline silicon on a substrate after the crystallization step shown in FIG. 2.
  • FIG. 9 is a graph analyzing the wave number of the amorphous silicon illustrated in FIG. 8.
  • FIG. 10 is a photograph of the surface of a crystalline silicon wafer viewed with an optical microscope.
  • FIG. 11 is a graph analyzing the wave number of the silicon wafer illustrated in FIG. 10.
  • FIG. 12 is a photograph of a surface of a polycrystalline silicon thin film manufactured by a conventional metal induction crystallization method viewed with an optical microscope.
  • FIG. 13 is a graph analyzing the wave number of the polycrystalline silicon thin film illustrated in FIG. 12.
  • FIG. 15 is a graph analyzing the wave number of the polycrystalline silicon thin film illustrated in FIG. 14.
  • FIG. 2 is a view showing a manufacturing process according to a preferred embodiment of the invention.
  • 3 is a cross-sectional view after the first silicon layer forming step illustrated in FIG. 2.
  • 4 is a view showing a cross section after the overcatalyst collection layer forming step shown in FIG.
  • FIG. 5 is a view illustrating a cross section after an etching step illustrated in FIG. 2.
  • FIG. 6 is a view illustrating a cross section after the second silicon layer forming step illustrated in FIG. 2.
  • a method of manufacturing a polycrystalline silicon thin film according to a preferred embodiment of the present invention includes a metal layer forming step S1, an oxide film forming step S2, and patterning.
  • Step S3 the first silicon layer forming step S4, the excess catalyst trapping layer forming step S5, the first heat treatment step S6, the etching step S7, and the second silicon layer forming step (S8) and the crystallization step (S9).
  • a metal layer 30 such as nickel (Ni) is formed on an insulating substrate 10 such as glass.
  • the substrate 10 includes a buffer layer 20 made of a material such as silicon oxide (SiO 2 ).
  • the buffer layer 20 is provided to serve as an insulation function.
  • the buffer layer 20 may include the first silicon layer 40 or the second silicon, which will be described later from the substrate 10 in the oxide film forming step S2 or the first heat treatment step S6 or the crystallization step S9.
  • the impurity is diffused in the layer 60 to prevent the impurity from contaminating the first silicon layer 40 or the second silicon layer 60.
  • the metal layer 30 may be performed by a known method such as sputtering or plasma chemical vapor deposition (PECVD).
  • the thickness of the said metal layer 30 is 5 kPa-1500 kPa. If the thickness of the metal layer 30 is less than 5 ⁇ , the thickness of the metal layer 30 is so thin that process reproducibility deteriorates, and the uniformity of the metal layer 30 deteriorates when the metal layer 30 is deposited in a large area. have. On the other hand, when the thickness of the metal layer 30 exceeds 1500 kPa, too much metal penetrates into the second silicon layer 60, which will be described later, so that a problem of metal contamination occurs. There is a problem of degrading the characteristics of a device containing silicon.
  • the metal layer 30 is heat-treated in an atmosphere of vacuum, air oxygen, or nitrogen to form a metal oxide film such as nickel oxide (NiO or Ni 2 O 3 ) on the surface of the metal layer 30. 35, or a metal oxide film 35 is deposited on the metal layer 30 to form a metal oxide film 35.
  • the heat treatment temperature for forming the oxide film 35 is preferably 400 °C to 1000 °C. When the heat treatment temperature of the oxide film 35 forming step is less than 400 °C, there is a problem that the oxide of nickel (Ni) is not formed well.
  • the heat treatment method of the oxide film forming step (S2) may be a high temperature process (furnace), metal heat treatment (RTA), ultraviolet (UV) heating method and the like.
  • the oxide film 35 serves to lower the activation energy during diffusion of the catalyst metal in the process of forming the silicide layer 55 in the first heat treatment step S6 described later. It is preferable that the thickness of the said oxide film 35 is 1 kPa-300 kPa. If the thickness of the oxide film 35 is less than 1 mm, the oxide film 35 may be too thin to perform its function. On the other hand, when the thickness of the oxide film 35 exceeds 50 kPa, there is a problem that it is difficult to penetrate the catalyst metal from the metal layer 30.
  • the patterning step S3 After the oxide film forming step S2, a portion of the oxide film 35 is removed by photolithography to pattern the metal layer 30 to be exposed. If necessary, the patterning step S3 may be omitted.
  • the patterning step S3 is to uniformly distribute the growth nuclei of the crystalline silicon.
  • an amorphous first silicon layer 40 is formed on the oxide film 35 using a known means such as plasma chemical vapor deposition. It is preferable that the thickness of the said 1st silicon layer 40 is 5 kPa-1500 kPa. If the thickness of the first silicon layer 40 is less than 5 ⁇ , the thickness of the first silicon layer 40 is so thin that the process reproducibility deteriorates and the uniformity of the first silicon layer 40 when deposited in a large area. There is a problem of poor uniformity. On the other hand, when the thickness of the first silicon layer 40 exceeds 1500 ⁇ , the chemical bonding that is not necessary for the first silicon layer 40 to form the silicide layer 55 in combination with the metal layer 30 There is a problem that is generated.
  • the ratio of the thickness of the metal layer 30 and the thickness of the first silicon layer 40 is preferably 1: 0.5 to 1: 6.
  • the ratio of the thickness of the metal layer 30 and the thickness of the first silicon layer 40 is out of the above range, there is a problem in that chemical bonds are not generated to form the silicide layer 55 as described above. In other words, a chemical bond of a composition other than the silicide composition required for metal inductive bonds is formed, which hinders inductive crystallization.
  • a silicon nitride layer 50 (SiN) is formed on the first silicon layer 40.
  • the silicon nitride particles are deposited on the first silicon layer 40 by a known means such as plasma chemical vapor deposition. It is preferable to form the thickness of the silicon nitride layer 50 to 100 kPa or more. When the thickness of the silicon nitride layer 50 is less than 100 GPa, the thickness of the silicon nitride layer 50 is too thin in the process so that the silicon nitride layer 50 is not uniformly formed in a large area. There is a problem that does not work properly.
  • the first heat treatment step S6 catalytic metal atoms such as nickel (Ni) move from the metal layer 30 to the first silicon layer 40 by passing through the oxide layer 35 to form a silicide layer 55 (NiSi). Heat treatment is performed to form The heat treatment performed in the first heat treatment step S6 may be performed by a high temperature furnace, rapid heat treatment (RTA), ultraviolet (UV) heating, or the like.
  • the silicide layer 55 formed in the first heat treatment step S6 serves as a nucleus for crystallizing amorphous silicon (A-Si) in the crystallization step S9 described later.
  • the silicon nitride layer 50 stacked in the excess catalyst capture layer forming step S5 is removed. Since the method of removing the silicon nitride layer 50 may be performed using a known etching method, a detailed description thereof will be omitted.
  • the second silicon layer 60 is formed by stacking amorphous silicon on the silicide layer 55.
  • the method of forming the second silicon layer 60 may be performed using a method such as a known plasma chemical vapor deposition method.
  • heat treatment is performed such that crystalline silicon 70 is generated in the second silicon layer 60 made of amorphous metal through the metal particles of the silicide layer 55.
  • the heat treatment in the crystallization step (S9) is carried out at 630 °C using RTA (Rapid Thermal Annealing) equipment.
  • the size of the crystal grains was observed by using an optical microscope and Raman Spectroscopy, and the wave number having the maximum intensity was analyzed.
  • FIG. 8 is a photograph of the surface of amorphous silicon as viewed under an optical microscope.
  • FIG. 9 is a graph analyzing the wave number of the amorphous silicon illustrated in FIG. 8.
  • 10 is a photograph of the surface of a crystalline silicon wafer viewed with an optical microscope.
  • FIG. 11 is a graph analyzing the wave number of the silicon wafer illustrated in FIG. 10.
  • 12 is a photograph of a surface of a polycrystalline silicon thin film manufactured by a conventional metal induction crystallization method viewed with an optical microscope.
  • FIG. 13 is a graph analyzing the wave number of the polycrystalline silicon thin film illustrated in FIG. 12.
  • 14 is a photograph of the surface of the polycrystalline silicon thin film prepared according to the present invention under an optical microscope.
  • FIG. 15 is a graph analyzing the wave number of the polycrystalline silicon thin film illustrated in FIG. 14.
  • the second silicon layer 60 which is amorphous silicon, exhibits maximum intensity at a wavenumber of 480 cm ⁇ 1 .
  • the horizontal axis represents a wave number (cm ⁇ 1 ) and corresponds to a frequency.
  • a wave number is a unit of frequency that represents the number of waves in a unit distance by dividing the frequency of light by the speed of light in atomic, molecular, and nuclear spectroscopy.
  • the frequency of a wave is represented by the Greek letter ⁇ (nu), which is equal to the luminous flux c divided by the wavelength ⁇ . That is, ⁇ c / ⁇ .
  • a typical spectral line is a wavelength of 5.8 ⁇ 10 ⁇ 5 cm and corresponds to a frequency of 5.17 ⁇ 10 14 kHz.
  • the frequency divided by the speed of light is ⁇ / c, which is 1 / ⁇ in the above equation.
  • 1 / ⁇ represents the number of waves found within 1m.
  • the wavenumber is usually measured in units of 1 / m, i.e. m- 1 and 1 / cm, i.e. cm- 1 .
  • the vertical axis is a sum of waves measured per unit time and corresponds to intensity (CPS, Count Per Second).
  • the units of the horizontal axis and the vertical axis of FIGS. 11, 13, and 15 are the same as those of FIG. 9.
  • silicon wafers which are typical crystalline silicon, exhibit maximum strength at a wavenumber of 520 cm ⁇ 1 , as shown in FIGS. 10 and 11.
  • 12 and 13 show surface photographs and wave number analysis graphs of a polycrystalline silicon thin film manufactured by a conventional metal induction crystallization method. 12 and 13, the maximum strength is shown at a similar frequency compared to the crystalline silicon wafers shown in FIGS. 10 and 11.
  • the optical micrograph of the surface of the silicon thin film shown in FIG. 12 is enlarged by 1000 times and the size of the crystal grains is relatively small.
  • FIGS. 14 and 15 optical micrographs and wave number analysis graphs of the polycrystalline silicon thin film manufactured by the present invention are shown in FIGS. 14 and 15, respectively.
  • FIG. 15 it can be seen that the wave number representing the maximum strength in the polycrystalline silicon thin film manufactured by the present invention is well represented as in the crystalline silicon wafer shown in FIG. 11.
  • Figure 14 is an optical micrograph 1000 times magnified, compared with Figure 14 and Figure 12, the crystal grains of the polycrystalline silicon thin film produced by the present invention is much larger than the grains of the polycrystalline silicon thin film prepared by the conventional method Able to know. From the experimental results, it can be seen that the manufacturing method of the polycrystalline silicon thin film according to the present invention is superior to the conventional manufacturing method.
  • the manufacturing method of the polycrystalline silicon thin film according to the present invention has the advantage that it can be crystallized at a lower temperature than the conventional manufacturing method.
  • the method for producing a polycrystalline silicon thin film according to the present invention by precisely controlling the amount of the catalyst metal in advance by disposing the catalyst metal, which is a nucleus of the reaction that is transformed from amorphous silicon into crystalline silicon, under the amorphous silicon layer, it is then diffused into the amorphous silicon layer. By doing so, there is an advantage of preventing the inflow of impurities and lowering the activation energy.
  • the first silicon layer forming step is performed after the patterning step of removing a portion of the oxide film by a photolithography method to pattern the metal layer to be exposed after the oxide film forming step, but the patterning step is necessary. May be omitted.
  • forming a first silicon layer for laminating amorphous silicon on an insulating substrate An oxide film forming step of forming a metal oxide film on the amorphous silicon in a state in which a metal and an oxide of the metal are mixed; A second silicon layer forming step of depositing amorphous silicon on the oxide film; And a crystallization step of heat treating the amorphous silicon of the first silicon layer to crystalline silicon using the metal particles of the oxide film as a catalyst. That is, unlike the preferred embodiment of the present invention, the oxide film is formed without forming a metal layer on the substrate, and then the same process as the preferred embodiment of the present invention is performed.
  • a method of manufacturing a polycrystalline silicon thin film according to the present invention includes: forming a metal layer on an insulating substrate;
  • the substrate includes a buffer layer made of SiO 2 between the metal layer and the metal layer.
  • An etching step of etching and removing the silicon nitride layer after the first heat treatment step It is preferable to further include.
  • the thickness of the metal layer is 5 kPa to 1500 kPa
  • the thickness of the oxide film is 1 kPa to 300 kPa
  • the thickness of the first silicon layer is 5 kPa to 1500 kPa
  • the ratio of the thickness of the metal layer and the thickness of the first silicon layer is 1: It is preferable that it is 0.5-1: 6.
  • the heat treatment temperature in the oxide film forming step is 400 °C to 1000 °C
  • the heat treatment temperature in the first heat treatment step is preferably 300 °C to 1000 °C.
  • the oxide film forming step it is preferable to perform the first silicon layer forming step after the patterning step of removing a portion of the oxide film by a photolithography method to pattern the metal layer.

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Abstract

본 발명에 따른 다결정 실리콘 박막의 제조방법은, 절연 기판상에 금속층을 형성시키는 금속층 형성단계; 상기 금속층 형성단계에서 형성된 금속층 위에 실리콘층을 적층하는 제1실리콘층 형성단계; 상기 금속층으로부터 촉매 금속 원자가 상기 실리콘층으로 이동하여 실리사이드층을 형성하도록 열처리하는 제1열처리 단계; 상기 실리사이드층 위에 비정질 실리콘층을 적층시키는 제2실리콘층 형성단계; 및 상기 실리사이드층의 입자를 매개로 하여 상기 비정질 실리콘층에서 결정질 실리콘이 생성되도록 열처리하는 결정화 단계;를 포함하는 것을 특징으로 한다.(대표도 : 도 2)

Description

다결정 실리콘 박막의 제조방법
본 발명은 태양전지 등에 사용되는 다결정 실리콘 박막을 제조하는 방법에 관한 것으로서, 더 구체적으로는 비정질 실리콘의 박막을 금속유도결정화법에 의해 효과적으로 다결정 실리콘 박막을 제조하는 방법에 관한 것이다.
일반적으로, 다결정 실리콘(poly-Si)의 제조에서 일어나는 대부분의 문제점은 고온에서 취약한 유리 기판의 사용으로 인해 공정 온도를 비정질 실리콘(a-Si) 박막이 결정화되는 온도로 충분히 올릴 수 없는 것이다.
다결정 실리콘(poly-Si)의 제조에서 고온의 열처리가 필요한 공정은 비정질 실리콘(a-Si) 박막을 결정질 실리콘 박막으로 바꾸는 결정화 열처리(Crystallization)와 도핑(Doping) 후 전기적으로 활성화시키는 활성화 열처리(Dopant Activation) 등이다.
현재, 유리 기판이 허용하는 저온의 온도에서, 빠른 시간 내에 다결정 실리콘 박막을 형성하는 다양한 공정(LTPS:Low Temperature poly-Si)이 제안되고 있다. 다결정 실리콘 박막을 형성하는 대표적인 방법은 고상결정화법(SPC, Solid Phase Crystallization), 엑시머 레이저 순간 조사법(ELA, Excimer Laser Annealing), 금속유도 결정화법(MIC, Metal Induced Crystallization) 등이다.
SPC(Solid Phase Crystallization)는, 비정질 실리콘(a-Si)으로부터 다결정 실리콘(poly-Si) 박막을 얻는 가장 직접적이고도 오래 사용된 방법이다. SPC는 비정질 실리콘 박막을 600℃ 이상의 온도에서 수십 시간 동안 열처리하여 결정립의 크기가 수 마이크로 내외인 다결정 실리콘 박막을 얻는 방법이다. 이 방법으로 얻어진 다결정 실리콘 박막은 결정립 내의 결함밀도가 높고, 열처리 온도가 높기 때문에 유리 기판을 사용하기 어려우며, 장시간의 열처리로 인해 공정시간이 긴 단점이 있다.
ELA(Excimer Laser Annealing)는 비정질 실리콘 박막에 나노초(nano-second) 동안 엑시머 레이저를 순간 조사하여, 유리 기판의 손상 없이 비정질 실리콘 박막을 용융 및 재결정시키는 방법이다.
그러나, ELA는 양산 공정에서 상당한 문제점이 있는 것으로 알려져 있다. ELA는 레이저 조사량에 따른 다결정 실리콘(poly-Si) 박막의 그레인 구조가 매우 불균일하다. ELA는 공정 범위가 좁아 균일한 결정질 실리콘 박막의 제조가 어려운 문제점이 있다. 또한, 다결정 실리콘 박막의 표면이 거칠어 소자의 특성에 나쁜 영향을 주게 된다. 이러한 문제점은 박막트랜지스터(Thin Film Transistor, TFT)의 균일도가 중요한 유기발광다이오드(Organic Light Emitting Diode, OLED)의 응용에 있어서는 더욱 심각한 것이다.
이러한 문제점을 극복하기 위해 제시된 방법이 금속유도결정화법(MIC, Metal Induced Crystallization)이다. MIC는 비정질 실리콘에 금속 촉매를 스퍼터링이나 스핀 코팅의 방법으로 도포한 후에 낮은 온도에서 열처리하여 실리콘의 결정화를 유도하는 방법이다. 금속 촉매로 니켈(Ni), 구리(Cu), 알루미늄(Al), 팔라듐(Pd) 등의 다양한 금속이 사용 가능하다. 일반적으로 MIC에는 반응 제어가 쉽고 큰 그레인이 얻어지는 니켈(Ni)이 금속 촉매로 사용되고 있다. MIC는 450℃ 미만의 낮은 온도에서 결정화가 가능하나 실제 양산공정에 적용하기에는 상당한 문제점이 있다. 이 문제점은 TFT내 활성화 영역에 확산되는 상당한 양의 금속은 전형적인 금속 오염을 일으켜 TFT 특성 중 하나인 누설전류 증가시키게 된다.
저온 다결정 실리콘(Low temperature poly-Si, LTPS)의 개발은 액정디스플레이장치에 적용할 목적으로 수행되었으나, 최근 능동형 유기발광다이오드(AMOLED : Active Matrix Organic Light Emitting Diode)와 박막형 다결정 실리콘 태양전지의 등장과 더불어 개발의 필요성이 더 높아지고 있다.
저렴하고 높은 생산성을 갖는 다결정 실리콘(poly-Si)의 제조방법은, 향후 시장에서 능동형 유기발광다이오드(AMOLED)가 많은 디스플레이 제품군에서 비정질 실리콘 박막트랜지스터 액정표시장치(a-si TFT LCD)와 경쟁할 것이라는 점에서 중요하다. 다결정 실리콘의 제조방법은, 능동형 유기발광다이오드(AMOLED)가 태양전지(solar Cell)에서 결정질 웨이퍼(Wafer) 형태와 경쟁할 것이라는 점에서도 중요하다. 따라서, 제품의 생산 원가 및 시장 경쟁력은, 생산 기술이 안정화 단계에 접어든 비정질 실리콘 박막트랜지스터 액정표시장치(a-si TFT LCD) 및 결정질 웨이퍼 형태의 태양전지와 비교하여 얼마나 싼 가격에 안정적으로 다결정 실리콘을 제조할 수 있느냐에 달려있다.
도 1에는 금속유도결정화법에 의해 비정질 실리콘으로부터 다결정 실리콘 박막을 얻는 제조공정이 도식적으로 도시되어 있다. 도 1을 참조하면 종래의 공정에서는 유리와 같은 기판(1)에 실리콘 산화물(SiO2)로 이루어진 완충층(2)을 형성하고 그 완충층(2)에 비정질 실리콘층(3)을 플라즈마 화학증착법(PECVD, Plasma Enhanced Chemical Vapor Deposition)으로 형성한 다음, 비정질 실리콘층(3)에 니켈(Ni)과 같은 금속을 스퍼터링(sputtering)하여 도포한 후에 약 700℃ 정도로 RTA(Rapid Thermal Annealing) 방식으로 열처리하여 비정질 실리콘층(3)으로부터 결정질 실리콘(4)이 형성되도록 한다. 그런데, 종래의 방식에 의하면 비정질 실리콘층(3)의 상부에 도포되는 금속의 양을 정밀하게 제어하기 어렵기 때문에 과잉으로 도포된 금속을 제거하여 주어야 하는 등의 불편한 문제점이 있다. 이러한 공정은 제조비용을 상승시킬 뿐 아니라 결정화된 실리콘의 품질에 나쁜 영향을 미친다.
본 발명의 목적은 상기와 같은 문제점을 해소하기 위해 안출된 것으로서, 금속유도결정화법을 사용하여 다결정 실리콘 박막을 제조하는 방법에 있어서, 촉매금속의 양을 정밀하게 제어하고 낮은 온도에서 결정화가 가능하게 함으로써 효율적인 다결정 실리콘 박막의 제조방법을 제공함에 있다.
상기의 목적을 달성하기 위해 본 발명에 따른 다결정 실리콘 박막의 제조방법은, 절연 기판상에 금속층을 형성시키는 금속층 형성단계;
상기 금속층을 열처리하여 그 금속층의 표면에 금속 산화막을 형성하거나, 상기 금속층 위에 금속 산화막을 증착하여 금속 산화막을 형성하는 산화막 형성단계;
상기 산화막 형성단계에서 형성된 상기 금속 산화막 위에 실리콘층을 적층하는 제1실리콘층 형성단계;
상기 금속층으로부터 촉매 금속 원자가 상기 제1실리콘층으로 이동하여 실리사이드층을 형성하도록 열처리하는 제1열처리 단계;
상기 실리사이드층 위에 비정질 실리콘층을 적층시키는 제2실리콘층 형성단계; 및
상기 실리사이드층의 입자를 매개로 하여 상기 비정질 실리콘층에서 결정질 실리콘이 생성되도록 열처리하는 결정화 단계;를 포함하는 점에 특징이 있다.
본 발명에 따른 다결정 실리콘 박막의 제조방법은, 비정질 실리콘층에 확산되어 그 비정질 실리콘층에서 실리콘 결정화의 핵 역할을 하는 금속 촉매의 양을 정밀하게 조절하여 효과적인 다결정 실리콘 결정화 박막을 제조할 수 있는 효과가 있다. 또한, 본 발명에 따른 다결정 실리콘 박막의 제조방법은 종래의 제조방법에 비하여 낮은 온도에서 결정화가 가능한 장점이 있다.
도 1은 금속유도결정화법에 의한 종래의 다결정 실리콘 박막의 제조방법을 설명하기 위한 도면이다.
도 2는 발명의 바람직한 실시예에 따른 제조공정을 보여주는 도면이다.
도 3은 도 2에 도시된 제1실리콘층 형성단계 후의 단면을 보여주는 도면이다.
도 4는 도 2에 도시된 과잉촉매 포집층 형성단계 후의 단면을 보여주는 도면이다.
도 5는 도 2에 도시된 식각단계 후의 단면을 보여주는 도면이다.
도 6은 도 2에 도시된 제2실리콘층 형성단계 후의 단면을 보여주는 도면이다.
도 7은 도 2에 도시된 결정화 단계 후에 다결정 실리콘이 기판에 형성된 모습을 도식적으로 보여주는 단면이다.
도 8은 비정질 실리콘의 표면을 광학 현미경으로 본 사진이다.
도 9는 도 8에 도시된 비정질 실리콘의 파수를 분석한 그래프이다.
도 10은 결정질 실리콘 웨이퍼의 표면을 광학 현미경으로 본 사진이다.
도 11은 도 10에 도시된 실리콘 웨이퍼의 파수를 분석한 그래프이다.
도 12는 종래의 금속유도결정화법에 의해 제조된 다결정 실리콘 박막의 표면을 광학 현미경으로 본 사진이다.
도 13은 도 12에 도시된 다결정 실리콘 박막의 파수를 분석한 그래프이다.
도 14는 본 발명에 의해 제조된 다결정 실리콘 박막의 표면을 광학 현미경으로 본 사진이다.
도 15는 도 14에 도시된 다결정 실리콘 박막의 파수를 분석한 그래프이다.
<도면의 주요부분에 대한 부호의 설명>
10...기판 20...완충층
30...금속층 40...제1실리콘층
50...질화 실리콘층 55...실리사이드층
60...제2실리콘층 70...결정질 실리콘
S1...금속층 형성단계 S2...산화막 형성단계
S3...패터닝 단계 S4...제1실리콘층 형성단계
S5...과잉촉매 포집층 형성단계 S6...제1열처리 단계
S7...식각 단계 S8...제2실리콘층 형성단계
S9...결정화 단계
이하, 본 발명에 따른 바람직한 실시예들을 첨부된 도면을 참조하여 상세히 설명한다.
도 2는 발명의 바람직한 실시예에 따른 제조공정을 보여주는 도면이다. 도 3은 도 2에 도시된 제1실리콘층 형성단계 후의 단면을 보여주는 도면이다. 도 4는 도 2에 도시된 과잉촉매 포집층 형성단계 후의 단면을 보여주는 도면이다. 도 5는 도 2에 도시된 식각단계 후의 단면을 보여주는 도면이다. 도 6은 도 2에 도시된 제2실리콘층 형성단계 후의 단면을 보여주는 도면이다.
도 2 내지 도 6을 참조하면, 본 발명 바람직한 실시예에 따른 다결정 실리콘 박막의 제조방법(이하, "제조방법"이라 함)은 금속층 형성단계(S1)와, 산화막 형성단계(S2)와, 패터닝 단계(S3)와, 제1실리콘층 형성단계(S4)와, 과잉 촉매 포집층 형성단계(S5)와, 제1열처리 단계(S6)와, 식각 단계(S7)와, 제2실리콘층 형성단계(S8)와, 결정화 단계(S9)를 포함하고 있다.
상기 금속층 형성단계(S1)에서는 유리와 같은 절연 기판(10)상에 니켈(Ni)과 같은 금속층(30)을 형성시킨다. 상기 기판(10)은 실리콘 산화물(SiO2)과 같은 물질로 이루어진 완충층(20)을 포함하고 있다. 상기 완충층(20)은 절연기능을 하기 위해 마련된 것이다. 또한, 상기 완충층(20)은 후술하는 산화막 형성단계(S2) 또는 제1열처리 단계(S6) 또는 결정화 단계(S9)에서 상기 기판(10)으로부터 후술하는 제1실리콘층(40) 또는 제2실리콘층(60)에 불순물이 확산되어 제1실리콘층(40)이나 제2실리콘층(60)에 불순물이 오염되는 것을 방지하기 위해 마련된 것이다. 상기 금속층(30)은 스퍼터링(sputtering) 또는 플라즈마 화학증착(PECVD)과 같은 알려진 방법에 의해 수행될 수 있다. 상기 금속층(30)의 두께는 5Å 내지 1500Å인 것이 바람직하다. 상기 금속층(30)의 두께가 5Å 미만인 경우에는 상기 금속층(30)의 두께가 너무 얇아서 공정 재현성이 나빠지는 문제점과 넓은 면적에 증착시 상기 금속층(30)의 균일성(uniformity)이 나빠지는 문제점이 있다. 한편, 상기 금속층(30)의 두께가 1500Å을 초과하는 경우에는 후술하는 제2실리콘층(60)에 지나치게 많은 금속이 침투하여 금속의 오염문제가 발생함으로써 후술하는 결정화 단계(S9)에서 형성되는 다결정 실리콘을 포함하는 디바이스(device)의 특성을 저하시키는 문제점이 있다.
상기 산화막 형성단계(S2)에서는 상기 금속층(30)을 진공, 공기 산소, 질소 중 어느 하나의 분위기하에서 열처리하여 상기 금속층(30)의 표면에 니켈 산화물(NiO 또는 Ni2O3)과 같은 금속 산화막(35)을 형성하거나, 상기 금속층(30) 위에 금속 산화막(35)을 증착하여 금속 산화막(35)을 형성한다. 상기 산화막(35)을 형성하는 열처리 온도는 400℃ 내지 1000℃인 것이 바람직하다. 상기 산화막(35) 형성단계의 열처리 온도가 400℃ 미만인 경우에는 니켈(Ni)의 산화물이 잘 형성되지 않는 문제점이 있다. 한편, 상기 산화막(35) 형성단계의 열처리 온도가 1000℃를 초과하는 경우에는 유리(glass)로 된 상기 기판(10)이 열충격에 의해 변형 또는 파손되는 문제가 발생한다. 상기 산화막 형성단계(S2)의 열처리 방법은 고온 공정(furnace), 금속 열처리(RTA), 자외선(UV) 가열법 등을 사용할 수 있다. 상기 산화막(35)은 후술하는 제1열처리 단계(S6)에서 실리사이드층(55)을 형성하는 과정에서 촉매 금속의 확산시 활성화 에너지를 낮추어 주는 작용을 한다. 상기 산화막(35)의 두께는 1Å 내지 300Å인 것이 바람직하다. 상기 산화막(35)의 두께가 1Å 미만인 경우에는 상기 산화막(35)이 너무 얇아 제 기능을 수행하지 못하는 문제점이 있다. 한편, 상기 산화막(35)의 두께가 50Å을 초과하는 경우에는 상기 금속층(30)으로부터 촉매 금속이 침투하기 어려워지는 문제점이 있다.
상기 패터닝 단계(S3)에서는 상기 산화막 형성단계(S2) 후에 상기 산화막(35)의 일부분을 사진 식각 방법으로 제거하여 금속층(30)이 노출되도록 패터닝 한다. 필요에 따라 상기 패터닝 단계(S3)는 생략될 수 있다. 상기 패터닝 단계(S3)를 거치는 것은 결정질 실리콘의 성장핵을 균일하게 분포시키기 위한 것이다.
상기 제1실리콘층 형성단계(S4)에서는 비정질로 이루어진 제1실리콘층(40)을 플라즈마 화학증착법과 같이 알려진 수단을 이용하여 상기 산화막(35) 위에 형성한다. 상기 제1실리콘층(40)의 두께는 5Å 내지 1500Å인 것이 바람직하다. 상기 제1실리콘층(40)의 두께가 5Å 미만인 경우에는 상기 제1실리콘층(40)의 두께가 너무 얇아서 공정 재현성이 나빠지는 문제점과 넓은 면적에 증착시 상기 제1실리콘층(40)의 균일성(uniformity)이 나빠지는 문제점이 있다. 한편, 상기 제1실리콘층(40)의 두께가 1500Å를 초과하는 경우에는 상기 금속층(30)과 결합하여 상기 제1실리콘층(40)이 실리사이드층(55)을 형성하는데 필요하지 않은 화학결합이 생성되는 문제점이 있다. 또한, 상기 금속층(30)의 두께와 상기 제1실리콘층(40)의 두께의 비는 1:0.5 내지 1:6인 것이 바람직하다. 상기 금속층(30)의 두께와 상기 제1실리콘층(40)의 두께의 비가 위 범위를 벗어나는 경우에는 전술한 바와 같이 실리사이드층(55)을 형성하는데 필요하지 않은 화학 결합이 생성되는 문제점이 있다. 즉 금속 유도결합에 필요한 실리사이드 조성이 아닌 다른 조성의 화학결합이 형성되어 유도 결정화에 방해가 되는 것이다.
상기 과잉 촉매 포집층 형성단계(S5)에서는 상기 제1실리콘층(40) 위에 질화 실리콘층(50, SiN)을 형성한다. 상기 질화 실리콘층(50)을 형성하는 방법은 질화 실리콘 입자를 플라즈마 화학증착법과 같은 알려진 수단에 의해 상기 제1실리콘층(40) 위에 적층한다. 상기 질화 실리콘층(50)의 두께는 100Å 이상으로 형성하는 것이 바람직하다. 상기 질화 실리콘층(50)의 두께가 100Å 미만인 경우에는 공정상 그 질화 실리콘층(50)의 두께가 너무 얇아서 넓은 면적에 균일하게 상기 질화 실리콘층(50)이 형성되지 못하므로 과잉 촉매의 포집이 제대로 이루어지지 않는 문제점이 있다.
상기 제1열처리 단계(S6)에서는 상기 금속층(30)으로부터 니켈(Ni)과 같은 촉매 금속 원자가 상기 산화막(35)을 통과하여 상기 제1실리콘층(40)으로 이동하여 실리사이드층(55, NiSi)을 형성하도록 열처리가 행해진다. 상기 제1열처리 단계(S6)에서 행해지는 열처리는 고온 공정(furnace), 급속 열처리(RTA), 자외선(UV) 가열법 등에 의해 이루어질 수 있다. 상기 제1열처리 단계(S6)에서 형성된 실리사이드층(55)은 후술하는 결정화 단계(S9)에서 비정질 실리콘(A-Si)을 결정화하는 핵 역할을 한다.
상기 식각 단계(S7)에서는 상기 제1열처리 단계(S6) 후에 과잉 촉매 포집층 형성단계(S5)에서 적층한 상기 질화 실리콘층(50)을 제거한다. 상기 질화 실리콘층(50)을 제거하는 방법은 공지된 식각 방법을 사용하여 행해질 수 있으므로 상세한 서술은 생략하기로 한다.
상기 제2실리콘층 형성단계(S8)에서는 상기 실리사이드층(55) 위에 비정질 실리콘을 적층시켜 제2실리콘층(60)을 형성한다. 상기 제2실리콘층(60)을 형성시키는 방법은 공지된 플라즈마 화학증착법과 같은 방법을 사용하여 행해질 수 있다.
상기 결정화 단계(S9)에서는 상기 실리사이드층(55)의 금속 입자를 매개로 하여 비정질로 이루어진 상기 제2실리콘층(60)에서 결정질 실리콘(70)이 생성되도록 열처리한다. 상기 결정화 단계(S9)에서의 열처리는 RTA(Rapid Thermal Annealing) 장비를 사용하여 630℃에서 수행한다.
이와 같은 제조방법에 의해 제조된 다결정 실리콘 박막의 결정화 상태를 분석하기 위하여 광학 현미경과 라만 분광기(Raman Spectroscopy)를 사용하여 결정립의 크기를 관찰하고 최대 강도를 가지는 파수를 분석하였다.
도 8은 비정질 실리콘의 표면을 광학 현미경으로 본 사진이다. 도 9는 도 8에 도시된 비정질 실리콘의 파수를 분석한 그래프이다. 도 10은 결정질 실리콘 웨이퍼의 표면을 광학 현미경으로 본 사진이다. 도 11은 도 10에 도시된 실리콘 웨이퍼의 파수를 분석한 그래프이다. 도 12는 종래의 금속유도결정화법에 의해 제조된 다결정 실리콘 박막의 표면을 광학 현미경으로 본 사진이다. 도 13은 도 12에 도시된 다결정 실리콘 박막의 파수를 분석한 그래프이다. 도 14는 본 발명에 의해 제조된 다결정 실리콘 박막의 표면을 광학 현미경으로 본 사진이다. 도 15는 도 14에 도시된 다결정 실리콘 박막의 파수를 분석한 그래프이다.
도 8 및 도 9를 참조하면 비정질 실리콘인 상기 제2실리콘층(60)은 파수 480cm-1에서 최대 강도(intensity)가 나타난다. 도 9에서 가로축은 파수(cm-1)를 나타내며 진동수에 대응하는 값이다. 파수(wave number)란 원자·분자·핵 분광학에서 빛의 진동수를 빛의 속도로 나누어서 단위 거리에 있는 파동의 수를 나타내는 진동수의 단위이다. 즉, 어떤 파의 진동수는 그리스 문자 ν(뉴)로 나타내는데 이는 광속 c를 파장 λ로 나눈 값과 같다. 즉 ν〓c/λ이다. 스펙트럼의 가시광선 영역에서 전형적인 스펙트럼 선은 5.8×10-5㎝의 파장이며 5.17×1014㎐의 진동수에 해당한다. 그런데 이와 같은 진동수가 너무 큰 값을 갖기 때문에 이 숫자를 광속으로 나누어서 크기를 작게 하는 것이 편리하다. 진동수를 광속으로 나누면 ν/c인데 이는 위 식에서 1/λ이다. 파장을 m단위로 재면 1/λ는 1m 내에서 발견되는 파의 수를 나타낸다. 파수는 대개 1/m, 즉 m-1와 1/㎝, 즉 ㎝-1의 단위로 측정한다.
도 9에서 세로축은 단위 시간당 측정되는 파수의 합으로서 강도(intensity, CPS, Count Per Second)에 해당하는 값이다. 도 11, 도 13, 도 15의 가로축과 세로축의 단위는 도 9와 동일하다. 이에 반하여 정형적인 결정질 실리콘인 실리콘 웨이퍼는 도 10 및 도 11에 도시된 바와 같이 파수 520cm-1에서 최대 강도가 나타나고 있다. 도 12 및 도 13은 종래의 금속유도결정화법에 의해 제조된 다결정 실리콘 박막의 표면사진과 파수 분석 그래프를 보여주고 있다. 도 12 및 도 13을 참조하면 도 10 및 도 11에 도시된 결정질 실리콘 웨이퍼와 비교하여 유사한 파수에서 최대 강도가 나타나고 있다. 그런데, 도 12에 도시된 실리콘 박막의 표면에 대한 광학 현미경 사진은 1000배 확대된 것으로서 비교적 결정립의 크기가 작은 것을 알 수 있다.
한편, 본 발명에 의해 제조된 다결정 실리콘 박막의 광학 현미경 사진과 파수 분석 그래프가 각각 도 14와 도 15에 도시되어 있다. 도 15를 참조하면 본 발명에 의해 제조된 다결정 실리콘 박막에서 최대 강도를 나타내는 파수는 도 11에 도시된 결정질 실리콘 웨이퍼와 같이 잘 나타나고 있는 것을 알 수 있다. 또한, 도 14는 1000배 확대된 광학 현미경 사진인데, 도 14와 도 12를 비교하면, 본 발명에 의해 제조된 다결정 실리콘 박막의 결정립이 종래의 방법으로 제조된 다결정 실리콘 박막의 결정립 보다 훨씬 큰 것을 알 수 있다. 이와 같은 실험결과로부터 본 발명에 따른 다결정 실리콘 박막의 제조방법이 종래의 제조방법보다 우수한 것을 알 수 있다. 또한, 본 발명에 따른 다결정 실리콘 박막의 제조방법은 종래의 제조방법보다 낮은 온도에서 결정화가 가능한 장점이 있다. 본 발명에 따른 다결정 실리콘 박막의 제조방법은 비정질 실리콘으로부터 결정질 실리콘으로 변태되는 반응의 핵인 촉매 금속을 비정질 실리콘층의 하부에 배치함으로써 촉매 금속의 양을 사전에 정밀하게 제어한 다음 비정질 실리콘층에 확산되도록 함으로써 불순물이 유입되는 것을 방지하고 활성화 에너지를 낮추는 장점이 있다.
본 발명의 바람직한 실시예에서, 상기 산화막 형성단계 후에 상기 산화막의 일부분을 사진 식각 방법으로 제거하여 금속층이 노출되도록 패터닝하는 패터닝 단계 후에 제1실리콘층 형성단계를 수행하는 것으로 서술하였으나 상기 패터닝 단계는 필요에 따라 생략될 수 있다.
본 발명의 바람직한 실시예에서, 상기 제1실리콘층 형성단계 후에 그 제1실리콘층 위에 질화 실리콘층을 형성하는 과잉 촉매 포집층 형성단계; 및 상기 제1열처리 단계 후에 상기 질화 실리콘층을 식각하여 제거하는 식각 단계; 를 포함하는 것으로 서술하였으나, 상기 과잉촉매 포집층 형성단계와 상기 식각 단계를 포함하지 않더라도 본 발명의 목적을 달성할 수 있다.
한편, 본 발명의 바람직한 실시예와는 달리, 절연 기판상에 비정질 실리콘을 적층시키는 제1실리콘층 형성단계; 상기 비정질 실리콘 위에 금속과 그 금속의 산화물이 혼재된 상태로 금속 산화막을 형성하는 산화막 형성단계; 상기 산화막 위에 비정질 실리콘을 적층시키는 제2실리콘층 형성단계; 및 상기 산화막의 금속입자를 촉매로 하여 상기 제1실리콘층의 비정질 실리콘이 결정질 실리콘으로 성장하도록 열처리하는 결정화 단계;를 포함할 수 있다. 즉 본 발명의 바람직한 실시예와 달리 기판에 금속층을 형성하지 않고 산화막을 형성하고 이후 본 발명의 바람직한 실시예와 동일한 과정을 거치는 방법이다.
이상, 바람직한 실시예를 들어 본 발명에 대해 설명하였으나, 본 발명이 그러한 예에 의해 한정되는 것은 아니며, 본 발명의 기술적 사상을 벗어나지 않는 범주 내에서 다양한 형태의 실시예가 구체화될 수 있을 것이다.
상기의 목적을 달성하기 위해 본 발명에 따른 다결정 실리콘 박막의 제조방법은, 절연 기판상에 금속층을 형성시키는 금속층 형성단계;
상기 금속층을 열처리하여 그 금속층의 표면에 금속 산화막을 형성하거나, 상기 금속층 위에 금속 산화막을 증착하여 금속 산화막을 형성하는 산화막 형성단계;
상기 산화막 형성단계에서 형성된 상기 금속 산화막 위에 실리콘층을 적층하는 제1실리콘층 형성단계;
상기 금속층으로부터 촉매 금속 원자가 상기 제1실리콘층으로 이동하여 실리사이드층을 형성하도록 열처리하는 제1열처리 단계;
상기 실리사이드층 위에 비정질 실리콘층을 적층시키는 제2실리콘층 형성단계; 및
상기 실리사이드층의 입자를 매개로 하여 상기 비정질 실리콘층에서 결정질 실리콘이 생성되도록 열처리하는 결정화 단계;를 포함하는 점에 특징이 있다.
상기 기판은 상기 금속층과의 사이에 SiO2로 이루어진 완충층을 포함한 것이 바람직하다.
상기 제1실리콘층 형성단계 후에 그 제1실리콘층 위에 질화 실리콘층(SiN) 을 형성하는 과잉 촉매 포집층 형성단계; 및
상기 제1열처리 단계 후에 상기 질화 실리콘층을 식각하여 제거하는 식각 단계; 를 더 포함하는 것이 바람직하다.
상기 금속층의 두께는 5Å 내지 1500Å이며, 상기 산화막의 두께는 1Å 내지 300Å이며, 상기 제1실리콘층의 두께는 5Å 내지 1500Å이며, 상기 금속층의 두께와 상기 제1실리콘층의 두께의 비는 1:0.5 내지 1:6인 것이 바람직하다.
상기 산화막 형성단계에서의 열처리 온도는 400℃ 내지 1000℃이고, 상기 제1열처리 단계에서의 열처리 온도는 300℃ 내지 1000℃인 것이 바람직하다.
상기 산화막 형성단계 후에 상기 산화막의 일부분을 사진 식각 방법으로 제거하여 금속층이 노출되도록 패터닝하는 패터닝 단계 후에 제1실리콘층 형성단계를 수행하는 것이 바람직하다.
한편, 상기의 목적을 달성하기 위해 본 발명에 따른 다른 다결정 실리콘 박막의 제조방법은, 절연 기판상에 비정질 실리콘은 적층시키는 제1실리콘층 형성단계;
상기 비정질 실리콘 위에 금속과 그 금속의 산화물이 혼재된 상태로 금속 산화막을 형성하는 산화막 형성단계;
상기 산화막 위에 비정질 실리콘을 적층시키는 제2실리콘층 형성단계; 및
상기 산화막의 금속입자를 촉매로 하여 상기 제1실리콘층의 비정질 실리콘이 결정질 실리콘으로 성장하도록 열처리하는 결정화 단계;를 포함하는 점에 특징이 있다.

Claims (7)

  1. 절연 기판상에 금속층을 형성시키는 금속층 형성단계;
    상기 금속층을 열처리하여 그 금속층의 표면에 금속 산화막을 형성하거나, 상기 금속층 위에 금속 산화막을 증착하여 금속 산화막을 형성하는 산화막 형성단계;
    상기 산화막 형성단계에서 형성된 상기 금속 산화막 위에 실리콘층을 적층하는 제1실리콘층 형성단계;
    상기 금속층으로부터 촉매 금속 원자가 상기 제1실리콘층으로 이동하여 실리사이드층을 형성하도록 열처리하는 제1열처리 단계;
    상기 실리사이드층 위에 비정질 실리콘층을 적층시키는 제2실리콘층 형성단계; 및
    상기 실리사이드층의 입자를 매개로 하여 상기 비정질 실리콘층에서 결정질 실리콘이 생성되도록 열처리하는 결정화 단계;를 포함하는 것을 특징으로 하는 다결정 실리콘 박막의 제조방법.
  2. 제1항에 있어서,
    상기 기판은 상기 금속층과의 사이에 SiO2로 이루어진 완충층을 포함한 것을 특징으로 하는 다결정 실리콘 박막의 제조방법.
  3. 제1항 또는 제2항에 있어서,
    상기 제1실리콘층 형성단계 후에 그 제1실리콘층 위에 질화 실리콘층(SiN) 을 형성하는 과잉 촉매 포집층 형성단계; 및
    상기 제1열처리 단계 후에 상기 질화 실리콘층을 식각하여 제거하는 식각 단계; 를 더 포함하는 것을 특징으로 하는 다결정 실리콘 박막의 제조방법.
  4. 제1항에 있어서,
    상기 금속층의 두께는 5Å 내지 1500Å이며, 상기 산화막의 두께는 1Å 내지 300Å이며, 상기 제1실리콘층의 두께는 5Å 내지 1500Å이며, 상기 금속층의 두께와 상기 제1실리콘층의 두께의 비는 1:0.5 내지 1:6인 것을 특징으로 하는 다결정 실리콘 박막의 제조방법.
  5. 제3항에 있어서,
    상기 산화막 형성단계에서의 열처리 온도는 400℃ 내지 1000℃이고, 상기 제1열처리 단계에서의 열처리 온도는 300℃ 내지 1000℃인 것을 특징으로 하는 다결정 실리콘 박막의 제조방법.
  6. 제1항에 있어서,
    상기 산화막 형성단계 후에 상기 산화막의 일부분을 사진 식각 방법으로 제거하여 금속층이 노출되도록 패터닝하는 패터닝 단계 후에 제1실리콘층 형성단계를 수행하는 것을 특징으로 하는 다결정 실리콘 박막의 제조방법.
  7. 절연 기판상에 비정질 실리콘은 적층시키는 제1실리콘층 형성단계;
    상기 비정질 실리콘 위에 금속과 그 금속의 산화물이 혼재된 상태로 금속 산화막을 형성하는 산화막 형성단계;
    상기 산화막 위에 비정질 실리콘을 적층시키는 제2실리콘층 형성단계; 및
    상기 산화막의 금속입자를 촉매로 하여 상기 제1실리콘층의 비정질 실리콘이 결정질 실리콘으로 성장하도록 열처리하는 결정화 단계;를 포함하는 것을 특징으로 하는 다결정 실리콘 박막의 제조방법.
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