WO2011149021A1 - 光起電力素子の製造方法及び光起電力素子 - Google Patents

光起電力素子の製造方法及び光起電力素子 Download PDF

Info

Publication number
WO2011149021A1
WO2011149021A1 PCT/JP2011/062108 JP2011062108W WO2011149021A1 WO 2011149021 A1 WO2011149021 A1 WO 2011149021A1 JP 2011062108 W JP2011062108 W JP 2011062108W WO 2011149021 A1 WO2011149021 A1 WO 2011149021A1
Authority
WO
WIPO (PCT)
Prior art keywords
semiconductor film
amorphous semiconductor
film
conductive
type
Prior art date
Application number
PCT/JP2011/062108
Other languages
English (en)
French (fr)
Inventor
渡邉　亮
匡裕 井野
成史 西村
Original Assignee
株式会社エバテック
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社エバテック filed Critical 株式会社エバテック
Publication of WO2011149021A1 publication Critical patent/WO2011149021A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/02—Details
    • H01L31/0224—Electrodes
    • H01L31/022408—Electrodes for devices characterised by at least one potential jump barrier or surface barrier
    • H01L31/022425—Electrodes for devices characterised by at least one potential jump barrier or surface barrier for solar cells
    • H01L31/022441—Electrode arrangements specially adapted for back-contact solar cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/04—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices
    • H01L31/06—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices characterised by potential barriers
    • H01L31/072—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices characterised by potential barriers the potential barriers being only of the PN heterojunction type
    • H01L31/0745—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices characterised by potential barriers the potential barriers being only of the PN heterojunction type comprising a AIVBIV heterojunction, e.g. Si/Ge, SiGe/Si or Si/SiC solar cells
    • H01L31/0747—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices characterised by potential barriers the potential barriers being only of the PN heterojunction type comprising a AIVBIV heterojunction, e.g. Si/Ge, SiGe/Si or Si/SiC solar cells comprising a heterojunction of crystalline and amorphous materials, e.g. heterojunction with intrinsic thin layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/18—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof
    • H01L31/1804—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof comprising only elements of Group IV of the Periodic Table
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/50—Photovoltaic [PV] energy
    • Y02E10/547—Monocrystalline silicon PV cells
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Definitions

  • the present invention relates to a photovoltaic device manufacturing method and a photovoltaic device including positive and negative electrodes on the back side of a light receiving surface and a carrier polarization layer electrically connected to these electrodes.
  • Photovoltaic elements used in solar cells are classified into silicon-based and compound-based depending on the type of semiconductor used, and silicon-based is classified into crystal-based and thin-film-based.
  • Crystalline photovoltaic devices are classified into a double-sided electrode type and a backside electrode type depending on the electrode arrangement.
  • the double-sided electrode type has a structure in which positive and negative electrodes are provided on the light-receiving surface and the back side of the semiconductor substrate
  • the back-side electrode type has a structure in which positive and negative electrodes are provided on the back side of the semiconductor substrate. Since it can be manufactured relatively easily, most of the crystalline photovoltaic elements currently produced are of the double-sided electrode type.
  • the double-sided electrode type photovoltaic device has an electrode formed on the light receiving surface, power generation corresponding to the area of the electrode is hindered, and if the electrode area is reduced, the ability to extract the generated power is reduced. Decrease.
  • the electrode shape and area on the light receiving surface side are determined so that the output power is maximized, but since the electrodes are present on the light receiving surface, further increase in the amount of power generation cannot be expected.
  • the back electrode type is further classified into a contact hole type and a parallel type.
  • the contact hole type semiconductor portions of the first conductivity type and the second conductivity type are formed on the front and back surfaces of the silicon crystal substrate, respectively, and the same impurity as the first conductivity type semiconductor portion is formed on the inner wall surface of the hole opened in the silicon crystal substrate. By conducting this doping, a conduction portion from the front surface to the back surface is formed.
  • electrodes connected to the first conductive type semiconductor portion on the front surface side and electrodes connected to the second conductive type semiconductor portion on the back surface side are alternately arranged.
  • first conductive type and second conductive type semiconductor portions are formed on the back surface of the silicon crystal substrate, and electrodes connected to the respective conductive type semiconductor portions are alternately arranged.
  • a laser processing method is adopted as a method of forming a contact hole in a crystal substrate.
  • the first conductivity type semiconductor part is formed by a high concentration n-type impurity diffusion process
  • the second conductivity type semiconductor part is formed by a high concentration p type impurity diffusion process.
  • high concentration n type impurity diffusion processing and high concentration p type impurity diffusion processing are performed on the back surface of the n type silicon crystal substrate using a mask using a lithograph. These impurity diffusion treatments are usually performed for several hours in a diffusion furnace at 900 ° C. or higher.
  • a silicon nitride film (Si 3 N 4 ) or a silicon oxide film (SiO 2 ) is used as a mask material.
  • These silicon nitride film and silicon oxide film function as a passivation film for suppressing photogenerated carrier recombination on the surface, and play an important role in the photovoltaic element.
  • the use of a silicon nitride film (Si 3 N 4 ) or a silicon oxide film (SiO 2 ) as a mask material is a common technique in a semiconductor process, and masking and impurity diffusion are performed in the following procedure. .
  • a silicon crystal substrate is oxidized in a furnace (900 ° C.
  • Patent Documents 4 to 9 describe a method of forming a microcrystalline or amorphous conductive semiconductor film on a crystalline silicon substrate. That is, in Patent Documents 4 to 6, after forming a microcrystalline or amorphous intrinsic semiconductor film on one surface of a crystalline silicon substrate, a microcrystalline or amorphous n-type semiconductor film or p-type semiconductor film is formed. The basic concept of film formation and suppression of recombination of photogenerated carriers is described.
  • Patent Document 8 shows a symmetrical structure in which an intrinsic semiconductor film and a p-type semiconductor film are formed on one surface of a crystalline silicon substrate, and an intrinsic semiconductor film and an n-type semiconductor film are formed on the other surface of the substrate. Yes.
  • Patent Document 7 a p-type semiconductor film is formed on a high-purity silicon layer on the light-receiving surface, and an n-type semiconductor film is formed at a position different from the p-type semiconductor film on the high-purity silicon layer.
  • the structure is shown.
  • the high-purity silicon layer functions as a place where photogenerated carriers are generated.
  • an intrinsic amorphous semiconductor film, an n-type amorphous semiconductor film, and a first electrode are formed in this order in a first region on one surface of an n-type single crystal silicon substrate.
  • a structure in which an intrinsic amorphous semiconductor film, a p-type amorphous semiconductor film, and a second electrode are formed in this order in the second region is shown.
  • the second electrode is formed so as to cover the entire surface of the p-type amorphous semiconductor film for the purpose of efficiently collecting carriers.
  • substantially the entire one surface of the n-type single crystal silicon substrate is included in either the first region or the second region. Therefore, the second electrode may not be sufficiently insulated from the n-type amorphous semiconductor film or the first electrode in the first region.
  • the back electrode type can be expected to improve the photoelectric conversion efficiency as compared with the double-sided electrode type, the manufacturing process is complicated, and thus there is a limit to the reduction in manufacturing cost.
  • high temperature processing (batch processing) exceeding 900 ° C. and patterning (single wafer processing) are repeatedly performed in silicon oxidation or impurity diffusion processing. Therefore, the bulk lifetime of the silicon crystal substrate due to the high-temperature treatment is reduced, and performance degradation as a photovoltaic element occurs.
  • the problem to be solved by the present invention is to reduce the complexity of the manufacturing process in a photovoltaic device having positive and negative electrodes and a carrier polarization layer electrically connected to these electrodes on the back side, and can be processed even at low temperatures. It is providing the manufacturing method of a photovoltaic device which can be performed, and a photovoltaic device.
  • the first aspect of the method for manufacturing a photovoltaic device according to the present invention which has been made to solve the above problems, A method for producing a photovoltaic device having a light receiving surface and a back surface opposite to the light receiving surface, and a positive and negative electrode on the back surface side and a carrier polarization layer electrically connected to these electrodes, a) forming an intrinsic amorphous semiconductor film on the back side surface of the first conductivity type crystalline semiconductor substrate; b) A first conductive type amorphous semiconductor film having the same conductivity as the first conductive type crystalline semiconductor substrate on the surface of the intrinsic amorphous semiconductor film using a first mask having an opening of a predetermined shape And having a conductivity opposite to that of the first conductivity type on the surface of the intrinsic amorphous semiconductor film using a second mask having an opening of a predetermined shape at a position different from the opening of the first mask.
  • Forming a second conductive type amorphous semiconductor film c) forming an insulating film so as to cover at least the back-side surface of the first conductive crystalline semiconductor substrate; d) forming a plurality of conduction holes communicating with the first conductive type amorphous semiconductor film and the second conductive type amorphous semiconductor film in the insulating film; e) forming an electrode in a region including the conduction hole on the insulating film; It is characterized by providing.
  • the intrinsic amorphous semiconductor film may be formed on almost the entire back surface of the first conductivity type crystalline semiconductor substrate, and at the same position as the opening of the first mask and the opening of the second mask. Using a mask having an opening, it may be formed only at a position where the first conductive type amorphous semiconductor film and the second conductive type amorphous semiconductor film are formed.
  • the intrinsic amorphous semiconductor film of those shapes is formed only at the position where the first conductive crystal semiconductor film and the second conductive crystal semiconductor film are formed, and the intrinsic amorphous semiconductor film as a whole.
  • the difference from the case of forming is that recombination of photogenerated carriers until reaching each conductive type semiconductor film does not occur in the intrinsic amorphous semiconductor film in the former, but may occur in the latter.
  • the former requires patterning using a mask, but the latter is unnecessary.
  • a mask for the intrinsic amorphous semiconductor film, the first conductive crystal semiconductor A mask for the film, a mask for the second conductivity type crystalline semiconductor film, three types of masks, and three types of film formation chambers are required.
  • a gas for an intrinsic amorphous semiconductor film is flowed into the same film formation chamber using a mask for the first conductive crystal semiconductor film, and then the first conductive crystal semiconductor film is formed. By flowing the gas for use, a two-layer structure of the first intrinsic amorphous semiconductor film and the first conductive type amorphous semiconductor film can be formed.
  • the second intrinsic type amorphous semiconductor film and the second conductive type crystalline system are used in the same deposition chamber using the mask for the second conductive type crystalline semiconductor film.
  • a two-layer structure of a semiconductor film can be formed.
  • the photovoltaic device which has been made to solve the above problems, a) a first conductivity type crystalline semiconductor substrate; b) an intrinsic amorphous semiconductor film formed on the back-side surface of the first conductivity type crystalline semiconductor substrate; c) a first conductivity type amorphous semiconductor film having the same conductivity as the first conductivity type formed on the surface of the intrinsic amorphous semiconductor film, and the first conductivity type amorphous semiconductor film; A second conductivity type amorphous semiconductor film having a second conductivity opposite to the first conductivity type, formed on a surface of the intrinsic amorphous semiconductor film so as not to contact with the first conductivity type; d) The first conductive crystalline semiconductor substrate after the formation of the intrinsic amorphous semiconductor film, the first conductive amorphous semiconductor film, and the second conductive amorphous semiconductor film An insulating film having a plurality of conduction holes that cover at least the surface on the back surface side of the first conductive type amorphous semiconductor film
  • the steps of the method for manufacturing a photovoltaic device according to the present invention will be described in order.
  • a case where a crystalline silicon substrate is used as the first conductivity type crystalline semiconductor substrate will be described as an example, but the present invention is not limited thereto.
  • the crystalline silicon substrate is placed in an alkali or acid etching tank, the damaged layer in the vicinity of the surface is removed, and an inverted pyramid-shaped texture structure is formed on the substrate surface.
  • a surface passivation treatment is performed to reduce the recombination rate of photogenerated carriers on the substrate surface.
  • a silicon nitride film is formed on the surface (light-receiving surface) by a chemical vapor deposition method at a low temperature (200 ° C. or less) that does not reduce the bulk lifetime of the crystal.
  • the first conductive type amorphous semiconductor film and the second conductive type amorphous semiconductor film are preferably formed by a chemical vapor deposition method. Also, it is preferable to form a film by a chemical vapor deposition method.
  • a crystalline silicon substrate after texture etching (hereinafter referred to as a silicon substrate) is placed in a mold of a predetermined tray (first tray).
  • a silicon substrate is placed in a mold of a predetermined tray (first tray).
  • One or more silicon substrates may be arranged in the mold.
  • the back surface of the silicon substrate is brought into contact with the first tray.
  • a chemical vapor deposition system (hereinafter referred to as PE-CVD apparatus), which is a vacuum apparatus, carries a tray with a silicon substrate, heats and evacuates, then enters silane gas and ammonia gas, generates plasma, and generates a silicon substrate surface.
  • a silicon nitride film is formed.
  • the temperature of the silicon substrate is set to 200 ° C. or lower.
  • the first tray is sent to the next inversion chamber, and the second tray waiting in the inversion chamber is overlaid on the first tray. Then, when the trays are reversed by 180 ° with the two trays overlapped, the silicon substrate in the first tray is transferred to the second tray with the front and back reversed. The second tray on which the silicon substrate is placed is transferred to the next processing chamber (intrinsic amorphous silicon film forming chamber). The first tray left in the reversing chamber is used as the second tray of the silicon substrate group disposed in the form of the next tray to be transferred. In this way, the trays waiting in the reversing chamber are sequentially replaced.
  • the second tray transferred from the inversion chamber enters the intrinsic amorphous silicon film deposition chamber
  • silane gas is supplied after heating and pressure adjustment.
  • plasma is generated to form an intrinsic amorphous silicon film (intrinsic amorphous semiconductor film) on the surface of the silicon substrate.
  • the intrinsic amorphous silicon film may be formed on the entire back surface of the silicon substrate, or a mask having an opening having a predetermined shape may be formed on the silicon substrate.
  • the opening having a predetermined shape means an opening having a shape obtained by combining the shape of a first conductivity type amorphous silicon film, which will be described later, and the shape of a second conductivity type amorphous silicon film.
  • the shape of the intrinsic amorphous silicon film formed on the silicon substrate is a combination of the shape of the first conductivity type amorphous silicon film and the shape of the second conductivity type amorphous silicon film. It becomes.
  • the mask is removed from the silicon substrate.
  • the second tray is transferred to the first conductivity type amorphous silicon film forming chamber.
  • a first mask having an opening with a predetermined shape is accurately superimposed on the silicon substrate, and silane gas and diborane are supplied to generate plasma.
  • a first conductivity type amorphous silicon film (first conductivity type amorphous semiconductor film, for example, a p-type semiconductor silicon thin film) is formed on the silicon substrate.
  • the first mask is removed from the silicon substrate and retracted, and the second tray is transferred to the next second conductivity type amorphous silicon film forming chamber.
  • a second mask having an opening of a predetermined shape is accurately superimposed on the silicon substrate, and silane gas and phosphine are supplied to generate plasma.
  • a second conductivity type amorphous silicon film (second conductivity type amorphous semiconductor film, n-type semiconductor silicon thin film) is formed on the silicon substrate.
  • the opening of the first mask and the opening of the second mask are positioned so as not to overlap with each other.
  • the first conductive type amorphous silicon film and the second conductive type amorphous silicon film are mutually connected. It is formed on a silicon substrate so as not to contact. Thereafter, the second mask is removed from the silicon substrate and retracted, and the second tray is carried out.
  • intrinsic amorphous silicon is formed on the back surface of the silicon substrate by the same chemical vapor deposition method (PE-CVD) as the method of forming the silicon nitride film on the light receiving surface (front surface) of the silicon substrate.
  • PE-CVD chemical vapor deposition method
  • a first amorphous silicon film and a second amorphous silicon film that are not in contact with each other are formed on the film. Any film can be formed at a low temperature of 200 ° C. or lower.
  • a silicon oxide (silica) film material is applied to the back surface or the light-receiving surface and all of the back surface and subjected to a vitrification treatment at 200 ° C. or lower.
  • a silica insulating film is formed on the surface.
  • an etching agent is printed at a position where the first conductive type amorphous silicon film and the second conductive type amorphous silicon film can be joined to corrode the silica insulating film, and after cleaning, a conduction hole is formed. Further, an electrode material is printed on the upper surface of the silica insulating film in a region corresponding to the first conductive type amorphous silicon film and the second conductive type amorphous silicon film so as not to cross each other, and heat bonding is performed. Process. This heat bonding process is also performed at 200 ° C. or lower.
  • the electrode material in the conduction hole joined to the first conductivity type amorphous silicon film and the electrode material in the conduction hole joined to the second conductivity type amorphous silicon film are surely insulated by the silica insulating film existing between them. Is done.
  • the silica insulating film formed on the light receiving surface side has a function as an antireflection film for suppressing light incident on the light receiving surface from being reflected on the surface in addition to an electrical insulating function.
  • the insulating film made of silica also functions as a passivation film that suppresses carrier recombination. Insulating films having these functions are not limited to those made of silica.
  • a photovoltaic element can be manufactured at a low temperature and by a relatively simple process. it can. Moreover, since the photovoltaic element of this invention can be manufactured at low temperature and there is no electrode in a light-receiving surface, it can improve electric power generation efficiency.
  • FIG. 1 shows an embodiment of a back electrode type photovoltaic device of the present invention
  • (a) is a view of the back electrode type photovoltaic device viewed from the back side
  • (b) is a cross section along the AA line of (a).
  • Figure. It is explanatory drawing of the 1st process of the manufacturing method which concerns on this embodiment, (a) is explanatory drawing of the process of forming a texture structure in a silicon substrate, (b) is a silicon substrate before a process, (c) is after a process. Silicon substrate. It is explanatory drawing of a 2nd process, (a) The top view which shows the state which installed the silicon substrate in the mold of a 1st tray, (b) is sectional drawing which follows the BB line of (a).
  • FIG. 1 is a diagram schematically showing a photovoltaic element according to this embodiment.
  • the photovoltaic element of this embodiment is a back electrode type photovoltaic element, which has a light receiving surface and a back surface corresponding to both surfaces of the silicon substrate 1, and has a comb-shaped positive electrode 5 and a comb-shaped negative electrode 8 on the back surface side. Is provided.
  • the positive electrode 5 and the negative electrode 8 are arranged such that the comb teeth are nested.
  • the silicon substrate 1 is an n-type single crystal silicon substrate, and an intrinsic amorphous semiconductor film 2 and a p-type conductive part (first conductive type) are formed in order from the silicon substrate 1 side on the back surface of the positive electrode 5.
  • Amorphous semiconductor film 3, silica insulating film 4, and positive electrode 5 are formed.
  • an intrinsic amorphous semiconductor film 6 and an n-type conductive film are sequentially formed from the silicon substrate 1 side.
  • Part (second conductivity type amorphous semiconductor film) 7, silica insulating film 4, and negative electrode 8 are formed, thereby forming a pn junction photovoltaic device.
  • the positive electrode 5 has a comb tooth portion connected by a connecting portion 11
  • the negative electrode 8 has a comb tooth portion connected by a connecting portion 12.
  • Conductive holes 13 are formed in the silica insulating film 4, and the electrodes 5 and 8 are joined to the p-type conductive portion 3 and the n-type conductive portion 7 through electrode materials filled in the conductive holes 13, respectively.
  • a texture structure 10 for containing light is formed on the surface (front surface) of the silicon substrate 1, that is, the light receiving surface, and a silicon nitride film 9 and a silica insulating film 4 are formed thereon.
  • the light incident from the light receiving surface is separated into electron and hole minority carriers in the silicon substrate 1 and transported to the n-type conductive portion 7 and the p-type conductive portion 3, respectively, and a current flows.
  • Carrier recombination that reduces power generation efficiency depends on the amount of impurities and crystal defects in the silicon crystal. Therefore, in this embodiment, in order to avoid mutual mixing of the high-purity silicon substrate 1 and the p-type and n-type conductive portions 3 and 7, that is, the impurity diffusion portions, the silicon substrate 1 and the p-type and n-type are mixed. Intrinsic amorphous semiconductor films 2 and 6 are inserted between conductive portions 3 and 7.
  • the silica insulating film 4 and the silicon nitride film 9 on both the light receiving surface side and the back surface side function as a passivation film that suppresses carrier recombination.
  • the silica insulating film 4 is not only a function as a passivation film, but also a function to protect the photovoltaic element, a function of an antireflection film for suppressing reflection of incident light on the light receiving surface side, and conduction on the back surface side. It also has a function of insulating the electrode materials filled in the holes 13 from each other.
  • FIGS. 2 to 12 are diagrams showing manufacturing steps in order
  • FIG. 13 is a schematic configuration diagram of a chemical vapor deposition apparatus (PE-CVD apparatus) used in the manufacturing method of this embodiment.
  • PE-CVD apparatus chemical vapor deposition apparatus
  • FIG. 13A is a plan view of the chemical vapor deposition apparatus
  • FIG. 13B is a longitudinal sectional view.
  • the right side shows the inlet side of the chemical vapor deposition apparatus and the left side shows the outlet side.
  • the chemical vapor deposition apparatus 100 includes a tray carry-in conveyor 41, a gate valve 42, a vacuuming / heating chamber 43, a gate valve 44, a silicon nitride film deposition chamber 45, a gate valve 46, from the inlet side toward the outlet side.
  • Inversion chamber 47, gate valve 48, intrinsic semiconductor film deposition chamber 49, gate valve 50, p-type conductive semiconductor film deposition chamber 51, gate valve 52, n-type conductive semiconductor film deposition chamber 53, gate valve 54, A cooling chamber 55, a gate valve 56, and a tray carry-out conveyor 57 are arranged in this order.
  • a vacuum pump 58 necessary for evacuation is connected to the heating chamber 43, the film forming chambers 45, 49, 51, 53, the inversion chamber 47, and the cooling chamber 55.
  • the exhaust side of the vacuum pump 58 is connected to an abatement device (not shown).
  • the film forming chambers 45, 49, 51, 53 are supplied with a source gas adjusted by a flow rate adjusting valve (Mass Control Valve; MFC) 60 from a source gas supply source (such as a cylinder) 59.
  • MFC Mass Control Valve
  • a heater 61 is installed below the tray 18 in the heating chamber 43 and the film forming chambers 45, 49, 51, 53. Further, an additional heater 62 is installed above the heating chamber 43, and plasma generating electrodes 20, 25, 28, 31 are installed above the film forming chambers 45, 49, 51, 53.
  • the intrinsic semiconductor film forming chamber 49, the p-type conductive semiconductor film forming chamber 51, and the n-type conductive semiconductor film forming chamber 53, masks 24, 27, and 30 between the tray and the plasma generating electrode are provided.
  • a mask carrier (not shown) is installed to be movable up and down. Furthermore, gate valves 42, 44, 46, 48, 50, 52, 54, 56 that open only when the tray and the silicon substrate pass in order to maintain the airtightness of each chamber and close during processing are provided at the entrance of each chamber. is set up.
  • an elevating device (not shown) for waiting the second tray 22, and a reversing mechanism 47a for reversing 180 ° after the first tray 18 and the second tray 22 are overlapped are installed.
  • a cooling plate 63 that circulates cooling water is installed in the cooling chamber 55. By bringing the tray transferred into the cooling chamber 55 into contact with the cooling plate 63, the tray and the silicon substrate are cooled.
  • the tray carry-out conveyor 57 the tray from which the silicon substrate 1 has been removed is lowered and returned to the tray carry-in conveyor 41 by the tray return conveyor 64.
  • First step (FIG. 2): The silicon substrate 1 is placed in the cassette 15 in the container 14. An aqueous solution 16 of alkali and IPA (isopropyl alcohol) is accommodated in the container 14, and the silicon substrate 1 is immersed in the aqueous solution 16. The aqueous solution 16 is heated to a constant temperature (50 to 80 ° C.) by the heater 17. As a result, the texture structure 10 is formed on both surfaces of the silicon substrate 1 by anisotropic etching.
  • aqueous solution 16 of alkali and IPA isopropyl alcohol
  • Second step (FIG. 3): A plurality of silicon substrates 1 on which the texture structure 10 is formed are placed in the mold 19 of the first tray 18 made of aluminum alloy.
  • a first tray 18 on which a plurality of silicon substrates 1 are installed is placed in a preheating chamber of a plasma chemical vapor deposition apparatus (PE-CVD), evacuated, and then a silicon nitride film deposition chamber 45 (see FIG. 13).
  • PE-CVD plasma chemical vapor deposition apparatus
  • SiH 4 SiH 4
  • NH 3 ammonia gas
  • plasma 21 is generated between the plasma generating electrode 20 and the silicon substrate 1 to form a silicon nitride film on the surface of the silicon substrate 1. 9 is formed.
  • the first tray 18 is transferred to the reversing chamber 47, and the second tray 22 is overlaid on the first tray 18 (FIG. 5A). Then, the whole of the first tray 18 and the second tray 22 is inverted by 180 °, and the silicon substrate 1 installed in the first tray 18 is transferred to the second tray 22. At this time, the silicon substrate 1 in the second tray 22 has the silicon nitride film 9 side (light receiving side) on the bottom and the non-film-formed surface (back surface) on the top (FIG. 5B). Note that the first tray 18 placed on the second tray 22 by reversing it stands by as the second tray of the silicon substrate 1 to be transferred next.
  • Step 5-1 (FIG. 6): The second tray 22 on which the silicon substrate 1 is placed is transferred to the intrinsic semiconductor film forming chamber 49. Then, the intrinsic semiconductor film mask 23 waiting in the upper part of the intrinsic semiconductor film deposition chamber 49 is lowered and is superimposed on the silicon substrate 1. Here, since the non-film-formed surface (back surface) of the silicon substrate 1 is the upper surface, the mask 23 is superimposed on the back surface of the silicon substrate 1.
  • the mask 23 is made of a ceramic material such as alumina (Al 2 O 3 ) or a metal mask (aluminum alloy, stainless steel, etc.), and has an opening 23 a in the shape of the intrinsic amorphous semiconductor film 2, 6. Yes.
  • the film formation shapes of intrinsic amorphous semiconductor films 2 and 6 are the same as the film formation shapes of p-type conductive portion 3 and n-type conductive portion 7 (that is, the comb shape shown in FIG. 1).
  • Each mask 23 is installed in a frame (not shown) so that it can be moved minutely independently for each silicon substrate 1.
  • the mask positioning guide 24 is fitted into the guide groove 19 a provided in the mold 19 of the second tray 22, thereby positioning on the upper surface (back surface) of the silicon substrate 1.
  • Step 5-2 (FIG. 7): Silane gas (SiH 4 ) and hydrogen gas (H 2 ) as a dilution gas are supplied into the intrinsic semiconductor film deposition chamber 49, and plasma is generated between the electrode 25 and the silicon substrate 1. 26 is generated. As a result, intrinsic amorphous semiconductor films 2 and 6 are formed on the silicon substrate 1. After film formation, the mask 23 is raised and the second tray 22 is transferred to the p-type conductive semiconductor film formation chamber 51.
  • FIG. 8 In the p-type conductive semiconductor film forming chamber 51, the p-type conductive film mask 27 waiting on the top is lowered and overlaid on the silicon substrate 1.
  • the p-type conductive film mask 27 has an opening 27 a having a shape corresponding to the p-type conductive portion 3.
  • the opening 27 a is an intrinsic amorphous type.
  • silane gas (SiH 4 ), diborane (B 2 H 6 ), and diluting hydrogen gas are supplied into the p-type conductive semiconductor film deposition chamber 51, and a plasma 29 is provided between the electrode 28 and the silicon substrate 1. Is generated.
  • an amorphous p-type conductive portion 3 (p-type conductive semiconductor film) is formed on the intrinsic amorphous semiconductor film 2.
  • the mask 27 is raised and the second tray 22 is transferred to the n-type conductive semiconductor film formation chamber 53.
  • the n-type conductive film mask 30 waiting on the upper part is lowered and overlaid on the silicon substrate 1.
  • the n-type conductive film mask 30 has an opening 30 a having a shape corresponding to the n-type conductive portion 7.
  • the opening 30 a is an intrinsic amorphous type.
  • silane gas (SiH 4 ), phosphine (PH 3 ), and hydrogen gas for dilution are supplied into the n-type conductive semiconductor film deposition chamber 53 to generate plasma 32 between the electrode 31 and the silicon substrate 1.
  • an n-type conductive portion 7 made of an amorphous n-type conductive semiconductor film is formed on the intrinsic amorphous semiconductor film 6.
  • the mask 30 is raised, the second tray 22 is transferred to the cooling chamber 55, and after cooling, it is carried out from the chemical vapor deposition apparatus to the atmosphere.
  • the silicon substrate 1 after chemical vapor deposition is taken out from the second tray 22 and installed in a cassette 35 in a container 34 containing a solution 33 containing a silicon oxide (silica) film material. To do. Thereafter, the silicon substrate 1 is pulled up from the solution 33, dried in a furnace at 200 ° C. or lower, and vitrification treatment of silica adhering to the surface of the silicon substrate 1 is performed.
  • a material of the silicon oxide (silica) film for example, silicon alkoxide (TEOS) can be used. If TEOS is used, low temperature firing is possible.
  • TEOS silicon alkoxide
  • the silica insulating film 4 is formed on the light receiving surface side and the back surface side of the silicon substrate 1.
  • An etching paste 36 is printed in an island shape by screen printing on the silica insulating film 4 covering the surfaces of the p-type conductive portion 3 and the n-type conductive portion 7 of the silicon substrate 1 (FIG. 11). (A)). Each of the island-shaped etching pastes 36 is located on the p-type conductive part 3 and the n-type conductive part 7. After a predetermined time, the etching paste is removed by washing with water (FIG. 11 (b)). As a result, a plurality of circular conduction holes 13 are formed on the p-type conductive part 3 and the n-type conductive part 7.
  • Electrodes 5 and 8 are printed from above the insulating film 4 and the conduction hole 13 of the silicon substrate 1 by screen printing.
  • the electrodes 5 and 8 are made of a material containing silver (Ag) as a component, and are positioned on the p-type conductive part 3 and the n-type conductive part 7 with the insulating film 4 interposed therebetween, and the p-type conductive part 3 and n It is printed in the same shape as the mold conductive part 7.
  • a part of the electrode material P enters the conduction hole 13, and the p-type conductive part 3 and the n-type conductive part 7 are joined to the electrodes 5 and 8, respectively.
  • drying and baking at 200 ° C or lower.
  • the intrinsic amorphous semiconductor film 2 having a shape corresponding to the p-type conductive portion 3 and the intrinsic amorphous semiconductor film 6 having a shape corresponding to the n-type conductive portion 7 are provided separately.
  • the intrinsic amorphous semiconductor film 2 and the intrinsic amorphous semiconductor film 6 may be formed as one intrinsic semiconductor film and formed on the entire back surface of the silicon substrate 1. In this case, it is not necessary to use the mask 23 in the step 5-2 (FIG. 7).
  • the intrinsic amorphous semiconductor film 2 (corresponding to the first intrinsic amorphous semiconductor film) and the p-type conductive portion 3 are formed using the p-type conductive film mask 27, and the n-type conductive film mask 30 is formed.
  • the intrinsic amorphous semiconductor film 6 (corresponding to the second intrinsic amorphous semiconductor film) and the n-type conductive portion 7 may be formed by using them. In this case, if the gas for the intrinsic semiconductor film is switched to the gas for the p-type conductive film, the intrinsic amorphous semiconductor film 2 and the p-type conductive portion 3 can be formed in the same film formation chamber.
  • the intrinsic amorphous semiconductor film 6 and the n-type conductive portion 7 can be formed in the same film formation chamber.
  • the intrinsic amorphous semiconductor films 2 and 6, the p-type conductive portion 3, and the n-type conductive portion 7 can be formed in two types of masks and two types of film formation chambers.

Landscapes

  • Engineering & Computer Science (AREA)
  • Sustainable Energy (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Electromagnetism (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Sustainable Development (AREA)
  • Manufacturing & Machinery (AREA)
  • Photovoltaic Devices (AREA)

Abstract

　本発明の課題は、製造工程の煩雑さを低減し、低温でも処理できる光起電力素子の製造方法及び光起電力素子を提供することである。ｎ型単結晶シリコン基板１の一面に真性非晶質系半導体膜２，６を形成し、第１マスクを用いて前記真性非晶質系半導体膜６の表面にｎ型導電部（ｎ型非晶質系半導体膜）７を形成し、第２マスクを用いて前記真性非晶質系半導体膜の表面にｐ型導電部（ｐ型非晶質系半導体膜）３を形成し、前記ｎ型単結晶シリコン基板１の少なくとも前記非晶質系半導体膜２，６が形成された面を覆うように絶縁膜４を形成し、前記絶縁膜４に、非晶質系半導体膜２，６と連通する複数の導通穴１３を形成し、前記導通穴１３を含む前記絶縁膜４上の領域に電極５，８を形成することにより、本発明の光起電力素子が得られる。

Description

光起電力素子の製造方法及び光起電力素子
　本発明は、受光面の裏面側に正負の電極及びこれら電極と電気的に接続されたキャリア分極層を備えた光起電力素子の製造方法及び光起電力素子に関する。
　太陽電池に用いられる光起電力素子は、用いられる半導体の種類により、シリコン系、化合物系に分類され、さらに、シリコン系は、結晶系、薄膜系に分類される。また、結晶系光起電力素子は、電極の配置形態から両面電極型と裏面電極型に分類される。両面電極型は半導体基板の受光面と裏面に正と負の電極を設けた構造であり、裏面電極型は、半導体基板の裏面に正負の電極を設けた構造である。比較的簡単に製造できることから、現在、生産されているほとんどの結晶系光起電力素子は両面電極型である。
　しかし、両面電極型光起電力素子は、受光面に電極が形成されているため、その電極の面積に相当する分の発電が妨げられ、電極面積を減少させると発電された電力を取り出す能力が減少する。出力電力が最大になるように受光面側の電極形状や面積が決定されるが、受光面に電極が存在することから発電量の更なる増加は望めない。
　一方、裏面電極型は、さらに、コンタクトホール型と並列型に分類される。コンタクトホール型では、シリコン結晶基板の表面及び裏面に第１導電型及び第２導電型の半導体部がそれぞれ形成され、シリコン結晶基板に開けた穴の内壁面に第１導電型半導体部と同じ不純物のドーピングを行うことにより表面から裏面への導通部が形成されている。そして、裏面には、表面側の第１導電型半導体部と接続された電極及び裏面側の第２導電型半導体部と接続された電極が交互に配置されている。
　並列型は、シリコン結晶基板の裏面に第１導電型及び第２導電型の半導体部が形成されていると共に、各導電型半導体部に接続された電極が交互に配置されている。
　コンタクトホール型裏面電極型光起電力素子では、結晶基板にコンタクトホールを形成する方法としてレーザー加工法が採用されている。また、第１導電型半導体部は、高濃度ｎ型不純物拡散処理により形成され、第２導電型半導体部は高濃度ｐ型不純物拡散処理により形成される。
　並列型裏面電極型光起電力素子では、ｎ型シリコン結晶基板の裏面に、リソグラフを利用したマスクを用いて、高濃度ｎ型不純物拡散処理、高濃度ｐ型不純物拡散処理が行われる。これらの不純物拡散処理は、通常900℃以上の拡散炉の中で数時間行われる。
　このような高温に耐えるために、マスク材として窒化シリコン膜（Si3N4）、酸化シリコン膜（SiO2）が用いられる。また、これらの窒化シリコン膜、酸化シリコン膜は表面の光生成キャリア再結合を抑制するためのパッシベーション膜として機能し、光起電力素子の重要な役割を担っている。マスク材として窒化シリコン膜（Si3N4）、酸化シリコン膜（SiO2）を用いることは、半導体プロセスでは一般的な手法であり、それらのマスキング及び不純物拡散は次のような手順で行われる。まず、シリコン結晶基板を炉の中（900℃以上）で酸化させてその表面に酸化シリコン膜を形成し、さらに化学気相成膜法により窒化シリコン膜を成膜する。そして、リソグラフィとエッチングにより窒化シリコン膜、シリカ膜のパターニングを行う。これを拡散炉に入れると、窒化ケイ素膜やシリカ膜を除去した場所で不純物拡散が進行する。第１導電型半導体部及び第２導電型半導体部を形成する場合は、マスク膜生成・パターニングと拡散を別々に行う必要があり、処理工程が増加する。
　なお、このような製造法については、特許文献１～３に詳細に記載されている。
　高温の不純物拡散処理に代わる方法として、特許文献４～９には、結晶系シリコン基板に微結晶あるいは非晶質の導電型半導体膜を成膜する方法が記載されている。
　即ち、特許文献４～６には、結晶系シリコン基板の片面に微結晶あるいは非晶質の真性半導体膜を成膜後に、微結晶あるいは非晶質のｎ型半導体膜又はｐ型半導体膜を成膜し、光生成キャリアの再結合を抑制する基本的な考え方が記載されている。
　特許文献８には、結晶系シリコン基板の一方の面に真性半導体膜とｐ型半導体膜、基板の他方の面に真性半導体膜とｎ型半導体膜を成膜した対称形の構造が示されている。
　特許文献７には、表面の受光面の高純度シリコン層の上にｐ型半導体膜が形成され、該高純度シリコン層上の該ｐ型半導体膜とは異なる位置にｎ型半導体膜が形成された構造が示されている。なお、特許文献４～６，８と異なり、特許文献７の光起電力素子では、高純度シリコン層は光生成キャリアの発生場所として機能する。
　特許文献９には、ｎ型単結晶シリコン基板の一方の面における第１領域に真性非晶質半導体膜、ｎ型非晶質半導体膜及び第１電極がこの順に形成され、前記一方の面における第２領域に真性非晶質半導体膜、ｐ型非晶質半導体膜及び第２電極がこの順に形成された構造が示されている。ここで第２電極は、キャリアを効率良く収集することを目的として、ｐ型非晶質半導体膜の全面を覆うように形成される。一方、この光起電力素子では、ｎ型単結晶シリコン基板の一方の面のほぼ全面が第１領域又は第２領域のいずれかに含まれている。そのため、第２電極は第１領域のｎ型非晶質半導体膜や第１電極と十分に絶縁されないおそれがある。
米国特許第4,234,352号公報 米国特許第4,927,770号公報 米国特許第7,339,110号公報 特開平3-70183号公報 特開平4-130671号公報 特開平5-102504号公報 特開平5-48128号公報 特開2004-296551号公報 特開2005-101427号公報
　このように、裏面電極型は、両面電極型に比べて光電変換効率の向上が期待できるものの、製造工程が煩雑であるため、製造コスト低減に限界がある。特に、従来の裏面電極型光起電力素子の製造工程では、シリコン酸化や不純物拡散処理において900℃を超える高温処理（バッチ処理）とパターニング（枚葉処理）が繰り返し行われる。そのため、高温処理によるシリコン結晶基板のバルクライフタイムを低下させ、光起電力素子としての性能劣化を発生させる。さらには、シリコン結晶基板を高温炉に入れるための治具に当該基板を出し入れする作業の煩雑さ、昇温、処理、冷却に時間を要すること、エネルギー消費量等、生産コストを上げる要因が多い。
　本発明が解決しようとする課題は、裏面側に正負の電極及びこれら電極と電気的に接続されたキャリア分極層を備えた光起電力素子において、製造工程の煩雑さを低減し、低温でも処理できる光起電力素子の製造方法及び光起電力素子を提供することである。
　上記課題を解決するために成された本発明に係る光起電力素子の製造方法の第１の態様は、
　受光面とその反対側の裏面とを有し、前記裏面側に正負の電極及びこれら電極と電気的に接続されたキャリア分極層を備えた光起電力素子の製造方法であって、
　a) 第１導電型結晶系半導体基板の前記裏面側の面に真性非晶質系半導体膜を形成する工程と、
　b) 所定形状の開口を有する第１マスクを用いて前記真性非晶質系半導体膜の表面に前記第１導電型結晶系半導体基板と同じ導電性を有する第１導電型非晶質系半導体膜を形成し、前記第１マスクの開口とは異なる位置に所定形状の開口を有する第２マスクを用いて前記真性非晶質系半導体膜の表面に前記第１導電型と逆の導電性を有する第２導電型非晶質系半導体膜を形成する工程と、
　c) 少なくとも前記第１導電型結晶系半導体基板の前記裏面側の面を覆うように絶縁膜を形成する工程と、
　d) 前記絶縁膜に、前記第１導電型非晶質系半導体膜及び第２導電型非晶質系半導体膜と連通する複数の導通穴を形成する工程と、
　e) 前記絶縁膜上の前記導通穴を含む領域に電極を形成する工程と、
　を備えることを特徴とする。
　この場合、真性非晶質系半導体膜は、第１導電型結晶系半導体基板の裏面側の面のほぼ全体に形成しても良く、第１マスクの開口及び第２マスクの開口と同じ位置に開口を有するマスクを用いて、第１導電型非晶質系半導体膜及び第２導電型非晶質系半導体膜が形成される位置にのみ形成しても良い。
　第１導電型結晶系半導体膜及び第２導電型結晶系半導体膜が形成される位置にのみそれらの形状の真性非晶質系半導体膜を形成する場合と、全体に真性非晶質系半導体膜を形成する場合との違いは、各導電型半導体膜に達するまでの光生成キャリヤの再結合が、前者では真性非晶質系半導体膜で発生しないが、後者では発生する可能性がある。前者はマスクを使用したパターニングが必要であるが後者は不要である。
　第１導電型結晶系半導体膜及び第２導電型結晶系半導体膜の位置に真性非晶質系半導体膜を形成する場合、真性非晶質系半導体膜用のマスク、第１導電型結晶系半導体膜用のマスク、第２導電型結晶系半導体膜用のマスク、と３種のマスク、及び３種の成膜室が必要である。これを簡素化するため、第１導電型結晶系半導体膜用のマスクを用い、同じ成膜室内に、真性非晶質系半導体膜用のガスを流し、続いて第１導電型結晶系半導体膜用のガスを流すことで、第１真性非晶質系半導体膜、第１導電型非結晶系半導体膜の２層構造を形成することができる。第２導電型結晶系半導体膜についても、同様に、第２導電型結晶系半導体膜用のマスクを用い、同じ成膜室で、第２真性非晶質系半導体膜、第２導電型結晶系半導体膜の２層構造を形成することができる。このように成膜室に流すガスを途中で切り替えれば、２種のマスク、２種の成膜室を用いて、本発明の光起電力素子を製造することができる。
　また、上記課題を解決するために成された本発明に係る光起電力素子は、
　a) 第１導電型結晶系半導体基板と、
　b) 前記第１導電型結晶系半導体基板の前記裏面側の面に形成された真性非晶質系半導体膜と、
　c) 前記真性非晶質系半導体膜の表面に形成された前記第１導電型と同じ導電性を有する第１導電型非晶質系半導体膜、及び該第１導電型非晶質系半導体膜と接触しないように前記真性の非晶質系半導体膜の表面に形成された、前記第１導電型と逆の第２導電性を有する第２導電型非晶質系半導体膜と、
　d) 前記真性非晶質系半導体膜、前記第１導電型非晶質系半導体膜、及び前記第２導電型非晶質系半導体膜が形成された後の前記第１導電型結晶系半導体基板の少なくとも前記裏面側の面を覆い、前記第１導電型非晶質系半導体膜及び前記第２導電型非晶質系半導体膜と連通する複数の導通穴を有する絶縁膜と、
　e) 前記絶縁膜上の前記導通穴を含む領域に形成され、前記第１導電型非晶質系半導体膜及び前記第２導電型非晶質系半導体膜と電気的に接続された電極と、
　を備えることを特徴とする。
　以下、本発明に係る光起電力素子の製造方法の各工程について順を追って説明する。以下では、第１導電型結晶系半導体基板として結晶系シリコン基板を用いる場合を例として説明するが、本発明はそれには限られない。
　一般には、基板表面の光封じ込め機能を増すため、結晶系シリコン基板をアルカリまたは酸のエッチング槽に入れ、表面近傍のダメージ層を除去し基板表面に逆ピラミッド形状のテクスチャー構造を形成する。次に基板表面の光生成キャリアの再結合速度を低減するための表面パッシベーション処理がなされる。本発明では、結晶のバルクライフタイムを低下させない低温（200℃以下）での化学気相成膜法で、窒化シリコン膜を表面（受光面）に形成する。
　本発明では、第１導電型非晶質系半導体膜及び第２導電型非晶質系半導体膜は、化学気相成膜法で形成することが好ましいことから、表面パッシベーション処理も、窒化ケイ素膜も化学気相成膜法で成膜すると良い。
　具体的には、まず、テクスチャーエッチング後の結晶系シリコン基板（以下、シリコン基板という）を所定のトレイ（第１トレイ）の型枠内に配置する。型枠内に配置するシリコン基板は１枚でも複数枚でも良い。また、シリコン基板の裏面は第１トレイに接触させる。真空装置である化学気相成膜装置（以下、PE-CVD装置）にシリコン基板を配置したトレイを搬入し、加熱・真空引き後、シランガスとアンモニアガスを入れ、プラズマを発生させ、シリコン基板表面に窒化ケイ素を成膜する。このとき、シリコン基板の温度は200℃以下とする。
　窒化ケイ素成膜後、第１トレイを次の反転室に送り、反転室内で待機している第２トレイを第１トレイに重ね合わせる。そして、両トレイを重ね合わせた状態で180°反転させると、第１トレイ内のシリコン基板が第２トレイに表裏が反転した状態で移される。シリコン基板が載せられた第２トレイは、次の処理室（真性非晶質シリコン膜成膜室）に移送される。なお、反転室内に残された第１トレイは、次に移送されてくるトレイの型枠内に配置されたシリコン基板群の第２トレイとして使用される。このように、反転室内で待機するトレイは順次入れ替わっていく。
　反転室から移送された第２トレイが真性非晶質シリコン膜成膜室に入ると、加熱・圧力調整がなされた後、シランガスが供給される。同時にプラズマを発生させ、シリコン基板の表面に真性非晶質シリコン膜（真性非晶質半導体膜）が成膜される。このとき、真性非晶質シリコン膜はシリコン基板の裏面側の面全体に形成しても良く、所定形状の開口を有するマスクをシリコン基板に重ね合わせて形成しても良い。所定形状の開口とは、後述する第１導電型非晶質シリコン膜の形状と第２導電型非晶質シリコン膜の形状を合わせた形状の開口をいう。このようなマスクを用いると、シリコン基板に形成される真性非晶質シリコン膜の形状は第１導電型非晶質シリコン膜の形状と第２導電型非晶質シリコン膜の形状を合わせた形状となる。真性非晶質シリコン膜を形成した後、マスクは、シリコン基板から取り外される。
　真性非晶質シリコン膜の成膜後、第２トレイは、第１導電型非晶質シリコン膜成膜室に移送される。そして、所定形状の開口を有する第１マスクがシリコン基板に正確に重ね合わされ、シランガスおよびジボランが供給されて、プラズマが生成される。この結果、第１導電型非晶質シリコン膜（第１導電型非晶質半導体膜、例えばｐ型半導体のシリコン薄膜）がシリコン基板に成膜される。この後、第１マスクをシリコン基板から外して待避させ、第２トレイを次の第２導電型非晶質シリコン膜成膜室に移送する。
　第２導電型非晶質シリコン膜成膜室では、所定形状の開口を有する第２マスクがシリコン基板に正確に重ね合わされ、シランガスおよびホスフィンが供給されて、プラズマを発生させる。この結果、第２導電型非晶質シリコン膜（第２導電型非晶質半導体膜、ｎ型半導体のシリコン薄膜）がシリコン基板に成膜される。第１マスクの開口と第２マスクの開口は、互いに重ならないような位置にあり、これらマスクを用いることで第１導電型非晶質シリコン膜と第２導電型非晶質シリコン膜とが互いに接触しないようにシリコン基板上に形成される。この後、第２マスクをシリコン基板から外して待避させ、第２トレイを外部に搬出する。
　以上のように、本発明では、シリコン基板の受光面（表面）に窒化ケイ素膜を形成する方法と同じ化学気相成膜法（PE-CVD）で、シリコン基板の裏面に真性非晶質シリコン膜、その上に、互いに接触しない第１非晶質シリコン膜と第２非晶質シリコン膜が形成される。いずれの膜も200℃以下の低温で成膜できる。
　上記した化学気相成膜法による成膜のあと、酸化ケイ素（シリカ）膜の材料を裏面あるいは受光面及び裏面の全てに塗布して、200℃以下の加熱ガラス化処理を行うことにより、これらの面にシリカ絶縁膜を形成する。
　その後、第１導電型非晶質シリコン膜及び第２導電型非晶質シリコン膜と接合可能な位置にエッチング剤を印刷してシリカ絶縁膜を腐食させ、洗浄後、導通穴を形成する。さらに、シリカ絶縁膜の上面のうち、上述の第１導電型非晶質シリコン膜及び第２導電型非晶質シリコン膜に対応する領域に、互いに交わらないように電極材料を印刷し、加熱接合処理を行う。この加熱接合処理も200℃以下で行う。この結果、導通穴内の電極材料を通じて第１導電型非晶質シリコン膜及び第２導電型非晶質シリコン膜と導通する正負の電極がシリカ絶縁膜の上面に形成される。
　以上の工程を経て、裏面電極型の光起電力素子が完成する。
　第１導電型非晶質シリコン膜と接合する導通穴内の電極材料と第２導電型非晶質シリコン膜と接合する導通穴内の電極材料は、それらの間に存在するシリカ絶縁膜により確実に絶縁される。また、受光面側に形成されたシリカ絶縁膜は、電気的な絶縁機能の他、受光面に入射する光が表面で反射されることを抑える反射防止膜としての機能も有する。さらに、シリカ製の絶縁膜は、キャリア再結合を抑制するパッシベーション膜としても機能する。なお、これらの機能を有する絶縁膜はシリカ製のものには限られない。
　本発明によれば、パッシベーションおよびｐiｎの半導体素子の基本構造を化学気相成膜法で形成するようにしたので、低温で、且つ、比較的簡単な処理で光起電力素子を製造することができる。また、本発明の光起電力素子は、低温で製造できること、及び受光面に電極がないことから、発電効率を向上することができる。
本発明の裏面電極型光起電力素子の一実施形態を示しており、(a)は裏面電極型光起電力素子を裏面から見た図、(b)は(a)のA-A線に沿う断面図。 本実施形態に係る製造方法の第１工程の説明図であり、（ａ）はシリコン基板にテクスチャー構造を形成する工程の説明図、（ｂ）は処理前のシリコン基板、（ｃ）は処理後のシリコン基板。 第２工程の説明図であり、（ａ）第１トレイの型枠内にシリコン基板を設置した状態を示す上面図、（ｂ）は（ａ）のB-B線に沿う断面図。 シリコン基板に窒化シリコン膜を成膜する第３工程の説明図。 シリコン基板を反転させる第４工程の説明図であり、（ａ）第１トレイの上に第２トレイを重ね合わせた状態を示す図、（ｂ）第１トレイ及び第２トレイを反転させた状態を示す図。 真性半導体膜成膜室に第２トレイが移送された状態を示す図。 真性半導体膜を成膜する第５工程の説明図。 ｐ型導電性半導体膜を成膜する第６工程の説明図。 ｎ型導電性半導体膜を成膜する第７工程の説明図。 絶縁膜を形成する第８工程の説明図であり、（ａ）は処理容器の概略構成図、（ｂ）は処理前のシリコン基板を示す平面図、（ｃ）処理後のシリコン基板を示す平面図。 絶縁膜に導通穴を形成する第９工程の説明図。 正負の電極を形成する第１０工程の説明図。 本実施形態の製造方法に用いる化学気相成膜装置の概略構成図。
　図１～図１３を用いて、本発明の一実施の形態について説明する。
　図１は、本実施形態に係る光起電力素子を概略的に示す図である。本実施形態の光起電力素子は裏面電極型光起電力素子であり、シリコン基板１の両面に対応する受光面と裏面とを有し、裏面側に櫛形の正極電極５及び櫛形の負極電極８が設けられている。正極電極５と負極電極８は、櫛の歯部分が互いに入れ子状態になるように配置されている。
　前記シリコン基板１はｎ型単結晶シリコン基板であり、その裏面の正極電極５の部分には、シリコン基板１側から順に、真性非晶質系半導体膜２、ｐ型導電部（第１導電型非晶質系半導体膜）３、シリカ絶縁膜４、正極電極５の各層が形成され、負極電極８の部分には、シリコン基板１側から順に、真性非晶質系半導体膜６、ｎ型導電部（第２導電型非晶質系半導体膜）７、シリカ絶縁膜４、負極電極８の各層が形成され、以て、ｐｎ接合の光起電力素子が構成されている。正極電極５はその櫛歯部分が連結部１１で連結され、負極電極８はその櫛歯部分が連結部１２で連結されている。シリカ絶縁膜４には導通穴１３が形成されており、各電極５，８は該導通穴１３に充填された電極材料を通じてｐ型導電部３及びｎ型導電部７にそれぞれ接合されている。
　シリコン基板１の表面（おもて面）、すなわち受光面には、光を封じ込めるためのテクスチャー構造１０が形成され、その上に窒化シリコン膜９とシリカ絶縁膜４が成膜されている。受光面から入射した光は、シリコン基板１の中で、電子と正孔の少数キャリアに別れ、それぞれｎ型導電部７とｐ型導電部３に輸送されて電流が流れる。二種の少数キャリアが、途中で再結合せずにｐ型導電部３及びｎ型導電部７に到達する率が高いほど大きな電流を取り出すことができ、光起電力素子として発電効率が高くなる。発電効率を低下させるキャリア再結合は、シリコン結晶中の不純物や結晶欠陥の量に依存する。そこで、本実施形態では、高純度のシリコン基板１と、ｐ型，ｎ型の導電部３，７、すなわち不純物拡散部との相互混入を避けるために、シリコン基板１とｐ型，ｎ型の導電部３，７との間に真性非晶質系半導体膜２，６が挿入されている。
　また、受光面側及び裏面側双方のシリカ絶縁膜４、並びに窒化シリコン膜９は、キャリア再結合を抑制するパッシベーション膜として機能する。このうちシリカ絶縁膜４は、パッシベーション膜としての機能だけではなく、光起電力素子を保護する機能、受光面側において入射する光が反射することを抑える反射防止膜の機能、及び裏面側において導通穴１３に充填された各電極材料同士を絶縁する機能を併せ持つ。
　次に、本実施形態に係る光起電力素子の製造方法について図２～図１３を用いて説明する。図２～図１２は、製造工程を順に示す図、図１３は本実施形態の製造方法で用いる化学気相成膜装置（PE-CVD装置）の概略構成図である。
　まず、化学気相成膜装置（PE-CVD）について説明する。図１３（ａ）は化学気相成膜装置の平面図、図１３（ｂ）は縦断面図を示す。
　図１３において右側が化学気相成膜装置の入口側、左側が出口側を示す。化学気相成膜装置１００は、入口側から出口側に向かって、トレイ搬入コンベア４１、ゲートバルブ４２、真空引き・加熱室４３、ゲートバルブ４４、窒化シリコン膜成膜室４５、ゲートバルブ４６、反転室４７、ゲートバルブ４８、真性半導体膜成膜室４９、ゲートバルブ５０、ｐ型導電性半導体膜成膜室５１、ゲートバルブ５２、ｎ型導電性半導体膜成膜室５３、ゲートバルブ５４、冷却室５５、ゲートバルブ５６、トレイ搬出コンベア５７が順に配置されている。加熱室４３、各成膜室４５，４９，５１，５３、反転室４７、冷却室５５には、真空引きに必要な真空ポンプ５８が接続されている。真空ポンプ５８の排気側は除害装置（図示せず）に接続されている。
　成膜室４５，４９，５１，５３には、原料ガスの供給源（ボンベなど）５９から流量調整弁（Mass Flow Control Valve ; MFC）６０で調整された原料ガスが供給される。加熱室４３及び成膜室４５，４９，５１，５３には、トレイ１８の下方に加熱ヒータ６１が設置されている。また、加熱室４３の上部には追加ヒータ６２が設置され、成膜室４５，４９，５１，５３の上部にはプラズマ発生電極２０，２５，２８，３１が設置されている。さらに、真性半導体膜成膜室４９、ｐ型導電性半導体膜成膜室５１、ｎ型導電性半導体膜成膜室５３には、トレイとプラズマ発生電極との間にマスク２４，２７，３０及びマスクキャリア（図示せず）が上下可動に設置されている。さらに、各室の入口には、各室の気密を保つためにトレイ及びシリコン基板が通過するときのみ開き、処理中は閉まるゲートバルブ４２，４４，４６，４８，５０，５２，５４，５６が設置されている。
　反転室４７には、第２トレイ２２を待機させる昇降装置（図示せず）、第１トレイ１８と第２トレイ２２を重ね合わせた後、180°反転させる反転機構４７ａが設置されている。冷却室５５内には、冷却水を循環させている冷却板６３が設置されている。冷却室５５内に移送されてきたトレイを冷却板６３に接触させることで、トレイ及びシリコン基板の冷却を行う。
　トレイ搬出コンベア５７では、シリコン基板１が取り除かれたトレイが下降し、トレイ返送コンベア６４によってトレイ搬入コンベア４１に戻される。
　続いて、製造工程について説明する。
　第１工程（図２）：シリコン基板１を、容器１４内のカセット１５に設置する。容器１４内には、アルカリとIPA（イソプロピルアルコール）の水溶液１６が収容されており、シリコン基板１は当該水溶液１６中に浸漬されている。ヒータ１７によって水溶液１６を一定温度（50～80℃）に加熱する。この結果、異方性エッチングによってシリコン基板１の両面にテクスチャー構造１０が形成される。
　第２工程（図３）：アルミニウム合金製の第１トレイ１８の型枠１９内に、テクスチャー構造１０が形成されたシリコン基板１を複数設置する。
　第３工程（図４）：複数のシリコン基板１が設置された第１トレイ１８をプラズマ化学気相成膜装置（PE-CVD）の予熱室に入れ、真空引き後、窒化シリコン膜成膜室４５（図１３参照）に移送する。窒化シリコン膜成膜室内にシランガス（SiH4）とアンモニアガス（NH3）を供給し、プラズマ発生電極２０とシリコン基板１との間にプラズマ２１を発生させてシリコン基板１の表面に窒化シリコン膜９を成膜する。
　第４工程（図５）：第１トレイ１８を反転室４７に移送し、第１トレイ１８の上に第２トレイ２２を重ね合わせる（図５（ａ））。そして、第１トレイ１８及び第２トレイ２２の全体を180°反転させ、第１トレイ１８の内部に設置されていたシリコン基板１を第２トレイ２２に移し替える。このとき、第２トレイ２２内のシリコン基板１は、窒化シリコン膜９側（受光側）が下に、未成膜面（裏面）が上になる（図５（ｂ））。なお、反転させたことにより第２トレイ２２の上に配置された第１トレイ１８は、次に移送されてくるシリコン基板１の第２トレイとして待機される。
　第５－１工程（図６）：シリコン基板１を載せた第２トレイ２２を真性半導体膜成膜室４９に移送する。そして、真性半導体膜成膜室４９内の上部に待機している真性半導体膜用マスク２３を下降させ、シリコン基板１の上に重ね合わせる。ここではシリコン基板１の未成膜面（裏面）が上面となっているため、マスク２３はシリコン基板１の裏面の上に重ね合わされる。マスク２３は、アルミナ（Al2O3）等のセラミックス材料やメタルマスク（アルミ合金、ステンレスなど）から形成され、真性非晶質系半導体膜２，６の成膜形状の開口２３ａを有している。真性非晶質系半導体膜２，６の成膜形状は、それぞれｐ型導電部３とｎ型導電部７の成膜形状（つまり、図１に示す櫛形状）と同じである。各マスク２３はシリコン基板１毎に独立して、フレーム（図示せず）に微小移動可能に設置されている。マスク２３の下降時、第２トレイ２２の型枠１９に設けられた案内溝１９ａにマスク位置決めガイド２４がはめ合わされることにより、シリコン基板１の上面（裏面）に位置決めされる。
　第５－２工程（図７）：真性半導体膜成膜室４９内にシランガス（SiH4）と希釈ガスである水素ガス（H2）を供給し、電極２５とシリコン基板１との間にプラズマ２６を発生させる。この結果、真性非晶質系半導体膜２，６がシリコン基板１上に成膜される。成膜後、マスク２３を上昇させ、第２トレイ２２をｐ型導電性半導体膜成膜室５１に移送する。
　第６工程（図８）：ｐ型導電性半導体膜成膜室５１では、その上部に待機しているｐ型導電膜用マスク２７を下降させ、シリコン基板１の上に重ね合わせる。ｐ型導電膜用マスク２７は、ｐ型導電部３に対応する形状の開口２７ａを有しており、マスク２７をシリコン基板１の上に重ね合わせたとき、前記開口２７ａは真性非晶質系半導体膜２の上に位置する。この状態でｐ型導電性半導体膜成膜室５１内にシランガス（SiH4）とジボラン（B2H6）、及び希釈用水素ガスを供給し、電極２８とシリコン基板１との間にプラズマ２９を発生させる。この結果、真性非晶質系半導体膜２の上に非晶質のｐ型導電部３（ｐ型導電性半導体膜）が成膜される。成膜後、マスク２７を上昇させ、第２トレイ２２をｎ型導電性半導体膜成膜室５３に移送する。
　第７工程（図９）：ｎ型導電性半導体膜成膜室５３では、その上部に待機しているｎ型導電膜用マスク３０を下降させ、シリコン基板１の上に重ね合わせる。ｎ型導電膜用マスク３０は、ｎ型導電部７に対応する形状の開口３０ａを有しており、マスク３０をシリコン基板１の上に重ね合わせたとき、前記開口３０ａは真性非晶質系半導体膜６の上に位置する。この状態でｎ型導電性半導体膜成膜室５３内にシランガス（SiH4）とホスフィン（PH3）、及び希釈用水素ガスを供給し、電極３１とシリコン基板１との間にプラズマ３２を発生させる。この結果、真性非晶質系半導体膜６の上に非晶質のｎ型導電性半導体膜からなるｎ型導電部７が形成される。成膜後、マスク３０を上昇させ、第２トレイ２２を冷却室５５に移送し、冷却後、化学気相成膜装置から大気中に搬出する。
　第８工程（図１０）：第２トレイ２２から化学気相成膜後のシリコン基板１を取り出し、酸化ケイ素（シリカ）膜の材料を含む溶液３３が収容された容器３４内のカセット３５に設置する。その後、溶液３３中からシリコン基板１を引き上げ、200℃以下の炉中にいれて乾燥し、シリコン基板１の表面に付着したシリカのガラス化処理を行う。酸化ケイ素（シリカ）膜の材料としては、例えばシリコンアルキシド（TEOS）を用いることができる。TEOSを用いれば、低温焼成が可能となる。この工程により、シリコン基板１の受光面側及び裏面側にシリカ絶縁膜４が形成される。
　第９工程（図１１）：シリコン基板１のｐ型導電部３及びｎ型導電部７の表面を覆っているシリカ絶縁膜４に、スクリーン印刷によりエッチングペースト３６を島状に印刷する（図１１（ａ））。島状のエッチングペースト３６はいずれもｐ型導電部３及びｎ型導電部７の上に位置する。所定時間後水洗してエッチングペーストを除去する（図１１（ｂ））。この結果、ｐ型導電部３及びｎ型導電部７の上に複数の円形状の導通穴１３が形成される。
　第１０工程（図１２）：シリコン基板１の絶縁膜４及び導通穴１３の上からスクリーン印刷により電極５，８を印刷する。電極５，８は銀（Ag）を成分に含む材料から成り、絶縁膜４を挟んでｐ型導電部３及びｎ型導電部７の上に位置するように、且つｐ型導電部３及びｎ型導電部７と同じ形状で印刷される。このとき、電極材料Ｐの一部は導通穴１３に入り込み、ｐ型導電部３及びｎ型導電部７と電極５，８とがそれぞれ接合される。印刷後、200℃以下で乾燥・焼成を行う。
　尚、上記実施の形態では、ｐ型導電部３に対応する形状の真性非晶質系半導体膜２とｎ型導電部７に対応する形状の真性非晶質系半導体膜６とを別に設けたが、真性非晶質系半導体膜２と真性非晶質系半導体膜６とを１つの真性半導体膜とし、シリコン基板１の裏面側の面全体に形成しても良い。この場合は、第５－２工程（図７）においてマスク２３の使用が不要となる。
　ｐ型導電膜用マスク２７を用いて真性非晶質系半導体膜２（上記第１真性非晶質系半導体膜に相当）とｐ型導電部３を形成し、ｎ型導電膜用マスク３０を用いて真性非晶質系半導体膜６（上記第２真性非晶質系半導体膜に相当）及びｎ型導電部７を形成するようにしても良い。この場合、真性半導体膜用のガスからｐ型導電性膜用のガスに切り替えるようにすれば、真性非晶質系半導体膜２とｐ型導電部３を同じ成膜室で形成することができ、真性半導体膜用のガスからｎ型導電性膜用のガスに切り替えるようにすれば、真性非晶質系半導体膜６とｎ型導電部７を同じ成膜室で形成することができる。この場合、２種のマスク、２種の成膜室で真性非晶質系半導体膜２及び６とｐ型導電部３、ｎ型導電部７を形成することができる。
１…結晶シリコン基板
２…真性非晶質系半導体膜
３…ｐ型導電部（第１導電型非晶質系半導体膜）
４…シリカ絶縁膜
５…正極電極
６…非結晶真性半導体膜
７…ｎ型導電部（第２導電型非晶質系半導体膜）
８…負極電極
９…窒化シリコン膜
１０…テクスチャー構造
１３…導通穴
１９，２２…トレイ
２３，２７，３０…マスク
４５…窒化シリコン膜成膜室
４７…反転室
４７ａ…反転機構
４９…真性半導体膜成膜室
５１…ｐ型導電性半導体膜成膜室
５３…ｎ型導電性半導体膜成膜室

Claims (14)

  1. 　受光面とその反対側の裏面とを有し、前記裏面側に正負の電極及びこれら電極と電気的に接続されたキャリア分極層を備えた光起電力素子の製造方法であって、
    　a) 第１導電型結晶系半導体基板の前記裏面側の面に真性非晶質系半導体膜を形成する工程と、
    　b) 所定形状の開口を有する第１マスクを用いて前記真性非晶質系半導体膜の表面に前記第１導電型結晶系半導体基板と同じ導電性を有する第１導電型非晶質系半導体膜を形成し、前記第１マスクの開口とは異なる位置に所定形状の開口を有する第２マスクを用いて前記真性非晶質系半導体膜の表面に前記第１導電型と逆の導電性を有する第２導電型非晶質系半導体膜を形成する工程と、
    　c) 少なくとも前記第１導電型結晶系半導体基板の前記裏面側の面を覆うように絶縁膜を形成する工程と、
    　d) 前記絶縁膜に、前記第１導電型非晶質系半導体膜及び第２導電型非晶質系半導体膜と連通する複数の導通穴を形成する工程と、
    　e) 前記絶縁膜上の前記導通穴を含む領域に電極を形成する工程と、
    　を備える光起電力素子の製造方法。
  2. 　前記真性非晶質系半導体膜を形成する前の前記第１導電型結晶系半導体基板の前記受光面側及び前記裏面側の面にテクスチャー構造を形成する工程と、
    　前記テクスチャー構造を有する前記第１導電型結晶系半導体基板の前記受光面側及び前記裏面側の面に化学気相成膜法により窒化シリコン膜を形成する工程と、
    　を更に有することを特徴とする請求項１に記載の光起電力素子の製造方法。
  3. 　前記第１導電型結晶系半導体基板が、ｎ型結晶系シリコン基板であり、
    　前記真性非晶質系半導体膜が、真性の非晶質シリコン半導体膜であり、
    　前記第１導電型非晶質系半導体膜及び前記第２導電型非晶質系半導体膜が、それぞれｎ型及びｐ型の非晶質シリコン半導体膜であることを特徴とする請求項１又は２に記載の光起電力素子の製造方法。
  4. 　受光面とその反対側の裏面とを有し、前記裏面側に正負の電極及びこれら電極と電気的に接続されたキャリア分極層を備えた光起電力素子の製造方法であって、
    　a) 第１導電型結晶系半導体基板の前記裏面側の面に、所定形状の開口を有する第１マスクを用いて第１真性非晶質系半導体膜を形成し、前記第１マスクを用いて前記第１真性非晶質系半導体膜の表面に前記第１導電型と同じ導電性を有する第１導電型非晶質系半導体膜を形成する工程と、
    　b) 前記第１導電型結晶系半導体基板の前記裏面側の面に、前記第１マスクの開口とは異なる位置に所定形状の開口を有する第２マスクを用いて第２真性非晶質系半導体膜を形成し、前記第２マスクを用いて前記第２真性非晶質系半導体膜の表面に前記第１導電型と逆の導電性を有する第２導電型非晶質系半導体膜を形成する工程と、
    　c) 少なくとも前記第１導電型結晶系半導体基板の前記裏面側の面を覆うように絶縁膜を形成する工程と、
    　d) 前記絶縁膜に、前記第１導電型非晶質系半導体膜及び前記第２導電型非晶質系半導体膜と連通する複数の導通穴を形成する工程と、
    　e) 前記絶縁膜上の前記導通穴を含む領域に電極を形成する工程と、
    　を備える光起電力素子の製造方法。
  5. 　前記第１真性非晶質系半導体膜及び前記第２真性非晶質系半導体膜を形成する前の前記第１導電型結晶系半導体基板の前記受光面側及び前記裏面側の面にテクスチャー構造を形成する工程と、
    　前記テクスチャー構造を有する前記第１導電型結晶系半導体基板の前記受光面側及び前記裏面側の面に化学気相成膜法により窒化シリコン膜を形成する工程と、
    　を更に有することを特徴とする請求項４に記載の光起電力素子の製造方法。
  6. 　前記第１導電型結晶系半導体基板が、ｎ型結晶系シリコン基板であり、
    　前記第１真性非晶質系半導体膜及び前記第２真性非晶質系半導体膜が、真性の非晶質シリコン半導体膜であり、
    　前記第１導電型非晶質系半導体膜及び前記第２導電型非晶質系半導体膜が、それぞれｎ型及びｐ型の非晶質シリコン半導体膜であることを特徴とする請求項４又は５に記載の光起電力素子の製造方法。
  7. 　前記絶縁膜を形成する工程において、該絶縁膜を前記第１導電型結晶系半導体基板の前記受光面側にも形成することを特徴する請求項１～６のいずれかに記載の光起電力素子の製造方法。
  8. 　前記第１導電型結晶系半導体基板の前記受光面側に、前記絶縁膜とは別にパッシべーション膜を形成する工程を有することを特徴とする請求項７に記載の光起電力素子の製造方法。
  9. 　前記絶縁膜が、シリカ系コーティング材をガラス化処理を行うことで形成されたシリカ絶縁膜（SiO2膜）から成り、
    　前記シリカ絶縁膜のうち前記第１導電型非晶質系半導体膜及び前記第２導電型非晶質系半導体膜に対応する位置にエッチング液をスクリーン印刷し、所定の反応時間が経過した後、前記エッチング液を除去することで前記導通穴を形成することを特徴する請求項１～８のいずれかに記載の光起電力素子の製造方法。
  10. 　前記シリカ絶縁膜の上面のうち、前記第１導電型非晶質系半導体膜及び第２導電型非晶質系半導体膜に対応する領域に電極材料を印刷し、加熱接合処理を行うことにより正負の電極を形成することを特徴とする請求項９に記載の光起電力素子の製造方法。
  11. 　受光面とその反対側の裏面とを有し、前記裏面側に正負の電極及びこれら電極と電気的に接続されたキャリア分極層を備えた光起電力素子であって、
    　a) 第１導電型結晶系半導体基板と、
    　b) 前記第１導電型結晶系半導体基板の前記裏面側の面に形成された真性非晶質系半導体膜と、
    　c) 前記真性非晶質系半導体膜の表面に形成された前記第１導電型と同じ導電性を有する第１導電型非晶質系半導体膜、及び該第１導電型非晶質系半導体膜と接触しないように前記真性の非晶質系半導体膜の表面に形成された、前記第１導電型と逆の第２導電性を有する第２導電型非晶質系半導体膜と、
    　d) 前記真性非晶質系半導体膜、前記第１導電型非晶質系半導体膜、及び前記第２導電型非晶質系半導体膜が形成された後の前記第１導電型結晶系半導体基板の少なくとも前記裏面側の面を覆い、前記第１導電型非晶質系半導体膜及び前記第２導電型非晶質系半導体膜と連通する複数の導通穴を有する絶縁膜と、
    　e) 前記絶縁膜上の前記導通穴を含む領域に形成され、前記第１導電型非晶質系半導体膜及び前記第２導電型非晶質系半導体膜と電気的に接続された電極と、
    　を備えることを特徴とする光起電力素子。
  12. 　前記真性非晶質系半導体膜が、前記第１導電型結晶系半導体基板の前記裏面側の面のうち前記第１導電型非晶質系半導体膜及び前記第２導電型非晶質系半導体膜が形成される位置にのみ形成された、該第１導電型非晶質系半導体膜と同じ形状の第１真性非晶質系半導体膜、及び前記第２導電型非晶質系半導体膜と同じ形状の第２真性非晶質系半導体膜から成ることを特徴とする請求項１１に記載の光起電力素子。
  13. 　前記絶縁膜が前記第１導電型結晶系半導体基板の前記受光面側を覆っていることを特徴とする請求項１１又は１２に記載の光起電力素子。
  14. 　前記第１導電型結晶系半導体基板の前記受光面側に、前記絶縁膜とは別にパッシべーション膜を備えることを特徴とする請求項１３に記載の光起電力素子。
PCT/JP2011/062108 2010-05-28 2011-05-26 光起電力素子の製造方法及び光起電力素子 WO2011149021A1 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2010-122937 2010-05-28
JP2010122937 2010-05-28

Publications (1)

Publication Number Publication Date
WO2011149021A1 true WO2011149021A1 (ja) 2011-12-01

Family

ID=45004006

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2011/062108 WO2011149021A1 (ja) 2010-05-28 2011-05-26 光起電力素子の製造方法及び光起電力素子

Country Status (1)

Country Link
WO (1) WO2011149021A1 (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015192077A (ja) * 2014-03-28 2015-11-02 株式会社カネカ プラズマｃｖｄ装置およびそれを用いた太陽電池の製造方法
WO2016068052A1 (ja) * 2014-10-31 2016-05-06 シャープ株式会社 光電変換素子、それを備えた太陽電池モジュールおよび太陽光発電システム
JP2016082006A (ja) * 2014-10-14 2016-05-16 積水化学工業株式会社 太陽電池の製造方法
EP3029740A1 (en) * 2014-12-03 2016-06-08 Sharp Kabushiki Kaisha Photovoltaic device
JP2016541105A (ja) * 2013-12-20 2016-12-28 サンパワー コーポレイション 内蔵バイパスダイオード
WO2017047375A1 (ja) * 2015-09-14 2017-03-23 シャープ株式会社 光電変換素子、それを備えた太陽電池モジュールおよび太陽光発電システム

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001044463A (ja) * 1999-07-27 2001-02-16 Canon Inc 太陽電池およびその製造方法
JP2001189481A (ja) * 1999-12-30 2001-07-10 Honda Motor Co Ltd ソーラーセルの製造方法
JP2003298078A (ja) * 2002-03-29 2003-10-17 Ebara Corp 光起電力素子
JP2005101240A (ja) * 2003-09-24 2005-04-14 Sanyo Electric Co Ltd 光起電力素子およびその製造方法
JP2007281156A (ja) * 2006-04-06 2007-10-25 Japan Advanced Institute Of Science & Technology Hokuriku 裏面電極型半導体へテロ接合太陽電池ならびにその製造方法と製造装置
JP2008311291A (ja) * 2007-06-12 2008-12-25 Sharp Corp 太陽電池の製造方法
JP2010080888A (ja) * 2008-09-29 2010-04-08 Sanyo Electric Co Ltd 太陽電池の製造方法及び太陽電池

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001044463A (ja) * 1999-07-27 2001-02-16 Canon Inc 太陽電池およびその製造方法
JP2001189481A (ja) * 1999-12-30 2001-07-10 Honda Motor Co Ltd ソーラーセルの製造方法
JP2003298078A (ja) * 2002-03-29 2003-10-17 Ebara Corp 光起電力素子
JP2005101240A (ja) * 2003-09-24 2005-04-14 Sanyo Electric Co Ltd 光起電力素子およびその製造方法
JP2007281156A (ja) * 2006-04-06 2007-10-25 Japan Advanced Institute Of Science & Technology Hokuriku 裏面電極型半導体へテロ接合太陽電池ならびにその製造方法と製造装置
JP2008311291A (ja) * 2007-06-12 2008-12-25 Sharp Corp 太陽電池の製造方法
JP2010080888A (ja) * 2008-09-29 2010-04-08 Sanyo Electric Co Ltd 太陽電池の製造方法及び太陽電池

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11967655B2 (en) 2013-12-20 2024-04-23 Maxeon Solar Pte. Ltd. Built-in bypass diode
JP2016541105A (ja) * 2013-12-20 2016-12-28 サンパワー コーポレイション 内蔵バイパスダイオード
JP2015192077A (ja) * 2014-03-28 2015-11-02 株式会社カネカ プラズマｃｖｄ装置およびそれを用いた太陽電池の製造方法
JP2016082006A (ja) * 2014-10-14 2016-05-16 積水化学工業株式会社 太陽電池の製造方法
WO2016068052A1 (ja) * 2014-10-31 2016-05-06 シャープ株式会社 光電変換素子、それを備えた太陽電池モジュールおよび太陽光発電システム
JPWO2016068052A1 (ja) * 2014-10-31 2017-08-10 シャープ株式会社 光電変換素子、それを備えた太陽電池モジュールおよび太陽光発電システム
EP3029740A1 (en) * 2014-12-03 2016-06-08 Sharp Kabushiki Kaisha Photovoltaic device
CN105679846A (zh) * 2014-12-03 2016-06-15 夏普株式会社 光电转换装置
CN105679846B (zh) * 2014-12-03 2017-12-08 夏普株式会社 光电转换装置
WO2017047375A1 (ja) * 2015-09-14 2017-03-23 シャープ株式会社 光電変換素子、それを備えた太陽電池モジュールおよび太陽光発電システム
JPWO2017047375A1 (ja) * 2015-09-14 2018-06-28 シャープ株式会社 光電変換素子、それを備えた太陽電池モジュールおよび太陽光発電システム
CN108028290B (zh) * 2015-09-14 2019-09-03 夏普株式会社 光电转换元件
US10505064B2 (en) 2015-09-14 2019-12-10 Sharp Kabushiki Kaisha Photovoltaic device
CN108028290A (zh) * 2015-09-14 2018-05-11 夏普株式会社 光电转换元件、包括该光电转换元件的太阳能电池模块及太阳光发电系统

Similar Documents

Publication Publication Date Title
JP6746854B2 (ja) ワイドバンドギャップ半導体材料含有のエミッタ領域を有する太陽電池
US7910823B2 (en) Solar cell and manufacturing method thereof
WO2011149021A1 (ja) 光起電力素子の製造方法及び光起電力素子
CN109346536A (zh) 一种接触钝化晶体硅太阳能电池结构及制备方法
US8198115B2 (en) Solar cell, and method and apparatus for manufacturing the same
KR102120147B1 (ko) 태양 전지의 제조 방법 및 태양 전지
WO2018198683A1 (ja) 太陽電池素子および太陽電池素子の製造方法
JP2007281156A (ja) 裏面電極型半導体へテロ接合太陽電池ならびにその製造方法と製造装置
JP7228561B2 (ja) 太陽電池の製造方法
JP5884911B2 (ja) 太陽電池の製造方法
KR20110062598A (ko) 적층막 제조방법, 이를 이용한 태양전지의 제조방법
WO2019163646A1 (ja) 太陽電池の製造方法
WO2018083722A1 (ja) 高光電変換効率太陽電池及び高光電変換効率太陽電池の製造方法
JP2006344883A (ja) 太陽電池の製造方法
JP2013115057A (ja) 結晶シリコン太陽電池の製造方法
TWI629804B (zh) 太陽電池之製造方法
JP6346022B2 (ja) 薄膜形成方法および太陽電池素子の製造方法
JP2009272428A (ja) 反射防止膜成膜方法および反射防止膜成膜装置
US20200105963A1 (en) Method for manufacturing high efficiency solar cell
WO2009131115A1 (ja) 太陽電池の製造方法，太陽電池の製造装置，及び太陽電池
TWI713230B (zh) 太陽電池及其製造方法
KR20100061122A (ko) 웨이퍼 제조 방법
WO2020137582A1 (ja) 太陽電池の製造方法および太陽電池の製造装置
TWI492403B (zh) 太陽能電池及其製造方法與太陽能電池模組

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 11786720

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 11786720

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: JP