WO2011108738A1 - 半導体素子およびその製造方法 - Google Patents

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大鹿　嘉和
哲也 松浦
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Definitions

  • the present invention relates to a semiconductor element and a manufacturing method thereof, and more particularly to a semiconductor element such as an ultraviolet light emitting diode and an electronic device and a manufacturing method thereof.
  • Patent Document 1 mainly uses AlN or AlGaN formed on a substrate directly or via one or more nitride semiconductor layers mainly containing AlN or AlGaN, to which a lateral growth promoting substance is added.
  • a nitride semiconductor substrate is disclosed that includes a first semiconductor layer (buffer) and a functional laminate including a nitride semiconductor layer formed thereon. According to this technique, lateral growth is promoted in the buffer, and dislocation coupling is promoted accordingly, whereby threading dislocations appearing on the buffer surface can be reduced.
  • Patent Document 1 a normal AlN low temperature deposition buffer layer is formed between the buffer and the n-type Al 0.4 Ga 0.6 N layer.
  • the relationship of the Al composition between the AlN low-temperature deposition buffer layer and the n-type Al 0.4 Ga 0.6 N layer has not been considered.
  • such an AlN low temperature deposition buffer layer reduces the effect of promoting the lattice relaxation of the buffer provided thereunder, and the crystallinity improvement effect by lateral growth is insufficient.
  • the Al z Ga 1-z N adjustment layer containing the p-type impurity is doped with Mg, and the Mg concentration is in the range of 5 ⁇ 10 16 to 2 ⁇ 10 20 / cm 3 (1) ⁇
  • the semiconductor element according to any one of (7).
  • the p-type impurity is preferably Mg, Zn, Ca or Be, more preferably Mg or Zn, and particularly preferably Mg.
  • Mg, Zn, Ca, or Be can be used as the p-type impurity.
  • Mg and Zn are lateral directions for promoting the lateral crystal growth of AlGaN and GaN. This is because Mg is particularly suitable as a lateral crystal growth promoter because it is difficult to diffuse into other layers.
  • the first Al x Ga 1-x N layer 4 and the Al composition are substantially equal, and no impurity is doped (hereinafter, “ It is preferable to further comprise an i-type Al w Ga 1-w N layer (0 ⁇ w ⁇ 1) 8 (also referred to as “undoped”).
  • the Al composition w of the undoped Al w Ga 1-w N layer 8 is preferably in the range of ⁇ 0.05 of the Al composition x of the first Al x Ga 1-x N layer 4.
  • the crystallinity and flatness improved in the adjustment layer 5 can be more effectively transferred to the first Al x Ga 1-x N layer 4 and further to the upper layer, and further prevent the above-described diffusion of impurities. This is because the thyristor effect due to the pn junction is not generated when the first Al x Ga 1-x N layer 4 is n-type.
  • the i-type AlGaN layer not doped with an impurity refers to a layer to which a specific impurity is not intentionally added (also referred to as an undoped layer).
  • a semiconductor containing no impurities is preferable, but a semiconductor that does not function electrically as p-type or n-type may be used, and has a low carrier density (for example, less than 5 ⁇ 10 16 / cm 3 Can be referred to as i-type.
  • the thickness of the adjustment layer 5 is preferably in the range of 100 to 1500 nm, more preferably 100 to 300 nm. If the thickness is less than 100 nm, sufficient surface flatness may not be obtained. If the thickness exceeds 1500 nm, the adjustment layer surface may crack, and if the heat exceeds 300 nm, This is because cracks may occur in the laminate.
  • the concentration of oxygen (O) contained in the first Al x Ga 1-x N layer 4 is preferably less than 2 ⁇ 10 18 / cm 3 , more preferably 1 ⁇ 10 18 / cm 3 or less.
  • the oxygen contained in the n-type Al x Ga 1-x N layer 4 is, for example, when oxygen in the atmosphere is attached to the substrate 1 and a layer is stacked on the oxygen, etc. It is mixed by diffusing. Since this oxygen causes a decrease in the output of the light emitting element, the concentration is preferably lower.
  • the superlattice strain buffer layer has substantially no conductivity as a whole (for example, the specific resistance measured by a sheet resistance measuring apparatus is 10 ⁇ ⁇ cm / ⁇ or more), and the superlattice strain buffer layer measured by SIMS.
  • the impurity concentration of the entire layer is preferably 1 ⁇ 10 18 cm ⁇ 3 or less, and more preferably 7 ⁇ 10 17 cm ⁇ 3 or less. This is because if the impurity concentration exceeds 1 ⁇ 10 18 cm ⁇ 3 , a thyristor failure may occur in the nitride semiconductor element.
  • the p-type impurity is not intentionally added to the AlN layer.
  • the superlattice strain buffer layer according to the present invention does not require conductivity, the amount of impurities in the AlN layer 2b is inevitable from the p-type Al ⁇ Ga 1- ⁇ N layer 2a. Except for the amount of diffusion, it is preferable that it is considerably smaller than the usual impurity doping amount.
  • the substrate 1 may be a known heterogeneous substrate on which a group III nitride crystal can be grown.
  • a group III nitride crystal can be grown.
  • a Si substrate is also suitable.
  • a p-side electrode 9 is formed on the p-type Al y Ga 1-y N layer 7 and an n-side electrode is formed on the partially exposed n-type Al x Ga 1-x N layer 4.
  • 10 can be provided.
  • a NiAu electrode obtained by sequentially depositing a Ni-containing film and an Au-containing film by a vacuum deposition method can be used.
  • n-side electrode 10 for example, a Ti-containing film and an Al-containing film are obtained by a vacuum deposition method.
  • a TiAl electrode on which films are sequentially deposited can be used.
  • FIG. 2 schematically shows an example of a laminated structure in the process of manufacturing the semiconductor element 100 according to the present invention.
  • a method for manufacturing a semiconductor device 100 according to the present invention includes a buffer 2 and an Al z Ga 1-z N adjustment layer containing a p-type impurity on a substrate 1 using, for example, an MOCVD method.
  • 3 (a) and 3 (b) are photographs obtained by photographing the surfaces of Experimental Examples 1 and 2 with optical microscope images (1000 times), respectively.
  • the experiment example 1 in which the Mg-doped Al 0.31 Ga 0.69 N layer was grown on the substrate was the experiment in which the n-type Al 0.31 Ga 0.69 N layer was grown on the substrate. It can be seen that the surface is flatter than Example 2.
  • a step was confirmed.
  • an n-type Al 0.35 Ga 0.65 N layer (thickness: 1300 nm, Si-doped, concentration 1 ⁇ 10 19 / cm 3 ), light-emitting layer (multiple quantum well structure with an emission wavelength of 325 nm, total thickness: 64 .5 nm) and p-type Al 0.32 Ga 0.68 N layer (thickness: 280 nm, Mg-doped, concentration: 1.5 ⁇ 10 19 cm 3 ) are sequentially epitaxially grown to form a functional laminate.
  • the superlattice strain buffer layer is a superlattice laminate I in which the first layer is a GaN layer, and 20 sets of AlN layers (thickness: 9 nm) and GaN layers (thickness: 2.1 nm) are alternately laminated.
  • Superlattice laminate II in which 30 sets of AlN layers (thickness: 2.7 nm) and GaN layers (thickness: 2.1 nm) are alternately stacked, AlN layers (thickness: 0.9 nm), and GaN layers
  • Superlattice laminate III in which 50.5 pairs (thickness: 2.1 nm) are alternately laminated (0.5 pairs on the left means starting with an AlN layer and ending with an AlN layer) was sequentially laminated.
  • Mg was added to the GaN layer (first layer).
  • the flatness and crystallinity of the nitride semiconductor layer formed thereon by using the adjustment layer of the present invention can be applied not only to a light emitting element but also to an electronic device such as a HEMT.
  • an AlGaN layer containing p-type impurities having substantially the same Al composition as the channel layer between the superlattice buffer and the non-doped channel layer, the flatness and crystallinity improved by the buffer are effectively inherited.
  • the channel layer and the flatness and crystallinity thereon can be improved.
  • a p-type impurity is included between the buffer on the substrate and the n-type or i-type first Al x Ga 1-x N layer (0 ⁇ x ⁇ 1) of the functional stack.
  • Al z Ga 1-z N adjustment layer (0 ⁇ z ⁇ 1), and the Al composition z is in the range of ⁇ 0.05 of the Al composition x of the first Al x Ga 1-x N layer.

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Abstract

　バッファで改善された結晶性および平坦性を有効に機能積層体に引き継がせることにより、機能積層 体の平坦性および結晶性を向上させた半導体素子をその製造方法とともに提供する。　基板上に、バッファと、複数の窒化物半導体層を含む機能積層体とを具える半導体素子であって、前 記機能積層体は、前記バッファ側にｎ型またはｉ型である第１のＡｌｘＧａ１－ｘＮ層(０≦ｘ＜１)を 有し、前記バッファと前記機能積層体との間に、前記第１のＡｌｘＧａ１－ｘＮ層とＡｌ組成が略等し いｐ型不純物を含むＡｌｚＧａ１－ｚＮ調整層(ｘ－０．０５≦ｚ≦ｘ＋０．０５、０≦ｚ＜１)を具え ることを特徴とする。

Description

半導体素子およびその製造方法
　本発明は、半導体素子およびその製造方法に関し、特に、紫外発光ダイオードや電子デバイス等の半導体素子およびその製造方法に関する。
　近年、殺菌、浄水、医療、照明、高密度光記録などの分野で好適に用いることができる紫外発光ダイオード（紫外ＬＥＤ）や、高電子移動度トランジスタ（ＨＥＭＴ）の材料として、ＡｌＧａＮ系薄膜を用いて素子構造を形成したものが知られている。そして、このようなＡｌＧａＮ系薄膜を用いて素子構造を形成した紫外ＬＥＤやＨＥＭＴでは、高品質なＡｌＧａＮ系薄膜を得るための様々な取り組みがなされている。
　通常、紫外ＬＥＤは、発光層をｎ型窒化物半導体層およびｐ型窒化物半導体層で挟んで構成してなる機能積層体を有し、窒化物半導体層と基板との異なる格子定数による歪みを緩和するため、基板上にバッファを介して機能積層体を形成するのが一般的である。ＨＥＭＴも、ｉ型のチャネル層およびｎ型の電子供給層を窒化物半導体層で構成してなる機能積層体を有し、窒化物半導体層と基板との異なる格子定数による歪みを緩和するため、基板上にバッファを介して機能積層体を形成するのが一般的である。
　また、特許文献１には、基板上に、直接あるいはＡｌＮまたはＡｌＧａＮを主とする１または複数の窒化物半導体層を介して形成された、横方向成長促進物質が添加されたＡｌＮまたはＡｌＧａＮを主とする第１半導体層（バッファ）を備え、その上部に窒化物半導体層を含む機能積層体を形成した窒化物半導体基板が開示されている。この技術によれば、バッファ内において横方向成長が促進され、それに伴い転位の結合が促進されることにより、バッファ表面に現れる貫通転位を低減することができるものである。
特開２００５−２３５９０８号公報
　特許文献１において、バッファとｎ型Ａｌ０．４Ｇａ０．６Ｎ層の間には、通常のＡｌＮ低温堆積バッファ層を形成させている。しかしながら、これらＡｌＮ低温堆積バッファ層とｎ型Ａｌ０．４Ｇａ０．６Ｎ層との間のＡｌ組成の関係ついては考察されていない。また、かかるＡｌＮ低温堆積バッファ層は、その下に設けられたバッファの格子緩和を促す効果を低減させてしまい、横方向成長による結晶性の向上効果が不十分であった。
　また、バッファ上に、機能積層体として、このバッファとは組成の異なる窒化物半導体層を形成する場合には、機能積層体の窒化物半導体層とバッファとの格子不整合の問題については着目されていなかった。
　本発明の目的は、上記問題を解決し、バッファで改善された結晶品質を有効に機能積層体に引き継がせ、機能積層体の平坦性および結晶性を向上させた半導体素子をその製造方法とともに提供することにある。
　本発明者らは、上記課題を解決するために鋭意研究した結果、基板上のバッファと、このバッファ側から、例えばｎ型ＡｌｘＧａ１−ｘＮ層（０≦ｘ＜１）、発光層およびｐ型ＡｌｙＧａ１−ｙＮ層（０≦ｙ≦１）を有する機能積層体の、ｎ型ＡｌｘＧａ１−ｘＮ層との間に、ｐ型不純物を含むＡｌｚＧａ１−ｚＮ調整層（０≦ｚ＜１）であって、このＡｌ組成ｚが、機能積層体の中で最もバッファ側にあるｎ型ＡｌｘＧａ１−ｘＮ層のＡｌ組成ｘの±０．０５の範囲であるＡｌｚＧａ１−ｚＮ調整層を配設することで、バッファで改善された結晶性および平坦性を有効に機能積層体に引き継がせることができることを見出し、本発明を完成するに至った。
　本発明は、上記の知見に立脚するもので、その要旨構成は以下の通りである。
　（１）基板上に、バッファと、複数の窒化物半導体層を含む機能積層体とを具える半導体素子であって、前記機能積層体は、前記バッファ側にｎ型またはｉ型である第１のＡｌｘＧａ１−ｘＮ層（０≦ｘ＜１）を有し、前記バッファと前記機能積層体との間に、前記第１のＡｌｘＧａ１−ｘＮ層とＡｌ組成が略等しいｐ型不純物を含むＡｌｚＧａ１−ｚＮ調整層（ｘ−０．０５≦ｚ≦ｘ＋０．０５、０≦ｚ＜１）を具えることを特徴とする半導体素子。
　（２）前記基板は、ＡｌＮテンプレート基板である上記（１）に記載の半導体素子。
　（３）前記バッファは、少なくとも前記機能積層体側にＡｌαＧａ１−αＮ層（０≦α≦１）を含み、該ＡｌαＧａ１−αＮ層のＡｌ組成αと、前記第１のＡｌｘＧａ１−ｘＮ層のＡｌ組成ｘとの差が、０．１以上である上記（１）または（２）に記載の半導体素子。
　（４）前記第１のＡｌｘＧａ１−ｘＮ層がｎ型であり、前記機能積層体は、前記第１のＡｌｘＧａ１−ｘＮ層上に、少なくとも発光層および第２のＡｌｙＧａ１−ｙＮ層（０≦ｙ＜１）を順に有する上記（１）~（３）のいずれか一に記載の半導体素子。
　（５）前記ｐ型不純物を含むＡｌｚＧａ１−ｚＮ調整層と前記第１のＡｌｘＧａ１−ｘＮ層との間に、不純物をドープしないｉ型ＡｌｗＧａ１−ｗＮ層（ｘ−０．０５≦ｗ≦ｘ＋０．０５、０≦ｗ＜１）をさらに具える上記（１）~（４）のいずれか一に記載の半導体素子。
　（６）前記ｐ型不純物を含むＡｌｚＧａ１−ｚＮ調整層と前記不純物をドープしないｉ型ＡｌｗＧａ１−ｗＮ層とが、ｚ＜ｗの関係を満たす上記（５）に記載の半導体素子。
　（７）前記ｐ型不純物を含むＡｌｚＧａ１−ｚＮ調整層の厚さが、１００~１５００ｎｍの範囲である上記（１）~（６）のいずれか一に記載の半導体素子。
　（８）前記ｐ型不純物を含むＡｌｚＧａ１−ｚＮ調整層は、Ｍｇがドープされており、Ｍｇ濃度が５×１０１６~２×１０２０／ｃｍ３の範囲である上記（１）~（７）のいずれか一に記載の半導体素子。
　（９）前記第１のＡｌｘＧａ１−ｘＮ層に含まれるＯの濃度が２×１０１８／ｃｍ３未満である上記（１）~（８）のいずれか一に記載の半導体素子。
　（１０）前記バッファは、ＡｌβＧａ１−βＮ層（０≦β≦０．３）と、ＡｌＮ層とを交互に積層して超格子構造を形成してなる超格子歪緩衝層を含む上記（１）~（９）のいずれか一に記載の半導体素子。
　（１１）基板上に、バッファと、ｐ型不純物を含むＡｌｚＧａ１−ｚＮ調整層（ｘ−０．０５≦ｚ≦ｘ＋０．０５、０≦ｚ＜１）と、ｉ型またはｎ型ＡｌｘＧａ１−ｘＮ層（０≦ｘ＜１）を含む機能積層体とを順次形成することを特徴とする半導体素子の製造方法。
　本発明によれば、基板上のバッファと、機能積層体のｎ型またはｉ型の第１のＡｌｘＧａ１−ｘＮ層（０≦ｘ＜１）との間に、ｐ型不純物を含むＡｌｚＧａ１−ｚＮ調整層（０≦ｚ＜１）であって、このＡｌ組成ｚが、第１のＡｌｘＧａ１−ｘＮ層のＡｌ組成ｘの±０．０５の範囲であるＡｌｚＧａ１−ｚＮ調整層を配設することにより、バッファで改善された平坦性および結晶性を有効に機能積層体に引き継がせ、平坦性および結晶性が良好な機能積層体を有する半導体素子をその製造方法とともに提供することができる。
図１は、本発明に従う半導体素子１００の模式的断面図を示したものである。 図２は、本発明に従う半導体素子１００の製造途中の積層構造を示す模式的断面図である。 図３（ａ），（ｂ）は、それぞれ実験例１および２の表面を１０００倍で撮影した光学顕微鏡写真である。
　本発明に従う半導体素子の実施形態について図面を参照しながら説明する。
　図１は、本発明に従う半導体素子１００の一例の模式的断面図を示したものである。
　本発明に従う半導体素子１００は、図１に示すように、基板１上に、バッファ２と、複数の窒化物半導体層を含む機能積層体３とを具え、この機能積層体３は、バッファ２側にｎ型またはｉ型である第１のＡｌｘＧａ１−ｘＮ層（０≦ｘ＜１）４を有し（図１ではｎ型）、バッファ２と機能積層体３との間に、第１のＡｌｘＧａ１−ｘＮ層４とＡｌ組成が略等しいｐ型不純物を含むＡｌｚＧａ１−ｚＮ調整層（ｘ−０．０５≦ｚ≦ｘ＋０．０５、０≦ｚ＜１）５（以下、単に「調整層５」ともいう）を具えることを特徴とし、かかる構成を有することにより、バッファ２で改善された平坦性および結晶性を、有効に機能積層体３に引き継がせることで、機能積層体３の平坦性および結晶性を良好とすることができるものである。なお、機能積層体３とはＬＥＤやＨＥＭＴ等の半導体素子において電流が流れるなどデバイスとして機能する部分を意味し、調整層５が第１のＡｌｘＧａ１−ｘＮ層（０≦ｘ＜１）４と隣接していても、調整層５にデバイスとしての機能が付与されることはない。
　特に、バッファ２とｎ型ＡｌｘＧａ１−ｘＮ層４との間にｐ型不純物を含むＡｌｚＧａ１−ｚＮ調整層５を設けたことにより、基板１から機能積層体３への酸素（Ｏ）等の不純物の拡散を抑制することができ、その結果発光出力を向上させることができる。また、調整層５がｐ型不純物を含むため、調整層５内で横方向成長が促進され、調整層５ひいてはその上の各層の平坦性が向上する。さらに、ｐ型不純物を含むＡｌｚＧａ１−ｚＮ調整層５のＡｌ組成ｚをｎ型ＡｌｘＧａ１−ｘＮ層４のＡｌ組成ｘの±０．０５の範囲とすることにより、バッファ２およびｐ型ＡｌｚＧａ１−ｚＮ調整層５で改善された結晶性および平坦性をｎ型ＡｌｘＧａ１−ｘＮ層４、さらにはその上層へ有効に引き継がせることができる。このため、本発明に従う半導体素子１００は高い発光出力を得ることが可能となる。
　ここで、ｐ型不純物は、Ｍｇ、Ｚｎ、ＣａまたはＢｅであることが好ましく、ＭｇまたはＺｎであることがより好ましく、Ｍｇであることが特に好ましい。窒化物半導体に対する偏析効果の観点からは、ｐ型不純物としてＭｇ、Ｚｎ、ＣａまたはＢｅを用いることができるところ、ＭｇやＺｎは、ＡｌＧａＮやＧａＮの横方向の結晶成長を促進するための横方向結晶成長促進物質として適しており、中でも、Ｍｇは他の層へ拡散し難い点から横方向結晶成長促進物質として特に適しているからである。また、ｐ型不純物を含むＡｌｚＧａ１−ｚＮ調整層とは、ｐ型不純物が活性化してｐ型ＡｌｚＧａ１−ｚＮ調整層となった場合のみならず、ｐ型不純物をドープしたが、活性化処理を行っていないＡｌｚＧａ１−ｚＮ調整層も含まれる。
　第１のＡｌｘＧａ１−ｘＮ層４がｎ型であり、機能積層体３は、第１のＡｌｘＧａ１−ｘＮ層４上に、少なくとも発光層６および第２のｐ型ＡｌｙＧａ１−ｙＮ層（０≦ｙ＜１）７を順に有するのが好ましい。このようにして形成された発光素子は、バッファ２で改善された平坦性および結晶性を、有効に機能積層体３、特に機能積層体３の発光層５に引き継がせることで、機能積層体３の平坦性および結晶性を良好とし、発光出力を向上させすることができる。
　また、調整層５と第１のＡｌｘＧａ１−ｘＮ層４との間に、第１のＡｌｘＧａ１−ｘＮ層４とＡｌ組成が略等しい、不純物をドープしない（以下、「アンドープ」とも言う）ｉ型のＡｌｗＧａ１−ｗＮ層（０≦ｗ＜１）８をさらに具えるのが好ましい。また、このアンドープＡｌｗＧａ１−ｗＮ層８のＡｌ組成ｗは、第１のＡｌｘＧａ１−ｘＮ層４のＡｌ組成ｘの±０．０５の範囲とするのが好ましい。調整層５で改善された結晶性および平坦性を第１のＡｌｘＧａ１−ｘＮ層４、さらにはその上層へより有効に引き継がせることができ、上述した不純物の拡散をさらに防止するためと、第１のＡｌｘＧａ１−ｘＮ層４がｎ型である場合にｐｎ接合によるサイリスタ効果を発生させないためである。
　より好ましくは、ｘ−０．０５≦ｚ＜ｗ≦ｘ＋０．０５とすることができる。バッファ２の最も機能積層体３側の層と第１のＡｌｘＧａ１−ｘＮ層４との格子定数差（ｘと後述のαとの間の格子定数差）による歪を、ｐ型不純物を含むＡｌｚＧａ１−ｚＮ調整層５とｉ型のＡｌｗＧａ１−ｗＮ層８とのＡｌ組成の関係によってさらに適切に緩和することができる。ｘ−０．０５≦ｚ＜ｗ≦ｘ＋０．０５の関係とすれば、上部の層ほど、Ａｌ組成が大きくなり、格子定数としては相対的に小さくなるため、上に積層する層には下の層によって、引張応力が付与される。つまり、ｉ型のＡｌｗＧａ１−ｗＮ層８の結晶成長に引張応力が加わる。そのため、ｐ型不純物をドープしていないｉ型のＡｌｗＧａ１−ｗＮ層８の結晶成長そのものに横方向成長を促す効果を追加することが出来、改善された平坦性を継続させる効果をｉ型のＡｌｗＧａ１−ｗＮ層８によりさらに高めることが出来る。しかしながら、ｘとの組成差が０．０５を超えてしまうと、格子定数の差に起因する歪によるクラックの発生や、平坦性の悪化を招くおそれがある。
　ここで、不純物をドープしないｉ型のＡｌＧａＮ層とは、特定の不純物を意図的には添加していない層（アンドープ層ともいう）のことをいう。理想的には、不純物を全く含まない半導体とするのが好ましいが、電気的にｐ型ないしはｎ型として機能しない半導体とすればよく、キャリア密度が小さいもの（例えば５×１０１６／ｃｍ３未満のもの）をｉ型と称することができる。
　調整層５の厚さは、１００~１５００ｎｍの範囲であるのが好ましく、１００~３００ｎｍがより好ましい。厚さが１００ｎｍ未満だと、十分な表面平坦性が得られないおそれがあり、厚さが１５００ｎｍを超えると、調整層表面にクラックが発生するおそれがあり、暑さが３００ｎｍを超えると、機能積層体にクラックが発生するおそれがあるためである。
　調整層５は、マグネシウム（Ｍｇ）がドープされており、Ｍｇ濃度が５×１０１６~２×１０２０／ｃｍ３の範囲であるのが好ましい。ｐ型不純物としてＭｇを用いると、調整層５の横方向成長を促進することで平坦化を促進することができ、また、Ｍｇ濃度が５×１０１６／ｃｍ３未満だと、十分な表面平坦性が得られないおそれがあり、Ｍｇ濃度が２×１０２０／ｃｍ３を超えると、Ｍｇ濃度が過飽和となり、偏析が発生し、表面の平坦性が著しく損なわれるおそれがあるためである。
　第１のＡｌｘＧａ１−ｘＮ層４に含まれる酸素（Ｏ）の濃度が２×１０１８／ｃｍ３未満、より好ましくは１×１０１８／ｃｍ３以下であるのが好ましい。ｎ型ＡｌｘＧａ１−ｘＮ層４中に含まれる酸素は、例えば基板１上に大気中の酸素が付着していた状態で、その上に層を積層した場合等に、この酸素が上層へ拡散することにより混入したものである。この酸素は、発光素子の出力低下の原因となるため、濃度はより低いことが好ましい。
　バッファ２は、基板１と機能積層体３の間の格子不整合や熱膨張差に起因する転位や歪を緩和する役割を担うものであり、基板１と機能積層体３の種類によって公知のものを選択することが出来る。本発明においては、バッファ２と機能積層体３とにおける最も互いに近接する層同士のＡｌ組成が異なり、例えばＡｌ組成が０．１以上異なる場合に特に有効である。すなわち、バッファ２の最も機能積層体３側のＡｌαＧａ１−αＮ層（０≦α≦１）のＡｌ組成αと、第１のＡｌｘＧａ１−ｘＮ層４のＡｌ組成ｘとの差が、０．１以上であるのが好ましい。
　バッファ２は単層でも複数層でも良いが、超格子を用いることがより好ましい。また、ＡｌβＧａ１−βＮ層（０≦β≦０．３）２ａと、ＡｌＮ層２ｂとを交互に積層して超格子構造を形成してなる超格子歪緩衝層を含むのがより好ましい。ＡｌβＧａ１−βＮ層（０≦β≦０．３）２ａはｐ型であることがさらに好ましい。格子不整合緩和と平坦性の向上のためである。なお、図では超格子歪緩衝層の積層構造の一部を省略している。また、図には示されないが、基板１と上記超格子歪緩衝層との間に、初期層として、ＭＯＣＶＤ法、ＭＯＶＰＥ法、ＨＶＰＥ法、ＭＢＥ法等の既知の手法を用いて基板１上にエピタキシャル成長させた、例えば厚さ５００~１５００ｎｍの範囲のＡｌＮからなる層を設けることができる。
　なお、超格子歪緩衝層を形成する各層の厚さは、ｐ型ＡｌβＧａ１−βＮ層２ａの各層を、例えば０．１~３ｎｍ、好ましくは２ｎｍ以下とすることができ、ＡｌＮ層２ｂの各層を、例えば０．１~９ｎｍ、好ましくは０．９~９ｎｍとすることができる。また、ｐ型ＡｌβＧａ１−βＮ層２ａおよびＡｌＮ層２ｂの積層数は、例えばｐ型ＡｌβＧａ１−βＮ層２ａとＡｌＮ層２ｂとの組合せが２０~７０組、好ましくは２０~５０組となるようにすることができる。このような積層数とすれば、転位の発生を充分に抑制することができるからである。超格子歪緩衝層をＡｌＧａＮとみなした場合の計算上のＡｌ組成は、各層のＡｌ組成と厚さから計算することが通例である。ただし、上記のバッファ２と機能積層体３とが向かい合う互い面のＡｌ組成とは、超格子の計算上のＡｌ組成ではなく、厚さに関わらず実際の面のＡｌ組成を言うものとする。
　なお、超格子歪緩衝層は、基板１側ではＡｌＮよりなるＡｌＮ層２ｂの厚さが厚く（ＡｌＮ層２ｂの割合が多く）、ｎ型ＡｌｘＧａ１−ｘＮ層４側にかけてｐ型ＡｌβＧａ１−βＮ層２ａに対するＡｌＮ層２ｂの割合が次第に減少することが好ましい。このような構成とすれば、ｎ型ＡｌｘＧａ１−ｘＮ層４の結晶性のさらなる向上が得られるからである。
　また、超格子歪緩衝層は、全体としては導電性が実質的には無く（例えばシート抵抗測定装置で測定した比抵抗が１０Ω・ｃｍ／□以上であり）、ＳＩＭＳで測定した超格子歪緩衝層全体としての不純物濃度は１×１０１８ｃｍ−３以下であることが好ましく、７×１０１７ｃｍ−３以下であることが更に好ましい。不純物濃度が１×１０１８ｃｍ−３超となると、窒化物半導体素子にサイリスタ不良を引き起こす恐れがあるからである。
　ここで、一般にＡｌＮ層に対するｐ型不純物の導入は困難であり、結晶性の劣化を伴うため、ＡｌＮ層にはｐ型不純物を意図的に添加しない。これに対し、本発明での超格子歪緩衝層は導電性を要求していないため、ＡｌＮ層２ｂ中の不純物の量は、ｐ型ＡｌβＧａ１−βＮ層２ａからの不可避的な不純物拡散分を除き、通常の不純物ドープ量程度よりもかなり小さいことが好ましい。
　ここで、ｐ型ＡｌβＧａ１−βＮ層２ａとしては、Ａｌ組成βが０≦β≦０．３の範囲とＡｌ含有率が低く、且つ、ｐ型不純物を含む層を用いることができる。なお、ｐ型不純物としては、例えばＭｇ、Ｚｎ、ＣａまたはＢｅを用いることができる。これらｐ型不純物は、ＡｌβＧａ１−βＮ層２ａの形成中に原料ガスと同時に供給することにより、或いは、ＡｌＮ層２ｂ上に間欠的に供給した後にＡｌβＧａ１−βＮ層２ａを形成し、ｐ型不純物をＡｌβＧａ１−βＮ層２ａ中に拡散させることにより、ＡｌβＧａ１−βＮ層２ａ中に含有させることができる。また、ｐ型ＡｌβＧａ１−βＮ層２ａ中のｐ型不純物の濃度は、例えば５×１０１６／ｃｍ３以上２×１０２０／ｃｍ３未満、好ましくは７×１０１７~１．７×１０１９／ｃｍ３、より好ましくは７×１０１８~１．７×１０１９／ｃｍ３とすることができる。
　また、基板１は、その上にＩＩＩ族窒化物を結晶成長可能な公知の異種基板を用いることが出来る。好ましくは、サファイア下地基板１ａ上に単結晶のＡｌＮ層１ｂを直接成長したＡｌＮテンプレート基板や、サファイア下地基板１ａ上に単結晶のＡｌＧａＮ層１ｂを直接成長したＡｌＧａＮテンプレート基板である。Ｓｉ基板も好適である。
　本発明者らによると、ＡｌＮテンプレート基板を用いた場合、サファイア基板に比べて上述した大気中の酸素（Ｏ）の付着が起こりやすいために、付着した酸素による機能積層体３中の酸素濃度上昇を抑える必要が生じることが分かった。そして、本発明の半導体素子によれば、ｐ型不純物を含むＡｌｚＧａ１−ｚＮ調整層５を設けることにより、上記酸素（Ｏ）が機能積層体３に拡散するのを有効に抑制することができることも見出した。ｐ型不純物を含む十分な厚さを有している層により、酸素（Ｏ）の拡散が抑制されたと考えられる。
　ｎ型ＡｌｘＧａ１−ｘＮ層４は、ｎ型不純物としてＳｉ等を用いるのが好ましく、発光層６は、ＡｌγＩｎδＧａ１−γ−δＮ（但し、０≦γ≦１、０≦δ≦１、０≦γ＋δ≦１）よりなる層を用いることができ、ｐ型ＡｌｙＧａ１−ｙＮ層７は、ｐ型不純物としてＭｇ、Ｚｎ、ＣａまたはＢｅ等を用いるのが好ましい。各層の厚みは、例えばｎ型ＡｌｘＧａ１−ｘＮ層４は１３００~１４００ｎｍ、発光層６は５０~８０ｎｍ、ｐ型ＡｌｙＧａ１−ｙＮ層７は２００~３００ｎｍとすることができる。なお、これらの層は既知の手法を用いてエピタキシャル成長させることにより形成することができる。
　また、図１に示すように、ｐ型ＡｌｙＧａ１−ｙＮ層７上にはｐ側電極９を、一部露出したｎ型ＡｌｘＧａ１−ｘＮ層４上にはｎ側電極１０を設けることができる。ｐ側電極９としては、たとえば真空蒸着法によりＮｉ含有膜およびＡｕ含有膜を順次蒸着させたＮｉＡｕ電極を用いることができ、ｎ側電極１０としては、たとえば真空蒸着法によりＴｉ含有膜およびＡｌ含有膜を順次蒸着させたＴｉＡｌ電極を用いることができる。
　次に、本発明に従う半導体素子の製造方法の実施形態について図面を参照しながら説明する。
　図２は、本発明に従う半導体素子１００の製造途中の積層構造の一例を模式的に示したものである。
　本発明に従う半導体素子１００の製造方法は、まず、図２に示すように、基板１上に、例えばＭＯＣＶＤ法を用いて、バッファ２と、ｐ型不純物を含むＡｌｚＧａ１−ｚＮ調整層（ｘ−０．０５≦ｚ≦ｘ＋０．０５、０≦ｚ＜１）５と、ｉ型またはｎ型ＡｌｘＧａ１−ｘＮ層（０≦ｘ＜１）４を含む機能積層体３とを順次形成することを特徴とし、かかる構成を有することにより、バッファで改善された平坦性および結晶性を有効に機能積層体に引き継がせ、平坦性および結晶性が良好な機能積層体を有する半導体素子を提供することができるものである。
　次に、上記半導体素子を発光素子とした場合には、図１に示すように、調整層５上に形成しておいた、少なくともｐ型ＡｌｙＧａ１−ｙＮ層７、発光層６（およびｎ型ＡｌｘＧａ１−ｘＮ層４の一部）をドライエッチング法を用いてエッチングし、ｎ型ＡｌｘＧａ１−ｘＮ層４の発光層６側（図１では上側）の一部を露出させる。そして、最後に、ｐ側電極９およびｎ側電極１０を真空蒸着法により形成してｎ型ＡｌｘＧａ１−ｘＮ層４とｐ型ＡｌｙＧａ１−ｙＮ層７とを電気的に連結させ、図１に示すような半導体素子１００とする。
　そして、このようにして製造した半導体素子１００では、調整層５にｐ型不純物を含有させているので、調整層５の横方向結晶成長が促進されて、調整層５の平坦性および結晶性が向上する。よって、調整層５の上に形成されたｎ型ＡｌｘＧａ１−ｘＮ層４の平坦性および結晶性も向上するので、さらにその上の発光層６およびｐ型ＡｌｙＧａ１−ｙＮ層７の平坦性および結晶性も向上し、高い発光出力の半導体素子１００を得ることができる。
　本発明の窒化物半導体素子のｎ型ＡｌｘＧａ１−ｘＮ層４は、ｎ−クラッド層およびｎ−コンタクト層の積層体、また、ｐ型ＡｌｙＧａ１−ｙＮ層７は、ｐ−クラッド層、ｐ−コンタクト層の積層体として形成してもよい。
　以上、第１のＡｌｘＧａ１−ｘＮ層がｎ型である場合ついて説明したが、本発明は、第１のＡｌｘＧａ１−ｘＮ層がアンドープのｉ型である場合も含む。第１のＡｌｘＧａ１−ｘＮ層がｉ型である場合には、例えばこのｉ型ＡｌｘＧａ１−ｘＮ層をチャネル層とし、この上に電子供給層としてｎ型ＡｌＧａＮ系層を設け、その上にソース、ゲートおよびドレインの３つの電極を設けることにより、ＨＥＭＴ構造の電子デバイスとすることができる。
　上述したところは、本発明の実施形態の一例を示したものであって、本発明はこの実施形態に限定されるものではない。また、上述したＡｌＧａＮ層には、概ね１％以下のＩｎ，Ｂ等が不可避的に混入しているものも含まれる。
　ここでは、本発明における調整層５がｐ型不純物を含むことの優位性を示すために、ＡｌＮ上にｐ型ＡｌＧａＮを形成した場合の方が、ｎ型またはｉ型のＡｌＧａＮ層を形成した場合に比べて、非常に良い平坦性が得られることを実験的に示す。
（実験例１）
　ＡｌＮテンプレート基板上に、ＭＯＣＶＤ法によりＭｇドープｐ型Ａｌ０．３１Ｇａ０．６９Ｎ層（厚さ：１０００ｎｍ、Ｍｇドープ、Ｍｇ濃度：１×１０１９／ｃｍ３）を成長させた。
（実験例２）
　ＡｌＮテンプレート基板上に、ＭＯＣＶＤ法によりＳｉドープｎ型Ａｌ０．３１Ｇａ０．６９Ｎ層（厚さ：１０００ｎｍ、Ｓｉドープ、Ｓｉ濃度：４×１０１８／ｃｍ３）を成長させた。
（実験例３）
　ＡｌＮテンプレート基板上に、ＭＯＣＶＤ法によりアンドープのｉ型Ａｌ０．３１Ｇａ０．６９Ｎ層（厚さ：１０００ｎｍ）を成長させた。
（評価１）
　上記実験例１のＭｇドープＡｌＧａＮ層、上記実験例２のｎ型ＡｌＧａＮ層、および上記実験例３のｉ型ＡｌＧａＮ層のそれぞれについて、光学顕微鏡および原子力間顕微鏡（ＡＦＭ）を用いて表面を観察し、ＡＦＭの測定より求められた算術平均粗さＲａにより、表面上の平坦性を評価した。
　図３（ａ），（ｂ）は、それぞれ実験例１および２の表面を光学顕微鏡像（１０００倍）で撮影した写真である。写真から明らかなように、同じ視野の範囲で実験例１は段差が見えないが、実験例２では段差が観察された。このことから、基板上にＭｇドープＡｌ０．３１Ｇａ０．６９Ｎ層を成長させた実験例１の方が、基板上にｎ型Ａｌ０．３１Ｇａ０．６９Ｎ層を成長させた実験例２よりも表面が平坦であることがわかる。実験例３の表面についても実験例２と同様、段差が確認された。
　また、ＡＦＭによる測定の結果、算術平均粗さＲａについて、実験例１はＲａ＝０．７４ｎｍ、実験例２はＲａ＝６．３２ｎｍ、実験例３はＲａ＝５．９４であった。このことから、実験例１の方が、実験例２ないしは３に比べ、表面が非常に平坦であることがわかる。
　以上より、ＡｌＮ上に、ＡｌＮとのＡｌ組成差の大きいｎ型ＡｌＧａＮ層を形成した場合には、ｎ型ＡｌＧａＮ層の表面には凹凸ができているのに対し、ＡｌＮ上に、ＡｌＮとのＡｌ組成差の大きいＭｇドープＡｌＧａＮ層を形成した場合には、ＭｇドープＡｌＧａＮ層の表面が平坦となることがわかる。なお、アンドープのｉ型ＡｌＧａＮ層でも、ＡｌＮ上に直接成長させた場合には、ｎ型ＡｌＧａＮ層と同程度に表面平坦性の悪化が見られた。
（実施例１）
　ＡｌＮテンプレート基板上に、ＭＯＣＶＤ法により、初期層としてＡｌＮ層（厚さ：２７ｎｍ）を積層後、バッファ（超格子歪緩衝層）、平坦化を促進させる物質としてＭｇをドープしたｐ型Ａｌ０．３１Ｇａ０．６９Ｎ調整層（厚さ：１００ｎｍ、Ｍｇ濃度：１×１０１８／ｃｍ３）、アンドープのｉ型Ａｌ０．３５Ｇａ０．６５Ｎ層（厚さ：３００ｎｍ）を順次エピタキシャル成長させた。さらに、ｎ型Ａｌ０．３５Ｇａ０．６５Ｎ層（厚さ：１３００ｎｍ、Ｓｉドープ、濃度１×１０１９／ｃｍ３）、発光層（発光波長３２５ｎｍの多重量子井戸構造、総厚さ：６４．５ｎｍ）、ｐ型Ａｌ０．３２Ｇａ０．６８Ｎ層（厚さ：２８０ｎｍ、Ｍｇドープ、濃度：１．５×１０１９ｃｍ３）を順次エピタキシャル成長させて機能積層体を形成し、基板上にエピタキシャル成長積層体を形成した。つまり、本実施形態において、ｚ＝０．３１，ｗ＝ｘ＝０．３５，ｙ＝０．３２となり、ｚがｘの±０．０５の範囲に含まれ、ｗはｘと等しく、かつｚ＜ｗである。
　なお、超格子歪緩衝層は第１の層をＧａＮ層とし、ＡｌＮ層（厚さ：９ｎｍ）とＧａＮ層（厚さ：２．１ｎｍ）とを交互に２０組積層した超格子積層体Ｉと、ＡｌＮ層（厚さ：２．７ｎｍ）とＧａＮ層（厚さ：２．１ｎｍ）とを交互に３０組積層した超格子積層体ＩＩと、ＡｌＮ層（厚さ：０．９ｎｍ）とＧａＮ層（厚さ：２．１ｎｍ）とを交互に５０．５組積層した超格子積層体ＩＩＩ（左記の０．５組は、ＡｌＮ層から始まりＡｌＮ層で終わることを意味する）とを順次積層した構造とし、ＧａＮ層（第１の層）には、Ｍｇを添加した。
　ここで、バッファ（超格子歪緩衝層）の中での機能積層体側の最表面はＡｌＮ層であり、互いに面したバッファの機能積層体側のＡｌ組成αと、機能積層体のバッファ側（ｎ型Ａｌ０．３５Ｇａ０．６５Ｎ層）のＡｌ組成ｘとの差（α−ｘ）は１．０−０．３５＝０．６５であり０．１より大きい。超格子層ＩＩＩをＡｌＧａＮとみなしたときの合計のＡｌ組成ηは、０．９ｎｍ／２．１ｎｍ＝０．４３と計算される。超格子歪緩衝層およびｐ型Ａｌ０．３５Ｇａ０．６５Ｎ層の作製条件を表１に示す。
Figure JPOXMLDOC01-appb-T000001
（比較例１）
Ｍｇをドープしたｐ型Ａｌ０．３１Ｇａ０．６９Ｎ調整層を形成しなかった点以外は実施例１と同様のエピタキシャル成長積層体を形成した。
（実施例２）
　アンドープのｉ型ＡｌＧａＮ層のＡｌ組成をｗ＝０．２９とし、機能積層体中のｎ型ＡｌＧａＮ層のＡｌ組成をｘ＝０．２９とした以外は、実施例１と同様のエピタキシャル成長積層体を形成した。ｚ＝０．３１なので、本実施例では、ｚはｘの±０．０５の範囲に含まれるが、ｚ＞ｗとなる。
（実施例３）
アンドープのｉ型Ａｌ０．３５Ｇａ０．６５Ｎ層を形成しなかった点以外は、実施例１と同様のエピタキシャル成長積層体を形成した。本実施例では、ｚ＝０．３１，ｘ＝０．３５となる。
（比較例２）
ｐ型ＡｌＧａＮ調整層のＡｌ組成をｚ＝０．１９とした点以外は、実施例３と同様のエピタキシャル成長積層体を形成した。本比較例では、ｘ＝０．３５のままであるため、ｚがｘの±０．０５の範囲に含まれない。
（比較例３）
ｐ型ＡｌＧａＮ調整層のＡｌ組成をｚ＝０．４１とした点以外は、実施例３と同様のエピタキシャル成長積層体を形成した。本比較例では、ｘ＝０．３５のままであるため、ｚがｘの±０．０５の範囲に含まれない。
（評価２）
　上記実施例１~３および比較例１~３の機能積層体を形成した段階のサンプルをＸ線回折装置で分析し、（０００２）面および（１０−１２）面に相当するピークの半値幅を求めた結果を表２に示す。なお、半値幅は小さいほど結晶性が良好である。比較例２に関しては、機能積層体の表面にクラックが発生したため、半値幅を測定することができなかった。
Figure JPOXMLDOC01-appb-T000002
（評価３）
　上記実施例１~３および比較例１~３について、成長面をダイヤペンで罫書き、機能積層体を構成するｎ型ＡｌＧａＮ層を露出させた点と、この露出させた点から１．５ｍｍ離れた点とにドット状Ｉｎを物理的に押圧して成形した２点をｎ型およびｐ型電極として簡易的な窒化物半導体素子を作製した。そして、それらにプローブを接触させ、ＤＣ２０ｍＡ通電後の光出力を裏面より射出させ、光ファイバを通じてマルチ・チャネル型分光器へ導光し、スペクトルのピーク強度を出力換算して発光出力Ｐｏを求めた。発光波長はいずれも３２７ｎｍであった。結果を表３に示す。なお、比較例２は発光しなかった。
Figure JPOXMLDOC01-appb-T000003
（評価４）
　上記実施例１~３および比較例１~３について、超格子歪緩衝層成長後の表面の反射率を１としたときに、ＭｇをドープしたＡｌＧａＮ調整層成長後、ｉ型ＡｌＧａＮ層成長中、機能積層体を構成するｎ型ＡｌＧａＮ層成長中および発光層成長中の表面の反射率を測定した。
　成長中のウェハの表面の反射率を求めるため、炉窓を通して、ウェハへ照射できるキセノンランプ光源および光学系部材を用意し、ウェハに光源を照射して、反射してきた光を受光部から光ファイバを介して分光光度計にて測定を実施した。あらかじめ研磨されたサファイア基板にて光軸調整を行い、併せて反射強度の測定を実施した。当該サファイア基板の反射率と、各成長途中で得られる反射率から、相対反射強度を求めた。表面が平坦な状態で成長している場合、すなわち表面の平坦性が高い場合は、光源から受光部への光軸に沿って光が通過するため、受光する光強度は一定の値を示す。しかし、表面が荒れた状態で成長している場合、ウェハ上で光が散乱されるため、受光部する光強度は平坦な状態に比べ、小さくなる。よって、当該測定系により、成長しているその場でのウェハ表面の状態を光強度の時間変化という形で計測することが出来、成長中のウェハ表面状態の変化を知ることが出来る。本測定では、超格子歪干渉層成長時に得られた対サファイア相対強度を基準とし、各成長層の対サファイア相対強度を超格子歪干渉層相対強度で規格化した。これら結果を表４に示す。なお、比較例２については、クラック発生のため測定することができなかった。
Figure JPOXMLDOC01-appb-T000004
　表４からわかるように、比較例１，３においては超格子歪緩衝層成長後の反射率をその後も維持することができず、上の層を積層していくにつれて、反射率が低下したが、実施例１~３については、比較例１，３よりも超格子歪緩衝層成長後の反射率をその後も維持することができた。これは、ｐ型Ａｌ０．３１Ｇａ０．６９Ｎ調整層が、バッファで改善された平坦性および結晶性を有効に機能積層体に引き継がせることができたためと考えられる。
　なお、実施例１の発光層で強度が１．２になっているのは、発光層はＡｌ組成が低く、屈折率が大きくなるため、炉内の雰囲気ガスとの屈折率（Ｎ２とＨ２で混合された屈折率であり、大気の屈折率とほぼ等しい）差が大きくなり、反射率が大きくでているためである。一方、比較例１，３では発光層の反射率はｎ型ＡｌＧａＮ層よりも値が小さく、明らかに表面荒れによる反射率低下である。
（評価５）
　上記実施例１および比較例１について、ＳＩＭＳにより、不純物濃度の測定を行った。
　実施例１のｎ型Ａｌ０．３５Ｇａ０．６５Ｎ層および発光層における酸素（Ｏ）濃度は１×１０１８／ｃｍ３であったが、比較例１の酸素（Ｏ）濃度は、８×１０１８／ｃｍ３であった。実施例２、３のｎ型ＡｌＧａＮ層および発光層における酸素（Ｏ）濃度も実施例１とほぼ同じであり、２×１０１８／ｃｍ３未満であった。このことから、本発明のｐ型ＡｌＧａＮ調整層によって、その後に積層した層の酸素（Ｏ）の濃度を２×１０１８／ｃｍ３未満に低減することができ、発光出力の向上に寄与することができた。
　また、以上の結果から、本発明に従う半導体素子は、バッファで改善された平坦性および結晶性を、ｐ型不純物を含むＡｌ０．３１Ｇａ０．６９Ｎ調整層に引継ぎ、調整層のＡｌ組成をその上のＡｌＧａＮ層とのＡｌ組成と略等しくすることにより、その上のｉ型またはｎ型Ａｌ０．３５Ｇａ０．６５Ｎにも平坦性および結晶性を引き継ぎ、さらに機能積層体全体へも引き継がせることにより、素子の発光出力を向上できていることがわかる。また、実施例１と実施例３との比較より、不純物をドープしないｉ型ＡｌｗＧａ１−ｗＮ層をさらに具えることが好ましく、実施例１と実施例２との比較よりｚ＜ｗである方がより好ましいことがわかる。
　本実施例で得られた機能積層体に、その後、機能積層体を構成するｎ型ＡｌＧａＮ層をドライエッチング法により一部露出させ、例えば、ｎ側電極をｎ型ＡｌＧａＮ層に形成し、ｐ側電極をｐ型ＡｌＧａＮ層上に形成して半導体素子を作製することで、高出力の発光素子を得られることは明らかである。
　実験例２や実験例３のように、ＡｌＮ上にＡｌＧａＮ層を直接成長させるとその表面平坦性が悪化してしまうところ、本発明のｐ型不純物を含むＡｌＧａＮ調整層を適切なＡｌ組成で間に挿入することによって、ＡｌＧａＮ層の表面を平坦化することができ、このことがさらには結晶性の向上にも寄与するということを見出した。
　本発明の調整層を用いることにより、その上の窒化物半導体層の平坦性および結晶性を向上できることは、発光素子に限らず、ＨＥＭＴなどの電子デバイスなどに応用することができる。つまり、例えば超格子バッファとノンドープのチャネル層との間に、チャネル層とＡｌ組成の略等しいｐ型不純物を含むＡｌＧａＮ層を有することで、バッファで改善された平坦性と結晶性を有効に引き継ぎ、チャネル層およびその上の平坦性と結晶性を向上させることが出来る。
　本発明によれば、基板上のバッファと、機能積層体のｎ型またはｉ型の第１のＡｌｘＧａ１−ｘＮ層（０≦ｘ＜１）との間に、ｐ型不純物を含むＡｌｚＧａ１−ｚＮ調整層（０≦ｚ＜１）であって、このＡｌ組成ｚが、第１のＡｌｘＧａ１−ｘＮ層のＡｌ組成ｘの±０．０５の範囲であるＡｌｚＧａ１−ｚＮ調整層を配設することにより、バッファで改善された平坦性および結晶性を有効に機能積層体に引き継がせ、平坦性および結晶性が良好な機能積層体を有する半導体素子をその製造方法とともに提供することができる。
　１００　　半導体素子
　　　１　　基板
　　　１ａ　サファイア基板
　　　１ｂ　ＡｌＮまたはＡｌＧａＮ層
　　　２　　バッファ層
　　　２ａ　ｐ型ＡｌβＧａ１−βＮ層
　　　２ｂ　ＡｌＮ層
　　　３　　機能積層体
　　　４　　ｎ型ＡｌｘＧａ１−ｘＮ層
　　　５　　ｐ型不純物を含むＡｌｚＧａ１−ｚＮ調整層
　　　６　　発光層
　　　７　　ｐ型ＡｌｙＧａ１−ｙＮ層
　　　８　　不純物をドープしないｉ型のＡｌｗＧａ１−ｗＮ層
　　　９　　ｐ側電極
　　１０　　ｎ側電極

Claims (11)

  1. 　基板上に、バッファと、複数の窒化物半導体層を含む機能積層体とを具える半導体素子であって、
    　前記機能積層体は、前記バッファ側にｎ型またはｉ型である第１のＡｌｘＧａ１−ｘＮ層（０≦ｘ＜１）を有し、
    　前記バッファと前記機能積層体との間に、前記第１のＡｌｘＧａ１−ｘＮ層とＡｌ組成が略等しいｐ型不純物を含むＡｌｚＧａ１−ｚＮ調整層（ｘ−０．０５≦ｚ≦ｘ＋０．０５、０≦ｚ＜１）を具えることを特徴とする半導体素子。
  2. 　前記基板は、ＡｌＮテンプレート基板である請求項１に記載の半導体素子。
  3. 　前記バッファは、少なくとも前記機能積層体側にＡｌαＧａ１−αＮ層（０≦α≦１）を含み、該ＡｌαＧａ１−αＮ層のＡｌ組成αと、前記第１のＡｌｘＧａ１−ｘＮ層のＡｌ組成ｘとの差が、０．１以上である請求項１または２に記載の半導体素子。
  4. 　前記第１のＡｌｘＧａ１−ｘＮ層がｎ型であり、
    　前記機能積層体は、前記第１のＡｌｘＧａ１−ｘＮ層上に、少なくとも発光層および第２のＡｌｙＧａ１−ｙＮ層（０≦ｙ＜１）を順に有する請求項１~３のいずれか一項に記載の半導体素子。
  5. 　前記ｐ型不純物を含むＡｌｚＧａ１−ｚＮ調整層と前記第１のＡｌｘＧａ１−ｘＮ層との間に、不純物をドープしないｉ型ＡｌｗＧａ１−ｗＮ層（ｘ−０．０５≦ｗ≦ｘ＋０．０５、０≦ｗ＜１）をさらに具える請求項１~４のいずれか一項に記載の半導体素子。
  6. 　前記ｐ型不純物を含むＡｌｚＧａ１−ｚＮ調整層と前記不純物をドープしないｉ型ＡｌｗＧａ１−ｗＮ層とが、ｚ＜ｗの関係を満たす請求項５に記載の半導体素子。
  7. 　前記ｐ型不純物を含むＡｌｚＧａ１−ｚＮ調整層の厚さが、１００~１５００ｎｍの範囲である請求項１~６のいずれか一項に記載の半導体素子。
  8. 　前記ｐ型不純物を含むＡｌｚＧａ１−ｚＮ調整層は、Ｍｇがドープされており、Ｍｇ濃度が５×１０１６~２×１０２０／ｃｍ３の範囲である請求項１~７のいずれか一項に記載の半導体素子。
  9. 　前記第１のＡｌｘＧａ１−ｘＮ層に含まれるＯの濃度が２×１０１８／ｃｍ３未満である請求項１~８のいずれか一項に記載の半導体素子。
  10. 　前記バッファは、ＡｌβＧａ１−βＮ層（０≦β≦０．３）と、ＡｌＮ層とを交互に積層して超格子構造を形成してなる超格子歪緩衝層を含む請求項１~９のいずれか一項に記載の半導体素子。
  11. 　基板上に、バッファと、ｐ型不純物を含むＡｌｚＧａ１−ｚＮ調整層（ｘ−０．０５≦ｚ≦ｘ＋０．０５、０≦ｚ＜１）と、ｉ型またはｎ型ＡｌｘＧａ１−ｘＮ層（０≦ｘ＜１）を含む機能積層体とを順次形成することを特徴とする半導体素子の製造方法。
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9165766B2 (en) * 2012-02-03 2015-10-20 Transphorm Inc. Buffer layer structures suited for III-nitride devices with foreign substrates
WO2014009856A1 (en) 2012-07-11 2014-01-16 Koninklijke Philips N.V. Reducing or eliminating nanopipe defects in iii-nitride structures
JP6002508B2 (ja) * 2012-09-03 2016-10-05 住友化学株式会社 窒化物半導体ウェハ
US20160005919A1 (en) * 2013-02-05 2016-01-07 Tokuyama Corporation Nitride semiconductor light emitting device
JP6013948B2 (ja) * 2013-03-13 2016-10-25 ルネサスエレクトロニクス株式会社 半導体装置
CN103337570A (zh) * 2013-06-07 2013-10-02 合肥彩虹蓝光科技有限公司 改善4 inch GaN基外延片内均匀性和波长集中度的方法
JP6986349B2 (ja) 2014-05-27 2021-12-22 シランナ・ユー・ブイ・テクノロジーズ・プライベート・リミテッドSilanna Uv Technologies Pte Ltd ｎ型超格子及びｐ型超格子を備える電子デバイス
US11322643B2 (en) 2014-05-27 2022-05-03 Silanna UV Technologies Pte Ltd Optoelectronic device
CN106537617B (zh) 2014-05-27 2019-04-16 斯兰纳Uv科技有限公司 使用半导体结构和超晶格的高级电子装置结构
CN106663718B (zh) * 2014-05-27 2019-10-01 斯兰纳Uv科技有限公司 光电装置
JP6033342B2 (ja) * 2015-01-19 2016-11-30 Ｄｏｗａエレクトロニクス株式会社 Ｉｉｉ族窒化物半導体発光素子およびその製造方法
TWI566430B (zh) * 2015-05-06 2017-01-11 嘉晶電子股份有限公司 氮化物半導體結構
CN105762247A (zh) * 2016-03-02 2016-07-13 厦门乾照光电股份有限公司 一种具有复合结构的氮化物缓冲层制作方法
CN105609603A (zh) 2016-03-02 2016-05-25 厦门乾照光电股份有限公司 一种具有复合结构的氮化物缓冲层
US9680056B1 (en) * 2016-07-08 2017-06-13 Bolb Inc. Ultraviolet light-emitting device with a heavily doped strain-management interlayer
KR102649510B1 (ko) * 2016-12-06 2024-03-20 쑤저우 레킨 세미컨덕터 컴퍼니 리미티드 발광소자 및 수광소자를 포함하는 살균 장치 및 이를 포함하는 전자제품
KR102166732B1 (ko) * 2018-06-05 2020-10-16 이석헌 스트레인 정합구조를 가지는 자외선 발광소자
JP7195815B2 (ja) * 2018-08-27 2022-12-26 旭化成株式会社 紫外線発光素子
JP7288936B2 (ja) * 2021-09-21 2023-06-08 日機装株式会社 窒化物半導体発光素子

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1074980A (ja) * 1996-06-25 1998-03-17 Sumitomo Electric Ind Ltd 半導体素子
JPH1140891A (ja) * 1997-07-15 1999-02-12 Nec Corp 窒化ガリウム系半導体発光素子及びその製造方法
JP2000277803A (ja) * 1999-03-24 2000-10-06 Nichia Chem Ind Ltd 窒化物半導体基板及びそれを用いた素子
JP2000332293A (ja) * 1999-05-21 2000-11-30 Sharp Corp Ｉｉｉ−ｖ族窒化物半導体発光素子及びその製造方法
JP2001077412A (ja) * 1999-09-02 2001-03-23 Sanyo Electric Co Ltd 半導体素子およびその製造方法
JP2005235908A (ja) 2004-02-18 2005-09-02 Osaka Gas Co Ltd 窒化物半導体積層基板及びＧａＮ系化合物半導体装置
JP2007165576A (ja) * 2005-12-14 2007-06-28 Univ Of Tokushima 半導体装置用基材およびその製造方法
JP2008078186A (ja) * 2006-09-19 2008-04-03 Mitsubishi Chemicals Corp 窒化物系化合物半導体の結晶成長方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100756841B1 (ko) * 2006-03-13 2007-09-07 서울옵토디바이스주식회사 ＡｌｘＧａ１－ｘＮ 버퍼층을 갖는 발광 다이오드 및 이의제조 방법
US20080054248A1 (en) * 2006-09-06 2008-03-06 Chua Christopher L Variable period variable composition supperlattice and devices including same
JP4592742B2 (ja) * 2007-12-27 2010-12-08 Ｄｏｗａエレクトロニクス株式会社 半導体材料、半導体材料の製造方法及び半導体素子
JP4681684B1 (ja) * 2009-08-24 2011-05-11 Ｄｏｗａエレクトロニクス株式会社 窒化物半導体素子およびその製造方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1074980A (ja) * 1996-06-25 1998-03-17 Sumitomo Electric Ind Ltd 半導体素子
JPH1140891A (ja) * 1997-07-15 1999-02-12 Nec Corp 窒化ガリウム系半導体発光素子及びその製造方法
JP2000277803A (ja) * 1999-03-24 2000-10-06 Nichia Chem Ind Ltd 窒化物半導体基板及びそれを用いた素子
JP2000332293A (ja) * 1999-05-21 2000-11-30 Sharp Corp Ｉｉｉ−ｖ族窒化物半導体発光素子及びその製造方法
JP2001077412A (ja) * 1999-09-02 2001-03-23 Sanyo Electric Co Ltd 半導体素子およびその製造方法
JP2005235908A (ja) 2004-02-18 2005-09-02 Osaka Gas Co Ltd 窒化物半導体積層基板及びＧａＮ系化合物半導体装置
JP2007165576A (ja) * 2005-12-14 2007-06-28 Univ Of Tokushima 半導体装置用基材およびその製造方法
JP2008078186A (ja) * 2006-09-19 2008-04-03 Mitsubishi Chemicals Corp 窒化物系化合物半導体の結晶成長方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
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