WO2011105343A1 - 半導体装置およびその製造方法ならびに表示装置 - Google Patents

半導体装置およびその製造方法ならびに表示装置 Download PDF

Info

Publication number
WO2011105343A1
WO2011105343A1 PCT/JP2011/053761 JP2011053761W WO2011105343A1 WO 2011105343 A1 WO2011105343 A1 WO 2011105343A1 JP 2011053761 W JP2011053761 W JP 2011053761W WO 2011105343 A1 WO2011105343 A1 WO 2011105343A1
Authority
WO
WIPO (PCT)
Prior art keywords
oxide semiconductor
layer
oxide
film
sacrificial layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2011/053761
Other languages
English (en)
French (fr)
Inventor
錦　博彦
近間　義雅
哲也 会田
鈴木　正彦
竹井　美智子
興史 中川
祥征 春本
純史 太田
猛 原
Yuuji MIZUNO (水野 裕二)
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to US13/581,007 priority Critical patent/US20130140552A1/en
Publication of WO2011105343A1 publication Critical patent/WO2011105343A1/ja
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
    • H10D30/6756—Amorphous oxide semiconductors

Definitions

  • the present invention relates to a semiconductor device including a thin film transistor (TFT) using an oxide semiconductor, a manufacturing method thereof, and a display device.
  • TFT thin film transistor
  • Patent Documents 1 to 3 TFTs using an oxide semiconductor layer containing indium (In), zinc (Zn), gallium (Ga), or the like have been actively developed (for example, Patent Documents 1 to 3).
  • a TFT using an oxide semiconductor layer has a characteristic of high mobility.
  • the first and second sacrificial layers are conductive layers.
  • the first and second sacrificial layers are semiconductor layers.
  • a display device includes the above-described semiconductor device.
  • the steps b and c include a step of forming an oxide semiconductor film on the insulating layer, a step of forming an oxide film on the oxide semiconductor film, and an etching rate of the oxide film.
  • the oxide semiconductor film and the oxide film are wet-etched using an acid-based etchant such that the etching rate of the oxide semiconductor film is higher than the etching rate of the oxide semiconductor film. Forming a sacrificial layer from the oxide film.
  • the step z1 includes a step z2 of performing wet etching using an acid-based etching solution in which an etching rate of the oxide film is 3 to 20 times that of the oxide semiconductor film. To do.
  • the steps b and c include a step of forming an oxide semiconductor film on the insulating layer, a step of forming an oxide film on the oxide semiconductor film, and the oxide semiconductor by dry etching.
  • the step f includes a step f1 of wet-etching the sacrificial layer using an acid-based etchant such that an etching rate of the sacrificial layer is higher than an etching rate of the oxide semiconductor layer.
  • the step f1 includes a step f2 of performing wet etching using an acid-based etching solution in which an etching rate of the sacrificial layer is 60 times or more of an etching rate of the oxide semiconductor layer.
  • the step f includes a step f3 of performing wet etching using an alkaline etching solution.
  • FIG. (A)-(c) is a figure explaining the manufacturing process of the semiconductor device 100.
  • FIG. (A)-(c) is a figure explaining the manufacturing process of the semiconductor device 100.
  • FIG. (A) And (b) is a figure explaining the other manufacturing process of the semiconductor device 100.
  • FIG. (A) is a graph showing the gate voltage-drain current characteristics of the TFT 10
  • (b) is a graph showing the gate voltage-drain current characteristics of the TFT manufactured without forming the island-like sacrificial layer 40.
  • FIG. 1 is a schematic cross-sectional view of a semiconductor device 100 according to an embodiment of the present invention.
  • the first sacrificial layer 41a and the second sacrificial layer 41b are selected from the group consisting of Zn, Ga, Mg (magnesium), Ca (calcium), and Sr (strontium). And an oxide containing at least one element.
  • the sacrificial layer 41 includes, for example, zinc oxide (ZnO).
  • ZnO zinc oxide
  • the sacrificial layer 41 is made of, for example, gallium oxide (Ga 2 O 3 ), magnesium oxide (MgO), calcium oxide (CaO), strontium oxide (SrO), or alkaline earth.
  • the sacrificial layer 41 is separated into the source electrode side and the drain electrode side, it may be a conductive layer, an insulating layer, or a semiconductor layer.
  • the first, second and third electrodes 51, 52a and 52b have a laminated structure of, for example, Ti (titanium) / Al (aluminum) / Ti, Al / Ti, or Cu (copper) / Ti.
  • the second insulating layer 22 is, for example, silicon dioxide or silicon nitride.
  • the pixel electrode 53 is a transparent electrode made of, for example, ITO (Indium Tin Oxide).
  • the oxide semiconductor layer 31 and the island-like sacrificial layer 40 are formed by wet etching using an acid-based etching solution E1.
  • the island-shaped sacrificial layer 40 has a shape that is pushed into the oxide semiconductor layer 31 due to a difference in selectivity. That is, the island-like sacrificial layer 40 is located inside the oxide semiconductor layer 31 as viewed from above the substrate.
  • a region A1 where a second electrode (source electrode) 52a and an oxide semiconductor layer 31 described later contact, and a third electrode (drain electrode) 52b and the oxide semiconductor layer 31 are formed on the surface of the oxide semiconductor layer 31, a region A1 where a second electrode (source electrode) 52a and an oxide semiconductor layer 31 described later contact, and a third electrode (drain electrode) 52b and the oxide semiconductor layer 31 are formed.
  • a contact area A2 is formed on the surface of the oxide semiconductor layer 31 .
  • the etching solution E1 acid system which will be described later for example, 5% mainly phosphoric acid (H 3 PO 4) (volume concentration) following a mixed acid (e.g. phosphoric acid (H 3 PO 4), It may be an aqueous solution of acetic acid (an acid having CH 3 COOH) and nitric acid (HNO 3 ), a 5% (volume concentration) oxalic acid ((COOH) 2 ) aqueous solution, an aqueous acetic acid solution or an aqueous hydrochloric acid (HCl) solution.
  • the acid-based etching solution E2 is preferably an acid-based etching solution in which the etching rate of the island-shaped sacrificial layer (sacrificial layer 41) 40 is higher than the etching rate of the oxide semiconductor layer 31, and the etching rate of the island-shaped sacrificial layer 40 is oxidized.
  • An acid-based etching solution that is 60 times or more the etching rate of the physical semiconductor layer 31 is more preferable.
  • a second insulating layer (passivation layer) 22 is formed by a known method. Thereafter, a contact hole to the drain electrode 52b is formed by a known method. Thereafter, as shown in FIG. 1, a pixel electrode 53 is formed by a known method using a transparent electrode such as ITO.
  • the second insulating layer 22 can be formed by, for example, an inorganic material such as silicon dioxide or silicon nitride, an organic material such as an acrylic resin, or a combination thereof.
  • the thickness of the second insulating layer 22 is, for example, 600 nm to 1000 nm.
  • the thickness of the pixel electrode 53 is, for example, 50 nm to 200 nm.
  • the island-shaped sacrificial layer 40 having a slightly smaller planar shape than the oxide semiconductor layer 31 can be formed depending on the shape of the photoresist 61 as shown in FIG. Thereafter, the photoresist 61 is removed.
  • the TFT when the sacrificial layer 41 is an insulating layer or a semiconductor layer, the TFT includes not only the second electrode (source electrode) 52a and the third electrode (drain electrode) 52b, but also the regions A1 and A2 as well as the side surfaces of the oxide semiconductor layer 31. However, since they are in contact with each other, the TFT 10 is preferable to the TFT 10 ′.
  • the alkaline etching solution E3 is, for example, a 2.38% (volume ratio) aqueous tetramethylammonium hydroxide (TMAH) solution
  • the oxide semiconductor layer 31 was not dissolved.
  • the etching rate of the sacrificial layer 41 (41 ') was 5 nm / min or less.

Landscapes

  • Thin Film Transistor (AREA)

Abstract

　本発明の半導体装置（１００）は、絶縁層（２１）上に形成されたＩｎ、ＺｎおよびＳｎからなる群から選択される少なくとも１つの元素を含む酸化物半導体層（３１）と、酸化物半導体層（３１）上に互いに間隙をあけて形成された第１および第２犠牲層（４１ａ）および（４１ｂ）と、第１犠牲層（４１ａ）の上面および酸化物半導体層（３１）の上面に接触して形成された第２電極（５２ａ）と、第２犠牲層（４１ｂ）の上面および酸化物半導体層（３１）の上面に接触して形成された第３電極（５２ｂ）とを有する。第１および第２犠牲層（４１ａ）および（４１ｂ）は、Ｚｎ、Ｇａ、Ｍｇ、ＣａおよびＳｒからなる群から選択される少なくとも１つの元素を含む酸化物を含有する。

Description

半導体装置およびその製造方法ならびに表示装置
　本発明は、酸化物半導体を用いた薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）を備える半導体装置およびその製造方法、ならびに表示装置に関する。
　近年、インジウム（Ｉｎ）、亜鉛（Ｚｎ）またはガリウム（Ｇａ）などを有した酸化物半導体層を用いたＴＦＴの開発が盛んに行われている（例えば特許文献１から３）。酸化物半導体層を用いたＴＦＴは、移動度が高いという特性を有する。
　しかしながら、ボトムゲート構造を有するＴＦＴでは、ソース・ドレイン電極の形成のためのエッチング工程において、その下方にある酸化物半導体層がダメージを受けやすい。このため、ＴＦＴのチャネル領域として酸化物半導体層を用いると、ＴＦＴ特性のゲート電圧－ドレイン電流特性において、ドレイン電流をゲート電圧で制御出来なくなる現象が起きる等の問題が生じ、安定したＴＦＴ特性を得ることが難しいという問題がある。
　これに対し、例えば特許文献３には、酸化物半導体層のチャネル領域上に、チャネル領域を保護する絶縁層（以下、保護層という）を形成することが提案されている。これにより、例えばソース・ドレイン電極の形成のためのエッチング工程において生じる酸素欠損による酸化物半導体層のチャネル領域の低抵抗化が防止され、オフ電流の小さなＴＦＴ特性を実現できる。
特開２００３－２９８０６２号公報 特開２００９－２５３２０４号公報 特開２００８－１６６７１６号公報
　しかしながら、特許文献３に記載されているＴＦＴの製造方法によると、ＣＶＤ（Chemical Vapor Deposition）または高周波スパッタ法（ＲＦ－スパッタ法）によって二酸化シリコン（ＳｉＯ２）または窒化シリコン（ＳｉＮＸ）から保護層を形成している。従って、保護層の形成のスループットが小さい。また、保護層の形成のためにフォトマスクが必要なのでフォトマスク数が増加し、製造コストが増大するという問題がある。
　本発明は上記課題に鑑みたものであり、その目的は、酸化物半導体層を用いたＴＦＴにおいて、製造工程数および製造コストの増大をおさえつつ、良好なＴＦＴ特性を安定して実現することにある。
　本発明による半導体装置は、絶縁基板と、前記絶縁基板上に形成された第１電極と、前記第１電極上に形成された絶縁層と、前記絶縁層上に形成されたＩｎ、ＺｎおよびＳｎからなる群から選択される少なくとも１つの元素を含む酸化物半導体層と、前記酸化物半導体層上に互いに間隙をあけて形成された第１および第２犠牲層と、前記第１犠牲層の上面および前記酸化物半導体層の上面に接触して形成された第２電極と、前記第２犠牲層の上面および前記酸化物半導体層の上面に接触して形成された第３電極と、を有し、前記第１および第２犠牲層は、Ｚｎ、Ｇａ、Ｍｇ、ＣａおよびＳｒからなる群から選択される少なくとも１つの元素を含む酸化物を含有する。
　ある実施形態において、前記酸化物半導体層は、Ｉｎ、ＺｎおよびＧａを含むアモルファス酸化物層である。
　ある実施形態において、前記第１および第２犠牲層は、酸化亜鉛を含む。
　ある実施形態において、前記第１および第２犠牲層は、アルカリ土類金属、遷移金属、Ａｌ等の土類金属、Ｓｂ、Ｂｉ等のＶＢ族元素、及びＧｅ、Ｓｎ、Ｐｂ等のＩＶＢ族元素を含む。
　ある実施形態において、前記第１および第２犠牲層は、導電層である。
　ある実施形態において、前記第１および第２犠牲層は、半導体層である。
　本発明による表示装置は、上述の半導体装置を有する。
　本発明による半導体装置の製造方法は、第１電極と前記第１電極上に絶縁層とが形成された絶縁基板を用意する工程ａと、前記絶縁層上にＩｎ、ＺｎおよびＳｎからなる群から選択される少なくとも１つの元素を含む酸化物半導体層を形成する工程ｂと、前記酸化物半導体層の少なくともチャネル領域となる部分を覆うＺｎ、Ｇａ、Ｍｇ、ＣａおよびＳｒからなる群から選択される少なくとも１つの元素を含む酸化物を含有する犠牲層を形成する工程ｃと、前記犠牲層上に導電膜を形成する工程ｄと、前記導電膜をパターニングすることによってソース電極およびドレイン電極を形成する工程ｅと、前記犠牲層のうち前記ソース電極および前記ドレイン電極に覆われていない部分を除去することによって前記ソース電極に接続された第１犠牲層と、前記ドレイン電極に接続された第２犠牲層とを形成する工程ｆとを包含する。
　ある実施形態において、前記工程ｂおよびｃは、前記絶縁層上に酸化物半導体膜を形成する工程と、前記酸化物半導体膜上に酸化物膜を形成する工程と、前記酸化物膜のエッチングレートが前記酸化物半導体膜のエッチングレートより大きくなるような酸系のエッチング液を用いて、前記酸化物半導体膜および前記酸化物膜をウェットエッチングすることにより、前記酸化物半導体膜から前記酸化物半導体層、前記酸化物膜から前記犠牲層を形成する工程ｚ１とを包含する。
　ある実施形態において、前記工程ｚ１は、前記酸化物膜のエッチングレートが前記酸化物半導体膜のエッチングレートの３倍以上２０倍以下である酸系のエッチング液を用いてウェットエッチングする工程ｚ２を包含する。
　ある実施形態において、前記工程ｂおよびｃは、前記絶縁層上に酸化物半導体膜を形成する工程と、前記酸化物半導体膜上に酸化物膜を形成する工程と、ドライエッチングによって前記酸化物半導体膜および前記酸化物膜をエッチングすることにより、前記酸化物半導体膜から前記酸化物半導体層、前記酸化物膜から前記犠牲層を形成する工程ｙ１とを包含する。
　ある実施形態において、前記工程ｆは、前記犠牲層のエッチングレートが前記酸化物半導体層のエッチングレートより大きくなるような酸系のエッチング液を用いて、前記犠牲層をウェットエッチングする工程ｆ１を包含する。
　ある実施形態において、前記工程ｆ１は、前記犠牲層のエッチングレートが前記酸化物半導体層のエッチングレートの６０倍以上である酸系のエッチング液を用いてウェットエッチングする工程ｆ２を包含する。
　ある実施形態において、前記工程ｆは、アルカリ系のエッチング液を用いてウェットエッチングする工程ｆ３を包含する。
　本発明によると、酸化物半導体層を用いたＴＦＴにおいて、製造工程数および製造コストの増大をおさえつつ、良好なＴＦＴ特性を安定して実現することができる。
本発明による実施形態における半導体装置１００の模式的な断面図である。 （ａ）～（ｃ）は、半導体装置１００の製造工程を説明する図である。 （ａ）～（ｃ）は、半導体装置１００の製造工程を説明する図である。 （ａ）および（ｂ）は、半導体装置１００の他の製造工程を説明する図である。 （ａ）は、ＴＦＴ１０のゲート電圧－ドレイン電流特性を示すグラフであり、（ｂ）は、島状犠牲層４０を形成しないで製造されたＴＦＴのゲート電圧－ドレイン電流特性を示すグラフである。
　図面を参照して本発明による実施形態における半導体装置およびその製造方法を説明する。ただし、本発明は例示する実施形態に限定されない。
　図１は、本発明による実施形態の半導体装置１００の模式的な断面図である。
　図１に示すように、半導体装置１００は、絶縁基板（例えばガラス基板）１１上にＴＦＴ１０を有する。ＴＦＴ１０は、第１電極（ゲート電極）５１と、第１電極５１上に形成された第１絶縁層（ゲート絶縁層）２１と、第１絶縁層２１上に形成された酸化物半導体層３１とを備える。ＴＦＴ１０は、酸化物半導体層３１上に互いに間隙をあけて形成された第１および第２犠牲層４１ａおよび４１ｂを有する。さらに、ＴＦＴ１０は、第１犠牲層４１ａの上面および酸化物半導体層３１の上面に接触して形成された第２電極（ソース電極）５２ａを有し、第２犠牲層４１ｂの上面および酸化物半導体層３１の上面に接触して形成された第３電極（ドレイン電極）５２ｂとを有する。さらに、ＴＦＴ１０は、第２電極５２ａおよび第３電極上５２ｂ上に第２絶縁層２２を有し、第３電極５２ｂに接続された画素電極５３を有する。
　第１絶縁層２１は、例えば、二酸化シリコン（ＳｉＯ２）または窒化シリコン（ＳｉＮｘ）またはこれらの積層構造から形成されている。
　酸化物半導体層３１は、Ｉｎ、ＺｎおよびＳｎ（スズ）からなる群から選択される少なくとも１つの元素を含む。酸化物半導体層３１は、例えばＩｎ、ＧａおよびＺｎの元素を含有するアモルファス金属酸化物半導体層（ａ－ＩＧＺＯ層）である。
　第１犠牲層４１ａおよび第２犠牲層４１ｂ（あわせて「犠牲層４１」という場合がある）は、Ｚｎ、Ｇａ、Ｍｇ（マグネシウム）、Ｃａ（カルシウム）およびＳｒ（ストロンチウム）からなる群から選択される少なくとも１つの元素を含む酸化物を含有する。犠牲層４１は、例えば酸化亜鉛（ＺｎＯ）を含む。また、犠牲層４１は、酸化亜鉛（ＺｎＯ）の他、例えば酸化ガリウム（Ｇａ２Ｏ３）、酸化マグネシウム（ＭｇＯ）、酸化カルシウム（ＣａＯ）、酸化ストロンチウム（ＳｒＯ）、または、これらにアルカリ土類金属若しくは遷移金属もしくはＡｌ等の土類金属、Ｓｂ、Ｂｉ等のＶＢ族元素、及びＧｅ、Ｓｎ、Ｐｂ等のＩＶＢ族元素がドープされたもので形成され得る。犠牲層４１は、ソース電極側およびドレイン電極側に分離するので導電層であってもよいし、絶縁層であってもよいし、半導体層であってもよい。
　第１、第２および第３電極５１、５２ａおよび５２ｂは、例えばＴｉ（チタン）／Ａｌ（アルミ）／Ｔｉ、Ａｌ／Ｔｉ、または、Ｃｕ（銅）／Ｔｉの積層構造を有する。第２絶縁層２２は、例えばニ酸化シリコンまたは窒化シリコンである。画素電極５３は、例えばＩＴＯ（Indium Tin Oxide）の透明電極である。
　半導体装置１００は、例えば液晶表示装置や有機ＥＬ（Electro Luminescence）表示装置などの表示装置に用いられる。
　次に、図２および図３を参照して、ＴＦＴ１０の製造方法を具体的に説明する。
　図２（ａ）に示すように、絶縁基板（例えばガラス基板）１１に第１電極（ゲート電極）５１を形成する。第１電極（ゲート電極）５１は、例えば、Ｔｉ（チタン）／Ａｌ（アルミ）／Ｔｉ、Ａｌ／Ｔｉ、または、Ｃｕ（銅）／Ｔｉの積層構造を有する。第１電極５１の厚さは、例えば２００ｎｍ～６００ｎｍである。
　図２（ｂ）に示すように、第１電極５１上に第１絶縁層（ゲート絶縁層）２１を形成する。第１絶縁層２１は、例えば、二酸化シリコンまたは窒化シリコンから形成され得る。第１絶縁層２１の厚さは、例えば１０ｎｍ～５００ｎｍである。
　次に、酸化物半導体膜（例えばａ－ＩＧＺＯ膜）３０および酸化物膜（例えば酸化亜鉛膜）３９をＤＣスパッタ法（直流スパッタ法）により成膜し、フォトリソグラフィによってフォトレジスト６１を形成する。酸化物半導体膜３０の厚さは、例えば１０ｎｍ～１００ｎｍである。酸化物膜３９の厚さは、例えば、２０ｎｍ以上１００ｎｍ以下が好ましく、４０ｎｍ以上あれば酸化膜３９の結晶が下部酸化物半導体を空隙無く覆えること、及び生産性の観点から４０ｎｍ以上７０ｎｍ以下がより好ましい。フォトレジスト６１を裏面露光で形成するとフォトマスクを使用しないので製造コストが削減され得る。
　この後、酸化物半導体膜３０および酸化物膜３９をパターニングする。パターニングは、ウェットエッチングまたはドライエッチングによって行われる。
　ウェットエッチングで酸化物半導体膜３０および酸化物膜３９をパターニングする方法を述べる。
　図２（ｃ）に示すように、酸系のエッチング液Ｅ１を用いたウェットエッチングによって酸化物半導体層３１および島状犠牲層４０が形成される。島状犠牲層４０は、選択比の違いによって、酸化物半導体層３１より中に押し込まれたような形状を有する。すなわち、基板の上方から見て島状犠牲層４０は酸化物半導体層３１の内側に位置する。酸化物半導体層３１の表面に、後述する第２電極（ソース電極）５２ａと酸化物半導体層３１とが接触する領域Ａ１、および、第３電極（ドレイン電極）５２ｂと酸化物半導体層３１とが接触する領域Ａ２が形成される。酸系のエッチング液Ｅ１は、酸化物膜３９のエッチングレートが酸化物半導体膜３０のエッチングレートより大きい酸系のエッチング液が好ましく、酸化物膜３９のエッチングレートが酸化物半導体膜３０のエッチングレートの３倍以上２０倍以下であることがより好ましい。酸化物膜３９のエッチングレートが酸化物半導体膜３０のエッチングレートの３倍以上２０倍以下であるエッチング液を用いることにより、十分な面積を有する領域Ａ１およびＡ２をより確実に得られる。領域Ａ１とＡ２との距離は５μｍ以上１５μｍ以下とすれば良い。これは、第２電極（ソース電極）５２ａと酸化物半導体層３１とのオーバーラップを予め適当に取ることにより実現できる。具体的には、酸系のエッチング液Ｅ１は、後述する例えば、リン酸（Ｈ３ＰＯ４）を主成分とする５％（体積濃度）以下の混酸（例えばリン酸（Ｈ３ＰＯ４）、酢酸（ＣＨ３ＣＯＯＨ）および硝酸（ＨＮＯ３）を有する酸）水溶液、５％（体積濃度）のシュウ酸（（ＣＯＯＨ）２）水溶液、酢酸水溶液または塩酸（ＨＣｌ）水溶液であってもよい。
　その後フォトレジスト６１は除去される。
　次に、図３（ａ）に示すように、島状犠牲層４０上に導電膜（図示されていない）を形成する。続いて導電膜を例えばドライエッチングによりパターニングし、第２電極５２ａおよび第３電極５２ｂを形成する。この時、ドライエッチングによる酸化物半導体層３１へのダメージを島状犠牲層４０により防ぐことができ、酸化物半導体層３１のチャネル領域の低抵抗化を防ぐことができる。
　次に、図３（ｂ）に示すように、酸系のエッチング液Ｅ２、または、アルカリ系のエッチング液Ｅ３により、島状犠牲層４０のうち第２電極５２ａおよび第３電極５２ｂに覆われていない部分をウェットエッチングによって除去し、第１犠牲層４１ａおよび第２犠牲層４１ｂを形成する。これにより、第１犠牲層４１ａおよび第２犠牲層４１ｂを分離するとともに、酸化物半導体層３１のうち第１犠牲層４１ａと第２犠牲層４１ｂとの間に位置する部分が露出する。
　酸系のエッチング液Ｅ２は、島状犠牲層（犠牲層４１）４０のエッチングレートが酸化物半導体層３１のエッチングレートより大きい酸系のエッチング液が好ましく、島状犠牲層４０のエッチングレートが酸化物半導体層３１のエッチングレートの６０倍以上である酸系のエッチング液がより好ましい。島状犠牲層４０のエッチングレートが酸化物半導体層３１のエッチングレートの６０倍以上である酸系のエッチング液を用いることにより、島状犠牲層４０をエッチングして第１犠牲層４１ａおよび第２犠牲層４１ｂを形成し、同時に酸化物半導体層３１がエッチングされるのを最小限に留めることができる。従って、エッチングレートの差は大きいほどより好ましく、上限値は、特に限定されるものではなく、エッチング処理時間などを考慮して適宜決めればよい。具体的に、酸系のエッチング液Ｅ２は、例えば後述する０．２％（体積濃度）の硝酸（ＨＮＯ３）水溶液であってもよい。酸系のエッチング液Ｅ２を用いた場合、酸化物半導体層３１の一部も若干エッチングされる場合があるのでエッチング処理時間を制御し、十分な厚さを有する酸化物半導体層３１が残るようにする。アルカリ系のエッチング液Ｅ３として、例えばアンモニア（ＮＨ３）およびアンモニア水溶液、２－アミノエタノール水溶液、２．３８％（体積比率）の水酸化テトラメチルアンモニウム（ＴＭＡＨ）水溶液、水酸化ナトリウム（ＮａＯＨ）水溶液または水酸化カリウム（ＫＯＨ）水溶液が好ましい。島状犠牲層４０（犠牲層４１）はアルカリ系のエッチング液Ｅ３には溶解するが、酸化物半導体層３１はアルカリ系のエッチング液Ｅ３にはほとんど溶解しない。
　次に、図３（ｃ）に示すように、公知の方法で第２絶縁層（パシベーション層）２２を形成する。その後、公知の方法でドレイン電極５２ｂへのコンタクトホールを形成する。その後、図１に示すように公知の方法で例えばＩＴＯ等の透明電極により画素電極５３を形成する。第２絶縁層２２は、例えば二酸化シリコンや窒化シリコンの無機材料、または、例えばアクリル樹脂の有機材料、若しくはこれらを組み合わせて形成され得る。第２絶縁層２２の厚さは、例えば６００ｎｍ～１０００ｎｍである。画素電極５３の厚さは、例えば５０ｎｍ～２００ｎｍである。
　上記の方法では、酸化物半導体膜３０および酸化物膜３９のパターニングをウェットエッチングで行ったが、ドライエッチングによって行うこともできる。図４（ａ）および（ｂ）は、酸化物半導体膜３０および酸化物膜３９のパターニングをドライエッチングで行った場合の製造工程を説明する模式的な断面図である。なお、簡単のため、図２および図３と同様の構成要素には同じ参照符号を付し、重複する説明を避ける。
　上述したように、図２（ｂ）に示した酸化物半導体膜３０、酸化物膜３９およびフォトレジスト６１を形成した後、図４（ａ）に示すように、酸化物半導体膜３０および酸化物膜３９に対して同時にドライエッチングを行い、酸化物半導体層３１および島状犠牲層４０’を得る。ドライエッチングには、例えば、アルゴン（Ａｒ）およびメタン（ＣＨ４）、アルゴンおよび四フッ化炭素（ＣＦ４）、または、四フッ化炭素および酸素（Ｏ２）を用いることができる。上述のウェットエッチング処理とは異なり、島状犠牲層４０’は、酸化物半導体層３１と略同じ平面形状を有する。なお、ドライエッチングを行う場合でもフォトレジスト６１の形状により、図２（ｃ）に示したように酸化物半導体層３１よりひと回り小さい平面形状を有する島状犠牲層４０を形成することもできる。その後フォトレジスト６１は除去される。
　次に、上述した製造工程を経て、図４（ｂ）に示すＴＦＴ１０’が得られる。ＴＦＴ１０’は、酸化物半導体層３１上に互いに間隙をあけて形成された第１犠牲層４１ａ’および第２犠牲層４１ｂ’を有する。ＴＦＴ１０’は、ＴＦＴ１０とは異なり、酸化物半導体層３１の側面で第２電極（ソース電極）５２ａおよび第３電極（ドレイン電極）５２ｂと接続している構造を有する。
　第１犠牲層４１ａ’および第２犠牲層４１ｂ’（あわせて「犠牲層４１’」という場合がある）は、上述の犠牲層４１と同じ材料から形成され得る。
　特に犠牲層４１が絶縁層または半導体層の場合、ＴＦＴは、第２電極（ソース電極）５２ａおよび第３電極（ドレイン電極）５２ｂと、酸化物半導体層３１の側面のみではなく領域Ａ１およびＡ２とでも接触するので、ＴＦＴ１０’よりＴＦＴ１０の方が好ましい。
　犠牲層４１（４１’）は、例えば酸化亜鉛から形成される。酸化亜鉛は両性酸化物であり、容易に酸およびアルカリに溶解するのでウェットエッチングにより処理ができる。酸化亜鉛は、アモルファス酸化物と同じくＤＣスパッタ法によって形成でき、成膜レートも大きい。従って、ＣＶＤ法またはＲＦ－スパッタ法によらないで成膜できるので、酸化物半導体膜３０および酸化物膜３９の連続成膜が可能となり、例えば二酸化シリコンから犠牲層４１（４１’）を形成するよりもスループットが大きい。また、酸化亜鉛の他、例えば上述の酸化ガリウム、酸化マグネシウム、酸化カルシウム、酸化ストロンチウム、または、これらにアルカリ土類金属若しくは遷移金属もしくはＡｌ等の土類金属、Ｓｂ、Ｂｉ等のＶＢ族元素、及びＧｅ、Ｓｎ、Ｐｂ等のＩＶＢ族元素がドープされたものも同様にＤＣスパッタ法によって形成できる。酸化物半導体層３１および島状犠牲層４０（４０’）は、図示されていない半導体装置のソースバスラインとゲートバスラインが交差する領域に形成されてもよい。
　次に、上記方法で使用するエッチング液Ｅ１～Ｅ３について説明する。
　本発明者は、各エッチング液Ｅ１～Ｅ３に対する酸化物半導体層３１および島状犠牲層４０（４０’）のエッチングレートを調べた。
　酸化物半導体層３１の材料はａ－ＩＧＺＯ、犠牲層４１（４１’）の材料は酸化亜鉛とした。
　酸系のエッチング液Ｅ１として、例えば液温２５℃の５％（体積濃度）のシュウ酸（（ＣＯＯＨ）２）水溶液を用いてウェットエッチング処理をした場合、酸化物半導体層３１のエッチングレートは、６０ｎｍ／ｍｉｎであった。一方、犠牲層４１（４１’）のエッチングレートは、３００ｎｍ／ｍｉｎであった。従って、犠牲層４１（４１’）のエッチングレートは酸化物半導体層３１のエッチングレートの５倍である。同様に、例えば液温２５℃のリン酸（Ｈ３ＰＯ４）を主成分とする５％（体積濃度）以下の混酸（例えば、リン酸（Ｈ３ＰＯ４）、酢酸（ＣＨ３ＣＯＯＨ）および硝酸（ＨＮＯ３）を有する酸）水溶液を用いてウェットエッチング処理をした場合、酸化物半導体層３１のエッチングレートは、７５ｎｍ／ｍｉｎであった。一方、犠牲層４１（４１’）のエッチングレートは、５００ｎｍ／ｍｉｎであった。従って、犠牲層４１（４１’）のエッチングレートは酸化物半導体層３１のエッチングレートの６．６６倍である。
　酸系のエッチング液Ｅ２として、例えば液温２５℃の０．５％（体積濃度）の硝酸（ＨＮＯ３）水溶液を用いてウェットエッチング処理をした場合、酸化物半導体層３１のエッチングレートは、５ｎｍ／ｍｉｎであった。一方、犠牲層４１（４１’）のエッチングレートは、３００ｎｍ／ｍｉｎであった。従って、犠牲層４１（４１’）のエッチングレートは酸化物半導体層３１のエッチングレートの６０倍である。
　アルカリ系のエッチング液Ｅ３として、例えば２．３８％（体積比率）の水酸化テトラメチルアンモニウム（ＴＭＡＨ）水溶液とした場合、酸化物半導体層３１は、溶解しなかった。一方、犠牲層４１（４１’）のエッチングレートは、５ｎｍ／ｍｉｎ以下であった。
　エッチング液Ｅ１～Ｅ３が好適に使用されることを確認できた。
　次に、ＴＦＴ１０（または、ＴＦＴ１０’）のＴＦＴ特性について説明する。
　図５（ａ）は、ＴＦＴ１０（または、ＴＦＴ１０’）のゲート電圧－ドレイン電流特性を示すグラフであり、図５（ｂ）は、島状犠牲層４０（４０’）を形成しないで製造されたＴＦＴのゲート電圧－ドレイン電流特性を示すグラフである。
　図５（ａ）に示すように、ＴＦＴ１０（または、ＴＦＴ１０’）は、良好なＯＮ／ＯＦＦ特性を有し、閾値電圧（Ｖｔｈ）を所望の範囲に制御することができる。
　上述したように第２電極５２ａおよび第３電極５２ｂは、フッ素または塩素等のハロゲンガスを用いたドライエッチングによって形成される。従って、島状犠牲層４０を形成しない場合、酸化物半導体層３１の一部がドライエッチングのガス中に暴露される。その際、酸化物半導体層３１のチャネル領域にもダメージが加わりＴＦＴ特性は悪化する（図５（ｂ））。これは、プラズマ状態のハロゲンガス中に酸化物半導体層３１のチャネル領域が暴露されることによって、酸化物半導体層３１が有するアモルファス金属酸化物から例えば酸素の離脱が生じ、チャネル領域の低抵抗化によってオフ電流が大きくなったからと考えられる。
　酸化物半導体層３１の少なくともチャネル領域上に島状犠牲層４０を形成し、この状態で第２電極５２ａおよび第３電極５２ｂを形成するためのドライエッチングを行う。これにより、チャネル領域が直接エッチング雰囲気（例えばプラズマ種、高速中性子または２次電子）に暴露されることなく、チャネル領域中に過剰なキャリアの発生を防ぐことができるので良好なトランジスタ特性を得ることができる。
　本発明の適用範囲は極めて広く、ＴＦＴを備えた半導体装置、あるいは、そのような半導体装置を有するあらゆる分野の電子機器に適用することが可能である。例えば、アクティブマトリクス型液晶表示装置や有機ＥＬ表示装置に用いることができる。このような表示装置は、例えば携帯電話や携帯ゲーム機の表示画面や、デジタルカメラのモニタ一等に利用され得る。従って、液晶表示装置や有機ＥＬ表示装置が組み込まれた電子機器全てに本発明を適用できる。
　１０　　ＴＦＴ
　１１　　　絶縁基板
　２１、２２　　　絶縁層
　３１　　　酸化物半導体層
　４１、４１ａ、４１ｂ、４１’、４１ａ’、４１ｂ’　　　犠牲層
　５１　　　ゲート電極
　５２ａ　　　ソース電極
　５２ｂ　　　ドレイン電極
　５３　　　画素電極
　１００　　　半導体装置

Claims (14)

  1. 　絶縁基板と、
    　前記絶縁基板上に形成された第１電極と、
    　前記第１電極上に形成された絶縁層と、
    　前記絶縁層上に形成されたＩｎ、ＺｎおよびＳｎからなる群から選択される少なくとも１つの元素を含む酸化物半導体層と、
    　前記酸化物半導体層上に互いに間隙をあけて形成された第１および第２犠牲層と、
    　前記第１犠牲層の上面および前記酸化物半導体層の上面に接触して形成された第２電極と、
    　前記第２犠牲層の上面および前記酸化物半導体層の上面に接触して形成された第３電極と、を有し、
    　前記第１および第２犠牲層は、Ｚｎ、Ｇａ、Ｍｇ、ＣａおよびＳｒからなる群から選択される少なくとも１つの元素を含む酸化物を含有する、半導体装置。
  2. 　前記酸化物半導体層は、Ｉｎ、ＺｎおよびＧａを含むアモルファス酸化物層である請求項１に記載の半導体装置。
  3. 　前記第１および第２犠牲層は、酸化亜鉛を含む請求項１または２に記載の半導体装置。
  4. 　前記第１および第２犠牲層は、アルカリ土類金属、遷移金属、土類金属、ＶＢ族元素、または、ＩＶＢ族元素を含む請求項１から３のいずれかに記載の半導体装置。
  5. 　前記第１および第２犠牲層は、導電層である請求項１から４のいずれかに記載の半導体装置。
  6. 　前記第１および第２犠牲層は、半導体層である請求項１から４のいずれかに記載の半導体装置。
  7. 　請求項１から６のいずれかに記載の半導体装置を有する表示装置。
  8. 　第１電極と前記第１電極上に絶縁層とが形成された絶縁基板を用意する工程ａと、
    　前記絶縁層上にＩｎ、ＺｎおよびＳｎからなる群から選択される少なくとも１つの元素を含む酸化物半導体層を形成する工程ｂと、
    　前記酸化物半導体層の少なくともチャネル領域となる部分を覆うＺｎ、Ｇａ、Ｍｇ、ＣａおよびＳｒからなる群から選択される少なくとも１つの元素を含む酸化物を含有する犠牲層を形成する工程ｃと、
    　前記犠牲層上に導電膜を形成する工程ｄと、
    　前記導電膜をパターニングすることによってソース電極およびドレイン電極を形成する工程ｅと、
    　前記犠牲層のうち前記ソース電極および前記ドレイン電極に覆われていない部分を除去することによって前記ソース電極に接続された第１犠牲層と、前記ドレイン電極に接続された第２犠牲層とを形成する工程ｆとを包含する半導体装置の製造方法。
  9. 　前記工程ｂおよびｃは、前記絶縁層上に酸化物半導体膜を形成する工程と、
    　前記酸化物半導体膜上に酸化物膜を形成する工程と、
    　前記酸化物膜のエッチングレートが前記酸化物半導体膜のエッチングレートより大きくなるような酸系のエッチング液を用いて、前記酸化物半導体膜および前記酸化物膜をウェットエッチングすることにより、前記酸化物半導体膜から前記酸化物半導体層、前記酸化物膜から前記犠牲層を形成する工程ｚ１とを包含する請求項８に記載の半導体装置の製造方法。
  10. 　前記工程ｚ１は、前記酸化物膜のエッチングレートが前記酸化物半導体膜のエッチングレートの３倍以上２０倍以下である酸系のエッチング液を用いてウェットエッチングする工程ｚ２を包含する請求項９に記載の半導体装置の製造方法。
  11. 　前記工程ｂおよびｃは、前記絶縁層上に酸化物半導体膜を形成する工程と、
    　前記酸化物半導体膜上に酸化物膜を形成する工程と、
    　ドライエッチングによって前記酸化物半導体膜および前記酸化物膜をエッチングすることにより、前記酸化物半導体膜から前記酸化物半導体層、前記酸化物膜から前記犠牲層を形成する工程ｙ１とを包含する請求項８に記載の半導体装置の製造方法。
  12. 　前記工程ｆは、前記犠牲層のエッチングレートが前記酸化物半導体層のエッチングレートより大きくなるような酸系のエッチング液を用いて、前記犠牲層をウェットエッチングする工程ｆ１を包含する請求項８から１１のいずれかに記載の半導体装置の製造方法。
  13. 　前記工程ｆ１は、前記犠牲層のエッチングレートが前記酸化物半導体層のエッチングレートの６０倍以上である酸系のエッチング液を用いてウェットエッチングする工程ｆ２を包含する請求項１２に記載の半導体装置の製造方法。
  14. 　前記工程ｆは、アルカリ系のエッチング液を用いてウェットエッチングする工程ｆ３を包含する請求項８から１３のいずれかに記載の半導体装置の製造方法。
PCT/JP2011/053761 2010-02-26 2011-02-22 半導体装置およびその製造方法ならびに表示装置 Ceased WO2011105343A1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US13/581,007 US20130140552A1 (en) 2010-02-26 2011-02-22 Semiconductor device, method for manufacturing same, and display device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2010043486 2010-02-26
JP2010-043486 2010-02-26

Publications (1)

Publication Number Publication Date
WO2011105343A1 true WO2011105343A1 (ja) 2011-09-01

Family

ID=44506751

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2011/053761 Ceased WO2011105343A1 (ja) 2010-02-26 2011-02-22 半導体装置およびその製造方法ならびに表示装置

Country Status (2)

Country Link
US (1) US20130140552A1 (ja)
WO (1) WO2011105343A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013214701A (ja) * 2012-04-02 2013-10-17 Samsung Display Co Ltd 半導体装置、薄膜トランジスタアレイパネル及びこれを含む表示装置、並びに薄膜トランジスタの製造方法
US9553201B2 (en) 2012-04-02 2017-01-24 Samsung Display Co., Ltd. Thin film transistor, thin film transistor array panel, and manufacturing method of thin film transistor

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170184893A1 (en) * 2014-07-11 2017-06-29 Sharp Kabushiki Kaisha Semiconductor apparatus, method of manufacturing same, and liquid crystal display apparatus
JP6501514B2 (ja) * 2014-12-24 2019-04-17 三菱電機株式会社 薄膜トランジスタ基板およびその製造方法
CN106910777B (zh) * 2017-03-02 2020-05-22 京东方科技集团股份有限公司 一种氧化物薄膜晶体管、阵列基板及制作方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008041695A (ja) * 2006-08-01 2008-02-21 Canon Inc 酸化物のエッチング方法
JP2008141113A (ja) * 2006-12-05 2008-06-19 Canon Inc エッチング方法、パターン形成方法、薄膜トランジスタの製造方法及びエッチング液
JP2009253204A (ja) * 2008-04-10 2009-10-29 Idemitsu Kosan Co Ltd 酸化物半導体を用いた電界効果型トランジスタ及びその製造方法
JP2009290223A (ja) * 1997-03-04 2009-12-10 Lg Display Co Ltd 薄膜トランジスタ及びその製造方法
JP2010003820A (ja) * 2008-06-19 2010-01-07 Fujifilm Corp 電磁波検出素子
JP2010032765A (ja) * 2008-07-29 2010-02-12 Mitsubishi Electric Corp Ｔｆｔアレイ基板およびそれを用いた液晶表示装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5616038B2 (ja) * 2008-07-31 2014-10-29 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2012146956A (ja) * 2010-12-20 2012-08-02 Canon Inc チャネルエッチ型薄膜トランジスタとその製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009290223A (ja) * 1997-03-04 2009-12-10 Lg Display Co Ltd 薄膜トランジスタ及びその製造方法
JP2008041695A (ja) * 2006-08-01 2008-02-21 Canon Inc 酸化物のエッチング方法
JP2008141113A (ja) * 2006-12-05 2008-06-19 Canon Inc エッチング方法、パターン形成方法、薄膜トランジスタの製造方法及びエッチング液
JP2009253204A (ja) * 2008-04-10 2009-10-29 Idemitsu Kosan Co Ltd 酸化物半導体を用いた電界効果型トランジスタ及びその製造方法
JP2010003820A (ja) * 2008-06-19 2010-01-07 Fujifilm Corp 電磁波検出素子
JP2010032765A (ja) * 2008-07-29 2010-02-12 Mitsubishi Electric Corp Ｔｆｔアレイ基板およびそれを用いた液晶表示装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013214701A (ja) * 2012-04-02 2013-10-17 Samsung Display Co Ltd 半導体装置、薄膜トランジスタアレイパネル及びこれを含む表示装置、並びに薄膜トランジスタの製造方法
US9553201B2 (en) 2012-04-02 2017-01-24 Samsung Display Co., Ltd. Thin film transistor, thin film transistor array panel, and manufacturing method of thin film transistor

Also Published As

Publication number Publication date
US20130140552A1 (en) 2013-06-06

Similar Documents

Publication Publication Date Title
CN103608925B (zh) 制造薄膜晶体管器件的方法
US9245966B2 (en) Wiring, thin film transistor, thin film transistor panel and methods for manufacturing the same
US9355838B2 (en) Oxide TFT and manufacturing method thereof
US8624238B2 (en) Thin-film transistor substrate and method of fabricating the same
US8728861B2 (en) Fabrication method for ZnO thin film transistors using etch-stop layer
CN102832253A (zh) 薄膜晶体管
JP4873528B2 (ja) 薄膜トランジスタの製造方法
CN105917450A (zh) 薄膜晶体管
EP2993698B1 (en) Array substrate and manufacturing method therefor, and display device comprising array substrate
WO2013127202A1 (zh) 阵列基板的制造方法及阵列基板、显示器
WO2016029541A1 (zh) 薄膜晶体管及其的制备方法、阵列基板和显示装置
WO2018113214A1 (zh) 薄膜晶体管及其制作方法、显示基板、显示装置
US20200098924A1 (en) Transistor substrate, method of manufacturing the same, and display device including the same
WO2015067054A1 (zh) 互补式薄膜晶体管及其制备方法、阵列基板和显示装置
WO2011105343A1 (ja) 半導体装置およびその製造方法ならびに表示装置
JP2015149467A (ja) 薄膜トランジスタ基板の製造方法
CN108474986B (zh) 薄膜晶体管及其制造方法、具有该薄膜晶体管的显示基板和显示面板
JP5558222B2 (ja) 薄膜トランジスタ基板の製造方法
KR102280449B1 (ko) 산화물 박막트랜지스터의 제조방법
JP6457896B2 (ja) 半導体装置及び半導体装置の製造方法
US9818881B2 (en) Semiconductor device and manufacturing method of semiconductor device
US9911863B2 (en) Thin film transistor and manufacturing method of thin film transistor
US10411132B2 (en) Thin film transistor and method for manufacturing the same
CN106328693A (zh) 显示面板
CN106847745A (zh) 一种低温多晶硅基板的制作方法和低温多晶硅基板

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 11747304

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

WWE Wipo information: entry into national phase

Ref document number: 13581007

Country of ref document: US

122 Ep: pct application non-entry in european phase

Ref document number: 11747304

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: JP