WO2011087045A1 - 系統連系インバータ - Google Patents

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WO2011087045A1
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inverter
common mode
capacitor
grid
phase
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PCT/JP2011/050421
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裕史 児山
純一 津田
宏 餅川
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株式会社 東芝
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    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
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    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
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    • H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
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    • H02M1/00—Details of apparatus for conversion
    • H02M1/12—Arrangements for reducing harmonics from ac input or output
    • H02M1/123—Suppression of common mode voltage or current

Definitions

  • Embodiments relate to a grid-connected inverter that converts a DC voltage supplied from a DC power source into an AC voltage and links it to an electric power system of an electric power company.
  • Wave leakage current and electromagnetic noise are problems. Leakage current and EMI may affect the control of the inverter and other devices, and may cause the leakage breaker to malfunction.
  • EMI Electro-Magnetic Interference
  • the allowable amount of leakage current is regulated by the Electrical Appliance and Material Safety Law, and EMI is regulated by VCCI (Voluntary Control Council for Information Technology Technology Equipment).
  • VCCI Voluntary Control Council for Information Technology Technology Equipment
  • stray capacitance exists between the solar cell panel and the frame of the solar cell panel connected to the ground, which can be a path for high-frequency common mode noise.
  • an insulating layer made of a glass plate is formed on the surface of the solar cell panel. Since this glass plate has a large flat surface, when it gets wet with rain, the stray capacitance between the solar cell panel and the frame increases, and the high frequency common The mode current also increases. The fluctuation of the high-frequency voltage occurs when the inverter converts the DC voltage into the AC voltage by switching the semiconductor element. For this reason, in the inverter, leakage current and high-frequency noise cannot be avoided.
  • General methods for suppressing leakage current and high-frequency noise include a method of insulating the grid-connected inverter and the power system using an insulation transformer, a method of using a common mode choke coil for suppressing common mode current, and a filter.
  • the method of bypassing the common mode current to the input side or ground, the method of outputting the reverse polarity voltage to the upper and lower arms using the two-level pulse width modulation (PWM) as the inverter control method, and the low impedance bypass for the high frequency common mode current A method in which a path is configured in an inverter so that leakage current and high frequency noise do not flow to the outside, or a method in which these are combined is known.
  • JP 2002-218656 A Japanese Patent No. 3805593 JP 2010-119188 A
  • the conventional photovoltaic power system interconnection inverter has the following problems. That is, it is necessary to consider the influence on the ground surroundings where the leakage current is bypassed. Since the output of the inverter driven by the two-level PWM control system has a large amplitude, the reactor constituting the output filter becomes large. Suppression of common mode voltage by the two-level PWM control method cannot be used in a three-phase inverter.
  • the method of insulating between the photovoltaic power system interconnection inverter and the power system using an insulation transformer can fundamentally eliminate the leakage current, but the insulation transformer reduces the efficiency of the system, and the isolation transformer is separated. Only the cost will be higher.
  • the frequency in one cycle of the PWM control is twice that of the two-level PWM control method, and the voltage amplitude is halved. Therefore, the current ripple is reduced to a quarter, and the reactor of the output filter can be reduced in size.
  • a common mode voltage is generated when the inverter outputs zero voltage, which causes leakage current and noise.
  • 2-level PWM control cannot be used, generation of a common mode voltage is unavoidable.
  • An object of the present invention is to provide an inexpensive and small grid-connected inverter capable of suppressing leakage current and high frequency noise.
  • the grid-connected inverter forms a single-phase or three-phase inverter that performs pulse width modulation on a DC voltage supplied from a DC power source, and a neutral point on the input side of the inverter.
  • a first capacitor circuit connected in such a manner, a second capacitor circuit connected so as to form a neutral point on the output side of the inverter, a neutral point of the first capacitor circuit, and a neutral point of the second capacitor circuit
  • a common mode current bypass path formed by connecting the points, a ground capacitor provided between the bypass path and the ground, and between the first capacitor circuit and the inverter or between the inverter and the second capacitor circuit
  • a first common mode choke having a common mode choke coil on at least one of them and suppressing a common mode current generated by the inverter Comprising a coil portion, and an output filter for converting the pulse width modulated voltage waveform output from the inverter to an AC voltage of sinusoidal single-phase or three-phase.
  • FIG. 1 is a block diagram illustrating the configuration of the grid interconnection inverter according to the first embodiment.
  • FIG. 2 is a diagram illustrating a PWM wave that is output when an inverter that is a component of the grid interconnection inverter according to each embodiment is driven by a three-level PWM control method.
  • FIG. 3 is a block diagram illustrating a configuration of a three-phase grid-connected inverter obtained by modifying the grid-connected inverter according to the first embodiment.
  • FIG. 4 is a block diagram illustrating the configuration of the grid interconnection inverter according to the second embodiment.
  • FIG. 5 is a block diagram illustrating a configuration of a modified example of the grid interconnection inverter according to the second embodiment.
  • FIG. 6 is a block diagram illustrating the configuration of the grid interconnection inverter according to the third embodiment.
  • FIG. 7 is a block diagram illustrating the configuration of the grid interconnection inverter according to the fourth embodiment.
  • FIG. 8 is a block diagram partially illustrating the configuration of the grid interconnection inverter according to the fifth embodiment.
  • FIG. 9 is a timing chart illustrating the operation of the grid interconnection inverter according to the fifth embodiment, in which FIG. 9A is a booster circuit, and FIG. 9B is an inverter timing chart.
  • FIG. 10 is a block diagram illustrating the configuration of the control circuit of the grid interconnection inverter according to the fifth embodiment.
  • FIG. 10 is a block diagram illustrating the configuration of the control circuit of the grid interconnection inverter according to the fifth embodiment.
  • FIG. 11 is a timing chart showing the operation of suppressing the fluctuation of the neutral point potential generated in the booster circuit and the inverter of the grid interconnection inverter according to the fifth embodiment
  • FIG. FIG. 10B is a timing chart when the carrier wave delay is 180 degrees.
  • FIG. 12 is a block diagram illustrating the configuration of the grid interconnection inverter according to the sixth embodiment.
  • FIG. 13 is an equivalent circuit in which the common mode choke coil, the inverter, the output filter, and the capacitor pair are viewed from the common mode.
  • FIG. 14 is a block diagram showing another configuration of the output filter.
  • FIG. 15 is a block diagram illustrating a configuration of a photovoltaic power generation system interconnection inverter as a three-phase system interconnection inverter.
  • FIG. 16 is a block diagram illustrating the configuration of the grid interconnection inverter according to the seventh embodiment.
  • FIG. 17 is a block diagram illustrating the configuration of the grid interconnection inverter according to the eighth embodiment.
  • FIG. 18 is a block diagram illustrating the configuration of the grid interconnection inverter according to the ninth embodiment.
  • FIG. 19 is a block diagram illustrating the configuration of the grid interconnection inverter according to the tenth embodiment.
  • FIG. 20 is a block diagram illustrating the configuration of the grid interconnection inverter according to the eleventh embodiment.
  • the grid interconnection inverter according to the first embodiment is a single-phase grid interconnection inverter, and is configured as a photovoltaic power grid interconnection inverter.
  • the same reference numerals as those used in FIG. 1 are used for the same or corresponding components as those of the grid interconnection inverter of the first embodiment described with reference to FIG. A description will be given.
  • the grid interconnection inverter includes an inverter 1, an output filter 2, a first common mode choke coil 31, a second common mode choke coil 32, a third common mode choke coil 33, a fourth common mode choke coil 34, A first capacitor pair 41, a second capacitor pair 42, a solar cell 5, a system transformer 7, a booster circuit 8, a DC line capacitor 9, a normal mode reactor 10, a grounding capacitor 11, a first resistor 12, and a second resistor 13 are provided.
  • the first common mode choke coil 31 and the second common mode choke coil 32 constitute a first common mode choke coil portion.
  • the third common mode choke coil 33 and the fourth common mode choke coil 34 constitute a second common mode choke coil portion.
  • stray capacitance 6 existing between the solar cell 5 and the ground is shown as a capacitor 6a and a capacitor 6b.
  • the solar cell 5 as a DC power source generates a DC voltage, and is an inverter through the third common mode choke coil 33, the first capacitor pair 41, the second common mode choke coil 32, the booster circuit 8, and the DC line capacitor 9. 1 is powered.
  • the DC power source used in the grid-connected inverter according to each embodiment is not limited to a solar cell, and a fuel cell or other device that generates a DC voltage can be used.
  • the third common mode choke coil 33 is provided on the output side of the solar cell 5 and in front of the first capacitor pair 41, and suppresses the common mode current flowing through the stray capacitance 6 of the solar cell 5.
  • the second common mode choke coil 32 is provided on the output side of the first capacitor pair 41 and before the booster circuit 8.
  • the second common mode choke coil 32 flows through the neutral point ground line i of the system transformer 7 and the stray capacitance 6 of the solar cell 5 due to the common mode voltage generated due to switching of the switching element included in the inverter 1. Suppress common mode current.
  • the booster circuit 8 includes a reactor 81, a switching element 82, and a diode 83.
  • One end of the reactor 81 is connected to the output terminal on the positive electrode side of the second common mode choke coil 32.
  • the other end of the reactor 81 is connected to the anode of the diode 83.
  • the cathode of the diode 83 is connected to the input terminal on the positive electrode side of the inverter 1.
  • the switching element 82 is composed of, for example, a field effect transistor (FET).
  • FET field effect transistor
  • the drain of the switching element 82 is connected to the connection point between the reactor 81 and the diode 83.
  • the source of the switching element 82 is connected to the negative output terminal of the second common mode choke coil 32 and the negative input terminal of the inverter 1.
  • the booster circuit 8 boosts the output voltage of the solar cell 5 and sends it to the inverter 1 via the DC line capacitor 9. When there is no need to boost the output voltage of the solar cell 5,
  • the inverter 1 is composed of a bridge circuit made of a semiconductor element such as FET or IGBT.
  • the inverter 1 is driven by a three-level PWM control method, converts a DC voltage supplied from the solar cell 5 via the booster circuit 8 into a PWM voltage waveform and outputs the PWM voltage waveform.
  • the PWM voltage waveform has a pulse waveform that has an amplitude that changes from +1 to 0 or from 0 to ⁇ 1, for example, as shown in FIG.
  • the PWM voltage waveform output from the inverter 1 is sent to the output filter 2 via the first common mode choke coil 31.
  • the first common mode choke coil 31 is provided on the output side of the inverter 1 and in front of the second capacitor pair 42.
  • the first common mode choke coil 31 suppresses the common mode current flowing through the neutral point ground line i of the system transformer 7 and the stray capacitance 6 of the solar cell 5 due to the common mode voltage generated due to the switching of the inverter 1. To do.
  • the output filter 2 is provided between the output terminals of the first reactor 21 (21a, 21b) whose input terminal is connected to each output terminal of the first common mode choke coil 31 and the first reactor 21 (21a, 21b).
  • the interphase capacitor 22 is connected.
  • the output filter 2 converts the PWM wave sent from the inverter 1 via the first common mode choke coil 31 into a sine wave voltage waveform as indicated by a broken line in FIG.
  • the normal mode reactor 10 is disposed between the output terminal on the positive electrode side of the output filter 2, more specifically, between the connection point of the interphase capacitor 22 and the first reactor 21a constituting the output filter 2 and the second capacitor pair 42.
  • the normal mode reactor 10 constitutes an LC filter together with the interphase capacitor 22 and the second capacitor pair 42.
  • the fourth common mode choke coil 34 is provided on the input side of the system transformer 7 and at the subsequent stage of the second capacitor pair 42, and suppresses the common mode current flowing to the system transformer 7.
  • the first capacitor pair 41 is configured by connecting a capacitor 41a and a capacitor 41b in series.
  • the first capacitor pair 41 is provided between the third common mode choke coil 33 and the second common mode choke coil 32, and the output terminal (point a) on the positive side of the third common mode choke coil 33 and the output on the negative side. It is arranged between the terminals (point b).
  • a DC line positive voltage appears at point a.
  • a DC line negative voltage appears at point b.
  • a DC line neutral point c is formed at the connection point between the capacitor 41a and the capacitor 41b.
  • the DC line neutral point c is connected to the AC output neutral point f of the second capacitor pair 42 via the second resistor 13 by the neutral point connection line g.
  • the second capacitor pair 42 is configured by connecting a capacitor 42a and a capacitor 42b in series.
  • the second capacitor pair 42 is disposed between the positive input terminal (point d) and the negative input terminal (point e) of the fourth common mode choke coil 34.
  • a sine wave AC voltage appears between points d and e.
  • An AC output neutral point f is formed at the connection point between the capacitor 42a and the capacitor 42b. As described above, the AC output neutral point f is connected to the DC line neutral point c via the second resistor 13 by the neutral point connection line g.
  • the j point in the middle of the neutral point connection line g is grounded via a series circuit composed of the grounding capacitor 11 and the first resistor 12.
  • a second resistor 13 is inserted between the point j of the neutral point connection line g and the AC output neutral point f.
  • the neutral point connection line g serves as a bypass for common mode current (leakage current).
  • the capacitor 14 is provided between the output terminals of the fourth common mode choke coil 34 and constitutes a normal mode LC filter together with the normal mode reactance component of the fourth common mode choke coil 34.
  • the system transformer 7 transforms the sine wave AC voltage output from the system interconnection inverter via the fourth common mode choke coil 34, and outputs it from the power system end h for connection to the power system.
  • the neutral point of the system transformer 7 is connected to the ground by a neutral point ground line i.
  • a “bypass path” in which a leakage current flows through the line of the output of the inverter 1 ⁇ the second capacitor pair 42 ⁇ the neutral point connection line g ⁇ the first capacitor pair 41 ⁇ the input of the inverter 1 is also formed.
  • the impedance of the bypass path is sufficiently smaller than the impedance of the leak current path at the main frequency of the leak current (equal to the switching frequency of the inverter 1).
  • the combined impedance of the first common mode choke coil 31 and the second common mode choke coil 32 is larger than the impedance of the leakage current path and the bypass path.
  • the leakage current flows through the low-impedance bypass path, and the magnitude thereof is suppressed by the first common mode choke coil 31 and the second common mode choke coil 32.
  • the leakage current that flows out of the grid interconnection inverter is suppressed.
  • the fact that the leakage current is suppressed means that the common mode noise in the frequency band of the leakage current is suppressed.
  • the third common mode choke coil 33 suppresses high-frequency common mode noise on the power supply side
  • the fourth common mode choke coil 34 serves as the system. Suppresses high frequency common mode noise on the side.
  • the neutral point of the input / output line of the inverter 1 is connected to the ground which is a stable potential through the first capacitor pair 41 and the second capacitor pair 42, the neutral point connection line g, the ground capacitor 11 and the first resistor 12.
  • the first resistor 12 suppresses resonance through the ground path of the neutral point connection line g.
  • the resistance value of the second resistor 13 is set to be smaller than the impedance of the leakage current path passing through the ground, and the resonance through the neutral point connection line g is suppressed. Since the voltage applied to the third common mode choke coil 33 and the fourth common mode choke coil 34 is small, the size of these components can be small. If noise on the power supply side or system side does not become a problem, the third common mode choke coil 33 or the fourth common mode choke coil 34 on the side that does not cause a problem can be omitted.
  • the LC filter constituted by the interphase capacitor 22, the normal mode reactor 10 and the second capacitor pair 42 has a relatively large capacitance between the interphase capacitor 22 and the second capacitor pair 42, so even if a small normal mode reactor 10 is added. Harmonic noise in normal mode can be effectively suppressed. Note that the normal mode reactor 10 can be omitted when the harmonics of the normal mode are not a problem.
  • the capacitor 14 forms an LC filter together with the normal mode reactance component of the fourth common mode choke coil 34.
  • an LC filter can be configured simply by adding the capacitor 14, and this LC filter suppresses high-frequency noise in the normal mode. Note that the capacitor 14 can be omitted if the harmonics in the normal mode are not a problem.
  • the first to fourth common mode choke coils 31, 32, 33, and 34 are arranged, and the AC output neutral point f on the output side of the inverter 1 is set. And the DC line neutral point c on the input side are connected to each other, and a high frequency component is guided to the ground by the grounding capacitor 11. With such a configuration, leakage current and noise can be prevented from flowing out of the grid interconnection inverter.
  • the three-phase grid interconnection inverter is configured by changing the grid interconnection inverter according to the first embodiment described above as follows.
  • the single-phase inverter 1 is replaced with a three-phase inverter 1.
  • the first common mode choke coil 31 and the fourth common mode choke coil 34 are replaced with a three-phase common mode choke coil.
  • the first reactor 21 (21a, 21b) of the output filter 2 is replaced with the first reactor 21 (21u, 21v, 21w) inserted in each phase.
  • the interphase capacitor 22 is replaced with three interphase capacitors 22 (22a, 22b, 22c) that connect the three phases.
  • the normal mode reactor 10 is replaced with a normal mode reactor 10 (10u, 10v, 10w) inserted in each phase.
  • the capacitor 14 is replaced with three capacitors 14 (14a, 14b, 14c) that connect the phases.
  • the second capacitor pair 42 (42a, 42b) is configured to be replaced with three second capacitors 42 (42u, 42v, 42w) to form a neutral point of each phase.
  • the grid interconnection inverter according to the first embodiment can be modified as follows. That is, the first resistor 12 and the second resistor 13 shown in FIG. 1 can be removed, and the bypass path can be configured by only the ground capacitor 11.
  • the grounding capacitor 11 has a role of guiding high-frequency noise to the ground. However, if resonance does not occur through the neutral point connection line g and the grounding capacitor 11 or does not matter, the first resistor 12 for suppressing resonance is removed. be able to. Even in such a configuration, it is possible to suppress high-frequency noise and leakage current flowing out of the grid-connected inverter.
  • the second resistor 13 inserted in the neutral point connection line g is for suppressing resonance passing through the bypass, but can be removed if resonance does not occur or does not cause a problem. Further, the second resistor 13 is provided between the j point of the neutral point connection line g and the AC output neutral point f, but the j point of the neutral point connection line g and the DC line neutral point c. It can also be provided in between.
  • the first capacitor pair 41 of the grid interconnection inverter according to the first embodiment is replaced with a single first capacitor 41 c, and the second capacitor pair 42. Is replaced by one second capacitor 42c.
  • a capacitor 43a is inserted in the path leading to.
  • a capacitor 43 b is inserted in a path from the connection point (point e) between the negative output terminal of the output filter 2 and the negative input terminal of the fourth common mode choke coil 34 to the second resistor 13.
  • the DC line neutral point c formed on the input side of the inverter 1 and the AC output neutral point f formed on the output side are connected via the second resistor 13.
  • a bypass path for leakage current is formed.
  • the capacitor 43a and the capacitor 43b are inserted in the middle of the neutral point connection line g that connects the point b and the point e via the second resistor 13 and bypassed.
  • a path is formed.
  • the point j on the neutral point connection line g is grounded through the grounding capacitor 11 and the first resistor 12 in order.
  • the grid interconnection inverter according to the second embodiment like the grid interconnection inverter according to the first embodiment, most of the leakage current flows through a bypass having a low impedance.
  • the magnitude of the leakage current flowing through the bypass path is suppressed by the second common mode choke coil 32 and the first common mode choke coil 31.
  • the leakage current that flows out of the grid interconnection inverter is suppressed.
  • the outflow of high frequency noise to the outside is suppressed by the action of the third common mode choke coil 33 and the fourth common mode choke coil 34 and the grounding capacitor 11 in the bypass path.
  • the capacitor 43a and the capacitor 43b are interposed in the middle of the neutral point connection line g that connects the point e and the point b through the second resistor 13, and is bypassed.
  • a road was formed.
  • the point d the connection point between the normal mode reactor 10 and the positive input terminal of the fourth common mode choke coil 34
  • a bypass path may be formed by interposing a capacitor 43a and a capacitor 43b between the points a connected.
  • a DC line neutral point c is formed by the first capacitor pair 41 on the input side of the inverter 1, and the DC line neutral point c and the grounding capacitor 11 of the bypass path are formed. It is also possible to form a bypass path by connecting j points connected to each other and connecting j point and d point or e point on the output side of the output filter 2 with a capacitor 43b interposed therebetween. In this case, one second capacitor 42c may be used instead of the second capacitor pair 42.
  • an AC output neutral point f is formed on the output side of the inverter 1, and one capacitor 41 c is used on the input side of the inverter 1 instead of the first capacitor pair 41, and the AC output neutral point f and the bypass path are used.
  • the point j to which the grounding capacitor 11 is connected is connected, and the point j and point a or b on the input side of the inverter 1 are connected via a capacitor 43a to form a bypass path.
  • the first resistor 12 can be removed if resonance through the ground capacitor 11 does not occur or does not matter, and the second resistor 13 is removed if resonance through the bypass does not occur or does not matter. can do.
  • first capacitor pair 41 and the second capacitor pair 42 are respectively a single first capacitor 41c and a second capacitor 42c, and the bypass path is not grounded, as shown in FIG. And the point e can be modified to be connected by only one capacitor 43. In this configuration, the same effect as that obtained when the first capacitor pair 41 and the second capacitor pair 42 are used can be obtained. Note that the second resistor 13 can be removed if resonance through the bypass does not occur or does not matter.
  • the grid interconnection inverter according to the second embodiment can be modified into a three-phase grid interconnection inverter.
  • the single-phase inverter 1 is replaced with a three-phase inverter 1.
  • the first common mode choke coil 31 and the fourth common mode choke coil 34 are replaced with a three-phase common mode choke coil.
  • the first reactor 21 (21a, 21b) of the output filter 2 is replaced with the first reactor (21u, 21v, 21w) inserted in each phase.
  • the interphase capacitor 22 is replaced with three interphase capacitors 22 (22a, 22b, 22c) that connect the phases.
  • the normal mode reactor 10 is replaced with a normal mode reactor 10 (10u, 10v, 10w) inserted in each of the three phases.
  • the capacitor 14 is replaced with three capacitors 14 (14a, 14b, 14c) that connect the phases.
  • the capacitor 42c connects the phases with three capacitors 42 (42u, 42v, 42w), and one end of the bypass path is connected to one of the phases.
  • the first reactor 21 (21a, 21b) is removed from the output filter 2 of the grid interconnection inverter according to the first embodiment, and only the interphase capacitor 22 is provided. It is left and configured.
  • the output filter 2 includes the first reactor 21 (21a, 21b) and the interphase capacitor 22, but the normal mode inductance component included in the first common mode choke coil 31 is used. Operates in the same manner as the first reactor 21 (21a, 21b) of the output filter 2. For this reason, in the grid interconnection inverter according to the third embodiment, the first reactor 21 (21a, 21b) of the output filter 2 is substituted with the normal mode inductance component of the first common mode choke coil 31.
  • the grid interconnection inverter according to the third embodiment similarly to the grid interconnection inverter according to the first embodiment described above, leakage current and high-frequency noise flowing out of the grid interconnection inverter are suppressed. Moreover, since the 1st reactor 21 (21a, 21b) for comprising the output filter 2 becomes unnecessary, an inexpensive and compact grid connection inverter can be provided.
  • the interphase capacitor 22 and the normal mode reactor 10 of the output filter 2 can be removed, and the role of the interphase capacitor 22 can be replaced with the capacitor 42a and the capacitor 42b that constitute the second capacitor pair 42.
  • the grid interconnection inverter according to the third embodiment can be modified into a three-phase grid interconnection inverter in the same manner as the grid interconnection inverter according to the first embodiment or the second embodiment.
  • the grid interconnection inverter according to the fourth embodiment removes the first reactor 21 (21a, 21b) from the output filter 2 of the grid interconnection inverter according to the first embodiment.
  • the reactor 81 is removed.
  • the booster circuit 8 includes a reactor 81, a switching element 82, and a diode 83.
  • the normal mode inductance component included in the second common mode choke coil 32 functions in the same manner as the reactor 81 of the booster circuit 8.
  • the reactor 81 of the booster circuit 8 is substituted with the normal mode inductance component of the second common mode choke coil 32.
  • the first reactor 21 (21a, 21b) of the output filter 2 is substituted with the normal mode inductance component of the first common mode choke coil 31.
  • the grid interconnection inverter according to the fourth embodiment like the grid interconnection inverter according to the first embodiment described above, leakage current and high-frequency noise flowing out of the grid interconnection inverter are suppressed. Further, since the reactor 81 for configuring the booster circuit 8 is not required, a cheaper and more compact grid-connected inverter than the grid-connected inverter according to the first embodiment can be provided. In addition, the grid interconnection inverter according to the fourth embodiment can be modified into a three-phase grid interconnection inverter similarly to the grid interconnection inverter according to the first to third embodiments.
  • FIG. 8 is a block diagram partially showing the configuration of the grid interconnection inverter according to the fifth embodiment.
  • the solar cell 5, the stray capacitance 6, and the second common of the grid interconnection inverter according to the above-described embodiment 1-4 are illustrated. Only the mode choke coil 32, the booster circuit 8, the DC line capacitor 9, and the inverter 1 are extracted and shown.
  • the booster circuit 8 and the inverter 1 are provided with switching elements such as FETs, and perform power conversion by ON / OFF of these switching elements. At this time, fluctuations in the common mode voltage are generated.
  • the switching element 82 is associated with the ON / OFF operation by the gate control signal Gc of the switching element 82.
  • the neutral point potential appearing at the output terminal (k1 terminal) of the signal changes at levels of 0 and ⁇ E / 2.
  • the single-phase inverter 1 has an H-bridge configuration with switching elements and is controlled by three-level PWM.
  • the gate control signal Gx is a signal obtained by inverting the gate control signal Gu.
  • the gate control signal Gy is a signal obtained by inverting the gate control signal Gv.
  • the neutral point potential of the output terminal mn of the inverter 1 is the switching element by the gate control signals Gu, Gv, Gx and Gy. With switching, it changes at levels of -E / 2, 0 and E / 2.
  • the grid interconnection inverter according to the fifth embodiment suppresses the fluctuation of the neutral voltage of the booster circuit 8 and the inverter 1 as described above.
  • the description of the booster circuit 8 and the control circuit that generates the gate control signals Gc, Gu, Gv, Gx, and Gy of the inverter 1 is omitted. These show the structure of the control circuit of the grid connection inverter which concerns on Example 5.
  • FIG. The control circuit generates the gate control signals Gc, Gu, Gv, Gx and Gy of the booster circuit 8 and the inverter 1 based on a carrier wave having a predetermined frequency.
  • the gate control signal Gc of the booster circuit 8 is generated by comparing the voltage value obtained by A / D converting the input voltage to the booster circuit 8 with the carrier wave, and is switched when the voltage value is smaller than the carrier wave level.
  • the element 82 is turned on. Thereby, the step-up rate of the step-up circuit 8 increases as the voltage value decreases.
  • the gate control signals Gu, Gv, Gx and Gy of the inverter 1 are generated by comparing the carrier wave and the sine wave, and a positive logic is output when the sine wave level is higher than the carrier wave level.
  • the inverter 1 is controlled by three-level PWM.
  • the fluctuation of the neutral potential generated by the booster circuit 8 and the inverter 1 has the same frequency although the amplitude of the fluctuation is different as shown in FIG.
  • the gate control signals Gc, Gu, Gv, Gx, and Gy are generated in the pattern shown in FIG. 9, if the phase delay due to the delay block that delays the carrier wave is 0 degree, as shown in FIG. The phase of the peak and valley of the fluctuation of the neutral point potential coincide, and the difference is partially offset. Since the pulse width of the neutral point potential of the inverter 1 changes in a sine wave cycle, it is not always canceled out.
  • the booster circuit 8 and the inverter 1 If the peaks of the fluctuating neutral point potential and the phase of the fluctuating neutral point potential are made to coincide using the same frequency carrier wave, fluctuations in the difference in neutral point potential can be suppressed as a whole, and leakage current and high frequency noise can be suppressed.
  • the control circuit for generating the gate control signal of the booster circuit 8 and the inverter 1 is different from the configuration shown in the block diagram of FIG. 10, and the phase of the generated gate control signal is generated by the control circuit shown in the block diagram of FIG. If the phase of the carrier wave of the inverter 1 or the booster circuit 8 is adjusted to match the phase of the peak and valley of the neutral point potential, the difference in neutral point potential as a whole is different. Fluctuations can be suppressed.
  • the control of the parts of the booster circuit 8 and the inverter 1 has been described, but the other parts can be applied to any configuration including the booster circuit 8 among the grid-connected inverters according to the first to fourth embodiments. .
  • the grid interconnection inverter which concerns on Example 6 is a single phase photovoltaic power generation grid interconnection inverter, as shown in FIG.
  • the photovoltaic power generation system interconnection inverter includes an inverter 1, an output filter 2, a damping resistor 23, a capacitor 24, a transformer 25, a common mode choke coil 3, a first capacitor pair 41, a second capacitor pair 42, and a sun.
  • a battery 5, a system transformer 7, and a DC line capacitor 9 are provided.
  • the stray capacitance 6 existing between the solar cell 5 and the ground is the capacitors 6a and 6b
  • the common mode inductance of the common mode choke coil 3 is 36
  • the interwinding capacitance of the common mode choke coil 3 is 37 ( 37a, 37b).
  • Solar cell 5 as a DC power source generates a DC voltage and supplies power to inverter 1 via first capacitor pair 41, common mode choke coil 3, and DC line capacitor 9.
  • the DC power source used in the grid-connected inverter according to each embodiment is not limited to a solar cell, and a fuel cell or other device that generates a DC voltage can be used.
  • the common mode choke coil 3 is provided on the output side of the first capacitor pair 41 and before the inverter 1.
  • the common mode choke coil 3 suppresses a common mode current that flows due to a common mode voltage generated due to switching of a switching element included in the inverter 1.
  • the inverter 1 is composed of a bridge circuit made of semiconductor elements such as FETs or IGBTs.
  • the inverter 1 is driven by a three-level PWM control method and has an amplitude that changes the DC voltage supplied from the solar cell 5 from +1 to 0 or from 0 to ⁇ 1, for example, as shown in FIG. , Converted into a PWM voltage waveform having a pulse waveform whose pulse width changes in a sine wave shape, and then output.
  • the output filter 2 includes an interphase capacitor connected between the first reactor 21 (21a, 21b) whose input terminal is connected to each output terminal of the inverter 1 and each output terminal of the first reactor 21 (21a, 21b). 22 (corresponding to the third capacitor).
  • the output filter 2 converts the PWM wave output from the inverter 1 into a sine wave voltage waveform as indicated by a broken line in FIG.
  • the first capacitor pair 41 is configured by connecting a capacitor 41a and a capacitor 41b in series.
  • the first capacitor pair 41 is disposed between the solar cell 5 and the common mode choke coil 3 between the positive output terminal (point a) and the negative output terminal (point b) of the common mode choke coil 3. Is done.
  • a DC line positive voltage appears at point a
  • a DC line negative voltage appears at point b.
  • a DC line neutral point c is formed at the connection point between the capacitor 41a and the capacitor 41b.
  • the DC line neutral point c is connected to the AC output neutral point f of the second capacitor pair 42 by a neutral point connection line g.
  • the second capacitor pair 42 is configured by connecting a capacitor 42a and a capacitor 42b in series.
  • the second capacitor pair 42 is disposed between the output terminals (points d and e) of the output filter 2.
  • a sine wave AC voltage AC output voltage
  • An AC output neutral point f is formed at the connection point between the capacitor 42a and the capacitor 42b.
  • the AC output neutral point f is connected to the DC line neutral point c by the neutral point connection line g.
  • the neutral point connection line g serves as a bypass for common mode current (leakage current).
  • the system transformer 7 transforms the sine wave AC voltage output from the grid interconnection inverter and outputs it from the power system end h for connection to the power system.
  • the neutral point of the system transformer 7 is connected to the ground by a neutral point ground line i.
  • a damping resistor 23 (23a, 23b, corresponding to the first resistor) for suppressing resonance and a capacitor 24 (24a, 24b, corresponding to the fourth capacitor) are connected in series, and the first reactor 21 (21a, 21b) of the output filter 2 is connected. ) In parallel.
  • the series connection path of the damping resistor 23 and the capacitor 24 is coupled by a transformer 25 having a turns ratio of 1: 1.
  • the transformer 25 shows an inductance for the normal mode and has a high impedance, and for the common mode, the transformer 25 has a winding method in which the magnetic flux cancels out and does not show the inductance. That is, the winding direction of the primary winding of the transformer 25 and the winding direction of the secondary winding are opposite, that is, the primary winding and the secondary winding are wound in opposite phases.
  • the “leakage” causes the high-frequency common mode current to flow through the path of the neutral point ground line i ⁇ the ground ⁇ the stray capacitance 6 of the solar battery 5 in the system transformer 7.
  • a “current (noise) path” is formed.
  • a “bypass path” is also formed in which a high-frequency common mode current flows through a line such as the output of the inverter 1 ⁇ the second capacitor pair 42 ⁇ the neutral point connection line g ⁇ the first capacitor pair 41 ⁇ the input of the inverter 1.
  • the impedance of the high-frequency common mode current bypass path is sufficiently smaller than the leakage current path at the main frequency of the high-frequency leakage current (equal to the switching frequency of the inverter 1).
  • the impedance of the common mode choke coil 3 is larger than the impedance of the leakage current path and the bypass path.
  • the transformer 25 has a high impedance for the normal mode and a low impedance for the common mode. For this reason, most of the current flowing through the damping resistor 23 is only the common mode component, and the damping resistor 23 can act only on the common mode. Since the normal mode current hardly flows to the damping resistor 23, it is possible to suppress useless loss that occurs in the damping resistor 23.
  • the common mode choke coil 3 is arranged on the input side of the inverter 1. However, the common mode choke coil 3 may be arranged on the output side of the inverter 1. A plurality of both may be arranged. Further, when the winding resistance of the transformer 25 sufficiently acts as an attenuation component that suppresses resonance, the damping resistor 23 can be removed.
  • the output filter 2 is configured as shown in FIG. 14A, but as shown in FIG. 14B, the primary winding and the secondary winding are magnetically connected.
  • a combined reactor 26 may be used. In the common mode, the reactor 26 cancels out the magnetic flux and does not show the inductance, and in the normal mode, the magnetic flux is combined and shows the inductance. In this case, the common mode inductance of the reactor 26 does not exist, but as shown in FIG. 14C, the reactor 26 has leakage inductances 27a and 27b. For this reason, the leakage inductances 27 a and 27 b cause resonance with the interwinding capacitance 37 of the common mode choke coil 3.
  • the damping resistor 23, the capacitor 24, and the transformer 25 of the sixth embodiment also act on this resonance, and can suppress the resonance while minimizing the loss.
  • the grid interconnection inverter according to the sixth embodiment is applied to a single-phase grid interconnection inverter is shown, it can also be applied to a three-phase grid interconnection inverter.
  • the three-phase grid interconnection inverter is configured by changing the grid interconnection inverter according to the sixth embodiment described above as follows.
  • the single-phase inverter 1 is replaced with a three-phase inverter.
  • the first reactor 21 (21a, 21b) of the output filter 2 is replaced with the first reactor 21 (21u, 21v, 21w) inserted in each phase.
  • the interphase capacitor 22 is replaced with three interphase capacitors 22 (22a, 22b, 22c) that connect the phases.
  • the second capacitor pair 42 (42a, 42b) is configured to be replaced with three second capacitors 42 (42u, 42v, 42w) to form a neutral point of each phase.
  • the damping resistors 23a, 23b and the capacitors 24a, 24b are replaced with the damping resistors 23u, 23v, 23w and the capacitors 24u, 24v, 24w connected in parallel to the first reactors 21u, 21v, 21w of the respective phases.
  • the transformer 25 is replaced with transformers 25u, 25v, and 25w connected so that the magnetic flux cancels out the common mode and the impedance is lowered.
  • One end of the primary side of the transformer 25u is connected to the reactor 21u.
  • the other end of the primary side of the transformer 25u is connected to the damping resistor 23u via the secondary side of the transformer 25w.
  • One end of the primary side of the transformer 25v is connected to the reactor 21v.
  • the other end of the primary side of the transformer 25v is connected to the damping resistor 23v via the secondary side of the transformer 25u.
  • One end of the primary side of the transformer 25w is connected to the reactor 21w.
  • the other end of the primary side of the transformer 25w is connected to the damping resistor 23w via the secondary side of the transformer 25v.
  • the booster circuit is not shown in the circuit, but the actual solar power grid-connected inverter often includes the booster circuit.
  • the booster circuit is arranged on the input side of the DC line capacitor 9 in the sixth or seventh embodiment.
  • the leakage inductance of the common mode choke coil 3 can be used as a reactor of the booster circuit.
  • the booster circuit boosts the output voltage of the solar cell 5 and sends it to the inverter 1 via the DC line capacitor 9.
  • the grid interconnection inverter according to the sixth embodiment can suppress the resonance while minimizing the loss even in the grid interconnection inverter including the booster circuit.
  • the grid interconnection inverter according to the seventh embodiment removes the capacitor 24 and the transformer 25 of the grid interconnection inverter according to the sixth embodiment, and connects only the damping resistor 23 in parallel to the first reactor 21. Configured.
  • damping resistor 23 shown in the seventh embodiment may be connected to the first reactor 21 in parallel. Thereby, it is possible to suppress the resonance generated between the interwinding capacitance 37 of the common mode choke coil 3 and the first reactor 21 of the output filter 2 while suppressing the number of parts.
  • the common mode choke coil 3 may be disposed on the output side of the inverter 1 as in the grid-connected inverter according to the sixth embodiment. May be arranged on both the output side and the output side. Further, instead of the first reactor 21 of the output filter 2, a reactor 26 shown in FIG. 14B may be used. Also, the grid interconnection inverter according to the seventh embodiment can be modified into a three-phase grid interconnection inverter, and can be further modified into a grid interconnection inverter including a booster circuit.
  • the grid interconnection inverter according to the eighth embodiment removes the transformer 25 of the grid interconnection inverter according to the sixth embodiment and parallels the damping resistor 23, the capacitor 24, and the series circuit to the first reactor 21. Connected to and configured.
  • damping resistor 23 and the capacitor 24 shown in the eighth embodiment may be connected to the first reactor 21 in parallel. Thereby, it is possible to suppress the resonance generated between the interwinding capacitance 37 of the common mode choke coil 3 and the first reactor 21 of the output filter 2 while suppressing the number of parts.
  • the common-mode choke coil 3 according to the eighth embodiment may be disposed on the output side of the inverter 1. A plurality of them may be arranged on both the input side and the output side. Further, instead of the first reactor 21 of the output filter 2, a reactor 26 shown in FIG. 14B may be used. Further, the grid interconnection inverter according to the eighth embodiment can be modified into a three-phase grid interconnection inverter, and can be further modified into a grid interconnection inverter including a booster circuit.
  • the grid interconnection inverter according to the ninth embodiment includes a series circuit of a damping resistor 23 and a capacitor 24 of the grid interconnection inverter according to the eighth embodiment, instead of the first reactor 21 and the common mode choke coil.
  • the three phases are connected in parallel.
  • Resonance occurs between the interwinding capacitance 37 of the common mode choke coil 3 and the first reactor 21 of the output filter 2. For this reason, even if the damping resistor 23 is connected in parallel to each phase of the common mode choke coil 3, it is generated between the interwinding capacitance 37 of the common mode choke coil 3 and the first reactor 21 of the output filter 2. Resonance can be suppressed.
  • FIG. 18 shows an example in which a series circuit of a damping resistor 23 and a capacitor 24 is connected in parallel to each phase of the common mode choke coil 3.
  • a transformer 25 is added to the series circuit of the damping resistor 23 and the capacitor 24 so that only the common mode current flows through the damping resistor 23. May be.
  • the damping resistor 23 can be removed.
  • damping resistor 23 may be connected in parallel to each phase of the common mode choke coil 3.
  • the common mode choke coil 3 may be arranged on the output side of the inverter 1 as in the grid-connected inverter according to the first to third embodiments. A plurality may be arranged on both the output side and the output side. Further, instead of the first reactor 21 of the output filter 2, a reactor 26 shown in FIG. 14B may be used. Further, the grid interconnection inverter according to the ninth embodiment can also be modified into a three-phase grid interconnection inverter, and further can be transformed into a grid interconnection inverter including a booster circuit.
  • the grid interconnection inverter according to the tenth embodiment removes the damping resistor 23 from the grid interconnection inverter according to the seventh embodiment, and the damping resistor 13 (in series in the neutral connection line g). Connected to the second resistor).
  • damping resistor 13 is connected in series with each capacitor of the first capacitor pair 41 or the second capacitor pair 42 or both capacitor pairs, it is equivalent to providing the damping resistor 13 in the neutral point connection line g. .
  • the common mode choke coil 3 may be arranged on the output side of the inverter 1 as in the grid-connected inverters according to the sixth to ninth embodiments. May be arranged on both the output side and the output side.
  • a reactor 26 shown in FIG. 14B may be used instead of the first reactor 21 of the output filter 2, a reactor 26 shown in FIG. 14B may be used.
  • the grid interconnection inverter according to the tenth embodiment can also be modified into a three-phase grid interconnection inverter, and further can be modified into a grid interconnection inverter including a booster circuit.
  • the grid connection inverter which concerns on Example 11 is comprised by connecting the 2nd reactor 15 in parallel with respect to the damping resistance 13 of the grid connection inverter which concerns on Example 10, as shown in FIG.
  • the damping resistor 13 When the damping resistor 13 is provided in the neutral point connection line g, the damping resistor 13 acts as a resonance attenuation component, but the impedance of the neutral point connection line g increases. For this reason, the effect
  • the second reactor 15 when the second reactor 15 is connected in parallel to the damping resistor 13 provided in the neutral point connection line g, the second reactor 15 exhibits a low impedance for a low frequency and is high for a high frequency. Has impedance. For this reason, the magnitude
  • the main frequency of the high-frequency common mode current passing through the neutral point connection line g is the switching frequency of the inverter 1.
  • this switching frequency is lower than the frequency of the resonance generated between the interwinding capacitance 37 of the common mode choke coil 3 and the first reactor 21 of the output filter 2, the neutral point connection line at the switching frequency.
  • Most of the common mode current passing through g flows through the second reactor 15 having a low impedance.
  • the impedance of the second reactor 15 is high, and the damping effect of the damping resistor 13 can be made to act on the resonance.
  • the configuration of the neutral point connection line g according to the tenth embodiment using the damping resistor 13 or the configuration according to the eleventh embodiment including the damping resistor 13 and the second reactor 15 should be combined with the configurations of the sixth to ninth embodiments. You can also.
  • the common mode choke coil 3 may be arranged on the output side of the inverter 1 as in the grid-connected inverters according to the sixth to tenth embodiments. May be arranged on both the output side and the output side.
  • a reactor 26 shown in FIG. 14B may be used instead of the first reactor 21 of the output filter 2, a reactor 26 shown in FIG. 14B may be used.
  • the grid interconnection inverter according to the eleventh embodiment can also be modified into a three-phase grid interconnection inverter, and further can be modified into a grid interconnection inverter including a booster circuit.

Abstract

　実施形態に係る系統連系インバータは、直流電源（５）から供給された直流電圧をパルス幅変調する単相又は三相のインバータ（１）と、インバータ（１）の入力側に中性点（ｃ）を形成するように接続された第１コンデンサ回路（４１）と、インバータ（１）の出力側に中性点（ｆ）を形成するように接続された第２コンデンサ回路（４２）と、第１コンデンサ回路（４１）の中性点（ｃ）と第２コンデンサ回路（４２）の中性点（ｆ）とを接続することにより形成されたコモンモード電流のバイパス路（ｇ）と、バイパス路（ｇ）とアースとの間に設けられた接地コンデンサ（１１）と、第１コンデンサ回路（４１）とインバータ（１）との間またはインバータ（１）と第２コンデンサ回路（４２）との間の少なくとも一方にコモンモードチョークコイル（３１、３２）を備えるとともにインバータ（１）で発生したコモンモード電流を抑制する第１コモンモードチョークコイル部（３１、３２）と、インバータ（１）から出力されるパルス幅変調された電圧波形を正弦波状の単相または三相の交流電圧に変換する出力フィルタ（２）とを備える。

Description

系統連系インバータ
　実施形態は、直流電源から供給された直流電圧を交流電圧に変換して電気事業者の電力系統と連系させる系統連系インバータに関する。
　近年、太陽光発電システムや燃料電池などといった直流電源から供給された直流電圧を交流電圧に変換して電力系統に連系させる系統連系インバータでは、高周波スイッチング化が進んでおり、それに伴い、高調波漏れ電流や電磁ノイズ（ＥＭＩ：Electro-Magnetic Interference）が問題になっている。漏れ電流やＥＭＩはインバータの制御や他の機器に影響を与えたり、漏電遮断器を誤動作させたりする恐れがある。日本国内では、漏れ電流の許容量は電気用品安全法で規定されており、ＥＭＩはＶＣＣＩ（Voluntary Control Council for Information Technology Equipment：情報処理装置等電波障害自主規制協議会）などによって規制されているが、特にＥＭＩに関しては、近年、規制強化の動きが加速しつつある。
　太陽光発電システムにおいては、太陽電池パネルとアースに接続された太陽電池パネルのフレームとの間に浮遊容量が存在し、高周波のコモンモードノイズの経路となりうる。一般に、太陽電池パネルの表面にはガラス板から成る絶縁層が形成されており、このガラス板は大きな平面を有するため、雨で濡れると太陽電池パネルとフレーム間の浮遊容量が増大し、高周波コモンモード電流も増大する。高周波電圧の変動は、インバータが半導体素子のスイッチングにより直流電圧を交流電圧に変換する際に発生する。このため、インバータにおいては、漏れ電流や高周波ノイズは避けて通れない問題である。
　漏れ電流や高周波ノイズを抑制する一般的な方法としては、系統連系インバータと電力系統との間を絶縁トランスを用いて絶縁する方法、コモンモード電流を抑制するコモンモードチョークコイルを用いる方法、フィルタでコモンモード電流を入力側またはアースにバイパスさせる方法、インバータの制御方式を２レベルパルス幅変調（ＰＷＭ）として上下アームに逆極性の電圧を出力する方法、高周波コモンモード電流にとって低インピーダンスとなるバイパス路をインバータ内に構成して漏れ電流や高周波ノイズを外部に流出させない方法、またはこれらを組み合わせた方法などが知られている。
特開２００２－２１８６５６号公報 特許第３８０５９５３号公報 特開２０１０－１１９１８８号公報
電気学会・半導体電力変換システム調査専門委員会編、「パワーエレクトロニクス回路」、オーム社、２０００年１１月３０日、２０６頁
　しかしながら、従来の太陽光発電系統連系インバータでは以下のような問題があった。すなわち、漏れ電流がバイパスされるアース周辺への影響を考慮する必要がある。２レベルＰＷＭ制御方式で駆動されるインバータの出力は振幅が大きいので、出力フィルタを構成するリアクトルが大きくなる。２レベルＰＷＭ制御方式によるコモンモード電圧の抑制は三相インバータでは用いることができない。絶縁トランスを用いて太陽光発電系統連系インバータと電力系統との間を絶縁する方法では、漏れ電流を根本的に無くすことができるが、絶縁トランスによってシステムの効率が低下し、絶縁トランスの分だけコストも高くなる。インバータを３レベルＰＷＭ制御方式で駆動する方法では、ＰＷＭ制御の１周期における周波数は２レベルＰＷＭ制御方式の場合の２倍になり、電圧の振幅は半分になる。したがって、電流のリプルは４分の１になり、出力フィルタのリアクトルを小型化することができる。しかしながら、インバータを３レベルＰＷＭ制御方式で駆動すると、インバータがゼロ電圧を出力する時にコモンモード電圧が発生し、漏れ電流やノイズの原因になる。また、三相インバータの場合は、２レベルＰＷＭ制御を用いることはできないので、コモンモード電圧の発生は避けられない。
　本発明の課題は、漏れ電流と高周波ノイズを抑制できる安価で小型の系統連系インバータを提供することにある。
　上記課題を解決するために、実施形態に係る系統連系インバータは、直流電源から供給された直流電圧をパルス幅変調する単相又は三相のインバータと、インバータの入力側に中性点を形成するように接続された第１コンデンサ回路と、インバータの出力側に中性点を形成するように接続された第２コンデンサ回路と、第１コンデンサ回路の中性点と第２コンデンサ回路の中性点とを接続することにより形成されたコモンモード電流のバイパス路と、バイパス路とアースとの間に設けられた接地コンデンサと、第１コンデンサ回路とインバータとの間またはインバータと第２コンデンサ回路との間の少なくとも一方にコモンモードチョークコイルを備えるとともにインバータで発生したコモンモード電流を抑制する第１コモンモードチョークコイル部と、インバータから出力されるパルス幅変調された電圧波形を正弦波状の単相または三相の交流電圧に変換する出力フィルタとを備える。
図１は、実施例１に係る系統連系インバータの構成を示すブロック図である。 図２は、各実施例に係る系統連系インバータの構成要素であるインバータを３レベルＰＷＭ制御方式で駆動した場合に出力されるＰＷＭ波を示す図である。 図３は、実施例１に係る系統連系インバータを変形した三相の系統連系インバータの構成を示すブロック図である。 図４は、実施例２に係る系統連系インバータの構成を示すブロック図である。 図５は、実施例２に係る系統連系インバータの変形例の構成を示すブロック図である。 図６は、実施例３に係る系統連系インバータの構成を示すブロック図である。 図７は、実施例４に係る系統連系インバータの構成を示すブロック図である。 図８は、実施例５に係る系統連系インバータの構成を部分的に示すブロック図である。 図９は、実施例５に係る系統連系インバータの動作を示すタイミングチャートであって、図９（ａ）が昇圧回路、図９（ｂ）がインバータのタイミングチャートである。 図１０は、実施例５に係る系統連系インバータの制御回路の構成を示すブロック図である。 図１１は、実施例５に係る系統連系インバータの昇圧回路およびインバータで発生する中性点電位の変動を抑制する動作を示すタイミングチャートであって、図１０（ａ）は搬送波ディレイが０度のとき、図１０（ｂ）は搬送波ディレイが１８０度のときのタイミングチャートである。 図１２は、実施例６に係る系統連系インバータの構成を示すブロック図である。 図１３は、コモンモードチョークコイルとインバータと出力フィルタとコンデンサ対をコモンモードから見た等価回路である。 図１４は、出力フィルタの他の構成を示すブロック図である。 図１５は、三相の系統連系インバータとして太陽光発電系統連系インバータの構成を示すブロック図である。 図１６は、実施例７に係る系統連系インバータの構成を示すブロック図である。 図１７は、実施例８に係る系統連系インバータの構成を示すブロック図である。 図１８は、実施例９に係る系統連系インバータの構成を示すブロック図である。 図１９は、実施例１０に係る系統連系インバータの構成を示すブロック図である。 図２０は、実施例１１に係る系統連系インバータの構成を示すブロック図である。
　以下、実施形態の系統連系インバータを、図面を参照しながら詳細に説明する。
　実施例１に係る系統連系インバータは、図１に示すように、単相の系統連系インバータであり、太陽光発電系統連系インバータとして構成される。なお、以下の各実施例においては、図１を参照しながら説明する実施例１の系統連系インバータの構成要素と同一または相当する構成要素には、図１で使用した符号と同一の符号を付して説明する。
　実施例１に係る系統連系インバータは、インバータ１、出力フィルタ２、第１コモンモードチョークコイル３１、第２コモンモードチョークコイル３２、第３コモンモードチョークコイル３３、第４コモンモードチョークコイル３４、第１コンデンサ対４１、第２コンデンサ対４２、太陽電池５、系統トランス７、昇圧回路８、直流ラインコンデンサ９、ノーマルモードリアクトル１０、接地コンデンサ１１、第１抵抗１２、第２抵抗１３を備える。第１コモンモードチョークコイル３１と第２コモンモードチョークコイル３２が第１コモンモードチョークコイル部を構成する。第３コモンモードチョークコイル３３と第４コモンモードチョークコイル３４が第２コモンモードチョークコイル部を構成する。図１においては、太陽電池５とアースとの間に存在する浮遊容量６をコンデンサ６ａおよびコンデンサ６ｂとして示している。
　直流電源としての太陽電池５は、直流電圧を発生し、第３コモンモードチョークコイル３３、第１コンデンサ対４１、第２コモンモードチョークコイル３２、昇圧回路８および直流ラインコンデンサ９を経由してインバータ１に電力を供給する。なお、各実施例に係る系統連系インバータで用いられる直流電源としては、太陽電池に限らず、燃料電池、その他の直流電圧を発生する装置を使用することができる。
　第３コモンモードチョークコイル３３は、太陽電池５の出力側で、かつ、第１コンデンサ対４１の前段に設けられており、太陽電池５の浮遊容量６を流れるコモンモード電流を抑制する。
　第２コモンモードチョークコイル３２は、第１コンデンサ対４１の出力側で、かつ、昇圧回路８の前段に設けられる。第２コモンモードチョークコイル３２は、インバータ１に含まれるスイッチング素子のスイッチングに起因して発生するコモンモード電圧が原因で系統トランス７の中性点接地線ｉや太陽電池５の浮遊容量６を流れるコモンモード電流を抑制する。
　昇圧回路８は、リアクトル８１とスイッチング素子８２とダイオード８３とを備える。リアクトル８１の一端は第２コモンモードチョークコイル３２の正極側の出力端子に接続される。また、リアクトル８１の他端はダイオード８３のアノードに接続される。ダイオード８３のカソードは、インバータ１の正極側の入力端子に接続される。スイッチング素子８２は、例えば電界効果トランジスタ（ＦＥＴ）などから構成される。スイッチング素子８２のドレインはリアクトル８１とダイオード８３の接続点に接続される。スイッチング素子８２のソースは、第２コモンモードチョークコイル３２の負極側の出力端子とインバータ１の負極側の入力端子に接続される。昇圧回路８は、太陽電池５の出力電圧を昇圧し、直流ラインコンデンサ９を経由してインバータ１に送る。なお、太陽電池５の出力電圧を昇圧する必要が無い場合は、この昇圧回路８は除去することができる。
　インバータ１は、ＦＥＴまたはＩＧＢＴなどといった半導体素子によるブリッジ回路から構成されている。インバータ１は、３レベルＰＷＭ制御方式で駆動され、太陽電池５から昇圧回路８を介して供給される直流電圧をＰＷＭ電圧波形に変換し出力する。ＰＷＭ電圧波形は、例えば図２に示すような、＋１から０まで、または、０から－１まで変化する振幅を有し、パルス幅が正弦波状に変化するパルス波形を有する。インバータ１から出力されたＰＷＭ電圧波形は、第１コモンモードチョークコイル３１を経由して出力フィルタ２に送られる。
　第１コモンモードチョークコイル３１は、インバータ１の出力側で、かつ、第２コンデンサ対４２より前段に設けられる。第１コモンモードチョークコイル３１は、インバータ１のスイッチングに起因して発生するコモンモード電圧が原因で系統トランス７の中性点接地線ｉや太陽電池５の浮遊容量６を流れるコモンモード電流を抑制する。
　出力フィルタ２は、第１コモンモードチョークコイル３１の各出力端子に入力端が接続された第１リアクトル２１（２１ａ、２１ｂ）と、第１リアクトル２１（２１ａ、２１ｂ）の各出力端の間に接続された相間コンデンサ２２とから構成されている。出力フィルタ２は、インバータ１から第１コモンモードチョークコイル３１を介して送られてくるＰＷＭ波を、図２中に破線で示すような正弦波電圧波形に変換して出力する。
　ノーマルモードリアクトル１０は、出力フィルタ２の正極側の出力端子、より詳しくは出力フィルタ２を構成する相間コンデンサ２２と第１リアクトル２１ａの接続点と第２コンデンサ対４２との間に配置される。ノーマルモードリアクトル１０は、相間コンデンサ２２および第２コンデンサ対４２と共にＬＣフィルタを構成する。
　第４コモンモードチョークコイル３４は、系統トランス７の入力側で、かつ、第２コンデンサ対４２の後段に設けられており、系統トランス７へ流れるコモンモード電流を抑制する。
　第１コンデンサ対４１は、コンデンサ４１ａとコンデンサ４１ｂとが直列に接続されて構成される。第１コンデンサ対４１は、第３コモンモードチョークコイル３３と第２コモンモードチョークコイル３２の間で、かつ、第３コモンモードチョークコイル３３の正極側の出力端子（ａ点）と負極側の出力端子（ｂ点）との間に配置される。ａ点には、直流ライン正電圧が現れる。ｂ点には、直流ライン負電圧が現れる。コンデンサ４１ａとコンデンサ４１ｂとの接続点には、直流ライン中性点ｃが形成される。直流ライン中性点ｃは、中性点接続線ｇによって、第２抵抗１３を経由して第２コンデンサ対４２の交流出力中性点ｆに接続される。
　第２コンデンサ対４２は、コンデンサ４２ａとコンデンサ４２ｂとが直列に接続されて構成される。第２コンデンサ対４２は、第４コモンモードチョークコイル３４の正極側の入力端子（ｄ点）と負極側の入力端子（ｅ点）との間に配置される。ｄ点とｅ点との間には、正弦波交流電圧（交流出力電圧）が現れる。コンデンサ４２ａとコンデンサ４２ｂとの接続点には、交流出力中性点ｆが形成される。交流出力中性点ｆは、上述したように、中性点接続線ｇによって、第２抵抗１３を経由して直流ライン中性点ｃに接続される。
　中性点接続線ｇの途中のｊ点は、接地コンデンサ１１と第１抵抗１２からなる直列回路を介して接地されている。また、中性点接続線ｇのｊ点と交流出力中性点ｆとの間には、第２抵抗１３が挿入されている。中性点接続線ｇは、コモンモード電流（漏れ電流）のバイパス路となる。
　コンデンサ１４は、第４コモンモードチョークコイル３４の出力端子間に設けられ、第４コモンモードチョークコイル３４のノーマルモードリアクタンス成分と共にノーマルモードのＬＣフィルタを構成する。
　系統トランス７は、第４コモンモードチョークコイル３４を介して系統連系インバータから出力される正弦波交流電圧を変圧し、電力系統に接続するための電力系統端ｈから出力する。系統トランス７の中性点は、中性点接地線ｉによりアースに接続される。
　上記のように構成された実施例１に係る系統連系インバータでは、系統トランス７の中性点接地線ｉ→アース→太陽電池５の浮遊容量６、といった経路で漏れ電流が流れる「漏れ電流路」が形成される。また、インバータ１の出力→第２コンデンサ対４２→中性点接続線ｇ→第１コンデンサ対４１→インバータ１の入力、といった線路で漏れ電流が流れる「バイパス路」も形成される。バイパス路のインピーダンスは、漏れ電流の主たる周波数（インバータ１のスイッチング周波数に等しい）において、漏れ電流路のインピーダンスよりも十分に小さい。第１コモンモードチョークコイル３１と第２コモンモードチョークコイル３２とを合わせたインピーダンスは、漏れ電流路およびバイパス路のインピーダンスよりも大きい。
　したがって、漏れ電流のほとんどはインピーダンスの低いバイパス路を流れることになり、その大きさは第１コモンモードチョークコイル３１と第２コモンモードチョークコイル３２とによって抑制される。その結果、系統連系インバータの外へ流れ出る漏れ電流は抑制される。漏れ電流が抑制されるということは、漏れ電流の周波数帯のコモンモードノイズは抑制されることを意味する。
　また、上記のように構成された実施例１に係る系統連系インバータにおいては、第３コモンモードチョークコイル３３が電源側の高周波のコモンモードノイズを抑制し、第４コモンモードチョークコイル３４が系統側の高周波のコモンモードノイズを抑制する。また、インバータ１の入出力ラインの中性点は、第１コンデンサ対４１および第２コンデンサ対４２、中性点接続線ｇ、接地コンデンサ１１および第１抵抗１２を通して、安定電位であるアースに接続されている。このような構成により、系統連系インバータ外への高周波ノイズの流出は抑制される。第１抵抗１２は、中性点接続線ｇの接地路を通る共振を抑制する。第２抵抗１３の抵抗値はアースを通る漏れ電流路のインピーダンスよりも小さくなるように設定され、中性点接続線ｇを通る共振を抑制する。第３コモンモードチョークコイル３３および第４コモンモードチョークコイル３４に印加される電圧は小さいので、これらの部品サイズは小さく済む。なお、電源側または系統側のノイズが問題にならない場合は、問題にならない側の第３コモンモードチョークコイル３３または第４コモンモードチョークコイル３４を省略することができる。
　相間コンデンサ２２、ノーマルモードリアクトル１０および第２コンデンサ対４２により構成されるLＣフィルタは、相間コンデンサ２２および第２コンデンサ対４２の容量が比較的大きいため、小さなノーマルモードリアクトル１０の追加であってもノーマルモードの高調波ノイズを効果的に抑制できる。なお、ノーマルモードの高調波が問題にならない場合は、ノーマルモードリアクトル１０を省略することもできる。
　コンデンサ１４は、第４コモンモードチョークコイル３４のノーマルモードリアクタンス成分と共にＬＣフィルタを構成している。このように、コンデンサ１４を追加するだけでＬＣフィルタを構成することができ、このＬＣフィルタは、ノーマルモードの高周波ノイズを抑制する。なお、ノーマルモードの高調波が問題にならない場合は、コンデンサ１４を省略することもできる。
　以上説明したように、実施例１に係る系統連系インバータによれば、第１―４コモンモードチョークコイル３１、３２、３３、３４を配置し、インバータ１の出力側の交流出力中性点ｆと入力側の直流ライン中性点ｃを接続し、接地コンデンサ１１によって高周波成分を接地へ導くように構成する。このような構成により、漏れ電流およびノイズが系統連系インバータ外へ流出するのを抑制することができる。
　なお、上述した実施例１に係る系統連系インバータでは、単相の系統連系インバータに適用した例を示したが、三相の系統連系インバータにも適用することができる。三相の系統連系インバータは、図３に示すように、上述した実施例１に係る系統連系インバータが以下のように変更されて構成されている。単相用のインバータ１は、三相用のインバータ１に置き換えられる。第１コモンモードチョークコイル３１および第４コモンモードチョークコイル３４は、三相用のコモンモードチョークコイルに置き換えられる。出力フィルタ２の第１リアクトル２１（２１ａ、２１ｂ）は、各相に挿入された第１リアクトル２１（２１ｕ、２１ｖ、２１ｗ）に置き換えられる。相間コンデンサ２２は、三相の各相間を結ぶ３つの相間コンデンサ２２（２２ａ、２２ｂ、２２ｃ）に置き換えられる。ノーマルモードリアクトル１０は、各相に挿入されたノーマルモードリアクトル１０（１０ｕ、１０ｖ、１０ｗ）に置き換えられる。コンデンサ１４は、各相間を結ぶ３つのコンデンサ１４（１４ａ、１４ｂ、１４ｃ）に置き換えられる。第２コンデンサ対４２（４２ａ、４２ｂ）は、３つの第２コンデンサ４２（４２ｕ、４２ｖ、４２ｗ）に置き換えられて、各相の中性点を形成するように構成される。
　また、実施例１に係る系統連系インバータは、次のように変形することもできる。すなわち、図１に記載の第１抵抗１２および第２抵抗１３を除去して、バイパス路を接地コンデンサ１１のみから構成することもできる。
　接地コンデンサ１１は、高周波ノイズを接地に導く役割を有するが、中性点接続線ｇと接地コンデンサ１１を通る共振が発生しないか問題にならない場合は、共振抑制用の第１抵抗１２は除去することができる。このような構成においても、系統連系インバータの外へ流れ出る高周波ノイズと漏れ電流を抑制することができる。
　同様に、中性点接続線ｇに挿入された第２抵抗１３は、バイパス路を通る共振の抑制用であるが、共振が発生しないか問題にならない場合は除去することができる。また、第２抵抗１３は、中性点接続線ｇのｊ点と交流出力中性点ｆとの間に設けたが、中性点接続線ｇのｊ点と直流ライン中性点ｃとの間に設けることもできる。
　更に、高周波ノイズが問題にならない場合は、バイパス路の接地コンデンサ１１と第１抵抗１２の両方を除去し、バイパス路を接地しないように構成することもできる。この構成の場合も、上述した実施例１に係る系統連系インバータと同様の効果が得られる。
　実施例２に係る系統連系インバータでは、図４に示すように、実施例１に係る系統連系インバータの第１コンデンサ対４１が１個の第１コンデンサ４１ｃに置き換えられ、第２コンデンサ対４２が１個の第２コンデンサ４２ｃに置き換えられる。コンデンサ４１ｃと第３コモンモードチョークコイル３３の負極側の出力端子（第２コモンモードチョークコイル３２の負極側の入力端子）との接続点（ｂ点）から中性点接続線ｇ上のｊ点に至る経路には、コンデンサ４３ａが挿入される。出力フィルタ２の負極側の出力端子と第４コモンモードチョークコイル３４の負極側の入力端子との接続点（ｅ点）から第２抵抗１３に至る経路には、コンデンサ４３ｂが挿入される。
　上述した実施例１に係る系統連系インバータでは、インバータ１の入力側に形成された直流ライン中性点ｃと出力側に形成された交流出力中性点ｆとを第２抵抗１３を介して接続することにより、漏れ電流のバイパス路が形成されている。これに対し、実施例２に係る系統連系インバータでは、ｂ点とｅ点とを第２抵抗１３を介して接続する中性点接続線ｇの途中にコンデンサ４３ａおよびコンデンサ４３ｂを挿入してバイパス路が形成される。そして、中性点接続線ｇ上のｊ点は、接地コンデンサ１１と第１抵抗１２とを順次に介して接地される。
　実施例２に係る系統連系インバータによれば、実施例１に係る系統連系インバータと同様に、漏れ電流のほとんどはインピーダンスの低いバイパス路を流れる。バイパス路を流れる漏れ電流の大きさは、第２コモンモードチョークコイル３２および第１コモンモードチョークコイル３１によって抑制される。その結果、系統連系インバータの外へ流れ出る漏れ電流は抑制される。また、高周波ノイズは、第３コモンモードチョークコイル３３および第４コモンモードチョークコイル３４とバイパス路の接地コンデンサ１１の作用によって、外部への流出が抑制される。
　なお、上述した実施例２に係る系統連系インバータでは、ｅ点とｂ点とを第２抵抗１３を介して接続する中性点接続線ｇの途中にコンデンサ４３ａとコンデンサ４３ｂを介在させてバイパス路を形成した。これに対し、出力フィルタ２の出力側のｄ点（ノーマルモードリアクトル１０と第４コモンモードチョークコイル３４の正極側の入力端子との接続点）またはｅ点とインバータ１の正極側の入力端子に接続されるａ点との間にコンデンサ４３ａとコンデンサ４３ｂを介在させてバイパス路を形成するように構成することもできる。
　また、実施例１に係る系統連系インバータと同様に、インバータ１の入力側に第１コンデンサ対４１による直流ライン中性点ｃを形成し、直流ライン中性点ｃとバイパス路の接地コンデンサ１１が接続されたｊ点を接続し、ｊ点と出力フィルタ２の出力側のｄ点またはｅ点とをコンデンサ４３ｂを介在させて接続することによりバイパス路を形成するように構成することもできる。この場合、第２コンデンサ対４２の代わりに１個の第２コンデンサ４２ｃを用いるように構成することもできる。
　同様に、インバータ１の出力側に交流出力中性点ｆを形成し、インバータ１の入力側は第１コンデンサ対４１の代わりに１個のコンデンサ４１ｃを用い、交流出力中性点ｆとバイパス路の接地コンデンサ１１が接続されたｊ点を接続し、ｊ点とインバータ１の入力側のａ点またはｂ点とを、コンデンサ４３ａを介在させて接続することによりバイパス路を形成するように構成することもできる。なお、接地コンデンサ１１を通る共振が発生しないか問題にならない場合は第１抵抗１２は除去することができ、また、バイパス路を通る共振が発生しないか問題にならない場合は第２抵抗１３を除去することができる。
　また、第１コンデンサ対４１および第２コンデンサ対４２をそれぞれ１個の第１コンデンサ４１ｃおよび第２コンデンサ４２ｃとした場合で、かつバイパス路を接地しない場合は、図５に示すように、ｂ点とｅ点を１個のコンデンサ４３のみで接続するように変形できる。この構成の場合も、第１コンデンサ対４１と第２コンデンサ対４２を用いる場合と同様の効果が得られる。なお、バイパス路を通る共振が発生しないか問題にならない場合は、第２抵抗１３を除去することができる。
　更に、実施例２に係る系統連系インバータも、三相の系統連系インバータに変形することができる。この場合、単相用のインバータ１は、三相用のインバータ１に置き換えられる。第１コモンモードチョークコイル３１および第４コモンモードチョークコイル３４は、三相用のコモンモードチョークコイルに置き換えられる。出力フィルタ２の第１リアクトル２１（２１ａ、２１ｂ）は、各相に挿入された第１リアクトル（２１ｕ、２１ｖ、２１ｗ）に置き換えられる。相間コンデンサ２２は、各相間を結ぶ３つの相間コンデンサ２２（２２ａ、２２ｂ、２２ｃ）に置き換えられる。ノーマルモードリアクトル１０は、三相の各相に挿入されたノーマルモードリアクトル１０（１０ｕ、１０ｖ、１０ｗ）に置き換えられる。コンデンサ１４は、各相間を結ぶ３つのコンデンサ１４（１４ａ、１４ｂ、１４ｃ）に置き換えられる。コンデンサ４２ｃは、３つのコンデンサ４２（４２ｕ、４２ｖ、４２ｗ）で各相間を接続し、そのうちの一相にバイパス路の片端が接続される。
　実施例３に係る系統連系インバータは、図６に示すように、実施例１に係る系統連系インバータの出力フィルタ２から第１リアクトル２１（２１ａ、２１ｂ）が除去され、相間コンデンサ２２のみが残されて構成される。
　実施例１に係る系統連系インバータでは、出力フィルタ２が第１リアクトル２１（２１ａ、２１ｂ）と相間コンデンサ２２とから構成されているが、第１コモンモードチョークコイル３１に含まれるノーマルモードインダクタンス成分は出力フィルタ２の第１リアクトル２１（２１ａ、２１ｂ）と同様の働きをする。このため、実施例３に係る系統連系インバータでは、出力フィルタ２の第１リアクトル２１（２１ａ、２１ｂ）を、第１コモンモードチョークコイル３１のノーマルモードインダクタンス成分で代用させている。
　実施例３に係る系統連系インバータによれば、上述した実施例１に係る系統連系インバータと同様に、系統連系インバータの外へ流れ出る漏れ電流と高周波ノイズは抑制される。また、出力フィルタ２を構成するための第１リアクトル２１（２１ａ、２１ｂ）が不要になるので、安価かつコンパクトな系統連系インバータを提供できる。
　なお、出力フィルタ２の相間コンデンサ２２とノーマルモードリアクトル１０を除去し、相間コンデンサ２２の役割を、第２コンデンサ対４２を構成するコンデンサ４２ａおよびコンデンサ４２ｂで代用させるように構成することもできる。また、実施例３に係る系統連系インバータも、実施例１または実施例２に係る系統連系インバータと同様に、三相の系統連系インバータに変形することができる。
　実施例４に係る系統連系インバータは、図７に示すように、実施例１に係る系統連系インバータの出力フィルタ２から第１リアクトル２１（２１ａ、２１ｂ）を除去するとともに、昇圧回路８からリアクトル８１を除去して構成される。
　実施例１に係る系統連系インバータでは、昇圧回路８はリアクトル８１、スイッチング素子８２およびダイオード８３から構成されている。しかし、第２コモンモードチョークコイル３２に含まれるノーマルモードインダクタンス成分は、昇圧回路８のリアクトル８１と同様の働きをする。このため、実施例４に係る系統連系インバータでは、昇圧回路８のリアクトル８１を、第２コモンモードチョークコイル３２のノーマルモードインダクタンス成分で代用させている。また、実施例３と同様、出力フィルタ２の第１リアクトル２１（２１ａ、２１ｂ）を第１コモンモードチョークコイル３１のノーマルモードインダクタンス成分で代用させている。
　実施例４に係る系統連系インバータによれば、上述した実施例１に係る系統連系インバータと同様に、系統連系インバータの外へ流れ出る漏れ電流と高周波ノイズは抑制される。また、昇圧回路８を構成するためのリアクトル８１が不要になるので、実施例１に係る系統連系インバータよりも安価かつコンパクトな系統連系インバータを提供できる。また、実施例４に係る系統連系インバータも、実施例１～実施例３に係る系統連系インバータと同様に、三相の系統連系インバータに変形することができる。
　図８は、実施例５に係る系統連系インバータの構成を部分的に示すブロック図であり、上述した実施例１－４に係る系統連系インバータの太陽電池５、浮遊容量６、第２コモンモードチョークコイル３２、昇圧回路８、直流ラインコンデンサ９およびインバータ１のみを抜き出して示している。
　昇圧回路８およびインバータ１は、ＦＥＴなどのスイッチング素子を備え、これらスイッチング素子のＯＮ／ＯＦＦにより電力の変換を行うが、その際に、コモンモード電圧の変動を発生させる。昇圧回路８においては、図９（ａ）のタイミングチャートに示すように、太陽電池５の電圧がＥであるとすると、スイッチング素子８２のゲート制御信号ＧｃによるＯＮ／ＯＦＦ動作に伴い、スイッチング素子８２の出力端（ｋｌ端）に出現する中性点電位は、０と－Ｅ／２のレベルで変化する。
　単相のインバータ１は、スイッチング素子によるＨブリッジ構成を有し、３レベルＰＷＭで制御される。ここで、ゲート制御信号Ｇｘは、ゲート制御信号Ｇｕを反転した信号である。また、ゲート制御信号Ｇｙは、ゲート制御信号Ｇｖを反転した信号である。図９（ｂ）のタイミングチャートに示すように、昇圧回路８が動作していない時、インバータ１の出力端ｍｎの中性点電位は、ゲート制御信号Ｇｕ、Ｇｖ、ＧｘおよびＧｙによるスイッチング素子のスイッチングに伴い、－Ｅ／２、０およびＥ／２のレベルで変化する。
　昇圧回路８とインバータ１のスイッチングによる中性点電位の変動は、アースに流れる漏れ電流や高周波ノイズの原因となる。
　実施例５に係る系統連系インバータは、上述したような、昇圧回路８とインバータ１の中性点電圧の変動を抑制する。上述した実施例１～実施例４に係る系統連系インバータでは、昇圧回路８とインバータ１のゲート制御信号Ｇｃ、Ｇｕ、Ｇｖ、ＧｘおよびＧｙを生成する制御回路の説明は省略したが、図１０は実施例５に係る系統連系インバータの制御回路の構成を示している。制御回路は、昇圧回路８とインバータ１のゲート制御信号Ｇｃ、Ｇｕ、Ｇｖ、ＧｘおよびＧｙを、所定の周波数を有する搬送波に基づき生成する。
　昇圧回路８のゲート制御信号Ｇｃは、昇圧回路８への入力電圧をＡ／Ｄ変換して得られた電圧値と搬送波とを比較することにより生成され、電圧値が搬送波のレベルより小さい時にスイッチング素子８２をＯＮさせる。これにより、電圧値が小さいほど昇圧回路８の昇圧率は高くなる。
　インバータ１のゲート制御信号Ｇｕ、Ｇｖ、ＧｘおよびＧｙは、搬送波と正弦波との比較により生成され、搬送波のレベルより正弦波のレベルが大きいときに正論理が出力される。ゲート制御信号Ｇｕ、Ｇｖ、ＧｘおよびＧｙにより、インバータ１内の４個のスイッチング素子（図８参照）が制御されることにより、インバータ１は、３レベルＰＷＭで制御される。
　この場合、昇圧回路８とインバータ１で発生される中性点電位の変動は、図１１に示すように、変動の振幅は異なるが、周波数は同じになる。ゲート制御信号Ｇｃ、Ｇｕ、Ｇｖ、ＧｘおよびＧｙが図９に示すパターンで生成された時、搬送波をディレイさせるディレイブロックによる位相遅れが０度であれば、図１１（ａ）に示すように、中性点電位の変動の山と谷の位相が一致し、その差は一部相殺される。インバータ１の中性点電位のパルス幅は正弦波周期で変化するため、常に相殺されることにはならないが、この実施例５に係る系統連系インバータのように、昇圧回路８とインバータ１で同一周波数の搬送波を用いて、変動する中性点電位の山と谷の位相を一致させれば、全体として中性点電位の差の変動を抑制でき、漏れ電流や高周波ノイズを抑制できる。
　中性点電位の山と谷の位相が一致しない場合、例えばディレイブロックによる位相遅れが１８０度である場合、図１１（ｂ）に示すように中性点電位の差の変動幅は大きくなる。また、昇圧回路８やインバータ１のゲート制御信号を生成する制御回路が図１０のブロック図に示す構成と異なり、生成されるゲート制御信号の位相が図１０のブロック図に示す制御回路で生成されるゲート制御信号と異なる場合であっても、インバータ１または昇圧回路８の搬送波の位相を調節して中性点電位の山と谷の位相を一致させれば、全体として中性点電位の差の変動を抑制することができる。
　実施例５では、昇圧回路８とインバータ１の部分の制御について説明したが、その他の部分は実施例１－４に係る系統連系インバータのうち、昇圧回路８を備えるいずれの構成においても適用できる。
　実施例６に係る系統連系インバータは、図１２に示すように、単相の太陽光発電系統連系インバータである。
　実施例６に係る太陽光発電系統連系インバータは、インバータ１、出力フィルタ２、ダンピング抵抗２３、コンデンサ２４、トランス２５、コモンモードチョークコイル３、第１コンデンサ対４１、第２コンデンサ対４２、太陽電池５、系統トランス７、直流ラインコンデンサ９を備える。図１２では、太陽電池５とアースとの間に存在する浮遊容量６をコンデンサ６ａおよびコンデンサ６ｂ、コモンモードチョークコイル３のコモンモードインダクタンスを３６、コモンモードチョークコイル３の巻線間容量を３７（３７ａ、３７ｂ）として示している。
　直流電源としての太陽電池５は直流電圧を発生し、第１コンデンサ対４１、コモンモードチョークコイル３、および直流ラインコンデンサ９を経由して、インバータ１に電力を供給する。なお、各実施例に係る系統連系インバータで用いられる直流電源としては、太陽電池に限らず、燃料電池、その他の直流電圧を発生する装置を使用することができる。
　コモンモードチョークコイル３は、第１コンデンサ対４１の出力側であって、かつ、インバータ１の前段に設けられる。コモンモードチョークコイル３は、インバータ１に含まれるスイッチング素子のスイッチングに起因して発生するコモンモード電圧が原因で流れるコモンモード電流を抑制する。
　インバータ１は、ＦＥＴまたはＩＧＢＴなどといった半導体素子によるブリッジ回路から構成される。インバータ１は、３レベルＰＷＭ制御方式で駆動され、太陽電池５から供給される直流電圧を、例えば図２に示すような、＋１から０まで、または、０から－１まで変化する振幅を有し、パルス幅が正弦波状に変化するパルス波形を有するＰＷＭ電圧波形に変換し、出力する。
　出力フィルタ２は、インバータ１の各出力端子に入力端が接続された第１リアクトル２１（２１ａ、２１ｂ）と、第１リアクトル２１（２１ａ、２１ｂ）の各出力端の間に接続された相間コンデンサ２２（第３コンデンサに相当）とから構成されている。出力フィルタ２は、インバータ１の出力するＰＷＭ波を、図２の破線で示すような正弦波電圧波形に変換して出力する。
　第１コンデンサ対４１は、コンデンサ４１ａとコンデンサ４１ｂとが直列に接続されて構成される。第１コンデンサ対４１は、太陽電池５とコモンモードチョークコイル３の間で、コモンモードチョークコイル３の正極側の出力端子（ａ点）と負極側の出力端子（ｂ点）との間に配置される。ａ点には直流ライン正電圧が現れ、ｂ点には直流ライン負電圧が現れる。コンデンサ４１ａとコンデンサ４１ｂとの接続点には、直流ライン中性点ｃが形成される。直流ライン中性点ｃは、中性点接続線ｇによって、第２コンデンサ対４２の交流出力中性点ｆと接続される。
　第２コンデンサ対４２は、コンデンサ４２ａとコンデンサ４２ｂとが直列に接続されて構成される。第２コンデンサ対４２は、出力フィルタ２の出力端子（ｄ点，ｅ点）間に配置される。ｄ点とｅ点との間には、正弦波交流電圧（交流出力電圧）が現れる。コンデンサ４２ａとコンデンサ４２ｂとの接続点には、交流出力中性点ｆが形成される。交流出力中性点ｆは、上述したように、中性点接続線ｇによって、直流ライン中性点ｃに接続される。中性点接続線ｇは、コモンモード電流（漏れ電流）のバイパス路となる。
　系統トランス７は、系統連系インバータから出力される正弦波交流電圧を変圧し、電力系統に接続するための電力系統端ｈから出力する。系統トランス７の中性点は、中性点接地線ｉによりアースに接続されている。
　共振を抑制するダンピング抵抗２３（２３ａ、２３ｂ、第１抵抗に相当）とコンデンサ２４（２４ａ、２４ｂ、第４コンデンサに相当）は直列に接続され、出力フィルタ２の第１リアクトル２１（２１ａ、２１ｂ）に対して並列に接続される。ダンピング抵抗２３とコンデンサ２４の直列接続経路は、巻数比１：１のトランス２５で結合される。トランス２５は、ノーマルモードに対してはインダクタンスを示してインピーダンスが高くなり、コモンモードに対しては磁束が打ち消しあってインダクタンスを示さない巻き方になっている。すなわち、トランス２５の１次巻線の巻方向と２次巻線の巻方向とが逆向き、すなわち、１次巻線と２次巻線とが逆相に巻回されている。
　上記のように構成された実施例６に係る系統連系インバータでは、系統トランス７の中性点接地線ｉ→アース→太陽電池５の浮遊容量６、といった経路で高周波コモンモード電流が流れる「漏れ電流（ノイズ）路」が形成される。また、インバータ１の出力→第２コンデンサ対４２→中性点接続線ｇ→第１コンデンサ対４１→インバータ１の入力、といった線路で高周波コモンモード電流が流れる「バイパス路」も形成される。高周波コモンモード電流のバイパス路のインピーダンスは、高周波漏れ電流の主たる周波数（インバータ１のスイッチング周波数に等しい）において、漏れ電流路よりも十分に小さい。コモンモードチョークコイル３のインピーダンスは、漏れ電流路およびバイパス路のインピーダンスよりも大きい。
　したがって、高周波コモンモード電流のほとんどはインピーダンスの低いバイパス路を流れることになり、その大きさはコモンモードチョークコイル３によって抑制される。その結果、系統連系インバータの外へ流れ出る高周波コモンモード電流は抑制される。
　実施例６では、図１３に示すようにコモンモードチョークコイルの巻線間容量３７（３７ａ、３７ｂ）と出力フィルタ２の第１リアクトル２１（２１ａ、２１ｂ）との間でコモンモードの共振が発生し、共振は中性点接続線ｇを通る。しかし、ダンピング抵抗２３により共振が減衰されるため、共振は抑制される。また、ダンピング抵抗２３には、コンデンサ２４が直列に接続されている。このため、低い周波数成分の電流はコンデンサ２４により遮断されてダンピング抵抗２３に流れなくなる。共振周波数以下の電流成分を遮断するようにコンデンサ２４の値を設定することで、ダンピング抵抗２３で発生する無駄な損失を抑制することができる。遮断周波数は、第１リアクトル２１とコンデンサ２４とによる共振周波数により計算される。
　また、トランス２５は、ノーマルモードに対してはインピーダンスが高く、コモンモードに対してはインピーダンスが低い。このため、ダンピング抵抗２３に流れる電流のほとんどはコモンモード成分のみとなり、ダンピング抵抗２３をコモンモードに対してのみ作用させることができる。ノーマルモード電流はほとんどダンピング抵抗２３に流れなくなるので、ダンピング抵抗２３で発生する無駄な損失を抑制することができる。
　このように、共振抑制用のダンピング抵抗２３、コンデンサ２４、トランス２５の作用により、損失を最低限に抑えつつ、コモンモードチョークコイル３の巻線間容量３７と出力フィルタ２の第１リアクトル２１との間で発生する共振を抑制することができる。
　なお、図１２ではコモンモードチョークコイル３はインバータ１の入力側に配置されているが、インバータ１の出力側に配置してもよく、コモンモードチョークコイル３はインバータ１の入力側と出力側の両方に複数配置されてもよい。また、トランス２５の巻線抵抗が共振を抑制する減衰成分として十分に作用する場合には、ダンピング抵抗２３を除去することができる。
　また、図１２の実施例６では、出力フィルタ２は、図１４（ａ）に示すように構成したが、図１４（ｂ）に示すように、１次巻線と２次巻線とを磁気結合させたリアクトル２６を用いてもよい。リアクトル２６は、コモンモードでは磁束が打ち消し合いインダクタンスを示さず、ノーマルモードでは磁束が合わさるためインダクタンスを示す。この場合、リアクトル２６のコモンモードインダクタンスは存在しないが、図１４（ｃ）に示すように、リアクトル２６には漏れインダクタンス２７ａ，２７ｂが存在する。このため、漏れインダクタンス２７ａ，２７ｂがコモンモードチョークコイル３の巻線間容量３７と共振を引き起こす。実施例６のダンピング抵抗２３、コンデンサ２４、トランス２５はこの共振にも作用し、損失を最低限に抑えつつ共振を抑制できる。
　また、実施例６に係る系統連系インバータは、単相の系統連系インバータに適用した例を示したが、三相の系統連系インバータにも適用することができる。
　三相の系統連系インバータは、図１５に示すように、上述した実施例６に係る系統連系インバータが以下のように変更されて構成されている。単相用のインバータ１は、三相用のインバータに置き換えられる。出力フィルタ２の第１リアクトル２１（２１ａ、２１ｂ）は、各相に挿入された第１リアクトル２１（２１ｕ、２１ｖ、２１ｗ）に置き換えられる。相間コンデンサ２２は、各相間を結ぶ３つの相間コンデンサ２２（２２ａ、２２ｂ、２２ｃ）に置き換えられる。第２コンデンサ対４２（４２ａ、４２ｂ）は、３つの第２コンデンサ４２（４２ｕ、４２ｖ、４２ｗ）に置き換えられて各相の中性点を形成するように構成される。ダンピング抵抗２３ａ、２３ｂ、およびコンデンサ２４ａ、２４ｂは、各相の第１リアクトル２１ｕ、２１ｖ、２１ｗに対して並列に接続されるダンピング抵抗２３ｕ、２３ｖ、２３ｗ、およびコンデンサ２４ｕ、２４ｖ、２４ｗに置き換えられる。トランス２５は、コモンモードに対して磁束が打ち消しあってインピーダンスが低くなるように接続されたトランス２５ｕ、２５ｖ、２５ｗに置き換えられる。
　トランス２５ｕの一次側の一端はリアクトル２１ｕに接続される。トランス２５ｕの一次側の他端はトランス２５ｗの二次側を介してダンピング抵抗２３ｕに接続される。トランス２５ｖの一次側の一端はリアクトル２１ｖに接続される。トランス２５ｖの一次側の他端はトランス２５ｕの二次側を介してダンピング抵抗２３ｖに接続される。トランス２５ｗの一次側の一端はリアクトル２１ｗに接続される。トランス２５ｗの一次側の他端はトランス２５ｖの二次側を介してダンピング抵抗２３ｗに接続される。
　また、実施例６に係る系統連系インバータでは、昇圧回路を回路中に示さなかったが、実際の太陽光発電系統連系インバータでは昇圧回路を備えることが多い。昇圧回路は実施例６または実施例７における直流ラインコンデンサ９の入力側に配置される。昇圧回路がコモンモードチョークコイル３と直流ラインコンデンサ９の間に配置された場合には、コモンモードチョークコイル３の漏れインダクタンスを昇圧回路のリアクトルとして利用することができる。昇圧回路は、太陽電池５の出力電圧を昇圧し、直流ラインコンデンサ９を経由してインバータ１に送る。実施例６に係る系統連系インバータは、昇圧回路を備えた系統連系インバータにおいても損失を最低限に抑えつつ共振を抑制できる。
　実施例７に係る系統連系インバータは、図１６に示すように、実施例６に係る系統連系インバータのコンデンサ２４とトランス２５を除去し、ダンピング抵抗２３のみを第１リアクトル２１に並列に接続して構成される。
　ダンピング抵抗２３の損失が問題とならない場合には、実施例７に示すダンピング抵抗２３のみを第１リアクトル２１に並列に接続するようにしてもよい。このことで、部品点数を少なく抑えつつ、コモンモードチョークコイル３の巻線間容量３７と出力フィルタ２の第１リアクトル２１との間で発生する共振を抑制することができる。
　また、実施例７に係る系統連系インバータも、実施例６に係る系統連系インバータと同様に、コモンモードチョークコイル３は、インバータ１の出力側に配置されてもよく、インバータ１の入力側と出力側の両方に複数配置されてもよい。また、出力フィルタ２の第１リアクトル２１の代わりに、図１４（ｂ）に示すリアクトル２６を用いてもよい。また、実施例７に係る系統連系インバータも、三相の系統連系インバータに変形することができ、さらに、昇圧回路を備える系統連系インバータに変形することもできる。
　実施例８に係る系統連系インバータは、図１７に示すように、実施例６に係る系統連系インバータのトランス２５を除去し、ダンピング抵抗２３とコンデンサ２４と直列回路を第１リアクトル２１に並列に接続して構成される。
　ノーマルモード電流によるダンピング抵抗２３での損失が問題とならない場合には、実施例８に示すダンピング抵抗２３とコンデンサ２４のみを第１リアクトル２１に並列に接続してもよい。このことで、部品点数を少なく抑えつつ、コモンモードチョークコイル３の巻線間容量３７と出力フィルタ２の第１リアクトル２１との間で発生する共振を抑制することができる。
　また、実施例８に係る系統連系インバータも、実施例６または実施例７に係る系統連系インバータと同様に、コモンモードチョークコイル３はインバータ１の出力側に配置されてもよく、インバータ１の入力側と出力側の両方に複数配置されもよい。また、出力フィルタ２の第１リアクトル２１の代わりに、図１４（ｂ）に示すリアクトル２６を用いてもよい。また、実施例８に係る系統連系インバータも、三相の系統連系インバータに変形することができ、さらに、昇圧回路を備える系統連系インバータに変形することもできる。
　実施例９に係る系統連系インバータは、図１８に示すように、実施例８に係る系統連系インバータのダンピング抵抗２３とコンデンサ２４との直列回路を、第１リアクトル２１ではなくコモンモードチョークコイル３の各相に対して並列に接続して構成される。
　共振はコモンモードチョークコイル３の巻線間容量３７と出力フィルタ２の第１リアクトル２１との間で発生している。このため、コモンモードチョークコイル３の各相に対して並列にダンピング抵抗２３を接続しても、コモンモードチョークコイル３の巻線間容量３７と出力フィルタ２の第１リアクトル２１との間で発生する共振を抑制することができる。
　図１８では、コモンモードチョークコイル３の各相にダンピング抵抗２３とコンデンサ２４との直列回路を並列に接続した例を示した。しかし、図１２に示す実施例６に係る系統連系インバータと同様に、ダンピング抵抗２３とコンデンサ２４との直列回路にトランス２５を追加してコモンモード電流のみがダンピング抵抗２３に流れるように構成してもよい。トランス２５の巻線抵抗が共振を抑制する減衰成分として十分に作用する場合には、ダンピング抵抗２３を除去することができる。
　また、実施例７に係る系統連系インバータと同様に、ダンピング抵抗２３のみをコモンモードチョークコイル３の各相に並列に接続してもよい。
　さらに、実施例９に係る系統連系インバータも、実施例１～３に係る系統連系インバータと同様に、コモンモードチョークコイル３はインバータ１の出力側に配置されてもよく、インバータ１の入力側と出力側の両方に複数配置されてもよい。また、出力フィルタ２の第１リアクトル２１の代わりに、図１４（ｂ）に示すリアクトル２６を用いてもよい。また、実施例９に係る系統連系インバータも、三相の系統連系インバータに変形することができ、さらに、昇圧回路を備える系統連系インバータに変形することもできる。
　実施例１０に係る系統連系インバータは、図１９に示すように、実施例７に係る系統連系インバータのダンピング抵抗２３を除去し、中性点接続線ｇの中に直列にダンピング抵抗１３（第２抵抗に相当）を接続して構成されている。
　共振はコモンモードチョークコイル３の巻線間容量３７と出力フィルタ２の第１リアクトル２１との間で発生し、その共振は中性点接続線ｇを通る。このため、中性点接続線ｇにダンピング抵抗１３を直列に接続しても、コモンモードチョークコイル３の巻線間容量３７と出力フィルタ２の第１リアクトル２１との間で発生する共振を抑制することができる。
　第１コンデンサ対４１または第２コンデンサ対４２または両方のコンデンサ対のそれぞれのコンデンサと直列にダンピング抵抗１３を接続しても、ダンピング抵抗１３を中性点接続線ｇ中に設けることと等価である。
　また、実施例１０に係る系統連系インバータも、実施例６～９に係る系統連系インバータと同様に、コモンモードチョークコイル３はインバータ１の出力側に配置されもよく、インバータ１の入力側と出力側の両方に複数配置されてもよい。また、出力フィルタ２の第１リアクトル２１の代わりに、図１４（ｂ）に示すリアクトル２６を用いてもよい。また、実施例１０に係る系統連系インバータも、三相の系統連系インバータに変形することができ、さらに、昇圧回路を備える系統連系インバータに変形することもできる。
　実施例１１に係る系統連系インバータは、図２０に示すように、実施例１０に係る系統連系インバータのダンピング抵抗１３に対して、第２リアクトル１５を並列に接続して構成される。
　中性点接続線ｇ中にダンピング抵抗１３を設けると、ダンピング抵抗１３は共振の減衰成分として作用するが、中性点接続線ｇのインピーダンスが大きくなる。このため、高周波コモンモード電流をバイパスさせる作用が弱くなる。
　しかし、中性点接続線ｇに設けられたダンピング抵抗１３に対して第２リアクトル１５を並列に接続すると、第２リアクトル１５は低い周波数に対して低いインピーダンスを示し、高い周波数に対しては高いインピーダンスを有する。このため、中性点接続線ｇのインピーダンスの大きさを周波数によって変えることができる。
　中性点接続線ｇを通る高周波コモンモード電流の主な周波数は、インバータ１のスイッチング周波数である。このスイッチング周波数が、コモンモードチョークコイル３の巻線間容量３７と出力フィルタ２の第１リアクトル２１との間で発生する共振の周波数よりも低い場合には、スイッチング周波数においては中性点接続線ｇを通るコモンモード電流のほとんどはインピーダンスの低い第２リアクトル１５を流れる。共振周波数においては第２リアクトル１５のインピーダンスは高く、ダンピング抵抗１３のダンピング効果を共振に対して作用させることができる。
　このように、中性点接続線ｇに接続したダンピング抵抗１３に対して第２リアクトル１５を並列に接続することで、高周波コモンモード電流のバイパス作用を大きく損なうことなく、コモンモードチョークコイル３の巻線間容量３７と出力フィルタ２の第１リアクトル２１との間で発生する共振を抑制することができる。
　また、実施例１０の中性点接続線ｇのダンピング抵抗１３による構成、または実施例１１のダンピング抵抗１３と第２リアクトル１５とによる構成は、実施例６～９の構成と組み合わせて実施することもできる。
　また、実施例１１に係る系統連系インバータも、実施例６～１０に係る系統連系インバータと同様に、コモンモードチョークコイル３はインバータ１の出力側に配置されもよく、インバータ１の入力側と出力側の両方に複数配置されてもよい。また、出力フィルタ２の第１リアクトル２１の代わりに、図１４（ｂ）に示すリアクトル２６を用いてもよい。また、実施例１１に係る系統連系インバータも、三相の系統連系インバータに変形することができ、さらに、昇圧回路を備える系統連系インバータに変形することもできる。
　本発明のいくつかの実施例を説明したが、これらの実施例は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施例は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。こらら実施例やその変形は、発明の範囲や要旨に含まれるとともに、請求の範囲に記載された発明とその均等の範囲に含まれる。

Claims (16)

  1. 　系統連系インバータであって、
    　直流電源から供給された直流電圧をパルス幅変調する単相又は三相のインバータと、
    　前記インバータの入力側に中性点を形成するように接続された第１コンデンサ回路と、
    　前記インバータの出力側に中性点を形成するように接続された第２コンデンサ回路と、
    　前記第１コンデンサ回路の中性点と前記第２コンデンサ回路の中性点とを接続することにより形成されたコモンモード電流のバイパス路と、
    　前記バイパス路とアースとの間に設けられた接地コンデンサと、
    　前記第１コンデンサ回路と前記インバータとの間または前記インバータと前記第２コンデンサ回路との間の少なくとも一方にコモンモードチョークコイルを備えた、前記インバータで発生したコモンモード電流を抑制する第１コモンモードチョークコイル部と、
    　前記インバータから出力されるパルス幅変調された電圧波形を正弦波状の単相または三相の交流電圧に変換する出力フィルタと、
    を備えることを特徴とする系統連系インバータ。
  2. 　請求項１記載の系統連系インバータであって、
    　前記第１コンデンサ回路の直流電源側または前記第２コンデンサ回路の系統側の少なくとも一方にコモンモードチョークコイルを備えた、コモンモードノイズの伝播を抑制する第２コモンモードチョークコイル部
    を更に備えることを特徴とする系統連系インバータ。
  3. 　請求項１記載の系統連系インバータであって、
    　前記接地コンデンサとアースとの間に設けられた、共振を抑制する第１抵抗
    を更に備える系統連系インバータ。
  4. 　請求項１記載の系統連系インバータであって、
    　前記バイパス路の途中に設けられた、共振を制御する第２抵抗
    を更に備えることを特徴とする系統連系インバータ。
  5. 　請求項１記載の系統連系インバータであって、
    　前記出力フィルタと前記第２コンデンサ回路との間に配置され、前記出力フィルタを構成するコンデンサまたは前記第２コンデンサ回路とともにノーマルモードの高調波ノイズを抑制するＬＣフィルタを構成するリアクトル
    を更に備えることを特徴とする系統連系インバータ。
  6. 　請求項２記載の系統連系インバータであって、
    　前記第２コモンモードチョークコイル部は少なくとも前記第２コンデンサ回路の系統側にコモンモードチョークコイルを備え、
    　前記第２コンデンサ回路の系統側に設けられた前記コモンモードチョークコイルの系統側に配置された第３コンデンサが、前記第２コンデンサ回路の系統側に設けられた前記コモンモードチョークコイルのインダクタンス成分とともにノーマルモードの高調波ノイズを抑制するＬＣフィルタを構成する
    ことを特徴とする系統連系インバータ。
  7. 　系統連系インバータであって、
    　直流電源から供給された直流電圧をパルス幅変調する単相又は三相のインバータと、
    　前記インバータの入力側に接続された第１コンデンサ回路と、
    　前記インバータの出力側に接続された第２コンデンサ回路と、
    　前記第１コンデンサ回路の一端と前記第２コンデンサ回路の一端との間または、前記第１コンデンサ回路の一端と前記第２コンデンサ回路の中性点との間または、前記第１コンデンサ回路の中性点と前記第２コンデンサ回路の一端との間を接続することにより形成されたコモンモード電流のバイパス路と、
    　前記バイパス路に設けられた第４コンデンサと、
    　前記バイパス路とアースとの間に設けられた接地コンデンサと、
    　前記第１コンデンサ回路と前記インバータとの間または前記インバータと前記第２コンデンサ回路との間の少なくとも一方にコモンモードチョークコイルを備えた、前記インバータで発生したコモンモード電流を抑制する第１コモンモードチョークコイル部と、
    　前記インバータから出力されるパルス幅変調された電圧波形を正弦波状の単相または三相の交流電圧に変換する出力フィルタと、
    を備えることを特徴とする系統連系インバータ。
  8. 　系統連系インバータであって、
    　直流電源から供給された直流電圧を昇圧する、第１スイッチング素子を備えた昇圧回路と、
    　前記昇圧回路の出力を３レベルパルス幅変調する、第２スイッチング素子を備えたインバータと、
    　前記昇圧回路に備えられた前記第１スイッチング素子および前記インバータに備えられた前記第２スイッチング素子のＯＮ／ＯＦＦのスイッチングを制御するゲート制御信号を生成する制御回路と
    を備え、
    　前記制御回路は、所定周波数の搬送波と該搬送波の位相を調節した波形とに基づき、前記昇圧回路に備えられた前記第１スイッチング素子のスイッチングに伴って発生する中性点電位の変動と前記インバータに備えられた前記第２スイッチング素子のスイッチングに伴って発生する中性点電位の変動との間の周波数と位相を一致させるように制御するための前記ゲート制御信号を生成する
    ことを特徴とする系統連系インバータ。
  9. 　系統連系インバータであって、
    　直流電源から供給された直流電圧をパルス幅変調する単相又は三相のインバータと、
    　前記インバータの入力側に中性点を形成するように接続された第１コンデンサ回路と、
    　前記インバータの出力側に中性点を形成するように接続された第２コンデンサ回路と、
    　前記第１コンデンサ回路の中性点と前記第２コンデンサ回路の中性点とを接続することにより形成されたコモンモード電流のバイパス路と、
    　前記第１コンデンサ回路と前記インバータとの間または前記インバータと前記第２コンデンサ回路との間の少なくとも一方にコモンモードチョークコイルを備えた、前記インバータで発生したコモンモード電流を抑制する第１コモンモードチョークコイル部と、
    　前記インバータから出力されるパルス幅変調された電圧波形を正弦波状の単相又は三相の交流電圧に変換する、第１リアクトルと第３コンデンサとで構成された出力フィルタと、
    　前記コモンモードチョークコイルの巻線間容量と前記出力フィルタの第１リアクトルとの間で発生する共振を抑制する共振抑制回路と、
    を備えることを特徴とする系統連系インバータ。
  10. 　請求項９記載の系統連系インバータであって、
    　前記共振抑制回路は、前記出力フィルタの各々の相の第１リアクトルに並列に接続された第１抵抗を備えることを特徴とする系統連系インバータ。
  11. 　請求項９記載の系統連系インバータであって、
    　前記共振抑制回路は、前記出力フィルタの各々の相の第１リアクトルに並列に接続された第１抵抗と第４コンデンサとから成る直列回路を備えることを特徴とする系統連系インバータ。
  12. 　請求項９記載の系統連系インバータであって、
    　前記コモンモードチョークコイルの両端の巻線に並列に接続された第１抵抗を備えることを特徴とする系統連系インバータ。
  13. 　請求項９記載の系統連系インバータであって、
    　前記共振抑制回路は、前記コモンモードチョークコイルの両端の巻線に並列に接続された第１抵抗と第４コンデンサとから成る直列回路を備えることを特徴とする系統連系インバータ。
  14. 　請求項９記載の系統連系インバータであって、
    　前記共振抑制回路は、前記出力フィルタの各々の相の第１リアクトルに並列に接続される部品の経路に、直列に接続された巻線を備え、
    　一方の相の前記巻線と他方の相の前記巻線とは、コモンモードに対して低いインピーダンスを有し且つノーマルモードに対して高いインピーダンスを有するように磁気結合してなることを特徴とする系統連系インバータ。
  15. 　請求項９記載の系統連系インバータであって、
    　前記共振抑制回路は、前記コモンモード電流のバイパス路中に第２抵抗を備えることを特徴とする系統連系インバータ。
  16. 　請求項１５記載の系統連系インバータであって、
    　前記共振抑制回路は、前記コモンモード電流のバイパス路中に設けられた前記第２抵抗と並列に接続された第２リアクトルを備えることを特徴とする系統連系インバータ。
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