WO2011081052A1 - Ｌｓｉ，鉄道用フェールセーフｌｓｉ，電子装置，鉄道用電子装置 - Google Patents

Ｌｓｉ，鉄道用フェールセーフｌｓｉ，電子装置，鉄道用電子装置 Download PDF

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WO2011081052A1
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中三川　哲明
島村　光太郎
秀夫 作山
竹原　剛
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株式会社日立製作所
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Publication date
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Definitions

  • the present invention relates to a semiconductor chip (LSI) with a built-in microprocessor, and more particularly to a rail-safe fail-safe semiconductor chip (LSI) used in a control system that requires high safety, such as a signal system in a railroad.
  • the present invention relates to an electronic device on which a semiconductor chip (LSI) is mounted, an electronic device for railways, and the like.
  • an electronic device equipped with an LSI having a fail-safe function including a microprocessor is applied to a signal system in a railway
  • the LSI Based on the abnormality detection signal, a control signal for notifying that an abnormality has occurred in the railway vehicle is transmitted from the railway electronic device to the railway vehicle control device installed on the ground side.
  • This control signal is transmitted by the wireless device.
  • the railway vehicle control device side that has received this control signal transmits a vehicle stop signal to each vehicle side by a wireless device, and executes safe traveling control of the railway vehicle.
  • Non-Patent Document 1 shows an example of actually creating a one-chip failsafe LSI.
  • the peripheral circuit connected to the outside of the chip has only one type of general-purpose bus, and the correspondence to various peripheral circuits and high-speed external memories has not been considered.
  • an LSI with a built-in processor has a so-called pin multiplex, in which a single external signal pin has a plurality of functions and the functions are switched as necessary in order to make the application versatile. Often has a signal pin. As a result, a limited number of signal pins can be used effectively, but the conventional technology does not consider pin multiplexing in fail-safe LSIs.
  • An object of the present invention is to achieve both safety and high performance including the peripheral circuit of an LSI chip.
  • the signal pins for the two systems including the processor are arranged at the diagonal positions of the package, that is, at the farthest positions from each other, and between the signal pins for the two systems.
  • a signal pin related to the common system is arranged.
  • the most distant place means that it may be in the vicinity as long as both safety and high performance can be achieved.
  • one signal pin related to the peripheral circuit is arranged in a region between signals related to the two systems in two places.
  • the distance between the signal pins related to the two systems can be expanded, so that the two systems malfunction simultaneously due to a single factor such as electromagnetic noise. The possibility can be reduced.
  • FIG. 2 is a diagram showing a cross section of the fail-safe LSI 10 which is the physical structure of the fail-safe LSI shown in FIG. 1.
  • FIG. 2B is a bird's-eye view showing the physical structure of the fail-safe LSI, with the sealing material 102 removed from the fail-safe LSI 10 shown in FIG. 2A.
  • FIG. 3 is a diagram illustrating a physical surface of a fail-safe LSI and a circuit surface of the LSI chip 100 shown in FIG. 2B.
  • 1 is a block diagram showing an example of the internal configuration of a fail safe LSI in a first embodiment of the present invention.
  • FIG. 8 is a diagram illustrating an internal configuration example of the bus comparator 202 of FIG. 7.
  • the figure which showed the internal structural example of the duplication control circuit of FIG. The figure which showed the internal structural example of the general purpose input / output circuit (general purpose I / O15) of FIG. FIG.
  • FIG. 3 is a diagram for explaining a logic circuit layout and input / output pad arrangement in the LSI chip of the present invention.
  • FIG. 14 is a diagram for explaining the external pin arrangement of the LSI of the present invention, and is a perspective view of the pin arrangement from the viewpoint instructed to the appearance of the LSI 10 in FIG. 13B, that is, directly above the LSI 10. It is a figure for demonstrating external pin arrangement
  • FIG. 18 is a diagram for explaining an external pin arrangement of an LSI in the second embodiment, and a diagram for explaining the viewpoint of FIG. 18A.
  • FIG. 19B is an overview of a fail-safe LSI having a different physical structure, and is an overhead view of a state where a sealing material is removed from the fail-safe LSI of FIG. 19A.
  • FIG. 19B is a diagram showing a circuit surface of the LSI chip of FIG. 19A, which is an outline of a fail-safe LSI having a different physical structure. It is a figure for demonstrating arrangement
  • FIG. 1 is a diagram for explaining the outline of the LSI of the present invention.
  • Two LSIs having the same configuration including a processor and an external interface (hereinafter referred to as I / F) circuit are mounted in one LSI 10.
  • the two systems are called A system and B system.
  • Each system processing device has one or more processors and one or more external I / F circuits, which are connected to an internal bus in each system. Since the processing results of the processors in each system appear on the internal bus, signals from both buses (corresponding signals on the bus: address, write data, read) are compared by a comparison device connected to the A system internal bus and the B system internal bus.
  • a signal indicating normality when both perform the same operation and abnormality when both are performing different operations is output to the outside of the failsafe LSI chip 100 (see FIG. 2A) as a normal abnormality determination signal 200.
  • the comparison device selects one of them and outputs it to the common internal bus.
  • the comparison device outputs the output from the common internal bus to the two systems of processing devices to both of the internal buses of the two systems. By unifying such buses, the same processing is continued without shifting the operation timing of the two systems.
  • a plurality of common external I / F circuits are connected to the common internal bus.
  • An external device can be connected to each of the two external I / F circuits and the common external I / F circuit having the same configuration.
  • the integrated internal interface by collating the outputs from the two processors is not directly output to the outside of the chip as in the prior art, but once connected to the common internal bus,
  • various peripheral circuits can be connected, and the performance of the LSI can be improved.
  • a plurality of external I / F circuits can be built by providing a common internal bus, a plurality of external devices can be directly connected to the chip.
  • the external device includes an external memory
  • the signal voltage of the memory of the external device connected to the two external I / F circuits is at least a part of the signal voltage of the common external I / F circuit.
  • 2A, 2B, and 2C are diagrams showing an outline of the physical structure of the fail-safe LSI in this embodiment.
  • 2A is a diagram showing a cross section (internal configuration) of the fail-safe LSI 10 of FIG. 1.
  • Signals and power sources (not shown) of the external I / F circuit of the LSI chip 100 are electrically connected to the package substrate 101 by bonding wires 103.
  • FIG. And connected to the outside via solder balls 104 attached to the lower part of the package substrate 101. That is, the LSI chip 100 mounted on the package substrate 101 is configured to be electrically connected to the solder ball 104 via the bonding wire 103.
  • the upper part of the LSI chip 100 is protected by a sealing material 102.
  • FIG. 2B is an overhead view of the fail-safe LSI 10 with the sealing material 102 removed.
  • the LSI chip 100 is arranged on the package substrate 101 with the circuit surface facing upward, and is connected to the package substrate 101 by bonding wires 103. It shows that.
  • FIG. 2C is a diagram showing circuit surfaces of the LSI chip 100 and the package substrate 101.
  • the LSI chip 100 includes a logic circuit mounting area 105 in which logic circuits such as the above-described two systems of processing devices and comparison devices are formed, signals, It shows that it comprises an input / output pad area 106 for connecting a power supply.
  • an A-system processing device is arranged on the left side of the LSI chip 100
  • a B-system processing device is arranged on the right side
  • a common system circuit is arranged in the center. The arrangement within the chip will be described later.
  • FIG. 3 is a diagram showing an example of the internal configuration of the fail-safe LSI and external devices in this embodiment.
  • the fail-safe LSI 10 includes two systems (A system and B system) of processors 11A and 11B, and two systems of internal buses 12A and 12B, and a high-speed memory I / F circuit 13A as an external I / F of the two systems. And 13B, external bus I / F circuits 14A and 14B, and general-purpose input / output circuits 15A and 15B.
  • External RAMs 131A and 131B are connected to the high-speed memory I / F circuits 13A and 13B, and external ROMs 141A and 141B are connected to the external bus I / F circuits 14A and 14B as external devices, respectively.
  • the fail safe LSI 10 includes a comparison device 20 and a common internal bus 21, and includes a system bus I / F circuit 22 and a network I / F circuit 23 as the common external I / F.
  • a system bus bridge 221 is connected to the system bus I / F circuit 22 and a network physical layer 231 is connected to the network I / F circuit 23 as an external device.
  • a normal / abnormal determination signal 200 is output from the comparison device 20.
  • FIG. 4 is a diagram showing an outline of wiring connected to the common internal bus 21 (see FIG. 3) in the present embodiment.
  • the common internal bus 21 has an I / F signal line 205 with the comparison device 20, an I / F signal line 222 with the system bus I / F circuit 22, an I / F signal line 232 with the network I / F circuit 23, Is connected.
  • the I / F signal lines 205, 222, and 232 are respectively master ports 205M, 222M, and 232M that issue read / write requests to the internal bus, and slave ports 205S, 222S, and 232S that receive read / write requests from the internal bus.
  • FIG. 5 is a diagram showing details of the internal configuration of the common internal bus 21 and the wiring to be connected in the present embodiment.
  • the common internal bus 21 includes a bus control circuit 211 and wirings to the ports 205M, 222M, 232M, 205S, 222S, and 232S.
  • the bus control circuit 211 includes a request control circuit 212 and a response control circuit 213.
  • Each master port 205M, 222M, 232M has an address (output) 2051M, 2221M, 2321M, write data (output) 2052M, 2222M, 2322M, command (output) 2053M, 2223M, 2323M, grant (input) 2054M, 2224M, 2324M. , Read data (input) 2055M, 2225M, 2325M, and valid (input) 2056M, 2226M, 2326M.
  • Each slave port 205S, 222S, 232S has an address (input) 2051S, 2221S, 2321S, write data (input) 2052S, 2222S, 2322S, command (input) 2053S, 2223S, 2323S, busy (output) 2057S, 2227S, 2327S. , Port number (output) 2058S, 2228S, 2328S, read data (output) 2055S, 2225S, 2325S, valid (output) 2056S, 2226S, 2326S.
  • the input / output directions are from each port to the bus control circuit 211.
  • the request control circuit 212 arbitrates transfer requests from the master ports 205M, 222M, and 232M, decodes the addresses 2051M, 2221M, and 2321M, and selects output destination slave ports 205S, 222S, and 232S.
  • the code is well known for bus arbitration and address, and detailed description is omitted.
  • the response control circuit 213 arbitrates the read data return request from each of the slave ports 205S, 222S, and 232S, and outputs the request to the master ports 205M, 222M, and 232M that are the request sources.
  • the response control circuit 213 has a buffer (not shown) for temporarily holding read data for each slave port, and a return request from each slave port 205S, 222S, 232S is not awaited.
  • FIG. 6 is a timing chart for explaining the operation of the common internal bus 21.
  • FIG. 6 shows data write and read operations between the master port 205M and the slave port 222S.
  • the common internal bus 21 transfers data every clock cycle in synchronization with the clock signal (shown as a clock cycle in FIG. 6) shown at the top of the figure.
  • the clock signal shown as a clock cycle in FIG. 6
  • an address (A0) indicating a register in the system bus I / F circuit 22 as an address 2051M from the comparator 20 (see FIG. 3) in a clock cycle i
  • D0 indicating a 4-byte write as a write data 2052M
  • a command 2053M for example, an address (A0) indicating a register in the system bus I / F circuit 22 as an address 2051M from the comparator 20 (see FIG. 3) in a clock cycle i, a code (D0) indicating a 4-byte write as a write data 2052M, and a command 2053M
  • the request control circuit 212 determines that there is no request from another master port or the busy state of the slave port to which the request is issued, and asserts the grant 2054M to request Notify that the request has been accepted. At the same time, the request control circuit 212 outputs the address 2221S, the write data 2222S, and the command 2223S to the slave port 222S to which the request is issued.
  • the system bus I / F circuit 22 (see FIG. 3) connected to the slave port 222S writes the write data to the register in its own module according to the received address.
  • An address (A1) indicating a register in the system bus bridge 221 connected to the system bus I / F circuit 22 as an address 2051M in a clock cycle j, and a code (R4) indicating a 4-byte read as a command 2053M are the bus control circuit 211.
  • the request control circuit 212 determines the bus state and asserts the grant 2054M to notify the request source that the request has been accepted. At the same time, the request control circuit 212 outputs an address 2221S and a command 2223S to the slave port 222S to which the request is issued.
  • the system bus I / F circuit 22 (see FIG. 3) connected to the slave port 222S issues a read request to the system bus bridge 221 (see FIG. 3) according to the received address.
  • the system bus I / F circuit 22 In clock cycle j + 1, the system bus I / F circuit 22 asserts busy 2227S and notifies the request control circuit 212 that other requests cannot be accepted.
  • the system bus I / F circuit 22 uses the code indicating the master port 205M that is the request request source as the port number 2228S of the slave port 222S ( P0) and read data 2225S (D1) are output to the response control circuit 213 together with the valid 2226S.
  • the response control circuit 213 outputs read data 2055M (D1) and valid 2056M to the port 205M indicated by the port number 2228S.
  • FIG. 7 is a diagram showing an internal configuration of the comparison device 20 in the present embodiment.
  • the comparison device 20 compares the bus signals of the A-system internal bus 121A and the B-system internal bus 121B and supplies the result (comparison mismatch signal 204) to the alternating signal generator 201.
  • An alternating signal generator 201 that receives a comparison mismatch signal 204 of the duplex control circuit 203 and the bus comparator 202 connected between the buses and the output unit of the bus comparator 202 and outputs a normal / abnormal determination signal 200 (High / Low). And is connected to the A-system internal bus 121A, the B-system internal bus 121B, and the common-system internal bus 21 (see FIG. 3).
  • the duplex control circuit 203 receives the comparison mismatch signal 204, which is an output signal of the bus comparator 202, and controls the A-system internal bus 121A and the B-system internal bus 121B.
  • FIG. 8 is a diagram showing the operation of the alternating signal generator 201 in this embodiment.
  • the alternating signal generator 201 outputs a normal / abnormal determination signal 200 in accordance with the comparison mismatch signal 204 (alternating signal) output from the bus comparator 202. If a normal or abnormal state is output to the outside with a single level signal, a failure mode in which the signal level is fixed to ON (High) or OFF (Low) cannot be avoided. Conventionally, an “alternating signal” that is normal when ON and OFF are repeated at a frequency and abnormal in other states has been used.
  • the alternating signal generator 201 outputs a desired frequency signal when the comparison mismatch signal 204 (alternating signal) indicates coincidence, that is, normal, and outputs a level signal when it does not coincide, ie, indicates abnormality. To do. Since the generation logic of the alternating signal by the alternating signal generator 201 is well known, detailed description thereof is omitted.
  • FIG. 9 is a diagram showing an internal configuration of the bus comparator 202 in the present embodiment.
  • the bus comparator 202 constantly compares the signal output from the A-system internal bus 121A and the signal output from the B-system internal bus 121B, and turns on the comparison mismatch signal 204 when a mismatch is detected.
  • the data to be compared are address 1211MA and 1211MB, write data 1212MA and 1212MB, command 1213MA and 1213MB, busy 1217SA and 1217SB, port numbers 1218SA and 1218SB, read data 1215SA and 1215SB, and valid 1216SA and 1216SB. If detected, the flip-flop inside the bus comparator 202 is set, and the comparison mismatch signal 204 remains ON.
  • FIG. 10 is a diagram showing the internal configuration of the duplex control circuit 203 in this embodiment.
  • the duplex control circuit 203 outputs a signal output from the A-system internal bus 121A to the common system internal bus 21 unless a comparison mismatch is detected by the bus comparator 202. That is, address 1211MA, write data 1212MA, command 1213MA, busy 1217SA, port number 1218SA, read data 1215SA, valid 1216SA are address 2051M, write data 2052M, command 2053M, busy 2057S, port number 2058S, read data 2055S, valid, respectively. 2056S.
  • the comparison mismatch is detected, the output of the command 1213MA and the valid 1216SA is suppressed by the comparison mismatch signal 204, and the common internal bus 21 does not detect the issuance of the request and the response. The output to 21 is stopped.
  • the signal output from the common internal bus 21 is simultaneously sent to the A internal bus 121A and the B internal bus 121B. That is, grant 2054M, read data 2055M, valid 2056M, address 2051S, write data 2052S, command 2053S are grant 1214MA and 1214MB, read data 1215MA and 1215MB, valid 1216MA and 1216MB, address 1211SA and 1211SB, write data 1212SA and 1212SB and commands 1213SA and 1213SB.
  • the redundant control circuit 203 makes the A system internal bus 121A and the B system internal bus 121B look like one bus (port 205) from the common system internal bus 21, and the A system internal buses 121A and B Since the operation timing of the internal system bus 121B is not deviated, the processing in the two systems of processing devices is not deviated.
  • Processors 11A and 11B are assumed to be general microprocessors, and will not be described as known techniques.
  • the high-speed memory I / F circuits 13A and 13B are assumed to be general-purpose high-speed memories such as DDR-SDRAM (Double Data Rate-Synchronous DRAM), and the description thereof is omitted as a known technique.
  • the voltage tends to be lower than that of a general-purpose external bus.
  • the general-purpose external bus I / F voltage is 3.3 V
  • the DDR-SDRAM I / F voltage is 2.5 V
  • the LSI needs to support a plurality of I / F voltages.
  • External bus I / F circuits 14A and 14B are assumed to be external buses of general microprocessors composed of chip select, address, data, read / write strobe, etc., and description thereof is omitted as a known technique.
  • FIG. 11 is a diagram showing an internal configuration of the general-purpose input / output circuit 15A (see FIG. 3) in this embodiment.
  • the general-purpose input / output circuit 15B has the same configuration.
  • the general-purpose input / output circuit 15A has a general-purpose IO read data register (PIORR_A) 151A, a general-purpose IO write data register (PIOWR_A) 152A, and a general-purpose IO function setting register (PIOFR_A) 153A. These registers are connected via the internal bus 12A. Values are read and written by the processor 11A.
  • PORR_A general-purpose IO read data register
  • POWR_A general-purpose IO write data register
  • PIOFR_A general-purpose IO function setting register
  • PIORR_A and PIOWR_A have a data width of 8 bits and are connected to the external signal line 150A of the LSI 10 via the input / output buffer 154A.
  • PIOFR_A has a data width of 1 bit. When the value is 0, the data is output, and the value set in PIOWR_A is output to the external signal line 150A. When the value of PIOFR_A is 1, it is a data input, and the signal level of the external signal line 150A is input to PIORR_A.
  • FIG. 12 is a diagram for explaining a logic circuit layout and input / output pad arrangement in the LSI chip 100 in this embodiment.
  • the logic circuit layout in this embodiment is shown in FIG. 3 in which an A system processing device is arranged on the left side of the chip and a B system processing device is arranged on the right side of the chip.
  • a common system external I / F (corresponding to the network I / F circuit 23 and the system bus I / F circuit 22 in FIG. 3) are arranged, so that the A-system and B-system logic circuits are arranged. Are separated.
  • the distance between the same logic circuits of the A system and the B system is maximized (desired to keep the distance maximum, but strictly It may be a range that is not the maximum).
  • the arrangement of the input / output pads (corresponding to the input / output pad area 106 in FIG. 2C) is closely related to the logic circuit layout.
  • the A-system memory I / F (the high-speed memory I / F in FIG. 3) is used.
  • the signal input / output pad relating to the circuit 13A) is on the left side of the chip, the signal input / output pad relating to the B-system memory I / F (corresponding to the high-speed memory I / F circuit 13B in FIG.
  • Input / output pads for signals related to other external I / Fs in the system are placed on the lower left of the chip, and other external I / Fs in the B system (external bus I in FIG. 3).
  • the signal input / output pad related to the / F circuit 14B) is located on the upper right side of the chip so that the A system signal and the B system signal are diagonally (including approximately diagonal) on the outer periphery of the chip. Be placed.
  • signal input / output pads for the common external I / F (corresponding to the external I / F circuit 22 in FIG. 3) are arranged on the upper and lower sides of the chip so as to separate the A and B signals. .
  • the I / Fs that is, the I / F signals of the A system and the B system are arranged diagonally or close to each other and to separate them with a common system signal. Details of the number of specific signals of each I / F, specific boundary positions of each I / F, and specific signal arrangements in each I / F are not mentioned. Further, the directions of the left and right and the top and bottom of the chip are also relative, and are not limited to the directions shown in this embodiment.
  • I / O pad design there are usually restrictions on I / O pad design such as reserve pads for power supply and diagnostic functions.
  • I / O pad design such as reserve pads for power supply and diagnostic functions.
  • I / O pad design such as reserve pads for power supply and diagnostic functions.
  • the present invention does not strictly require the signal arrangement on the input / output pads at the diagonal positions, and it is only necessary to arrange the two systems of signals at approximately the diagonal positions. For example, if the arrangement order of each I / F unit is diagonal, the arrangement of signals belonging to each I / F may be interchanged.
  • FIG. 13A and 13B are diagrams for explaining the external pin arrangement of the LSI 10 in this embodiment.
  • FIG. 13A is a perspective view of the pin arrangement seen from the viewpoint instructed to the appearance of the LSI 10 in FIG. 13B, that is, directly above the LSI 10.
  • the signal pin is not arranged at the center of the package, and is an empty area.
  • the external pin arrangement is the same as the logic circuit layout and input / output pad arrangement in the LSI chip 100 shown in FIG. 12, and the input / output pins for signals related to the A system memory I / F are arranged on the left side of the package (the A system memory in FIG. 12).
  • Input / output signal pins for signals related to the B-system memory I / F are located on the right side of the package (position facing the B-system memory I / F signal in FIG. 12) at the position facing the I / F signal.
  • the signal input / output pins for the common system external I / F are separated from the A system and B system signal pins on the upper and lower sides of the package (positions facing the common system external I / F signal in FIG. 12).
  • the arrangement of each I / F that is, each I / F signal pin of the A system and the B system is arranged diagonally with respect to the center point of the package, and the common signal pins separate them. It is important to do so, and details of the number of specific signal pins of each I / F, the specific boundary position of each I / F, and the specific signal pin arrangement in each I / F are not mentioned.
  • the directions such as the left and right and the top and bottom of the package are relative and are not limited to the directions shown in the present embodiment.
  • the present invention does not strictly require pin arrangement at diagonal positions, and two signal pins may be arranged at roughly diagonal positions. For example, if the arrangement order of each I / F unit is diagonal, the signal pins belonging to each I / F may be interchanged.
  • FIG. 14 is a diagram showing a component arrangement on the electronic circuit board 30 on which the LSI 10 and the external device are mounted in the present embodiment.
  • the high-speed memory I / F circuits 13A and 13B (see FIG. 3) in the A-system and B-system memory I / F signal pin areas of the failsafe LSI 10 include RAM-A1 (1311A), RAM-A2 (1312A), RAM -B1 (1311B) and RAM-B2 (1312B) are connected, and ROM-A (141A) and ROM-B (141B) are connected to the external bus I / F circuits 14A and 14B (see FIG. 3). .
  • a system bus bridge LSI 221 is connected to the system bus I / F circuit 22 (see FIG. 3) of the failsafe LSI 10, and a network physical layer LSI 231 is connected to the network I / F circuit 23 (see FIG. 3).
  • the black circles at the corners of the figures showing these external devices are index marks for semiconductor components, that is, marks for determining the mounting direction of the components.
  • the device connected to the A system and the device connected to the B system are upside down in the same manner as the arrangement of the signal pins.
  • a normality / abnormality determination signal 200 output from the comparison device 20 (see FIG. 3) is connected to the state notification connector 2000 and notifies the state to the outside of the electronic circuit board 30.
  • a signal output from the system bus bridge LSI 221 is connected to a system bus connector 2210, and a bus signal is exchanged between the electronic circuit board 30 and another board.
  • a signal output from the network physical layer LSI 231 is connected to the network connector 2310, and a network signal is exchanged between the electronic circuit board 30 and another board.
  • the respective external circuits are connected to the respective I / F on the substrate.
  • the wiring can be routed without detouring or being congested, which is advantageous from the design cost and performance of the board.
  • a signal pin area relating to the high-speed memory I / F circuit 13A of the LSI 10 and an area 300A in which RAM-A1 (1311A) and RAM-A2 (1312A) are mounted hatchched area in the figure
  • the signal pin area relating to the high-speed memory I / F circuit 13B of the LSI 10 the area 300B (hatched area in the figure) where the RAM-B1 (1311B) and the RAM-B2 (1312B) are mounted are the other areas. This is a region where the power supply voltage is different.
  • the high-speed memory I / F see 13A and 13B in FIG.
  • the different voltage regions can be separated into left and right, so that the influence of noise accompanying the operation of the high-speed RAM on the operation of the high-speed RAM on the opposite side can be reduced.
  • the essence of the present invention is that the same function I / F of the two systems is located at a diagonal position regardless of which I / F is what power supply voltage and how many different voltage regions exist. By arranging them in this way, mutual interference can be minimized.
  • An electronic device including the electronic circuit board 30 and the like on which the LSI 10 and an external device are mounted can be used as a railroad electronic device, and the LSI 10 at this time becomes a railroad failsafe LSI.
  • a second embodiment of the present invention will be described with reference to FIGS.
  • the external I / O described in the first embodiment is used for pin multiplexes between signals relating to two systems of processing devices or signals of common systems. This is a problem to be solved in the arrangement of / F, and it is sufficient that signals relating to the two systems of processing devices are arranged on the diagonal of the LSI.
  • the pin multiplexes of the signals related to the two systems of processing devices and the signals of the common system are preferably arranged as in the second embodiment to be described.
  • FIG. 15 is a diagram showing an internal configuration and external devices of the fail-safe LSI in the second embodiment.
  • the first embodiment differs from FIG. 3 in that it has general-purpose input / output circuits 24A and 24B and pin function selectors 25A and 25B, and signals related to the general-purpose input / output circuits 15A and 15B are directly connected to the outside of the LSI 10.
  • signals related to the general-purpose general-purpose input / output circuits 24A and 24B are selectively connected to the outside by the pin function selectors 25A and 25B, that is, are pin multiplexed. That is, the embodiment shown in FIG. 3 is further connected to general-purpose input / output circuits 24A and 24B, two general-purpose input / output circuits 15A and 24A, and general-purpose input / output circuits 15B and 24B. 25B is added.
  • FIG. 16 is a diagram showing the internal configuration of the general purpose input / output circuit 15A, the general purpose input / output circuit 24A, and the pin function selector 25A in the second embodiment.
  • the general-purpose input / output circuit 15B, the general-purpose input / output circuit 24B, and the pin function selector 25B have the same configuration. Similar to the first embodiment, the general-purpose input / output circuit 15A has a general-purpose IO read data register (PIORR_A) 151A, a general-purpose IO write data register (PIOWR_A) 152A, and a general-purpose IO function setting register (PIOFR_A) 153A.
  • the registers are read and written by the processor 11A (see FIG. 15) via the internal bus 12A.
  • the general-purpose input / output circuit 24A includes a general-purpose IO read data register (PIORR_C1) 241A, a general-purpose IO write data register (PIOWR_C1) 242A, and a general-purpose IO function setting register (PIOFR_C1) 243A.
  • the values are read and written by simultaneous access from the processors 11A and 11B.
  • the pin function selector 25A includes a general purpose IO selection register (PIOSR_A) 251A and a selection circuit 252A.
  • a circuit (not shown) for register access of PIOSR_A is in the general-purpose input / output circuit 15A, and values are read and written by the processor 11A via the internal bus 12A.
  • PIORR_A and PIOWR_A have an 8-bit data width
  • PIOFR_A has a 1-bit data width
  • PIORR_C1 and PIOWR_C1 have an 8-bit data width
  • PIOFR_C1 has a 1-bit data width, and are connected to the selection circuit 252A.
  • PIOSR_A has a data width of 1 bit.
  • the function of the general-purpose input / output circuit 24A When the value is 0, the function of the general-purpose input / output circuit 24A is selected, and when the value is 1, the function of the general-purpose input / output circuit 15A is selected. That is, when the function of the general-purpose input / output circuit 24A is selected, PIORR_C1 and PIOWR_C1 are connected to the external signal line 250A of the LSI 10 via the input / output buffer 252A, and the input / output direction is determined according to the value of PIOFR_C1.
  • PIORR_A and PIOWR_A are connected to the external signal line 250A of the LSI 10 via the input / output buffer 252A, and the input / output direction is determined according to the value of PIOFR_A.
  • FIG. 17 is a diagram for explaining a logic circuit layout and input / output pad arrangement in the LSI chip 100 in the second embodiment.
  • the difference from FIG. 12 is that a pin function selector for switching between the A system external I / F and the common system external I / F is arranged at the lower left of the chip, and the B system external I / F and the common system external I / F are arranged at the upper right of the chip.
  • the output pad, that is, the B system / common system mixed region is arranged.
  • FIG. 18A is a diagram for explaining the external pin arrangement of the LSI 10 in the second embodiment. Similar to FIG. 17, the difference from FIG. 13A relates to the signal switched by the pin function selector between the input / output pin of the signal related to the A system external I / F in the lower left and the input / output pin of the signal related to the common system external I / F.
  • I / O pins that is, A / common system mixed area
  • Input / output pins that is, B system / common system mixed areas are arranged.
  • FIG. 19A, 19B, and 19C are diagrams showing an outline of a fail-safe LSI having a physical structure different from that of the first embodiment.
  • FIG. 19A is a diagram showing a cross section of the fail-safe LSI.
  • the external I / F signal and the power source of the LSI chip are connected to the package substrate by the bumps 107 on the chip.
  • FIG. 19B is an overhead view of the state where the sealing material is removed from the fail-safe LSI.
  • the LSI chip 100 is arranged on the package substrate with the circuit surface facing downward, and is connected to the package substrate by the bump 107 on the chip.
  • FIG. 19C is a diagram showing the circuit surface of the LSI chip.
  • a B-type processing device is arranged on the left side of the LSI chip, an A-type processing device is arranged on the right side, and a common circuit is arranged in the center.
  • the external pins of the LSI package are arranged such that signal pins of the A system are arranged on the left side of the LSI, the B system is arranged on the right side, and the common pins are arranged vertically. That is, when the chip is mounted on the back as shown in this figure, the signal arrangement of the LSI chip and the LSI package is reversed left and right.
  • FIG. 20A, 20B, and 20C are diagrams for explaining external pin arrangement in a fail-safe LSI having an external pin structure different from that of the first embodiment.
  • FIG. 20A shows the case of the first embodiment, in which there is no external pin at the center of the package.
  • the signal pins of the A system are arranged on the left side of the LSI, the B system is arranged on the right side, and the common system is arranged on the upper and lower sides.
  • power pins including ground pins
  • the total number of pins and the arrangement and number of power supply pins vary depending on the package design.
  • the signal pins of the A system, B system, and common system are mounted in any positional relationship.
  • FIG. 20B shows the case where there are external pins at the center of the package, but the center is all the power supply pins.
  • FIG. 20C shows the case where there is also an external pin at the center of the package, and the center also has a signal pin. Is done.
  • the common system signal pins are separated from the common system signal pins by disposing the common system signal pins in the center as in the other examples.
  • Fail-safe LSI 11A, 11B Processors 12A, 12B Internal buses 13A, 13B High-speed memory interface circuits 14A, 14B External bus interface circuits 15A, 15B General-purpose input / output circuit 20 Comparison device 21 Common internal bus 22 System bus interface circuit 23 Network interface circuit 25A , 25B Pin function selector 30 Electronic circuit board 100 Fail-safe LSI chip 200 Normal / abnormal discrimination signal 201 Alternating signal generator 202 Bus comparator 203 Duplex control circuit 204 Comparison mismatch signal

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Abstract

　従来のフェールセーフＬＳＩは、チップ内のプロセッサや比較回路の配置について言及されていたが、パッケージの信号ピン配置までは言及されていなかった。また、多様な周辺回路や高速な外部メモリへの対応も考慮されていなかった。　２つのプロセッサからの出力を照合して一本化された内部インタフェースを共通系内部バスに接続し、その共通系内部バスに複数の外部インタフェース回路を接続する。また、２つの系統に関する信号ピンをパッケージの対角に配置するともに、それらの間に共通系に関する信号ピンを配置するようにする。

Description

ＬＳＩ，鉄道用フェールセーフＬＳＩ，電子装置，鉄道用電子装置
　この発明は、マイクロプロセッサを内蔵した半導体チップ（ＬＳＩ）に関し、特に、鉄道における信号システムのように、高い安全性を必要とする制御システムに利用される鉄道用フェールセーフ半導体チップ（ＬＳＩ）及び該半導体チップ（ＬＳＩ）を搭載した電子装置，鉄道用電子装置などに関するものである。
　鉄道における信号システムのように高い安全性が必要とされる制御システムでは、システム内の機器に異常が発生した場合でもシステムを危険な状態に陥らせず、安全な状態で停止できるよう、「フェールセーフ」の思想にしたがって機器を設計している。フェールセーフの実現には機器の異常を確実に検出することが不可欠であるが、マイクロプロセッサを使用した制御システムにおいては、プロセッサを多重化して相互に監視することによってプロセッサ部の異常を検出している。例えばマイクロプロセッサを含むフェールセーフ機能を有するＬＳＩを搭載した電子装置を鉄道における信号システムに適用した場合によれば、各車両に装備されたシステム内の機器の異常をＬＳＩにて検知したとき、該異常検知信号に基づいて鉄道用電子装置から地上側に設置された鉄道車両制御装置側に鉄道車両に異常が発生したことを通知する制御信号を送信する。この制御信号の送信は無線装置により行われる。そして、この制御信号を受けた鉄道車両制御装置側は、各車両側に車両停止信号を無線装置により送信し、鉄道車両の安全な走行制御を実行する。
　近年、半導体の高集積化が進んで１つのＬＳＩチップ内に２つのプロセッサを内蔵して動作比較を行うことが可能になった。その比較方式は特許文献１などに見られる。また、実際に１チップフェールセーフＬＳＩを作成した例が非特許文献１に見られる。
特開平６－１６１７９８号公報
K. Shimamura, et al.:"A Single-Chip Fail-Safe Microprocessor withMemory Data Comparison Feature", IEEE 12th Pacific RimInternational Symposium on Dependable Computing (PRDC'06), (18-20 Dec. 2006)
　最近では、半導体の高集積化がますます進み、これまではチップに外付けされていた周辺回路をチップ内に内蔵することが可能になった。また、高速に動作するプロセッサの性能を活かすため、高速で大容量なメモリを外付けすることが必要になった。
　多様な周辺回路や高速な外部メモリなどをチップに接続できるようにするためには、チップ及びチップを内蔵したパッケージの信号ピン数を増やす必要がある。また、周辺回路の動作周波数も高速化しているため、信号ピンの配置には配線ディレイや電気的特性の違いを考慮する必要がある。
　一方、従来技術では、信頼性確保の観点から、チップ内のプロセッサや該プロセッサの異常有無を検知する比較回路の配置について言及されているが、パッケージの信号ピン配置や装置基板の部品配置までは言及されていない。さらに、チップの外部に接続される周辺回路も、汎用的なバスが１種類存在するだけで、多様な周辺回路や高速な外部メモリへの対応は考慮されていなかった。
　また、一般的に、プロセッサを内蔵したＬＳＩは、用途に汎用性を持たせるため一つの外部信号ピンに複数の機能を持たせ、必要に応じて機能を切り替える、いわゆるピンマルチプレクス、を設定した信号ピンを持つことも多い。これにより、数が限られた信号ピンを有効に使用できるが、従来技術ではフェールセーフＬＳＩにおけるピンマルチプレクスについても考慮されていなかった。
　本発明の目的は、ＬＳＩチップの周辺回路まで含めて安全性と高性能化を両立させることである。
　周辺回路まで含めて安全性と高性能化を両立させるため、プロセッサを含む２つの系統に関する信号ピンをパッケージの対角即ち互いに最も離れた場所に配置するともに、２つの系統に関する信号ピンの間に共通系に関する信号ピンを配置するようにする。ここで、最も離れた場所とは、安全性と高性能化を両立できる範囲ならばその近傍であってもよいとの意味である。共通系の周辺回路が２つある場合は、２箇所ある２つの系統に関する信号の間の領域に１つずつの周辺回路に関する信号ピンを配置する。
　２つの系統に関する信号ピンの間に共通系に関する信号ピンを配置することにより２つの系統に関する信号ピンの距離を拡げることができるので、電磁ノイズなどの単一要因で２つの系統が同時に誤動作を起こす可能性をより少なくすることができる。
本発明のフェールセーフＬＳＩ内部構成例の概要を示したブロック図。 図１に示すフェールセーフＬＳＩの物理的構造であり、フェールセーフＬＳＩ１０の断面を示した図。 フェールセーフＬＳＩの物理的構造であり、図２Ａに示すフェールセーフＬＳＩ１０から封止材１０２を取り除いた状態の俯瞰図。 フェールセーフＬＳＩの物理的構造であり、図２Ｂに示すＬＳＩチップ１００の回路面を表した図。 本発明の第１の実施例におけるフェールセーフＬＳＩの内部構成例を示したブロック図。 図３の共通系内部バス２１に接続される配線の概要を示した図。 図３の共通系内部バス２１の内部構成の配線例を示した図。 図５の内部バス２１の動作を説明するためのタイミングチャート。 図３の比較装置の内部構成例を示した図。 図７の交番信号発生器２１０の動作を説明するための信号波形図。 図７のバス比較器２０２の内部構成例を示した図。 図７の二重化制御回路の内部構成例を示した図。 図３の汎用入出力回路（汎用Ｉ／Ｏ１５）の内部構成例を示した図。 本発明のＬＳＩチップ内の論理回路レイアウト及び入出力パッド配置について説明するための図。するための図。 本発明のＬＳＩの外部ピン配置について説明するための図であり、図１３ＢでＬＳＩ１０の外観に指示した視点、即ちＬＳＩ１０の真上からピン配置を透視した図。 本発明のＬＳＩの外部ピン配置について説明するための図であり、図１３Ａの視点を説明するための図。 本発明の電子回路基板における部品配置例を示した図。 第２の実施例におけるフェールセーフＬＳＩの内部構成例を示したブロック図。 第２の実施例における汎用入出力回路及びピン機能セレクタの内部構成例を示した図。 第２の実施例におけるＬＳＩチップ内の論理回路レイアウト及び入出力パッド配置について説明するための図。 第２の実施例におけるＬＳＩの外部ピン配置について説明するための図。 第２の実施例におけるＬＳＩの外部ピン配置について説明するための図であり、図1８Ａの視点を説明するための図。 本発明の第１の実施例とは異なる物理的構造を持つフェールセーフＬＳＩの概要であり、フェールセーフＬＳＩの断面を示した図。 異なる物理的構造を持つフェールセーフＬＳＩの概要であり、図１９ＡのフェールセーフＬＳＩから封止材を取り除いた状態の俯瞰図。 異なる物理的構造を持つフェールセーフＬＳＩの概要であり、図１９ＡのＬＳＩチップの回路面を表した図。 本発明の第１の実施例とは異なる外部ピン構造を持つフェールセーフＬＳＩにおける外部ピン配置について説明するための図であり、第１の実施例において、パッケージの中央部に外部ピンが無い場合の例を示した図。 本発明の第１の実施例とは異なる外部ピン構造を持つフェールセーフＬＳＩにおける外部ピン配置について説明するための図であり、パッケージの中央部にも外部ピンがあるが、中央部は全て電源ピンである場合の例を示す図。 本発明の第１の実施例とは異なる外部ピン構造を持つフェールセーフＬＳＩにおける外部ピン配置について説明するための図であり、パッケージの中央部にも外部ピンがあり、中央部も信号ピンとなっている場合の例を示した図。
　本発明の第１の実施例を図１から図１４により説明する。図１は本発明のＬＳＩの概要を説明する図である。一つのＬＳＩ１０内にプロセッサ及び外部インタフェース（以下Ｉ／Ｆ）回路を含む同一構成の処理装置を２系統搭載している。本実施例では２つの系統をＡ系，Ｂ系と呼ぶ。それぞれの系統の処理装置は、１つ以上のプロセッサ及び１つ以上の外部Ｉ／Ｆ回路を有し、それらは各系統内の内部バスに接続されている。各系統内のプロセッサの処理結果は内部バスに現れるので、Ａ系内部バスとＢ系内部バスに接続された比較装置によって、両方のバスの信号（バスの対応する信号：アドレス、ライトデータ、リードデータなど）を比較すれば、２系統の処理装置が同じ動作を行っているか否かわかる。両者が同じ動作を行っている場合は正常、両者が異なる動作を行っている場合は異常、を示す信号を正常異常判別信号２００としてフェールセーフＬＳＩチップ１００（図２Ａ参照）の外部に出力する。正常な場合、即ち２系統の内部バスから同じ信号が出力された場合、比較装置はその一方を選んで共通系内部バスに出力する。共通系内部バスから２系統の処理装置への出力は比較装置が２系統の内部バスの両方に出力する。このようなバスの一本化により、２系統の動作タイミングがずれることはなく同じ処理が続けられる。共通系内部バスには共通系外部Ｉ／Ｆ回路が複数接続される。２系統の同一構成の外部Ｉ／Ｆ回路及び共通系外部Ｉ／Ｆ回路にはそれぞれ外部装置を接続することができる。このように、２つのプロセッサからの出力を照合して一本化された内部インタフェースを、従来のように直接チップの外部に出力するのではなく、一旦共通系内部バスに接続し、その共通系内部バスに複数の外部Ｉ／Ｆ回路を接続できるようにすることで、多様な周辺回路を接続可能とすることができ、ＬＳＩの性能向上を図ることができる。
　言い換えると、共通系内部バスを設けることにより複数の外部Ｉ／Ｆ回路が内蔵できるようになるので、複数の外部装置を直接チップに接続できるようになる。前記外部装置に外部メモリが含まれる場合、前記２系統の外部Ｉ／Ｆ回路に接続される前記外部装置のメモリの信号電圧が、前記共通系の外部Ｉ／Ｆ回路の信号電圧と、少なくとも一部分で異なるように設定する。それらの具体例については後述する。
　図２Ａ、２Ｂ、２Ｃは本実施例におけるフェールセーフＬＳＩの物理的構造の概要を示す図である。図２Ａは図１のフェールセーフＬＳＩ１０の断面（内部構成）を示した図で、ＬＳＩチップ１００の外部Ｉ／Ｆ回路の信号及び電源（図示せず）はボンディングワイヤ１０３によってパッケージ基板１０１に電気的に接続され、パッケージ基板１０１の下部に取り付けられた半田ボール１０４を介して外部と接続される。つまりパッケージ基板１０１に搭載されたＬＳＩチップ１００はボンディングワイヤ１０３を介して半田ボール１０４に電気的に接続される構成となっている。ＬＳＩチップ１００の上部は封止材１０２によって保護されている。
図２ＢはフェールセーフＬＳＩ１０から封止材１０２を取り除いた状態の俯瞰図で、パッケージ基板１０１にＬＳＩチップ１００が回路面を上部に向けて配置され、ボンディングワイヤ１０３によってパッケージ基板１０１に接続されていることを示す。図２ＣはＬＳＩチップ１００及びパッケージ基板１０１の回路面を表した図で、ＬＳＩチップ１００は上述した２系統の処理装置や比較装置などの論理回路が形成される論理回路実装領域１０５と、信号や電源を接続するための入出力パッド領域１０６から成ることを示す。また、本実施例においてはＬＳＩチップ１００の左側にＡ系の処理装置、右側にＢ系の処理装置、中央に共通系の回路が配置されている。チップ内配置に関しては後述する。
　図３は本実施例におけるフェールセーフＬＳＩの内部構成及び外部機器の一例を示す図である。フェールセーフＬＳＩ１０は２つの系統（Ａ系統及びＢ系統）のプロセッサ１１Ａ及び１１Ｂ、２つの系統の内部バス１２Ａ及び１２Ｂ、を有し、２つの系統の外部Ｉ／Ｆとして高速メモリＩ／Ｆ回路１３Ａ及び１３Ｂ，外部バスＩ／Ｆ回路１４Ａ及び１４Ｂ，汎用入出力回路１５Ａ及び１５Ｂを有する。高速メモリＩ／Ｆ回路１３Ａ及び１３Ｂには外部ＲＡＭ１３１Ａ及び１３１Ｂが、外部バスＩ／Ｆ回路１４Ａ及び１４Ｂには外部ＲＯＭ１４１Ａ及び１４１Ｂが、それぞれ外部装置として接続される。また、フェールセーフＬＳＩ１０は比較装置２０，共通系内部バス２１、を有し、共通系外部Ｉ／Ｆとしては、システムバスＩ／Ｆ回路２２及びネットワークＩ／Ｆ回路２３を有する。システムバスＩ／Ｆ回路２２にはシステムバスブリッジ２２１が、ネットワークＩ／Ｆ回路２３にはネットワーク物理層２３１が、それぞれ外部装置として接続される。比較装置２０からは正常異常判別信号２００が出力される。
　図４は本実施例における共通系内部バス２１（図３参照）に接続される配線の概要を示す図である。共通系内部バス２１には比較装置２０とのＩ／Ｆ信号線２０５，システムバスＩ／Ｆ回路２２とのＩ／Ｆ信号線２２２，ネットワークＩ／Ｆ回路２３とのＩ／Ｆ信号線２３２、が接続される。Ｉ／Ｆ信号線２０５，２２２，２３２、はそれぞれ、内部バスにリード／ライト要求を出すマスタポート２０５Ｍ，２２２Ｍ，２３２Ｍ、及び内部バスからのリード／ライト要求を受け取るスレーブポート２０５Ｓ，２２２Ｓ，２３２Ｓ、に分かれる。本実施例においては共通系内部バス２１に接続される３つのモジュール（比較回路２０，ネットワークＩ／Ｆ回路２３，システムバスＩ／Ｆ回路２２）は全てマスタポートとスレーブポートを有しているが、一般的にはいずれかのポートのみでよい。２つの系統の内部バス１２Ａ及び１２Ｂも接続されるモジュール数が異なるだけで共通系内部バス２１と同様の構成及び機能を持つため詳細な説明は省略するが、例えば高速メモリＩ／Ｆ回路１３Ａ及び１３ＢとのＩ／Ｆはスレーブポートのみを有する。
　図５は本実施例における共通系内部バス２１の内部構成及び接続される配線の詳細を示す図である。図５では信号の流れを分かりやすくするためマスタポート２０５Ｍ，２２２Ｍ，２３２Ｍとスレーブポート２０５Ｓ，２２２Ｓ，２３２Ｓを分けて示している。共通系内部バス２１はバス制御回路２１１と各ポート２０５Ｍ，２２２Ｍ，２３２Ｍ，２０５Ｓ，２２２Ｓ，２３２Ｓへの配線から成る。バス制御回路２１１はリクエスト制御回路２１２とレスポンス制御回路２１３から成る。各マスタポート２０５Ｍ，２２２Ｍ，２３２Ｍは、アドレス（出力）２０５１Ｍ，２２２１Ｍ，２３２１Ｍ，ライトデータ（出力）２０５２Ｍ，２２２２Ｍ，２３２２Ｍ，コマンド（出力）２０５３Ｍ，２２２３Ｍ，２３２３Ｍ，グラント（入力）２０５４Ｍ，２２２４Ｍ，２３２４Ｍ，リードデータ（入力）２０５５Ｍ，２２２５Ｍ，２３２５Ｍ，バリッド（入力）２０５６Ｍ，２２２６Ｍ，２３２６Ｍの６種の信号から構成される。各スレーブポート２０５Ｓ，２２２Ｓ，２３２Ｓは、アドレス（入力）２０５１Ｓ，２２２１Ｓ，２３２１Ｓ，ライトデータ（入力）２０５２Ｓ，２２２２Ｓ，２３２２Ｓ，コマンド（入力）２０５３Ｓ，２２２３Ｓ，２３２３Ｓ，ビジー（出力）２０５７Ｓ，２２２７Ｓ，２３２７Ｓ，ポート番号（出力）２０５８Ｓ，２２２８Ｓ，２３２８Ｓ，リードデータ（出力）２０５５Ｓ，２２２５Ｓ，２３２５Ｓ，バリッド（出力）２０５６Ｓ，２２２６Ｓ，２３２６Ｓの７種の信号から構成される。入出力の向きは各ポートからバス制御回路２１１に対してのものである。リクエスト制御回路２１２は各マスタポート２０５Ｍ，２２２Ｍ，２３２Ｍからの転送要求を調停し、アドレス２０５１Ｍ，２２２１Ｍ，２３２１Ｍをデコードして出力先のスレーブポート２０５Ｓ，２２２Ｓ，２３２Ｓを選択する。バス調停やアドレスでコードは良く知られた技術であり、詳細な説明は省略する。レスポンス制御回路２１３は各スレーブポート２０５Ｓ，２２２Ｓ，２３２Ｓからのリードデータ返送要求を調停し、要求元のマスタポート２０５Ｍ，２２２Ｍ，２３２Ｍに出力する。レスポンス制御回路２１３は各スレーブポート用にリードデータを一時的に保持するバッファ（図示せず）を持ち、各スレーブポート２０５Ｓ，２２２Ｓ，２３２Ｓからの返送要求が待たされることは無い。
　図６は共通系内部バス２１の動作を説明するためのタイミングチャートである。図６ではマスタポート２０５Ｍとスレーブポート２２２Ｓ間のデータのライト及びリードの動作を示している。共通系内部バス２１は図の上部に示したクロック信号（図６ではクロックサイクルとして表記）に同期して１クロックサイクルごとにデータを転送する。例えば、クロックサイクルｉに比較装置２０（図３参照）からアドレス２０５１ＭとしてシステムバスＩ／Ｆ回路２２内部のレジスタを示すアドレス（Ａ０），ライトデータ２０５２Ｍ，コマンド２０５３Ｍとして４バイトライトを示す符号（Ｄ０，Ｗ４）、がバス制御回路２１１に与えられると、リクエスト制御回路２１２は他のマスタポートからのリクエストやリクエスト発行先のスレーブポートのビジー状態が無いことを判定し、グラント２０５４Ｍをアサートしてリクエスト元に要求が受け付けられたことを通知する。同時にリクエスト制御回路２１２はリクエスト発行先のスレーブポート２２２Ｓにはアドレス２２２１Ｓ，ライトデータ２２２２Ｓ，コマンド２２２３Ｓ、を出力する。スレーブポート２２２Ｓに接続されたシステムバスＩ／Ｆ回路２２（図３参照）は受け取ったアドレスに従ってライトデータを自モジュール内のレジスタに書き込む。
　クロックサイクルｊにアドレス２０５１ＭとしてシステムバスＩ／Ｆ回路２２に接続されたシステムバスブリッジ２２１内部のレジスタを示すアドレス（Ａ１），コマンド２０５３Ｍとして４バイトリードを示す符号（Ｒ４）、がバス制御回路２１１に与えられると、リクエスト制御回路２１２はバスの状態を判定し、グラント２０５４Ｍをアサートしてリクエスト元に要求が受け付けられたことを通知する。同時にリクエスト制御回路２１２はリクエスト発行先のスレーブポート２２２Ｓにはアドレス２２２１Ｓ，コマンド２２２３Ｓ、を出力する。スレーブポート２２２Ｓに接続されたシステムバスＩ／Ｆ回路２２（図３参照）は受け取ったアドレスに従ってシステムバスブリッジ２２１（図３参照）にリード要求を出す。クロックサイクルｊ＋１では、システムバスＩ／Ｆ回路２２はビジー２２２７Ｓをアサートし、他のリクエストを受け付けられないことをリクエスト制御回路２１２に通知する。クロックサイクルＪ＋２にシステムバスブリッジ２２１からのリードデータを返送する準備ができた場合、システムバスＩ／Ｆ回路２２はスレーブポート２２２Ｓのポート番号２２２８Ｓとしてリクエストの要求元であるマスタポート２０５Ｍを示す符号（Ｐ０），リードデータ２２２５Ｓ（Ｄ１）、をバリッド２２２６Ｓとともにレスポンス制御回路２１３に対して出力する。レスポンス制御回路２１３はポート番号２２２８Ｓで示されたポート２０５Ｍに対してリードデータ２０５５Ｍ（Ｄ１）、及びバリッド２０５６Ｍを出力する。
　このように、共通系内部バス２１を使用して、接続されたモジュール間でのデータ転送が行える。特にこのバスでは、リクエスト制御とレスポンス制御を分離することにより、１つのモジュールからのリード要求中でも他のモジュール間のデータ転送を妨げない、いわゆるスプリットトランザクションを実現しているので、ネットワークＩ／Ｆ回路（図３の２２参照）やシステムバスＩ／Ｆ回路（図３の２３参照）のように一度に大量のＤＭＡデータ転送を行うモジュールがあってもバスを占有することが無く、バススループットが低下することを避けられる。また、各ポートとバス制御回路間の配線は１対１にできるので、物理的に離れた位置にモジュールを置いても、バス全体の動作速度に与える配線遅延の影響を最小にできる。
　図７は本実施例における比較装置２０の内部構成を示す図である。比較装置２０はＡ系の内部バス１２１ＡとＢ系の内部バス１２１Ｂとのバス信号を比較し、その結果（比較不一致信号２０４）を交番信号発生器２０１に供給するバス比較器２０２，両系内部バス間とバス比較器２０２の出力部に接続された二重化制御回路２０３及びバス比較器２０２の比較不一致信号２０４を受けて正常異常判別信号２００（Ｈｉｇｈｔ／Ｌｏｗ）を出力する交番信号発生器２０１，から成り、Ａ系内部バス１２１Ａ，Ｂ系内部バス１２１Ｂ，共通系内部バス２１（図３参照）、と接続されている。二重化制御回路２０３はバス比較器２０２の出力信号である比較不一致信号２０４を受けてＡ系の内部バス１２１ＡとＢ系の内部バス１２１Ｂとを制御する。
　図８は本実施例における交番信号発生器２０１の動作を表す図である。交番信号発生器２０１はバス比較器２０２が出力する比較不一致信号２０４（交番信号）に従って、正常異常判別信号２００を出力する。正常または異常という状態を１本のレベル信号で外部に出力すると、信号レベルがＯＮ（Ｈｉｇｈｔ）またはＯＦＦ（Ｌｏｗ）に固定される故障モードを避けられないため、例えば鉄道の信号システムなどでは、一定周波数でＯＮ，ＯＦＦを繰り返している場合は正常、それ以外の状態は異常、とする「交番信号」が従来から使用されてきた。本実施例においても、交番信号発生器２０１は比較不一致信号２０４（交番信号）が一致即ち正常を示している場合は所望の周波数信号を、不一致即ち異常を示した場合はレベル信号を、それぞれ出力する。交番信号発生器２０１による交番信号の生成論理は公知であるため詳細な説明は省略する。
　図９は本実施例におけるバス比較器２０２の内部構成を示す図である。バス比較器２０２はＡ系内部バス１２１Ａから出力される信号とＢ系内部バス１２１Ｂから出力される信号とを常時比較し、不一致を検出した場合は比較不一致信号２０４をＯＮする。比較するデータは、アドレス１２１１ＭＡと１２１１ＭＢ，ライトデータ１２１２ＭＡと１２１２ＭＢ，コマンド１２１３ＭＡと１２１３ＭＢ，ビジー１２１７ＳＡと１２１７ＳＢ，ポート番号１２１８ＳＡと１２１８ＳＢ，リードデータ１２１５ＳＡと１２１５ＳＢ，バリッド１２１６ＳＡと１２１６ＳＢ、であり、一度でも不一致を検出した場合はバス比較器２０２内部のフリップフロップがセットされ、比較不一致信号２０４はＯＮのままとなる。なお、バス比較器自身の誤動作を検出するために、比較器を多重化したり、一定時間ごとに故意にエラーを発生させたりする技術が知られているが、本実施例では高信頼な比較器の論理は公知として詳細な説明は省略する。
　図１０は本実施例における二重化制御回路２０３の内部構成を示す図である。二重化制御回路２０３はバス比較器２０２で比較不一致が検出されない限り、Ａ系内部バス１２１Ａから出力される信号を共通系内部バス２１に出力する。即ち、アドレス１２１１ＭＡ，ライトデータ１２１２ＭＡ，コマンド１２１３ＭＡ，ビジー１２１７ＳＡ，ポート番号１２１８ＳＡ，リードデータ１２１５ＳＡ，バリッド１２１６ＳＡを、それぞれアドレス２０５１Ｍ，ライトデータ２０５２Ｍ，コマンド２０５３Ｍ，ビジー２０５７Ｓ，ポート番
号２０５８Ｓ，リードデータ２０５５Ｓ，バリッド２０５６Ｓ、として出力する。
比較不一致が検出された場合、比較不一致信号２０４によってコマンド１２１３ＭＡとバリッド１２１６ＳＡの出力が抑止され、共通系内部バス２１はリクエスト及びレスポンスの発行を検知しないので、不一致となったデータを共通系内部バス２１に出力するのを止められる。
　共通系内部バス２１から出力される信号は、Ａ系内部バス１２１Ａ及びＢ系内部バス１２１Ｂに同時に送られる。即ち、グラント２０５４Ｍ，リードデータ２０５５Ｍ，バリッド２０５６Ｍ，アドレス２０５１Ｓ，ライトデータ２０５２Ｓ，コマンド２０５３Ｓ、はそれぞれ、グラント１２１４ＭＡ及び１２１４ＭＢ，リードデータ１２１５ＭＡ及び１２１５ＭＢ，バリッド１２１６ＭＡ及び１２１６ＭＢ，アドレス１２１１ＳＡ及び１２１１ＳＢ，ライトデータ１２１２ＳＡ及び１２１２ＳＢ，コマンド１２１３ＳＡ及び１２１３ＳＢ、に送られる。このように、二重化制御回路２０３によって、共通系内部バス２１からは、Ａ系内部バス１２１Ａ及びＢ系内部バス１２１Ｂが１本のバス（ポート２０５）のように見え、Ａ系内部バス１２１ＡとＢ系内部バス１２１Ｂの動作タイミングもずれることは無いので、２系統の処理装置における処理もずれることは無い。
　プロセッサ１１Ａ及び１１Ｂは一般的なマイクロプロセッサを想定しており、公知の技術として説明は省略する。高速メモリＩ／Ｆ回路１３Ａ及び１３ＢはＤＤＲ－ＳＤＲＡＭ（Double Data Rate-Synchronous DRAM）などの汎用高速メモリを想定しており、公知の技術として説明は省略するが、高速化のためにＩ／Ｆ電圧を汎用的な外部バスよりも低くする傾向にある。具体的には、汎用的な外部バスのＩ／Ｆ電圧が３.３Ｖ、ＤＤＲ－ＳＤＲＡＭのＩ／Ｆ電圧が２.５Ｖ、となり、ＬＳＩは複数のＩ／Ｆ電圧に対応する必要がある。外部バスＩ／Ｆ回路１４Ａ及び１４Ｂはチップセレクト，アドレス，データ，リード／ライトストローブ、などから構成される一般的なマイクロプロセッサの外部バスを想定しており、公知の技術として説明は省略する。
　図１１は本実施例における汎用入出力回路１５Ａ（図３参照）の内部構成を示す図である。汎用入出力回路１５Ｂも同様な構成である。汎用入出力回路１５Ａは汎用ＩＯリードデータレジスタ（ＰＩＯＲＲ_Ａ）１５１Ａ，汎用ＩＯライトデータレジスタ（ＰＩＯＷＲ_Ａ）１５２Ａ，汎用ＩＯ機能設定レジスタ（ＰＩＯＦＲ_Ａ）１５３Ａ、を有し、これらのレジスタは内部バス１２Ａを介してプロセッサ１１Ａによって値のリード，ライトが行われる。ＰＩＯＲＲ_Ａ及びＰＩＯＷＲ_Ａは８ビットのデータ幅を有し、入出力バッファ１５４Ａを介してＬＳＩ１０の外部信号線１５０Ａと接続される。ＰＩＯＦＲ_Ａは１ビットのデータ幅を有し、その値が０の場合はデータ出力となり、ＰＩＯＷＲ_Ａに設定した値が外部信号線１５０Ａに出力される。ＰＩＯＦＲ_Ａの値が１の場合はデータ入力となり、外部信号線１５０Ａの信号レベルがＰＩＯＲＲ_Ａに入力される。
　図１２は本実施例におけるＬＳＩチップ１００内の論理回路レイアウト及び入出力パッド配置について説明するための図である。２系統の処理装置は、単一の要因が両方の系統に同一の誤りを引き起こすことを避けるため、チップ内においてできるだけ距離を離して配置されることが望ましい。そのため本実施例における論理回路レイアウトは、同図上において、チップの左側にＡ系の処理装置，チップの右側にＢ系の処理装置を配置し、両者の間即ち中央部に比較装置（図３の比較装置２０に相当）及び共通系の外部Ｉ／Ｆ（図３のネットワークＩ／Ｆ回路２３，システムバスＩ／Ｆ回路２２に相当）を配置することにより、Ａ系とＢ系の論理回路を分離している。さらにＢ系の処理装置内のレイアウトをＡ系の上下転置とすることにより、Ａ系とＢ系の同一論理回路間の距離を最大（最大となるように距離を保つことが望ましいが、厳密に最大とは言えない範囲でも良い）にしている。入出力パッド（図２Ｃの入出力パッド領域１０６に相当）の配置は論理回路レイアウトと密接に関係しているが、本実施例ではＡ系のメモリＩ／Ｆ（図３の高速メモリＩ／Ｆ回路１３Ａに相当）に関する信号の入出力パッドをチップの左辺に、Ｂ系のメモリＩ／Ｆ（図３の高速メモリＩ／Ｆ回路１３Ｂに相当）に関する信号の入出力パッドをチップ右辺に、Ａ系の他の外部Ｉ／Ｆ（図３の外部バスＩ／Ｆ回路１４Ａに相当）に関する信号の入出力パッドをチップの左下に、Ｂ系の他の外部Ｉ／Ｆ（図３の外部バスＩ／Ｆ回路１４Ｂに相当）に関する信号の入出力パッドをチップの右上に、というように、Ａ系の信号とＢ系の信号がチップ外周で対角（含むおおよそ対角）の位置になるように配置される。また、共通系外部Ｉ／Ｆ（図３の外部Ｉ／Ｆ回路２２に相当）に関する信号の入出力パッドはチップの上辺及び下辺に、Ａ系とＢ系の信号を分離するように配置される。なお、本発明においては各Ｉ／Ｆの並び方即ちＡ系とＢ系の各Ｉ／Ｆ信号がそれぞれ対角またはそれに近い状態に配置され、その間を共通系の信号で分離することが重要であり、各Ｉ／Ｆの具体的信号本数，各Ｉ／Ｆの具体的境界位置，各Ｉ／Ｆ内の具体的信号並び、の詳細については言及しない。また、チップの左右，上下、といった方向も相対的なものであり、本実施例で示した方向に限定されるものではない。
　さらに、実際の入出力パッド配置では、電源や診断機能のためのリザーブパッドなど、入出力パッド設計上の制約が存在するのが通常である。入出力パッド配置に制約が存在する場合、全ての信号をチップの中心点に対して対角の位置の入出力パッドに配置することは現実には困難である。本発明は厳密に対角位置の入出力パッドへの信号配置を求めるものではなく、おおよそ対角の位置に２系統の信号を配置すればよい。例えば各Ｉ／Ｆ単位の並び順が対角になっていれば、各Ｉ／Ｆに属する信号同士で配置を入れ換えても差し支えない。
　図１３Ａ、１３Ｂは本実施例におけるＬＳＩ１０の外部ピン配置について説明するための図である。図１３Ａは、図１３ＢでＬＳＩ１０の外観に指示した視点、即ちＬＳＩ１０の真上からピン配置を透視した図である。本実施例ではパッケージの中央部に信号ピンは配置されず、空き領域となっている。外部ピン配置は図１２で示したＬＳＩチップ１００内の論理回路レイアウト及び入出力パッド配置と同様に、Ａ系のメモリＩ／Ｆに関する信号の入出力ピンをパッケージの左側（図１２のＡ系メモリＩ／Ｆ信号に対向する位置）に、Ｂ系のメモリＩ／Ｆに関する信号の入出力信号ピンをパッケージ右側（図１２のＢ系メモリＩ／Ｆ信号に対向する位置）に、Ａ系の他の外部Ｉ／Ｆに関する信号の入出力信号ピンをパッケージの左下側（図１２のＡ系外部Ｉ／Ｆ信号に対向する位置）に、Ｂ系の他の外部Ｉ／Ｆに関する信号の入出力信号ピンをパッケージの右上側（図１２のＢ系外部Ｉ／Ｆ信号に対向する位置）に、というように、Ａ系の信号とＢ系の信号ピンがパッケージ外周で対角の位置になるように配置される。また、共通系外部Ｉ／Ｆに関する信号の入出力ピンはパッケージの上側及び下側（図１２の共通系外部Ｉ／Ｆ信号に対向する位置）に、Ａ系とＢ系の信号ピンを分離するように配置される。また、本発明においては各Ｉ／Ｆの並び方即ちＡ系とＢ系の各Ｉ／Ｆ信号ピンが、それぞれパッケージの中心点に対して対角に配置され、その間を共通系の信号ピンで分離することが重要であり、各Ｉ／Ｆの具体的信号ピン数，各Ｉ／Ｆの具体的境界位置，各Ｉ／Ｆ内の具体的信号ピン並び、の詳細については言及しない。また、パッケージの左右，上下、といった方向も相対的なものであり、本実施例で示した方向に限定されるものではない。
　さらに、実際の信号ピン配置では、電源ピンや診断機能のためのリザーブピンなど、パッケージ設計上の制約が存在するのが通常である。ピン配置に制約が存在する場合、全ての信号ピンをパッケージの中心点に対して対角の位置に配置することは現実には困難である。本発明は厳密に対角位置へのピン配置を求めるものではなく、おおよそ対角の位置に２系統の信号ピンを配置すればよい。たとえば各Ｉ／Ｆ単位の並び順が対角になっていれば、各Ｉ／Ｆに属する信号ピン同士で配置を入れ換えても差し支えない。
　図１４は本実施例におけるＬＳＩ１０と外部装置を搭載した電子回路基板３０における部品配置を示す図である。フェールセーフＬＳＩ１０のＡ系及びＢ系メモリＩ／Ｆ信号ピン領域にある高速メモリＩ／Ｆ回路１３Ａ及び１３Ｂ（図３参照）には、ＲＡＭ－Ａ１（１３１１Ａ），ＲＡＭ－Ａ２（１３１２Ａ），ＲＡＭ－Ｂ１（１３１１Ｂ）及びＲＡＭ－Ｂ２（１３１２Ｂ）が接続され、外部バスＩ／Ｆ回路１４Ａ及び１４Ｂ（図３参照）には、ＲＯＭ－Ａ（１４１Ａ）及びＲＯＭ－Ｂ（１４１Ｂ）が接続される。また、フェールセーフＬＳＩ１０のシステムバスＩ／Ｆ回路２２（図３参照）には、システムバスブリッジＬＳＩ２２１が、ネットワークＩ／Ｆ回路２３（図３参照）には、ネットワーク物理層ＬＳＩ２３１が、それぞれ接続される。これらの外部装置を示した図形の角の黒丸は、半導体部品のインデックスマーク即ち部品の搭載向きを判別する印である。Ａ系に接続される装置とＢ系に接続される装置では、信号ピンの配置と同様に上下が逆になっている。比較装置２０（図３参照）から出力される正常異常判別信号２００は状態通知用コネクタ２０００に接続され、電子回路基板３０の外部に状態を通知する。システムバスブリッジＬＳＩ２２１から出力される信号はシステムバス用コネクタ２２１０に接続され、電子回路基板３０と別な基板でバス信号がやり取りされる。ネットワーク物理層ＬＳＩ２３１から出力される信号はネットワーク用コネクタ２３１０に接続され、電子回路基板３０と別な基板でネットワーク信号がやり取りされる。本実施例のように、ＬＳＩ１０の上辺にネットワークＩ／Ｆ回路２３、下辺にシステムバスＩ／Ｆ回路２２、に関する信号ピンを配置することにより、基板上でそれぞれのＩ／Ｆからそれぞれの外部回路への配線を迂回や混雑させずに引くことができるので、基板の設計コストからも、性能からも有利になる。
　図１４の電子回路基板３０において、ＬＳＩ１０の高速メモリＩ／Ｆ回路１３Ａに関する信号ピン領域，ＲＡＭ－Ａ１（１３１１Ａ）及びＲＡＭ－Ａ２（１３１２Ａ）が実装される領域３００Ａ（図中でハッチングした領域）と、ＬＳＩ１０の高速メモリＩ／Ｆ回路１３Ｂに関する信号ピン領域，ＲＡＭ－Ｂ１（１３１１Ｂ）及びＲＡＭ－Ｂ２（１３１２Ｂ）が実装される領域３００Ｂ（図中でハッチングした領域）は、それ以外の領域と電源電圧が異なる領域である。具体的には、高速メモリＩ／Ｆ（図３の１３Ａ，１３Ｂ参照）は２.５Ｖの電源電圧、それ以外のＩ／Ｆは３.３Ｖである。このように、本実施例では異電圧領域を左右に分離できるので、高速ＲＡＭの動作に伴うノイズが、反対側の系の高速ＲＡＭの動作に与える影響を少なくすることができる。なお、本発明の本質は、どのＩ／Ｆがどのような電源電圧であるか、異電圧領域が何種類存在するか、にかかわらず、２つの系統の同一機能Ｉ／Ｆを対角の位置に配置することで、相互の干渉を最小にできることにある。ＬＳＩ１０と外部装置を搭載した電子回路基板３０などを備えた電子装置は鉄道用電子装置として利用でき、このときのＬＳＩ１０は鉄道用フェールセーフＬＳＩとなる。
　本発明の第２の実施例を図１５から図１８により説明する。本発明の対象としているフェールセーフＬＳＩにおいてピンマルチプレクスを設定する場合、２系統の処理装置に関する信号同士又は共通系の信号同士、のピンマルチプレクスに関しては、第１の実施例で述べた外部Ｉ／Ｆの配置の中で解決すべき問題であり、２系統の処理装置に関する信号がＬＳＩの対角に配置されれば良い。しかし、２系統の処理装置に関する信号と共通系の信号のピンマルチプレクスに関してはこれから述べる第２の実施例のように配置するのが良い。
　図１５は第２の実施例におけるフェールセーフＬＳＩの内部構成及び外部機器を示す図である。第１の実施例における図３と異なる点は、汎用入出力回路２４Ａ及び２４Ｂ，ピン機能セレクタ２５Ａ及び２５Ｂ、を有し、汎用入出力回路１５Ａ及び１５Ｂに関する信号が直接ＬＳＩ１０の外部には接続されず、ピン機能セレクタ２５Ａ及び２５Ｂによって共通系の汎用入出力回路２４Ａ及び２４Ｂに関する信号と選択的に外部と接続されている、即ちピンマルチプレクスされていることである。すなわち、図３に示す実施例に、さらに汎用入出力回路２４Ａ，２４Ｂ及び２つの汎用入出力回路１５Ａ，２４Ａ、また汎用入出力回路１５Ｂ，２４Ｂに接続され、これらを選択するピン機能セレクタ２５Ａ，２５Ｂを追加したものである。
　図１６は第２の実施例における汎用入出力回路１５Ａ，汎用入出力回路２４Ａ及びピン機能セレクタ２５Ａの内部構成を示す図である。汎用入出力回路１５Ｂ，汎用入出力回路２４Ｂ及びピン機能セレクタ２５Ｂも同様な構成である。汎用入出力回路１５Ａは第１の実施例と同じく、汎用ＩＯリードデータレジスタ（ＰＩＯＲＲ_Ａ）１５１Ａ，汎用ＩＯライトデータレジスタ（ＰＩＯＷＲ_Ａ）１５２Ａ，汎用ＩＯ機能設定レジスタ（ＰＩＯＦＲ_Ａ）１５３Ａ、を有し、これらのレジスタは内部バス１２Ａを介してプロセッサ１１Ａ（図１５参照）によって値のリード，ライトが行われる。汎用入出力回路２４Ａは、汎用ＩＯリードデータレジスタ（ＰＩＯＲＲ_Ｃ１）２４１Ａ，汎用ＩＯライトデータレジスタ（ＰＩＯＷＲ_Ｃ１）２４２Ａ，汎用ＩＯ機能設定レジスタ（ＰＩＯＦＲ_Ｃ１）２４３Ａ、を有し、これらのレジスタは共通系内部バス２１を介してプロセッサ１１Ａ及び１１Ｂからの同時アクセスによって値のリード，ライトが行われる。
　ピン機能セレクタ２５Ａは汎用ＩＯ選択レジスタ（ＰＩＯＳＲ_Ａ）２５１Ａ及び選択回路２５２Ａから成る。ＰＩＯＳＲ_Ａのレジスタアクセスのための回路（図示せず）は汎用入出力回路１５Ａ内にあり、内部バス１２Ａを介してプロセッサ１１Ａによって値のリード，ライトが行われる。ＰＩＯＲＲ_Ａ及びＰＩＯＷＲ_Ａは８ビットのデータ幅，ＰＩＯＦＲ_Ａは１ビットのデータ幅を有し、選択回路２５２Ａに接続される。ＰＩＯＲＲ_Ｃ１及びＰＩＯＷＲ_Ｃ１は８ビットのデータ幅，ＰＩＯＦＲ_Ｃ１は１ビットのデータ幅を有し、選択回路２５２Ａに接続される。ＰＩＯＳＲ_Ａは１ビットのデータ幅を有し、その値が０の場合は汎用入出力回路２４Ａの機能、値が１の場合は汎用入出力回路１５Ａの機能、が選択される。即ち汎用入出力回路２４Ａの機能が選択された場合はＰＩＯＲＲ_Ｃ１及びＰＩＯＷＲ_Ｃ１が入出力バッファ２５２Ａを介してＬＳＩ１０の外部信号線２５０Ａと接続され、ＰＩＯＦＲ_Ｃ１の値に従って入出力の方向が決定される。汎用入出力回路１５Ａの機能が選択された場合はＰＩＯＲＲ_Ａ及びＰＩＯＷＲ_Ａが入出力バッファ２５２Ａを介してＬＳＩ１０の外部信号線２５０Ａと接続され、ＰＩＯＦＲ_Ａの値に従って入出力の方向が決定される。
　図１７は第２の実施例におけるＬＳＩチップ１００内の論理回路レイアウト及び入出力パッド配置について説明するための図である。図１２と異なる点は、チップの左下にＡ系外部Ｉ／Ｆと共通系外部Ｉ／Ｆを切り替えるピン機能セレクタを配置し、チップの右上にＢ系外部Ｉ／Ｆと共通系外部Ｉ／Ｆを切り替えるピン機能セレクタを配置し、左下部のＡ系外部Ｉ／Ｆに関する信号の入出力パッドと共通系外部Ｉ／Ｆに関する信号の入出力パッドの間にピン機能セレクタで切り替えられる信号に関する入出力パッド即ちＡ系／共通系混在領域，右上部のＢ系外部Ｉ／Ｆに関する信号の入出力パッドと共通系外部Ｉ／Ｆに関する信号の入出力パッドの間にピン機能セレクタで切り替えられる信号に関する入出力パッド即ちＢ系／共通系混在領域、を配置していることである。
　図１８Ａは第２の実施例におけるＬＳＩ１０の外部ピン配置について説明するための図である。図１３Ａと異なる点は図１７と同様に、左下部のＡ系外部Ｉ／Ｆに関する信号の入出力ピンと共通系外部Ｉ／Ｆに関する信号の入出力ピンの間にピン機能セレクタで切り替えられる信号に関する入出力ピン即ちＡ系／共通系混在領域，右上部のＢ系外部Ｉ／Ｆに関する信号の入出力ピンと共通系外部Ｉ／Ｆに関する信号の入出力ピンの間にピン機能セレクタで切り替えられる信号に関する入出力ピン即ちＢ系／共通系混在領域、を配置していることである。２系統の処理装置に関する信号と共通系の信号のピンマルチプレクスを行う場合、この第２の実施例のようなピン配置にすることで、Ａ系とＢ系の信号の対称性を崩すことを防止できる。
　図１９Ａ、１９Ｂ、１９Ｃは第１の実施例とは異なる物理的構造を持つフェールセーフＬＳＩの概要を示す図である。図１９ＡはフェールセーフＬＳＩの断面を示した図で、ＬＳＩチップの外部Ｉ／Ｆ信号及び電源はチップ上バンプ１０７によってパッケージ基板に接続される。図１９ＢはフェールセーフＬＳＩから封止材を取り除いた状態の俯瞰図で、パッケージ基板にＬＳＩチップ１００が回路面を下部に向けて配置され、チップ上バンプ１０７によってパッケージ基板に接続されていることを示す。図１９ＣはＬＳＩチップの回路面を表した図で、ＬＳＩチップの左側にＢ系の処理装置、右側にＡ系の処理装置、中央に共通系の回路が配置されている。ただし、ＬＳＩパッケージの外部ピンは第１の実施例と同じくＬＳＩの左側にＡ系、右側にＢ系、上下に共通系、の信号ピンが配置される。即ち、この図のようにチップが背面実装される場合はＬＳＩチップとＬＳＩパッケージの信号配置が左右逆になる。
　図２０Ａ、２０Ｂ、２０Ｃは第１の実施例とは異なる外部ピン構造を持つフェールセーフＬＳＩにおける外部ピン配置について説明するための図である。図２０Ａは第１の実施例の場合で、パッケージの中央部に外部ピンが無い場合であり、ＬＳＩの左側にＡ系、右側にＢ系、上下に共通系、の信号ピンが配置される。ただし、この図ではＩ／Ｆ信号ではない電源ピン（グラウンドピンも含む）を黒丸で示している。なお、全体のピン数，電源ピンの配置及び数、はパッケージの設計に依存して変わるものであり、この図はＡ系，Ｂ系及び共通系の信号ピンがどのような位置関係に実装されるかを示している。図２０Ｂはパッケージの中央部にも外部ピンがあるが、中央部は全て電源ピンである場合であり、ＬＳＩの左側にＡ系、右側にＢ系、上下に共通系、の信号ピンが配置される。中央部には信号ピンが無いので、図２０Ａと同様、Ａ系とＢ系の信号ピンは共通系の信号ピンによって分離される。図２０Ｃはパッケージの中央部にも外部ピンがあり、中央部も信号ピンとなっている場合であり、ＬＳＩの左側にＡ系、右側にＢ系、上下及び中央に共通系、の信号ピンが配置される。このように、中央部に共通系の信号ピンを配置することによって他の例と同様にＡ系とＢ系の信号ピンは共通系の信号ピンによって分離される。
１０　フェールセーフＬＳＩ
１１Ａ，１１Ｂ　プロセッサ
１２Ａ，１２Ｂ　系統内内部バス
１３Ａ，１３Ｂ　高速メモリインタフェース回路
１４Ａ，１４Ｂ　外部バスインタフェース回路
１５Ａ，１５Ｂ　汎用入出力回路
２０　比較装置
２１　共通系内部バス
２２　システムバスインタフェース回路
２３　ネットワークインタフェース回路
２５Ａ，２５Ｂ　ピン機能セレクタ
３０　電子回路基板
１００　フェールセーフＬＳＩチップ
２００　正常異常判別信号
２０１　交番信号発生器
２０２　バス比較器
２０３　二重化制御回路
２０４　比較不一致信号

Claims (24)

  1. 　プロセッサ及び外部インタフェース回路を含む第一系統の処理装置と、
    　前記第一系統の処理装置と同一のプロセッサ及び外部インタフェース回路を含む第二系統の処理装置と、
    　前記２系統の処理装置の処理結果を比較する前記２系統に属さない共通系の比較装置と、
    　前記２系統に属さない共通系の外部インタフェース回路と、を有し、
    　前記比較装置は、前記２系統の処理装置が同一の動作をしている場合に正常、前記２系統の処理装置が異なる動作をした場合に異常、を示す判別信号を出力するバス比較器を有し、
    　前記２系統の外部インタフェース回路の入出力信号ピンが隣接しないように、前記２系統の外部インタフェース回路の入出力信号ピンの間には、前記共通系の外部インタフェース回路の入出力信号ピンが配置されることを特徴とするＬＳＩ。
  2. 　請求項１に記載のＬＳＩにおいて、
    　前記第一系統の外部インタフェース回路の入出力信号ピンと、対応する前記第二系統の外部インタフェース回路の入出力信号ピンとは、ＬＳＩパッケージの中心点に対しそれぞれおおよそ対角の位置に配置されることを特徴とするＬＳＩ。
  3. 　請求項２に記載のＬＳＩにおいて、
    　前記共通系の外部インタフェース回路を２つ以上有し、前記共通系の２つ以上の外部インタフェース回路の入出力信号ピンは、ＬＳＩパッケージ上の中心点に対し、それぞれおおよそ対角の位置に配置されたことを特徴とするＬＳＩ。
  4. 　請求項３に記載のＬＳＩを搭載した電子回路基板を有する電子装置であって、
    　前記共通系の２つ以上の外部インタフェース回路に接続される２つ以上の前記共通系の外部装置の中間に前記ＬＳＩを配置することを特徴とする電子装置。
  5. 　請求項１に記載のＬＳＩにおいて、
    　前記比較装置は、前記２系統の処理装置からそれぞれ出力される信号が一致している場合は、一致した前記処理装置からの信号を出力し、一致していない場合は、前記処理装置からの信号を出力しない二重化制御回路と、を有し、
    　前記２系統の処理装置からそれぞれ出力される信号が一致している場合に、一致した前記処理装置からの信号を前記二重化制御回路より受信し、当該信号を前記共通系の複数の外部インタフェース回路へ出力する共通系内部バス制御回路を有することを特徴とするＬＳＩ。
  6. 　請求項５に記載のＬＳＩにおいて、
    　前記二重化制御回路は、前記共通系内部バス制御回路からの信号を前記２系統の処理装置へ出力する伝送手段を備えることを特徴とするＬＳＩ。
  7. 　請求項１に記載のＬＳＩにおいて、
    　前記第一系統の外部インタフェース回路の入出力信号の一部と、前記共通系の外部インタフェース回路の入出力信号の一部と、を選択して同じ入出力信号ピンで共用する第一ピン機能選択回路と、
    　前記第二系統の外部インタフェース回路の入出力信号の一部と、前記共通系の外部インタフェース回路の入出力信号の一部と、を選択して同じ入出力信号ピンで共用する第二ピン機能選択回路と、を有することを特徴とするＬＳＩ。
  8. 　請求項１に記載のＬＳＩにおいて、
    　前記第一系統の外部インタフェース回路の入出力信号ピンと、前記共通系の外部インタフェース回路の入出力信号ピンとの間に、前記第一系統の外部インタフェース回路の入出力信号の一部と、前記共通系の外部インタフェース回路の入出力信号の一部とを共用した入出力信号ピンが配置され、
    　前記第二系統の外部インタフェース回路の入出力信号ピンと、前記共通系の外部インタフェース回路の入出力信号ピンとの間に、前記第二系統の外部インタフェース回路の入出力信号の一部と、前記共通系の外部インタフェース回路の入出力信号の一部とを共用した入出力信号ピンが配置されたことを特徴とするＬＳＩ。
  9. 　請求項１に記載のＬＳＩにおいて、
    　ＬＳＩチップに搭載される前記２系統の外部インタフェース回路の入出力パッドは、パッケージ内のＬＳＩチップの中心点に対しそれぞれおおよそ対角の位置に配置され、
    　前記２系統の外部インタフェース回路の入出力パッドが互いに隔てて配置されるように、ＬＳＩチップに搭載される前記共通系の外部インタフェース回路の入出力パッドは、前記２系統の外部インタフェース回路の入出力パッドの間に配置され、
    　ＬＳＩチップ内の論理回路実装領域において、前記第一系統のプロセッサ及び外部インタフェース回路を実装した領域と前記第二系統のプロセッサ及び外部インタフェース回路を実装した領域の間に、前記比較装置及び前記共通系のインタフェース回路を実装した領域を、前記第一系統の領域と前記第二系統の領域が隣接しないように配置したことを特徴とするＬＳＩ。
  10. 　請求項１に記載のＬＳＩにおいて、
    　前記２系統の外部インタフェース回路に接続される外部装置を備え、
    　前記外部装置には外部メモリが含まれることを特徴とするＬＳＩ。
  11. 　請求項１０に記載のＬＳＩにおいて、
    　前記２系統の外部インタフェース回路に接続される前記外部メモリの信号電圧が、前記共通系の外部インタフェース回路の信号電圧と、少なくとも一部分で異なることを特徴としたＬＳＩ。
  12. 　請求項１０に記載のＬＳＩを搭載した電子装置において、
    　前記第一系統における外部メモリの配置と、前記第二系統における外部メモリの配置とは、ＬＳＩが搭載される電子回路基板上において、当該ＬＳＩを中心としておおよそ対角の位置になっていることを特徴とした電子装置。
  13. 　プロセッサ及び外部インタフェース回路を含む第一系統の処理装置と、前記第一系統の処理装置と同一のプロセッサ及び外部インタフェース回路を含む第二系統の処理装置と、を１つのＬＳＩチップ内に備え、
    　前記２系統の処理結果を比較する前記２系統に属さない共通系の比較装置と、
    　前記２系統に属さない共通系の外部インタフェース回路と、を有し、
    　前記比較装置は、前記２系統の処理装置が同一の動作をしている場合に正常、前記２系統の処理装置が異なる動作をした場合に異常、を示す判別信号を出力するバス比較器を有し、
    　前記第一系統の外部インタフェース回路の入出力信号ピンと、前記第二系統の外部インタフェース回路の入出力信号ピンと、の間に前記共通系の外部インタフェース回路の入出力信号ピンが配置され、前記第一系統の外部インタフェース回路の入出力信号ピンの配置領域と、前記第二系統の外部インタフェース回路の入出力信号ピンの配置領域と、が隔てて配置されることを特徴とする鉄道用フェールセーフＬＳＩ。
  14. 　請求項１３に記載の鉄道用フェールセーフＬＳＩにおいて、
    　前記第一系統の外部インタフェース回路の入出力信号ピンの配置領域と、対応する前記第二系統の外部インタフェース回路の入出力信号ピンの配置領域とは、ＬＳＩパッケージの中心点に対しそれぞれおおよそ対角の位置に配置されることを特徴とする鉄道用フェールセーフＬＳＩ。
  15. 　請求項１４に記載の鉄道用フェールセーフＬＳＩにおいて、
    　前記共通系の外部インタフェース回路を２つ以上有し、前記共通系の２つ以上の外部インタフェース回路の入出力信号ピンは、ＬＳＩパッケージ上の中心点に対し、それぞれおおよそ対角の位置に配置されたことを特徴とする鉄道用フェールセーフＬＳＩ。
  16. 　請求項１５に記載の鉄道用フェールセーフＬＳＩにおいて、
    　ＬＳＩチップに搭載される前記２系統の外部インタフェース回路の入出力パッドは、パッケージ内のＬＳＩチップの中心点に対しそれぞれおおよそ対角の位置に配置され、
    　前記２系統の外部インタフェース回路の入出力パッドが互いに隔てて配置されるように、ＬＳＩチップに搭載される前記共通系の外部インタフェース回路の入出力パッドは、前記２系統の外部インタフェース回路の入出力パッドの間に配置され、
    　ＬＳＩチップ内の論理回路実装領域において、前記第一系統のプロセッサ及び外部インタフェース回路を実装した領域と前記第二系統のプロセッサ及び外部インタフェース回路を実装した領域の間に、前記比較装置及び前記共通系のインタフェース回路を実装した領域を、前記第一系統の領域と前記第二系統の領域が隣接しないように配置したことを特徴とする鉄道用フェールセーフＬＳＩ。
  17. 　請求項１６に記載の鉄道用フェールセーフＬＳＩにおいて、
    　前記２系統の外部インタフェース回路に接続される外部装置には外部メモリが含まれており、
    　前記２系統の外部インタフェース回路に接続される前記外部メモリの信号電圧が、前記共通系の外部インタフェース回路の信号電圧と、少なくとも一部分で異なることを特徴とした鉄道用フェールセーフＬＳＩ。
  18. 　請求項１７に記載の鉄道用フェールセーフＬＳＩを搭載した鉄道用電子装置において、
    　前記第一系統における外部メモリの配置と、前記第二系統における外部メモリの配置とは、ＬＳＩが搭載される電子回路基板上において、当該ＬＳＩを中心としておおよそ対角の位置になっていることを特徴とした鉄道用電子装置。
  19. 　請求項１７に記載の鉄道用フェールセーフＬＳＩにおいて、
    　前記比較装置は、前記２系統の処理装置からそれぞれ出力される信号が一致している場合は、一致した前記処理装置からの信号を出力し、一致していない場合は、前記処理装置からの信号を出力しない二重化制御回路と、を有し、
    　前記２系統の処理装置からそれぞれ出力される信号が一致している場合に、一致した前記処理装置からの信号を前記二重化制御回路より受信し、当該信号を前記共通系の複数の外部インタフェース回路へ出力する共通系内部バス制御回路を有することを特徴とする鉄道用フェールセーフＬＳＩ。
  20. 　請求項１９に記載の鉄道用フェールセーフＬＳＩにおいて、
    　前記二重化制御回路は、前記共通系内部バス制御回路からの信号を前記２系統の処理装置へ出力する伝送手段を備えることを特徴とする鉄道用フェールセーフＬＳＩ。
  21. 　プロセッサ、外部インタフェース回路及びこれらを接続する内部バスを含む第一系統の処理装置と、プロセッサ、外部インタフェース回路及びこれらを接続する内部バスを含む第二系統の処理装置と、前記第一及び第二系統の処理装置の内部バスの対応する信号を比較し、該比較結果の一致・不一致をもって処理装置の正常異常有無を判別する正常異常判別信号を出力する比較装置を１つのＬＳＩチップ内に備えたフェールセーフ機能を有したＬＳＩにおいて、
    　前記第一系統の処理装置が実装され、該処理装置の信号ピンや基板部品が配置される第一の領域と前記第二系統の処理装置が実装され、該処理装置の信号ピンや基板部品が配置される第二の領域とを分離する共通系領域を設け、前記第一系統の処理装置と前記第二系統の処理装置の信号ピンを離すように配置可能とし、
    　前記共通系領域に前記比較装置と、該比較装置の出力を受ける共通系内部バスと、外部装置の前記共通系内部バスへの接続を可能とする外部インタフェース回路を設けた
    　ことを特徴とするＬＳＩ。
  22. 　請求項２１に記載されたＬＳＩにおいて、前記比較装置は、前記第一系統及び前記第二系統の両処理装置の内部バスの対応する信号を比較し、該比較結果の一致・不一致をもって処理装置の正常異常有無を判別する正常異常判別信号を出力する比較回路、該比較回路の出力を受けて前記正常判別信号を出力する交番信号発生器、該比較回路の比較結果が一致のとき、前記第一系統の処理装置の内部バスから出力される信号を前記共通系内部バスに出力し、また前記共通系内部バスから出力される信号を前記第一系統の内部バス及び前記第二系統の内部バスに送る二重化制御回路を含む
    　ことを特徴とするＬＳＩ。
  23. 　請求項２１のＬＳＩ及び前記共通系領域の外部インタフェース回路に接続される外部装置が搭載された鉄道用電子装置。
  24. 請求項２１に記載されたＬＳＩにおいて、さらに前記第一及び前記第二系統の処理装置に汎用入出力回路を設け、また前記共通系統に汎用入出力回路、前記第一及び第二系統に配置の汎用入出力回路と前記共通系統に配置の汎用入出力回路との一方を選択して外部と接続するピン機能セレクタを備えたことを特徴とするＬＳＩ。
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