WO2011074873A2 - Ｅ 급 전력 증폭기 - Google Patents

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WO2011074873A2
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송용훈
이성호
이재준
조은일
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서울대학교산학협력단
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Definitions

  • the present invention relates to a class E power amplifier, and more particularly, to implement a double resonant circuit for controlling harmonics to reduce the voltage stress on the transistor, the negative capacitance is implemented to compensate for the excess capacitance on the drain of the transistor
  • the present invention relates to a CMOS Class E power amplifier, which improves overall efficiency and ensures reliability in operation.
  • class E power amplifiers are widely used due to advantages such as high efficiency and simplicity of implementation.
  • This class E power amplifier was proposed by Sokal in 1975 and tested by Raab. Specifically, in a switching type power amplifier, an ideal 100% drain (or collector) efficiency can be obtained by forming a voltage waveform and a current waveform.
  • As HBTs, GaN HEMTs, and InP DHBTs Double HBTs
  • CMOS technology may reduce the design cost, but there are many problems.
  • One of these problems is due to the low breakdown voltage.
  • the breakdown voltage decreases even further as the process size decreases.
  • the power supply voltage is limited to prevent breakdown.
  • the load impedance In order to deliver a wide range of output power under low supply voltage conditions, the load impedance must be lowered. However, this causes a decrease in efficiency and a narrow band load matching network.
  • CMOS technology need to reduce the on-resistance for high efficiency and drive sufficient current for the watt-level output power. widths) is required.
  • the maximum operating frequency (f MAX ) of the class E power amplifier is proportional to the peak value (I MAX ) of the drain current, so that the gate width is only several millimeters.
  • the gate width is made wide, it generates parasitic elements such as parasitic capacitances, which increases the parallel drain capacitance C P , which becomes an element limiting operating conditions. This is because the maximum operating frequency f MAX of a class E power amplifier is determined by the value of I MAX / C P.
  • the efficiency of the parallel drain capacitance C P is lowered from the optimum value determined by the operating conditions of the class E power amplifier.
  • the object of the present invention is to solve all the problems of the prior art described above.
  • another object of the present invention is to provide a double resonance circuit for harmonic control in a CMOS Class E power amplifier to prevent breakdown and to control the voltage waveform applied to the gate of the power amplifier to apply a voltage across the transistor. This reduces the stress, thereby enabling the application of a high power supply voltage and allowing the same efficiency to be obtained even with a high load impedance.
  • Another object of the present invention is to provide a higher output power by applying a differential structure instead of a single-ended structure in a CMOS Class E power amplifier, and to minimize interference with other circuits during operation. will be.
  • a main stage including a first power amplifier implemented as a transistor, and a second power amplifier implemented as a transistor, in which the input signal is input to the second power amplifier,
  • a driving stage connected to an input terminal of the main stage, and a first LC resonator and one end connected to an output terminal of the driving stage and AC-equivalent to the other end connected to ground, and connected to an input terminal of the main stage;
  • a class E power amplifier is provided that includes a second LC resonator that can be AC equivalent to the other end connected to ground.
  • CMOS complementary metal-oxide-semiconductor
  • the present invention as the voltage stress applied to the CMOS Class E power amplifier is reduced, it is possible to apply a high power supply voltage, thereby increasing the load impedance while maintaining the same efficiency.
  • the differential structure is applied to the CMOS Class E power amplifier, it is possible to deliver a higher output power than the single-ended structure, and the interference to other circuits can be minimized during operation.
  • 1 is a circuit diagram showing the basic configuration of a conventional class E power amplifier.
  • 2A is a circuit diagram schematically illustrating a configuration of a class E amplifier including a double resonance circuit according to an embodiment of the present invention.
  • FIG. 2B is an AC equivalent circuit diagram of the circuit diagram shown in FIG. 2A.
  • FIG. 3 is a graph showing the degree of reduction of input voltage, output voltage and voltage stress in a class E power amplifier in which a double resonance circuit is implemented according to an exemplary embodiment of the present invention.
  • FIG. 4 is a graph illustrating waveforms of transistor drain voltages and current values flowing through transistors in accordance with a change in ⁇ C P R L in a conventional class E power amplifier.
  • 5A is a circuit diagram in which negative capacitance is actually applied to a part of a class E power amplifier according to an embodiment of the present invention.
  • FIG. 5B is an equivalent circuit diagram of the circuit shown in FIG. 5A.
  • FIG. 6 is a circuit diagram showing the overall configuration of a class E power amplifier according to an embodiment of the present invention.
  • FIG. 7 is a diagram illustrating an actual state of a chip implementing a CMOS class E power amplifier according to an embodiment of the present invention.
  • FIG. 8 is a graph illustrating simulation results and actual measurement results of output power, drain efficiency, and power addition efficiency values with respect to a power supply voltage in a class E power amplifier according to an embodiment of the present invention.
  • FIG. 9 is a graph illustrating an output spectrum and an emission mask in a class E power amplifier according to an embodiment of the present invention.
  • FIG. 10 is a graph illustrating drain efficiency, power adding efficiency, and output power according to an operating frequency in a class E power amplifier according to an embodiment of the present invention.
  • 11 is a graph showing the reliability of the class E power amplifier implemented in the form of a cascode in accordance with an embodiment of the present invention.
  • FIG. 12 is a graph comparing performance of a CMOS Class E power amplifier and another CMOS power amplifier according to an embodiment of the present invention.
  • 1 is a circuit diagram showing the basic configuration of a class E power amplifier.
  • a conventional class E power amplifier may include a switch implemented with a transistor T, a parallel capacitor C P connected in parallel with the switch, and a load resistor R L.
  • a lumped elements eg, capacitors and inductors
  • the transistor T may be a CMOS transistor.
  • the parallel capacitor (C P) and the load resistance (R L) is forming a loop, or a parallel capacitor (C P), load resistance (R L) and a load resistance (R L) and other elements in series connection forming a loop
  • the current i R flowing along can be expressed by the following equation.
  • Equations 2 and 3 the voltage v C ( ⁇ t) applied to the transistor T and the current i ( ⁇ t) flowing through the transistor T may be represented by Equations 2 and 3 below.
  • the class E power amplifier operates to charge or discharge the capacitor C P according to an operation signal.
  • v C ( ⁇ t) satisfies two conditions.
  • the first condition of zero voltage switching (ZVS; Zero Voltage Switching) is prevented that the energy loss is stored in time and the capacitor (C P) is turned on (on) the capacitor (C P), the second condition of zero-voltage differential switch ( Zero Voltage Derivative Switching (ZVDS) makes the circuit less susceptible to changes in device, frequency, and switching cycles.
  • ZVS Zero Voltage Switching
  • ZVDS Zero Voltage Derivative Switching
  • V DD is the power supply voltage of the class E power amplifier shown in Figure 1, to be.
  • Class E power amplifiers operating on the waveforms represented by Equations 4 and 5 above are theoretically 100% because they do not generate DC losses due to overlapping V C ( ⁇ t) and i ( ⁇ t) during operation. It has a drain (or collector) efficiency of.
  • V MAX the maximum voltage
  • the present invention forms a double resonance circuit in the class E power amplifier, thereby ensuring the reliability of the circuit and reducing the voltage stress applied to the transistor.
  • FIG. 2A schematically illustrates a circuit diagram of a double resonance circuit implemented in a class E amplifier according to an exemplary embodiment of the present invention
  • FIG. 2B is an AC equivalent circuit diagram of the circuit diagram of FIG. 2A.
  • the double resonant circuit may form a predetermined voltage waveform at the node A, that is, the gate of the transistor included in the power amplifier, which may be performed through harmonic control.
  • the voltage waveform of the node B is applied by the switching mode driver stage (DS). Can be.
  • a power amplifier driven in a switching mode operates in the nonlinear region, and its output waveform contains many harmonics.
  • the waveform at the node A can be represented by the following equation (7).
  • Equation 7 above a i represents the i-th harmonic coefficient.
  • the resonant frequency of the double resonant circuit is the fundamental frequency and the second harmonic.
  • the double resonant circuit penetrates the fundamental frequency and the third harmonic from the driving stage DS to the main stage MS, and removes the second harmonic. That is, the operation to reduce even harmonics and infiltrate odd harmonics is performed.
  • a voltage (v G ) waveform according to the control of such harmonics, that is, a waveform in which even harmonics are reduced is shown in FIG. 3.
  • V G , v C , and ⁇ V each have a transistor threshold voltage of 0.5 V and a power supply voltage V DD of 1.0 V, and a constant duty cycle is maintained, as shown in FIG.
  • the implemented class E power amplifier shows the reduction of input voltage, output voltage and voltage stress.
  • the voltage of the drain (or collector) in the transistor included in the main stage MS is 3.56 V at a peak value (theoretically, 50% duty cycle).
  • DD the maximum voltage stress is applied to the oxide layer of the gate.
  • This voltage formation obtained through harmonic control in the double resonant circuit is different from the DC bias increase.
  • Increasing the DC bias will change the duty cycle of the power amplifier and the drain (or collector) peak voltage will vary depending on the changed duty cycle.
  • the peak voltage also increases and worsens the voltage stress on the transistors.
  • the formation of voltage through harmonic control results in the same duty cycle in transistors with a predetermined threshold voltage (eg, 0.5V), and the power amplifier maintains the same performance.
  • the double resonant circuit using harmonic control has the effect of protecting the transistor from breakdown through voltage stress reduction.
  • the voltage stress is reduced by about 0.3V from 4.3V to 4.0V.
  • the elimination of the second harmonic and the infiltration of odd harmonics facilitate the operation of the switching power amplifier by making the rise time and fall time of the voltage (v G ) waveform faster.
  • the present invention used two resonators to implement such a double resonant circuit.
  • One of them is a series LC resonator DR1 including an inductor L 1 and a capacitor C 1 connected to the output node B of the driving stage DS and connected in series with each other, and the other is a gate inductor.
  • a parallel LC resonator DR2 comprising an input capacitor C IN of L 2 and main stage MS.
  • the input capacitor C IN is an equivalent capacitance component when the main stage MS is viewed from the input terminal of the main stage MS.
  • the portions marked with two boxes represent the series LC resonator DR1 and the parallel LC resonator DR2, respectively.
  • the parallel LC resonator (DR2) is designed to resonate at the fundamental frequency to overcome large input capacitances and drive the main power amplifier efficiently, and the series LC resonator (DR1) blocks the second harmonic at node B and the fundamental frequency. And third harmonics.
  • the transistor included in the main stage MS is protected from breakdown, and a margin for increasing the power supply voltage V DD at the main stage MS is ensured.
  • the load impedance is typically a few ohms, so that the impedance transformer should have a high transformation rate, which is high when using the double resonant circuit of the present invention.
  • V DD power supply voltage
  • a high load impedance for high efficiency can be applied at the same output power.
  • Equation 8 An inverse relationship is established between and ⁇ C P R L.
  • FIG. 4 is a diagram showing a waveform of the normalized drain voltage v c and the current i of a class E power amplifier according to the present invention when the duty cycle is 50% for a single period.
  • the transistor is turned on in an interval of 0 ⁇ ⁇ t ⁇ and turned off in an interval of ⁇ ⁇ ⁇ t ⁇ 2 ⁇ .
  • ZVS zero-voltage switching
  • FIG. 5A is a circuit diagram in which negative capacitance is actualized
  • FIG. 5B is an equivalent circuit diagram of the circuit shown in FIG. 5A.
  • the gate width is preferably wide because it must deliver watt level output power.
  • the gate width is a few millimeters (mm) and a transistor of this width may contain a capacitance of several pico farads (F) at the drain node. This will exert a parasitic capacitance component in parallel to a drain capacitor (C P), thereby becomes larger than the capacitance value C P is an ideal optimal value of the capacitor (C P) which will cause a decrease in drain efficiency.
  • C P drain capacitor
  • CG Common gate
  • cascode forms typically have a wide gate width, which also reduces the on resistance and causes an increase in the capacitance value of the capacitor C P. . Therefore, in order to suppress the decrease in efficiency, it is important to compensate for the excess capacitance generated as the capacitance value of the capacitor C P increases.
  • the present invention adopts a configuration in which negative capacitance components are arranged in a cascode form instead of inductors in order to remove excess capacitance components. That is, in FIG. 5A, a negative capacitor C n is disposed between the node A and the node B in series with the capacitor C P.
  • the negative capacitance value acts like a Polarity Inversed Miller Capacitance.
  • the negative capacitor C n in FIG. 5A may be equivalent to the Miller capacitor C M in FIG. 5B.
  • This Miller capacitance is expressed by the following equation (9).
  • K is the voltage gain of the negative capacitor (C n ) node
  • K value is negative. That is, the Miller capacitor C M increases the capacitance value by a value of (1-K) -C n .
  • Miller capacitor C M at node A as shown in FIG. 5B by connecting a negative capacitor C n between an input node and an output node of a common gate power amplifier having a gain as positive as K. The same effect as that formed can be obtained.
  • the negative capacitor C n compensates for the excess capacitance of the node A, and adjusts the capacitance value of the capacitor C P to an optimal value to ensure the operation performance of the class E power amplifier.
  • Negative capacitance implemented using capacitors offers several advantages for CMOS power amplifiers.
  • capacitors have a smaller area than the inductor in their implementation, have a high Q factor, and have relatively small parasitics, making it easier to maintain optimal performance.
  • FIG. 6 is a view showing the configuration of a circuit actually designed a class E power amplifier according to an embodiment of the present invention
  • Figure 7 is a view showing the actual state of the chip implementing the CMOS class E power amplifier.
  • a voltage having a high peak value is applied to a transistor (for example, a CMOS transistor) to generate voltage stress.
  • a transistor for example, a CMOS transistor
  • the main stage (MS) circuit can be designed with the cascode structure as shown in FIG. It is preferable.
  • the main stage MS includes one or more common gate power amplifiers and one or more common source (CS) power amplifiers.
  • the common gate power amplifier and the common source power amplifier form a cascode structure, and one or more cascode structures form a differential structure.
  • transistors T3 and T4 composed of thin gate oxides are used as the common source power amplifier, and thick gate oxide transistors T1 and T2 are used as the common gate power amplifier.
  • the thin gate oxide transistor may be a transistor having a gate length of 0.13 ⁇ m at a 1.2 V supply voltage
  • the thick gate oxide transistor may be a transistor having a gate length of 0.34 ⁇ m at a 3.3 V supply voltage.
  • Improved RF performance can reduce the complexity of the drive power amplifier and achieve high operating efficiency.
  • Two thin gate oxide transistors exhibit high RF performance and have low on-resistance compared to thick gate oxide transistors. Rather than using thick gate oxide transistors, it is preferable to combine the above-described combinations, that is, thin gate oxide transistors and thick gate oxide transistors.
  • the circuit includes several parasitic components (eg, drain capacitance) that increase the value of the capacitor C P (see FIG. 5).
  • a transistor having a predetermined gate width is used as a common source power amplifier. Can be used. As an example, as illustrated in FIG. 6, a transistor having a gate width of 4000 ⁇ m may be used.
  • the common gate power amplifier since a wide voltage swing is applied, it is preferable to use a thick gate oxide transistor.
  • the use of thick gate oxide transistors prevents breakdown and can be biased at all times, thereby reducing the on resistance to maintain high efficiency.
  • a transistor having a gate width of 7000 ⁇ m may be used as the common gate power amplifier.
  • the driving stage DS includes one or more common source power amplifiers and one or more common gate power amplifiers.
  • the common source power amplifier and the common gate power amplifier form a cascode structure, and one or more cascode structures form a differential structure.
  • the power amplifier can be driven sufficiently with a low supply voltage.
  • a low power supply voltage is applied to the driving power amplifier, the DC power loss is reduced, thereby reducing the efficiency reduction from the drain efficiency DE to the power added efficiency (PAE).
  • PAE power added efficiency
  • a double resonant circuit may be considered to design the load impedance of the drive stage DS. In fact, in the drive stage DS shown in Fig. 6, the difference between the drain efficiency and the power adding efficiency is only 3% to 4%.
  • the driving stage DS and the thick gate oxide transistor in a cascode form as shown in FIG. 6.
  • transistors T5, T6, T7, and T8 having a gate width of 200 mu m can be used.
  • a predetermined transformer may be connected to the gate of the common source transistor and used as an input balb (IB). These transformers convert single-ended structures into differential ones to drive differential amplifiers.
  • the voltage waveform at the input of the main power amplifier included in the main stage MS may be formed by the double resonant circuit.
  • the double resonant circuit may be configured as a first resonator and a second resonator, wherein the first resonator is formed at the output node N1 of the driving power amplifier.
  • This resonator is implemented as a series LC resonator comprising an inductor L1 and a capacitor C1 connected in series.
  • the series LC resonator removes the second harmonic from the signal flowing through the input node of the main power amplifier and infiltrates the third harmonic into the main power amplifier included in the main stage MS.
  • the second resonator includes an inductor L2 connected to the gate of the main power amplifier.
  • the inductor L2 resonates at the resonant frequency with the input capacitance C IN of the main power amplifier (see FIG. 2).
  • the double resonant circuit reduces voltage stress on a common source power amplifier implemented by a thin gate oxide transistor formed in a cascode form in the main stage MS, and a voltage waveform in which performance and duty cycle of the power amplifier are not deteriorated. To form. As a result of directly simulating the circuit shown in Fig. 6, the voltage stress was reduced by 0.2V in the CMOS transistor.
  • the negative capacitor C n compensates for the excess capacitance value of the drain capacitor C P of the transistor included in the main stage MS to restore the optimal C P value.
  • the capacitor C n having such a function may be implemented by appropriately connecting a capacitor having a predetermined value between the drain and the source of the common gate transistor included in the main stage MS, as shown in FIG. 6.
  • the capacitor in the main stage (MS) (C n) is large, the capacitance C n value because it provides a feedback path to the common gate power amplifier becomes difficult to secure the stability.
  • the capacitance C n value is small due to the gain value (for example, K) of the common gate power amplifier, it can serve as a sufficient negative capacitor.
  • a capacitor C n having a capacitance value of 1.0 pF is used.
  • this negative capacitor (C n ) was able to compensate for the excess capacitance of about 10.0pF and the power added efficiency is improved by about 6%.
  • the inventors of the present patent application implemented a power amplifier including a drive stage DS and an input balloon as shown in Figs. 6 and 7 using a standard CMOS process having a gate length of 0.13 mu m.
  • the total die area including the bonding pads was 1.0 mm 2.
  • multiple bonding pads were used to minimize the effects of changes in bonding inductance.
  • a total of 12 pads were used to reduce ground resistance and provide a heat sink to the power amplifier.
  • Passive devices other than the chip are implemented in a FR4 printed circuit board (PCB).
  • V DD power supply voltage
  • the power supply voltage V DD varies from 0.3V to 3.5V while the gate bias of the common gate power amplifier is maintained at 2.5V in the sweep mode.
  • the output power Pout was measured at 31.5 dBm, the drain efficiency DE at 54%, and the power added efficiency PAE at 51%.
  • the output power Pout was measured to increase by 0.4 dB while the supply voltage V DD varied from 3.3V to 3.5V.
  • the input signal was set at 6.5 dBm and a power gain of 25 dB was obtained.
  • FIG. 9 is a graph illustrating an output spectrum and an emission mask in a class E power amplifier according to an embodiment of the present invention.
  • EVM error vector magnitude
  • FIG. 10 is a graph illustrating a drain efficiency (DE), a power added efficiency (PAE), and an output power according to an operating frequency in a class E power amplifier according to an embodiment of the present invention.
  • the maximum output power was measured at 31.5 dBm at 1.8 GHz operating frequency, and the maximum drain efficiency (DE) and maximum power added efficiency (PAE) were 58% and 54% at 31 dBm output power at 1.9 GHz operating frequency, respectively.
  • the maximum drain efficiency (DE) and maximum power added efficiency (PAE) were 58% and 54% at 31 dBm output power at 1.9 GHz operating frequency, respectively.
  • an output power of 29 dBm was measured.
  • 11 is a graph showing the reliability of the class E power amplifier implemented in the form of a cascode in accordance with an embodiment of the present invention.
  • the power amplifier was run for 4 hours at full output power for reliability measurements. In addition, while maintaining the power supply voltage (V DD ) at 3.5V for 4 hours, the output power, drain efficiency (DE) and power addition efficiency (PAE) were measured. Measurements for 4 hours showed no degradation in output power or efficiency. In addition, the output power after 4 hours was reduced by only about 0.05 dB, and the drain efficiency (DE) and power addition efficiency (PAE) were also reduced by only 0.7% and 0.8%, respectively.
  • FIG. 12 is a graph comparing performance of a class E power amplifier and another power amplifier according to an embodiment of the present invention.
  • the power amplifier here is a watt-level CMOS power amplifier implemented in a differential structure.
  • a figure of merit (FoM) proposed by the International Technology Roadmap for Semiconductor (ITRS) was used.
  • the figure of merit is an index that standardizes key performance such as the square of the output power (Pout), power addition efficiency (PAE), output gain (G) and operating frequency (f 0 2 ). This figure of merit is expressed by the following equation (10).
  • Fig. 12 shows FoM PA values according to maximum outputs, in which squares represent the figure of merit of a class E amplifier according to the invention at operating frequencies of 1.8 GHz and 1.9 GHz, respectively, Represents a figure of merit.
  • the rhombus represented by [14] is K.-C. Tsai and PR Gray, “A 1.9-GHz, 1-W CMOS Class-E power amplifier for wireless communications,” IEEE J. Solid-State Circuit, vol. 34, pp. 962-970, Jul. Performance index of CMOS Class E power amplifiers introduced in 1999.
  • the rhombus represented by [16] is J. Jang, C. Park, H. Kim, and S. Hong, “A CMOS RF power amplifier using an off.
  • CMOS power amplifiers [17] and [17] * where the rhombus is represented by R. Brama, L. Larcher, A. Mazzanti, and F. Svelto, “ A 30.5 dBm 48% PAE CMOS class-E PA with integrated balun for RF applications, ”IEEE J. Solid-State Circuits. vol. 43, pp. 1755-1762, Aug.
  • the figure shows the case where the output balloon is not included and when it is included.
  • the rhombus represented by [18] is represented by KLR Mertens and MSJ Steyaert, “A 700-MHz, 1-W fully differential CMOS class-E power amplifier, ”IEEE J. Solid-State Circuits, vol. 37, no. 2, pp. 137-141, Jan. Performance index of CMOS Class E power amplifier introduced in 2006. The description of the power amplifiers disclosed in the above documents will be omitted.
  • the power amplifier according to the present invention exhibits a high performance index compared to other power amplifiers.

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Abstract

CMOS E 급 전력 증폭기가 개시된다.　 본 발명의 일 실시예에 따르면, 트랜지스터로 구현되는 제1 전력 증폭기를 포함하는 메인 스테이지, 트랜지스터로 구현되는 제2 전력 증폭기를 포함하며 - 상기 제2 전력 증폭기에는 입력 신호가 입력됨 -, 출력단이 상기 메인 스테이지의 입력단과 연결되는 구동 스테이지, 및 일단이 상기 구동 스테이지의 출력단에 연결되며 타단이 그라운드에 연결되는 것으로 AC 등가화될 수 있는 제1 LC 공진기 및 일단이 상기 메인 스테이지의 입력단에 연결되며 타단이 그라운드에 연결되는 것으로 AC 등가화될 수 있는 제2 LC 공진기를 포함하는 E 급 전력 증폭기가 제공된다.

Description

Ｅ 급 전력 증폭기
본 발명은 E 급 전력 증폭기에 관한 것으로서, 보다 상세하게는, 고조파를 제어하는 더블 공진 회로가 구현됨으로써 트랜지스터에 걸리는 전압 스트레스가 감소되고, 음의 커패시턴스가 구현됨으로써 트랜지스터의 드레인에 걸리는 과잉 커패시턴스가 보상되어 전체적인 효율이 향상되고 동작시 신뢰성이 보장되는 CMOS E 급 전력 증폭기에 관한 것이다.
최근 이동 통신 기술의 발달로 인해 이동식 단말기 등이 많이 활용되고 있다.　 이러한 이동식 단말기에 있어서는 높은 RF 신호 전송 효율이 요구된다.　 RF 신호의 전송에 있어서, DC 전력 중 가장 많은 부분을 소모하는 요소인 전력 증폭기가 전체적인 RF 신호의 전송 효율에 중요한 요소로 취급될 수 있다.　 따라서, 전체적인 효율을 향상시키기 위해서는 전력 증폭기의 효율을 높이는 것이 필요하다.
통상적으로, E 급 전력 증폭기가 높은 효율성과 구현의 간단성 등의 이점으로 인해 많이 이용되고 있는 실정이다.　 이러한 E 급 전력 증폭기는 1975년에 소칼(Sokal)에 의해 제안되었고 라브(Raab)에 의해 실험되었다.　 구체적으로, 스위칭 형식의 전력 증폭기에 있어서, 전압 파형과 전류 파형을 형성시킴으로써 이상적인 100%의 드레인(또는 컬렉터) 효율을 얻을 수 있게 된다.　 현재까지 높은 RF 성능을 갖는 마이크로파 및 높은 주파수 대역에서 동작하는 새로운 장치에 적용시키기 위한 As HBTs, GaN HEMTs, 및 InP DHBTs(Double HBTs)와 같은 회로 설계에 대한 개발이 활발히 이루어지고 있다.　 또한, 최근에는 비용을 줄이기 위해 마이크로파 주파수 대역에서 동작하는 CMOS 기술을 이용한 와트 레벨의 출력 전력을 갖는 전력 증폭기에 대한 연구가 이루어지고 있는 실정이다.
이러한 CMOS 기술을 이용한 전력 증폭기를 이용하면 설계 비용을 줄일 수 있을지 모르나 여러 가지 문제점이 수반된다.　 이러한 문제점 중 하나가 낮은 항복 전압(breakdown voltage)으로 인한 것이다.　 항복 전압은 프로세스 크기가 점점 작아지는 추세에 따라 더욱더 감소하게 되는데, 항복 전압이 낮아지게 되면 항복 방지를 위해 전원 전압이 제한될 수밖에 없다.　 낮은 전원 전압 조건 하에서 넓은 범위의 출력 전력을 전달하기 위해서는 로드 임피던스(load impedance)를 낮출 수밖에 없다.　 그러나, 이는 효율 저하 및 좁은 대역의 로드 매칭 네트워크를 야기한다.
또한, CMOS 기술을 이용한 전력 증폭기에 있어서는 높은 효율을 위해 온(on) 저항(on-resistance)을 감소시킬 필요가 있고 와트 레벨의 출력 전력에 대해 충분한 전류를 구동시켜야 하는데 이를 위해서는 넓은 게이트 너비(gate widths)가 필요하다.　 그러나, E 급 전력 증폭기의 최대 동작 주파수(fMAX)는 드레인 전류의 피크 값(IMAX)에 비례하는데, 이에 따라 게이트 너비는 수 밀리미터일 수밖에 없다.　 또한, 게이트 너비를 넓게 형성시킨다 하더라도 이는 기생 커패시턴스와 같은 기생 요소를 발생시키고, 이는 병렬 드레인 커패시턴스(CP)를 증가시키게 되는데, 이는 동작 조건을 한정하는 요소가 된다.　 E 급 전력 증폭기의 최대 동작 주파수 fMAX는 IMAX/CP 값에 의해 결정되기 때문이다.　 한편, 기생 커패시턴스 등에 의해 병렬 드레인 커패시턴스(CP) 값이 E 급 전력 증폭기의 동작 조건에 의해 결정되는 최적값으로부터 벗어날수록 효율 저하가 발생하게 된다.
본 발명은 상술한 종래 기술의 문제점을 모두 해결하는 것을 그 목적으로 한다.
또한, 본 발명의 다른 목적은 CMOS E 급 전력 증폭기에 있어서 고조파 제어를 위한 더블 공진 회로(double resonance circuit)를 형성시킴으로써 항복을 방지하고 전력 증폭기의 게이트에 인가되는 전압 파형을 제어하여 트랜지스터에 걸리는 전압 스트레스를 감소시키며, 이에 따라 높은 전원 전압의 인가가 가능해지고 로드 임피던스를 높게 하더라도 동일한 효율이 얻어질 수 있도록 하는 것이다.
한편, 본 발명의 또 다른 목적은 CMOS E 급 전력 증폭기에 있어서 싱글 엔드 구조 대신 차동 구조를 적용시킴으로써 보다 높은 출력 전력을 전달할 수 있도록 함과 동시에, 동작시 다른 회로에 대한 간섭을 최소화할 수 있도록 하는 것이다.
상기 목적을 달성하기 위한 본 발명의 대표적인 구성은 다음과 같다.　 본 발명의 일 실시예에 따르면, 트랜지스터로 구현되는 제1 전력 증폭기를 포함하는 메인 스테이지, 트랜지스터로 구현되는 제2 전력 증폭기를 포함하며 - 상기 제2 전력 증폭기에는 입력 신호가 입력됨 -, 출력단이 상기 메인 스테이지의 입력단과 연결되는 구동 스테이지, 및 일단이 상기 구동 스테이지의 출력단에 연결되며 타단이 그라운드에 연결되는 것으로 AC 등가화될 수 있는 제1 LC 공진기 및 일단이 상기 메인 스테이지의 입력단에 연결되며 타단이 그라운드에 연결되는 것으로 AC 등가화될 수 있는 제2 LC 공진기를 포함하는 E 급 전력 증폭기가 제공된다.
본 발명에 따르면, CMOS 기술을 이용한 E 급 전력 증폭기에 있어서 항복이 방지되고 CMOS 트랜지스터에 걸리는 전압 스트레스가 감소될 수 있다.
또한, 본 발명에 따르면, CMOS E 급 전력 증폭기에 걸리는 전압 스트레스가 감소됨에 따라 높은 전원 전압의 인가도 가능해질 수 있으며, 이에 따라 동일한 효율을 유지하면서도 로드 임피던스를 높게 형성시킬 수 있다.
한편, 본 발명에 따르면, CMOS E 급 전력 증폭기에 차동 구조가 적용되기 때문에 싱글 엔드 구조에 비해 높은 출력 전력 전달이 가능해지며, 동작시 다른 회로에 대한 간섭이 최소화될 수 있다.
도 1은 통상적인 E 급 전력 증폭기의 기본적인 구성을 나타내는 회로도이다.
도 2a는 본 발명의 일 실시예에 따른 더블 공진 회로를 포함하는 E 급 증폭기의 구성을 개략적으로 나타내는 회로도이다.
도 2b는 도 2a에 도시되는 회로도의 AC 등가 회로도이다.
도 3은 본 발명의 일 실시예에 따라 더블 공진 회로가 구현된 E 급 전력 증폭기에 있어서 입력 전압, 출력 전압 및 전압 스트레스의 감소 정도를 나타내는 그래프이다.
도 4는 통상적인 E 급 전력 증폭기에 있어서 ωCPRL 값의 변화에 따른 트랜지스터 드레인 전압 및 트랜지스터를 흐르는 전류 값의 파형을 나타내는 그래프이다.
도 5a 는 본 발명의 일 실시예에 따른 E 급 전력 증폭기의 일부에 음의 커패시턴스를 실제화한 회로도이다.
도 5b는 도 5a에 도시되는 회로의 등가 회로도이다.
도 6은 본 발명의 일 실시예에 따른 E 급 전력 증폭기의 전체적인 구성을 나타내는 회로도이다.
도 7은 본 발명의 일 실시예에 따라 CMOS E 급 전력 증폭기를 구현한 칩의 실제 모습을 나타내는 도면이다.
도 8은 본 발명의 일 실시예에 따른 E 급 전력 증폭기에 있어서 전원 전압에 대한 출력 전력, 드레인 효율 및 전력 부가 효율 값의 시뮬레이션 결과와 실제 측정 결과를 나타내는 그래프이다.
도 9는 본 발명의 일 실시예에 따른 E 급 전력 증폭기에 있어서 출력 스펙트럼 및 에미션 마스크(Emission Mask)를 나타내는 그래프이다.
도 10은 본 발명의 일 실시예에 따른 E 급 전력 증폭기에 있어서, 동작 주파수에 따른 드레인 효율, 전력 부가 효율 및 출력 전력을 나타내는 그래프이다.　
도 11은 본 발명의 일 실시예에 따라 캐스코드 형태로 구현된 E 급 전력 증폭기의 신뢰성을 나타내는 그래프이다.
도 12는 본 발명의 일 실시예에 따른 CMOS E 급 전력 증폭기와 다른 CMOS 전력 증폭기의 성능을 비교하는 그래프이다.
후술하는 본 발명에 대한 상세한 설명은, 본 발명이 실시될 수 있는 특정 실시예를 예시로서 도시하는 첨부 도면을 참조한다.　 이들 실시예는 당업자가 본 발명을 실시할 수 있기에 충분하도록 상세히 설명된다.　 본 발명의 다양한 실시예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다.　 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 정신 및 범위를 벗어나지 않으면서 다른 실시예로 구현될 수 있다.　 또한, 각각의 개시된 실시예 내의 개별 구성요소의 위치 또는 배치는 본 발명의 정신 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다.　 따라서, 후술하는 상세한 설명은 한정적인 의미로서 취하려는 것이 아니며, 본 발명의 범위는, 적절하게 설명된다면, 그 청구항들이 주장하는 것과 균등한 모든 범위와 더불어 첨부된 청구항에 의해서만 한정된다.　 도면에서 유사한 참조부호는 여러 측면에 걸쳐서 동일하거나 유사한 기능을 지칭한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 하기 위하여, 본 발명의 바람직한 실시예들에 관하여 첨부된 도면을 참조하여 상세히 설명하기로 한다.
[본 발명의 바람직한 실시예]
본 발명의 특징에 관한 기술에 앞서 본 발명의 기술분야인 E 급(class-E) 전력 증폭기의 기본적인 구성과 그 동작에 대해 설명하기로 한다.
E 급 전력 증폭기
도 1은 E 급 전력 증폭기의 기본적인 구성을 나타내는 회로도이다.
도 1을 참조하면, 통상적인 E 급 전력 증폭기는 트랜지스터(T)로 구현되는 스위치, 스위치와 병렬 연결되는 병렬 커패시터(CP) 및 로드 저항(RL)을 포함하여 구성될 수 있다.　 또한, 소정 임피던스를 갖는 일 이상의 집중 소자(예를 들면, 커패시터와 인덕터)가 로드 저항(RL)에 직렬 연결될 수 있다.　 여기서, 트랜지스터(T)는 CMOS 트랜지스터일 수 있다.
이 때, 병렬 커패시터(CP)와 로드 저항(RL)이 이루는 루프, 또는 병렬 커패시터(CP), 로드 저항(RL) 및 로드 저항(RL)과 직렬 연결되는 다른 소자가 이루는 루프를 따라 흐르는 전류 iR은 다음과 같은 수학식으로 표현될 수 있다.
수학식 1
Figure PCTKR2010008977-appb-M000001
또한, 트랜지스터(T)에 걸리는 전압 vC(ωt) 및 트랜지스터(T)를 통해 흐르는 전류 i(ωt)는 다음과 같은 수학식 2 및 수학식 3으로 표현될 수 있다.
수학식 2
Figure PCTKR2010008977-appb-M000002
수학식 3
Figure PCTKR2010008977-appb-M000003
이러한 E 급 전력 증폭기는 동작 신호에 따라 커패시터(CP)를 충전 또는 방전시키는 동작을 하게 된다.　 여기서, vC(ωt)는 두 가지 조건을 만족한다.　 첫 번째 조건인 제로 전압 스위칭(ZVS; Zero Voltage Switching)은 커패시터(CP)가 온(on)될 때 커패시터(CP)에 저장된 에너지가 손실되는 것을 막고, 두 번째 조건인 제로 전압 미분 스위칭(ZVDS; Zero Voltage Derivative Switching)은 소자, 주파수 및 스위칭 주기 등이 변화하는 환경에서도 회로가 영향을 덜 받도록 해 준다.　 E 급 전력 증폭기가 50%의 듀티 사이클(Duty Cycle)(트랜지스터가 0≤ωt＜π의 구간에서는 온(on)되고, π≤ωt＜2π 구간에서는 오프(off)됨)을 갖는 환경에서,
Figure PCTKR2010008977-appb-I000001
값은 -32.482°가 된다.　 이에 따라, 수학식 2 및 수학식 3은 다음과 같은 수학식 4 및 수학식 5에 의해 표준 형식으로 표현될 수 있다.
수학식 4
Figure PCTKR2010008977-appb-M000004
수학식 5
Figure PCTKR2010008977-appb-M000005
수학식 4 및 수학식 5에서 VDD는 도 1에 도시되는 E 급 전력 증폭기의 전원 전압이며,
Figure PCTKR2010008977-appb-I000002
이다.
위와 같은 수학식 4 및 수학식 5에 의해 표현되는 파형으로 동작하는 E 급　전력 증폭기는 동작시에 VC(ωt) 및 i(ωt)를 오버랩함에 따른 DC 손실을 발생시키지 않기 때문에 이론적으로 100%의 드레인(또는 컬렉터) 효율을 갖게 된다.　 동작 주파수, 커패시터(CP) 및 로드 저항(RL) 간의 관계는 이론적인 E 급 전력 증폭기에 있어서 ωCPRL=0.1836 와 같은 관계식에 의해 표현될 수 있다.
그러나, 실제 환경에 있어서는, 기생 커패시턴스 또는 CMOS 프로세스에서의 프로세스 변화에 따라 바람직한 커패시터(CP)의 커패시턴스 값에 변화가 생기기 마련이다.　 따라서, 소정 주파수에서 로드 저항(RL) 값이 고정되었을 때 ωCPRL값은 0.1836으로 유지될 수 없게 된다.　 ωCPRL값이 0.1836 에서 벗어나는 경우, E 급 전력 증폭기에서는 손실이 발생되게 되고, 드레인(또는 컬렉터) 효율은 감소하게 된다.
E 급 전력 증폭기의 다른 특징은 하이 피크(High-Peak) 전압 스윙을 갖는다는 것이다.　 전술한 동작 조건에서 전원 전압이 VDD일 때 트랜지스터(T)의 드레인(또는 컬렉터)에 걸리는 최대 전압(VMAX) 값은 다음과 같은 수학식 6으로 표현된다.
수학식 6
Figure PCTKR2010008977-appb-M000006
여기서 최대 전압(VMAX) 값은 트랜지스터(T)의 신뢰성에 영향을 준다.　 특히 CMOS 트랜지스터에 있어서는 항복(breakdown) 전압이 낮아질 수 밖에 없는데, 항복을 피하기 위해서는 최대 전압(VMAX) 값이 제한될 수 밖에 없다.
이러한 문제를 해결하기 위해, 본 발명에서는 E 급 전력 증폭기에 더블 공진 회로(double resonance circuit)를 형성시킴으로써, 회로의 신뢰성을 확보하고 트랜지스터에 걸리는 전압 스트레스를 감소시킨다.
이하에서는, 본 발명의 일 실시예에 따른 E 급 전력 증폭기에 대해 상세히 설명하기로 한다.
먼저, 본 발명의 일 실시예에 따른 E 급 전력 증폭기에 포함되는 더블 공진 회로에 대해 상세히 설명하기로 한다.
더블 공진 회로
도 2a는 본 발명의 일 실시예에 따른 E 급 증폭기에 더블 공진 회로를 구현한 회로도를 개략적으로 나타내는 도면이며, 도 2b는 도 2a에 도시되는 회로도의 AC 등가 회로도이다.
더블 공진 회로는 노드(A), 즉, 전력 증폭기에 포함되는 트랜지스터의 게이트에서 소정의 전압 파형을 형성시킬 수 있는데, 이는 고조파 제어(Harmonic Control)를 통해 수행될 수 있다.　 한편, 스위칭 모드로 구동되는 전력 증폭기의 출력은 E 급 전력 증폭기를 구동하는 데에 적합하게 형성될 수 있기 때문에 노드(B)의 전압 파형은 스위칭 모드 구동 스테이지(DS: Driver Stage)에 의해 인가될 수 있다.　 따라서, 스위칭 모드로 구동되는 전력 증폭기는 비선형 영역에서 동작하고, 이의 출력 파형에는 많은 고조파가 포함되게 된다.　 구동 스테이지(DS)의 출력 신호가 메인 스테이지(MS: Main Stage)로 인가될 때에는, 구동 스테이지(DS)의 출력 노드(B)와 메인 스테이지(MS)의 입력 노드(A) 사이에 DC 바이어스 차이만이 존재하게 된다.　 여기서, 노드(A)에서의 파형은 다음과 같은 수학식 7에 의해 표현될 수 있다.
수학식 7
Figure PCTKR2010008977-appb-M000007
위의 수학식 7에서 ai 는 i 번째 고조파 계수를 나타낸다.
더블 공진 회로의 공진 주파수는 기본 주파수 및 2번째 고조파이다.　 더블 공진 회로는 구동 스테이지(DS)로부터 메인 스테이지(MS)로 기본 주파수와 3번째 고조파를 침투시키고, 2번째 고조파를 제거시킨다.　 즉, 짝수 고조파를 감소시키고 홀수 고조파를 침투시키는 동작을 수행하는데, 이러한 고조파의 제어에 따른 전압(vG) 파형, 즉, 짝수 고조파가 감소된 파형은 도 3에 도시되는 바와 같다.
도 3에서 vG, vC, △V 는 각각 트랜지스터 임계 전압이 0.5V, 전원 전압(VDD)이 1.0V이며, 일정한 듀티 사이클이 유지되는 경우, 도 2에 도시되는 바와 같이 더블 공진 회로가 구현된 E 급 전력 증폭기에 있어서 입력 전압, 출력 전압 및 전압 스트레스의 감소 정도를 나타낸다.
도 3을 참조하면, 스위치가 오프(off) 상태에 있을 때, 메인 스테이지(MS)에 포함되는 트랜지스터에 있어서 드레인(또는 컬렉터)의 전압은 피크 값(이론적으로, 50%의 듀티 사이클에서 3.562VDD)에 달하게 되고, 이 때, 최대 전압 스트레스가 게이트의 산화층에 걸리게 된다.　 더블 공진 회로를 적용시키게 되면 전압(vG)의 DC 오프셋 값이 증가하게 되고 오프(off) 상태 동안 전압(vG)은 듀티 사이클이 감소되지 않는 상태에서 트랜지스터의 임계 전압 이하로 많이 떨어지지 않게 된다.　 따라서, 오프(off) 상태에서의 높은 전압(vG) 값에 의해 트랜지스터의 최대 전압 스트레스를 감소시킬 수 있게 된다.
더블 공진 회로에서 고조파 제어를 통해 얻어지는 이러한 전압 형성은 DC 바이어스 증가와 상이하다.　 DC 바이어스 증가는 전력 증폭기의 듀티 사이클을 변화시키고 변화된 듀티 사이클에 따라 드레인(또는 컬렉터) 피크 전압이 달라지게 된다.　 듀티 사이클이 증가하게 되면, 피크 전압 또한 증가하고, 트랜지스터의 전압 스트레스를 악화시키게 된다.　 그러나, 고조파 제어를 통해 전압을 형성시키게 되면 소정 임계 전압(예를 들면, 0.5V)을 갖는 트랜지스터에서 동일한 듀티 사이클이 나타나고, 전력 증폭기가 동일한 성능을 유지하게 된다.
본 발명의 일 실시예에 따른 고조파 제어를 이용한 더블 공진 회로는 전압 스트레스 감소를 통해 항복으로부터 트랜지스터를 보호하는 효과를 낸다.　 특히, 1.0V의 전원 전압을 갖는 CMOS E 급 전력 증폭기에 있어서는, 전압 스트레스가 4.3V에서 4.0V으로 약 0.3V 정도 감소된다.　 또한, 2번째 고조파의 제거 및 홀수 고조파의 침투은 전압(vG) 파형의 상승 및 하강 시간을 보다 빠르게 하여 스위칭 전력 증폭기의 동작을 돕는다.
다시, 도 2b를 참조하면, 본 발명은 이러한 더블 공진 회로의 구현을 위해 2개의 공진기를 사용하였다.　 그 중 하나는 구동 스테이지(DS)의 출력 노드(B)에 연결되며 서로 직렬로 연결되는 인덕터(L1)와 커패시터(C1)를 포함하는 직렬 LC 공진기(DR1)이고, 다른 하나는 게이트 인덕터(L2) 및 메인 스테이지(MS)의 입력 커패시터(CIN)를 포함하는 병렬 LC 공진기(DR2)이다.　 입력 커패시터(CIN)라는 것은 메인 스테이지(MS)의 입력단에서 메인 스테이지(MS)를 바라보았을 때의 등가 커패시턴스 성분이다.　 도 2b에서 두 개의 박스로 표시된 부분이 각각 직렬 LC 공진기(DR1)와 병렬 LC 공진기(DR2)를 나타낸다.
병렬 LC 공진기(DR2)는 큰 입력 커패시턴스를 극복하고 메인 전력 증폭기를 효율적으로 구동시키기 위해 기본 주파수에서 공진하도록 설계되며, 직렬 LC 공진기(DR1)는 노드(B)에서 2번째 고조파를 차단하고 기본 주파수 및 3번째 고조파를 침투시킬 수 있도록 설계된다.　 이러한 더블 공진 회로에 의해서, 메인 스테이지(MS)에 포함되는 트랜지스터는 항복으로부터 보호되고, 메인 스테이지(MS)에서 전원 전압(VDD)을 증가시킬 수 있는 마진을 확보하게 된다.　 동일한 로드 임피던스를 가질 때, 전력 증폭기의 전원 전압이 높아지면 높은 전력이 출력될 수 있기 때문에, 전원 전압이 높아질수록 전력 증폭기의 성능이 향상될 수 있는데, 본 발명에 따르면 전술한 바와 같이 전원 전압(VDD)이 높아질 수 있기 때문에 전력 증폭기의 성능이 향상될 수 있게 된다.　 또한, 와트 레벨의 출력 전력을 갖는 CMOS 전력 증폭기에 있어서, 로드 임피던스는 통상적으로 수 오옴(ohm)이 되는데, 이에 따라 임피던스 변압기는 높은 변압율을 가져야 하는데, 본 발명의 더블 공진 회로를 이용하면 높은 전원 전압(VDD)이 인가될 수 있음에 따라 동일한 출력 전력에서 높은 효율을 위한 높은 로드 임피던스가 적용될 수 있게 된다.
이하에서는, 본 발명의 일 실시예에 따른 E 급 전력 증폭기에 포함되는 음의 커패시턴스(Negative Capacitance)에 대해 설명하기로 한다.
음의 커패시턴스
음의 커패시턴스에 대한 설명에 앞서 도 1에 도시되는 E 급 전력 증폭기에 있어서의 병렬 커패시턴스에 대해 설명하기로 한다.
1. 병렬 커패시턴스
도 1에 도시되는 E 급 전력 증폭기에 있어서, 앞서 설명한 바와 같이, ωCPRL값이 최적의 값으로부터 벗어나면 효율은 감소하게 되며,
Figure PCTKR2010008977-appb-I000003
와ωCPRL 간의 관계는 다음과 같은 수학식으로 나타낼 수 있다.
수학식 8
Figure PCTKR2010008977-appb-M000008
수학식 8에서 알 수 있는 바와 같이,
Figure PCTKR2010008977-appb-I000004
와 ωCPRL 사이에는 역(inverse) 관계가 성립한다.　 ωCPRL가 0.1836에서부터 증가할 때,
Figure PCTKR2010008977-appb-I000005
는 감소하고 트랜지스터 드레인 전압은 ωt=2π에서 양의 값을 갖는다.　 한편, ωCPRL가 0.1836에서부터 감소할 때,
Figure PCTKR2010008977-appb-I000006
는 증가하고 트랜지스터 드레인 전압은 ωt=2π에서 음의 값을 갖게 된다.
이러한 ωCPRL 값의 변화에 따른 트랜지스터 드레인 전압(vC) 및 트랜지스터를 흐르는 전류(i) 값의 파형은 도 4에 도시되는 바와 같다.　 도 4는 듀티 사이클이 50%일 때 본 발명에 따른 E 급 전력 증폭기의 표준화된 드레인 전압(vc) 및 전류(i)의 파형을 단일 주기에 대하여 나타낸 도면이다.
도 4를 참조하면, 트랜지스터는 0≤ωt＜π의 구간에서는 온(on)되고, π≤ωt＜2π 구간에서는 오프(off)됨을 알 수 있다.　 제로 전압 스위칭(ZVS) 환경이 만족되지 않을 때, 즉, ωCPRL 값이 0.1836이 아닐 때, 전압 및 전류 파형은 다음 주기의 시작점에서 오버랩되게 된다.　 이는 트랜지스터의 드레인과 소스 사이에 0V의 전압이 걸리는 경과 시간(transient time)이 필요하기 때문이다.　 이러한 경과 시간에 따르면 유한한 시간 동안 손실을 야기한다.　 따라서, 소정 주파수에서 E 급 증폭기의 높은 효율을 위해 고정된 RL, CP 값은 최적의 값으로 유지되는 것이 바람직하다.
이하에서는, 이러한 병렬 커패시턴스에 대한 설명을 기초로 하여 음의 커패시턴스에 대해 설명하기로 한다.
2. 음의 커패시턴스
도 5a 는 음의 커패시턴스를 실제화한 회로도이며, 도 5b는 도 5a에 도시되는 회로의 등가 회로도이다.
도 5a 및 도 5b에 도시되는 CMOS 전력 증폭기에 있어서, 게이트 너비는 와트 레벨의 출력 전력을 전달해야 하기 때문에 넓은 것이 바람직하다.　 게이트 너비는 수 밀리미터(mm)이고 이러한 너비의 트랜지스터는 드레인 노드에서 수 피코 패럿(F)의 커패시턴스를 포함할 수 있다.　 이는 병렬 드레인 커패시터(CP)에 기생 커패시턴스 성분을 가하게 되며, 그에 따라 커패시터(CP)의 커패시턴스 값 CP는 이상적인 최적 값보다 커지게 되고 이는 드레인 효율의 감소를 야기하게 된다.　 또한, E 급 전력 증폭기에 있어서, 캐스코드(cascode) 형태를 채용하는 것이 신뢰성의 확보를 위해서 바람직한데 이는 하이 피크 전압을 야기한다.　 캐스코드 형태를 채용함에 따라 추가되는 공통 게이트(CG; Common Gate) 전력 증폭기는 통상적으로 넓은 게이트 너비를 가지는데 이는 또한 온(on) 저항을 감소시키고 커패시터(CP)의 커패시턴스 값 증가를 야기시킨다.　 따라서, 효율의 감소를 억제하기 위해서는 커패시터(CP)의 커패시턴스 값이 증가함에 따라 발생하는 과잉 커패시턴스에 대한 보상이 중요해진다.
과잉 커패시턴스는 최적의 CP 값 유지를 위해 보상되어야 한다.　 과잉 커패시턴스를 제거하는데 사용되는 방법 중 하나는 DC 블록(도 2참조)과 동일한 노드에 인덕터를 배치하는 것이다.　 그러나, 집적 회로 구현에 있어서 인덕터 배치를 위해서는 넓은 영역이 필요하다는 단점이 있다.　 또한, 인덕터는 기생 커패시턴스 또는 기생 저항과 같은 기생 성분을 포함하고, 낮은 Q-팩터(Quality Factor)를 갖는다는 단점도 있다.　 따라서, 본 발명에서는 과잉 커패시턴스 성분 제거를 위해서 인덕터를 배치하는 대신 캐스코드 형태로 음의 커패시턴스 성분을 배치하는 구성을 채용하였다.　 즉, 도 5a에서 커패시터(CP)와 직렬 관계를 이루도록 노드(A) 와 노드(B) 사이에 음의 커패시터(Cn)을 배치하였다.
기본적으로, 음의 커패시턴스 값은 극성 반전 밀러 커패시턴스(Polarity Inversed Miller Capacitance)와 같은 역할을 한다.　 도 5a에서의 음의 커패시터(Cn)는 도 5b의 밀러 커패시터(CM)로 등가화될 수 있다.　 이러한 밀러 커패시턴스는 다음의 수학식 9로 표현된다.
수학식 9
Figure PCTKR2010008977-appb-M000009
여기서, K는 음의 커패시터(Cn) 노드의 전압 이득인데, 통상적으로 K 값은 음수가 된다.　 즉, 밀러 커패시터(CM)는 커패시턴스 값을 (1-K)?Cn 값만큼 증가시킨다.　 이렇게 양의 값인 K만큼의 이득을 갖는 공통 게이트 전력 증폭기의 입력 노드와 출력 노드 사이에 음의 커패시터(Cn)를 접속시킴으로써 도 5b에 도시되는 바와 같이 노드(A)에 밀러 커패시터(CM)가 형성되는 것과 동일한 효과를 얻을 수 있게 된다.　 이러한 음의 커패시터(Cn)는 노드(A)의 과잉 커패시턴스를 보상하는 기능을 수행하며, 커패시터(CP)의 커패시턴스 값을 최적 값으로 조절하여 E 급 전력 증폭기의 동작 성능을 보장해준다.
커패시터를 이용하여 구현한 음의 커패시턴스는 CMOS 전력 증폭기에 여러 이점을 제공한다.　 첫째로, 커패시터는 구현시 인덕터보다 좁은 면적이면 충분하고 높은 Q 팩터를 가지며 상대적으로 작은 기생 성분을 갖기 때문에 최적의 성능 유지가 보다 용이해진다.　 둘째로, 트랜지스터로 구현되는 스위치와 함께 병렬로 배치되기 때문에 스위치와 함께 온(on) 또는 오프(off) 될 수 있으며 공통 게이트 전력 증폭기의 이득(예를 들면, 전술한 K) 값만큼 배가되기 때문에 작은 값으로도 구현될 수 있다.
한편, 도 5a 및 도 5b에서 노드(B)의 기생 커패시턴스는 노드(A)에서보다 작기 때문에 노드(B)의 기생 커패시턴스 값은 노드(A)에서의 문제에 비해서는 무시될 수 있다. 또한, 공통 게이트 전력 증폭기는 온(on) 저항을 감소시키기 위해 항상 온 상태로 동작하기 때문에, 커패시터의 충전/방전의 대부분은 노드(A)에서 발생하게 된다.　 따라서, 음의 커패시터는 노드(A)의 기생 커패시턴스 값을 보상하기 위해서만 사용되어도 충분하다.
이하에서는, 본 발명의 일 실시예에 따른 E 급 전력 증폭기의 실제 설계 회로에 대해 설명하기로 한다.
설계 회로의 구성
도 6은 본 발명의 일 실시예에 따른 E 급 전력 증폭기를 실제로 설계한 회로의 구성을 나타내는 도면이고, 도 7은 CMOS E 급 전력 증폭기를 구현한 칩의 실제 모습을 나타내는 도면이다.
먼저, 본 발명의 일 실시예에 따른 E 급 전력 증폭기의 설계 회로에 포함되는 메인 스테이지(MS)의 구성에 대해 설명하기로 한다.
1. 메인 스테이지
E 급 전력 증폭기에 있어서는 트랜지스터(예를 들면, CMOS 트랜지스터)에 높은 피크 값을 갖는 전압이 걸려 전압 스트레스가 생기게 된다.　 전술한 바와 같이, 캐스코드 구조는 넓은 출력 전압 스윙을 직렬로 연결된 트랜지스터에 분산시킬 수 있기 때문에, 항복을 방지하기 위해서는 도 6에 도시되는 바와 같이 캐스코드 구조로 메인 스테이지(MS) 회로를 설계하는 것이 바람직하다.
도 6을 참조하면, 메인 스테이지(MS)는 일 이상의 공통 게이트 전력 증폭기와 일 이상의 공통 소스(CS; Common Source) 전력 증폭기를 포함하여 구성된다.　 공통 게이트 전력 증폭기와 공통 소스 전력 증폭기는 캐스코드 구조를 형성하며 일 이상의 캐스코드 구조는 차동 구조를 형성한다.
도 6에 도시되는 회로도에서는 최고의 성능 보장을 위해 공통 소스 전력 증폭기로서는 얇은 게이트 산화물로 구성되는 트랜지스터(T3, T4)를 사용하였고, 공통 게이트 전력 증폭기로서는 두꺼운 게이트 산화물 트랜지스터(T1, T2)를 사용하였다.　 일례로서, 얇은 게이트 산화물 트랜지스터는 1.2V의 전원 전압에서 0.13㎛의 게이트 길이를 갖는 트랜지스터일 수 있고, 두꺼운 게이트 산화물 트랜지스터는 3.3V의 전원 전압에서 0.34㎛의 게이트 길이를 갖는 트랜지스터일 수 있다.　 RF 성능이 향상되면 구동 전력 증폭기의 복잡성을 경감시킬 수 있고 높은 동작 효율을 얻을 수 있는데, 얇은 게이트 산화물 트랜지스터가 높은 RF 성능을 나타내고 두꺼운 게이트 산화물 트랜지스터에 비해 낮은 온(on) 저항을 갖기 때문에 2개의 두꺼운 게이트 산화물 트랜지스터를 사용하는 것보다 전술한 바와 같은 조합, 즉, 얇은 게이트 산화물 트랜지스터와 두꺼운 게이트 산화물 트랜지스터를 조합하는 것이 바람직하다.
한편, 회로에 있어서는 커패시터(CP; 도 5 참조) 값을 증가시키는 수 개의 기생 성분(예를 들면, 드레인 커패시턴스)이 포함되는데, 이를 감소시키기 위해 소정 게이트 너비를 갖는 트랜지스터가 공통 소스 전력 증폭기로 이용될 수 있다.　 일례로서는 도 6에 도시되는 바와 같이 4000㎛의 게이트 너비를 갖는 트랜지스터가 이용될 수 있다.
또한, 공통 게이트 전력 증폭기에 있어서는, 넓은 전압 스윙이 인가되기 때문에, 두꺼운 게이트 산화물 트랜지스터를 이용하는 것이 바람직하다.　 두꺼운 게이트 산화물 트랜지스터를 이용하면 항복이 방지되고 항상 바이어스되어 온(on) 상태로 유지될 수 있으며, 온(on) 저항을 감소시켜 높은 효율이 유지되도록 할 수 있기 때문이다.　 일례로서, 7000㎛의 게이트 너비를 갖는 트랜지스터가 공통 게이트 전력 증폭기로 사용될 수 있다.
다음으로, 본 발명의 일 실시예에 따른 E 급 전력 증폭기의 설계 회로에 포함되는 구동 스테이지(DS)의 구성에 대해 설명하기로 한다.
2. 구동 스테이지
도 6에 도시되는 바와 같이, 본 발명의 일 실시예에 따른 구동 스테이지(DS)는 일 이상의 공통 소스 전력 증폭기와 일 이상의 공통 게이트 전력 증폭기를 포함하여 구성된다.　 공통 소스 전력 증폭기와 공통 게이트 전력 증폭기는 캐스코드 구조를 형성하며, 일 이상의 캐스코드 구조는 차동 구조를 이룬다.　
E 급 전력 증폭기의 출력에 있어서는 넓은 전압 스윙이 나타나기 때문에 낮은 전원 전압으로도 충분히 전력 증폭기를 구동시킬 수 있다.　 구동 전력 증폭기에 낮은 전원 전압이 인가되게 되면 DC 전력 손실이 감소되고, 이에 따라 드레인 효율(DE)로부터 전력 부가 효율(PAE; Power Added Efficiency)에 이르기까지 효율이 감소되는 정도를 줄일 수 있게 된다.　　또한, 더블 공진 회로가 구동 스테이지(DS)의 로드 임피던스를 디자인하기 위하여 고려될 수도 있다.　 실제로 도 6에 도시되는 구동 스테이지(DS)에 있어서는 드레인 효율과 전력 부가 효율 간의 차이는 3% 내지 4% 밖에 되지 않았다.　
한편, 항복을 방지하기 위해 구동 스테이지(DS) 또한 두꺼운 게이트 산화물 트랜지스터를 도 6에 도시되는 바와 같이 캐스코드 형태로 배치하는 것이 바람직하다.　 일례로서, 200㎛의 게이트 너비를 가지는 트랜지스터(T5, T6, T7, T8)를 이용할 수 있다.
또한, 도 6 및 도 7에 도시되는 바와 같이, 소정의 변압기가 공통 소스 트랜지스터의 게이트에 연결되어 입력 벌룬(IB; Input Balun)으로서 이용될 수 있다.　 이러한 변압기는 싱글 엔드(single-ended) 구조를 차등 구조로 변화시켜 차동 증폭기를 구동시킬 수 있도록 한다.
이하에서는, 본 발명의 일 실시예에 따른 E 급 전력 증폭기의 설계 회로에 포함되는 더블 공진 회로에 대해 설명하기로 한다.
3. 더블 공진 회로
전술한 바와 같이, 메인 스테이지(MS)에 포함되는 메인 전력 증폭기의 입력에서의 전압 파형은 더블 공진 회로에 의해 형성될 수 있다.　 이러한 더블 공진 회로는 제1 공진기와 제2 공진기로 구성될 수 있는데, 그 중 제1 공진기는 구동 전력 증폭기의 출력 노드(N1)에 형성된다.　 이 공진기는 직렬로 연결되는 인덕터(L1)와 커패시터(C1)를 포함하는 직렬 LC 공진기로 구현된다.　 이 직렬 LC 공진기는 메인 전력 증폭기의 입력 노드에 흐르는 신호로부터 제2 고조파를 제거하고 제3 고조파를 메인 스테이지(MS)에 포함되는 메인 전력 증폭기로 침투시킨다. 또한, 제2 공진기는 메인 전력 증폭기의 게이트에 연결되는 인덕터(L2)를 포함하여 구성된다.　 인덕터(L2)는 메인 전력 증폭기의 입력 커패시턴스(CIN; 도 2 참조)와 함께 공진 주파수에서 공진한다.　
이러한 더블 공진 회로는 메인 스테이지(MS)에 캐스코드 형태로 형성되어 있는 얇은 게이트 산화막 트랜지스터로 구현되는 공통 소스 전력 증폭기에 걸리는 전압 스트레스를 감소시키고, 전력 증폭기의 성능 및 듀티 사이클이 악화되지 않는 전압 파형을 형성시킨다.　 도 6에 도시되는 회로를 직접 시뮬레이션 해본 결과 CMOS 트랜지스터에서 0.2V만큼 전압 스트레스가 경감되었다.
다음으로, 메인 스테이지(MS)의 입력 단자 및 출력 단자에 연결되는 음의 커패시터(Cn)에 대해 설명하기로 한다.
4. 음의 커패시턴스
전술한 바와 같이, 음의 커패시터(Cn)는 메인 스테이지(MS)에 포함되는 트랜지스터의 드레인 커패시터(CP)에 과잉 커패시턴스 값을 보상하여 최적의 CP 값으로 복원시키는 역할을 한다.　 이러한 기능을 하는 커패시터(Cn)는 도 6에 도시되는 바와 같이 소정의 값을 갖는 커패시터를 메인 스테이지(MS)에 포함되는 공통 게이트 트랜지스터의 드레인과 소스 사이에 적절히 연결함으로써 구현될 수 있다.
한편, 메인 스테이지(MS)에서 커패시터(Cn)는 공통 게이트 전력 증폭기에 피드백 경로를 제공하기 때문에 커패시턴스 Cn 값이 커지면 안정성 확보가 어려워지게 된다.　 그러나, 전술한 바와 같이 공통 게이트 전력 증폭기의 이득 값(예를 들면, K)에 의해 커패시턴스 Cn 값이 작더라도 충분한 음의 커패시터로서의 역할을 수행할 수 있게 된다.　 예를 들면, 도 6에서는 1.0pF의 커패시턴스 값을 가지는 커패시터(Cn)를 이용하였다.　 실제 시뮬레이션 결과, 커패시터(Cn)를 삽입하더라도 안정성이 떨어지지 않음을 알 수 있었다.　 또한, 이러한 음의 커패시터(Cn)는 약 10.0pF에 달하는 과잉 커패시턴스를 보상할 수 있었고 전력 부가 효율은 약 6% 정도 개선되었다.
이하에서는, 본 발명의 일 실시예에 따라 설계한 E 급 전력 증폭기의 실제 동작 특성 및 성능에 대해 설명하기로 한다.
E 급 전력 증폭기의 동작 특성 및 성능
본 특허 출원의 발명자는 0.13㎛의 게이트 길이를 갖는 표준 CMOS 프로세스를 이용하여 도 6 및 도 7에 도시되는 바와 같은 구동 스테이지(DS)와 입력 벌룬을 포함하는 전력 증폭기를 구현하였다.　 도 7에 도시되는 바와 같은 칩에서 본딩 패드를 포함한 총 다이(die) 영역의 넓이는 1.0㎟였다.　 한편, 본딩 인덕턴스 변화에 따른 효과를 최소화시키기 위해 다중 본딩 패드를 사용하였고, 총 12개의 패드를 사용하여 그라운드 저항을 감소시키고 전력 증폭기에 열 싱크를 제공하였다.　 칩 외의 수동 소자들은 FR4 인쇄회로기판(PCB; Printed Circuit Board)에 구현하였다.
도 8은 본 발명의 일 실시예에 따른 E 급 전력 증폭기에 있어서 전원 전압(VDD)에 대한 출력 전력(Pout), 드레인 효율(DE) 및 전력 부가 효율(PAE; Power Added Efficiency) 값의 시뮬레이션 결과와 실제 측정 결과를 나타내는 그래프이다.　 여기서, 동작 주파수는 1.8GHz 로 하였다.　
도 8을 참조하면, 스윕(sweep) 모드일 때 공통 게이트 전력 증폭기의 게이트 바이어스가 2.5V로 유지되는 동안 전원 전압(VDD)은 0.3V에서 3.5V까지 변화한다.　 여기서, 전원 전압(VDD)이 3.5V일 때, 출력 전력(Pout)은 31.5dBm, 드레인 효율(DE)은 54%, 전력 부가 효율(PAE)은 51%로 측정되었다.　 또한, 전원 전압(VDD)이 3.3V에서 3.5V까지 변화하는 동안 출력 전력(Pout)은 0.4dB만큼 증가하는 것으로 측정되었다.　 이러한 측정 과정에서, 입력 신호는 6.5dBm으로 설정되었고, 25dB의 전력 이득이 얻어졌다.
도 9는 본 발명의 일 실시예에 따른 E 급 전력 증폭기에 있어서 출력 스펙트럼 및 에미션 마스크(Emission Mask)를 나타내는 그래프이다.
E 급 전력 증폭기는 스위칭 방식의 전력 증폭기이기 때문에, 일정한 크기를 갖는 변조 신호가 적합하다.　 따라서, 본 측정시에는 BT=0.3인 GSMK 변조 신호를 인가하여 출력 스펙트럼을 측정하였다.　 도 9를 참조하면, 31.5dBm의 평균 출력 전력에서, 전력 증폭기는 0.6%의 에러 벡터 크기(EVM; Error Vector Magnitude)로 스펙트럼 마스크를 만족시킨다는 것을 알 수 있다.　 또한, 2번째 및 3번째 고조파에 대한 억압 정도는 각각 -52dBc 및 -29dBc로서 나타난다는 것을 알 수 있다.　 전력 증폭기가 차동 설계됨에 따라, 2번째 고조파가 분명하게 억압되었음을 알 수 있다.
도 10은 본 발명의 일 실시예에 따른 E 급 전력 증폭기에 있어서, 동작 주파수에 따른 드레인 효율(DE), 전력 부가 효율(PAE) 및 출력 전력을 나타내는 그래프이다.　 최대 출력 전력은 1.8GHz의 동작 주파수에서 31.5dBm으로 측정되었고, 최대 드레인 효율(DE) 및 최대 전력 부가 효율(PAE)은 1.9GHz의 동작 주파수에서 출력 전력이 31dBm일 때 각각 58% 및 54%로 측정되었다.　 한편, 1.6GHz 내지 2.0GHz의 동작 주파수 범위에서, 29dBm의 출력 전력이 측정되었다.
도 11은 본 발명의 일 실시예에 따라 캐스코드 형태로 구현된 E 급 전력 증폭기의 신뢰성을 나타내는 그래프이다.
신뢰성 측정을 위해 전력 증폭기를 최대 출력 전력에서 4시간 동안 동작시켰다.　 또한, 4시간 동안 전원 전압(VDD)을 3.5V로 유지하면서, 출력 전력, 드레인 효율(DE) 및 전력 부가 효율(PAE)을 측정하였다.　 4시간 동안 측정한 결과 출력 전력과 효율의 저하가 관측되지 않았다.　 또한, 4시간 후의 출력 전력은 0.05dB 정도만 저하되었고, 드레인 효율(DE) 및 전력 부가 효율(PAE) 또한 각각 0.7% 및 0.8% 정도만 저하되었다.
도 12는 본 발명의 일 실시예에 따른 E 급 전력 증폭기와 다른 전력 증폭기의 성능을 비교하는 그래프이다.　 여기서의 전력 증폭기는 차동 구조로 구현된 와트 레벨의 CMOS 전력 증폭기이다.　 비교를 위해, ITRS(International Technology Roadmap for Semiconductor)에 의해 제안된 성능 지수(FoM; Figure of Merit)를 이용하였다.　 성능 지수는 출력 전력(Pout), 전력 부가 효율(PAE), 출력 이득(G) 및 동작 주파수(f0 2)의 제곱과 같은 주요 성능을 표준화한 지수이다.　 이러한 성능 지수는 다음과 같은 수학식 10으로 표현된다.
수학식 10
Figure PCTKR2010008977-appb-M000010
도 12는 최대 출력에 따른 FoMPA값을 나타내는데, 정사각형으로 표시된 것이 각각 1.8GHz 및 1.9GHz의 동작 주파수에서 본 발명에 따른 E 급 증폭기의 성능 지수를 나타내며, 마름모 형태로 표시된 것이 다른 E 급 증폭기의 성능 지수를 나타낸다.　 구체적으로, [14]로 표현된 마름모는 K.-C. Tsai and P. R. Gray,“A 1.9-GHz, 1-W CMOS Class-E power amplifier for wireless communications,”IEEE J. Solid-State Circuit, vol.34, pp. 962－970, Jul. 1999. 에 소개된 CMOS E 급 전력 증폭기의 성능 지수를 나타내며, [16]으로 표현된 마름모는 J. Jang, C. Park, H. Kim, and S. Hong, “A CMOS RF power amplifier using an off-chip transmision line transformer with 62% PAE,” IEEE Microwave and Wireless Components Letters, vol. 17, pp. 385－387, May 2007. 에 소개된 CMOS 전력 증폭기의 성능 지수를 나타내며,[17] 및 [17]＊ 로 표현된 마름모는 R. Brama, L. Larcher, A. Mazzanti, and F. Svelto,“A 30.5 dBm 48% PAE CMOS class-E PA with integrated balun for RF applications,” IEEE J. Solid-State Circuits. vol. 43, pp. 1755－1762, Aug. 2008. 에 소개된 CMOS E 급 전력 증폭기에 있어서 출력 벌룬이 포함되지 않는 경우와 포함되는 경우의 성능 지수를 각각 나타내고, [18]로 표현된 마름모는 K. L. R. Mertens and M. S. J. Steyaert, “A 700-MHz, 1-W fully differential CMOS class-E power amplifier,” IEEE J. Solid-State Circuits, vol. 37, no. 2, pp. 137-141, Jan. 2006.에 소개된 CMOS E 급 전력 증폭기의 성능 지수를 나타낸다.　 상기 문헌들에 개시된 전력 증폭기들에 대한 설명은 생략하기로 한다.　
도 12를 참조하면, 본 발명에 따른 전력 증폭기가 다른 전력 증폭기와 비교하여 높은 성능 지수를 나타낸다는 것을 알 수 있다.
이상에서 알 수 있는 바와 같이, 0.13㎛의 표준 CMOS 프로세스를 이용하여 본 발명의 E 급 차동 증폭기를 구현하였을 때, 1.8GHz의 동작 주파수에서 31.5dBm의 출력 전력, 54%의 드레인 효율(DE), 51%의 전력 부가 효율(PAE)이 얻어졌다.　 또한, 최대 출력에서 오랜 시간 동작하더라도 성능의 저하가 발생하지 않는다는 것을 알 수 있다.
이상에서 본 발명이 구체적인 구성요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명이 상기 실시 예들에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형을 꾀할 수 있다.
따라서, 본 발명의 사상은 상기 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등하게 또는 등가적으로 변형된 모든 것들은 본 발명의 사상의 범주에 속한다고 할 것이다.

Claims (17)

  1. 트랜지스터로 구현되는 제1 전력 증폭기를 포함하며, 상기 제1 전력 증폭기에는 입력 신호가 입력되는 구동 스테이지,
    트랜지스터로 구현되는 제2 전력 증폭기를 포함하며, 입력단이 상기 구동 스테이지의 출력단과 연결되는 메인 스테이지, 및
    일단이 상기 구동 스테이지의 출력단에 연결되며 타단이 그라운드에 연결되는 것으로 AC 등가화될 수 있는 제1 LC 공진기 및 일단이 상기 메인 스테이지의 입력단에 연결되며 타단이 그라운드에 연결되는 것으로 AC 등가화될 수 있는 제2 LC 공진기
    를 포함하는 E 급 전력 증폭기.
  2. 제1항에 있어서,
    상기 제1 LC 공진기는 서로 직렬로 연결되는 인덕터 및 커패시터를 포함하는 것을 특징으로 하는 E 급 전력 증폭기.
  3. 제2항에 있어서,
    상기 제1 LC 공진기는 동작시 짝수 번째 고조파를 차단하고 홀수 번째 고조파를 상기 메인 스테이지로 침투시키는 것을 특징으로 하는 E 급 전력 증폭기.
  4. 제1항에 있어서,
    상기 제1 LC 공진기의 상기 일단과 상기 제2 LC 공진기의 상기 일단 사이에 형성되며 커패시터를 포함하는 DC BLOCK부를 더 포함하는 것을 특징으로 하는 E 급 전력 증폭기.
  5. 제1항에 있어서,
    상기 제2 LC 공진기는 일단이 상기 메인 스테이지의 입력단에 연결되며 타단이 그라운드에 연결되는 인덕터 및 상기 인덕터로부터 상기 메인 스테이지를 바라보았을 때의 입력 커패시턴스 성분이 병렬 연결된 것으로 AC 등가화되는 것을 특징으로 하는 E 급 전력 증폭기.
  6. 제5항에 있어서,
    상기 제2 LC 공진기는 동작시 기본 주파수에서 공진하는 것을 특징으로 하는 E 급 전력 증폭기.
  7. 제1항에 있어서,
    상기 메인 스테이지는,
    공통 게이트 트랜지스터와 공통 소스 트랜지스터로 구성되는 일 이상의 캐스코드(cascode) 구조를 포함하는 것을 특징으로 하는 E 급 전력 증폭기.
  8. 제7항에 있어서,
    상기 일 이상의 캐스코드 구조는 차동 구조를 형성하는 것을 특징으로 하는 E 급 전력 증폭기.
  9. 제7항에 있어서,
    상기 구동 스테이지의 출력 신호는 상기 공통 소스 트랜지스터의 게이트로 입력되는 것을 특징으로 하는 E 급 전력 증폭기.
  10. 제7항에 있어서,
    상기 공통 게이트 트랜지스터는 상기 공통 소스 트랜지스터에 비해 두꺼운 산화물 게이트를 갖는 트랜지스터로 구성되는 것을 특징으로 하는 E 급 전력 증폭기.
  11. 제7항에 있어서,
    상기 공통 게이트 트랜지스터의 드레인과 소스 사이에 연결되며, 상기 트랜지스터의 게이트 너비로 인해 상기 공통 소스 트랜지스터의 드레인과 소스 사이에 발생하는 기생 커패시턴스 성분을 상쇄시키는 네거티브 커패시턴스(negative capacitance) 성분을 더 포함하는 E 급 전력 증폭기.
  12. 제11항에 있어서,
    상기 네거티브 커패시턴스의 값이 Cn일 때, 상기 네거티브 커패시턴스 성분은, 상기 기생 커패시턴스 성분과 병렬 연결되고 (1-K)·Cn의 커패시턴스 값을 가지는 밀러 커패시턴스(Miller capacitance)로 등가화되되, 상기 K값은 상기 공통 게이트 트랜지스터의 이득 값이고, 상기 (1-K)·Cn값의 절대값은 상기 기생 커패시턴스 값과 실질적으로 동일한 것을 특징으로 하는 E 급 전력 증폭기.
  13. 제1항에 있어서,
    상기 구동 스테이지는,
    공통 게이트 트랜지스터와 공통 소스 트랜지스터로 구성되는 일 이상의 캐스코드 구조를 포함하는 것을 특징으로 하는 E 급 전력 증폭기.
  14. 제13항에 있어서,
    상기 일 이상의 캐스코드 구조는 차동 구조를 형성하는 것을 특징으로 하는 E 급 전력 증폭기.
  15. 제13항에 있어서,
    상기 공통 소스 트랜지스터의 게이트에 상기 E 급 전력 증폭기의 입력 신호가 입력되는 것을 특징으로 하는 E 급 전력 증폭기.
  16. 제15항에 있어서,
    상기 공통 소스 트랜지스터의 게이트에 입력 벌룬(Input Balun)이 형성되는 것을 특징으로 하는 E 급 전력 증폭기.
  17. 제16항에 있어서,
    상기 입력 벌룬은 싱글 엔드(single-ended) 구조의 상기 입력 신호를 차동 구조로 변화시켜 상기 일 이상의 캐스코드 구조에 포함되는 상기 공통 소스 트랜지스터의 게이트로 입력하는 것을 특징으로 하는 E 급 전력 증폭기.
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