KR101079515B1 - 캐스코드 스위칭 전력 증폭기 시스템 및 방법 - Google Patents

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Abstract

전력 증폭기 시스템 및 제조 방법이 개시된다. 상기 시스템 및 방법은, 제1 소스, 제1 게이트, 제1 드레인 및 제1 바디를 갖는 제1 공통-소스 소자를 포함한다. 상기 제1 소스는 상기 제1 바디에 연결되고, 상기 제1 게이트는 입력 포트에 연결될 수 있다. 또한, 상기 시스템 및 방법은, 제2 소스, 제2 게이트, 제2 드레인 및 제2 바디를 갖는 제2 공통-게이트 소자를 더 포함한다. 상기 제2 소스는 상기 제1 드레인 및 상기 제2 바디에 연결되고, 상기 제2 드레인은 출력 포트에 연결될 수 있다. 상기 제1 공통-소스 소자는, 상기 제2 공통-게이트 소자의 게이트-소스 캐패시턴스 및 상기 제1 공통-소스 소자의 드레인-바디 캐패시턴스의 합으로 결정된 제1 출력 캐패시턴스를 제공할 수 있고, 상기 제2 공통-게이트 소자는, 상기 제2 공통-게이트 소자의 드레인-바디 캐패시턴스로 결정된 제2 출력 캐패시턴스를 제공할 수 있다.
전력 증폭기, 캐스코드, 스위칭, 공통-소스, 공통-게이트, 누설전류, 효율

Description

캐스코드 스위칭 전력 증폭기 시스템 및 방법{SYSTEM AND METHOD FOR CASCODE SWITCHING POWER AMPLIFIERS}
본 발명은 캐스코드 전력 증폭기에 관한 것이다.
전력 증폭기(Power Amplifier: PA)는 RF 프론트 엔드 및 기타 무선 소자/응용장치 등에 사용될 수 있다. 전력 증폭기는 많은 양의 전력을 소모하므로, 고효율의 전력 증폭기를 사용하는 것이 바람직하다. 그러나, 고효율 및 고출력을 갖는 상보성 금속 산화물 반도체(Complementary Metal Oxide Semiconductor: CMOS) 전력증폭기와 같은 전력 증폭기를 설계하는 것은 매우 어려운 작업으로, 당 기술분야에서는 고출력, 고효율의 전력 증폭기가 요구되고 있다.
본 발명은 고효율 상보성 금속 산화물 반도체(CMOS) 캐스코드 스위칭 전력 증폭기와 같은 고효율 전력 증폭기를 제공하는 것을 해결하고자 하는 기술적 과제로 한다.
상기 기술적 과제를 해결하기 위한 수단으로서, 본 발명의 일실시형태는, CMOS 캐스코드 소자(cascode device) 및 부하 네트워크(load network)를 포함하는 고효율 증폭기를 제공한다. 상기 캐스코드 구조에 따르면, 공통-게이트 소자의 바디가 공통-게이트 소자의 소스에 연결된다(BS-캐스코드). 오프 상태에서, 공통-게이트 소자를 통해 흐르는 누설전류의 양은 상대적으로 적을 수 있다. 따라서, BS-캐스코드 구조는 CMOS 캐스코드 소자에서 서브쓰레시홀드(subthreshold) 영역 / 위크 인버전(weak inversion) 영역에서의 누설 전류로 인한 전력 손실을 최소화할 수 있다. 본 발명의 일실시형태에 따르면, BS-캐스코드 구조는 다양한 형태의 스위칭 전력 증폭기와 결합될 수 있다.
본 발명의 일실시형태에 따르면, 전력 증폭기 시스템이 제공된다. 본 발명의 일실시형태에 따른 전력 증폭기 시스템은 제1 소스, 제1 게이트, 제1 드레인 및 제1 바디를 갖는 제1 공통-소스 소자(common-source device) 및 제2 소스, 제2 게이트, 제2 드레인 및 제2 바디를 갖는 제2 공통-게이트 소자(common-gate device)를 포함할 수 있다. 상기 제1 소스는 상기 제1 바디에 연결되고, 상기 제1 게이트는 입력포트에 연결되며, 상기 제2 소스는 상기 제1 드레인 및 상기 제2 바디에 연결되고, 상기 제2 드레인은 출력포트에 연결될 수 있다. 상기 제1 공통-소스 소자는, 상기 제2 공통-게이트 소자의 게이트-소스 캐패시턴스 및 상기 제1 공통-소스 소자의 드레인-바디 캐패시턴스의 합으로 결정된 제1 출력 캐패시턴스를 제공할 수 있고, 상기 제2 공통-게이트 소자는, 상기 제2 공통-게이트 소자의 드레인-바디 캐패시턴스로 결정된 제2 출력 캐패시턴스를 제공할 수 있다.
본 발명의 다른 실시형태에 따르면, 전력 증폭기 제조 방법이 제공된다. 상기 방법은, 제1 소스, 제1 게이트, 제1 드레인 및 제1 바디를 갖는 제1 공통-소스 소자(common-source device)를 마련하는 단계 및 제2 소스, 제2 게이트, 제2 드레인 및 제2 바디를 갖는 제2 공통-게이트 소자(common-gate device)를 마련하는 단계를 포함할 수 있다. 상기 제1 게이트는 입력포트로 동작하고, 상기 제2 드레인은 출력 포트로 동작할 수 있다. 상기 방법은 상기 제1 소스를 상기 제1 바디에 연결하는 단계, 상기 제2 소스를 상기 제2 바디에 연결하는 단계, 및 상기 제1 드레인을 상기 제2 소스에 연결하여 상기 제1 공통-소스 소자 및 상기 제2 공통-게이트 소자를 스택하는 단계(stacking)를 포함할 수 있다. 상기 제1 공통-소스 소자는, 상기 제2 공통-게이트 소자의 게이트-소스 캐패시턴스 및 상기 제1 공통-소스 소자의 드레인-바디 캐패시턴스의 합으로 결정된 제1 출력 캐패시턴스를 제공할 수 있고, 상기 제2 공통-게이트 소자는, 상기 제2 공통-게이트 소자의 드레인-바디 캐패시턴스로 결정된 제2 출력 캐패시턴스를 제공할 수 있다.
본 발명에 따르면, BS-캐스코드 구조를 이용하여 CMOS 캐스코드 소자에서 서브쓰레시홀드(subthreshold) 영역 / 위크 인버전(weak inversion) 영역에서의 누설 전류로 인한 전력 손실을 최소화할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명을 더욱 상세하게 기술할 것이다. 이 하의 설명에서 본 발명의 모든 실시형태가 개시되는 것은 아니다. 본 발명은 매우 다양한 형태로 구현될 수 있으며, 여기에 개시되는 실시형태에 한정되는 것으로 해석 되어서는 안 된다. 본 실시형태들은 출원을 위한 법적 요구사항들을 충족시키기 위해 제공되는 것이다. 동일한 구성요소에는 전체적으로 동일한 참조부호가 사용된다.
도 1은 스위칭 전력 증폭기(PA) 시스템(100)을 도시한다. 본 발명의 일실시형태에 따른 스위칭 전력 증폭기 시스템은, 입력 포트(101), 선택적인 드라이버 증폭기 스테이지(102), 하나 또는 그 이상의 스위칭 전력 증폭기(103) 및 선택적인 임피던스 변환 네트워크(104)를 포함할 수 있다. 본 발명의 일실시형태에 따르면, 상기 드라이버 증폭기 스테이지(102)는 입력 포트(101)로부터 기저대역 신호 또는 RF 신호와 같은 입력을 수신할 수 있으며, 상기 스위칭 전력 증폭기(103)로의 출력을 생성할 수 있다. 도 1에 도시된 바와 같이, 상기 스위칭 전력 증폭기(103)는 전원전압 공급 포트(Vdd)(106)를 통해 전원을 공급받을 수 있다. 이어, 상기 스위칭 전력 증폭기(103)는 증폭된 출력 신호를 상기 임피던스 변환 네트워크(104)에 제공할 수 있다. 상기 임피던스 변환 네트워크(104)는 상기 전력 증폭기(103)의 출력 임피던스를 출력 포트(105)에서의 부하 임피던스에 매칭시킨다. 본 발명의 일실시형태에 따르면, 부하로는 스위치, 멀티플렉서(multiplexer), 필터, 안테나 또는 기타 다른 형식의 부하가 채용될 수 있다. 본 발명의 일실시형태에 따르면, 부하 임피던스는 50 Ω일 수 있다. 본 발명의 일실시형태에 따르면, 부하 임피던스가 50 Ω인 경우, 임피던스 변환 네트워크(104)는 상기 스위칭 전력 증폭기(103)의 출력 임피던스를 50 Ω이 되게 변환할 수 있다.
도 2는 본 발명의 일실시형태에 따른 BS(body-source) 캐스코드 구조를 이용한 CMOS 캐스코드 스위칭 전력 증폭기 시스템의 회로도이다. 도 2에 도시된 바와 같이, 전력 증폭기 시스템(200)은 BS-캐스코드 스위칭 증폭기(220)기 및 상기 스위칭 증폭기(220)와 통신하는 선택적인 임피던스 변환 네트워크(216)를 포함할 수 있다. 본 발명의 일실시형태에 따르면, 임피던스 변환 네트워크(216)는 스위칭 전력 증폭기(220)의 출력 임피던스를 출력 포트(Pout)(217)의 부하 임피던스(예를 들어 50 Ω)에 매칭시키도록 동작하는 1:n 트랜스포머일 수 있다.
계속 도 2를 참조한다. 본 발명의 일실시형태에 따르면, BS-캐스코드 스위칭 증폭기(220)는, 제1 소스(205), 제1 게이트(204), 제1 드레인(203) 및 제1 바디(206)를 갖는 제1 공통-소스 소자 또는 트랜지스터(M1)(202)를 포함하는 CMOS BS-캐스코드 스위칭 증폭기일 수 있다. 이와 유사하게, 본 발명의 일실시형태에 따르면, 상기 CMOS BS-캐스코드 스위칭 증폭기(220)는 제2 소스(211), 제2 게이트(210), 제2 드레인(209) 및 제2 바디(212)를 갖는 제2 공통-게이트 트랜지스터 또는 소자(M2)를 포함할 수 있다.
본 발명의 일실시형태에 따르면, 단일 소자에 의해 발생할 수 있는 전압 스트레스 또는 부담을 감소시키기 위해, 상기 제1 공통-소스 소자(M1)(202)는 상기 제2 공통-게이트 소자(M2)(208)과 직렬연결될 수 있다. 본 발명의 일실시형태에 따르 면, 소자(M1)(202) 및 소자(M2)(208)는 제1 공통-소스 소자(M1)(202)의 제1 드레인(203)을 제2 공통-게이트 소자(M2)(208)의 제2 소스(211)에 연결함으로써 상호 직렬연결될 수 있다. 더하여, 증폭기(220)의 효율을 증가시키기 위해 누설 전류 흐름을 감소시키기나 최소화시키도록 바디-소스 증폭기 구조가 캐스코드 스위칭 증폭기(220)에 적용될 수 있다. 본 발명의 일실시형태에 다른 바디-소스 증폭기 구조와 함께, 제1 소스(205)는 제1 공통-소스 소자(M1)(202)의 제1 바디(206)에 연결될 수 있으며, 제2 소스(211)는 제2 공통-게이트 소자(M2)(208)의 제2 바디(212)에 연결될 수 있다. 더하여, 제1 공통-소스 소자(M1)(202)의 제1 소스(205)는 접지(GND)에 연결될 수 있으며, 제2 공통-게이트 소자(M2)(208)의 제2 게이트(207)는 게이트 바이어스 포트(207)(Vg)에 연결될 수 있다. 본 발명의 일실시형태에 따르면, 입력 포트(Pin)(201)는 제1 공통-소스 소자(M1)(202)의 제1 게이트(201)에 제공될 수 있다.
계속 도 2를 참조하면, 전원전압(Vdd)(214) 및 제2 공통-게이트 소자(M2)(208)의 제2 드레인(209) 사이에 RF 초크(213)가 제공될 수 있다. RF 초크(213)는 드레인(209)에 직류 전력을 제공하도록 동작할 수 있다. 본 발명의 일실시형태에 따르면, RF 초크(213)는 제2 드레인(209)에 흐르는 전류를 실질적으로 일정하도록 하기에 충분히 큰 값으로 선택될 수 있다. 더하여, 캐스코드 스위칭 증폭기(220)의 출력 포트는 제2 공통-게이트 소자(M2)(208)의 제2 드레인(209)에 제공될 수 있으며, 부하 네트워크(215)와 연결될 수 있다. 본 발명의 일실시형태에 따르면, 부하 네트워크(215)는 출력 포트와 임피던스 변환 네트워크(216) 사이에서 스위칭 동작을 수행하도록 동작할 수 있다. 부하 네트워크(215)의 구조는 스위칭 전력 증폭기(220)의 특성(Characteristic)(예를 들어, 클래스-D, E, 또는 F 등)에 의존할 수 있다. 예를 들어, 클래스-D, E, 및 F 스위칭 모드 전력 증폭기는 자체적인 스위칭 동작을 수행하기 위한 부하 네트워크가 요구될 수 있다. 이 경우, 클래스-D 전력 증폭기는 동작을 위해 LCR 공진기를 필요로 할 수 있다. 이와 유사하게, 클래스-E 전력 증폭기는 하나 또는 그 이상의 LCR 브랜치(branch)를 필요로 할 수 있으며, 클래스-F 전력 증폭기는 하모닉 터미네이션(harmonic termination)을 수행하기 위한 일부 럼프 부품들을 필요로 할 수 있다. 본 발명의 일실시형태에 따르면, 스위칭 동작시 하나 또는 그 이상의 소자가 심하게 과구동할 수 있으며, 스위칭 네트워크로서 동작하는 부하 네트워크는 대략 100 %의 효율로 직류(DC) 에너지를 RF 에너지로 변환할 수 있다.
본 발명의 일실시형태에 따르면, 트랜지스터(M1)(202) 및 트랜지스터(M2)(208)는 금속 산화물 반도체 전계효과(field-effect) 트랜지스터(MOSFET)인 것이 바람직하다. 그러나, 본 발명의 범위 내에서 다른 종류의 전계 효과 트랜지스터가 사용될 수 있다.
도 3은 본 발명의 일실시형태에 따른 CMOS BS-캐스코드 클래스-E 전력 증폭기(300)의 회로도이다. 도 3에 도시된 바와 같이, 본 발명의 일실시형태에 따르면 BS-캐스코드 증폭기 구조는 제1 공통-소스 트랜지스터 또는 소자(M1)(302) 및 제2 공통-게이트 트랜지스터 또는 소자(M2)(308)를 이용하여 실시될 수 있다. 제1 소자(M1)(302)는 제1 소스(305), 제1 게이트(304), 제1 드레인(303) 및 제1 바디(306)를 포함할 수 있으며, 제2 소자(M2)(308)는 제2 소스(311), 제2 게이트(310), 제2 드레인(309) 및 제2 바디(312)를 포함할 수 있다. 본 발명의 일실시형태에 따르면, 제1 드레인(303)을 제2 소스(311)에 연결함으로써, 제1 소자(M1)(302)는 제2 소자(M2)(308)와 직렬연결될 수 있다. 더하여, BS-캐스코드 증폭기 구조는 제1 소스(305)를 제1 바디(306)에 연결하고 제2 소스(311)를 제2 바디(312)에 연결함으로써 실시될 수 있다.
도 3에서, 공통-소스 소자(M1)(302)는 그라운드에 연결된 소스(305)를 가지며, 공통-게이트 소자(M2)(308)는 게이트 바이어스 포트(307)에 연결된 게이트를 가질 수 있다. 더하여, 도 3과 같이, 제2 소자(M2)(308)의 제2 드레인에서의 출력 포트는 부하 네트워크(315)에 연결될 수 있다. 본 발명의 일실시형태에 따르면, 부하 네트워크(315)는 클래스-E 스위칭 조건에 대해 동작할 수 있는 L-C-R 네트워크 일 수 있다. 예를 들어, 클래스-E 부하 네트워크(315)는 용량성 요소(capacitive component), 유도성 요소(inductive component) 및 저항성 요소(resistive component)의 직렬 연결을 포함할 수 있다. 본 발명의 일실시형태에 따르면, 요소 들(315, 316 및 317)은 럼프 부품을 이용하여 실시될 수 있다.
도 4는 도 3의 BS-캐스코드 전력 증폭기의 등가 회로 모델을 도시한다. 도 4에 도시된 바와 같이, 본 발명의 일실시형태에 따르면, 공통-소스 소자(M1)(302)는 온/오프 상태를 갖는 스위치(401)로서 표현될 수 있다. 이와 유사하게, 본 발명의 일실시형태에 따르면, 공통-게이트 소자(M2)(308)는 온/오프 상태를 갖는 스위치(404)로서 표현될 수 있다. 본 발명의 일실시형태에 따르면, 공통-소스 소자(M1)(302)의 온상태 저항(ron2)(402)은 공통-게이트 소자(M2)(308)의 온상태 저항과 직렬로 연결될 수 있다. 계속 도 4를 참조하면, 공통-소스 소자(M1)(302)의 출력 캐패시턴스(403)는, 소자(M1)(302)의 드레인-바디 캐패시턴스(Cdb1)와 소자(M2)(308)의 게이트-소스 캐패시턴스(Cgs2)의 합이 될 수 있다. 출력 캐패시턴스(403)는 소자(M2)(308)의 드레인-바디 캐패시턴스(Cdb2)(406)인 소자(M2)(308)의 출력 캐패시턴스(406)와 직렬로 연결될 수 있다.
일부 실시예에서, BS-캐스코드 증폭기의 효율을 향상시키기 위해, BS-캐스코드 증폭기가 오프 상태일 때 공통-게이트 소자(M2)(308)에서의 누설 전류를 감소시키고 제거하는 것이 바람직하다. 본 발명의 일실시형태에 따르면, 공통-게이트 소자(M2)(308)의 소스에 공통-게이트 소자(M2)(308)의 게이트 전압(VG)에서 문턱 전압(VTH2)을 감산한 값보다 더 높은 전압을 인가하는 본 발명에 따른 BS-캐스코드 증 폭기 구조를 사용함으로써, 공통-게이트 소자(M2)(308)의 누설 전류는 감소하거나 제거될 수 있다.
더욱 상세하게, BS-캐스코드 증폭기 구조와 함께, 소자(M1)(302)의 소스와 베이스(기판(substrate))간 캐패시턴스(Csb1)는, 소자(M1)(302)의 소스가 소자(M1)(302)의 바디에 연결됨으로써 제거될 수 있다. 따라서, 공통 소스 소자(M1)(302)에 대한 출력 캐패시턴스(403)는 소스와 베이스(기판(substrate))간 캐패시턴스(Csb1)를 제거함으로써 감소될 수 있다. 이러한 방식으로, 도 4의 BS-캐스코드 증폭기가 오프 상태인 동안, 교류(AC) 전류는 출력 캐패시턴스(403, 406)에 의해 결정된 직렬 경로를 통해 흐르고, 공통-게이트 소자(M2)(308)의 게이트 전압(VG)에서 문턱전압(VTH2)을 감산한 값(VG-VTH2)보다 공통-게이트 소자(M2)(308)의 소스 전압(Vs)이 더 높은 전위에 있게 한다. 따라서, 오프 상태에서, 누설 전류는 공통 게이트 소자(M2)(308) 내에서 제거 또는 감소할 수 있다. 본 발명의 일실시형태에 따르면, 공통-게이트 소자(M2)(308) 내의 누설 전류의 제거 또는 감소는 BS-캐스코드 증폭기의 효율을 향상시키는 작용을 한다.
도 5는 본 발명의 일실시형태에 따른 CMOS 바디-접지(Body-ground: BG) 캐스코드 클래스-E 전력 증폭기의 회로도이다. 특히, 도 5의 회로도는, 제1 소스(505), 제1 게이트(504), 제1 드레인(503) 및 제1 바디(506)를 갖는 제1 공통-소스 소 자(502) 및 제2 소스(511), 제2 게이트(510), 제2 드레인(509) 및 제2 바디(512)를 갖는 제2 공통-게이트 소자(508)를 포함하는 BG-캐스코드 증폭기 구조를 도시한다. 본 발명의 일실시형태에 따르면, 공통-소스 소자(502)는, 제1 드레인(503)을 제2 소스(511)에 연결함으로써 공통-게이트 소자(508)와 직렬 연결될 수 있다. 본 발명의 일실시형태에 따르면, 공통-소스 소자(502)와 공통-게이트 소자(508)의 직렬 연결은, 직렬연결이 존재하지 않는 경우 어느 한 소자에 의해 발생할 수 있는 전압 스트레스를 감소시킬 수 있다.
도 5에서, BG-캐스코드 증폭기 구조는 제1 공통-소스 소자(502)의 제1 바디(506)와 공통-게이트 소자(508)의 제2 바디(512)를 모두 접지에 연결한 구조를 포함한다. 본 발명의 일실시형태에 따르면, 공통-소스 소자(502)의 게이트(504)는 입력 포트(Pin)(501)에 연결될 수 있으며, 공통-게이트 소자(508)의 게이트(510)는 게이트 바이어스 포트(Vg)(507)에 연결될 수 있다. 본 발명의 일실시형태에 따르면, BG-캐스코드 증폭기의 출력 포트는 제2 공통-게이트 소자(508)의 제2 드레인(509)에 제공되고 부하 네트워크와 연결된다. 본 발명의 일실시형태에 따르면, 부하 네트워크는 용량성 요소(capacitive component)(Cs)(515), 유도성 요소(inductive component)(Ls)(516) 및 저항성 요소(resistive component)(RL)(517)를 포함하는 L-C-R 요소들을 포함하며, 이들은 클래스-E 조건으로 동작한다.
도 6은 본 발명의 일실시형태에 따른 BG-캐스코드 클래스-E 전력 증폭기의 등가회로도이다. 도 6에 도시된 것과 같이, 본 발명의 일실시형태에 따르면, 공통- 소스 소자(502)는 온/오프 상태를 갖는 스위치(601)로 표현될 수 있다. 이와 유사하게, 본 발명의 일실시형태에 따르면, 공통-게이트 소자(508)는 온/오프 상태를 갖는 스위치(604)로 표현될 수 있다. 본 발명의 일실시형태에 따르면, 공통-소스 소자(502)의 온 상태 저항(ron1)은 공통-게이트 소자(508)의 온상태 저항(ron2)과 직렬 연결될 수 있다.
계속 도 6을 참조하면, 공통-소스 소자(502)의 출력 캐패시턴스(603)는, 소자(502)의 드레인-바디 캐패시턴스(Cdb1), 소자(508)의 게이트-소스 캐패시턴스(Cgs2) 및 소자(508)의 소스-바디 캐패시턴스(Csb2)의 합일 수 있다. 본 발명의 일실시형태에 따르면, 소자(508)의 드레인-바디 캐패시턴스(Cdb2)를 포함하는 공통-게이트 소자(508)의 출력 캐패시턴스(606)로부터 출력 캐패시턴스(603)가 분리된다.
본 발명의 일실시형태에 따르면, 공통-게이트 소자(508)의 소스 전압은 오프 상태에서 VG-VTH2까지 상승한다. 소자(508)의 드레인과 소스 사이의 큰 전압 차이로 인해, 소자(508)는 서브쓰레시홀드(subthreshold) / 위크 인버전(weak inversion) 영역에 있을 수 있으며, 누설 전류가 흐르게 되고 이로 인해 전력 손실이 발생한다. 따라서, 이러한 누설전류를 최소화하기 위해, 소자(508)의 소스 전압을 증가시키고 누설전류를 최소화하도록 튜닝 인덕터가 소자(508)의 소스에 연결될 수 있다. 그러나, BG-캐스코드 증폭기의 설계시 튜닝 인덕터를 수용하기 위한 추가적인 공간이 요구되기도 한다.
시뮬레이션 및 실험 결과
도 7은 본 발명의 일실시형태에 따른 BG-캐스코드 및 BS-캐스코드 증폭기에 대한 공통 게이트 소자의 드레인 및 소스에서의 시뮬레이션된 전압 파형 및 게이트-소스 전압(VGS)을 도시한다. 본 발명의 일실시형태에 따르면, 캐스코드 구조의 각각은 0.18 ㎛ 공통 소스 및 0.35 ㎛ 공통 게이트의 스택 구조(stack configuration)를 갖는다. 공통 소스 소자의 오프상태에서, BS-캐스코드 증폭기 내 공통-게이트 소자의 소스 전압은 BG-캐스코드 증폭기의 그것보다 더 클 수 있다. 본 발명의 일실시형태에 따르면, 공통 게이트 소자가 서브쓰레시홀드(subthreshold) 영역에 들어갈 때까지 공통 게이트 소자의 출력 캐패시터가 충전됨으로 인해 BG-캐스코드 증폭기 내 공통 게이트 소자의 소스 전압은 상승할 수 있다. 본 발명의 일실시형태에 따르면, 이 소스 전압은 VG-VTH2까지 증가할 수 있다. 도 7에 도시된 바와 같이, 0.35 ㎛ 소자의 문턱전압(VTH)은 바디가 접지되고 소스가 약 2.5 V인 경우 대략 1 V일 수 있다. 본 발명의 일실시형태에 따르면, 공통-게이트 소자의 소스에서의 전압 변동은 공통 소스 소자의 큰 출력 캐패시터로 흐르는 누설전류에 의해 발생하는 것이므로, BG-캐스코드 내의 공통 게이트 소자의 게이트-소스 전압(VGS)은 공통-소스 소자의 오프 상태에서 문턱전압(VTH2)일 수 있다. 누설전류가 소량이라 할지라도, 공통-게이트 소자의 소스와 드레인 사이의 큰 전압 차로 인해 전력 소모가 클 수 있다. 이에 반해, 교류 전류가 여전히 직렬 캐패시터 연결(Cdb2 및 Cgs2+Cdb1)을 통해 흐르기 때문에, BS-캐스코드 내 공통-게이트 소자의 소스 전압은 공통 소스 소자의 오프상태에서 증가할 수 있다. 도 7에 도시된 것과 같이, 오프 상태에서 전류 흐름으로 인해, 공통-게이트 소자(M2)의 소스 전압은 VG-VTH보다 더 증가할 수 있다. 공통-소스 소자(M1)의 오프 상태에서, BS-캐스코드의 서브쓰레시홀드 전류가 BG-캐스코드 증폭기의 그것보다 더 작을 수 있도록, BS-캐스코드 내 공통-게이트 소자(M2)의 게이트-소스 전압(VGS)은 BG-캐스코드 내의 그것보다 더 작을 수 있다. 더하여, 본 발명의 일실시형태에 따르면, 추가적인 인덕터를 추가 없이 BS-캐스코드 증폭기에 대한 전력 손실을 최소화할 수 있다.
BS-캐스코드 클래스-E 전력증폭기의 다른 측면은 기생 출력 캐패시턴스의 작은 조합들이다. 도 4 및 도 6에 도시된 바와 같이, BS-캐스코드 내의 공통-소스 소자(M1)의 출력 캐패시턴스는 BG-캐스코드 내의 그것보다 작다. 작은 출력 캐패시턴스는 오프 상태에서 출력 손실을 감소시킬 수 있다. 또한, 공통-소스 소자(M1)의 작은 출력 커패시터는, 온상태에서 오프 상태로 그리고 그 반대로 공통-게이트 소자(M2)의 전환 시간(transition time)을 감소시킬 수 있다. 일반적으로, 온 상태 저항(ron)에 의한 전력 손실을 최소화하기 위해, 공통-게이트 소자(M2)의 드레인으로부터 들여다 본 기생 캐패시턴스가 클래스-E 스위칭 조건을 위해 요구되는 병렬 캐패시턴스와 함께 회로에 통합될 수 있을 때까지 소자 사이즈가 증가될 필요가 있 다. 공통-게이트 소자(M2)의 드레인으로부터의 유효 캐패시턴스는 Cdb2와 Cgs2+Cdb1의 직렬연결이므로, BS-캐스코드 내의 전체 캐패시턴스는 BG-캐스코드 내의 그것보다 더 작다. 그러므로, 본 발명의 일실시형태에 다르면, 더 큰 소자가 기생 캐패시턴스의 증가 없이 사용될 수 있다.
도 8은 본 발명의 일실시형태에 따른 BS-캐스코드 전력 증폭기의 동작 특성을 특정한 결과를 도시한다. 이 측정 결과는 본 발명의 일실시형태에 따른 전력 증폭기의 출력 파워(POUT) 및 파워 추가 효율성(Power Added Efficiency: PAE)을 나타낸다. 도 8에 도시된 바와 같이, 특정된 결과는 1700 ㎒ 내지 1950 ㎒ 사이의 주파수 범위에서의 전력 증폭기 용량 요구를 충족시킴을 나타낸다. 3.3V의 전원공급장치를 사용할 때, 1.75 ㎓에서 30.5 ㏈m의 출력 파워 및 해당 주파수에서 45 %의 파워 추가 효율성(PAE)을 얻을 수 있다.
전술한 설명 및 첨부 도면에 개시된 기술을 이용하여 본 발명의 속하는 기술 분야에서 통상의 기술을 가진 자는 본 발명의 많은 변형예와 다른 실시형태들을 도출해낼 수 있을 것이다. 따라서, 본 발명은 개시된 실시형태에 한정되는 것이 아니며, 본 발명의 변형예 및 다른 실시형태들은 이하 기재되는 특허 청구 범위 내에 포함되는 것으로 간주되어야 한다. 본 명세서에서 특정 용어들이 사용되었으나, 이는 일반적이고 설명을 위한 의미로 사용되었을 뿐이며 본 발명을 한정하기 위한 것이 아니다.
도 1은 본 발명의 일실시형태에 따른 스위칭 전력 증폭기에 포함되는 전력 송신기 시스템의 블록도이다.
도 2는 본 발명의 일실시형태에 따른 임피던스 변환 네트워크를 갖는 CMOS BS-캐스코드 스위칭 전력 증폭기 시스템의 회로도이다.
도 3은 본 발명의 일실시형태에 따른 CMOS BS-캐스코드 클래스-E 전력 증폭기 시스템의 회로도이다.
도 4는 본 발명의 일실시형태에 따른 CMOS BS-캐스코드 클래스-E 전력 증폭기 시스템의 등가 회로 모델을 도시한 도면이다.
도 5는 본 발명의 일실시형태에 따른 CMOS BG-캐스코드 클래스-E 전력 증폭기 시스템의 회로도이다.
도 6은 본 발명의 일실시형태에 따른 CMOS BG-캐스코드 클래스-E 전력 증폭기 시스템의 등가 회로 모델을 도시한 도면이다.
도 7은 본 발명의 일실시형태에 따른 공통 게이트 소자의 드레인 및 소스의 전압 파형 및 게이트-소스 전압(VGS)을 도시한 도면이다.
도 8은 본 발명의 일실시형태에 따른 BS- 캐스코드 전력 증폭기 구조의 측정 결과를 도시한 그래프이다.

Claims (20)

  1. 제1 소스, 제1 게이트, 제1 드레인 및 제1 바디를 가지며, 상기 제1 소스는 상기 제1 바디에 연결되고, 상기 제1 게이트는 입력 포트에 연결된 제1 공통-소스 소자; 및
    제2 소스, 제2 게이트, 제2 드레인 및 제2 바디를 가지며, 상기 제2 소스는 상기 제1 드레인 및 상기 제2 바디에 연결되고, 상기 제2 드레인은 출력 포트에 연결된 제2 공통-게이트 소자를 포함하고,
    상기 제1 공통-소스 소자는, 상기 제2 공통-게이트 소자의 게이트-소스 캐패시턴스 및 상기 제1 공통-소스 소자의 드레인-바디 캐패시턴스의 합으로 결정된 제1 출력 캐패시턴스를 제공하고,
    상기 제2 공통-게이트 소자는, 상기 제2 공통-게이트 소자의 드레인-바디 캐패시턴스로 결정된 제2 출력 캐패시턴스를 제공하는 것을 특징으로 하는 전력 증폭기 시스템.
  2. 제1항에 있어서,
    상기 출력 포트에 연결된 부하 네트워크를 더 포함하는 것을 특징으로 하는 전력 증폭기 시스템.
  3. 제2항에 있어서,
    상기 전력 증폭기는 클래스-E 증폭기이며, 상기 부하 네트워크는 유도성 요소, 용량성 요소 및 저항성 요소의 직렬 연결을 포함하는 것을 특징으로 하는 전력 증폭기 시스템.
  4. 제2항에 있어서,
    임피던스 변환 네트워크를 더 포함하며, 상기 부하 네트워크는 상기 출력 포 트와 상기 임피던스 변환 네트워크 사이의 스위칭 동작을 제공하도록 작동하는 것을 특징으로 하는 전력 증폭기 시스템.
  5. 제4항에 있어서,
    상기 임피던스 변환 네트워크는 상기 부하 네트워크와 출력 부하 사이에 연결되는 것을 특징으로 하는 전력 증폭기 시스템.
  6. 제5항에 있어서,
    상기 출력 부하는 스위치, 멀티플렉서, 필터 또는 안테나인 것을 특징으로 하는 전력 증폭기 시스템.
  7. 제1항에 있어서,
    상기 입력 포트는 기저 대역 신호 또는 무선주파수(RF) 신호를 입력받는 것을 특징으로 하는 전력 증폭기 시스템.
  8. 삭제
  9. 제1항에 있어서,
    상기 전력 증폭기 시스템이 오프 상태일 때, 상기 제1 및 제2 출력 캐패시턴스를 통해 교류 전류가 흐르고, 그로 인해 상기 제2 공통-게이트의 제2 소스에서의 소스 전압이 증가하는 것을 특징으로 하는 전력 증폭기 시스템.
  10. 제9항에 있어서,
    제2 공통-게이트 소자는 게이트 전압 및 문턱 전압을 더 포함하며,
    상기 소스 전압은, 상기 제2 게이트에서의 상기 게이트 전압과 상기 제2 공통-게이트 소자의 상기 문턱 전압의 차보다 더 크며, 그로 인해 상기전력 증폭기 시스템의 누설전류를 최소화하는 것을 특징으로 하는 전력 증폭기 시스템.
  11. 제1 소스, 제1 게이트, 제1 드레인 및 제1 바디를 가지며, 상기 제1 게이트가 입력 포트로 동작하는 제1 공통-소스 소자를 마련하는 단계;
    제2 소스, 제2 게이트, 제2 드레인 및 제2 바디를 가지며, 상기 제2 드레인이 출력 포트로 동작하는 제2 공통-게이트 소자를 마련하는 단계;
    상기 제1 소스를 상기 제1 바디에 연결하는 단계;
    상기 제2 소스를 상기 제2 바디에 연결하는 단계; 및
    상기 제1 드레인을 상기 제2 소스에 연결하여 상기 제1 공통-소스 소자 및 상기 제2 공통-게이트 소자를 스택하는 단계를 포함하고,
    상기 제1 공통-소스 소자는, 상기 제2 공통-게이트 소자의 게이트-소스 캐패시턴스 및 상기 제1 공통-소스 소자의 드레인-바디 캐패시턴스의 합으로 결정된 제1 출력 캐패시턴스를 제공하고,
    상기 제2 공통-게이트 소자는, 상기 제2 공통-게이트 소자의 드레인-바디 캐패시턴스로 결정된 제2 출력 캐패시턴스를 제공하는 것을 특징으로 하는 전력 증폭기 제조 방법.
  12. 제11항에 있어서,
    상기 출력 포트에 부하 네트워크를 연결하는 단계를 더 포함하는 것을 특징으로 하는 전력 증폭기 제조 방법.
  13. 제12항에 있어서,
    상기 전력 증폭기는 클래스-E 증폭기이며, 상기 부하 네트워크는 유도성 요소, 용량성 요소 및 저항성 요소의 직렬 연결을 포함하는 것을 특징으로 하는 전력 증폭기 제조 방법.
  14. 제12항에 있어서,
    상기 부하 네트워크는 상기 출력 포트와 임피던스 변환 네트워크 사이의 스위칭 동작을 제공하도록 작동하는 것을 특징으로 하는 전력 증폭기 제공 방법.
  15. 제14항에 있어서,
    상기 부하 네트워크와 출력 부하 사이에 상기 임피던스 변환 네트워크를 연결하는 단계를 더 포함하는 것을 특징으로 하는 전력 증폭기 제조 방법.
  16. 제15항에 있어서,
    상기 출력 부하는 스위치, 멀티플렉서, 필터 또는 안테나인 것을 특징으로 하는 전력 증폭기 제조 방법.
  17. 제11항에 있어서,
    상기 입력 포트는 기저 대역 신호 또는 무선주파수(RF) 신호를 입력받는 것을 특징으로 하는 전력 증폭기 제조 방법.
  18. 삭제
  19. 제11항에 있어서,
    상기 전력 증폭기가 오프 상태일 때, 상기 제1 및 제2 출력 캐패시턴스를 통해 교류 전류가 흐르고, 그로 인해 상기 제2 공통-게이트의 제2 소스에서의 소스 전압이 증가하는 것을 특징으로 하는 전력 증폭기 제조 방법.
  20. 제19항에 있어서,
    제2 공통-게이트 소자는 게이트 전압 및 문턱 전압을 더 포함하며,
    상기 소스 전압은, 상기 제2 게이트에서의 상기 게이트 전압과 상기 문턱 전압의 차보다 더 크며, 그로 인해 상기전력 증폭기의 누설전류를 최소화하는 것을 특징으로 하는 전력 증폭기 제조 방법.
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