WO2011064997A1 - 半導体基板及び半導体基板の製造方法 - Google Patents

半導体基板及び半導体基板の製造方法 Download PDF

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    • H10P14/3414—Deposited materials, e.g. layers characterised by the chemical composition being group IIIA-VIA materials
    • H10P14/3416—Nitrides

Definitions

  • the present invention relates to a semiconductor substrate and a method for manufacturing the semiconductor substrate.
  • Non-Patent Document 1 A technique for selectively growing GaN on an AlN buffer layer formed on a Si substrate is known (see, for example, Non-Patent Document 1).
  • a technique for growing a semiconductor crystal using alignment marks formed on a semiconductor substrate is also known (see, for example, Patent Document 1).
  • Non-Patent Document 1 S. Haffouz, et. Al., Journal of crystal growth, 311 (2009) 2087-2090
  • Patent Document 1 Japanese Patent Application Laid-Open No. 10-64781
  • a functional crystal is formed on the entire surface of the base substrate.
  • an alignment mark is formed on the functional crystal using a notch or an orientation flat provided in advance in the base substrate as a mechanical guide.
  • functional members such as electrodes and wiring metals are formed on the functional crystal.
  • the functional crystal is partially formed instead of the entire surface of the base substrate using the notch or the orientation flat as a mechanical guide, and then the alignment mark is formed, the following problems occur.
  • the notch or orientation flat is used as a mechanical guide, the alignment accuracy is low, so that the functional crystal cannot be formed in a systematic alignment with respect to the base substrate.
  • alignment marks cannot be formed on the base substrate or on the functional crystal with high accuracy. Therefore, the functional member formed by being aligned with the alignment mark cannot be accurately aligned with the functional crystal. This problem becomes more prominent as the size of the functional crystal decreases.
  • the size of the deviation between the position of the alignment mark and the position of the functional crystal is measured, and photolithography is performed with the position corrected based on this measured value.
  • functional members such as electrodes and metal wirings can be arranged on the functional crystal with high positional accuracy.
  • this method brings about a decrease in productivity and a high cost due to an increase in the number of processes.
  • a large number of semiconductor wafers are automatically processed continuously according to a takt time of about several tens of seconds (the time required for one work time), so the position correction value is measured for each substrate.
  • the process which corrects the position which forms a functional member according to it leads to the remarkable fall of productivity and high cost.
  • the semiconductor crystal when a semiconductor crystal is grown on the semiconductor substrate, the semiconductor crystal grows also in the alignment mark, so that it is difficult to recognize the boundary line (edge) of the alignment mark. As a result, it becomes difficult to detect the alignment mark with high accuracy. Therefore, when a functional member such as an electrode or a metal wiring is arranged on the semiconductor crystal, it is necessary to remove the semiconductor crystal in the alignment mark. there were. When the semiconductor crystal in the alignment mark is not removed, it is necessary to form a new alignment mark.
  • a crystal is formed in the region including the alignment mark on the base substrate.
  • the base substrate is exposed to a region where the alignment mark is not provided in the inhibition layer based on the step of forming the inhibition layer that inhibits growth and the information indicating the position where the opening should be formed based on the position of the alignment mark.
  • a method for manufacturing a semiconductor substrate comprising: forming an opening to be formed; and growing a semiconductor crystal in the opening.
  • the manufacturing method may further include a step of forming at least one of an electrode and a metal wiring on the semiconductor crystal with reference to the position of the alignment mark.
  • a plurality of openings may be formed in a region where no alignment mark is provided. In the step of forming openings, a plurality of openings may be formed based on information indicating positions where a plurality of openings should be formed with reference to the position of the alignment mark.
  • the semiconductor crystal is grown in each of the plurality of openings.
  • the manufacturing method further includes a functional member forming step of forming a functional member including at least one of an electrode and a metal wiring above each semiconductor crystal in the plurality of openings on the basis of the position of the alignment mark. May be.
  • the functional member formation stage for example, the functional member is formed by lithography using the position of the alignment mark as a reference.
  • the base substrate used in the manufacturing method is, for example, a substrate whose surface is a silicon crystal, a substrate whose surface is a germanium crystal, or a group 3-5 compound semiconductor substrate.
  • a group 3-5 compound semiconductor crystal or a group 2-6 compound semiconductor crystal is grown.
  • the step of growing the semiconductor crystal includes the composition of C x1 Si y1 Ge z1 Sn 1-x1-y1-z1 (0 ⁇ x1 ⁇ 1, 0 ⁇ y1 ⁇ 1, 0 ⁇ z1 ⁇ 1, and 0 ⁇ x1 + y1 + z1 ⁇ 1).
  • the inhibition layer formed by the manufacturing method includes, for example, any of silicon oxide, silicon nitride, silicon oxynitride, or aluminum oxide.
  • the alignment mark is formed on the base substrate, for example, by etching the base substrate.
  • the alignment mark may be formed on the base substrate by forming at least one metal selected from the group consisting of tantalum, niobium, nickel, tungsten, and titanium on the base substrate.
  • a semiconductor substrate is provided that includes a first inhibition layer that inhibits crystal growth, a second inhibition layer that is provided on the alignment mark and inhibits crystal growth, and a semiconductor crystal that has grown in the opening.
  • the first inhibition layer may have a plurality of openings, and the semiconductor substrate may include a semiconductor crystal grown in each of the plurality of openings.
  • the thickness of the base substrate at the position of the alignment mark is different from the thickness of the base substrate in the region of the base substrate other than the position of the alignment mark, and the back surface is the surface opposite to the surface in contact with the first inhibition layer of the base substrate.
  • the distance from the back surface to the surface opposite to the surface near the base substrate of the first inhibition layer is different from the distance from the back surface to the surface opposite to the surface near the base substrate of the second inhibition layer.
  • the thickness of the base substrate at the position of the alignment mark is smaller than the thickness of the base substrate in the region of the base substrate other than the position of the alignment mark, and is first from the back surface that is the surface opposite to the surface in contact with the first inhibition layer of the base substrate.
  • the distance from the back surface to the surface opposite to the surface near the base substrate of the inhibition layer may be larger than the distance from the back surface to the surface opposite to the surface near the base substrate of the second inhibition layer.
  • the thickness of the base substrate at the position of the alignment mark is larger than the thickness of the base substrate in the region of the base substrate other than the position of the alignment mark, and is first from the back surface that is the surface opposite to the surface in contact with the first inhibition layer of the base substrate.
  • the distance from the back surface to the surface opposite to the surface near the base substrate of the inhibition layer may be smaller than the distance from the back surface to the surface opposite to the surface near the base substrate of the second inhibition layer.
  • FIG. 1 is a plan view of a semiconductor substrate 100.
  • FIG. It is sectional drawing of the semiconductor substrate 200 which concerns on this embodiment. It is sectional drawing of the semiconductor substrate 300 which concerns on other embodiment. It is sectional drawing of the semiconductor substrate 400 which concerns on other embodiment. It is a top view of semiconductor substrate 500 concerning other embodiments.
  • a method for manufacturing the semiconductor substrate 200 will be described.
  • a method for manufacturing the semiconductor substrate 200 will be described.
  • a method for manufacturing the semiconductor substrate 200 will be described.
  • FIG. The shape of the alignment mark 720 formed on the semiconductor substrate 700 is shown. It is sectional drawing of the manufactured semiconductor substrate 900.
  • FIG. 1 is a plan view of a semiconductor substrate 100.
  • FIG. It is sectional drawing of the semiconductor substrate 200 which concerns on this embodiment. It is sectional drawing of the semiconductor substrate 300 which concerns on other embodiment.
  • It is sectional drawing of the semiconductor substrate 400 which concerns on other embodiment.
  • FIG. 1A is a cross-sectional view of a semiconductor substrate 100 according to the present embodiment.
  • FIG. 1B is a plan view of the semiconductor substrate 100.
  • 1A is a cross-sectional view taken along line AA in FIG. 1B.
  • the semiconductor substrate 100 includes a base substrate 110, an inhibition layer 130, an inhibition layer 132, and a semiconductor crystal 150.
  • An alignment mark 120 is formed on the base substrate 110.
  • the alignment mark 120 is formed, for example, by etching a partial region of the base substrate 110.
  • the base substrate 110 is a substrate whose surface is a silicon crystal, a substrate whose surface is a germanium crystal, or a group 3-5 compound semiconductor substrate.
  • the substrate whose surface is made of silicon crystal means that the substrate has a region where the surface of the substrate is made of silicon crystal.
  • Examples of the substrate whose surface is a silicon crystal include an Si substrate (Si wafer) and an SOI (silicon-on-insulator) substrate whose entire substrate is a silicon crystal.
  • the substrate whose surface is made of germanium crystal means that the substrate has a region where the surface of the substrate is made of germanium crystal.
  • Examples of the substrate whose surface is a germanium crystal include a Ge substrate (Ge wafer) and a GOI (germanium-on-insulator) substrate whose entire substrate is a germanium crystal.
  • the group 3-5 compound semiconductor substrate is a substrate made of a group 3-5 compound semiconductor.
  • An example of the group 3-5 compound semiconductor substrate is a GaAs substrate.
  • the main surface on the side in contact with the inhibition layer 130 among the surfaces of the base substrate 110 is, for example, the (100) plane, the (110) plane, the (111) plane, ( The plane is equivalent to the (100) plane, the plane equivalent to the (110) plane, or the plane equivalent to the (111) plane.
  • the main surface of the base substrate 110 may be slightly inclined from the crystallographic plane orientation. That is, the base substrate 110 may have an off angle.
  • the inhibition layer 130 is provided in a region other than the region where the alignment mark 120 is formed on the base substrate 110.
  • the inhibition layer 130 has an opening 140 that exposes the base substrate 110.
  • the opening 140 is formed, for example, by etching a partial region of the inhibition layer 130.
  • the inhibition layer 130 inhibits the crystal growth of the semiconductor crystal 150. For example, as shown in FIG. 1A, the semiconductor crystal 150 grows in the opening 140 and does not grow on the surface of the inhibition layer 130.
  • the inhibition layer 132 is provided on the alignment mark 120 and inhibits crystal growth. Even on the surface of the inhibition layer 132, the semiconductor crystal 150 does not grow.
  • the inhibition layer 130 and the inhibition layer 132 include silicon oxide, silicon nitride, silicon oxynitride, or aluminum oxide.
  • the inhibition layer 130 and the inhibition layer 132 may be formed by stacking any of silicon oxide, silicon nitride, silicon oxynitride, or aluminum oxide.
  • the inhibition layer 132 is preferably transparent. When the inhibition layer 132 is transparent, when light is irradiated from above the semiconductor substrate 100, the irradiated light passes through the inhibition layer 132 and reaches the bottom surface of the alignment mark 120. It can be detected with accuracy.
  • the semiconductor crystal 150 is, for example, a group 3-5 compound semiconductor or a group 2-6 compound semiconductor.
  • the Group 3-5 compound semiconductor layer includes, for example, at least one of Al, Ga, and In as a Group 3 element and at least one of N, P, As, and Sb as a Group 5 element.
  • the semiconductor crystal 150 is GaN, for example.
  • the semiconductor crystal 150 is used as a semiconductor crystal in a region where electrons and holes move in, for example, an LED, a bipolar transistor, or a field effect transistor.
  • the semiconductor crystal 150 is preferably lattice-matched or pseudo-lattice-matched to the base substrate 110.
  • quasi-lattice matching is not perfect lattice matching because the difference in lattice constant between the two semiconductor layers in contact with each other is small, but it is almost lattice-matched in a range where defects due to lattice mismatch are not significant.
  • it means a state in which two semiconductor layers in contact with each other can be stacked.
  • the state in which the Si layer and the GaN layer are stacked is a state in which the Si layer and the GaN layer are pseudo-lattice matched.
  • the thickness of the base substrate 110 at the position of the alignment mark 120 is different from the thickness of the base substrate 110 in the region of the base substrate 110 other than the position of the alignment mark 120. Since the thickness of the base substrate 110 at the position of the alignment mark 120 and the thickness of the base substrate 110 in the region of the base substrate 110 other than the position of the alignment mark 120 are different, the position of the alignment mark is determined by an image recognition apparatus using an optical microscope. Can be detected. As an example, the position of the alignment mark 120 can be detected based on reflected light generated when light is irradiated from above the base substrate 110.
  • the boundary line of the alignment mark 120 can be detected.
  • the distance from the back surface, which is the surface opposite to the surface in contact with the inhibition layer 130, of the base substrate 110 to the surface opposite to the surface near the base substrate 110, of the inhibition layer 130 is the base substrate 110 of the inhibition layer 132 from the back surface of the base substrate 110. It is different from the distance to the surface close to the opposite surface. Even when the inhibition layer 132 is formed in the alignment mark 120, the height of the surface of the inhibition layer 130 is different from the height of the surface of the inhibition layer 132, and the boundary line of the alignment mark 120 remains. By irradiating light from above 110, the position of alignment mark 120 can be detected.
  • the thickness of the base substrate 110 at the position of the alignment mark 120 is as follows. It is smaller than the thickness of the base substrate 110 in the region of the base substrate 110 other than the position.
  • the distance from the back surface, which is the surface opposite to the surface in contact with the inhibition layer 130, of the base substrate 110 to the surface opposite to the surface near the base substrate 110, of the inhibition layer 130 is the base of the inhibition layer 132 from the back surface of the base substrate 110. It is larger than the distance to the surface opposite to the surface close to the substrate 110.
  • the alignment mark 120 may have an arbitrary shape. As shown in FIG. 1B, the alignment mark 120 has a cross shape, for example. A straight line connecting the center point of at least one alignment mark 120 and the center point of the opening 140 is, for example, parallel or perpendicular to a side of the surface of the base substrate 110 where the opening 140 is exposed. Further, each line segment constituting the outline of the alignment mark 120 when the alignment mark 120 is projected onto the main surface of the base substrate 110 is parallel or perpendicular to a side of the surface of the base substrate 110 where the opening 140 is exposed, for example. is there.
  • FIG. 2 is a cross-sectional view of the semiconductor substrate 200 according to this embodiment.
  • the semiconductor substrate 200 is different from the semiconductor substrate 100 shown in FIG. 1A in that a buffer layer 152 is provided between the semiconductor crystal 150 and the base substrate 110.
  • the opening 140 exposes the buffer layer 152.
  • the lattice constant of the buffer layer 152 is a size between the lattice constant of the base substrate 110 and the lattice constant of the semiconductor crystal 150.
  • the buffer layer 152 is, for example, a group 3-5 compound semiconductor or a group 4 semiconductor.
  • the buffer layer 152 may be a group 3 nitride semiconductor.
  • the buffer layer 152 includes C x1 Si y1 Ge z1 Sn 1- x1-y1-z1 (0 ⁇ x1 ⁇ 1, 0 ⁇ y1 ⁇ 1, 0 ⁇ z1 ⁇ 1, and 0 ⁇ x1 + y1 + z1 ⁇ 1).
  • the buffer layer 152 prevents the semiconductor crystal 150 from being defective due to the difference in lattice constant between the semiconductor crystal 150 and the base substrate 110.
  • the buffer layer 152 can reduce the occurrence of defects between the base substrate 110 and the buffer layer 152, and also reduce the occurrence of defects between the buffer layer 152 and the semiconductor crystal 150. be able to.
  • the buffer layer 152 may relieve warpage of the base substrate 110 due to a difference in thermal expansion coefficient between the base substrate 110 and the semiconductor crystal 150.
  • FIG. 3 is a cross-sectional view of a semiconductor substrate 300 according to another embodiment.
  • the alignment mark 122 shown in FIG. 3 is different from the alignment mark 120 in the semiconductor substrate 100 shown in FIG. 1A in that it is formed by depositing metal on a partial region of the base substrate 110.
  • the metal is at least one metal selected from the group consisting of tantalum, niobium, nickel, tungsten, and titanium, for example.
  • the thickness of the base substrate 110 at the position of the alignment mark 122 is larger than the thickness of the base substrate 110 in the region of the base substrate 110 other than the position of the alignment mark 122.
  • the distance from the back surface, which is the surface opposite to the surface in contact with the inhibition layer 130, of the base substrate 110 to the surface opposite to the surface near the base substrate 110, of the inhibition layer 130 is the base of the inhibition layer 132 from the back surface of the base substrate 110. It is smaller than the distance to the surface opposite to the surface close to the substrate 110.
  • the position of the alignment mark 122 can be detected by irradiating light from above the base substrate 110.
  • FIG. 4 is a cross-sectional view of a semiconductor substrate 400 according to another embodiment.
  • a semiconductor substrate 400 shown in FIG. 4 is different from the semiconductor substrate 100 shown in FIG. 1A in that a buffer layer 160 is formed between the base substrate 110 and the inhibition layer 130.
  • the semiconductor substrate 400 includes the buffer layer 160, the number of crystal defects generated due to a difference in lattice constant between the base substrate 110 and the semiconductor crystal 150 is reduced.
  • the buffer layer 160 is, for example, aluminum nitride.
  • FIG. 5 is a plan view of a semiconductor substrate 500 according to another embodiment.
  • the inhibition layer 130 has a plurality of openings 140-n, openings 142-n, and openings 144-n (n is an integer of 1 to 4).
  • the semiconductor substrate 500 has a semiconductor crystal 150 that has grown in each of the plurality of openings 140.
  • the plurality of openings 140-n, openings 142-n, and openings 144-n are arranged in a lattice pattern. That is, the opening 140-1, the opening 140-2, the opening 140-3, and the opening 140-4 are arranged in a straight line in the first direction at a first interval. Similarly, the opening 142-1, the opening 142-2, the opening 142-3, and the opening 142-4 are arranged in a straight line in the first direction at a first interval. The opening 144-1, the opening 144-2, the opening 144-3, and the opening 144-4 are arranged in a straight line in the first direction at a first interval.
  • the opening 140-1, the opening 142-1, and the opening 144-1 are arranged in a straight line in a second direction perpendicular to the first direction at a second interval.
  • the opening 140-2, the opening 142-2, and the opening 144-2 are arranged in a straight line in the second direction at a second interval.
  • the opening 140-3, the opening 142-3, and the opening 144-3 are arranged in a straight line in the second direction at a second interval.
  • the first interval and the second interval may be equal.
  • the semiconductor substrate 500 has a plurality of alignment marks 120 and a plurality of alignment marks 122.
  • the semiconductor substrate 500 is aligned with the alignment mark 120-1, the alignment mark 120-2, the alignment mark 120-3, and the alignment mark 120-4 that are arranged in a straight line in the first direction.
  • An alignment mark 124-1, an alignment mark 124-2, and an alignment mark 124-3 are provided.
  • An inhibition layer 132 is provided on each of the plurality of alignment marks 120 and the plurality of alignment marks 124.
  • the semiconductor substrate 500 has the number of alignment marks 120 corresponding to the number of openings 140.
  • the semiconductor substrate 500 may have one alignment mark 124 corresponding to each of the plurality of opening groups arranged in a straight line in the first direction.
  • the semiconductor substrate 500 may have one alignment mark 120 corresponding to each of the plurality of opening groups arranged in a straight line in the second direction.
  • the center point of the alignment mark 120-1 is arranged on a straight line connecting the center points of the opening 140-1, the opening 142-1, and the opening 144-1.
  • the center point of the alignment mark 124-1 is arranged on a straight line connecting the center points of the opening 140-1, the opening 140-2, the opening 140-3, and the opening 140-4.
  • the semiconductor substrate 500 may have one alignment mark 124 for each of a plurality of aperture groups among a plurality of aperture groups arranged in a straight line in the first direction.
  • the semiconductor substrate 500 may have one alignment mark 120 for each of a plurality of opening groups among a plurality of opening groups arranged in a straight line in the second direction.
  • step S ⁇ b> 601
  • a photosensitive resin 610 is applied to the base substrate 110.
  • an opening 612 is formed at a position on the base substrate 110 where the alignment mark 120 is to be formed, for example, by photolithography.
  • a plurality of alignment marks 120 are formed by dry etching the base substrate 110 using the photosensitive resin 610 in which the openings 612 are formed as a mask.
  • the alignment mark 120 may be formed by irradiating the base substrate 110 with laser light.
  • the alignment mark 122 shown in FIG. 3 may be formed by forming a metal on the base substrate 110.
  • the metal is preferably resistant to the temperature at the time of subsequent crystal growth or the process temperature.
  • the metal include at least one metal selected from the group consisting of tantalum, niobium, nickel, tungsten, and titanium.
  • the metal is vapor-deposited on the exposed surface of the base substrate 110 and processed into a shape designed in advance, and the obtained metal vapor-deposited film can be used as the alignment mark 122.
  • an inhibition layer 130 and an inhibition layer 132 that inhibit crystal growth are formed in a region including the alignment mark 120 on the base substrate 110.
  • the inhibition layer 130 and the inhibition layer 132 can be formed using, for example, a CVD (Chemical Vapor Deposition) method, a vapor deposition method, or a sputtering method.
  • a photosensitive resin 620 is formed on the inhibition layer 130 in S604 shown in FIG. 6B.
  • the photosensitive resin 620 may be formed above the inhibition layer 132.
  • a wet photosensitive resin is applied to the inhibition layer 130 by a spin coating method.
  • the photosensitive resin 620 may be formed by attaching a dry photosensitive resin to the inhibition layer 130.
  • an opening 622 is formed in the photosensitive resin 620 on the region of the base substrate 110 where the alignment mark 120 is not provided, for example, by photolithography.
  • the inhibition layer 130 is etched using the photosensitive resin 620 as a mask, thereby forming an opening 140 in a region where the alignment mark 120 is not provided.
  • the opening 140 can be formed using, for example, wet etching using a chemical solution or dry etching using gas plasma.
  • the photosensitive resin 620 is removed.
  • the base substrate 110 is exposed on the bottom surface of the opening 140.
  • Bottom area of the opening 140 is a 0.01 mm 2 or less, preferably 1600 .mu.m 2 or less, more preferably 900 .mu.m 2 or less. In the case where the opening 140 has the above-described bottom area, defects generated in the semiconductor crystal 150 that grows in the opening 140 can be reduced.
  • the opening 622 is formed based on information indicating a position where the opening 140 should be formed with reference to the position of the alignment mark 120.
  • a mask 630 used in a photolithography method is disposed above the photosensitive resin 620.
  • a reference mark 632 corresponding to the alignment mark 120 and an opening 634 corresponding to the opening 140 are formed.
  • image recognition is performed based on the amount of change in the amount of reflected light detected by scanning over the base substrate 110 while irradiating ultraviolet light. 120 positions are detected.
  • the position of the reference mark 632 is adjusted to the position of the alignment mark 120 by controlling the position of the mask 630 so that the detected position of the alignment mark 120 and the position of the reference mark 632 formed on the mask 630 coincide with each other. be able to.
  • a mask 630 in which a plurality of reference marks 632 are formed. By aligning the positions of the plurality of alignment marks 120 and the plurality of reference marks 632, the accuracy of the position where the opening 140 is formed can be improved.
  • the plurality of openings 140 are formed based on information indicating positions where the plurality of openings 140 should be formed with reference to the position of the alignment mark 120.
  • the mask 630 has a plurality of openings 634 formed at positions corresponding to the plurality of openings 140. By irradiating ultraviolet light from above the mask 630, a plurality of openings 622 corresponding to the plurality of openings 140 can be formed in the photosensitive resin 620.
  • the buffer layer 152 is crystal-grown. Further, the semiconductor crystal 150 is grown on the buffer layer 152.
  • the buffer layer 152 and the semiconductor crystal 150 are preferably grown in the opening 140 by an epitaxial growth method. Examples of the epitaxial growth method include metal organic chemical vapor deposition method (MOCVD method) and molecular beam epitaxy method (MBE method).
  • MOCVD method metal organic chemical vapor deposition method
  • MBE method molecular beam epitaxy method
  • the semiconductor crystal 150 is, for example, a group 3-5 compound semiconductor crystal or a group 2-6 compound semiconductor crystal.
  • the buffer layer 152 has a composition of, for example, C x1 Si y1 Ge z1 Sn 1-x1-y1-z1 (0 ⁇ x1 ⁇ 1, 0 ⁇ y1 ⁇ 1, 0 ⁇ z1 ⁇ 1, and 0 ⁇ x1 + y1 + z1 ⁇ 1). .
  • the buffer layer 152 and the semiconductor crystal 150 do not grow on the inhibition layer 132. Therefore, the semiconductor crystal does not grow in the alignment mark 120 while the buffer layer 152 and the semiconductor crystal 150 are grown in the opening 140. As a result, the alignment mark 120 can be used for alignment even after the buffer layer 152 and the semiconductor crystal 150 are grown in the opening 140.
  • the electrode 660 and the electrode 662 can be formed on the semiconductor crystal 150 based on the alignment mark 120.
  • a metal wiring may be formed on the semiconductor crystal 150 with the alignment mark 120 as a reference.
  • a functional member including at least one of the electrode 660, the electrode 662, and the metal wiring may be formed on each semiconductor crystal 150.
  • a well or an element isolation region may be formed with reference to the alignment mark 120.
  • a photosensitive resin 640 is applied so as to cover the inhibition layer 130, the inhibition layer 132, and the semiconductor crystal 150. Subsequently, in S610, an opening 650 and an opening 652 are formed in the photosensitive resin 640 at a position where the electrode 660 and the electrode 662 are formed using the position of the alignment mark 120 as a reference.
  • the opening 650 and the opening 652 may be formed using a lithography method similar to the method used for forming the opening 622.
  • the electrode 660 and the electrode 662 are formed in the opening 650 and the opening 652.
  • FIG. 7 is a cross-sectional view of the manufactured semiconductor substrate 700.
  • FIG. 8 shows the shape of the alignment mark 720 formed on the semiconductor substrate 700.
  • a GaN buffer layer 750, a GaN crystal 752, and an Al 0.2 Ga 0.8 N crystal 754 were formed in an opening formed in the inhibition layer 730 provided in the silicon substrate 710.
  • an AlN buffer layer 760 having a thickness of 100 nm was formed on the main surface of the Si substrate with a plane orientation (111) off angle of 0 ° in a reactor having an internal temperature of 900 ° C.
  • the obtained substrate was taken out from the reaction furnace.
  • a photosensitive resin was applied on the AlN buffer layer 760.
  • a cruciform opening exposing the AlN buffer layer 760 was formed by photolithography. As shown in FIG. 8, the opening has a shape in which two rectangles having a long side of 30 ⁇ m and a short side of 5 ⁇ m are overlapped so as to be orthogonal to each other at the center of each rectangle.
  • the obtained substrate is transferred to a reactive ion etching apparatus chamber, and the alignment mark 720 is formed by dry etching the AlN buffer layer 760 exposed at the opening with SF6 gas plasma until the depth reaches 5 ⁇ m of the Si substrate. Formed. Next, the photosensitive resin adhering to other than the openings was removed with acetone.
  • silicon oxide to be the inhibition layer 730 was deposited on the entire surface of the substrate with a thickness of 50 nm by the CVD method.
  • An inhibition layer 732 was also formed on the alignment mark 720.
  • Silane and oxygen were used as source gases.
  • the substrate temperature was 600 ° C.
  • a photosensitive resin pattern having a square opening with a side of 20 ⁇ m was formed on the inhibition layer 730 by a stepper exposure method. At this time, the alignment mark 720 formed earlier was positioned and exposed. The substrate was immersed in a 5% aqueous HF solution, and the silicon oxide exposed at the photosensitive resin opening was removed by etching to expose the AlN buffer layer 760.
  • a GaN buffer layer 750 (thickness: 100 nm) is formed on the AlN buffer layer 760 exposed in the opening formed in the inhibition layer 730 by MOCVD with a growth temperature of 900 ° C. and a growth furnace pressure. Growing at 30 KPa.
  • a GaN crystal 752 (thickness 2000 nm), which is a functional crystal, and then an Al 0.2 Ga 0.8 N crystal 754 (thickness 30 nm) were epitaxially grown by MOCVD at a growth temperature of 1060 ° C. and a growth furnace pressure of 12 MPa. Trimethylaluminum, trimethylgallium, and ammonia were used as the source gas.
  • the obtained substrate was taken out of the MOCVD reactor and placed in a stepper exposure apparatus.
  • a photosensitive resin opening having the shape of an ohmic electrode was formed on the substrate obtained by the stepper exposure method.
  • Ti was deposited to a thickness of 150 nm and then Al was deposited to a thickness of 1500 nm, and a Ti / Al metal laminated structure having an electrode shape was formed by a lift-off method.
  • an ohmic electrode was formed by annealing the substrate at 800 ° C. for 30 seconds.
  • a photosensitive resin opening having the shape of the gate electrode was formed by a stepper exposure method.
  • Ni was deposited to a thickness of 100 nm and then Au was deposited to a thickness of 2000 nm, and a Ni / Au metal laminated structure having an electrode shape was formed by a lift-off method. In this way, a gate electrode was formed.
  • a semiconductor substrate having the alignment mark 720 on the Si substrate and the relative positions of the alignment mark 720, the semiconductor crystal, and the functional member being accurately defined can be manufactured. Since it is not necessary to newly form the alignment mark 720 used for forming the functional member after crystal growth of the semiconductor crystal, productivity can be improved.
  • FIG. 9 is a cross-sectional view of the manufactured semiconductor substrate 900.
  • a GaAs buffer layer 950 In the semiconductor substrate 900, a GaAs buffer layer 950, an Al 0.2 Ga 0.8 As crystal 952, an In 0.15 Ga 0.85 As crystal 954, and an Al 0.2 Ga 0.8 As are disposed in an opening formed in the inhibition layer 930 provided on the GaAs substrate 910. Crystal 956 and n-GaAs crystal 958 were formed.
  • a photosensitive resin was applied to the main surface of the GaAs substrate 910 having a plane orientation (001) off angle of 2 °.
  • a cruciform opening through which the GaAs substrate 910 is exposed was formed by photolithography.
  • the obtained substrate was transferred to a reactive ion etching apparatus chamber, and an alignment mark 920 was formed by dry etching the GaAs substrate 910 exposed to the opening with SF6 gas plasma until the depth reached 5 ⁇ m. Subsequently, the photosensitive resin was dissolved away with acetone.
  • the silicon oxide as the inhibition layer 930 was deposited to a thickness of 50 nm on the entire surface of the substrate including the alignment mark 920 by CVD.
  • An inhibition layer 932 was formed on the alignment mark 920.
  • Silane and oxygen were used as source gases.
  • the substrate temperature was 600 °.
  • a photosensitive resin pattern having a square opening with a side of 20 ⁇ m was formed on silicon oxide by a stepper exposure method.
  • the alignment mark 920 formed earlier was positioned and exposed.
  • the substrate was immersed in a 5% aqueous HF solution, and silicon oxide exposed at the photosensitive resin opening was removed by etching to expose the GaAs substrate 910. Thereafter, the photosensitive resin is removed, and a GaAs buffer layer 950 (thickness: 100 nm) is formed on the GaAs substrate 910 exposed in the silicon oxide opening by MOCVD under a growth temperature of 600 ° C. and a growth furnace pressure of 10 KPa. Grown up.
  • Al 0.2 Ga 0.8 As crystal 952 (thickness 2000 nm) which is a functional crystal
  • In 0.15 Ga 0.85 As crystal 954 (thickness 20 nm)
  • Al 0.2 Ga 0.8 As crystal 956 (thickness 200 nm)
  • An n-GaAs crystal 958 (thickness 20 nm) was epitaxially grown at a growth temperature of 600 ° C. and a growth furnace pressure of 10 KPa.
  • As the source gas trimethylaluminum, trimethylgallium, trimethylindium, and arsine were used.
  • Silane was used as an n-type doping material.
  • the alignment mark 920 is covered with the silicon oxide inhibition layer 932, the semiconductor crystal did not grow on the alignment mark 920. Therefore, the alignment mark 920 is not deformed by the crystal adhering to the alignment mark 920. As a result, a functional member can be formed with high alignment accuracy using the alignment mark 920 in the process of forming the functional member such as an electrode described below by photolithography.
  • the obtained substrate was taken out of the MOCVD reactor and installed in a stepper exposure apparatus. While aligning the alignment mark 920, a photosensitive resin having an opening at a position corresponding to the position where the electrode is formed was formed by a stepper exposure method. Next, the silicon oxide HF aqueous solution in the opening was melted away. Subsequently, the photosensitive resin was dissolved away with acetone.
  • a photosensitive resin having an opening having a shape corresponding to the ohmic electrode shape was formed by a stepper exposure method while performing alignment with the alignment mark 920 as a reference.
  • Ti was deposited to a thickness of 150 nm and then Al was deposited to a thickness of 1500 nm, and a Ti / Al metal laminated structure having an electrode shape was formed by a lift-off method.
  • the substrate was annealed at 800 ° C. for 30 seconds to form an ohmic electrode.
  • a photosensitive resin opening having the shape of the gate electrode was formed by a stepper exposure method while performing alignment with the formed alignment mark 920 as a reference.
  • Ni was deposited to a thickness of 100 nm and then Au was deposited to a thickness of 2000 nm, and a Ni / Au metal laminated structure having an electrode shape was formed by a lift-off method. In this way, a gate electrode was formed.
  • a GaAs field effect transistor was formed as described above.
  • a semiconductor substrate having the alignment mark 920 on the GaAs substrate 910 and the relative positions of the alignment mark 920 and the functional member such as the semiconductor crystal and the electrode can be accurately manufactured. Since it is not necessary to newly form an alignment mark used for forming the functional member after crystal growth of the semiconductor crystal, productivity can be improved.

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Abstract

　ベース基板にアライメントマークを形成する段階と、アライメントマークを形成する段階の後に、ベース基板上のアライメントマークを含む領域に、結晶成長を阻害する阻害層を形成する段階と、アライメントマークの位置を基準とする開口を形成すべき位置を示す情報に基づいて、阻害層におけるアライメントマークが設けられていない領域に、ベース基板を露出する開口を形成する段階と、開口内に半導体結晶を成長させる段階とを備える半導体基板の製造方法を提供する。

Description

半導体基板及び半導体基板の製造方法
　本発明は、半導体基板及び半導体基板の製造方法に関する。
　Ｓｉ基板上に形成されたＡｌＮバッファ層の上にＧａＮを選択成長させる技術が知られている（例えば、非特許文献１参照）。また、半導体基板に形成されたアライメントマーク(alignment marks)を用いて半導体結晶を成長させる技術も知られている（例えば、特許文献１参照）。
　非特許文献１　S. Haffouz, et. al., Journal of crystal growth, 311(2009)2087-2090
　特許文献１　特開平１０－６４７８１号公報
　フォトリソグラフィー法を用いた電子デバイスや光デバイスの製造プロセスでは、まず機能結晶をベース基板全面に形成する。次に、ベース基板に予め設けられたノッチ又はオリエンテーションフラット（ｏｒｉｅｎｔａｔｉｏｎ　ｆｌａｔ）を機械的なガイドとして、当該機能結晶にアライメントマークを形成する。その後、形成したアライメントマークを基準として、電極、配線金属などの機能部材を機能結晶の上に位置合わせして形成する。このようにして、機能結晶を含む電子デバイスや光デバイスが形成される。
　しかし、ノッチ又はオリエンテーションフラットを機械的なガイドとして用いて、ベース基板の全面ではなく部分的に機能結晶を形成し、その後アライメントマークを形成する場合には、以下の問題が生じる。ノッチ又はオリエンテーションフラットを機械的なガイドとして用いる場合には位置合わせの精度が低いので、ベース基板に対して部分的に機能結晶を制度よく位置合わせして形成することができず、またベース基板に対してベース基板上に又は機能結晶上にアライメントマークを精度よく位置合わせして形成することができない。したがって、アライメントマークに対して位置合わせして形成された機能部材も、機能結晶に対して精度良く位置合わせすることはできない。この問題は機能結晶のサイズが小さくなるほど顕著になる。
　そこで、アライメントマークの形成後、アライメントマークの位置と機能結晶の位置とのずれの大きさを測定し、この測定値に基づいて位置修正したフォトリソグラフィーが行なわれる。この手法により、機能結晶上に、電極及び金属配線などの機能部材を高い位置精度で配置することができる。しかしながら、この手法は、プロセス数の増加による生産性の低下とコスト高をもたらす。特に、昨今の半導体プロセスでは、数多くの半導体ウエハーを数十秒程度のタクトタイム（１つの作業時間に要する時間）に従って、自動的に連続処理するため、基板一枚毎に位置の修正値を計測し、それに応じて機能部材を形成する位置を修正する工程は著しい生産性の低下とコスト高に繋がる。
　また、半導体基板上に半導体結晶を成長させると、アライメントマーク内にも半導体結晶が成長することにより、アライメントマークの境界線（エッジ）を画像認識しづらくなる。その結果、アライメントマークを高い精度で検出することが困難になるので、半導体結晶上に電極、金属配線などの機能部材を配置したりする場合には、アライメントマーク内の半導体結晶を除去する必要があった。アライメントマーク内の半導体結晶を除去しない場合には、アライメントマークを新たに形成する必要があった。
　上記課題を解決するために、本発明の第１の態様においては、ベース基板にアライメントマークを形成する段階と、アライメントマークを形成する段階の後に、ベース基板上のアライメントマークを含む領域に、結晶成長を阻害する阻害層を形成する段階と、アライメントマークの位置を基準とする開口を形成すべき位置を示す情報に基づいて、阻害層におけるアライメントマークが設けられていない領域に、ベース基板を露出する開口を形成する段階と、開口内に半導体結晶を成長させる段階とを備える半導体基板の製造方法を提供する。当該製造方法は、アライメントマークの位置を基準として、半導体結晶上に電極及び金属配線のうちの少なくとも１つを形成する段階をさらに備えてもよい。
　開口を形成する段階においては、アライメントマークが設けられていない領域に、複数の開口を形成してもよい。開口を形成する段階においては、アライメントマークの位置を基準とする複数の開口を形成すべき位置を示す情報に基づいて、複数の開口を形成してもよい。
　半導体結晶を成長させる段階においては、例えば、複数の開口のそれぞれに半導体結晶を成長させる。当該製造方法は、アライメントマークの位置を基準として、複数の開口内のそれぞれの半導体結晶の上方に、電極及び金属配線のうちの少なくとも１つを含む機能部材を形成する機能部材形成段階をさらに備えてもよい。機能部材形成段階においては、例えば、アライメントマークの位置を基準とするリソグラフィーにより、機能部材を形成する。
　当該製造方法で用いるベース基板は、例えば、表面がシリコン結晶である基板、表面がゲルマニウム結晶である基板又は３－５族化合物半導体基板である。半導体結晶を成長させる段階においては、例えば、３－５族化合物半導体結晶又は２－６族化合物半導体結晶を成長させる。半導体結晶を成長させる段階は、Ｃｘ１Ｓｉｙ１Ｇｅｚ１Ｓｎ１－ｘ１－ｙ１－ｚ１（０≦ｘ１＜１、０≦ｙ１≦１、０≦ｚ１≦１、かつ０＜ｘ１＋ｙ１＋ｚ１≦１）の組成を有する第１の半導体結晶を成長させる段階と、第１の半導体結晶上に第２の半導体結晶を成長させる段階とを有してもよい。当該製造方法で形成される阻害層は、例えば酸化シリコン、窒化シリコン、酸窒化シリコン又は酸化アルミニウムのいずれかを有する。
　アライメントマークを形成する段階においては、例えばベース基板をエッチングすることによりアライメントマークをベース基板に形成する。アライメントマークを形成する段階においては、タンタル、ニオブ、ニッケル、タングステン及びチタンからなる群から選ばれる少なくとも１種の金属をベース基板に形成することによりアライメントマークをベース基板に形成してもよい。
　本発明の第２の態様においては、アライメントマークが形成されたベース基板と、ベース基板上のアライメントマークが形成された領域以外の領域に設けられた、ベース基板を露出する開口を有し、かつ、結晶成長を阻害する第１阻害層と、アライメントマーク上に設けられ、かつ、結晶成長を阻害する第２阻害層と、開口内で結晶成長した半導体結晶とを備える半導体基板を提供する。第１阻害層は、複数の開口を有し、半導体基板は、複数の開口のそれぞれにおいて結晶成長した半導体結晶を備えてもよい。
　例えば、アライメントマークの位置におけるベース基板の厚みと、アライメントマークの位置以外のベース基板の領域におけるベース基板の厚みとが異なり、ベース基板の第１阻害層と接する面と反対の面である裏面から第１阻害層のベース基板に近い面と反対の面までの距離は、当該裏面から第２阻害層のベース基板に近い面と反対の面までの距離と異なる。アライメントマークの位置におけるベース基板の厚みは、アライメントマークの位置以外のベース基板の領域におけるベース基板の厚みよりも小さく、ベース基板の第１阻害層と接する面と反対の面である裏面から第１阻害層のベース基板に近い面と反対の面までの距離は、当該裏面から第２阻害層のベース基板に近い面と反対の面までの距離よりも大きくてもよい。
　アライメントマークの位置におけるベース基板の厚みは、アライメントマークの位置以外のベース基板の領域におけるベース基板の厚みよりも大きく、ベース基板の第１阻害層と接する面と反対の面である裏面から第１阻害層のベース基板に近い面と反対の面までの距離は、当該裏面から第２阻害層のベース基板に近い面と反対の面までの距離よりも小さくてもよい。
　なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
本実施形態に係る半導体基板１００の断面図である。 半導体基板１００の平面図である。 本実施形態に係る半導体基板２００の断面図である。 他の実施形態に係る半導体基板３００の断面図である。 他の実施形態に係る半導体基板４００の断面図である。 他の実施形態に係る半導体基板５００の平面図である。 半導体基板２００の製造方法を示す。 半導体基板２００の製造方法を示す。 半導体基板２００の製造方法を示す。 製造した半導体基板７００の断面図である。 半導体基板７００に形成したアライメントマーク７２０の形状を示す。 製造した半導体基板９００の断面図である。
　以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
　図１Ａは、本実施形態に係る半導体基板１００の断面図である。図１Ｂは、半導体基板１００の平面図である。図１Ａは、図１ＢにおけるＡ－Ａ線における断面図である。
　半導体基板１００は、ベース基板１１０、阻害層１３０、阻害層１３２及び半導体結晶１５０を備える。ベース基板１１０には、アライメントマーク１２０が形成されている。アライメントマーク１２０は、例えば、ベース基板１１０の一部の領域をエッチングすることにより形成されている。
　ベース基板１１０は、表面がシリコン結晶である基板、表面がゲルマニウム結晶である基板又は３－５族化合物半導体基板である。ここで、表面がシリコン結晶である基板とは、基板の表面がシリコン結晶で構成される領域を基板が有することを意味する。表面がシリコン結晶である基板として、例えば基板全体がシリコン結晶であるＳｉ基板（Ｓｉウェハ）、ＳＯＩ（ｓｉｌｉｃｏｎ－ｏｎ－ｉｎｓｕｌａｔｏｒ）基板が挙げられる。
　表面がゲルマニウム結晶である基板とは、基板の表面がゲルマニウム結晶で構成される領域を基板が有することを意味する。表面がゲルマニウム結晶である基板として、例えば基板全体がゲルマニウム結晶であるＧｅ基板（Ｇｅウェハ）、ＧＯＩ（ｇｅｒｍａｎｉｕｍｕ－ｏｎ－ｉｎｓｕｌａｔｏｒ）基板が挙げられる。３－５族化合物半導体基板とは、３－５族化合物半導体からなる基板である。３－５族化合物半導体基板として、ＧａＡｓ基板が挙げられる。
　ベース基板１１０の表面がシリコン結晶である場合には、ベース基板１１０の面のうち、阻害層１３０と接する側の主面は、例えば（１００）面、（１１０）面、（１１１）面、（１００）面と等価な面、（１１０）面と等価な面又は（１１１）面と等価な面である。また、ベース基板１１０の主面は、上記の結晶学的面方位からわずかに傾いていてもよい。即ち、ベース基板１１０はオフ角を有してよい。
　阻害層１３０は、ベース基板１１０上のアライメントマーク１２０が形成された領域以外の領域に設けられている。阻害層１３０は、ベース基板１１０を露出する開口１４０を有する。開口１４０は、例えば、阻害層１３０の一部の領域をエッチングすることにより形成される。阻害層１３０は、半導体結晶１５０の結晶成長を阻害する。例えば、図１Ａに示すように、半導体結晶１５０は、開口１４０内において結晶成長して、阻害層１３０の面上では結晶成長しない。
　阻害層１３２は、アライメントマーク１２０上に設けられ、かつ、結晶成長を阻害する。阻害層１３２の面上においても、半導体結晶１５０が結晶成長しない。
　一例として、阻害層１３０及び阻害層１３２は、酸化シリコン、窒化シリコン、酸窒化シリコン又は酸化アルミニウムを有する。阻害層１３０及び阻害層１３２は、酸化シリコン、窒化シリコン、酸窒化シリコン又は酸化アルミニウムのいずれかを積層して形成されていてもよい。阻害層１３２は、透明であることが好ましい。阻害層１３２が透明である場合には、半導体基板１００の上方から光を照射した場合に、照射した光が阻害層１３２を透過してアライメントマーク１２０の底面に到達するので、アライメントマーク１２０を高い精度で検出することができる。
　半導体結晶１５０は、例えば３－５族化合物半導体又は２－６族化合物半導体である。３－５族化合物半導体層は、例えば、３族元素としてＡｌ、Ｇａ、Ｉｎのうち少なくとも１つを含み、５族元素としてＮ、Ｐ、Ａｓ、Ｓｂのうち少なくとも１つを含む。半導体結晶１５０は、例えばＧａＮである。半導体結晶１５０は、例えば、ＬＥＤ、バイポーラトランジスタ又は電界効果トランジスタにおける電子及び正孔が移動する領域の半導体結晶として用いられる。
　半導体結晶１５０は、ベース基板１１０に格子整合又は擬格子整合することが好ましい。ここで、擬格子整合とは、互いに接する２つの半導体層のそれぞれにおける格子定数の差が小さいので、完全な格子整合ではないが、格子不整合による欠陥の発生が顕著でない範囲でほぼ格子整合して、互いに接する２つの半導体層を積層できる状態をいう。たとえば、Ｓｉ層及びＧａＮ層が積層している状態は、Ｓｉ層及びＧａＮ層が擬格子整合している状態である。
　アライメントマーク１２０の位置におけるベース基板１１０の厚みと、アライメントマーク１２０の位置以外のベース基板１１０の領域におけるベース基板１１０の厚みとは異なる。アライメントマーク１２０の位置におけるベース基板１１０の厚みと、アライメントマーク１２０の位置以外のベース基板１１０の領域におけるベース基板１１０の厚みとが異なることによって、光学顕微鏡を用いた画像認識装置によりアライメントマークの位置を検出することができる。一例として、ベース基板１１０の上方から光を照射した場合に生じる反射光に基づいて、アライメントマーク１２０の位置を検出することができる。具体的には、アライメントマーク１２０又はアライメントマーク１２０以外の領域に光を照射した場合の反射光の量と、アライメントマーク１２０の境界上に光を照射した場合の反射光の量との差に基づいて、アライメントマーク１２０の境界線を検出することができる。
　ベース基板１１０の阻害層１３０と接する面と反対の面である裏面から阻害層１３０のベース基板１１０に近い面と反対の面までの距離は、ベース基板１１０の裏面から阻害層１３２のベース基板１１０に近い面と反対の面までの距離と異なる。アライメントマーク１２０内に阻害層１３２が形成されている場合であっても、阻害層１３０の表面の高さと阻害層１３２の表面の高さとが異なり、アライメントマーク１２０の境界線が残るので、ベース基板１１０の上方から光を照射することにより、アライメントマーク１２０の位置を検出することができる。
　図１Ａに示すように、アライメントマーク１２０が、ベース基板１１０の一部の領域をエッチングすることによって形成されている場合には、アライメントマーク１２０の位置におけるベース基板１１０の厚みは、アライメントマーク１２０の位置以外のベース基板１１０の領域におけるベース基板１１０の厚みよりも小さい。また、ベース基板１１０の阻害層１３０と接する面と反対の面である裏面から阻害層１３０のベース基板１１０に近い面と反対の面までの距離は、ベース基板１１０の裏面から阻害層１３２のベース基板１１０に近い面と反対の面までの距離よりも大きい。
　アライメントマーク１２０は、任意の形状を有してよい。図１Ｂに示すように、アライメントマーク１２０は、例えば十字形である。少なくとも１つのアライメントマーク１２０の中心点と、開口１４０の中心点とを結ぶ直線は、例えば開口１４０が露出するベース基板１１０の面における辺と平行又は垂直である。また、アライメントマーク１２０をベース基板１１０の主面に投影した場合におけるアライメントマーク１２０の輪郭線を構成する各々の線分は、例えば開口１４０が露出するベース基板１１０の面における辺と平行又は垂直である。
　図２は、本実施形態に係る半導体基板２００の断面図である。半導体基板２００は、半導体結晶１５０とベース基板１１０との間にバッファ層１５２を有する点で図１Ａに示した半導体基板１００と相違する。開口１４０は、バッファ層１５２を露出する。バッファ層１５２の格子定数は、ベース基板１１０の格子定数と半導体結晶１５０の格子定数との間の大きさである。バッファ層１５２は、例えば３－５族化合物半導体又は４族半導体である。バッファ層１５２は、３族窒化物半導体であってもよい。
　例えば、ベース基板１１０の表面がＳｉであり、半導体結晶１５０が３－５族化合物半導体結晶又は２－６族化合物半導体結晶である場合に、バッファ層１５２は、Ｃｘ１Ｓｉｙ１Ｇｅｚ１Ｓｎ１－ｘ１－ｙ１－ｚ１（０≦ｘ１＜１、０≦ｙ１≦１、０≦ｚ１≦１、かつ０＜ｘ１＋ｙ１＋ｚ１≦１）の組成を有する。バッファ層１５２は、半導体結晶１５０とベース基板１１０との間の格子定数の差に起因して半導体結晶１５０に欠陥が生じることを防ぐ。具体的には、バッファ層１５２は、ベース基板１１０とバッファ層１５２との間の欠陥の発生を低減することができ、かつ、バッファ層１５２と半導体結晶１５０との間の欠陥の発生も低減することができる。バッファ層１５２は、ベース基板１１０及び半導体結晶１５０の熱膨張係数の差に起因するベース基板１１０の反りを緩和してもよい。
　図３は、他の実施形態に係る半導体基板３００の断面図である。図３に示すアライメントマーク１２２は、ベース基板１１０の一部の領域に金属を蒸着することによって形成されている点で、図１Ａに示した半導体基板１００におけるアライメントマーク１２０と相違する。当該金属は、例えば、タンタル、ニオブ、ニッケル、タングステン及びチタンからなる群から選ばれる少なくとも１種の金属である。
　図３においては、アライメントマーク１２２の位置におけるベース基板１１０の厚みは、アライメントマーク１２２の位置以外のベース基板１１０の領域におけるベース基板１１０の厚みよりも大きい。また、ベース基板１１０の阻害層１３０と接する面と反対の面である裏面から阻害層１３０のベース基板１１０に近い面と反対の面までの距離は、ベース基板１１０の裏面から阻害層１３２のベース基板１１０に近い面と反対の面までの距離よりも小さい。図３に示すようにアライメントマーク１２２が金属の蒸着によって形成されている場合においても、ベース基板１１０の上方から光を照射することにより、アライメントマーク１２２の位置を検出することができる。
　図４は、他の実施形態に係る半導体基板４００の断面図である。図４に示す半導体基板４００は、ベース基板１１０と阻害層１３０との間にバッファ層１６０が形成されている点で、図１Ａに示した半導体基板１００と相違する。半導体基板４００がバッファ層１６０を有することによって、ベース基板１１０と半導体結晶１５０との間の格子定数の差に起因して発生する結晶欠陥の数が低減される。ベース基板１１０の表面がシリコンであり、半導体結晶１５０が窒化ガリウムである場合に、バッファ層１６０は例えば窒化アルミニウムである。
　図５は、他の実施形態に係る半導体基板５００の平面図である。半導体基板５００において、阻害層１３０は、複数の開口１４０－ｎ、開口１４２－ｎ及び開口１４４－ｎ（ｎは１以上４以下の整数）を有する。半導体基板５００は、複数の開口１４０のそれぞれにおいて結晶成長した半導体結晶１５０を有する。
　一例として、複数の開口１４０－ｎ、開口１４２－ｎ及び開口１４４－ｎは、格子状に配置されている。すなわち、開口１４０－１、開口１４０－２、開口１４０－３及び開口１４０－４は、互いに第１の間隔で第１の方向に一直線に配置されている。同様に、開口１４２－１、開口１４２－２、開口１４２－３及び開口１４２－４は、互いに第１の間隔で第１の方向に一直線に配置されている。開口１４４－１、開口１４４－２、開口１４４－３及び開口１４４－４は、互いに第１の間隔で第１の方向に一直線に配置されている。
　さらに、開口１４０－１、開口１４２－１及び開口１４４－１は、互いに第２の間隔で、上記の第１の方向と垂直な第２の方向に一直線に配置されている。同様に、開口１４０－２、開口１４２－２及び開口１４４－２は、互いに第２の間隔で、第２の方向に一直線に配置されている。開口１４０－３、開口１４２－３及び開口１４４－３は、互いに第２の間隔で、第２の方向に一直線に配置されている。第１の間隔と第２の間隔とは等しくてもよい。
　半導体基板５００は、複数のアライメントマーク１２０及び複数のアライメントマーク１２２を有する。例えば、半導体基板５００は、第１の方向に一直線に配置されているアライメントマーク１２０－１、アライメントマーク１２０－２、アライメントマーク１２０－３及びアライメントマーク１２０－４と、第２の方向に一直線に配置されているアライメントマーク１２４－１、アライメントマーク１２４－２及びアライメントマーク１２４－３を有する。複数のアライメントマーク１２０及び複数のアライメントマーク１２４のそれぞれには、阻害層１３２が設けられている。
　一例として、半導体基板５００は、開口１４０の数に応じた数のアライメントマーク１２０を有する。半導体基板５００は、第１の方向において一直線に配置されている複数の開口群のそれぞれに対応して、１つのアライメントマーク１２４を有してよい。半導体基板５００は、第２の方向において一直線に配置されている複数の開口群のそれぞれに対応して、１つのアライメントマーク１２０を有してよい。
　例えば、アライメントマーク１２０－１の中心点は、開口１４０－１、開口１４２－１及び開口１４４－１の中心点を結ぶ直線上に配置されている。アライメントマーク１２４－１の中心点は、開口１４０－１、開口１４０－２、開口１４０－３及び開口１４０－４の中心点を結ぶ直線上に配置されている。アライメントマーク１２０又はアライメントマーク１２４がこのように配置されることにより、半導体基板５００が複数の開口を有する場合の位置合わせ精度が向上する。
　半導体基板５００は、第１の方向において一直線に配置されている複数の開口群のうち、任意の複数の開口群ごとに１つのアライメントマーク１２４を有してもよい。同様に、半導体基板５００は、第２の方向において一直線に配置されている複数の開口群のうち、任意の複数の開口群ごとに１つのアライメントマーク１２０を有してもよい。
　図６Ａ、図６Ｂ及び図６Ｃは、半導体基板２００の製造方法を示す。Ｓ６０１において、ベース基板１１０に感光性樹脂６１０を塗布する。次に、ベース基板１１０におけるアライメントマーク１２０を形成する位置に、例えばフォトリソグラフィー法により開口６１２を形成する。
　Ｓ６０２においては、開口６１２を形成した感光性樹脂６１０をマスクとして、ベース基板１１０をドライエッチングすることにより、複数のアライメントマーク１２０を形成する。レーザ光をベース基板１１０に照射することによってアライメントマーク１２０を形成してもよい。
　Ｓ６０２においては、金属をベース基板１１０に形成することによって、図３に示したアライメントマーク１２２を形成してもよい。当該金属は、その後の結晶成長時の温度又はプロセス温度に対し、耐性があるものが好ましい。当該金属として、タンタル、ニオブ、ニッケル、タングステンおよびチタンからなる群から選ばれる少なくとも１種の金属が挙げられる。具体的には、露出したベース基板１１０の表面に当該金属を蒸着し、予め設計した形状に加工して、得られた金属蒸着膜をアライメントマーク１２２として用いることができる。
　続いて、Ｓ６０３において、ベース基板１１０上のアライメントマーク１２０を含む領域に、結晶成長を阻害する阻害層１３０及び阻害層１３２を形成する。阻害層１３０及び阻害層１３２は、例えばＣＶＤ（Chemical Vapor Deposition）法、蒸着法又はスパッタ法を用いて形成することができる。
　次に、図６Ｂに示すＳ６０４において、阻害層１３０に感光性樹脂６２０を形成する。感光性樹脂６２０が光を透過する場合には、阻害層１３２の上方に感光性樹脂６２０を形成してもよい。感光性樹脂６２０の形成工程においては、例えば、回転塗布法によってウェット感光性樹脂を阻害層１３０に塗布する。阻害層１３０にドライ感光性樹脂を貼付することにより感光性樹脂６２０を形成してもよい。
　Ｓ６０５において、例えばフォトリソグラフィー法により、ベース基板１１０におけるアライメントマーク１２０が設けられていない領域上の感光性樹脂６２０に開口６２２を形成する。続いて、Ｓ６０６において、感光性樹脂６２０をマスクとして用いて阻害層１３０をエッチングすることによって、アライメントマーク１２０が設けられていない領域に、開口１４０を形成する。開口１４０は、例えば薬液を用いたウエットエッチング又はガスプラズマを用いたドライエッチングを用いて形成することができる。Ｓ６０７において、感光性樹脂６２０を除去する。
　開口１４０の底面にはベース基板１１０が露出する。開口１４０の底面積は、０．０１ｍｍ２以下であり、好ましくは１６００μｍ２以下であり、より好ましくは９００μｍ２以下である。開口１４０が上記の底面積を有する場合には、開口１４０内において結晶成長する半導体結晶１５０に生じる欠陥を低減することができる。
　Ｓ６０５においては、アライメントマーク１２０の位置を基準とする開口１４０を形成すべき位置を示す情報に基づいて、開口６２２が形成される。具体的には、感光性樹脂６２０の上方に、フォトリソグラフィー法で用いるマスク６３０を配置する。マスク６３０には、アライメントマーク１２０に対応する基準マーク６３２、及び、開口１４０に対応する開口６３４が形成されている。
　マスク６３０に形成されている基準マーク６３２の位置をアライメントマーク１２０の位置に合わせた状態で、マスク６３０の上方から紫外光を照射して、マスク６３０に形成されている開口６２２のパターンを感光性樹脂６２０に転写する。続いて、現像工程及び洗浄工程を経て、感光性樹脂６２０に開口６２２を形成することができる。
　基準マーク６３２の位置とアライメントマーク１２０の位置とを合わせる工程においては、紫外光を照射しながらベース基板１１０の上方を走査して検出した反射光量の変化量に基づいて画像認識して、アライメントマーク１２０の位置を検出する。検出したアライメントマーク１２０の位置と、マスク６３０に形成された基準マーク６３２の位置とが一致するように、マスク６３０の位置を制御することにより、基準マーク６３２の位置をアライメントマーク１２０の位置に合わせることができる。
　マスク６３０の位置を制御する場合には、複数の基準マーク６３２が形成されたマスク６３０を使用することが好ましい。複数のアライメントマーク１２０と複数の基準マーク６３２との位置を合わせることにより、開口１４０を形成する位置の精度を向上させることができる。
　阻害層１３０に複数の開口１４０を形成する場合には、アライメントマーク１２０の位置を基準とする複数の開口１４０を形成すべき位置を示す情報に基づいて、複数の開口１４０を形成する。具体的には、マスク６３０は、複数の開口１４０に対応する位置に形成された複数の開口６３４を有する。マスク６３０の上方から紫外光を照射することにより、感光性樹脂６２０に、複数の開口１４０に対応する複数の開口６２２を形成することができる。
　次に、図６Ｃに示すＳ６０８において、バッファ層１５２を結晶成長させる。さらに、バッファ層１５２上に半導体結晶１５０を結晶成長させる。Ｓ６０８においては、エピタキシャル成長法によって、開口１４０内にバッファ層１５２及び半導体結晶１５０を結晶成長させることが好ましい。エピタキシャル成長法として、有機金属気相成長法（ＭＯＣＶＤ法）、分子線エピタキシー法（ＭＢＥ法）を挙げることができる。阻害層１３０が複数の開口１４０を有する場合には、バッファ層１５２及び半導体結晶１５０は、それぞれの開口１４０内において結晶成長する。
　半導体結晶１５０は、例えば３－５族化合物半導体結晶又は２－６族化合物半導体結晶である。バッファ層１５２は、例えばＣｘ１Ｓｉｙ１Ｇｅｚ１Ｓｎ１－ｘ１－ｙ１－ｚ１（０≦ｘ１＜１、０≦ｙ１≦１、０≦ｚ１≦１、かつ０＜ｘ１＋ｙ１＋ｚ１≦１）の組成を有する。
　バッファ層１５２及び半導体結晶１５０は、阻害層１３２上では結晶成長しない。したがって、バッファ層１５２及び半導体結晶１５０が開口１４０において結晶成長する間も、アライメントマーク１２０内に半導体結晶が成長しない。その結果、開口１４０内にバッファ層１５２及び半導体結晶１５０を結晶成長させた後にも、アライメントマーク１２０を位置合わせに用いることができる。
　具体的には、Ｓ６０９からＳ６１１に示すように、アライメントマーク１２０を基準にして、半導体結晶１５０に電極６６０及び電極６６２を形成することができる。アライメントマーク１２０を基準にして、半導体結晶１５０上に金属配線を形成してもよい。ベース基板１１０上に複数の半導体結晶１５０が形成されている場合には、それぞれの半導体結晶１５０に電極６６０、電極６６２及び金属配線のうちの少なくとも１つを含む機能部材を形成してもよい。アライメントマーク１２０を基準にして、ウェル又は素子分離領域を形成してもよい。
　Ｓ６０９においては、阻害層１３０、阻害層１３２及び半導体結晶１５０を覆うように感光性樹脂６４０を塗布する。続いて、Ｓ６１０において、アライメントマーク１２０の位置を基準として、電極６６０及び電極６６２を形成する位置において、感光性樹脂６４０に開口６５０及び開口６５２を形成する。開口６５０及び開口６５２は、開口６２２の形成で用いた方法と同様のリソグラフィー法を用いて形成してよい。次に、Ｓ６１１において、開口６５０及び開口６５２に電極６６０及び電極６６２を形成する。
（実施例１）
　図７は、製造した半導体基板７００の断面図である。図８は、半導体基板７００に形成したアライメントマーク７２０の形状を示す。半導体基板７００においては、シリコン基板７１０に設けられた阻害層７３０に形成された開口内に、ＧａＮバッファ層７５０、ＧａＮ結晶７５２及びＡｌ0.2Ｇａ0.8Ｎ結晶７５４を形成した。
　ＭＯＣＶＤ法を用いて、内部温度９００℃の反応炉の中で、Ｓｉ基板の面方位（１１１）オフ角度０°の主面上に、ＡｌＮバッファ層７６０を１００ｎｍの厚みに形成した。次に、得られた基板を反応炉から取り出した。ＡｌＮバッファ層７６０上に感光性樹脂を塗布した。フォトリソグラフィー法によりＡｌＮバッファ層７６０を露出する十字形の開口を形成した。当該開口は、図８に示すように、長辺が３０μｍ、短辺が５μｍの２つの長方形を、それぞれの長方形の中心において互いに直交するように重ね合わせた形状を有する。
　続いて、得られた基板を反応性イオンエッチング装置チャンバーに移し、ＳＦ６ガスプラズマにより、開口に露出したＡｌＮバッファ層７６０をＳｉ基板の５μｍの深さに達するまでドライエッチングすることによりアライメントマーク７２０を形成した。次に、開口以外に付着した感光性樹脂をアセトンにより溶去した。
　続いて、ＣＶＤ法により阻害層７３０となる酸化シリコンを基板全面に５０ｎｍの厚みで堆積した。アライメントマーク７２０にも阻害層７３２が形成された。原料ガスとしてシランと酸素を用いた。基板温度は６００℃とした。
　阻害層７３０上に一辺が２０μｍの正方形の開口を有する感光性樹脂パターンをステッパー露光法により形成した。この際、先に形成したアライメントマーク７２０に対して位置決めを行い露光した。基板を５％のＨＦ水溶液に浸漬し、感光性樹脂開口に露出した酸化シリコンをエッチングにより除去しＡｌＮバッファ層７６０を露出させた。
　その後、感光性樹脂を除去し、阻害層７３０に形成された開口の中に露出したＡｌＮバッファ層７６０の上にＧａＮバッファ層７５０（厚み１００ｎｍ）をＭＯＣＶＤ法により成長温度９００℃、成長炉内圧力３０ＫＰaで成長させた。次に、機能結晶であるＧａＮ結晶７５２（厚み２０００ｎｍ）、次いでＡｌ0.2Ｇａ0.8Ｎ結晶７５４（厚み３０ｎｍ）をＭＯＣＶＤ法により成長温度１０６０℃、成長炉内圧力１２ＭＰａでエピタキシャル成長させた。原料ガスとしては、トリメチルアルミニウム、トリメチルガリウム、アンモニアを用いた。ついで、得られた基板をＭＯＣＶＤ反応炉から取り出し、ステッパー露光装置に設置した。
　基板に形成したアライメントマーク７２０に対して位置合わせを行いながら、オーミック電極の形状を有する感光性樹脂開口をステッパー露光法により得られた基板に形成した。この基板上にＴｉを１５０ｎｍの厚みで、次いでＡｌを１５００ｎｍの厚みで蒸着し、リフトオフ法により、電極形状を有するＴｉ／Ａｌ金属の積層構造を形成した。続いて、基板を８００℃で３０秒間アニールすることによりオーミック電極を形成した。
　続いて、アライメントマーク７２０に対して位置合わせを行いながら、ゲート電極の形状を有する感光性樹脂開口をステッパー露光法により形成した。この基板上にＮｉを１００ｎｍの厚みで、ついでＡｕを２０００ｎｍの厚みで蒸着し、リフトオフ法により、電極形状を有するＮｉ／Ａｕ金属の積層構造を形成した。このようにしてゲート電極を形成した。
　以上の手順により、Ｓｉ基板上にアライメントマーク７２０を有し、アライメントマーク７２０と半導体結晶および機能部材の相対位置が精度よく規定された半導体基板を作製できた。半導体結晶を結晶成長させた後に、機能部材の形成に用いるアライメントマーク７２０を新たに形成する必要がなくなるので、生産性を向上することができる。
（実施例２）
　図９は、製造した半導体基板９００の断面図である。半導体基板９００においては、ＧａＡｓ基板９１０に設けられた阻害層９３０に形成された開口内に、ＧａＡｓバッファ層９５０、Ａｌ0.2Ｇａ0.8Ａｓ結晶９５２、Ｉｎ0.15Ｇａ0.85Ａｓ結晶９５４、Ａｌ0.2Ｇａ0.8Ａｓ結晶９５６、ｎ－ＧａＡｓ結晶９５８を形成した。
　ＧａＡｓ基板９１０の面方位（００１）オフ角度２°の主面上に感光性樹脂を塗布した。フォトリソグラフィー法によりＧａＡｓ基板９１０が露出する十字形の開口を形成した。次に、得られた基板を反応性イオンエッチング装置チャンバーに移し、ＳＦ６ガスプラズマにより、開口に露出したＧａＡｓ基板９１０を５μｍの深さに達するまでドライエッチングすることによりアライメントマーク９２０を形成した。続いて、感光性樹脂をアセトンにより溶去した。
　ＣＶＤ法により、アライメントマーク９２０を含む基板全面に、阻害層９３０である酸化シリコンを５０ｎｍの厚みで堆積した。アライメントマーク９２０には阻害層９３２が形成された。原料ガスとしてシランと酸素を用いた。基板温度は６００°とした。
　酸化シリコン上に、一辺が２０μｍの正方形の開口を有する感光性樹脂パターンをステッパー露光法により形成した。この際、先に形成したアライメントマーク９２０に対して位置決めを行い露光した。基板を５％のＨＦ水溶液に浸漬し、感光性樹脂開口に露出した酸化シリコンをエッチングにより除去しＧａＡｓ基板９１０を露出させた。その後、感光性樹脂を除去し、酸化シリコン開口の中に露出したＧａＡｓ基板９１０上に、ＭＯＣＶＤ法により、成長温度６００℃、成長炉内圧力１０ＫＰaの環境下でＧａＡｓバッファ層９５０（厚み１００ｎｍ）を成長させた。
　次に、ＭＯＣＶＤ法を用いて、機能結晶であるＡｌ0.2Ｇａ0.8Ａｓ結晶９５２（厚み２０００ｎｍ）、ついでＩｎ0.15Ｇａ0.85Ａｓ結晶９５４（厚み２０ｎｍ）、Ａｌ0.2Ｇａ0.8Ａｓ結晶９５６（厚み２００ｎｍ）、ｎ－ＧａＡｓ結晶９５８（厚み２０ｎｍ）を成長温度６００℃、成長炉内圧力１０ＫＰａでエピタキシャル成長させた。原料ガスとしては、トリメチルアルミニウム、トリメチルガリウム、トリメチルインジウム、アルシンを用いた。ｎ型ドーピング原料としてはシランを用いた。
　これらの半導体結晶成長過程では、アライメントマーク９２０は酸化シリコンの阻害層９３２に覆われているので、アライメントマーク９２０上には半導体結晶が成長しなかった。したがって、アライメントマーク９２０に結晶が付着することによるアライメントマーク９２０の変形が起こらない。その結果、以降に示す電極等の機能部材フォトリソグラフィーにより形成する工程において、当該アライメントマーク９２０を用いて、高い位置合わせ精度で機能部材を形成できる。
　得られた基板をＭＯＣＶＤ反応炉から取り出し、ステッパー露光装置に設置した。前記アライメントマーク９２０に対して位置合わせを行いながら、電極を形成する位置に対応する位置に開口を有する感光性樹脂をステッパー露光法により形成した。次いで、開口部の酸化シリコンＨＦ水溶液により溶去した。続いて、感光性樹脂をアセトンで溶去した。
　アライメントマーク９２０を基準にして位置合わせを行いながら、オーミック電極形状に対応する形状の開口を有する感光性樹脂をステッパー露光法により形成した。この基板上に、Ｔｉを１５０ｎｍの厚みで、次いでＡｌを１５００ｎｍの厚みで蒸着し、リフトオフ法により、電極形状を有するＴｉ／Ａｌ金属の積層構造を形成した。次に、基板を８００℃で３０秒間アニールすることによりオーミック電極を形成した。
　続いて、形成したアライメントマーク９２０を基準にして位置合わせを行いながら、ゲート電極の形状を有する感光性樹脂開口をステッパー露光法により形成した。この基板上にＮｉを１００ｎｍの厚みで、次いでＡｕを２０００ｎｍの厚みで蒸着し、リフトオフ法により、電極形状を有するＮｉ／Ａｕ金属の積層構造を形成した。このようにしてゲート電極を形成した。以上のようにして、ＧａＡｓ系電界効果トランジスタを形成した。
　以上の手順により、ＧａＡｓ基板９１０上にアライメントマーク９２０を有し、アライメントマーク９２０と半導体結晶及び電極等の機能部材との相対位置が精度よく規定された半導体基板を作製できた。半導体結晶を結晶成長させた後に、機能部材の形成に用いるアライメントマークを新たに形成する必要がなくなるので、生産性を向上することができる。
　以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることができることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
　請求の範囲、明細書、および図面中において示した方法における動作、手順等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１００　半導体基板、１１０　ベース基板、１２０　アライメントマーク、１２２　アライメントマーク、１２４　アライメントマーク、１３０　阻害層、１３２　阻害層、１４０　開口、１５０　半導体結晶、１５２　バッファ層、１６０　バッファ層、２００　半導体基板、３００　半導体基板、４００　半導体基板、５００　半導体基板、６１０　感光性樹脂、６１２　開口、６２０　感光性樹脂、６２２　開口、６３０　マスク、６３２　基準マーク、６３４　開口、６４０　感光性樹脂、６５０　開口、６５２　開口、６６０　電極、６６２　電極、７００　半導体基板、７１０　シリコン基板、７２０　アライメントマーク、７３０　阻害層、７３２　阻害層、７５０　ＧａＮバッファ層、７５２　ＧａＮ結晶、７５４　Ａｌ0.2Ｇａ0.8Ｎ結晶、７６０　ＡｌＮバッファ層、９００　半導体基板、９１０　ＧａＡｓ基板、９２０　アライメントマーク、９３０　阻害層、９３２　阻害層、９５０　ＧａＡｓバッファ層、９５２　Ａｌ0.2Ｇａ0.8Ａｓ結晶、９５４　Ｉｎ0.15Ｇａ0.85Ａｓ結晶、９５６　Ａｌ0.2Ｇａ0.8Ａｓ結晶、９５８　ｎ－ＧａＡｓ結晶

Claims (18)

  1. 　ベース基板にアライメントマークを形成する段階と、
    　前記アライメントマークを形成する段階の後に、前記ベース基板上の前記アライメントマークを含む領域に、結晶成長を阻害する阻害層を形成する段階と、
    　前記アライメントマークの位置を基準とする開口を形成すべき位置を示す情報に基づいて、前記阻害層における前記アライメントマークが設けられていない領域に、前記ベース基板を露出する前記開口を形成する段階と、
    　前記開口内に半導体結晶を成長させる段階と
    　を備える半導体基板の製造方法。
  2. 　前記アライメントマークの位置を基準として、前記半導体結晶上に電極及び金属配線のうちの少なくとも１つを形成する段階をさらに備える請求項１に記載の半導体基板の製造方法。
  3. 　前記開口を形成する段階においては、前記アライメントマークが設けられていない領域に、複数の前記開口を形成する請求項１に記載の半導体基板の製造方法。
  4. 　前記開口を形成する段階においては、前記アライメントマークの位置を基準とする前記複数の開口を形成すべき位置を示す情報に基づいて、前記複数の開口を形成する請求項３に記載の半導体基板の製造方法。
  5. 　前記半導体結晶を成長させる段階においては、前記複数の開口のそれぞれに前記半導体結晶を成長させる請求項３に記載の半導体基板の製造方法。
  6. 　前記アライメントマークの位置を基準として、前記複数の開口内のそれぞれの前記半導体結晶の上方に、電極及び金属配線のうちの少なくとも１つを含む機能部材を形成する機能部材形成段階をさらに備える請求項５に記載の半導体基板の製造方法。
  7. 　前記機能部材形成段階においては、前記アライメントマークの位置を基準とするリソグラフィーにより、前記機能部材を形成する請求項６に記載の半導体基板の製造方法。
  8. 　前記ベース基板が、表面がシリコン結晶である基板、表面がゲルマニウム結晶である基板又は３－５族化合物半導体基板である請求項１に記載の半導体基板の製造方法。
  9. 　前記半導体結晶を成長させる段階において、３－５族化合物半導体結晶又は２－６族化合物半導体結晶を成長させる請求項１に記載の半導体基板の製造方法。
  10. 　前記半導体結晶を成長させる段階は、
    　Ｃｘ１Ｓｉｙ１Ｇｅｚ１Ｓｎ１－ｘ１－ｙ１－ｚ１（０≦ｘ１＜１、０≦ｙ１≦１、０≦ｚ１≦１、かつ０＜ｘ１＋ｙ１＋ｚ１≦１）の組成を有する第１の半導体結晶を成長させる段階と、
    　前記第１の半導体結晶上に第２の半導体結晶を成長させる段階と
    　を有する請求項１に記載の半導体基板の製造方法。
  11. 　前記阻害層が、酸化シリコン、窒化シリコン、酸窒化シリコン又は酸化アルミニウムのいずれかを有する請求項１に記載の半導体基板の製造方法。
  12. 　前記アライメントマークを形成する段階においては、前記ベース基板をエッチングすることにより前記アライメントマークを前記ベース基板に形成する請求項１に記載の半導体基板の製造方法。
  13. 　前記アライメントマークを形成する段階においては、タンタル、ニオブ、ニッケル、タングステン及びチタンからなる群から選ばれる少なくとも１種の金属を前記ベース基板に形成することにより前記アライメントマークを前記ベース基板に形成する請求項１に記載の半導体基板の製造方法。
  14. 　アライメントマークが形成されたベース基板と、
    　前記ベース基板上の前記アライメントマークが形成された領域以外の領域に設けられた、前記ベース基板を露出する開口を有し、かつ、結晶成長を阻害する第１阻害層と、
    　前記アライメントマーク上に設けられ、かつ、結晶成長を阻害する第２阻害層と、
    　前記開口内で結晶成長した半導体結晶と
    　を備える半導体基板。
  15. 　前記第１阻害層は、複数の前記開口を有し、
    　前記半導体基板は、前記複数の開口のそれぞれにおいて結晶成長した前記半導体結晶を備える請求項１４に記載の半導体基板。
  16. 　前記アライメントマークの位置における前記ベース基板の厚みと、前記アライメントマークの位置以外の前記ベース基板の領域における前記ベース基板の厚みとが異なり、
    　前記ベース基板の前記第１阻害層と接する面と反対の面である裏面から前記第１阻害層の前記ベース基板に近い面と反対の面までの距離は、前記裏面から前記第２阻害層の前記ベース基板に近い面と反対の面までの距離と異なる請求項１４に記載の半導体基板。
  17. 　前記アライメントマークの位置における前記ベース基板の厚みは、前記アライメントマークの位置以外の前記ベース基板の領域における前記ベース基板の厚みよりも小さく、
    　前記ベース基板の前記第１阻害層と接する面と反対の面である裏面から前記第１阻害層の前記ベース基板に近い面と反対の面までの距離は、前記裏面から前記第２阻害層の前記ベース基板に近い面と反対の面までの距離よりも大きい請求項１６に記載の半導体基板。
  18. 　前記アライメントマークの位置における前記ベース基板の厚みは、前記アライメントマークの位置以外の前記ベース基板の領域における前記ベース基板の厚みよりも大きく、
    　前記ベース基板の前記第１阻害層と接する面と反対の面である裏面から前記第１阻害層の前記ベース基板に近い面と反対の面までの距離は、前記裏面から前記第２阻害層の前記ベース基板に近い面と反対の面までの距離よりも小さい請求項１６に記載の半導体基板。
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