WO2011052460A1 - 半導体装置の検査用素子、それを用いた半導体装置の検査用素子基板及びその製造方法 - Google Patents

Abstract

半導体装置の検査装置においては、非接触通信に適した構成を得ることが困難であり、また、高速での検査が困難であるため、本発明の半導体装置の検査用素子は、基材と、基材の第１の主面に配置され、検査回路を備えた回路層と、基材の第１の主面に対向する第２の主面に配置され、非接触結合回路を備えた配線層と、基材を貫通し、回路層と配線層を接続する貫通電極、とを有する。

Description

半導体装置の検査用素子、それを用いた半導体装置の検査用素子基板及びその製造方法

　本発明は、半導体装置の検査装置に関し、特に、半導体装置を非接触で検査する装置に用いられる半導体装置の検査用素子、それを用いた半導体装置の検査用素子基板及びその製造方法に関する。

　近年、電子機器は高性能化、高機能化、さらには軽薄短小化の面において継続的に発展を遂げている。この発展は電子機器を構成する電子部品および半導体パッケージ部品などの発展に支えられている。電子部品の中でも集積回路における素子および配線の微細化に伴い、半導体パッケージの接続端子は多ピン化、狭ピッチ化が進んでいる。また、複数の機能素子を１つのパッケージに収納したシステム・イン・パッケージ（ＳｉＰ：Ｓｙｓｔｅｍ　ｉｎ　Ｐａｃｋａｇｅ）が、パッケージによる高機能化の実現、もしくはコストパフォーマンスの向上といった観点から注目を集めている。
　一方、集積回路の素子作製プロセスの世代交代が進む中で、脆弱な低誘電率（Ｌｏｗ−ｋ）層間絶縁膜が採用されるなど、デバイスの機械的強度は確実に低下している。そのため、集積回路素子の組立プロセスの難易度や、組立後に信頼性を確保する際の難易度が上昇している。
　このような背景の中で、半導体装置の検査技術が非常に重要になってきている。これは、組立前の電気検査により、組立の歩留まりを高め、ひいては生産性向上による低コスト化を図ることができるからである。すなわち、組立プロセスに供する集積回路デバイスを組立前にウェハ状態で電気検査によって選別することにより、一定の品質基準を満たしたベアチップ（ＫＧＤ：Ｋｎｏｗｎ　Ｇｏｏｄ　Ｄｉｅ）であることを確認した上で組立プロセスに供することができる。特に上述したＳｉＰの場合、ＳｉＰの歩留まりは、ＳｉＰを構成する個々のデバイスの歩留まりの積によって決まるため、かかる検査技術が重要となる。
　ウェハ状態での半導体装置の検査技術としては、接触方式で信号の送受信を行う技術が知られている。接触方式では、被検査体であるウェハとテスター間の信号の送受信を行うために、プローブカードを用いてウェハ上の電極に金属針や金属突起付きのメンブレンシートなどを押し付けて導通を得ている。
　しかしながら、金属針などを用いて導通を得る場合、接触痕によるダメージが大きいという問題点があった。このダメージの影響は、集積回路素子に低誘電率（Ｌｏｗ−ｋ）膜などからなる脆弱な層間絶縁膜を用いた場合に特に大きくなる。
　このような問題点を解決するために、物理的接触を必要とせずに検査する非接触方式の検査技術が提案されており、その一例が特許文献１に記載されている。特許文献１に記載された半導体装置の検査装置は、検査用ＬＳＩと、電源供給ユニットと、検査用ＬＳＩおよび電源供給ユニットとテスター間の接続用に配置した中間基板とから構成されている。そして検査用ＬＳＩと被検査ＬＳＩとの間のインターフェース構造は、検査用ＬＳＩ及び被検査ＬＳＩの各外部信号電極を近接させて容量結合により信号伝送を行うｆａｃｅ−ｆａｃｅ方式による構造としている。
　特許文献２には、試験対象であるＬＳＩチップの通信チャネルと対応する位置に第１送受信コイルを配置させたＬＳＩチップを、プローブとして使うこととした電子回路試験装置が記載されている。
　特許文献３には、インターポーザの一の面に送受信回路を有する半導体チップを備え、他の面に第１導電性端子を備えた半導体ウェハ検査装置に用いるプローブカードが記載されている。そして第１導電性端子は、半導体ウェハに形成された第２導電性端子と容量性結合または誘導性結合を構成するとされている。
　一方、特許文献４には、ＩＣの両面にスパイラル・インダクタを形成し、デバイス面と裏面に形成したスパイラル・インダクタを貫通電極によって接続することとしたＩＣチップを有する積層型マルチ・チップ・モジュールが記載されている。
国際公開第２００７／０２９４２２号（段落「００７３」、「００９４」） 特開２００６−１０５６３０号公報（段落「００１９」、図２） 特開２００９−０８５７２０号公報（段落「００４２」~「００５０」、「００６１」~「００６３」、図１、図３） 特開２００５−２０３６５７号公報（段落「００１８」、図８）

　上述した特許文献１から３に記載された半導体装置の検査装置には、非接触通信に適した構成を得ることが困難であり、また、高い周波数による高速での検査が困難であるという問題点があった。以下に具体的に説明する。
　特許文献１に記載されている関連する半導体装置の検査装置では、検査ＬＳＩと被検査半導体装置との間の非接触通信距離を拡大するのが困難である。この点について、以下に説明する。
　半導体装置の製造コストの低減を図る観点からウェハサイズは増大する傾向にある。そして、ウェハ単位で効率的に良好かつ安定した検査を実現するために、非接触通信が可能な距離の拡大が重要な要素となっている。ここで、非接触通信できる距離は誘導性結合を用いる場合、検査ＬＳＩ、被検査半導体装置の双方に形成されるインダクタの性能、特にそのサイズ、電気抵抗に大きく依存する。つまり、インダクタのサイズが大きい方がより遠い距離でも非接触通信が可能になる。
　しかしながら、関連する半導体装置の検査装置では、検査ＬＳＩの検査回路の形成と同時にインダクタを形成することになるため、その配置、サイズには制約がある。そのため、非接触通信距離の拡大に最適な設計を採用するのは困難である。一方、検査回路層内にインダクタを配置する層を新たに設けることとすると、層数の増加により製造コストが上昇してしまう。また、検査ＬＳＩの検査回路と同時に形成するため、検査回路のプロセス仕様に準じる必要がある。そのため、微細な断面構造を有する配線、すなわち単位長さ当りの抵抗が大きな配線を用いてインダクタを形成せざるを得ないことになる。
　また、関連する半導体装置の検査装置では、検査ＬＳＩと被検査半導体装置間の面内相対位置ずれに対する許容量が小さく、より高精度な相対位置合わせが必要であった。すなわち、位置ずれ量に対する通信効率の低下が大きく、換言すれば限界通信効率にいたる最大位置ずれ量（相対位置ずれ許容量）が小さかった。これは上述したように、関連する半導体装置の検査装置では設計およびプロセス上の制約があり、大口径のインダクタを形成することが困難なためである。
　以上述べたように、関連する半導体装置の検査装置には、非接触通信に適した構成を得ることが困難であるという問題点があった。
　さらに、関連する半導体装置の検査装置では、自己ノイズの影響が大きいという問題があった。これは以下の理由のためである。検査ＬＳＩに形成した検査回路は、その動作に伴い電磁放射をするためノイズ源の一つとなる。また、検査ＬＳＩに形成されたインダクタも被検査半導体装置側に形成されたインダクタと通信を行う際に、ノイズ源の一つとして振舞う。ここで、関連する半導体装置の検査装置では検査回路に近接した位置にインダクタを配置することになるので、検査回路とインダクタの相互作用によりノイズとして互いに相手の影響を受けることになる。この影響は、検査コストおよび検査時間の低減を図るために、より高い周波数で検査を行う場合により顕著になる。そのため、関連する半導体装置の検査装置には高速での検査が困難であるという問題点があった。
　一方、特許文献４に記載された積層型マルチ・チップ・モジュールは、上下に積層したＩＣチップ間の通信を行う構成であるため、半導体装置の検査装置に適用して非接触通信に適した構成とすることが困難であるという問題点があった。
　本発明の目的は、上述した課題である、非接触通信に適した構成を得ることが困難であり、また、高速での検査が困難である、という課題を解決する半導体装置の検査用素子、それを用いた半導体装置の検査用素子基板及びその製造方法を提供することにある。

　本発明の半導体装置の検査用素子は、基材と、基材の第１の主面に配置され、検査回路を備えた回路層と、基材の第１の主面に対向する第２の主面に配置され、非接触結合回路を備えた配線層と、基材を貫通し、回路層と配線層を接続する貫通電極、とを有する。
　本発明の半導体装置の検査用素子基板の製造方法は、検査回路を備えた回路層が基材の第１の主面に配置された検査回路基板を形成し、支持基材に第１の貫通電極を備えた支持基板を形成し、検査回路基板の回路層と支持基板の一の主面とを接合し、基材の第１の主面に対向する主面から、基材の一部を除去することにより基材を薄型化して第２の主面を形成し、基材の第２の主面から基材に孔部を形成し、孔部に導電体材料を埋設することにより第２の貫通電極を形成し、基材の第２の主面に、非接触結合回路を備えた配線層を形成する。

　本発明の半導体装置の検査用素子によれば、非接触通信に適した構成を採用することができ、高速での検査が可能となる。

図１は本発明の第１の実施形態に係る半導体装置の検査用素子の構成を示す断面図である。
図２は本発明の第１の実施形態に係る半導体装置の検査用素子を含む半導体装置の検査装置の断面図である。
図３Ａ~図３Ｄは本発明の第１の実施形態に係る半導体装置の検査用素子の製造方法を説明するための断面図である。
図４Ａ~図４Ｄは本発明の第１の実施形態に係る半導体装置の検査用素子の製造方法を説明するための断面図である。
図５は本発明の第１の実施形態に係る検査側インダクタのパターンを示す平面図である。
図６は本発明の第１の実施形態に係る別の半導体装置の検査用素子を含む半導体装置の検査装置の断面図である。
図７は本発明の第１の実施形態に係る別の検査側インダクタのパターンを示す平面図である。
図８は本発明の第２の実施形態に係る半導体装置の検査用素子基板を含む半導体装置の検査装置の断面図である。
図９Ａ~図９Ｅは本発明の第２の実施形態に係る半導体装置の検査用素子基板の製造方法を説明するための断面図である。
図１０Ａ~図１０Ｄは本発明の第２の実施形態に係る半導体装置の検査用素子基板の製造方法を説明するための断面図である。

　以下に、図面を参照しながら、本発明の実施形態について説明する。
　〔第１の実施形態〕
　図１は、本発明の第１の実施形態に係る半導体装置の検査用素子１００の構成を示す断面図である。本発明の半導体装置の検査用素子１００は、基材１０１と、基材１０１の第１の主面に配置された回路層１０２と、基材１０１の第１の主面に対向する第２の主面に配置された配線層１０３を有する。回路層１０２は、検査信号の入出力を行うための検査回路を備えている。配線層１０３は、検査対象となる半導体装置と検査用素子１００との間で非接触による信号の伝送を行うための非接触結合回路１０４を有している。そして回路層１０２と配線層１０３は、基材１０１を貫通する貫通電極１０５によって接続されている。
　検査信号は、貫通電極１０５を通して回路層１０２から配線層１０３に伝送され、非接触結合回路１０４を介して検査対象となる半導体装置に入力される。ここで非接触結合回路１０４には、誘導性結合を利用した信号伝送回路または容量性結合を利用した信号伝送回路などを用いることができる。
　このように、本実施形態による半導体装置の検査用素子１００では、回路層１０２と非接触結合回路１０４とが基材１０１の両面に配置される。そのため、検査対象である被検査半導体装置と検査用素子１００との間で非接触による信号の伝送を行う際に、ｆａｃｅ−ｆａｃｅ方式による近接した配置を維持しつつ、非接触結合回路１０４の構成の自由度を増加させることができる。すなわち、非接触結合回路１０４として、例えばインダクタによる誘導性結合を利用する場合、インダクタは回路層１０２が形成されていない側の基材の主面に形成されるので、より大口径のインダクタを配置することが可能になる。これによって、無線通信が可能な距離を拡大し、検査用素子と被検査半導体装置の面内方向における相対位置ずれの許容量を増大させることができる。
　無線通信が可能な距離の拡大により、検査時における被検査半導体装置と検査用素子との間隔を厳密に制御する必要性が低下する。そのため、被検査半導体装置と検査用素子に求められる平坦性および反り量の制限が緩和されるので、より大きな面積単位での検査が可能となる。
　本実施形態による検査用素子１００においては、検査回路を備えた回路層１０２とインダクタなどを備えた非接触結合回路１０４は、基材１０１の同一の主面上ではなく、相対する両面に配置される。したがって、検査回路と非接触結合回路の物理的距離を拡大して、ノイズとして現れる相互の影響を低減することができるので、高い周波数による高速での検査が可能になる。
　以上述べたように、本実施形態による半導体装置の検査用素子によれば、非接触通信に適した構成を採用することができ、高速での検査が可能となる。
　次に、本実施形態による検査用素子についてさらに詳細に説明する。図２は、本実施形態による検査用素子１００を含む半導体装置の検査装置の断面図である。
　検査用素子１００の配線層１０３に対向する側に検査対象となる被検査半導体装置１２０が、回路層１０２に対向する側に中間基板１３０が配置される。この中間基板１３０を介してテスター（図示せず）に接続される。また、検査には被検査半導体装置１２０を動作させるために電源を供給する必要があるが、電源供給方式は特に制限されない。例えば、検査用素子１００から無線で電力を供給する方式、または別途金属針などを用いた接触式で被検査半導体装置１２０上の電極にコンタクトする方式、などを用いることができる。電力の伝送効率の面では接触方式の方が有利であるが、この場合であっても、本実施形態による半導体装置の検査用素子によれば、信号伝送に用いる接触型のピンの本数を大幅に削減することができるという効果が得られる。
　図２に示すように、本実施形態の検査用素子１００では、回路層１０２は３層の配線層を有する構成とした。また、銅（Ｃｕ）材料が半充填（ハーフフィル）された貫通電極１０５が回路層１０２の所定位置に接続され、その側壁には例えばＴＥＯＳ（テトラエトキシシラン：Ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ）膜からなる絶縁層１０６が形成されている。なお、図中の右側の貫通電極に示すように、銅電極表面を保護するため、貫通電極が形成された領域を保護絶縁膜１０７で充填することとしてもよい。
　基材１０１の回路層１０２と反対側の表面に配線層１０３が形成され、貫通電極１０５によって回路層１０２と電気的に接続される。この配線層１０３は非接触結合回路を備えているが、本実施形態では非接触結合回路として検査側インダクタ１０８を用いた。この検査側インダクタ１０８は、被検査半導体装置１２０上の対向する位置に形成された被検査側インダクタ１２１よりも大きなサイズで形成することができる。これは、検査側インダクタ１０８が配線層１０３に、すなわち検査回路が形成された回路層１０２の裏面側に配置されているため、回路レイアウトに余裕があり、インダクタのサイズ、形状、位置の自由度が高いからである。その結果、被検査半導体装置１２０との通信可能な距離を拡大することが可能となり、さらに検査側インダクタ１０８と被検査側インダクタ１２１との相対的な位置ずれ許容量を拡大することができる。
　本実施形態による検査用素子１００は、回路層１０２上に配置された電極端子１０９により中間基板１３０と例えば半田を用いて接続され、中間基板１３０を介してテスターに接続される。中間基板１３０との接続には他に、導電性樹脂による接続、ビアと突起電極とのかしめ接続、または絶縁物質中に導電繊維が並べられたコンタクタによる接続などを用いることができる。
　本実施形態では、非接触結合回路として検査側インダクタ１０８を用いた場合について説明したが、これに限らず、容量性結合を利用した信号伝送回路を用いることとしてもよい。
　次に、本実施形態による検査用素子１００の製造方法について、図３および図４を用いて説明する。まず、図３Ａに示すように、例えば厚さ約２００μｍのシリコンからなる基材１０１の一方の表面上に、検査回路を含む回路層１０２を形成した検査回路基板１１０を作製する。回路層１０２には、後の工程で形成される貫通電極１０５に対応する位置に、エッチングをストップするための金属層からなるエッチングストップ層が配置されている。なお、回路層１０２には信号伝送用の非接触結合回路、例えばインダクタ等は形成されていない。
　次に、基材１０１の主面のうち、回路層１０２が形成された主面と反対側の主面に、開口を有するレジストパターン１１１を形成する（図３Ｂ）。レジストパターン１１１をマスクとして、回路層１０２のエッチングストップ層に達するまでエッチングを行い、直径が約１５０μｍの貫通孔１１２を形成する（図３Ｃ）。エッチングには、反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ）などの異方性エッチング方法を用いることができる。続いて、貫通孔１１２の内部にＴＥＯＳ膜１１３を約１μｍの厚さで蒸着法により形成する（図３Ｄ）。異方性エッチング方法を用いて、貫通孔１１２の底部に形成されたＴＥＯＳ膜のみをエッチングストップ層が露出するまで選択的にエッチングし、貫通孔１１２の側壁に絶縁層１０６を形成する（図４Ａ）。
　次に、メッキ処理のための銅（Ｃｕ）材料からなるシード層１１４をスパッタリング法により形成した後に（図４Ｂ）、メッキ用のレジストを形成する。このとき、貫通孔１１２を囲むように設計した検査側インダクタ１０８の形状に対応したパターンを同時に形成することができる。続いて銅（Ｃｕ）の電解メッキを行い、貫通孔１１２に銅（Ｃｕ）材料を充填することにより貫通電極１０５を形成する（図４Ｃ）。最後にレジストを剥離し、レジストで被覆されていたシード層をエッチング除去することにより、本実施形態の検査用素子１００が完成する（図４Ｄ）。
　なお、図４Ｄに示すように、銅電極表面を保護するため、貫通電極１０５が形成された領域を保護絶縁膜１０７で充填することとしてもよい。保護絶縁膜１０７としては、エポキシ樹脂、ポリイミド樹脂などを用いることができる。信号伝送路となる検査側インダクタ１０８上は低誘電率であることが望ましいので、図４Ｄでは検査側インダクタ１０８上には保護絶縁膜１０７を形成しない場合について示した。しかし、これに限らず、電極表面を保護するため、検査側インダクタ１０８上にも保護絶縁膜１０７を形成することとしてもよい。
　本実施形態では、検査側インダクタ１０８は線幅が１０μｍ／１０μｍであるライン／スペースからなるパターンの銅（Ｃｕ）線により形成し、その厚さは約７μｍとした。回路層１０２を形成する最上層のメタル配線の厚さが約１．２μｍ程度であるのに比べ、本実施形態によれば、検査側インダクタ１０８を形成する銅（Ｃｕ）線パターンの膜厚を充分に大きくすることができる。これは、検査回路が形成される回路層１０２と反対側の配線層１０３に検査側インダクタ１０８が形成されるため、回路層１０２を形成する際のプロセスルールの制約を受けないからである。その結果、膜厚が厚く、単位長さ当りの配線抵抗が小さな配線パターンを用いてインダクタを形成することができるので、インダクタのＱ値を増大させることができる。
　上述した場合においては、検査側インダクタ１０８を構成する銅（Ｃｕ）線の厚さは約７μｍとしたが、これに限らず、本実施形態によれば、最上層のメタル配線の厚さの少なくとも３倍以上の膜厚を有する銅（Ｃｕ）線を用いてインダクタを構成することができる。そのため、Ｑ値の高いインダクタを形成することができる。以上述べたように、本実施形態の検査用素子の製造方法によれば、Ｑ値が高いインダクタを備えた検査用素子を得ることができる。
　図５に、本実施形態による検査側インダクタ１０８のパターンの一例を示す。図２に示したように、一方の貫通電極１０５を囲んで検査側インダクタ１０８を形成し、他方の貫通電極１０５を経由して回路層１０２に接続される。この場合は、１層の配線層により検査側インダクタ１０８を形成できるので、低コストで製造できるという効果が得られる。
　図６に、本実施形態による別の検査用素子１４０を含む半導体装置の検査装置の断面図を示す。図２に示した検査用素子１００では、一方の貫通電極１０５を囲んで検査側インダクタ１０８が配置されている。それに対して、図６に示す検査用素子１４０は、検査側インダクタ１４８が隣り合う貫通電極１０５Ｌと貫通電極１０５Ｒの中間位置に配置されている点が異なっている。
　この場合、例えば図６に示すように、配線層１０３を二層構造とすることができる。すなわち、左側の貫通電極１０５Ｌから検査側インダクタ１４８の中心位置まで第１層の配線１４１が配置される。層間絶縁膜１４２を挟んで検査側インダクタ１４８が形成され、検査側インダクタ１４８の中心位置に配置されたビア１４３によって、検査側インダクタ１４８と第１層の配線１４１が接続されている。そして、検査側インダクタ１４８の他端が右側の貫通電極１０５Ｒに接続された構成とすることができる。
　図７に、この場合の検査側インダクタ１４８のパターンの一例を示す。図からわかるように、検査側インダクタ１４８におけるインダクタ（コイル）の渦巻きパターンの面積密度を大きくすることができる。そのため、電流を流した際に比較的大きな磁場を発生させることができ、また、外部の磁場に対する感度を高めることができる。その結果、被検査半導体装置１２０との通信可能な距離をより拡大することが可能となる。
　図６では検査側インダクタ１４８は一層構造としたが、これに限らず、検査側インダクタを二層以上の複数層で構成することとしてもよい。このとき、各層に形成された検査側インダクタの少なくとも一部が、互いにオーバーラップする構成としても良い。これにより、検査側インダクタによる通信可能距離を増大させることができる。
　なお、図５、図７では、検査側インダクタ１０８、１４８のパターンは八角形に近い形状としたが、これに限らず、他の形状パターンを有する検査側インダクタであっても、本実施形態による効果が得られる。
　〔第２の実施形態〕
　次に、本発明の第２の実施形態について説明する。図８は、本実施形態による半導体装置の検査用素子基板２００を含む半導体装置の検査装置の断面図である。検査用素子基板２００は検査用素子１００と支持基板２１０とを備え、検査用素子１００の回路層１０２側の主面と支持基板２１０の一主面が接続された構成を有する。支持基板２１０は貫通電極２０５を備えており、検査用素子１００と中間基板１３０が支持基板２１０を介して電気的に接続される。
　本実施形態による検査用素子基板２００によれば、検査用素子１００は支持基板２１０により機械的強度が補強されるので、検査用素子１００を構成する基材１０１を薄型化することができる。これにより、検査用素子１００の貫通電極１０５の小径化、または絶縁層１０６の厚膜化が可能になり、貫通電極１０５における挿入損失および寄生容量を低減することができる。その結果、より高い周波数による高速検査を実現することができる。
　この検査用素子１００の薄型化による効果について、さらに詳しく説明する。貫通電極１０５の作製において、アスペクト比の大きな細長い貫通孔の作製は一般に困難である。しかし本実施形態によれば、支持基板２１０によって補強された構成により検査用素子１００は薄型化が可能となるので、貫通電極１０５の小径化を図ることができる。そのため、貫通電極間の容量結合による遅延の影響を低減することできる。
　また、貫通電極の口径は変えない場合であっても、薄型化された検査用素子では貫通電極のアスペクト比が小さくなる。一方、貫通孔の側壁に絶縁膜を形成する場合、貫通孔のアスペクト比が小さいほど成膜時の被覆性（カバレッジ）は比較的良好になる。そのため、検査用素子を薄型化することによって、貫通孔の側壁に比較的厚い膜厚を有する絶縁層を形成することができる。これによって、貫通電極部に形成される寄生容量を低減することができるので、この場合においても、より高い周波数による高速検査が可能になる。
　次に、本実施形態による検査用素子基板２００の製造方法について、図９および図１０を用いて説明する。まず、図９Ａに示すように、支持基材２１１の貫通電極２０５を配置する位置に、反応性イオンエッチング（ＲＩＥ）法を用いた異方性エッチングにより孔部２１２を形成する。本実施形態では、支持基材２１１として厚さが約７００μｍ程度のシリコン材料を用い、孔部２１２の直径は約１００μｍ、深さは約２００μｍとした。なお、孔部２１２の形成には、機械加工法、レーザー加工法、ブラスト加工法等を用いることとしてもよく、支持基材２１１の材料、孔部２１２の寸法精度などを考慮し、より低コストな加工法を選択することができる。
　その後、熱酸化処理により孔部２１２の表面に厚さ約１μｍのシリコン酸化膜（ＳｉＯ_２）を形成する。続いて、支持基材２１１の孔部２１２が開口した面と反対側の面に対して、機械研磨処理および化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）処理を施すことにより（図９Ｂ）、支持基材２１１を薄型化し、孔部２１２を貫通させる（図９Ｃ）。
　その後、再度、熱酸化処理を施した後、スパッタリング法等を用いて銅（Ｃｕ）材料からなるシード層を形成する。続いて、メッキ用レジストを形成した後に、銅（Ｃｕ）材料を孔部２１２に充填するビアフィルメッキ処理を行う。化学機械研磨（ＣＭＰ）により支持基材２１１の上下両面に堆積した銅（Ｃｕ）材料を除去し、貫通電極２０５を形成する（図９Ｄ）。最後に、支持基材２１１の上下両面に電極端子２０９を含む配線構造をパターニング処理法によって形成することにより、支持基板２１０が完成する（図９Ｅ）。
　支持基板２１０の検査用素子１００が配置される側の電極端子２０９の上に、金属フィラーを含む導電性ペーストをスクリーン印刷法により供給する。金属フィラーとしてナノメートルサイズの銀（Ａｇ）粒子を用いることにより、より低温での焼成が可能となる。印刷後の導電性ペーストの膜厚は約８μｍとした。なお、導電性ペーストの供給にはスクリーン印刷法に限らず、凹版印刷法、凸版印刷法、ディスペンス法、またはインクジェット法等を用いることができる。
　支持基板２１０の作製と並んで、検査用素子１００となる検査回路基板１１０を作製する（図３Ａ、図１０Ａ）。基材１０１の一方の表面上に検査回路を含む回路層１０２を形成し、回路層１０２の上に電極端子１０９を形成することにより検査回路基板１１０を作製する。本実施形態では、基材１０１として厚さ約２００μｍのシリコン材料を用いた。
　検査回路基板１１０の電極端子１０９と支持基板２１０の電極端子２０９とを位置合わせし、支持基板２１０に検査回路基板１１０を搭載する。その後、例えば約２００℃、３０分程度の硬化（キュア）処理工程により導電性ペーストを焼結させ、支持基板２１０と検査回路基板１１０の電極端子同士を接合する（図１０Ｂ）。
　次に、検査回路基板１１０の裏面側から基材１０１を研削加工し、基材１０１の厚さが約４０μｍ程度になるまで薄型化する（図１０Ｃ）。研削加工した後に、基材１０１を構成するシリコン表面の加工層を除去する目的でエッチング処理を行うこととしてもよい。
　その後の工程は図３および図４に示した第１の実施形態と同様に、貫通孔を形成した後に貫通孔の側壁に絶縁層１０６を形成し、銅（Ｃｕ）の電解メッキを用いて貫通孔に銅（Ｃｕ）材料を充填することにより貫通電極１０５を形成する。最後に、貫通電極１０５によって回路層１０２と電気的に接続され、検査側インダクタ１０８を備えた配線層１０３を形成することによって、薄型化された検査用素子１００が得られる。以上の工程により、薄型化された検査用素子１００と支持基板２１０とを備えた検査用素子基板２００が完成する（図１０Ｄ）。
　本実施形態では第１の実施形態とは異なり、貫通電極１０５の径は約８０μｍ、貫通電極１０５の側壁に形成したＴＥＯＳ膜からなる絶縁層１０６の厚さは約１．６μｍとした。貫通電極１０５の径は第１の実施形態における約１５０μｍに比べおよそ半減しているが、基材１０１の厚さを約４０μｍ程度に薄型化したので、貫通電極１０５のアスペクト比は約０．５程度に減縮することができる。そのため、絶縁層１０６を厚めに形成することが可能となった。その結果、貫通電極１０５の領域に発生する寄生容量を大幅に低減でき、より高い周波数での高速検査を実現できる。
　なお本実施形態では貫通電極１０５の径は約８０μｍとしたが、基材１０１の厚さを考慮すると、少なくとも４０μｍ以下まで縮小することが技術的に可能である。このような、より微細な貫通電極を用いることによって、貫通電極間の相互干渉を低下させることができる。
　本実施形態では、支持基板２１０と検査回路基板１１０を接合する工程において、導電性ペーストをスクリーン印刷法により供給することとした。しかし、これに限らず、所定の電極位置にパンチング加工などで貫通孔を開けた非導電性フィルム（ＮＣＦ：Ｎｏｎ　Ｃｏｎｄｕｃｔｉｖｅ　Ｆｉｌｍ）を用いることとしてもよい。すなわち、支持基板２１０または検査回路基板１１０の電極端子と位置合わせした後に所定の条件でＮＣＦを貼り付け、ＮＣＦをマスクにして導電性ペーストをすり込むことにより供給することができる。この場合には電極端子同士の接合と同時に、電極端子以外の領域がＮＣＦによって一括封止される。また、支持基板２１０の電極端子２０９および検査回路基板１１０の電極端子１０９の各表面に、電解めっき法や無電解めっき法を用いて半田などの金属層を形成し、加熱または加圧処理を施すことにより金属接合を得ることとしてもよい。
　また図８には、第１の実施形態の図２で示した場合と同様に、検査側インダクタ１０８を一の貫通電極１０８を囲むように形成した場合を示した。しかし、これに限らず、図６に示したように、配線層１０３を多層化し、二の貫通電極の間に検査側インダクタ１０８を形成することとしてもよい。また、配線層１０３を更に多層化することにより検査側インダクタ１０８を多層化し、検査側インダクタの少なくとも一部が互いにオーバーラップするように配置することもできる。これにより、検査側インダクタの出力磁界強度を増強させ、また信号受信時の感度を向上させることができる。
　本実施形態による検査用素子基板２００の製造方法では、貫通電極２０５、電極端子２０９を予め形成した支持基板２１０を検査用素子１００となる検査回路基板１１０と貼り合わせることとした。しかし、これに限らず、貫通電極２０５が形成されていない支持基材２１１を検査回路基板１１０と貼り合わせ、その後に貼り合せた面と反対側の面から支持基材２１１に異方性エッチング法などを用いて孔部を形成することとしてもよい。この場合、孔部を通して露出させた検査回路基板１１０の電極端子１０９の上に、メッキ処理を用いて銅（Ｃｕ）を充填することにより、メッキ金属による接合を形成することができる。したがって、接着剤等による接合に加えて金属による接合が付加されるので、支持基板２１０と検査用素子１００とのより強固な接合を得ることができる。
　上述したように、検査用素子１００と支持基板２１０とが接合した検査用素子基板２００を採用することにより、検査用素子１００の強度を維持しつつ、検査用素子１００を構成する基材１０１を薄型化することができる。これにより、貫通電極１０５側壁における絶縁層１０６の厚膜化による寄生容量の低下、および貫通電極１０５の小径化による隣接貫通電極間の相互干渉の抑制が可能となり、検査速度の向上を図ることができる。
　本発明は上記実施形態に限定されることなく、特許請求の範囲に記載した発明の範囲内で、種々の変形が可能であり、それらも本発明の範囲内に含まれるものであることはいうまでもない。
　この出願は、２００９年１０月２６日に出願された日本出願特願２００９−２４５１２５を基礎とする優先権を主張し、その開示の全てをここに取り込む。

　１００、１４０　　検査用素子
　１０１　　基材
　１０２　　回路層
　１０３　　配線層
　１０４　　非接触結合回路
　１０５、１０５Ｌ、１０５Ｒ、２０５　　貫通電極
　１０６　　絶縁層
　１０７　　保護絶縁膜
　１０８、１４８　　検査側インダクタ
　１０９、２０９　　電極端子
　１１０　　検査回路基板
　１１１　　レジストパターン
　１１２　　貫通孔
　１１３　　ＴＥＯＳ膜
　１１４　　シード層
　１２０　　被検査半導体装置
　１２１　　被検査側インダクタ
　１３０　　中間基板
　１４１　　第１層の配線
　１４２　　層間絶縁膜
　１４３　　ビア
　２００　　検査用素子基板
　２１０　　支持基板
　２１１　　支持基材
　２１２　　孔部

Claims (10)

1. 基材と、
   　前記基材の第１の主面に配置され、検査回路を備えた回路層と、
   　前記基材の前記第１の主面に対向する第２の主面に配置され、非接触結合回路を備えた配線層と、
   　前記基材を貫通し、前記回路層と前記配線層を接続する貫通電極、
   とを有する半導体装置の検査用素子。
2. 請求項１に記載した半導体装置の検査用素子において、
   　前記非接触結合回路は、インダクタ回路を備える半導体装置の検査用素子。
3. 請求項２に記載の半導体装置の検査用素子において、
   　前記配線層は複数の層から構成され、互いに異なる層に形成された複数の前記インダクタ回路を備え、前記インダクタ回路の少なくとも一部が、前記第２の主面に垂直な方向に重なり合った領域を有する半導体装置の検査用素子。
4. 請求項２または３に記載の半導体装置の検査用素子において、
   　前記インダクタ回路を構成する金属層の厚さが、前記回路層の最上層の配線層を構成する金属層の厚さの３倍以上である半導体装置の検査用素子。
5. 請求項１から４のいずれか一項に記載した半導体装置の検査用素子と、前記半導体装置の検査用素子の前記回路層に接続された支持基板とを有し、
   　前記支持基板は、前記支持基板を構成する支持基材を貫通する貫通電極を備えることを特徴とする半導体装置の検査用素子基板。
6. 検査回路を備えた回路層が基材の第１の主面に配置された検査回路基板を形成し、
   　支持基材に第１の貫通電極を備えた支持基板を形成し、
   　前記検査回路基板の前記回路層と前記支持基板の一の主面とを接合し、
   　前記基材の前記第１の主面に対向する主面から、前記基材の一部を除去することにより前記基材を薄型化して第２の主面を形成し、
   　前記基材の第２の主面から前記基材に孔部を形成し、
   　前記孔部に導電体材料を埋設することにより第２の貫通電極を形成し、
   　前記基材の第２の主面に、非接触結合回路を備えた配線層を形成する
   　半導体装置の検査用素子基板の製造方法。
7. 検査回路を備えた回路層が基材の第１の主面に配置された検査回路基板を形成し、
   　前記検査回路基板の前記回路層に支持基材を接合し、
   　前記支持基材の前記検査回路基板が接合した主面と反対側の主面から、前記回路層に達する第１の孔部を前記支持基材に形成し、
   　前記第１の孔部に導電体材料を埋設することにより第１の貫通電極を形成し、
   　前記基材の前記第１の主面に対向する主面から、前記基材の一部を除去することにより前記基材を薄型化して第２の主面を形成し、
   　前記基材の第２の主面から前記基材に第２の孔部を形成し、
   　前記第２の孔部に導電体材料を埋設することにより第２の貫通電極を形成し、
   　前記基材の第２の主面に、非接触結合回路を備えた配線層を形成する
   　半導体装置の検査用素子基板の製造方法。
8. 請求項６または７に記載の半導体装置の検査用素子基板の製造方法において、
   　前記検査回路基板の前記回路層と前記支持基板の一の主面を接合する工程は、前記回路層および前記支持基板の一の主面に電極端子をそれぞれ形成し、前記電極端子の少なくとも一方に、ナノメートルサイズの金属フィラーを含有する導電性ペーストを供給し、前記導電性ペーストを焼結させる工程を含む半導体装置の検査用素子基板の製造方法。
9. 請求項８に記載した半導体装置の検査用素子基板の製造方法において、
   　前記導電性ペーストの供給は、凹版印刷法、凸版印刷法、スクリーン印刷法、ディスペンス法、またはインクジェット法のいずれかの方法により行う半導体装置の検査用素子基板の製造方法。
10. 請求項６または７に記載の半導体装置の検査用素子基板の製造方法において、
    　前記検査回路基板の前記回路層と前記支持基板の一の主面を接合する工程は、前記回路層および前記支持基板の一の主面に電極端子をそれぞれ形成し、前記電極端子の少なくとも一方に金属層を形成し、加熱または加圧処理を施すことにより金属接合を形成する工程を含む半導体装置の検査用素子基板の製造方法。

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