WO2011027510A1 - 半導体集積回路装置および半導体集積回路装置の制御方法、ならびに、キャッシュ装置 - Google Patents

半導体集積回路装置および半導体集積回路装置の制御方法、ならびに、キャッシュ装置 Download PDF

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storage device
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井上浩明
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日本電気株式会社
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    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Definitions

  • the present invention relates to a semiconductor integrated circuit device, a method for controlling a semiconductor integrated circuit device, and a cache device, and more particularly, to a semiconductor integrated circuit device having a cache, a method for controlling a semiconductor integrated circuit device, and a cache device.
  • Patent Document 1 Japanese Patent Laid-Open No. 10-124202.
  • a cache 50 realizing low power consumption includes two low area caches 52 and 53 made of storage elements such as SRAM (Static ⁇ ⁇ Random Access Memory), A cache control unit 40 that controls the cache.
  • SRAM Static ⁇ ⁇ Random Access Memory
  • a cache control unit 40 that controls the cache.
  • the point is that low power consumption is realized by shutting off the power supply of the low area cache 53. That is, power consumption is realized by reducing the use area during operation.
  • the cache memory in the chip is composed of a relatively small capacity L1 cache SRAM and a relatively large capacity L2 cache SRAM.
  • An object of the present invention is to provide a semiconductor integrated circuit device, a control method for the semiconductor integrated circuit device, and a cache device that solve the limitation of power consumption suppression, which is the problem described above.
  • the semiconductor integrated circuit device of the present invention is High-speed storage means including a first storage device and a second storage device of a type different from the first storage device; Control means for controlling the first storage device and the second storage device; Power supply means for supplying a power supply voltage to each of the first storage device and the second storage device independently, The first storage device is operable at a voltage lower than a lower limit voltage at which the second storage device is operable, The control means can switch between a first mode for operating only the first storage device of the high-speed storage means and a second mode for operating the first storage device or the second storage device of the high-speed storage means.
  • the power supply means supplies the first storage device of the high-speed storage means with a voltage lower than a lower limit voltage at which the second storage device of the high-speed storage means can operate.
  • the high-speed storage means is controlled not to supply power to the second storage device.
  • a method for controlling a semiconductor integrated circuit device includes: A first storage device and a cache including a second storage device of a type different from the first storage device are provided, and the first storage device operates at a voltage lower than a lower limit voltage at which the second storage device can operate.
  • a power supply voltage is independently supplied to each of the first memory device and the second memory device of the semiconductor integrated circuit device, A first mode in which only the first storage device of the cache is operated and a second mode in which the first storage device or the second storage device of the cache is operated are switchably controlled, In the first mode, a voltage lower than a lower limit voltage capable of operating the second storage device of the cache is supplied to the first storage device of the cache, and the cache is supplied to the second storage device. Control not to supply power.
  • the cache device of the present invention is First storage means; A second storage means of a different type from the first storage means; Control means for controlling the first storage means and the second storage means, A power supply voltage is independently supplied to each of the first storage means and the second storage means, The first storage means is operable at a voltage lower than a lower limit voltage at which the second storage means is operable, The control means controls the first mode for operating only the first storage means and the second mode for operating the first storage means or the second storage means so as to be switchable, In the first mode, the first storage means is supplied with a voltage lower than a lower limit voltage at which the second storage means can be operated, and the second storage means is controlled not to be supplied with power. Is done.
  • a plurality of components are formed as a single member, and a single component is formed of a plurality of members. It may be that a certain component is a part of another component, a part of a certain component overlaps with a part of another component, or the like.
  • the plurality of procedures of the control method and the computer program of the present invention are not limited to being executed at different timings. For this reason, another procedure may occur during the execution of a certain procedure, or some or all of the execution timing of a certain procedure and the execution timing of another procedure may overlap.
  • a semiconductor integrated circuit device a semiconductor integrated circuit device control method, and a cache device that can efficiently realize low power consumption.
  • FIG. 1 is a block diagram showing a configuration of a semiconductor integrated circuit device according to an embodiment of the present invention.
  • 5 is a flowchart showing an example of the operation of the semiconductor integrated circuit device of the present embodiment. It is a figure for demonstrating the example of operation
  • FIG. 1 is a functional block diagram showing a configuration of a cache of a semiconductor integrated circuit device according to an embodiment of the present invention.
  • the semiconductor integrated circuit device according to the present embodiment includes a first storage device (low-voltage cache 200) and a high-speed memory including a second storage device (low-area cache 300) of a different type from the low-voltage cache 200.
  • a low-voltage-capable cache 200 that can operate at a voltage lower than a lower limit voltage at which the low-area cache 300 can operate, and the cache control unit 400
  • the power supply unit 1000 controls the cache 100 of the cache 100 so that the low voltage can be switched to the second mode in which the cache 100 or the low area cache 300 is operated.
  • the cache 300 is supplied with a voltage lower than the operable lower limit voltage, and the cache 100 is controlled not to supply power to the low area cache 300.
  • the low-voltage-capable cache 200 is operated at a lower voltage than the low-area cache 300, thereby realizing a cache with low power consumption.
  • FIG. 2 is a block diagram showing the configuration of the semiconductor integrated circuit device according to the embodiment of the present invention.
  • the semiconductor integrated circuit device includes a processor 2000, a cache 100 (“low power cache 100” in the figure), a memory 3000, and a power supply unit 1000.
  • a processor 2000 a processor 2000
  • a cache 100 (“low power cache 100” in the figure)
  • a memory 3000 a memory 3000
  • a power supply unit 1000 a power supply unit 1000.
  • FIGS. 1 and 2 the configuration of parts not related to the essence of the present invention is omitted and is not shown.
  • Each component of the semiconductor integrated circuit device includes an arbitrary computer CPU, memory, a program for realizing the components shown in the figure loaded in the memory, a storage unit such as a hard disk for storing the program, and a network connection interface. It is realized by any combination of hardware and software. It will be understood by those skilled in the art that there are various modifications to the implementation method and apparatus. Each figure described below shows functional unit blocks, not hardware unit configurations.
  • the processor 2000 is defined as an arithmetic device composed of logic. Therefore, the processor 2000 may be an arithmetic device such as an accelerator or an FPGA (Field Programmable Gate Array), and is not particularly limited.
  • an arithmetic device such as an accelerator or an FPGA (Field Programmable Gate Array), and is not particularly limited.
  • the cache 100 is a cache capable of lowering the voltage, and is connected to the processor 2000 and the memory 3000.
  • the processor 2000 often includes a cache, but here, in order to clarify the configuration, they are described separately. Even if it is included in the processor 2000, the function does not change.
  • the cache device (cache 100) of the present embodiment includes a first storage unit (low voltage cache 200), a second storage unit (low area cache 300) of a different type from the low voltage cache 200, A control unit (cache control unit 400) that controls the voltage-capable cache 200 and the low-area cache 300, and the power-supply voltage is independently supplied to the low-voltage-capable cache 200 and the low-area cache 300.
  • the cacheable cache 200 can operate at a voltage lower than a lower limit voltage at which the low area cache 300 can operate, and the cache control unit 400 operates in a first mode in which only the low voltageable cache 200 operates, Switching between the second mode for operating the possible cache 200 or the low area cache 300 In the first mode, a voltage lower than a lower limit voltage at which the low area cache 300 can operate is supplied to the low voltage enable cache 200, and power is not supplied to the low area cache 300 To be controlled.
  • the memory 3000 is assumed to be a main memory manufactured mainly by a DRAM (Dynamic Random Access Memory) or the like.
  • the power supply unit 1000 supplies independent power supply voltages to the processor 2000 and the cache 100.
  • the cache 100 includes a cache control unit 400 that controls the cache 100, a low-voltage-capable cache 200 capable of low voltage, and a low-area cache 300.
  • the power supply unit 1000 independently supplies the voltage V 0 (V) to the low voltage enable cache 200 and the voltage V 1 (V) to the low area cache 300. That is, the low voltage enable cache 200 and the low area cache 300 can operate with independent power supply voltages.
  • the low-voltage-capable cache 200 is configured using a storage element capable of low-voltage operation inside.
  • a storage element capable of low-voltage operation inside.
  • a circuit configured with logic such as a flip-flop or a non-volatile memory using magnetism such as MRAM (Magnetoresistive Random Access Memory) may be used as long as it can operate at a low voltage, and is not particularly limited.
  • MRAM Magneticoresistive Random Access Memory
  • the low area cache 300 is, for example, a cache that is made to minimize the area by using a normal transistor, and is generally assumed to be difficult to operate at a low voltage.
  • the operation mode of the cache 100 is changed by the processor 2000. It can be selected according to the operating application.
  • the performance deterioration due to the cache includes, for example, a reduction in calculation processing speed, a reduction in image quality due to dropped frames in multimedia processing, a communication error in communication processing, and the like.
  • the cache 100 can realize more effective low power consumption by changing the cache portion to be used and its power supply voltage according to the operation application in the processor 2000.
  • the switching method itself is not the essence of the present invention, it is not particularly limited. For example, any method that can be switched, such as software such as an OS, can be used.
  • the second mode is selected for an application such as SPEC95 that is greatly affected by performance degradation due to the cache, and the cache is configured using the low voltage cache 200 and the low area cache 300.
  • performance equivalent to that of a normal cache can be realized.
  • the power can be further reduced by lowering the power supply voltage of the low-voltage cache 200 below the power supply voltage of the low area cache 300.
  • the low power consumption operation may be positively selected even if the performance of the application is reduced, and in this case, the first mode may be selected.
  • the first mode is selected and only the low-voltage-capable cache 200 is selected.
  • the power supply voltage of the low-voltage cache 200 is lowered from the power supply voltage of the low-area cache 300 to configure the cache.
  • the weak crown performance is lowered by reducing the cache amount, the performance per power can be greatly improved by reducing the power consumption by lowering the voltage.
  • the cache 100 has various caches such as associative methods such as direct map, set associative, and full associative, round robin, LRU (Least Recently Used), replacement methods such as random, and write methods such as write-through and write-back. Can correspond to the configuration.
  • the type of information to be stored with instructions and data, the cache hierarchy such as level 1 and level 2, etc. may be arbitrary. Thereafter, the write back method is adopted as the writing method, and the write allocate method is adopted as the line allocation method.
  • FIG. 3 is a flowchart showing an example of the operation of the semiconductor integrated circuit device of this embodiment.
  • the control method of the semiconductor integrated circuit device of the present embodiment includes a cache 100 including a low-voltage-capable cache 200 and a low-area cache 300 of a type different from the low-voltage-capable cache 200.
  • the power supply voltage is independently supplied to each of the low voltage cache 200 and the low area cache 300 of the semiconductor integrated circuit device that can operate at a voltage lower than the lower limit voltage at which the low area cache 300 can operate.
  • the first mode for operating only the low voltage enable cache 200 and the second mode for operating the low voltage enable cache 200 or the low area cache 300 of the cache 100 are controlled to be switchable.
  • the cache 200 can be reduced in voltage to the cache 100. It supplies a voltage lower than the operable lower limit voltage lower area cache 300 of 100, and controls so as not to supply power to the low area cache 300 cache 100.
  • the first mode and the second mode are switched according to the operation application (step S101). That is, in the case of an application that is greatly affected by the performance degradation due to the cache (“large” in step S101), the second mode is set (step S103). On the other hand, if the application is relatively less affected by the performance degradation due to the cache ("small” in step S101), the first mode is set (step S105).
  • the cache 100 operates as follows. That is, in the case of the first mode (“first mode” in step S107), the power supply unit 1000 supplies the power supply voltage to both the low voltage cache 200 and the low area cache 300, and controls both to operate. To do.
  • the power supply voltage V1 is supplied to the low area cache 300 (step S109), and the power supply voltage V0 is supplied to the low voltage enable cache 200 (step S111).
  • the power supply voltage V0 supplied to the low voltage cache 200 can be lower than the power supply voltage V1 of the low area cache 300.
  • step S107 the power supply unit 1000 supplies the power supply voltage V0 to the low voltage enable cache 200 (step S111).
  • step S109 is bypassed and the power supply voltage is not supplied to the low area cache 300.
  • the power supply voltage V 0 supplied to the low voltage cache 200 is set to a value lower than the lower limit voltage of the low area cache 300.
  • FIGS. 4 to 7 are diagrams for explaining an example of the operation of the cache 100 according to the present embodiment.
  • a symbol consisting of S and a number beside the arrow represents a step number indicating each operation.
  • step S1 the processor 2000 issues a memory access request to the cache control unit 400.
  • step S2 the cache control unit 400 accesses the low voltage enable cache 200 and the low area cache 300, and checks whether data corresponding to the request is stored.
  • the memory access request includes a read request for reading data from the memory and a write request for writing data to the memory.
  • the cache control unit 400 accepts data read from the memory, here the cache 100.
  • the cache control unit 400 updates the data stored in the memory, here the cache 100.
  • step S ⁇ b> 3 in the case of reading, the cache control unit 400 returns the read data to the processor 2000.
  • step S1 the processor 2000 issues a memory access request to the cache control unit 400.
  • step S2 the cache control unit 400 accesses the low voltage enable cache 200 and the low area cache 300 and checks whether data corresponding to the request is stored. In this case, it is not saved.
  • step S3 the cache control unit 400 issues the request to the memory 3000.
  • step S ⁇ b> 4 the cache control unit 400 receives data from the memory 3000.
  • step S ⁇ b> 5 the cache control unit 400 stores the data in either the low voltage enable cache 200 or the low area cache 300. For example, how to select the storage destination cache may be the same as the conventional cache configuration method.
  • the data is updated and stored.
  • step S6 the cache control unit 400 returns the data read from the memory 3000 and stored in the cache 100 to the processor 2000.
  • step S1 the processor 2000 issues a memory access request to the cache control unit 400.
  • step S ⁇ b> 2 the cache control unit 400 checks whether the data corresponding to the request is stored in the low voltage cache 200. In the case of reading, the data is accepted. In case of writing, the data is updated. In step S3, the cache control unit 400 returns the stored data to the processor 2000 in the case of reading.
  • the power supply voltage V0 of the low voltage cache 200 is set lower than the lower limit voltage of the low area cache 300.
  • the power supply unit 1000 supplies the power supply voltage only to the low-voltage-capable cache 200, and the low area cache 300 does not operate.
  • step S1 the processor 2000 issues a memory access request to the cache control unit 400.
  • step S ⁇ b> 2 the cache control unit 400 accesses the low voltage cache 200 and checks whether data corresponding to the request is stored. In this case, it is not saved.
  • step S3 the cache control unit 400 issues the request to the memory 3000.
  • step S 4 the cache control unit 400 receives the corresponding data from the memory 3000.
  • step S5 the cache control unit 400 stores the data in the low voltage cache 200. In the case of writing, the data is updated and stored.
  • step S 6 the cache control unit 400 returns the data read from the memory 3000 and stored in the low voltage enable cache 200 to the processor 2000.
  • FIG. 8 is a block diagram showing an example of the configuration of the low-voltage-capable cache 200 according to this embodiment.
  • the low-voltage-capable cache 200 includes a low-voltage-capable storage element having a tag storage unit 210 and a data storage unit 220.
  • the tag storage unit 210 and the data storage unit 220 have the same configuration as the low area cache 300 and a general cache, and simply return corresponding data in response to a request from the cache control unit 400.
  • FIG. 9 is a diagram for explaining an example of the operation of the low voltage cache 200 according to this embodiment.
  • a symbol consisting of S and a number beside the arrow represents a step number indicating an operation. This operation is the same as that of a normal cache except that the power supply voltage is different.
  • step S11 the cache control unit 400 issues a request for checking whether or not the data is stored in the low voltage cache 200 or a data storage request.
  • step S12 the tag storage unit 210 and the data storage unit 220 return a check result and data in response to the check request. In the case of a data storage request, a tag and data are stored.
  • the semiconductor integrated circuit device of this embodiment by using the low-voltage cache 200, it is possible to realize a low power consumption cache by reducing the voltage while suppressing the area and delay overhead. be able to.
  • the effect relating to the low power consumption is not realized by a combination of the reduction of the same type memory in the technique of Patent Document 1 shown in FIG. 11 or the replacement of the reduced memory portion with a different storage element.
  • the present invention has been realized only by focusing on the point of reducing the power consumption by reducing the voltage.
  • the semiconductor integrated circuit device having a low-power cache and the control method thereof have been described as examples of the cache used in the processor.
  • the present embodiment is limited to such a device and method. Rather, it is applicable to any apparatus and method.
  • a plurality of caches 100 may be included.
  • this apparatus includes a plurality of processors 2000, a plurality of caches 100 ("low power cache 100" in the figure), a memory 3000, a coupled network 4000 connecting the processors and the memory, a power supply A supply unit 1000.
  • the cache 100 of the present invention can achieve low power consumption even in such an apparatus having a plurality of processors 2000.

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Abstract

　低消費電力を効率よく実現可能な半導体集積回路装置および半導体集積回路装置の制御方法、ならびに、キャッシュ装置を提供する。　キャッシュ装置は、低電圧化可能キャッシュ（２００）と、キャッシュ（２００）とは異なる種類の低面積キャッシュ（３００）と、を備え、キャッシュ（２００）およびキャッシュ（３００）にそれぞれ独立して電源電圧が供給され、キャッシュ（２００）は、キャッシュ（３００）が動作可能な下限電圧よりも低い電圧で動作可能であり、キャッシュ制御部（４００）は、キャッシュ（２００）だけを動作させる第１モードと、キャッシュ（２００）またはキャッシュ（３００）を動作させる第２モードとを切り替え可能に制御し、第１モード時は、キャッシュ（２００）に、キャッシュ（３００）を動作可能な下限電圧よりも低い電圧が供給されるとともに、キャッシュ（３００）への電源供給が行われないように制御される。

Description

半導体集積回路装置および半導体集積回路装置の制御方法、ならびに、キャッシュ装置
　本発明は、半導体集積回路装置および半導体集積回路装置の制御方法、ならびに、キャッシュ装置に関し、特に、キャッシュを有する半導体集積回路装置および半導体集積回路装置の制御方法、ならびに、キャッシュ装置に関する。
　近年、プロセッサの消費電力は増加傾向にあるため、その電源電圧を下げることで、消費電力を抑えることが一般的である。しかしながら、プロセッサのロジック部分については低電圧化（たとえば、０．３Ｖ）が可能である一方、キャッシュなどメモリ部分については低電圧化（たとえば、０．７Ｖ）が難しいことが知られている。したがって、命令とデータを格納するキャッシュが低消費電力を実現する上でのボトルネックとなっている。
　電子回路内における電力消費を減少させるシステムの一例が特許文献１（特開平１０－１２４２０２号公報）に記載されている。特許文献１のシステムは、図１１に示すように、低消費電力化を実現するキャッシュ５０は、ＳＲＡＭ（Static Random Access Memory）などの記憶素子で作られた２つの低面積キャッシュ５２、５３と、キャッシュを制御するキャッシュ制御部４０と、を備える。この技術では、低面積キャッシュ５３の電源を遮断することで、低消費電力を実現していることがポイントである。すなわち、動作時に利用面積を減らすことで消費電力を実現している。
　また、特許文献２（特開２００８－４７１９０号公報）に記載の半導体装置において、チップ内のキャッシュメモリは、比較的小容量のＬ１キャッシュＳＲＡＭと、比較的大容量のＬ２キャッシュＳＲＡＭで構成され、Ｌ１、Ｌ２キャッシュＳＲＡＭを適宜使い分けることにより、チップサイズの増大を抑えつつ、消費電力を抑制する。
特開平１０－１２４２０２号公報 特開２００８－４７１９０号公報
　上述した同種の２つのキャッシュを適宜選択し、動作時の利用面積を減らすことで消費電力を抑制する方式においては、キャッシュに供給される電源電圧自体を下げることはできないため、消費電力の抑制に限界があり、低電圧化による低消費電力の恩恵を甘受できないという問題点があった。
　本発明の目的は、上述した課題である消費電力の抑制の限界を解決する半導体集積回路装置および半導体集積回路装置の制御方法、ならびに、キャッシュ装置を提供することにある。
　本発明の半導体集積回路装置は、
　第１記憶装置、および前記第１記憶装置とは異なる種類の第２記憶装置を含む高速記憶手段と、
　前記第１記憶装置および前記第２記憶装置を制御する制御手段と、
　前記第１記憶装置および前記第２記憶装置にそれぞれ独立して電源電圧を供給する電源供給手段と、を備え、
　前記第１記憶装置は、前記第２記憶装置が動作可能な下限電圧よりも低い電圧で動作可能であり、
　前記制御手段は、前記高速記憶手段の前記第１記憶装置だけを動作させる第１モードと、前記高速記憶手段の前記第１記憶装置または前記第２記憶装置を動作させる第２モードとを切り替え可能に制御し、
　前記電源供給手段は、前記第１モード時は、前記高速記憶手段の前記第１記憶装置に、前記高速記憶手段の前記第２記憶装置を動作可能な下限電圧よりも低い電圧を供給するとともに、前記高速記憶手段の前記第２記憶装置への電源供給を行わないように制御する。
　本発明の半導体集積回路装置の制御方法は、
　第１記憶装置、および前記第１記憶装置とは異なる種類の第２記憶装置を含むキャッシュを備え、前記第１記憶装置は、前記第２記憶装置が動作可能な下限電圧よりも低い電圧で動作可能である半導体集積回路装置の前記第１記憶装置および前記第２記憶装置にそれぞれ独立して電源電圧を供給し、
　前記キャッシュの前記第１記憶装置だけを動作させる第１モードと、前記キャッシュの前記第１記憶装置または前記第２記憶装置を動作させる第２モードとを切り替え可能に制御し、
　前記第１モード時は、前記キャッシュの前記第１記憶装置に、前記キャッシュの前記第２記憶装置を動作可能な下限電圧よりも低い電圧を供給するとともに、前記キャッシュの前記第２記憶装置への電源供給を行わないように制御する。
　本発明のキャッシュ装置は、
　第１記憶手段と、
　前記第１記憶手段とは異なる種類の第２記憶手段と、
　前記第１記憶手段および前記第２記憶手段を制御する制御手段と、を備え、
　前記第１記憶手段および前記第２記憶手段にそれぞれ独立して電源電圧が供給され、
　前記第１記憶手段は、前記第２記憶手段が動作可能な下限電圧よりも低い電圧で動作可能であり、
　前記制御手段は、前記第１記憶手段だけを動作させる第１モードと、前記第１記憶手段または前記第２記憶手段を動作させる第２モードとを切り替え可能に制御し、
　前記第１モード時は、前記第１記憶手段に、前記第２記憶手段を動作可能な下限電圧よりも低い電圧が供給されるとともに、前記第２記憶手段に電源供給が行われないように制御される。
　なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置、システム、記録媒体、コンピュータプログラムなどの間で変換したものもまた、本発明の態様として有効である。
　また、本発明の各種の構成要素は、必ずしも個々に独立した存在である必要はなく、複数の構成要素が一個の部材として形成されていること、一つの構成要素が複数の部材で形成されていること、ある構成要素が他の構成要素の一部であること、ある構成要素の一部と他の構成要素の一部とが重複していること、等でもよい。
　また、本発明の制御方法およびコンピュータプログラムには複数の手順を順番に記載してあるが、その記載の順番は複数の手順を実行する順番を限定するものではない。このため、本発明の制御方法およびコンピュータプログラムを実施するときには、その複数の手順の順番は内容的に支障しない範囲で変更することができる。
　さらに、本発明の制御方法およびコンピュータプログラムの複数の手順は個々に相違するタイミングで実行されることに限定されない。このため、ある手順の実行中に他の手順が発生すること、ある手順の実行タイミングと他の手順の実行タイミングとの一部ないし全部が重複していること、等でもよい。
　本発明によれば、低消費電力を効率よく実現可能な半導体集積回路装置および半導体集積回路装置の制御方法ならびに、キャッシュ装置が提供される。
　上述した目的、およびその他の目的、特徴および利点は、以下に述べる好適な実施の形態、およびそれに付随する以下の図面によってさらに明らかになる。
本発明の実施の形態に係る半導体集積回路装置のキャッシュの構成を示す機能ブロック図である。 本発明の実施の形態に係る半導体集積回路装置の構成を示すブロック図である。 本実施形態の半導体集積回路装置の動作の一例を示すフローチャートである。 本実施形態の低電力キャッシュの動作の例を説明するための図である。 本実施形態の低電力キャッシュの動作の例を説明するための図である。 本実施形態の低電力キャッシュの動作の例を説明するための図である。 本実施形態の低電力キャッシュの動作の例を説明するための図である。 本実施形態の低電圧化可能キャッシュの構成の一例を示すブロック図である。 本実施形態の低電圧化可能キャッシュの動作の一例を説明するための図である。 本発明の他の実施形態の複数の低電力キャッシュを含む半導体集積回路装置の構成を示すブロック図である。 特許文献に記載されたシステムの構成を示すブロック図である。
　以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
　図１は、本発明の実施の形態に係る半導体集積回路装置のキャッシュの構成を示す機能ブロック図である。
　本実施形態の半導体集積回路装置は、第１記憶部装置（低電圧化可能キャッシュ２００）、および低電圧化可能キャッシュ２００とは異なる種類の第２記憶装置（低面積キャッシュ３００）を含む高速記憶部（キャッシュ１００）と、低電圧化可能キャッシュ２００および低面積キャッシュ３００を制御する制御部（キャッシュ制御部４００）と、低電圧化可能キャッシュ２００および低面積キャッシュ３００にそれぞれ独立して電源電圧を供給する電源供給部１０００と、を備え、低電圧化可能キャッシュ２００は、低面積キャッシュ３００が動作可能な下限電圧よりも低い電圧で動作可能であり、キャッシュ制御部４００は、キャッシュ１００の低電圧化可能キャッシュ２００だけを動作させる第１モードと、キャッシュ１００の低電圧化可能キャッシュ２００または低面積キャッシュ３００を動作させる第２モードとを切り替え可能に制御し、電源供給部１０００は、第１モード時は、キャッシュ１００の低電圧化可能キャッシュ２００に、キャッシュ１００の低面積キャッシュ３００を動作可能な下限電圧よりも低い電圧を供給するとともに、キャッシュ１００の低面積キャッシュ３００への電源供給を行わないように制御する。
　この構成により、低電圧化可能キャッシュ２００を低面積キャッシュ３００よりも低電圧で動作させることで、低消費電力なキャッシュを実現する。
　また、図２は、本発明の実施の形態に係る半導体集積回路装置の構成を示すブロック図である。同図において、半導体集積回路装置は、プロセッサ２０００と、キャッシュ１００（図中、「低電力キャッシュ１００」）と、メモリ３０００と、電源供給部１０００と、を有する。以下、図１および図２を用いて説明する。なお、以下の各図において、本発明の本質に関わらない部分の構成については省略してあり、図示されていない。
　また、半導体集積回路装置の各構成要素は、任意のコンピュータのＣＰＵ、メモリ、メモリにロードされた本図の構成要素を実現するプログラム、そのプログラムを格納するハードディスクなどの記憶ユニット、ネットワーク接続用インタフェースを中心にハードウェアとソフトウェアの任意の組合せによって実現される。そして、その実現方法、装置にはいろいろな変形例があることは、当業者には理解されるところである。以下説明する各図は、ハードウェア単位の構成ではなく、機能単位のブロックを示している。
　プロセッサ２０００は、ここではロジックで構成された演算装置として定義する。したがって、プロセッサ２０００は、アクセラレータやＦＰＧＡ（Field Programmable Gate Array）などの演算装置であればよく、特に限定されない。
　キャッシュ１００は、低電圧化が可能なキャッシュであり、プロセッサ２０００およびメモリ３０００に接続される。一般に、プロセッサ２０００にキャッシュを含めることが多いが、ここでは、構成を明確化するために、分離して記述してある。プロセッサ２０００に含まれたとしても機能としては変わらない。
　本実施形態のキャッシュ装置（キャッシュ１００）は、第１記憶部（低電圧化可能キャッシュ２００）と、低電圧化可能キャッシュ２００とは異なる種類の第２記憶部（低面積キャッシュ３００）と、低電圧化可能キャッシュ２００および低面積キャッシュ３００を制御する制御部（キャッシュ制御部４００）と、を備え、低電圧化可能キャッシュ２００および低面積キャッシュ３００にそれぞれ独立して電源電圧が供給され、低電圧化可能キャッシュ２００は、低面積キャッシュ３００が動作可能な下限電圧よりも低い電圧で動作可能であり、キャッシュ制御部４００は、低電圧化可能キャッシュ２００だけを動作させる第１モードと、低電圧化可能キャッシュ２００または低面積キャッシュ３００を動作させる第２モードとを切り替え可能に制御し、第１モード時は、低電圧化可能キャッシュ２００に、低面積キャッシュ３００を動作可能な下限電圧よりも低い電圧が供給されるとともに、低面積キャッシュ３００に電源供給が行われないように制御される。
　メモリ３０００は、本実施形態では、主にＤＲＡＭ（Dynamic Random Access Memory）などで製造された主記憶を想定する。電源供給部１０００は、プロセッサ２０００およびキャッシュ１００にそれぞれ独立の電源電圧を供給する。
　図１によれば、キャッシュ１００は、キャッシュ１００を制御するキャッシュ制御部４００と、低電圧可能な低電圧化可能キャッシュ２００と、低面積キャッシュ３００とで構成される。電源供給部１０００により、低電圧化可能キャッシュ２００には電圧Ｖ０（Ｖ）が、低面積キャッシュ３００には電圧Ｖ１（Ｖ）がそれぞれ独立して供給される。すなわち、低電圧化可能キャッシュ２００および低面積キャッシュ３００は、各々独立の電源電圧で動作することが可能である。
　低電圧化可能キャッシュ２００は、内部に低電圧動作が可能な記憶素子を用いて構成される。例えば、フリップフロップなどのロジックで構成された回路、あるいは、ＭＲＡＭ（Magnetoresistive Random Access Memory）などの磁気を用いた不揮発メモリなど、低電圧で動作することが可能であればよく、特に限定されない。ただし、このような記憶素子単体で見ると、面積効率が悪くなることが知られているものの、低面積キャッシュを置換する部分が少量なので、キャッシュとして大きなオーバヘッドにはならない。
　低面積キャッシュ３００は、たとえば、通常のトランジスタを用いて、面積を最小化するように作られたキャッシュであり、一般に低電圧での動作が難しいとされているものであるとする。
　動作させるアプリケーションの性能、たとえば、演算処理速度、マルチメディア処理の画質、通信品質などに、利用するキャッシュによって影響が及ぶことがあるため、本実施形態では、キャッシュ１００の動作モードをプロセッサ２０００での動作アプリケーションに応じて、選択することができる。キャッシュによる性能の劣化は、たとえば、演算処理速度の低下、マルチメディア処理におけるコマ落ちによる画質の低下、通信処理における通信エラーなどがあげられる。
　キャッシュ１００は、プロセッサ２０００での動作アプリケーションに応じて、利用するキャッシュ部分とその電源電圧を変化させることで、より効果的な低消費電力を実現できる。ただし、切り替え手法自体は本発明の本質ではないので、特に限定されない。たとえば、ＯＳなどのソフトウェアなど、切り替えることのできる方法を用いることができれば、何でも構わない。
　まず、ＳＰＥＣ９５などに代表される、キャッシュによる性能劣化の影響が大きいアプリケーションに関しては、第２モードを選択し、低電圧化可能キャッシュ２００と低面積キャッシュ３００を用いてキャッシュを構成する。これにより、通常のキャッシュと同等の性能を実現することができる。また、低電圧化可能キャッシュ２００の電源電圧を低面積キャッシュ３００の電源電圧より下げることで、さらに電力を削減することも可能である。ただし、たとえば、電池の消費を抑えるために、たとえ、アプリケーションの性能を落としてでも低消費電力動作を積極的に選択する場合もあり得、その場合は、第１モードを選択することもできる。
　次に、マルチメディア処理に代表される、キャッシュによる性能劣化の影響が比較的小さい、つまり、キャッシュサイズが性能にあまり寄与しないアプリケーションに関しては、第１モードを選択し、低電圧化可能キャッシュ２００だけを用いて、かつ、低電圧化可能キャッシュ２００の電源電圧を低面積キャッシュ３００の電源電圧より下げて、キャッシュを構成する。キャッシュ量の低減によって、弱冠性能は下がるものの、低電圧化による低消費電力化により、電力あたりの性能を大きく改善することができる。
　なお、キャッシュ１００は、ダイレクトマップ、セットアソシアティブ、フルアソシアティブなどの連想方式、ラウンドロビン、ＬＲＵ（Least Recently Used）、ランダムなどの入れ替え方式、ライトスルー、ライトバックなどの書込み方式などの、様々なキャッシュ構成に対応することができる。
　また、命令やデータと格納する情報の種類、レベル１やレベル２といったキャッシュ階層なども任意でよい。
　以降は、書込み方式としてライトバック方式を、また、ラインのアロケーション方式としてライトアロケート方式を採用する。
　このように構成された本実施形態の半導体集積回路装置の動作について、以下に説明する。
　図３は、本実施形態の半導体集積回路装置の動作の一例を示すフローチャートである。
　本実施形態の半導体集積回路装置の制御方法は、低電圧化可能キャッシュ２００、および低電圧化可能キャッシュ２００とは異なる種類の低面積キャッシュ３００を含むキャッシュ１００を備え、低電圧化可能キャッシュ２００は、低面積キャッシュ３００が動作可能な下限電圧よりも低い電圧で動作可能である半導体集積回路装置の低電圧化可能キャッシュ２００および低面積キャッシュ３００にそれぞれ独立して電源電圧を供給し、キャッシュ１００の低電圧化可能キャッシュ２００だけを動作させる第１モードと、キャッシュ１００の低電圧化可能キャッシュ２００または低面積キャッシュ３００を動作させる第２モードと、を切り替え可能に制御し、第１モード時は、キャッシュ１００の低電圧化可能キャッシュ２００に、キャッシュ１００の低面積キャッシュ３００を動作可能な下限電圧よりも低い電圧を供給するとともに、キャッシュ１００の低面積キャッシュ３００への電源供給を行わないように制御する。
　本実施形態では、動作アプリケーションに応じて、第１モードと第２モードが切り替えられる（ステップＳ１０１）。すなわち、キャッシュによる性能劣化の影響が大きいアプリケーションの場合（ステップＳ１０１の「大きい」）、第２モードに設定される（ステップＳ１０３）。一方、キャッシュによる性能劣化の影響が比較的小さいアプリケーションの場合（ステップＳ１０１の「小さい」）、第１モードに設定される（ステップＳ１０５）。
　設定されたモードに従って、キャッシュ１００は以下のように動作する。すなわち、第１モードの場合（ステップＳ１０７の「第１モード」）、電源供給部１０００により、低電圧化可能キャッシュ２００と低面積キャッシュ３００の両方に電源電圧を供給し、両方を動作可能に制御する。本実施形態では、低面積キャッシュ３００に電源電圧Ｖ１が供給されるとともに（ステップＳ１０９）、低電圧化可能キャッシュ２００に電源電圧Ｖ０が供給される（ステップＳ１１１）。ここで、低電圧化可能キャッシュ２００に供給される電源電圧Ｖ０は、低面積キャッシュ３００の電源電圧Ｖ１より低い値とすることができる。
　一方、第２モードの場合（ステップＳ１０７の「第２モード」）、電源供給部１０００により、低電圧化可能キャッシュ２００に電源電圧Ｖ０が供給される（ステップＳ１１１）。第２モードの場合（ステップＳ１０７の「第２モード」）、ステップＳ１０９はバイパスされ、低面積キャッシュ３００には電源電圧が供給されない。ここで、低電圧化可能キャッシュ２００に供給される電源電圧Ｖ０は、低面積キャッシュ３００の下限電圧より低い値とする。
　以下、各モード別に、キャッシュ１００の動作について説明する。以下、図４乃至図７を用いて説明する。
　図４乃至図７は、本実施形態のキャッシュ１００の動作の例を説明するための図である。各図において、矢印脇のＳと数字からなる符号は、各動作を示すステップ番号を表している。
　まず、図４の例では、キャッシュによる性能劣化の影響が大きいアプリケーションを動作させている場合で、すなわち、第１モード時、かつ、キャッシュ１００にプロセッサ２０００が必要とするデータが保存されている場合について説明する。
　ステップＳ１において、プロセッサ２０００はメモリアクセス要求をキャッシュ制御部４００に発行する。次いで、ステップＳ２において、キャッシュ制御部４００が、低電圧化可能キャッシュ２００と低面積キャッシュ３００とにアクセスし、当該要求に該当するデータが保存されているかどうかをチェックする。
　たとえば、メモリアクセス要求は、メモリからデータを読み出す読出し要求と、メモリにデータを書き込む書込み要求がある。読出しの場合は、キャッシュ制御部４００がメモリ、ここではキャッシュ１００から読み出したデータを受理する。書込みの場合は、キャッシュ制御部４００がメモリ、ここではキャッシュ１００に記憶されているデータを更新する。そして、ステップＳ３において、読出しの場合、キャッシュ制御部４００が、読み出したデータをプロセッサ２０００に返す。
　次に、図５の例では、キャッシュによる性能劣化の影響が大きいアプリケーションを動作させている場合で、すなわち、第１モード時、かつ、キャッシュ１００にプロセッサ２０００が必要とするデータが保存されていない場合について説明する。
　ステップＳ１において、プロセッサ２０００はメモリアクセス要求をキャッシュ制御部４００に発行する。ステップＳ２において、キャッシュ制御部４００は、低電圧化可能キャッシュ２００と低面積キャッシュ３００とにアクセスし、当該要求に該当するデータが保存されているかどうかをチェックする。この場合、保存されていない。
　したがって、ステップＳ３において、キャッシュ制御部４００は、メモリ３０００に当該要求を発行する。ステップＳ４において、キャッシュ制御部４００は、メモリ３０００からデータを受理する。ステップＳ５において、キャッシュ制御部４００は、当該データを、低電圧化可能キャッシュ２００か低面積キャッシュ３００かのいずれかに格納する。格納先のキャッシュをどのように選択するかなどは従来のキャッシュ構成法と同じ方式を用いてよい。なお、書込みの場合は、当該データを更新してから格納する。また、読出しの場合、ステップＳ６において、キャッシュ制御部４００は、メモリ３０００から読み出され、キャッシュ１００に保存されたデータをプロセッサ２０００に返す。
　次に、図６の例では、キャッシュによる性能劣化の影響が小さいアプリケーションを動作させている場合で、すなわち、第２モード時、かつ、キャッシュ１００にプロセッサ２０００が必要とするデータが保存されている場合について説明する。また、低電圧化可能キャッシュ２００の電源電圧Ｖ０は低面積キャッシュ３００の下限電圧よりも低く設定されていることを想定する。
　ステップＳ１において、プロセッサ２０００はメモリアクセス要求をキャッシュ制御部４００に発行する。そして、ステップＳ２において、キャッシュ制御部４００は、低電圧化可能キャッシュ２００に、当該要求に該当するデータが保存されているかどうかをチェックする。読出しの場合は、そのデータを受理する。書込みの場合は、そのデータを更新する。そして、ステップＳ３において、キャッシュ制御部４００は、読出しの場合、保存されたデータをプロセッサ２０００に返す。
　次いで、図７の例では、キャッシュによる性能劣化の影響が小さいアプリケーションを動作させている場合で、すなわち、第２モード時、かつ、キャッシュ１００にプロセッサ２０００が必要とするデータが保存されていない場合について説明する。
　また、低電圧化可能キャッシュ２００の電源電圧Ｖ０は低面積キャッシュ３００の下限電圧よりも低く設定されていることを想定する。ここでは、第２モードなので、電源供給部１０００は、低電圧化可能キャッシュ２００のみに電源電圧を供給し、低面積キャッシュ３００は動作しない。
　ステップＳ１において、プロセッサ２０００はメモリアクセス要求をキャッシュ制御部４００に発行する。そして、ステップＳ２において、キャッシュ制御部４００は、低電圧化可能キャッシュ２００にアクセスし、当該要求に該当するデータが保存されているかどうかをチェックする。この場合、保存されていない。
　したがって、ステップＳ３において、キャッシュ制御部４００は、メモリ３０００に当該要求を発行する。そして、ステップＳ４において、キャッシュ制御部４００は、メモリ３０００から該当データを受理する。そして、ステップＳ５において、キャッシュ制御部４００は、当該データを、低電圧化可能キャッシュ２００に格納する。なお、書込みの場合は、当該データを更新してから格納する。また、読出しの場合、ステップＳ６において、キャッシュ制御部４００は、メモリ３０００から読み出され、低電圧化可能キャッシュ２００に保存されたデータをプロセッサ２０００に返す。
　図８は、本実施形態の低電圧化可能キャッシュ２００の構成の一例を示すブロック図である。同図に示されるように、低電圧化可能キャッシュ２００は、タグ格納部２１０と、データ格納部２２０とを有する低電圧可能な記憶素子を含む。このタグ格納部２１０とデータ格納部２２０は、低面積キャッシュ３００や一般的なキャッシュの構成と同じであり、単に、キャッシュ制御部４００からの要求に応じて、該当するデータを返す。
　図９は、本実施形態の低電圧化可能キャッシュ２００の動作の一例を説明するための図である。同図において、矢印脇のＳと数字からなる符号は、動作を示すステップ番号を表している。なお、この動作も電源電圧が異なるだけで、通常のキャッシュと同じである。
　ステップＳ１１において、キャッシュ制御部４００は当該データが低電圧化可能キャッシュ２００に格納されているかどうかのチェック要求、あるいは、データの格納要求を発行する。そして、ステップＳ１２において、タグ格納部２１０とデータ格納部２２０は、チェック要求に応じて、チェック結果とデータを返す。データの格納要求の場合は、タグとデータを格納する。
　以上説明したように、本実施形態の半導体集積回路装置によれば、低電圧化可能キャッシュ２００を用いることで、面積や遅延のオーバヘッドを抑えつつ、低電圧化による低消費電力なキャッシュを実現することができる。この低消費電力に関わる効果は、図１１に示した特許文献１の技術における同種メモリを削減することや、あるいは、削減後のメモリ部を異なる記憶素子で置換することの組み合わせからは実現しない。あくまで、低電圧化による低消費電力化という点に着目したからこそ、本発明で実現したものである。
　なお、前記各実施形態では、プロセッサで用いられるキャッシュに関し、低電力なキャッシュを有する半導体集積回路装置およびその制御方法を例に説明したが、本実施形態は、かかる装置および方法に限定されるものではなく、任意の装置および方法に適用可能である。
　以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
　たとえば、図１０に示すように、本発明の他の実施形態において、キャッシュ１００を複数含むことができる。同図に示すように、この装置は、複数のプロセッサ２０００と、複数のキャッシュ１００（図中、「低電力キャッシュ１００」）と、メモリ３０００と、プロセッサとメモリを接続する結合網４０００と、電源供給部１０００と、を備える。
　一般に、複数のプロセッサ２０００を持つ装置では、その数に応じて、クロック周波数と電源電圧を下げることで、性能を保ちつつ、消費電力を削減する。すなわち、本発明のキャッシュ１００は、このような複数のプロセッサ２０００を持つ装置においても、低消費電力化を実現することが可能である。
　以上、実施形態および実施例を参照して本願発明を説明したが、本願発明は上記実施形態および実施例に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
　この出願は、２００９年９月２日に出願された日本出願特願２００９－２０３０８１号を基礎とする優先権を主張し、その開示の全てをここに取り込む。

Claims (10)

  1. 　第１記憶装置、および前記第１記憶装置とは異なる種類の第２記憶装置を含む高速記憶手段と、
    　前記第１記憶装置および前記第２記憶装置を制御する制御手段と、
    　前記第１記憶装置および前記第２記憶装置にそれぞれ独立して電源電圧を供給する電源供給手段と、を備え、
    　前記第１記憶装置は、前記第２記憶装置が動作可能な下限電圧よりも低い電圧で動作可能であり、
    　前記制御手段は、前記高速記憶手段の前記第１記憶装置だけを動作させる第１モードと、前記高速記憶手段の前記第１記憶装置または前記第２記憶装置を動作させる第２モードとを切り替え可能に制御し、
    　前記電源供給手段は、前記第１モード時は、前記高速記憶手段の前記第１記憶装置に、前記高速記憶手段の前記第２記憶装置を動作可能な下限電圧よりも低い電圧を供給するとともに、前記高速記憶手段の前記第２記憶装置への電源供給を行わないように制御する半導体集積回路装置。
  2. 　請求項１に記載の半導体集積回路装置において、
    　前記高速記憶手段の前記第１記憶装置および前記第２記憶装置は、アプリケーションを実行するプロセッサに用いられ、前記プロセッサが前記アプリケーションを実行した時の前記高速記憶手段による性能劣化の影響に応じて、前記制御手段は、前記第１モードと前記第２モードを切り替える半導体集積回路装置。
  3. 　請求項２に記載の半導体集積回路装置において、
    　前記プロセッサが、前記高速記憶手段による性能劣化の影響が比較的大きいアプリケーションを実行する時、前記制御手段は、前記第２モードに切り替える半導体集積回路装置。
  4. 　請求項２または３に記載の半導体集積回路装置において、
    　前記プロセッサが、前記高速記憶手段による性能劣化の影響が比較的小さいアプリケーションを実行する時、前記制御手段は、前記第１モードに切り替える半導体集積回路装置。
  5. 　請求項１乃至４いずれかに記載の半導体集積回路装置において、
    　前記高速記憶手段の前記第１記憶装置は、
    　フリップフロップを含むロジックで構成された回路、またはＭＲＡＭを含む磁気を用いた不揮発メモリから構成される半導体集積回路装置。
  6. 　第１記憶装置、および前記第１記憶装置とは異なる種類の第２記憶装置を含むキャッシュを備え、前記第１記憶装置は、前記第２記憶装置が動作可能な下限電圧よりも低い電圧で動作可能である半導体集積回路装置の前記第１記憶装置および前記第２記憶装置にそれぞれ独立して電源電圧を供給し、
    　前記キャッシュの前記第１記憶装置だけを動作させる第１モードと、前記キャッシュの前記第１記憶装置または前記第２記憶装置を動作させる第２モードとを切り替え可能に制御し、
    　前記第１モード時は、前記キャッシュの前記第１記憶装置に、前記キャッシュの前記第２記憶装置を動作可能な下限電圧よりも低い電圧を供給するとともに、前記キャッシュの前記第２記憶装置への電源供給を行わないように制御する半導体集積回路装置の制御方法。
  7. 　請求項６に記載の半導体集積回路装置の制御方法において、
    　前記キャッシュの前記第１記憶装置および前記第２記憶装置は、アプリケーションを実行するプロセッサに用いられ、前記プロセッサが前記アプリケーションを実行した時の前記キャッシュによる性能劣化の影響に応じて、前記第１モードおよび前記第２モードを切り替える半導体集積回路装置の制御方法。
  8. 　請求項７に記載の半導体集積回路装置の制御方法において、
    　前記プロセッサが、前記キャッシュによる性能劣化の影響が比較的大きいアプリケーションを実行する時、前記第２モードに切り替えるよう制御する半導体集積回路装置の制御方法。
  9. 　請求項７または８に記載の半導体集積回路装置の制御方法において、
    　前記プロセッサが、前記キャッシュによる性能劣化の影響が比較的小さいアプリケーションを実行する時、前記第１モードに切り替えるよう制御する半導体集積回路装置の制御方法。
  10. 　第１記憶手段と、
    　前記第１記憶手段とは異なる種類の第２記憶手段と、
    　前記第１記憶手段および前記第２記憶手段を制御する制御手段と、を備え、
    　前記第１記憶手段および前記第２記憶手段にそれぞれ独立して電源電圧が供給され、
    　前記第１記憶手段は、前記第２記憶手段が動作可能な下限電圧よりも低い電圧で動作可能であり、
    　前記制御手段は、前記第１記憶手段だけを動作させる第１モードと、前記第１記憶手段または前記第２記憶手段を動作させる第２モードとを切り替え可能に制御し、
    　前記第１モード時は、前記第１記憶手段に、前記第２記憶手段を動作可能な下限電圧よりも低い電圧が供給されるとともに、前記第２記憶手段に電源供給が行われないように制御されるキャッシュ装置。
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