JP6130949B1 - メモリシステムおよびプロセッサシステム - Google Patents
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Abstract
Description
複数のプロセッサコアで共用されるメモリと、
前記複数のプロセッサコアの前記メモリに対するアクセスを制御するメモリ制御回路と、
前記複数のプロセッサコア、前記メモリ、および前記メモリ制御回路のそれぞれに電源電圧を供給するか否かを制御する電源制御回路と、
前記複数のプロセッサコアのそれぞれに対応して設けられ、アドレス、データ、クロック信号および制御信号を伝送する伝送回路と、を備え、
前記電源制御回路は、前記複数のプロセッサコアのうち少なくとも一部のプロセッサコアの動作が停止した場合には、停止したプロセッサコアに対応する伝送回路への電源電圧の供給を停止し、その後に前記複数のプロセッサコアのすべての動作が停止した場合には、前記メモリおよび前記メモリ制御回路への電源電圧の供給を停止するメモリシステムが提供される。
図1は第1の実施形態によるメモリシステム1を備えたプロセッサシステム2の概略構成を示すブロック図、図2は図1のメモリシステム1の内部構成を示すブロック図である。
第2の実施形態によるプロセッサシステム2は、複数のプロセッサコア3とメモリシステム1とを一つのプロセッサ群として、複数のプロセッサ群を備えるものである。
Claims (8)
- 複数のプロセッサコアで共用されるメモリと、
前記複数のプロセッサコアの前記メモリに対するアクセスを制御するメモリ制御回路と、
前記複数のプロセッサコア、前記メモリ、および前記メモリ制御回路のそれぞれに電源電圧を供給するか否かを制御する電源制御回路と、
前記複数のプロセッサコアのそれぞれに対応して設けられ、アドレス、データ、クロック信号および制御信号を伝送する伝送回路と、を備え、
前記電源制御回路は、前記複数のプロセッサコアのうち少なくとも一部のプロセッサコアの動作が停止した場合には、停止したプロセッサコアに対応する伝送回路への電源電圧の供給を停止し、その後に前記複数のプロセッサコアのすべての動作が停止した場合には、前記メモリおよび前記メモリ制御回路への電源電圧の供給を停止するメモリシステム。 - 前記メモリは、不揮発メモリであり、
前記電源制御回路は、前記複数のプロセッサコアのすべての動作が停止した場合には、前記メモリ内のデータを前記メモリよりもアクセス優先度の低いメモリに待避させることなく、前記メモリおよび前記メモリ制御回路への電源電圧の供給を停止する請求項1に記載のメモリシステム。 - 前記伝送回路は、アドレス線、データ線、クロック信号線および制御信号線の経路上に接続されるバッファ、インバータ、フリップフロップおよび論理ゲート回路の少なくとも一つを含む複数の回路素子を有し、
前記電源制御回路は、前記複数のプロセッサコアのうち少なくとも一部のプロセッサコアの動作が停止した場合には、対応する前記伝送回路上の前記複数の回路素子の少なくとも一部への電源電圧の供給を停止する請求項1または2に記載のメモリシステム。 - 前記電源制御回路は、前記メモリおよび前記メモリ制御回路への電源電圧の供給を停止した後に、前記メモリ制御回路に入力される入力信号の電圧レベルを接地レベルに設定する請求項1乃至3のいずれか1項に記載のメモリシステム。
- 第1メモリをそれぞれ備える複数のプロセッサコアと、
前記第1メモリよりもアクセス優先度が低く、前記複数のプロセッサコアで共用される第2メモリと、
前記複数のプロセッサコアの前記第2メモリに対するアクセスを制御するメモリ制御回路と、
前記複数のプロセッサコア、前記第2メモリ、および前記メモリ制御回路のそれぞれに電源電圧を供給するか否かを制御する電源制御回路と、
前記複数のプロセッサコアのそれぞれに対応して設けられ、アドレス、データ、クロック信号および制御信号を伝送する伝送回路と、を備え、
前記電源制御回路は、前記複数のプロセッサコアのうち少なくとも一部のプロセッサコアの動作が停止した場合には、停止したプロセッサコアに対応する伝送回路への電源電圧の供給を停止し、その後に前記複数のプロセッサコアのすべての動作が停止した場合には、前記第2メモリおよび前記メモリ制御回路への電源電圧の供給を停止するプロセッサシステム。 - 前記電源制御回路は、
前記複数のプロセッサコアおよび前記第2メモリを動作させる第1状態と、
前記複数のプロセッサコアに対応して前記第1状態から遷移可能で、対応するプロセッサコアへのクロック信号の入力を遮断する第2状態と、
前記複数のプロセッサコアに対応して前記第2状態から遷移可能で、対応するプロセッサコアの内部に設けられるPLL(Phase Locked Loop)回路を停止させる第3状態と、
前記複数のプロセッサコアに対応して前記第3状態から遷移可能で、対応するプロセッサコアの動作を停止させる第4状態と、
前記複数のプロセッサコアに対応して前記第4状態から遷移可能で、対応するプロセッサコアに接続された前記伝送回路への電源電圧の供給を停止させる第5状態と、
前記複数のプロセッサコアのすべての動作が停止した後に前記第5状態から遷移可能で、前記第2メモリおよび前記メモリ制御回路への電源電圧の供給を停止させる第6状態と、
前記第6状態から遷移可能で、前記メモリ制御回路に入力される入力信号の電圧レベルを接地レベルに設定する第7状態と、を有する請求項5に記載のプロセッサシステム。 - 複数のプロセッサ群を備え、
前記複数のプロセッサ群のそれぞれは、前記複数のプロセッサコアと、前記第2メモリと、前記メモリ制御回路と、前記電源制御回路と、前記伝送回路と、を備え、
前記電源制御回路は、対応するプロセッサ群内の全てのプロセッサコアの動作が停止した場合には、このプロセッサ群内の前記第2メモリを他のプロセッサ群がアクセスするのに必要な回路ブロック以外の回路ブロックへの電源電圧の供給を停止する請求項5に記載のプロセッサシステム。 - 前記電源制御回路は、
前記複数のプロセッサ群における前記複数のプロセッサコアおよび前記第2メモリを動作させる第1状態と、
前記複数のプロセッサ群における前記複数のプロセッサコアに対応して前記第1状態から遷移可能で、対応するプロセッサコアへのクロック信号の入力を遮断する第2状態と、
前記複数のプロセッサ群における前記複数のプロセッサコアに対応して前記第2状態から遷移可能で、対応するプロセッサコアの内部に設けられるPLL回路を停止させる第3状態と、
前記複数のプロセッサ群における前記複数のプロセッサコアに対応して前記第3状態から遷移可能で、対応するプロセッサコアの動作を停止させる第4状態と、
前記複数のプロセッサ群における前記複数のプロセッサコアに対応して前記第4状態から遷移可能で、対応するプロセッサコアに接続された前記伝送回路への電源電圧の供給を停止させる第5状態と、
前記複数のプロセッサ群における前記複数のプロセッサコアに対応して前記第5状態から遷移可能で、前記複数のプロセッサ群の少なくとも一部に対応する全てのプロセッサコアへの電源電圧の供給を停止させるとともに、このプロセッサ群内の前記第2メモリを他のプロセッサ群がアクセスするのに必要な回路ブロック以外の回路ブロックへの電源電圧の供給を停止させる第6状態と、
前記第6状態から遷移可能で、前記複数のプロセッサ群における前記第2メモリおよび前記メモリ制御回路への電源電圧の供給を停止させる第7状態と、
前記第7状態から遷移可能で、前記複数のプロセッサ群における前記メモリ制御回路に入力される入力信号の電圧レベルを接地レベルに設定する第8状態と、を有する請求項7に記載のプロセッサシステム。
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008243049A (ja) * | 2007-03-28 | 2008-10-09 | Toshiba Corp | 情報処理装置および同装置のメモリ制御方法 |
JP2012523052A (ja) * | 2009-04-02 | 2012-09-27 | クアルコム,インコーポレイテッド | メモリ用の複数電力モードシステムおよび方法 |
JP2013178675A (ja) * | 2012-02-28 | 2013-09-09 | Fujitsu Ltd | マルチプロセッサ装置、及びマルチプロセッサ装置の電力制御方法 |
JP2014225263A (ja) * | 2013-05-14 | 2014-12-04 | 三星電子株式会社Samsung Electronics Co.,Ltd. | プロセッシング装置及びプロセッシング方法 |
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