WO2011021808A2 - 적응형 등화 장치 및 등화 방법 - Google Patents

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WO2011021808A2
WO2011021808A2 PCT/KR2010/005305 KR2010005305W WO2011021808A2 WO 2011021808 A2 WO2011021808 A2 WO 2011021808A2 KR 2010005305 W KR2010005305 W KR 2010005305W WO 2011021808 A2 WO2011021808 A2 WO 2011021808A2
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equalization
signal
probability density
density function
equalizer
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PCT/KR2010/005305
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최우영
김왕수
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연세대학교 산학협력단
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    • H04B—TRANSMISSION
    • H04B7/00—Radio transmission systems, i.e. using radiation field
    • H04B7/005—Control of transmission; Equalising
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B7/00—Radio transmission systems, i.e. using radiation field
    • H04B7/02—Diversity systems; Multi-antenna system, i.e. transmission or reception using multiple antennas
    • H04B7/04—Diversity systems; Multi-antenna system, i.e. transmission or reception using multiple antennas using two or more spaced independent antennas
    • H04B7/06—Diversity systems; Multi-antenna system, i.e. transmission or reception using multiple antennas using two or more spaced independent antennas at the transmitting station
    • H04B7/0613—Diversity systems; Multi-antenna system, i.e. transmission or reception using multiple antennas using two or more spaced independent antennas at the transmitting station using simultaneous transmission
    • H04B7/0615—Diversity systems; Multi-antenna system, i.e. transmission or reception using multiple antennas using two or more spaced independent antennas at the transmitting station using simultaneous transmission of weighted versions of same signal
    • H04B7/0617—Diversity systems; Multi-antenna system, i.e. transmission or reception using multiple antennas using two or more spaced independent antennas at the transmitting station using simultaneous transmission of weighted versions of same signal for beam forming

Definitions

  • Embodiments of the present invention relate to an equalization apparatus and an equalization method, and more particularly, to an adaptive equalization apparatus and an adaptive equalization method for selecting an equalization coefficient having an optimal equalization gain.
  • the equalizer is used to compensate for the attenuation or distortion of the signal generated in the process of transmitting the signal using a predetermined channel.
  • the frequency characteristic of the equalizer can be complementarily adjusted according to the characteristic of the channel.
  • the equalizer technology used in the fast adaptive equalizer is designed in various structures such as a decision feedback equalizer, a tap-delay line filter, and the like.
  • the fast adaptive equalizer uses a variety of techniques.
  • the conventional high speed adaptive equalizer compares the power of the high frequency component of the equalization filter output signal with the power of the high frequency component of the reference signal and adjusts the high frequency voltage gain of the equalization filter to minimize the power difference.
  • An object of the present invention is to provide an adaptive equalization apparatus and an equalization method which can be implemented with a simple structure without requiring a high speed clock generator synchronized with a received signal.
  • An equalization method of an equalizer includes calculating amplitudes of equalization signals corresponding to each of a plurality of equalization coefficients, and calculating equalization coefficients corresponding to equalization signals having a predetermined amplitude among the equalization signals. Selecting the equalization coefficient of the equalizer.
  • calculating amplitudes of equalization signals corresponding to each of the plurality of equalization coefficients includes comparing each equalization signal with at least two reference voltages, respectively.
  • comparing each equalization signal with at least two reference voltages compares the equalization signal with the magnitudes of the at least two reference voltages at a rising or falling transition time of a clock signal.
  • the clock signal may be a clock signal which is not synchronized with a received signal applied from the outside.
  • calculating amplitudes of equalization signals corresponding to each of the plurality of equalization coefficients may be performed by comparing each equalization signal with at least two reference voltages, respectively, to calculate a cumulative density function for each reference voltage. And calculating a probability density function for each equalization signal by referring to a cumulative density function for each reference voltage.
  • selecting an equalization coefficient corresponding to an equalization signal having a predetermined amplitude among the equalization signals as an equalization coefficient of the equalizer may be performed by referring to a maximum value of a probability density function for each equalization signal. An equalization coefficient corresponding to an equalization signal having a maximum value of a large probability density function is selected as an equalization coefficient of the equalizer.
  • An adaptive equalizer includes an equalization filter unit for outputting equalization signals corresponding to at least two equalization coefficients, and comparing at least two reference voltages with an amplitude of each equalization signal among the equalization signals. And a control unit for selecting a predetermined equalization coefficient among the at least two equalization coefficients with reference to the comparison values received from the comparison unit.
  • the comparator compares an amplitude of each equalized signal among the equalized signals with a magnitude of the at least two reference voltages at a rising or falling transition time of a clock signal.
  • the clock signal is a clock signal that is not synchronized with a received signal applied to the equalization filter unit.
  • the controller includes registers for storing comparison values received from the comparator.
  • control unit may further include a probability density detector configured to calculate a probability density function of an equalization signal corresponding to the comparison values by referring to comparison values stored in the registers.
  • the controller may further include registers for storing a maximum value of the probability density function.
  • the controller may be configured to obtain an equalization coefficient corresponding to an equalization signal having the maximum value of the largest probability density function by referring to the maximum value of the probability density function stored in registers for storing the maximum value of the probability density function. Choose.
  • the adaptive equalization apparatus and the adaptive equalization method according to the embodiment of the present invention do not require a high speed clock generator synchronized with the received signal.
  • the absence of a clock synchronizing circuit for driving the adaptive equalization device simplifies implementation and reduces power consumption.
  • the adaptive equalizer according to the embodiment of the present invention is not a method of determining the equalization coefficient by finding a predetermined convergence value.
  • the stability of the adaptive equalization device is ensured.
  • the adaptive equalizer according to the embodiment of the present invention does not require a high pass filter, a low pass filter, and a power detector to implement the adaptive circuit.
  • the adaptive equalization device can be implemented in a small area.
  • the adaptive equalizer according to the embodiment of the present invention can be interoperable with the on-chip eye monitoring technology, thereby providing stable initial operation without a pilot sequence even in a poor channel environment in which the eye pattern is not opened.
  • 1 is a block diagram showing a general adaptive equalizer 10.
  • FIG. 2 is a block diagram illustrating an adaptive equalizer 100 according to an embodiment of the present invention.
  • FIG. 3 is a block diagram illustrating an equalization filter unit 110 according to an exemplary embodiment of the present invention.
  • FIG. 4 is a block diagram illustrating a size comparison unit 130 according to an embodiment of the present invention.
  • FIG. 5 is a block diagram illustrating a digital controller 150 according to an embodiment of the present invention.
  • FIG. 6 is a timing diagram illustrating an operation of the adaptive equalizer 100 when over-equalized according to an embodiment of the present invention.
  • FIG. 7 is a timing diagram illustrating an operation of the adaptive equalizer 100 in the case of under-equalization according to another embodiment of the present invention.
  • FIG. 8 is a flowchart showing the operation of the adaptive equalizer 100 according to the embodiment of the present invention.
  • 1 is a block diagram showing a general adaptive equalizer 10.
  • a general adaptive equalizer 10 includes an equalization filter unit 11, a clock data recovery unit 12, and an adaptive circuit 13.
  • the general adaptive equalizer 10 compares the power of the equalization signal and the reconstruction signal to obtain an optimal equalization filter gain, and adjusts the equalization gain control signal so that the difference in power is minimized.
  • the general adaptive equalizer 10 should apply the synchronized clock signal to the equalization filter unit 11, the clock data recovery unit 12, and the adaptive circuit 13.
  • the synchronized clock signal is limited in that it must operate at high speed along with the communication speed of the signal. Therefore, the general adaptive equalizer 10 needs a high speed clock generator, which acts as a limiting factor of the overall speed of the adaptive equalizer 10.
  • a general analog adaptive equalizer 10 includes a high pass filter, a low pass filter, and a power detector in an adaptive circuit. This is to detect and compare the power of the high frequency components of the equalized signal and the restored signal.
  • the high pass filter and the low pass filter used here are implemented with a capacitor and a resistor, which are passive elements, and occupy a large area.
  • FIG. 2 is a block diagram illustrating an adaptive equalizer 100 according to an embodiment of the present invention.
  • the adaptive equalizer 100 includes an equalization filter unit 110, a size comparison unit 130, and a digital control unit 150.
  • the equalization filter unit 110 receives the received signal and outputs the equalized signal. For example, the equalization filter unit 110 amplifies the high frequency components of the signal passing through the predetermined channel. The equalization filter unit 110 transmits the equalization signal obtained by amplifying a high frequency component to the magnitude comparison unit 130. The equalization filter unit 110 receives the equalization control code from the digital control unit 150. The equalization filter 110 selects an equalization coefficient in response to the equalization control code. The equalization filter unit 110 will be described in more detail below with reference to FIG. 3.
  • the magnitude comparison unit 130 receives the equalization signal from the equalization filter unit 110.
  • the size comparison unit 130 receives the reference voltage code from the digital control unit 150.
  • the size comparison unit 130 compares the received equalization signal with a reference voltage and outputs comparison data. The size comparison unit 130 will be described in more detail with reference to FIG. 4 below.
  • the digital controller 150 receives comparison data from the size comparison unit 130.
  • the digital controller 150 transmits the equalization control code and the reference voltage code to the equalization filter unit 110 and the size comparison unit 130, respectively.
  • the digital controller 150 calculates a probability density function according to the amplitude distribution of the equalization signal using the received comparison data, and detects an equalization coefficient having the largest probability density function. In this case, the equalization coefficient with the largest probability density function detected compensates for the received signal optimally. Accordingly, the digital controller 150 applies an equalization coefficient corresponding to the largest probability density function to the equalization filter unit 110.
  • the digital controller 150 will be described in more detail with reference to FIG. 5 below.
  • FIG. 3 is a block diagram illustrating an equalization filter unit 110 according to an exemplary embodiment of the present invention.
  • the equalization filter unit 110 includes an equalization coefficient determiner 111, a high pass filter 113, and a buffer 115.
  • a feed forward equalizer for performing an equalization operation on a received signal is illustrated by way of example.
  • the equalization coefficient determination unit 111 determines the equalization coefficient in response to the equalization control code. That is, the equalization coefficient determiner 111 receives the equalization control code from the digital controller 150. The equalization coefficient determiner 111 selects the equalization coefficient in response to the received equalization control code.
  • the high pass filter 113 will have an equalization gain corresponding to the selected equalization coefficient.
  • the equalization characteristic of the high pass filter 113 will be determined by an equalization coefficient that determines the equalization gain. Therefore, in order to implement the equalization filter unit 110 having the optimal equalization characteristics, an appropriate equalization coefficient should be selected.
  • the adaptive equalizer 100 calculates a probability density function corresponding to each equalization coefficient in order to select an optimal equalization coefficient. Specifically, the adaptive equalizer 100 according to the embodiment of the present invention calculates a probability density function corresponding to an equalization coefficient corresponding to one equalization control code. Thereafter, the adaptive equalizer 100 according to the embodiment of the present invention calculates a probability density function for the total equalization coefficient by increasing the equalization control code by one step.
  • the adaptive equalizer 100 may perform an optimal equalization operation by applying an equalization control code corresponding to the largest probability density function to the equalization filter unit 110.
  • the structure of the equalization filter unit 110 described above should be understood as illustrative.
  • the equalization filter unit 110 according to the embodiment of the present invention may be applied to various applications.
  • the equalization filter unit 110 according to the embodiment of the present invention may have a structure in which the high pass filter 113 and the buffer 115 are connected in series.
  • the size comparison unit 130 includes a reference voltage generator 131 and a sample comparator 133.
  • the reference voltage generator 131 receives a reference voltage code from the digital controller 150.
  • the reference voltage generator 131 generates a reference voltage in response to the received reference voltage code. That is, the reference voltage generator 131 receives the reference voltage code and performs a digital-analog conversion corresponding thereto to generate a reference voltage.
  • the reference voltage generator 131 transfers the generated reference voltage to the sample comparator 133.
  • the sample comparator 133 receives a reference voltage from the reference voltage generator 131.
  • the sample comparator 133 receives the equalization signal from the equalization filter unit 110.
  • the sample comparator 133 receives an asynchronous clock signal that is not synchronized with the received signal from the outside.
  • the sample comparator 133 samples the equalization signal at the rising or falling transition point of the asynchronous clock, and compares the sampled result with the magnitude of the reference voltage.
  • the sampled equalized signal information means amplitude distribution information of the equalized signal.
  • the sample comparator 133 transmits the comparison data, which is a result of comparing the progress of sampling with the magnitude of the reference voltage, to the digital controller 150.
  • the sample comparator 133 outputs digitized comparison data. For example, if the magnitude of the sampled equalized signal is greater than the reference voltage, the sample comparator 133 will output comparison data equal to '1'. If the magnitude of the sampled equalized signal is smaller than the reference voltage, the sample comparator 133 will output comparison data of '0'.
  • the reference voltage generator 131 generates reference voltages having voltage levels that increase or decrease sequentially in response to the reference voltage code.
  • the reference voltage generator 131 may generate first to Nth reference voltages (N is an integer of 2 or more) that sequentially increases.
  • the sample comparator 133 receives the equalization signal corresponding to the specific equalization code and the first to Nth reference voltages, and compares them with each other. Thereafter, the sample comparator 133 will transfer the comparison data to the digital controller 150.
  • the sample comparator 133 may apply the equalization signal and the first to Nth reference voltages corresponding to the equalization code increased by one step. Each will be compared. Thereafter, the sample comparator 133 will transfer the comparison data to the digital controller 150.
  • FIG. 5 is a block diagram illustrating a digital controller 150 according to an embodiment of the present invention.
  • the digital controller 150 may include a control logic 151, a signal distribution storage unit 152, a probability density detector 153, a probability density storage unit 154, and an optimum.
  • An equalization control code detector 155 may be included in the digital controller 150.
  • the control logic 151 controls the overall operation of the adaptive equalizer 100 according to the embodiment of the present invention.
  • the control logic 151 controls the equalization gain of the high pass filter 113 (see FIG. 3) by transferring the equalization control code to the equalization filter unit 110.
  • the control logic 151 controls the level of the reference voltage generated by the reference voltage generator 131 (see FIG. 4) by transferring the reference voltage code to the magnitude comparison unit 130.
  • the control logic 151 receives comparison data from the size comparison unit 130.
  • the control logic 151 counts the received comparison data and stores the result in the signal distribution storage unit 152.
  • the signal distribution storage unit 152 includes a plurality of signal distribution registers.
  • the signal distribution storage unit 152 stores the counting value of the data output from the size comparison unit 130 in the signal distribution registers.
  • the signal distribution storage unit 152 includes first to Nth signal distribution registers.
  • the first to Nth signal distribution registers store counting values corresponding to the first to Nth reference voltage codes, respectively.
  • the probability density detector 153 detects the maximum probability density function value using the counting value stored in the signal distribution storage unit 152. In detail, the probability density detector 153 calculates a cumulative density function for each reference voltage code using counting values stored in the first to Nth signal distribution registers. The probability density detector 153 obtains the difference of the cumulative density function for each reference voltage code, thereby obtaining a probability density function for one equalization control code.
  • the probability density storage 154 includes a plurality of probability density registers.
  • the probability density storage unit 154 stores the maximum value of the probability density function detected by the probability density detector 153. For example, when a probability density function corresponding to the first equalization control code is detected at the probability density detector 153, the maximum value of the probability density function is stored in the first probability density register. When the probability density functions corresponding to the second to Mth equalization control codes are sequentially detected by the probability density detector 153, the maximum value of each probability density function is stored in the second to Mth probability density registers, respectively.
  • the equalization control code detector 155 detects an optimal equalization control code based on the probability density function stored in the probability density storage 154. In detail, the equalization control code detector 155 compares the maximum values of the probability density functions stored in the first to Mth probability density registers, respectively. The equalization control code detector 155 selects an equalization control code having the maximum value of the largest probability density function. In this case, the selected equalization control code has an optimal equalization gain.
  • FIG. 6 and 7 are timing diagrams for describing an operation of the adaptive equalizer 100 according to an exemplary embodiment of the present invention.
  • FIG. 6 is a timing diagram illustrating an operation of the adaptive equalizer 100 when over-equalized according to an embodiment of the present invention.
  • 7 is a timing diagram illustrating an operation of the adaptive equalizer 100 in the case of under-equalization according to another embodiment of the present invention.
  • the equalization signals are sine curves with a constant interval.
  • the equalization signal may be a randomly generated signal that does not have a constant period.
  • the equalization control code and the reference voltage code are each initialized to the smallest value.
  • the equalization control code and the reference voltage code in the initialization state are assumed to be the first equalization control code and the first reference voltage code, respectively. It is also assumed that the first to Mth equalization control codes are generated sequentially. It is assumed that the first through N reference voltage codes are generated sequentially.
  • the sample comparator 133 outputs '1'. If the magnitude of the sampled equalized signal is smaller than the reference voltage, it is assumed that the sample comparator 133 outputs '0'. It is assumed that the sample comparator 133 performs a sampling operation at the time of the rising transition of the asynchronous clock.
  • control logic 151 transfers the first equalization control code to the equalization filter unit 110. While the first equalization control code is applied to the equalization filter unit 110, the control logic 151 sequentially applies the first to Nth reference voltage codes to the size comparison unit 130.
  • the size comparison unit 130 is formed by the first equalization control code. Compare the equalized signal with the first reference voltage generated by the first reference voltage code and output the result.
  • the magnitude comparison unit 130 performs a sampling operation at the time of the rising transition of the asynchronous clock for a predetermined period, and '0 1 1 0. Will output 1 'of comparison data.
  • the control logic 151 counts the value of '1' received from the size comparison unit 130 and stores the counting value in the first signal distribution register.
  • the control logic 151 sequentially applies the second to Nth reference voltage codes to the size comparison unit 130.
  • the control logic 151 counts '1' received from the size comparison unit 130 and stores the counting value in the second to Nth signal distribution registers, respectively.
  • the probability density detector 153 calculates a probability density function according to the amplitude distribution of the equalized signal formed by the first equalization control code using counting values stored in the first to Nth signal distribution registers. The maximum value of the probability density corresponding to the detected first equalization control code is stored in the first probability density register.
  • the maximum value of the probability density corresponding to the second to Mth equalization control codes is equal to the second.
  • the operations stored in the to Mth probability density registers are each performed.
  • the equalization signal of FIG. 7 is formed by the K-th equalization control code (K is an integer of 2 or more and M or less)
  • the size comparison unit 130 compares the first reference voltage and the equalization signal to '1'. Will output comparison data of 1 1 1 1 '.
  • the control logic 151 counts a value of '1' and stores it in the first signal distribution register.
  • the second to N th reference voltage codes are applied to the magnitude comparison unit 130, and the maximum value of the probability density in the K th equalization control code will be stored in the K th probability density register.
  • the equalization control code detector 155 is stored in the probability density storage unit 154.
  • the optimal equalization control code is detected based on the probability density function.
  • the equalization control code detector 155 compares the maximum values of the probability density functions stored in the first to Mth probability density registers, respectively.
  • the equalization control code detector 155 selects an equalization control code having the maximum value of the largest probability density function. In this case, the selected equalization control code has an optimal equalization gain. Therefore, when the control logic 151 applies the equalization control code having the detected optimal equalization gain to the equalization filter unit 110, the adaptive equalizer 100 according to the embodiment of the present invention is controlled to the optimal state. Can be.
  • Equation 1 h (t) is an impulse response of a channel
  • d (t) is an impulse train according to a bit stream of a signal
  • T is a signal period
  • each i is a sampling index. If the length of the impulse response of the channel (in the following case, -a to b) is limited, Equation 1 may be arranged as Equation 2.
  • Equation 3 when all input values are fixed to 1, the output is fixed as a constant. This may be expressed as in Equation 3.
  • the magnitude of the output probability distribution is inversely proportional to the length of the impulse response. If the impulse response is less than T, the probability value may have a maximum value of 0.5. Based on these results, if the coefficient of the equalizer filter is adjusted so that the probability density function of the equalizer output has the maximum value, the length of the impulse response of the modified channel due to the equalizer is reduced in the time axis. In other words, the signal compensation is most optimal.
  • FIG. 8 is a flowchart showing the operation of the adaptive equalizer 100 according to the embodiment of the present invention.
  • FIG. 8 for the sake of brevity, it is assumed that the first to Mth equalization control codes are generated, and the first to Nth reference voltage codes are generated.
  • step S110 the K-th equalization control code is applied to the equalization filter unit 110.
  • the equalization control codes sequentially increase, the first equalization control code will be applied to the equalization filter unit 110 first.
  • step S120 the S reference voltage code is applied to the magnitude comparison unit 130. For example, when a sequentially increasing reference voltage code is generated, first the first reference voltage code will be applied to the magnitude comparison unit 130.
  • step S130 the counting value of the comparison data output from the size comparison unit 130 is stored in the signal distribution storage unit 152.
  • the counting value of the comparison data will be stored in the first signal distribution register.
  • step S1375 it is determined whether signal distribution calculation operations have been performed for all reference voltage codes.
  • the reference voltage codes are first to Nth reference voltage codes that sequentially increase, and the S reference voltage code is a first reference voltage code.
  • the S reference voltage code is a first reference voltage code.
  • a signal distribution calculation operation for the first reference voltage code has been performed.
  • a probability density function corresponding to the corresponding equalization control code is calculated (step S150).
  • the probability density detector 153 calculates a probability density function for the first equalization control code. In this case, the maximum value of the calculated probability density is stored in the first probability density register.
  • step S155 it is determined whether the probability density function for all equalization control codes has been calculated.
  • the equalization control code detector 155 compares the maximum values of the probability density functions stored in the probability density storage unit 154, respectively. (Step S170). In this case, the equalization control code detector 155 detects the equalization control code having the maximum value of the largest probability density function as the optimal equalization control code (step S180). Therefore, when the equalization control code is applied to the equalization filter unit 110, the adaptive equalizer 100 according to the embodiment of the present invention can be controlled to have an optimal equalization gain.
  • the adaptive equalizer 100 according to the embodiment of the present invention can be controlled to have an optimal equalization gain.
  • the adaptive equalizer 100 according to the embodiment of the present invention may use a low-speed clock signal that is not synchronized in the process of calculating the amplitude distribution of the signal. This is because when the magnitude comparison unit 130 uses a clock signal that is not synchronized with the communication speed of the received signal when performing the sampling operation, it is possible to avoid probability calculations on overlapping values. Accordingly, the adaptive equalizer 100 according to the embodiment of the present invention does not need a high speed clock generator. This means that power consumption for driving the adaptive equalizer 100 according to the embodiment of the present invention is reduced.
  • the adaptive equalizer 100 determines the optimal equalization coefficient by calculating a probability density function according to the amplitude distribution of the equalization signal. That is, the adaptive equalizer 100 according to the embodiment of the present invention does not need to consider the problem of stability because it is not a method of finding a predetermined convergence value and determining it as an equalization coefficient.
  • the adaptive equalizer 100 according to the embodiment of the present invention does not require a high pass filter, a low pass filter, and a power detector for implementing the adaptive circuit 13 (see FIG. 1). Therefore, the adaptive equalizer 100 according to the embodiment of the present invention is not burdened with the high pass filter and the low pass filter, and can be implemented in a small area.
  • the adaptive equalizer 100 is interoperable with the on-chip eye monitoring technology. Accordingly, even in a poor channel environment in which the eye pattern is not opened, stable initial operation without a pilot sequence can be provided.
  • the adaptive equalization apparatus and the adaptive equalization method according to the embodiment of the present invention do not require a high speed clock generator synchronized with the received signal. Accordingly, the adaptive equalization device and the equalization method according to the embodiment of the present invention can be implemented without a clock synchronization circuit for driving the adaptive equalization device, so that power consumption is reduced and economical.
  • the adaptive equalizer according to the embodiment of the present invention can be interoperable with the on-chip eye monitoring technology, thereby providing stable initial operation without a pilot sequence even in a poor channel environment in which the eye pattern is not opened.

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Abstract

본 발명의 실시 예에 따른 등화기의 등화 방법은 복수의 등화 계수들 각각에 대응하는 등화 신호들의 진폭들을 계산하는 단계 및 상기 등화 신호들 중 소정의 진폭을 갖는 등화 신호에 대응하는 등화 계수를 상기 등화기의 등화 계수로 선택하는 단계를 포함한다.

Description

적응형 등화 장치 및 등화 방법
본 발명의 실시 예는 등화 장치 및 등화 방법에 관한 것으로, 좀더 상세하게는 최적의 등화 이득을 갖는 등화 계수를 선택하는 적응형 등화 장치 및 적응형 등화 방법에 관한 것이다.
등화기는 소정의 채널을 이용하여 신호를 전송하는 과정에서 발생되는 신호의 감쇄나 왜곡을 보상하기 위하여 사용된다. 신호의 입출력간 전체로서의 주파수 특성을 필요한 범위로 균등하게 하기 위하여, 등화기의 주파수 특성은 채널의 특성에 따라 상보적으로 조정할 수 있다.
일반적으로, 고속 적응형 등화기에 사용되는 등화기 기술은 결정 궤환 등화기(Decision Feedback Equalizer), 탭-지연 라인 필터(Tap-delay line filter) 등 다양한 구조로 설계된다.
한편, 공정이나 온도 변화에 따라 채널의 특성이 변화하는 것을 효과적으로 보상하기 위해서, 고속 적응형 등화기는 다양한 방식의 기법이 사용된다. 예를 들어, 종래의 고속 적응형 등화기에서는 등화 필터 출력 신호의 고주파 성분의 파워와 기준 신호의 고주파 성분의 파워를 비교하여 그 파워 차이가 최소화 되도록 등화 필터의 고주파 전압 이득을 조절한다.
본 발명의 목적은 수신 신호와 동기된 고속의 클럭 발생기를 필요로 하지 않아 간단한 구조로 구현 가능한 적응형 등화 장치 및 등화 방법을 제공하는 데 있다.
본 발명의 실시 예에 따른 등화기의 등화 방법은 복수의 등화 계수들 각각에 대응하는 등화 신호들의 진폭들을 계산하는 단계, 상기 등화 신호들 중 소정의 진폭을 갖는 등화 신호에 대응하는 등화 계수를 상기 등화기의 등화 계수로 선택하는 단계를 포함한다.
실시 예로서, 상기 복수의 등화 계수들 각각에 대응하는 등화 신호들의 진폭들을 계산하는 단계는 각 등화 신호를 적어도 두 개의 기준 전압들과 각각 비교하는 단계를 포함한다.
실시 예로서, 상기 각 등화 신호를 적어도 두 개의 기준 전압들과 비교하는 단계는 클럭 신호의 상승 또는 하강 천이 시점에서 상기 각 등화 신호와 상기 적어도 두 개의 기준 전압들의 크기를 비교한다.
실시 예로서, 상기 클럭 신호는 외부로부터 인가되는 수신 신호에 동기되지 않는 클럭 신호인 것을 특징으로 한다.
실시 예로서, 상기 복수의 등화 계수들 각각에 대응하는 등화 신호들의 진폭들을 계산하는 단계는 각 등화 신호를 적어도 두 개의 기준 전압들과 각각 비교하여, 각 기준 전압에 대한 누적 밀도 함수를 계산하는 단계 및 상기 각 기준 전압에 대한 누적 밀도 함수를 참조하여, 상기 각 등화 신호에 대한 확률 밀도 함수를 계산하는 단계를 포함한다.
실시 예로서, 상기 등화 신호들 중 소정의 진폭을 갖는 등화 신호에 대응하는 등화 계수를 상기 등화기의 등화 계수로 선택하는 단계는 상기 각 등화 신호에 대한 확률 밀도 함수의 최대값을 참조하여, 가장 큰 확률 밀도 함수의 최대값을 갖는 등화 신호에 대응하는 등화 계수를 상기 등화기의 등화 계수로 선택한다.
본 발명의 실시 예에 따른 적응형 등화 장치는 적어도 두 개의 등화 계수들에 각각 대응하는 등화 신호들을 출력하는 등화 필터부, 상기 등화 신호들 중 각 등화 신호의 진폭과 적어도 두 개의 기준 전압들을 비교하는 비교부, 및 상기 비교부로부터 전달받은 비교 값들을 참조하여, 상기 적어도 두 개의 등화 계수들 중 소정의 등화 계수를 선택하는 제어부를 포함한다.
실시 예로서, 상기 비교부는 클럭 신호의 상승 또는 하강 천이 시점에 상기 등화 신호들 중 각 등화 신호의 진폭과 상기 적어도 두 개의 기준 전압들의 크기를 비교한다.
실시 예로서, 상기 클럭 신호는 상기 등화 필터부에 인가되는 수신 신호에 동기되지 않는 클럭 신호이다.
실시 예로서, 상기 제어부는 상기 비교부로부터 전달받은 비교 값들을 저장하기 위한 레지스터들 포함한다.
실시 예로서, 상기 제어부는 상기 레지스터들에 저장된 비교 값들을 참조하여, 상기 비교 값들에 대응하는 등화 신호의 확률 밀도 함수를 계산하는 확률 밀도 검출기를 더 포함한다.
실시 예로서, 상기 제어부는 상기 확률 밀도 함수의 최대 값을 저장하기 위한 레지스터들을 더 포함한다.
실시 예로서, 상기 제어부는 상기 확률 밀도 함수의 최대 값을 저장하기 위한 레지스터들에 저장된 확률 밀도 함수의 최대 값을 참조하여, 가장 큰 확률 밀도 함수의 최대 값을 갖는 등화 신호에 대응하는 등화 계수를 선택한다.
본 발명의 실시 예에 따른 적응형 등화 장치 및 적응형 등화 방법은 수신 신호와 동기된 고속의 클럭 발생기를 필요로 하지 않는다. 따라서, 적응형 등화 장치를 구동하기 위한 클럭 동기 회로의 부재로 구현이 간단해지고 전력 소모도 감소된다. 또한, 본 발명의 실시 예에 따른 적응형 등화 장치는 소정의 수렴 값을 찾아서 등화 계수를 결정하는 방식이 아니다. 따라서, 적응형 등화 장치의 안정성이 보장된다. 또한, 본 발명의 실시 예에 따른 적응형 등화 장치는 적응회로를 구현하기 위한 고역 통과 필터와 저역 통과 필터 및 파워 검출기를 필요로 하지 않는다. 따라서, 적응형 등화 장치가 적은 면적에 구현될 수 있다. 또한, 본 발명의 실시 예에 따른 적응형 등화 장치는 온칩 아이 모니터링 기술과 연동가능하므로, 아이 패턴이 열리지 않는 열악한 채널 환경에서도 파일럿 시퀀스 없이 안정적인 초기 동작을 제공할 수 있다.
도 1은 일반적인 적응형 등화기(10)를 보여주는 블록도이다.
도 2는 본 발명의 실시 예에 따른 적응형 등화기(100)를 보여주는 블록도이다.
도 3은 본 발명의 실시 예에 따른 등화 필터부(110)를 보여주는 블록도이다.
도 4는 본 발명의 실시 예에 따른 크기 비교부(130)를 보여주는 블록도이다.
도 5는 본 발명의 실시 예에 따른 디지털 제어부(150)를 보여주는 블록도이다.
도 6은 본 발명의 실시 예에 따른 오버-이퀄라이징된 경우의 적응형 등화기(100)의 동작을 설명하기 위한 타이밍도이다.
도 7은 본 발명의 다른 실시 예에 따른 언더-이퀄라이징된 경우의 적응형 등화기(100)의 동작을 설명하기 위한 타이밍도이다.
도 8은 본 발명의 실시 예에 따른 적응형 등화기(100)의 동작을 보여주는 순서도이다.
도 9는 본 발명의 실시 예에 따른 출력 확률 분포의 임펄스 응답이다.
이하에서는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예가 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 일반적인 적응형 등화기(10)를 보여주는 블록도이다.
도 1을 참조하면, 일반적인 적응형 등화기(10)는 등화필터부(11), 클럭 데이터 복원부(12), 및 적응회로(13)를 포함한다. 일반적인 적응형 등화기(10)는 최적의 등화필터 이득을 얻기 위하여 등화신호와 복원신호의 파워를 비교하고, 그 파워의 차이가 최소가 되도록 등화이득제어신호를 조절한다.
이를 위하여, 일반적인 적응형 등화기(10)는 동기된 클럭 신호를 등화필터부(11), 클럭 데이터 복원부(12) 및 적응회로(13)에 인가하여야 한다. 이 경우, 동기된 클럭 신호는 신호의 통신 속도와 더불어 고속으로 동작해야 하는 제한이 있다. 따라서, 일반적인 적응형 등화기(10)는 고속의 클럭 발생기를 필요로하고, 이는 적응형 등화기(10)의 전체 속도를 제약하는 요소로 작용하게 된다.
또한, 일반적인 아날로그 방식의 적응형 등화기(10)는 적응회로 내에 고역 통과 필터, 저역 통과 필터 및 파워 검출기를 구비한다. 이는 등화신호와 복원신호의 고주파 성분의 파워를 검출하고 비교하기 위함이다. 이때 사용되는 고역 통과 필터 및 저역 통과 필터는 수동 소자인 커패시터와 저항으로 구현되며, 넓은 면적을 차지한다.
이하에서는 상술한 문제점을 해결하기 위하여 본 발명의 실시 예에 따른 적응형 등화기가 상세히 설명될 것이다.
도 2는 본 발명의 실시 예에 따른 적응형 등화기(100)를 보여주는 블록도이다.
도 2를 참조하면, 적응형 등화기(100)는 등화 필터부(110), 크기 비교부(130), 및 디지털 제어부(150)를 포함한다.
등화 필터부(110)는 수신신호를 입력받아 등화신호를 출력한다. 예를 들어, 등화필터부(110)는 소정의 채널을 통과한 신호의 고주파 성분을 증폭한다. 등화 필터부(110)는 고주파 성분이 증폭된 등화신호를 크기 비교부(130)에 전달한다. 등화 필터부(110)는 디지털 제어부(150)로부터 등화제어코드를 전달받는다. 등화 필터부(110)는 등화 제어 코드에 응답하여 등화계수를 선택한다. 등화 필터부(110)는 이하의 도 3에서 좀더 상세하게 설명될 것이다.
크기 비교부(130)는 등화 필터부(110)로부터 등화 신호를 전달받는다. 크기 비교부(130)는 디지털 제어부(150)로부터 기준전압 코드를 전달받는다. 크기 비교부(130)는 전달받은 등화 신호와 기준 전압을 비교하여 비교 데이터를 출력한다. 크기 비교부(130)는 이하의 도 4에서 좀더 상세하게 설명될 것이다.
디지털 제어부(150)는 크기 비교부(130)로부터 비교 데이터를 전달받는다. 디지털 제어부(150)는 등화 필터부(110) 및 크기 비교부(130)에 등화 제어 코드와 기준 전압 코드를 각각 전달한다.
디지털 제어부(150)는 전달받은 비교 데이터를 이용하여 등화 신호의 진폭 분포에 따른 확률 밀도 함수를 계산하고, 가장 큰 확률 밀도 함수를 갖는 등화 계수를 검출한다. 이 경우, 검출된 가장 큰 확률 밀도 함수를 갖는 등화 계수는 수신 신호를 최적의 상태로 보상한다. 따라서, 디지털 제어부(150)는 가장 큰 확률 밀도 함수에 대응하는 등화 계수를 등화 필터부(110)에 인가한다. 디지털 제어부(150)는 이하의 도 5에서 좀더 상세하게 설명될 것이다.
도 3은 본 발명의 실시 예에 따른 등화 필터부(110)를 보여주는 블록도이다.
도 3을 참조하면, 본 발명의 실시 예에 따른 등화 필터부(110)는 등화 계수 결정부(111), 고역 필터(113), 및 버퍼(115)를 포함한다. 도 3에서는, 예시적으로, 수신신호에 대한 등화 동작을 수행하는 피드 포워드 등화기가 예시적으로 도시되어 있다.
등화 계수 결정부(111)는 등화 제어 코드에 응답하여 등화 계수를 결정한다. 즉, 등화 계수 결정부(111)는 디지털 제어부(150)로부터 등화 제어 코드를 전달받는다. 등화 계수 결정부(111)는 전달받은 등화 제어 코드에 응답하여 등화 계수를 선택한다.
이 경우, 고역 필터(113)는 선택된 등화 계수에 대응하는 등화 이득을 가질 것이다. 즉, 고역 필터(113)의 등화 특성은 등화 이득을 결정하는 등화 계수에 의해 결정될 것이다. 따라서, 최적의 등화 특성을 갖는 등화 필터부(110)를 구현하기 위해서는 적정한 등화 계수가 선택되어야 한다.
본 발명의 실시 예에 따른 적응형 등화기(100)는 최적의 등화 계수를 선택하기 위하여 각각의 등화 계수에 대응하는 확률 밀도 함수를 계산한다. 구체적으로, 본 발명의 실시 예에 따른 적응형 등화기(100)는 하나의 등화 제어 코드에 대응하는 등화 계수에 대응하는 확률 밀도 함수를 계산한다. 이 후, 본 발명의 실시 예에 따른 적응형 등화기(100)는 1 단계씩 등화 제어 코드를 증가시킴으로써, 전체 등화 계수에 대한 확률 밀도 함수를 각각 계산한다.
이 경우, 가장 큰 확률 밀도 함수에 대응하는 등화 계수는 수신 신호를 최적으로 보상할 것이다. 따라서, 본 발명의 실시 예에 따른 적응형 등화기(100)는 가장 큰 확률 밀도 함수에 대응하는 등화 제어 코드를 등화 필터부(110)에 인가함으로써, 최적의 등화 동작을 수행할 수 있다.
한편, 상술한 등화 필터부(110)의 구조는 예시적인 것으로 이해되어야 한다. 본 발명의 실시 예에 따른 등화 필터부(110)는 다양하게 응용되어 적용될 수 있다. 예를 들어, 본 발명의 실시 예에 따른 등화 필터부(110)는 고역 필터(113)와 버퍼(115)가 직렬적으로 연결된 구조일 수 있다.
도 4는 본 발명의 실시 예에 따른 크기 비교부(130)를 보여주는 블록도이다. 도 4를 참조하면, 본 발명의 실시 예에 따른 크기 비교부(130)는 기준 전압 발생기(131) 및 샘플 비교기(133)를 포함한다.
기준 전압 발생기(131)는 디지털 제어부(150)로부터 기준 전압 코드를 전달받는다. 기준 전압 발생기(131)는 전달받은 기준 전압 코드에 응답하여 기준 전압을 생성한다. 즉, 기준 전압 발생기(131)는 기준 전압 코드를 전달받고, 이에 대응하는 디지털-아날로그 변환을 수행하여 기준 전압을 생성한다. 기준 전압 발생기(131)는 생성된 기준 전압을 샘플 비교기(133)에 전달한다.
샘플 비교기(133)는 기준 전압 발생기(131)로부터 기준 전압을 전달받는다. 샘플 비교기(133)는 등화 필터부(110)로부터 등화 신호를 전달받는다. 또한, 샘플 비교기(133)는 수신신호에 동기되지 않은 비동기 클럭 신호를 외부로부터 전달받는다. 샘플 비교기(133)는 비동기 클럭의 상승 또는 하강 천이 시점에 등화 신호를 샘플링하고, 샘플링된 결과와 기준 전압의 크기를 비교한다. 이 경우, 샘플링된 등화 신호 정보는 등화 신호의 진폭 분포 정보를 의미한다. 샘플 비교기(133)는 샘플링 경과와 기준 전압의 크기의 비교 결과인 비교 데이터를 디지털 제어부(150)에 전달한다.
본 발명에 따른 실시 예에 있어서, 샘플 비교기(133)는 디지털화된 비교 데이터를 출력한다. 예를 들어, 샘플링된 등화 신호의 크기가 기준 전압보다 큰 경우, 샘플 비교기(133)는 '1'인 비교 데이터를 출력할 것이다. 샘플링된 등화 신호의 크기가 기준 전압보다 작은 경우, 샘플 비교기(133)는 '0'의 비교 데이터를 출력할 것이다.
또한, 본 발명에 따른 실시 예에 있어서, 기준 전압 발생기(131)는 기준 전압 코드에 응답하여 순차적으로 증가 또는 감소하는 전압 레벨을 갖는 기준 전압들을 발생한다. 예를 들어, 기준 전압 발생기(131)는 순차적으로 증가하는 제 1 내지 제 N 기준 전압(N은 2 이상의 정수)을 발생할 것이다. 이 경우, 샘플 비교기(133)는 특정 등화 코드에 대응하는 등화 신호와 제 1 내지 제 N 기준 전압들을 인가받고, 각각 비교할 것이다. 이 후, 샘플 비교기(133)는 비교 데이터를 디지털 제어부(150)에 전달할 것이다.
특정 등화 코드에 대응하는 등화 신호와 제 1 내지 제 N 기준 전압들의 비교 데이터가 출력된 후에, 샘플 비교기(133)는 1 단계 증가된 등화 코드에 대응하는 등화 신호와 제 1 내지 제 N 기준 전압들을 각각 비교할 것이다. 이 후, 샘플 비교기(133)는 비교 데이터를 디지털 제어부(150)에 전달할 것이다.
도 5는 본 발명의 실시 예에 따른 디지털 제어부(150)를 보여주는 블록도이다.
도 5를 참조하면, 본 발명의 실시 예에 따른 디지털 제어부(150)는 제어로직(151), 신호 분포 저장부(152), 확률 밀도 검출기(153), 확률 밀도 저장부(154), 및 최적 등화 제어 코드 검출기(155)를 포함한다.
제어 로직(151)은 본 발명의 실시 예에 따른 적응형 등화기(100)의 전반적인 동작을 제어한다. 자세히 설명하면, 제어 로직(151)은 등화 필터부(110)에 등화 제어 코드를 전달함으로써, 고역 필터(113, 도 3 참조)의 등화 이득을 제어한다. 제어 로직(151)은 크기 비교부(130)에 기준 전압 코드를 전달함으로써, 기준 전압 발생기(131, 도 4 참조)에 의하여 생성되는 기준 전압의 레벨을 제어한다. 또한, 제어 로직(151)은 크기 비교부(130)로부터 비교 데이터들을 전달받는다. 제어 로직(151)은 전달받은 비교 데이터들을 카운팅하고, 그 결과를 신호 분포 저장부(152)에 저장한다.
신호 분포 저장부(152)는 복수의 신호 분포 레지스터를 포함한다. 신호 분포 저장부(152)는 크기 비교부(130)로부터 출력된 데이터의 카운팅 값을 각각의 신호 분포 레지스터들에 저장한다. 예를 들어, 신호 분포 저장부(152)는 제 1 내지 제 N 신호 분포 레지스터를 포함한다. 제 1 내지 제 N 신호 분포 레지스터는 각각 제 1 내지 제 N 기준 전압 코드에 대응하는 카운팅 값을 저장한다.
확률 밀도 검출기(153)는 신호 분포 저장부(152)에 저장된 카운팅 값을 이용하여 최대 확률 밀도 함수 값을 검출한다. 자세히 설명하면, 확률 밀도 검출기(153)는 제 1 내지 제 N 신호 분포 레지스터에 저장된 카운팅 값을 이용하여 각 기준 전압 코드에 대한 누적 밀도 함수(Cumulative Density Function)를 계산한다. 확률 밀도 검출기(153)는 각 기준 전압 코드에 대한 누적 밀도 함수의 차이를 구함으로써, 하나의 등화 제어 코드에 대한 확률 밀도 함수를 구한다.
확률 밀도 저장부(154)는 복수의 확률 밀도 레지스터를 포함한다. 확률 밀도 저장부(154)는 확률 밀도 검출기(153)에서 검출된 확률 밀도 함수의 최대값을 저장한다. 예를 들어, 확률 밀도 검출기(153)에서 제 1 등화 제어 코드에 대응하는 확률 밀도 함수가 검출된 경우, 확률 밀도 함수의 최대값은 제 1 확률 밀도 레지스터에 저장된다. 확률 밀도 검출기(153)에서 제 2 내지 제 M 등화 제어 코드에 대응하는 확률 밀도 함수가 순차적으로 검출된 경우, 각 확률 밀도 함수의 최대값은 제 2 내지 제 M 확률 밀도 레지스터에 각각 저장된다.
등화 제어 코드 검출기(155)는 확률 밀도 저장부(154)에 저장된 확률 밀도 함수를 기초로 최적의 등화 제어 코드를 검출한다. 자세히 설명하면, 등화 제어 코드 검출기(155)는 제 1 내지 제 M 확률 밀도 레지스터에 저장된 확률 밀도 함수의 최대값을 각각 비교한다. 등화 제어 코드 검출기(155)는 가장 큰 확률 밀도 함수의 최대값을 갖는 등화 제어 코드를 선택한다. 이 경우, 선택된 등화 제어 코드는 최적의 등화 이득을 갖는다.
도 6 및 도 7은 본 발명의 실시 예에 따른 적응형 등화기(100)의 동작을 설명하기 위한 타이밍도이다. 도 6은 본 발명의 실시 예에 따른 오버-이퀄라이징된 경우의 적응형 등화기(100)의 동작을 설명하기 위한 타이밍도이다. 도 7은 본 발명의 다른 실시 예에 따른 언더-이퀄라이징된 경우의 적응형 등화기(100)의 동작을 설명하기 위한 타이밍도이다. 도 6 및 도 7에서는 등화 신호가 일정한 간격을 갖는 사인 곡선(sine curve)인 것으로 가정된다. 다만, 이는 예시적인 것이며 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 등화 신호는 일정한 주기를 갖지 않는 램덤하게 생성된 신호일 수 있다.
이하에서는 도 2 내지 도 7을 참조하여, 본 발명의 실시 예에 따른 적응형 등화기(100)의 동작이 좀더 구체적으로 설명될 것이다. 간략한 설명을 위하여, 등화 제어 코드와 기준 전압 코드를 각각 가장 작은 값으로 초기화된다고 가정된다. 초기화 상태의 등화 제어 코드와 기준 전압 코드는 각각 제 1 등화 제어 코드와 제 1 기준 전압 코드라고 가정된다. 또한, 제 1 내지 제 M 등화 제어 코드가 순차적으로 발생된다고 가정된다. 제 1 내지 N 기준 전압 코드가 순차적으로 발생된다고 가정된다. 또한, 샘플링된 등화 신호의 크기가 기준 전압보다 큰 경우, 샘플 비교기(133)는 '1'을 출력한다고 가정된다. 샘플링된 등화 신호의 크기가 기준 전압보다 작은 경우, 샘플 비교기(133)는 '0'을 출력한다고 가정된다. 샘플 비교기(133)는 비동기 클럭의 상승 천이 시점에 샘플링 동작을 수행한다고 가정된다.
예를 들어, 제어 로직(151)은 제 1 등화 제어 코드를 등화 필터부(110)에 전달한다. 등화 필터부(110)에 제 1 등화 제어 코드가 인가되는 동안, 제어 로직(151)은 순차적으로 제 1 내지 제 N 기준 전압 코드를 크기 비교부(130)에 인가한다.
자세히 설명하면, 제 1 등화 제어 코드와 제 1 기준 전압 코드가 각각 등화 필터부(110)와 크기 비교부(130)에 인가된 경우, 크기 비교부(130)는 제 1 등화 제어 코드에 의하여 성형된 등화 신호와 제 1 기준 전압 코드에 의하여 발생된 제 1 기준 전압을 비교하여, 그 결과 값을 출력할 것이다.
예를 들어, 제 1 등화 제어 코드에 의하여 도 6와 같은 등화 신호가 생성된 경우, 크기 비교부(130)는 일정 기간 동안 비동기 클럭의 상승 천이 시점에 샘플링 동작을 수행하고, '0 1 1 0 1'의 비교 데이터를 출력할 것이다. 이 경우, 제어 로직(151)은 크기 비교부(130)로부터 전달받은 '1'의 값을 카운팅하고, 카운팅 값을 제 1 신호 분포 레지스터에 저장한다.
이 후, 유사한 방법으로, 제어 로직(151)은 제 2 내지 제 N 기준 전압 코드를 크기 비교부(130)에 순차적으로 인가한다. 제어 로직(151)은 크기 비교부(130)로부터 전달받은 '1'을 카운팅하고, 카운팅 값을 제 2 내지 제 N 신호 분포 레지스터에 각각 저장한다. 이 경우, 확률 밀도 검출기(153)는 제 1 내지 제 N 신호 분포 레지스터에 저장된 카운팅 값을 이용하여 제 1 등화 제어 코드에 의하여 성형된 등화 신호의 진폭 분포에 따른 확률 밀도 함수를 계산한다. 검출된 제 1 등화 제어 코드에 대응하는 확률 밀도의 최대값은 제 1 확률 밀도 레지스터에 저장된다.
상술한 제 1 등화 제어 코드에 대응하는 확률 밀도의 최대값을 제 1 확률 밀도 레지스터에 저장하는 동작이 수행된 이 후, 제 2 내지 제 M 등화 제어 코드에 대응하는 확률 밀도의 최대값이 제 2 내지 제 M 확률 밀도 레지스터에 저장되는 동작이 각각 수행된다. 예를 들어, 제 K 등화 제어 코드(K는 2이상 M이하의 정수)에 의하여 도 7의 등화 신호가 성형된 경우, 크기 비교부(130)는 제 1 기준 전압과 등화 신호를 비교하여 '1 1 1 1 1'의 비교 데이터를 출력할 것이다. 이 경우, 제어 로직(151)은 '1'의 값을 카운팅하여 제 1 신호 분포 레지스터에 저장한다. 이 후, 유사한 방법으로, 제 2 내지 제 N 기준 전압 코드가 크기 비교부(130)에 인가되고, 제 K 등화 제어 코드에 확률 밀도의 최대값이 제 K 확률 밀도 레지스터에 저장될 것이다.
확률 밀도 저장부(154)의 제 1 내지 제 M 확률 밀도 레지스터에 각각 대응하는 등화 제어 코드의 확률 밀도 최대값이 저장된 이 후, 등화 제어 코드 검출기(155)는 확률 밀도 저장부(154)에 저장된 확률 밀도 함수를 기초로 최적의 등화 제어 코드를 검출한다. 자세히 설명하면, 등화 제어 코드 검출기(155)는 제 1 내지 제 M 확률 밀도 레지스터에 저장된 확률 밀도 함수의 최대값을 각각 비교한다. 등화 제어 코드 검출기(155)는 가장 큰 확률 밀도 함수의 최대값을 갖는 등화 제어 코드를 선택한다. 이 경우, 선택된 등화 제어 코드는 최적의 등화 이득을 갖는다. 따라서, 제어 로직(151)은 검출된 최적의 등화 이득을 갖는 등화 제어 코드를 등화 필터부(110)에 인가하면, 본 발명의 실시 예에 따른 적응형 등화기(100)는 최적의 상태로 제어될 수 있다.
한편, 선택된 등화 제어 코드가 최적의 등화 이득을 갖는 이유는 다음과 같다.
신호의 통신 간 채널의 간섭으로 인한 신호의 영향은 수학식 1과 같이 전개될 수 있다.
수학식 1
Figure PCTKR2010005305-appb-M000001
수학식 1을 참조하면, h(t)는 채널의 임펄스 응답, d(t)는 신호의 비트 스트림에 따른 임펄스 트레인, T는 신호 주기, 그리고 각 i는 샘플링 인덱스이다. 채널의 임펄스 응답의 길이(아래의 경우 -a부터 b까지)가 제한되어 있다면 수학식 1은 수학식 2와 같이 정리될 수 있다.
수학식 2
Figure PCTKR2010005305-appb-M000002
수학식 2를 참조하면, 모든 입력 값이 1로 고정될 경우에 출력은 상수로 고정된다. 이는 수학식 3과 같이 표현될 수 있다.
수학식 3
Figure PCTKR2010005305-appb-M000003
위와 같은 결과를 도출하기 위한 출력 신호의 확률 분포를 계산하면 다음과 같다.
값이 나올 수 있는 전체 경우의 수: 2a+b+1
입력이 1로 고정될 경우의 수 : 1 di=1 for i=-a ~ b
출력 값이 C로 나올 확률 : 1/2a+b+1
이에 따른 출력 C에서 확률 분포 임펄스를 그려보면 도 9와 같은 결과를 얻을 수 있다.
즉, C라는 값이 취해 질 경우 출력 확률 분포의 크기는 임펄스 응답의 길이에 대해 반비례하며, 만약 임펄스 응답이 T이하일 경우 확률 값은 0.5의 최대값을 가질 수 있다. 이러한 결과를 토대로 등화기 출력의 확률 밀도 함수가 최대 값을 갖도록 등화기 필터의 계수를 조정해주면 등화기로 인해 수정된 채널의 임펄스 응답의 길이는 시간 축에서 줄어드는 것이다. 즉, 신호의 보상 정도가 가장 최적으로 이루어진다.
도 8은 본 발명의 실시 예에 따른 적응형 등화기(100)의 동작을 보여주는 순서도이다. 도 8에서는 간략한 설명을 위하여, 제 1 내지 제 M 등화 제어 코드가 발생된다고 가정되고, 제 1 내지 제 N 기준 전압 코드가 발생된다고 가정된다.
S110 단계에서, 제 K 등화 제어 코드가 등화 필터부(110)에 인가된다. 예를 들어, 순차적으로 증가하는 등화 제어 코드가 발생된 경우, 먼저 제 1 등화 제어 코드가 등화 필터부(110)에 인가될 것이다.
S120 단계에서, 제 S 기준 전압 코드가 크기 비교부(130)에 인가된다. 예를 들어, 순차적으로 증가하는 기준 전압 코드가 발생된 경우, 먼저 제 1 기준 전압 코드가 크기 비교부(130)에 인가될 것이다.
S130 단계에서, 크기 비교부(130)로부터 출력된 비교 데이터의 카운팅 값이 신호 분포 저장부(152)에 저장된다. 예를 들어, 제 1 기준 전압 코드가 크기 비교부(130)에 인가된 경우, 비교 데이터의 카운팅 값은 제 1 신호 분포 레지스터에 저장될 것이다.
S135 단계에서, 모든 기준 전압 코드에 대한 신호 분포 계산 동작이 수행되었는지 여부가 판별된다.
예를 들어, 기준 전압 코드들은 순차적으로 증가하는 제 1 내지 제 N 기준 전압 코드이며, 제 S 기준 전압 코드는 제 1 기준 전압 코드라고 가정된다. 즉, 제 1 기준 전압 코드에 대한 신호 분포 계산 동작이 수행되었다고 가정된다. 이 경우, 모든 기준 전압 코드에 대한 신호 분포 계산 동작이 수행되지 않았다(즉, S≠N). 따라서, 다음 기준 전압 코드에 대한 신호 분포 계산 동작을 수행하기 위하여, 제 S 기준 전압 코드는 1 단계 증가된다(S=S+1, S140 단계). 이 후, 증가된 기준 전압 코드에 대하여 신호 분포 계산 동작이 수행된다.
한편, 모든 기준 전압 코드들에 대한 신포 분포 계산 동작이 수행된 경우(즉, S=N), 해당 등화 제어 코드에 대응하는 확률 밀도 함수가 계산된다(S150 단계). 예를 들어, 제 1 등화 제어 코드에 대응하는 기준 전압 코드에 대한 신호 분포 계산 동작이 모두 수행된 경우, 확률 밀도 검출기(153)는 제 1 등화 제어 코드에 대한 확률 밀도 함수를 계산한다. 이 경우, 계산된 확률 밀도의 최대 값은 제 1 확률 밀도 레지스터에 저장된다.
S155 단계에서, 모든 등화 제어 코드에 대한 확률 밀도 함수가 계산되었는 지의 여부가 판별된다.
예를 들어, 등화 제어 코드들은 순차적으로 증가하는 제 1 내지 제 M 등화 제어 코드이며, 제 K 등화 제어 코드는 제 1 등화 제어 코드라고 가정된다. 즉, 제 1 등화 제어 코드에 대한 확률 밀도 함수의 계산 동작이 수행되었다고 가정된다. 이 경우, 모든 등화 제어 코드에 대한 확률 밀도 함수의 계산 동작이 수행되지 않았다(즉, K≠M). 따라서, 다음 등화 제어 코드에 대한 확률 밀도 함수의 계산 동작을 수행하기 위하여, 제 K 등화 제어 코드는 1 단계 증가된다(K=K+1, S160 단계). 이 후, 증가된 등화 제어 코드에 대하여 확률 밀도 계산 동작이 수행된다.
한편, 모든 등화 제어 코드에 대한 확률 밀도 계산 동작이 수행된 경우(즉, K=M), 등화 제어 코드 검출기(155)는 확률 밀도 저장부(154)에 저장된 확률 밀도 함수의 최대값을 각각 비교한다(S170 단계). 이 경우, 등화 제어 코드 검출기(155)는 가장 큰 확률 밀도 함수의 최대값을 갖는 등화 제어 코드를 최적 등화 제어 코드로 검출한다(S180 단계). 따라서, 해당 등화 제어 코드가 등화 필터부(110)에 인가되면, 본 발명의 실시 예에 따른 적응형 등화기(100)는 최적의 등화 이득을 갖도록 제어될 수 있다.
상술한 방법에 의하여, 본 발명의 실시 예에 따른 적응형 등화기(100)는 최적의 등화 이득을 갖도록 제어될 수 있다. 또한, 본 발명의 실시 예에 따른 적응형 등화기(100)는 신호의 진폭 분포를 계산하는 과정에서 동기되지 않은 저속의 클럭 신호가 사용될 수 있다. 크기 비교부(130)에서 샘플링 동작을 수행하는 때에 수신 신호의 통신 속도에 동기되지 않은 클럭 신호를 사용하면, 중복되는 값에 확률 계산을 피할 수 있기 때문이다. 따라서, 본 발명의 실시 예에 따른 적응형 등화기(100)는 고속의 클럭 발생기를 필요로 하지 않는다. 이는 본 발명의 실시 예에 따른 적응형 등화기(100)를 구동하기 위한 전력 소모가 감소됨을 의미한다.
또한, 본 발명의 실시 예에 따른 적응형 등화기(100)는 등화 신호의 진폭 분포에 따른 확률 밀도 함수를 계산하는 방식에 의하여 최적의 등화 계수를 결정한다. 즉, 본 발명의 실시 예에 따른 적응형 등화기(100)는 소정의 수렴 값을 찾고, 이를 등화 계수로 결정하는 방식이 아니므로 안정도의 문제를 고려할 필요가 없다.
또한, 본 발명의 실시 예에 따른 적응형 등화기(100)는 적응회로(13, 도 1 참조)를 구현하기 위한 고역 통과 필터, 저역 통과 필터 및 파워 검출기를 필요로 하지 않는다. 따라서, 본 발명의 실시 예에 따른 적응형 등화기(100)는 고역 통과 필터 및 저역 통과 필터 대한 부담이 없고, 적은 면적에 구현이 가능하다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 예를 들어, 본 발명의 실시 예에 따른 적응형 등화기(100)는 온칩 아이 모니터링 기술과 연동가능하다. 따라서, 아이 패턴이 열리지 않는 열악한 채널 환경에서도 파일럿 시퀀스 없이 안정적인 초기 동작을 제공할 수 있다.
상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
본 발명의 실시 예에 따른 적응형 등화 장치 및 적응형 등화 방법은 수신 신호와 동기된 고속의 클럭 발생기를 필요로 하지 않는다. 따라서, 본 발명의 실시 예에 따른 적응형 등화 장치 및 등화 방법은 적응형 등화 장치를 구동하기 위한 클럭 동기 회로없이 구현 가능하므로 전력 소모가 감소되어 경제적이다.
또한, 본 발명의 실시 예에 따른 적응형 등화 장치는 온칩 아이 모니터링 기술과 연동가능하므로, 아이 패턴이 열리지 않는 열악한 채널 환경에서도 파일럿 시퀀스 없이 안정적인 초기 동작을 제공할 수 있다.

Claims (13)

  1. 등화기의 등화 방법에 있어서,
    복수의 등화 계수들 각각에 대응하는 등화 신호들의 진폭들을 계산하는 단계;
    상기 등화 신호들 중 소정의 진폭을 갖는 등화 신호에 대응하는 등화 계수를 상기 등화기의 등화 계수로 선택하는 단계를 포함하는 등화기의 등화 방법.
  2. 제 1 항에 있어서,
    상기 복수의 등화 계수들 각각에 대응하는 등화 신호들의 진폭들을 계산하는 단계는 각 등화 신호를 적어도 두 개의 기준 전압들과 각각 비교하는 단계를 포함하는 등화기의 등화 방법.
  3. 제 2 항에 있어서,
    상기 각 등화 신호를 적어도 두 개의 기준 전압들과 비교하는 단계는
    클럭 신호의 상승 또는 하강 천이 시점에서 상기 각 등화 신호와 상기 적어도 두 개의 기준 전압들의 크기를 비교하는 등화기의 등화 방법.
  4. 제 3 항에 있어서,
    상기 클럭 신호는 외부로부터 인가되는 수신 신호에 동기되지 않는 클럭 신호인 것을 특징으로 하는 등화기의 등화 방법.
  5. 제 1 항에 있어서,
    상기 복수의 등화 계수들 각각에 대응하는 등화 신호들의 진폭들을 계산하는 단계는
    각 등화 신호를 적어도 두 개의 기준 전압들과 각각 비교하여, 각 기준 전압에 대한 누적 밀도 함수를 계산하는 단계; 및
    상기 각 기준 전압에 대한 누적 밀도 함수를 참조하여, 상기 각 등화 신호에 대한 확률 밀도 함수를 계산하는 단계를 포함하는 등화기의 등화 방법.
  6. 제 5 항에 있어서,
    상기 등화 신호들 중 소정의 진폭을 갖는 등화 신호에 대응하는 등화 계수를 상기 등화기의 등화 계수로 선택하는 단계는
    상기 각 등화 신호에 대한 확률 밀도 함수의 최대값을 참조하여, 가장 큰 확률 밀도 함수의 최대값을 갖는 등화 신호에 대응하는 등화 계수를 상기 등화기의 등화 계수로 선택하는 등화기의 등화 방법.
  7. 적응형 등화 장치에 있어서,
    적어도 두 개의 등화 계수들에 각각 대응하는 등화 신호들을 출력하는 등화 필터부;
    상기 등화 신호들 중 각 등화 신호의 진폭과 적어도 두 개의 기준 전압들을 비교하는 비교부; 및
    상기 비교부로부터 전달받은 비교 값들을 참조하여, 상기 적어도 두 개의 등화 계수들 중 소정의 등화 계수를 선택하는 제어부를 포함하는 등화 장치.
  8. 제 7 항에 있어서,
    상기 비교부는 클럭 신호의 상승 또는 하강 천이 시점에 상기 등화 신호들 중 각 등화 신호의 진폭과 상기 적어도 두 개의 기준 전압들의 크기를 비교하는 등화 장치.
  9. 제 8 항에 있어서,
    상기 클럭 신호는 상기 등화 필터부에 인가되는 수신 신호에 동기되지 않는 클럭 신호인 등화 장치.
  10. 제 7 항에 있어서,
    상기 제어부는 상기 비교부로부터 전달받은 비교 값들을 저장하기 위한 레지스터들 포함하는 등화 장치.
  11. 제 10 항에 있어서,
    상기 제어부는 상기 레지스터들에 저장된 비교 값들을 참조하여, 상기 비교 값들에 대응하는 등화 신호의 확률 밀도 함수를 계산하는 확률 밀도 검출기를 더 포함하는 등화 장치.
  12. 제 11 항에 있어서,
    상기 제어부는 상기 확률 밀도 함수의 최대 값을 저장하기 위한 레지스터들을 더 포함하는 등화 장치.
  13. 제 12 항에 있어서,
    상기 제어부는 상기 확률 밀도 함수의 최대 값을 저장하기 위한 레지스터들에 저장된 확률 밀도 함수의 최대 값을 참조하여, 가장 큰 확률 밀도 함수의 최대 값을 갖는 등화 신호에 대응하는 등화 계수를 선택하는 등화 장치.
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