WO2021091217A1 - 검출 방법 및 장치 - Google Patents

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WO2021091217A1
WO2021091217A1 PCT/KR2020/015302 KR2020015302W WO2021091217A1 WO 2021091217 A1 WO2021091217 A1 WO 2021091217A1 KR 2020015302 W KR2020015302 W KR 2020015302W WO 2021091217 A1 WO2021091217 A1 WO 2021091217A1
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WO
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value
chip sequence
llr
sequence
data bit
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Application number
PCT/KR2020/015302
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English (en)
French (fr)
Inventor
문희찬
최회상
Original Assignee
한양대학교 산학협력단
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/69—Spread spectrum techniques
    • H04B1/707—Spread spectrum techniques using direct sequence modulation
    • H04B1/7073—Synchronisation aspects
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/29—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
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    • H03M13/29—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes
    • H03M13/2957—Turbo codes and decoding

Definitions

  • the present embodiments relate to a method of detecting a chip sequence and a data bit in a direct sequence spread-band communication system.
  • the direct-sequence spread-band system is a system in which data is multiplied by a sequence of chips of several bits to spread the band for communication.
  • the direct-sequence spread-band communication method when it is necessary to simultaneously detect a chip sequence and a data bit, or to simultaneously secure time synchronization when time synchronization of the chip sequence is not secured, an effective method for this is required.
  • the present embodiments can provide an efficient method of simultaneously detecting a chip sequence and a data bit in a direct sequence spread-band communication method.
  • the present embodiments may provide a method of simultaneously securing time synchronization when time synchronization of a chip sequence is not secured.
  • each data bit is a receiving unit for receiving a communication signal transmitted by direct sequence spreading by a sequence of N chips, and an initial value of each LLR (Log Likelihood Ratio) for the data bit and the chip sequence.
  • An initialization unit to set, calculates an LLR value for at least one data bit and at least one or more chip sequences and updates a prior probability value, but repeats the calculation of the LLR value and updating the prior probability value until a preset termination condition is satisfied.
  • a detection device comprising: an iterative update unit, an output unit that outputs at least one of a data bit, a chip of a sequence, and time synchronization information based on a final LLR value that satisfies a preset end condition.
  • LLR Log Likelihood Ratio
  • the initialization step of setting the LLR value is calculated for at least one data bit and at least one chip sequence and the prior probability value is updated, but the LLR value calculation and the prior probability value update are repeated until a preset termination condition is satisfied.
  • the present embodiment it is possible to simultaneously detect data bits and chip sequences with high performance in a direct sequence spread-band communication system.
  • FIG. 1 is a diagram illustrating a configuration of a detection device according to an embodiment of the present disclosure.
  • FIG. 2 is a diagram illustrating a signal received by a detection device according to an embodiment of the present disclosure.
  • FIG. 3 is a diagram illustrating that a signal received by a detection device according to an embodiment of the present disclosure can be interpreted as one product code.
  • FIG. 4 is a flowchart illustrating an operation of simultaneously detecting a chip sequence and a data bit according to an embodiment of the present disclosure.
  • FIG. 5 is a flowchart illustrating an operation of simultaneously detecting a time offset, a chip sequence, and a data bit when there is no time synchronization information according to an embodiment of the present disclosure.
  • FIG. 6 is a flowchart of a detection method according to an embodiment of the present disclosure.
  • the present disclosure relates to a detection apparatus and method.
  • first, second, A, B, (a) and (b) may be used. These terms are only for distinguishing the component from other components, and the nature, order, order, or number of the component is not limited by the term.
  • temporal precedence relationship such as "after”, “after”, “after”, “before”, etc.
  • temporal precedence relationship such as "after”, “after”, “after”, “before”, etc.
  • a case where a flow forward and backward relationship is described may also include a case that is not continuous unless “directly” or “directly” is used.
  • the numerical value or its corresponding information is related to various factors (e.g., process factors, internal or external impacts, etc.) It can be interpreted as including an error range that can be caused by noise, etc.).
  • the direct-sequence spread-band system to which the detection apparatus and method in the present specification is applied uses a spread-spectrum modulation scheme in which a data signal is multiplied by a digital code having a high frequency and spread.
  • the direct-sequence spread-band system modulates each bit of a binary data signal to be transmitted into several bits in the form of a chip constituting a chip sequence, spreads it across the frequency of use, and transmits it. It may mean a technology that is converted to and restores data.
  • the turbo decoding technology in the present specification may refer to a technology for detecting data bits as an efficient decoding method for a product code. Specifically, the turbo decoding technology calculates the log likelihood ratio (LLR) for each information, and continuously updates the LLR value to converge to a constant value, and then detects the transmitted data based on the final LLR. It can be technology.
  • LLR log likelihood ratio
  • time offset in the present specification is a time synchronization between the start time of the chip sequence multiplied by the data bit and the start time of the chip sequence and may be time synchronization of the chip sequence.
  • FIG. 1 is a diagram illustrating a configuration of a detection device according to an embodiment of the present disclosure.
  • the detection apparatus 100 includes a receiving unit 110 for receiving a communication signal transmitted by direct sequence spreading of each data bit by a sequence of N chips, a data bit and a data bit.
  • An initialization unit 120 that sets an initial value of each LLR (Log Likelihood Ratio) for a chip sequence, calculates an LLR value for at least one data bit and at least one chip sequence, and updates a prior probability value,
  • the iterative update unit 130 that repeats the calculation of the LLR value and updating the prior probability value until the end condition is satisfied, based on the final LLR value that satisfies the preset end condition, among the data bits, the chip of the sequence, and time synchronization information
  • a detection device 100 including an output unit 140 that outputs at least one may be provided.
  • the receiving unit 110 may receive a communication signal in which each data bit is transmitted by direct sequence spreading by a sequence of N chips. For example, when receiving data corresponding to M data bits, the receiving unit 110 transmits a spectrum spread by N chips, so that the reception unit 110 may be received as a communication signal represented by a matrix of M ⁇ N size. I can. Details of the received signal will be described later with reference to FIGS. 2 and 3.
  • the initialization unit 120 may set an initial value of each LLR for a data bit and a chip sequence. For example, the initialization unit 120 may set an absolute value of an initial LLR value for one bit of data bits or chip sequences.
  • the initialization unit 120 may set an absolute value size of the LLR initial value corresponding to a specific bit among the data bits and the chip sequence to be larger than the absolute value sizes of other bits.
  • the initialization unit 120 may set the absolute value of the data bit and the LLR value of the chip sequence within a predetermined range from 0 or 0.
  • the iterative updater 130 may calculate an LLR value for at least one or more data bits and at least one or more chip sequences and update a prior probability value. In addition, the iterative update unit 130 may repeat calculating an LLR value and updating a prior probability value until a preset termination condition is satisfied. For example, the iterative update unit 130 calculates the LLR value for the data bit and the chip sequence, repeats the LLR value and continuously updates it to converge to a constant value, and then transmits data based on the final LLR value. Bits can be detected. In addition, the iterative updater 130 may select an update order among data bits and chip sequences, calculate the LLR values in order, and calculate and update a prior probability value.
  • the output unit 140 may detect and output at least one of a data bit, a chip sequence, and time synchronization information based on a final LLR value that satisfies a preset end condition. For example, the output unit 140 may detect and output at least one of a data bit, a chip sequence, and time synchronization information based on the final LLR value calculated from the selected time offset.
  • the termination condition may be set as a case in which the number of repetitions of the repetition update unit 130 is repeated a predetermined number of times or a case in which a change in the LLR value falls below a specific value.
  • FIG. 2 is a diagram illustrating a signal received by a detection device according to an embodiment of the present disclosure.
  • the receiver 110 of the detection apparatus 100 may receive a signal transmitted by a spread-band communication system.
  • the receiving unit 110 may receive data corresponding to M data bits, and since each data bit has been spread by N chips, the total received signal may be M ⁇ N.
  • the signal received by the receiver 110 may be displayed in a two-dimensional array.
  • each row of the received signal may be a signal received for different data bits
  • each column may be a signal received by different chips.
  • the signal received by the receiving unit 110 operates with M-bit data bits as input on the vertical axis and N-bit chip sequences as input on the horizontal axis 320 to generate a total of M ⁇ N signals. can do. Accordingly, in the present specification, a signal in the form of an M ⁇ N matrix is described as being received, but this may mean transforming the received signal into an M ⁇ N matrix form.
  • the direct-sequence spread-band system may spread and transmit the band by multiplying data by a chip sequence of several bits.
  • c1,... ,cN may denote a chip sequence
  • a denote a data bit to be transmitted
  • h(t) denote a waveform through which one chip is transmitted.
  • the receiver 110 may collect spread band signals for several bits by using several data bits transmitted using the same spreading sequence. For example, if a transmission signal composed of M bits is multiplied and transmitted using the same confirmation sequence, it can be expressed as Equation 2.
  • the reception unit 110 may receive a signal of each chip represented by a matrix having a size of M ⁇ N, and the received signal may be expressed as Equation (3).
  • cN denotes a chip sequence
  • aM denotes a data bit to be transmitted
  • ni,j denotes noise added to each received signal.
  • FIG. 3 is a diagram illustrating that a signal received by a detection device according to an embodiment of the present disclosure can be interpreted as one product code.
  • a signal received by the receiver 110 of the detection device 100 may be interpreted in the form of one product code.
  • the signal received by the receiving unit 110 may be in the form of one product code generated by the chip sequence and data bits when time synchronization with respect to the chip sequence is secured.
  • the received signal may be in the form of one data bit and a product code of one chip, or a form in which noise is added.
  • the repetition update unit 130 may simultaneously detect a data bit and a chip sequence through multiple repetitions of the received signal interpreted in the form of a product code using a turbo decoding technology.
  • the iterative updater 130 may update the LLR value calculation and the prior probability value calculation in order by selecting an update order among data bits and chip sequences based on the received matrix signal.
  • the repetition update unit 130 is composed of a process of updating the LLR 310 for one or more horizontal axis data bits and a process of updating the LLR 320 for one or more vertical axis chip sequences. do.
  • the iterative update unit 130 may update the LLR 310 for the data bit once and then update the LLR 320 for the chip sequence.
  • the iterative update unit 130 may be implemented to first update the LLR 320 for the chip sequence and then update the LLR 310 for the data bit.
  • the iterative updater 130 may increase the convergence speed by first updating the LLR of information having a larger size among the rows or columns of the M ⁇ N matrix signal.
  • the iterative update unit 130 may first update the LLR of information having a smaller size among the rows or columns of the M ⁇ N matrix signal.
  • FIG. 4 is a flowchart illustrating an operation of simultaneously detecting a chip sequence and a data bit according to an embodiment of the present disclosure.
  • the detection apparatus 100 may detect a chip sequence and a data bit under the assumption that time synchronization with respect to the chip sequence is secured. That is, the detection apparatus 100 may detect an N-bit chip sequence and an M-bit data bit on the assumption that information on the time boundary of each bit is known in advance.
  • the initialization unit 120 may set an initial value of the LLR of each chip sequence and data bits (S410). For example, the initialization unit 120 may set the size of the absolute value of the initial values of the LLR of certain bits among the chip sequence and data bits to be larger than the size of the absolute value of the initial values of the LLR of the remaining bits. This can have the same effect as fixing one chip or one data bit of a chip sequence and performing detection.
  • the initialization unit 120 may set the absolute value of the LLR values of chips or data bits of all chip sequences within a certain range from 0 or 0, and may induce convergence to a stable value by repeatedly proceeding.
  • setting the absolute value of the LLR value to within a certain range from 0 or 0 may mean setting to a value that converges to 0 or 0. This may mean that the initialization unit 120 sets the probability that the bit of the chip and the data bit of the corresponding chip sequence is 1 or -1 to 1/2, respectively. Therefore, the convergence speed is slower than that of setting the absolute value size of the initial values of the LLR of one bit larger, but the final detection performance can be improved.
  • the iterative updater 130 may calculate LLR values for each data bit (S420).
  • the iterative updater 130 may update an LLR value for a row that is one or more data bits of the horizontal axis.
  • the iterative update unit 130 may calculate the LLR for each data bit as an LLR value for d under the condition of receiving x as shown in Equation 4 below.
  • the transmitted signal may be d (d is +1, or -1), and the received signal may be x.
  • the iterative update unit 130 may also calculate a prior probability of each data bit (S430). For example, the iterative updater 130 may estimate the prior probability by dividing the number of samples corresponding to each data bit by the number of total samples. For example, the iterative update unit 130 may estimate a prior probability that is a probability that d has been transmitted under the condition of receiving x using the LLR 310 for the data bit. The iterative updater 130 may detect a value close to the actual data value by using the LLR value for the data bit and the prior probability value.
  • the iterative update unit 130 may calculate LLR values for each chip sequence (S440).
  • the iterative updater 130 may update the LLR value for a column, which is a chip sequence of one or more vertical axes.
  • the iterative update unit 130 may calculate LLR values for each chip sequence as shown in Equation 4.
  • the iterative update unit 130 may also calculate a prior probability of each data bit (S450). In addition, the iterative update unit 130 may first calculate the LLR value and the prior probability value of the chip sequence, and then calculate the LLR value and the prior probability value of the data bit later. .
  • the iterative update unit 130 may repeat the process of calculating the LLR value and the prior probability value for the data bit and the chip sequence to continuously update (S460). For example, the repetition update unit 130 may set the number of repetitions of the repetition update unit 130 to a predetermined number in advance. The repetition update unit 130 may compare a preset repetition number with an actual repetition number of the repetition update unit 130, and terminate the repetition of the repetition update unit 130 when the same number of times is reached.
  • the iterative updater 130 may set a reference value of the amount of change of LLR values to a specific value in advance.
  • the iterative updater 130 may terminate the repetition of the iterative updater 130 when it is determined that the amount of change of the LLR values falls below a preset specific value.
  • the iterative updater 130 may set the reference value of the change amount as a percentage of the previous change amount.
  • the repetition update unit 130 may terminate the repetition when it is determined that the change amount of the LLR (a1) after the update from the LLR (a1) before the update is less than a predetermined percentage than the average of the overall change amount.
  • the output unit 140 may output a chip sequence and a data bit based on the finally obtained LLR value (S470).
  • the final LLR value may be calculated by separating the intrinsic information and extrinsic information of the LLR value in the iterative update unit 130, and updating them through multiple iterations to converge to a certain value.
  • FIG. 5 is a flowchart illustrating an operation of simultaneously detecting a time offset, a chip sequence, and a data bit when there is no time synchronization information according to an embodiment of the present disclosure.
  • a time offset corresponding to the time synchronization information of the chip sequence is also simultaneously with the chip sequence and data bits. Can be detected.
  • the offset determiner 150 may perform a process of detecting a chip sequence and a data bit under the assumption that time synchronization of the chip sequence is correct for each time offset (S510).
  • each time offset may be a time synchronization candidate of the chip sequence.
  • the detection apparatus 100 may detect the chip sequence and the data bit for each time offset ⁇ i by performing the operation of FIG. 4 (S520).
  • the offset determiner 150 may select an optimal time offset value for each time offset by using LLR values of the chip sequence and data bits (S530). In this case, the offset determiner 150 may variously set a selection criterion for selecting a time offset for time synchronization of the chip sequence.
  • the offset determiner 150 may calculate a certain metric for each time offset and obtain time synchronization of the chip sequence based on the metric. In addition, when there is no time synchronization information of the chip sequence, the offset determiner 150 may calculate an LLR value for each time offset or a predetermined metric for each time offset based on the detected data bits and the chip sequence.
  • the offset determination unit 150 determines the magnitude of the final LLR value detected when the time offset is correct among the final LLR value of the chip sequence detected for each time offset and the absolute value of the final LLR value of the data bit. It can be the maximum value. Accordingly, after each repetitive update process is finished, the offset determiner 150 may select a time offset having a final LLR value of the largest absolute value and obtain the time synchronization of the chip sequence.
  • the offset determination unit 150 selects a specific time offset in which the value obtained by summing the absolute value of the final LLR value of the chip sequence calculated for each time offset is the maximum value, and obtains it through time synchronization of the chip sequence. can do.
  • the offset determiner 150 may calculate the sum of the absolute values of the LLR values of the chip sequence, select a time offset having the maximum value, and obtain the time synchronization.
  • the offset determination unit 150 may calculate the sum of the absolute values of the LLR values of the data bits, select a time offset at which the value is the maximum, and obtain the time synchronization.
  • the offset determination unit 150 is a specific time offset in which a value obtained by summing the absolute value of the final LLR value of the data bit calculated for each time offset and the final LLR value of the chip sequence becomes the maximum value. By selecting, it can be acquired by time synchronization of the chip sequence. For example, the offset determination unit 150 combines the absolute value of the LLR value of the data bit for each time offset and the absolute value of the LLR value of the chip sequence as shown in Equation (5), and determines the point at which the value becomes the maximum. It can be selected and acquired in time synchronization.
  • the offset determination unit 150 selects a specific time offset at which the difference or correlation value between the signal regenerated from the output data bit and the chip sequence and the received signal becomes the minimum value or the maximum value, and obtains it through time synchronization of the chip sequence. can do. For example, after the repetitive update process for each time offset is completed, the offset determination unit 150 may determine the difference between the signal regenerated from the output data bit and the chip sequence and the received signal, or the regenerated signal and the average By selecting a specific time offset at which the ratio of the difference to the total deviation is minimal, it can be obtained by time synchronization of the chip sequence.
  • the offset determination unit 150 selects a specific time offset at which the Euclidean distance between the received signal and the signal obtained by encoding the data bit and chip sequence output for each time offset is minimum, and determines the time of the chip sequence. It can be obtained by motive. For example, the offset determiner 150 may recover the chip sequence and the data bit after an iterative update process for each time offset is finished, and encode the same again. At this time, the offset determination unit 150 calculates the Euclidean distance between the signal obtained by encoding and the received signal as shown in Equation 6, and selects a time offset whose calculation result is the smallest to be obtained through time synchronization. I can.
  • D( ⁇ i) is a judgment metric for the time offset ⁇ i. ri,k,ai,ck may each mean a received signal, a detected data bit, and a detected chip sequence.
  • the determination metric may be calculated based on a distance between a signal regenerated from a data bit and a chip sequence detected as in Equation 6 and a received signal.
  • the determination metric may be calculated in various ways as shown in Equation 7.
  • the offset determination unit 150 does not calculate the metric for each time offset as a distance between the regenerated signal and the received signal, but calculates a correlation value between the regenerated signal and the received signal, and the value is You can select a specific time offset to be maximized or minimized.
  • the output unit 140 may output the detected chip sequence and data bits by using the selected time offset as time synchronization of the chip sequence (S540).
  • FIG. 6 is a flowchart of a detection method according to an embodiment of the present disclosure.
  • the detection method of the present disclosure may include a receiving step of receiving a signal (S610).
  • the detection apparatus may receive a communication signal in which each data bit is transmitted by direct sequence spreading by a sequence of N chips.
  • the detection device receives a communication signal in which M data bits are spread by a sequence of N chips and transmitted, the received signal may be displayed in an M ⁇ N matrix.
  • the signal in the form of an M ⁇ N matrix may mean that the transmitted signal is received and converted into a two-dimensional array form of an M ⁇ N matrix.
  • the detection method may include an initialization step of setting an initial value of each LLR for a data bit and a chip sequence (S620). For example, the detection device may set an absolute value size of an initial LLR value corresponding to a specific bit among the data bits and the chip sequence to be larger than the absolute value sizes of other bits. Alternatively, the detection device may set the absolute value of the data bit and the LLR value of the chip sequence from 0 or 0 to within a certain range.
  • an LLR value is calculated for at least one data bit and at least one chip sequence, and a prior probability value is updated, but the LLR value is repeatedly calculated and the prior probability value updated until a preset termination condition is satisfied.
  • the detection device may sequentially update the calculation of the LLR value and the calculation of the prior probability value by selecting an update order from among the data bits and the chip sequence.
  • the detection apparatus may preset the number of repetitions of the repetition update unit, and may set a case in which the actual repetition update unit is repeated a predetermined number of times as a termination condition.
  • the detection device may pre-set the reference value of the change amount of the LLR value to a specific value, and set the case where the change amount of the detected LLR value falls below the specific value as the termination condition.
  • the detection method may further include an offset determining step of calculating a predetermined metric for each time offset and obtaining time synchronization of the chip sequence based on the metric (S640). .
  • the detection apparatus may calculate the metric for each time offset based on the LLR value or the detected data bits and the chip sequence for each time offset.
  • the detection apparatus may select a specific time offset in which a value obtained by summing the absolute value of the final LLR value of the chip sequence calculated for each time offset is a maximum value, and obtain it through time synchronization of the chip sequence.
  • the detection device selects a specific time offset in which the value obtained by summing the absolute value of the final LLR value of the data bit calculated for each time offset and the final LLR value of the chip sequence becomes the maximum value, It can be acquired by time synchronization of the sequence.
  • the detection device selects a specific time offset at which the difference between the output data bit and the signal regenerated from the chip sequence and the received signal or the steel pipe value becomes the minimum value or the maximum value, and obtains it through time synchronization of the chip sequence.
  • the detection device selects a specific time offset at which the Euclidean distance between the received signal and the signal obtained by encoding the output data bit and the chip sequence for each time offset, and obtains it as time synchronization of the chip sequence. can do.
  • the detection method may include an output step of outputting at least one of a data bit, a chip sequence, and time synchronization information based on a final LLR value that satisfies a preset end condition (S620). For example, when there is no time synchronization information of the chip sequence, the detection apparatus may output the detected chip sequence and data bits by using a time offset selected from the respective time offsets as time synchronization of the chip sequence.
  • a detection apparatus and method can be provided.
  • a detection apparatus and method for simultaneously detecting a chip sequence and a data bit without knowing the chip sequence and the data bit at the same time in a direct sequence spread-band communication system.

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Abstract

본 실시 예들은 직접 시퀀스 확산대역 시스템의 시퀀스와 데이터 검출 방법 및 장치에 관한 것으로서, 일 실시 예는 직접시퀀스 확산대역 통신 시스템에서 확산 시퀀스와 데이터 비트를 동시에 모르는 상태에서 상기 두 정보를 동시에 검출하는 효율적인 방법을 제공한다. 이는 수신된 여러 비트에 대한 신호를 행렬의 형태로 대치하고 칩 시퀀스와 데이터 비트에 대해 복호를 반복 수행하여 검출한다. 또한, 칩 시퀀스에 대한 시간동기가 확보되지 않은 상태에서 칩 시퀀스의 시간동기, 칩 시퀀스, 데이터 비트를 동시에 검출하는 방법을 제공한다.

Description

검출 방법 및 장치
본 실시 예들은 직접시퀀스 확산대역 통신 시스템에서 칩 시퀀스와 데이터 비트를 검출하는 방법에 관한 것이다
직접시퀀스 확산대역 시스템은 데이터를 여러 비트의 칩 시퀀스로 곱하여 대역을 확산하여 통신하는 시스템이다. 이러한 직접시퀀스 확산대역 통신 방식에서 칩 시퀀스와 데이터 비트를 동시에 검출하거나 칩 시퀀스의 시간 동기가 확보되지 않은 경우에 시간동기 확보를 동시에 진행할 필요가 있는 경우, 이에 대한 효과적인 방법을 필요로 한다.
본 실시 예들은 직접시퀀스 확산대역 통신 방식에서 칩 시퀀스와 데이터 비트를 동시에 검출하는 효율적인 방법을 제공할 수 있다.
또한, 본 실시 예들은 칩 시퀀스의 시간 동기가 확보되지 않은 경우에 시간동기 확보를 동시에 진행하는 방법을 제공할 수 있다.
일 측면에서, 본 실시 예들은 각 데이터 비트가 N개의 칩 시퀀스에 의해 직접 시퀀스 대역 확산되어 전송되는 통신 신호를 수신하는 수신부, 데이터 비트와 칩 시퀀스에 대한 각각의 LLR (Log likelihood Ratio) 초기값을 설정하는 초기화부, 적어도 하나 이상의 데이터 비트와 적어도 하나 이상의 칩 시퀀스에 대해서 LLR 값을 계산하고 사전 확률 값을 갱신하되, 미리 설정된 종료 조건을 만족할 때까지, LLR 값 계산 및 사전 확률 값 갱신을 반복하는 반복 갱신부, 미리 설정된 종료 조건을 만족하는 최종 LLR 값에 기초하여, 데이터 비트, 시퀀스의 칩 및 시간동기 정보 중 적어도 하나를 출력하는 출력부 를 포함하는 것을 특징으로 하는 검출 장치를 제공할 수 있다.
다른 측면에서, 본 실시 예들은 각 데이터 비트가 N개의 칩 시퀀스에 의해 직접 시퀀스 대역 확산되어 전송되는 통신 신호를 수신하는 수신 단계, 데이터 비트와 칩 시퀀스에 대한 각각의 LLR (Log likelihood Ratio) 초기값을 설정하는 초기화 단계, 적어도 하나 이상의 데이터 비트와 적어도 하나 이상의 칩 시퀀스에 대해서 LLR 값을 계산하고 사전 확률 값을 갱신하되, 미리 설정된 종료 조건을 만족할 때까지, LLR 값 계산 및 사전 확률 값 갱신을 반복하는 반복 갱신 단계, 미리 설정된 종료 조건을 만족하는 최종 LLR 값에 기초하여, 데이터 비트, 시퀀스의 칩 및 시간동기 정보 중 적어도 하나를 출력하는 출력 단계를 포함하는 것을 특징으로 하는 검출 방법을 제공할 수 있다.
본 실시 예를 통해, 직접시퀀스 확산대역 통신 시스템에서 데이터 비트와 칩 시퀀스 동시에 고성능으로 검출할 수 있다. 또한, 칩 시퀀스에 대한 시간동기를 동시에 확보할 수 있다. 이를 통해 직접시퀀스 확산대역 기술을 사용하는 통신 시스템에 대한 정보 수집이 용이해진다.
도 1은 본 개시의 일 실시 예에 따른 검출 장치의 구성을 도시한 도면이다.
도 2는 본 개시의 일 실시 예에 따른 검출 장치에서 수신된 신호를 도시한 도면이다.
도 3은 본 개시의 일 실시 예에 따른 검출 장치에서 수신된 신호가 하나의 product 부호로 해석될 수 있음을 도시하는 도면이다.
도 4는 본 개시의 일 실시 예에 따른 칩 시퀀스와 데이터 비트를 동시에 검출하는 동작을 설명하기 위한 흐름도이다.
도 5는 본 개시의 일 실시 예에 따른 시간 동기 정보가 없는 경우, 시간 오프셋, 칩 시퀀스 및 데이터 비트를 동시에 검출하는 동작을 설명하기 위한 흐름도이다.
도 6은 본 개시의 일 실시 예에 따른 검출 방법에 대한 흐름도이다.
본 개시는 검출 장치 및 방법에 관한 것이다.
이하, 본 개시의 일부 실시 예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 실시 예들을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 기술 사상의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다. 본 명세서 상에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별한 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 개시의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다.
구성 요소들의 위치 관계에 대한 설명에 있어서, 둘 이상의 구성 요소가 "연결", "결합" 또는 "접속" 등이 된다고 기재된 경우, 둘 이상의 구성 요소가 직접적으로 "연결", "결합" 또는 "접속" 될 수 있지만, 둘 이상의 구성 요소와 다른 구성 요소가 더 "개재"되어 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 여기서, 다른 구성 요소는 서로 "연결", "결합" 또는 "접속" 되는 둘 이상의 구성 요소 중 하나 이상에 포함될 수도 있다.
구성 요소들이나, 동작 방법이나 제작 방법 등과 관련한 시간적 흐름 관계에 대한 설명에 있어서, 예를 들어, "~후에", "~에 이어서", "~다음에", "~전에" 등으로 시간적 선후 관계 또는 흐름적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
한편, 구성 요소에 대한 수치 또는 그 대응 정보(예: 레벨 등)가 언급된 경우, 별도의 명시적 기재가 없더라도, 수치 또는 그 대응 정보는 각종 요인(예: 공정상의 요인, 내부 또는 외부 충격, 노이즈 등)에 의해 발생할 수 있는 오차 범위를 포함하는 것으로 해석될 수 있다.
본 명세서에서의 검출 장치 및 방법이 적용되는 직접시퀀스 확산대역 시스템은 데이터 신호에 주파수가 높은 디지털 코드를 곱하여 확산시키는 대역 확산 변조 방식을 이용하는 것이다. 구체적으로, 직접시퀀스 확산대역 시스템은 전송될 2진 데이터 신호의 각 비트를 칩 시퀀스를 구성하는 칩 형태의 여러 비트들로 변조하여 사용주파수 전역으로 확산시켜 전송하고, 수신 시 다시 원래의 데이터 비트 단위로 변환되어 데이터를 복원하는 기술을 의미할 수 있다.
또한, 본 명세서에서의 터보 복호 기술은 product 부호에 대한 효율적인 복호 방법으로 데이터 비트를 검출하는 기술을 의미할 수 있다. 구체적으로 터보 복호 기술은 각 정보에 대한 LLR (Log likelihood Ratio)을 계산하고, LLR 값을 반복하여 계속 갱신해 가면서 일정한 값에 수렴하게 한 후, 그 최종적인 LLR을 기반하여 전송된 데이터를 검출하는 기술일 수 있다.
또한, 본 명세서에서의 시간 오프셋은 데이터 비트와 곱해주는 칩 시퀀스의 시작 시점과 칩 시퀀스의 시작 시점이 일치하는 시점으로 칩 시퀀스의 시간 동기일 수 있다.
이하 첨부된 도면을 참고하여 본 개시를 상세히 설명하기로 한다.
도 1은 본 개시의 일 실시 예에 따른 검출 장치의 구성을 도시한 도면이다.
도 1을 참조하면, 본 개시의 일 실시 예에 따른 검출 장치(100)는 각 데이터 비트가 N개의 칩 시퀀스에 의해 직접 시퀀스 대역 확산되어 전송되는 통신 신호를 수신하는 수신부(110), 데이터 비트와 칩 시퀀스에 대한 각각의 LLR (Log likelihood Ratio) 초기값을 설정하는 초기화부(120), 적어도 하나 이상의 데이터 비트와 적어도 하나 이상의 칩 시퀀스에 대해서 LLR 값을 계산하고 사전 확률 값을 갱신하되, 미리 설정된 종료 조건을 만족할 때까지, LLR 값 계산 및 사전 확률 값 갱신을 반복하는 반복 갱신부(130), 미리 설정된 종료 조건을 만족하는 최종 LLR 값에 기초하여, 데이터 비트, 시퀀스의 칩 및 시간동기 정보 중 적어도 하나를 출력하는 출력부(140)를 포함하는 검출 장치(100)를 제공할 수 있다.
수신부(110)는 각 데이터 비트가 N개의 칩 시퀀스에 의해 직접 시퀀스 대역 확산되어 전송되는 통신 신호를 수신할 수 있다. 일 예로, 수신부(110)는 M개의 데이터 비트에 해당하는 데이터를 수신하는 경우, 각 데이터 비트가 N개의 칩에 의해 대역 확산되어 전송되므로, M×N 사이즈의 행렬로 표시되는 통신 신호로 수신될 수 있다. 수신된 신호에 관한 상세한 내용은 도2 및 도3을 참조하여 후술한다.
초기화부(120)는 데이터 비트와 칩 시퀀스에 대한 각각의 LLR 초기값을 설정할 수 있다. 일 예로 초기화부(120)는 데이터 비트 또는 칩 시퀀스들의 한 비트에 대한 LLR 초기값의 절대값을 설정할 수 있다.
다른 일 예로 초기화부(120)는 데이터 비트와 칩 시퀀스 중에서 특정 비트에 해당하는 상기 LLR 초기값의 절대값 크기를 다른 비트들의 절대값 크기보다 크게 설정할 수 있다. 또는 초기화부(120)는 데이터 비트와 상기 칩 시퀀스의 상기 LLR 값의 절대값을 0 또는 0으로부터 일정 범위 내로 설정할 수도 있다.
반복 갱신부(130)는 적어도 하나 이상의 데이터 비트와 적어도 하나 이상의 칩 시퀀스에 대해서 LLR 값을 계산하고 사전 확률 값을 갱신할 수 있다. 또한, 반복 갱신부(130)는 미리 설정된 종료 조건을 만족할 때까지 LLR 값을 계산하고 사전 확률 값을 갱신하는 것을 반복할 수 있다. 일 예로, 반복 갱신부(130)는 데이터 비트와 칩 시퀀스에 대한 LLR 값을 계산하고, LLR 값을 반복하여 계속 갱신해 가면서 일정한 값에 수렴하게 한 후, 최종적인 LLR 값에 기반하여 전송된 데이터 비트를 검출할 수 있다. 또한, 반복 갱신부(130)는 데이터 비트와 칩 시퀀스 중에서 갱신 순서를 선택하여 순서대로 LLR 값을 계산하고 사전 확률 값을 산출하여 갱신할 수 있다.
출력부(140)는 미리 설정된 종료 조건을 만족하는 최종 LLR 값에 기초하여, 데이터 비트,칩 시퀀스 및 시간동기 정보 중 적어도 하나를 검출하여 출력할 수 있다. 일 예로, 출력부(140)는 선택한 시간 오프셋에서 계산한 최종 LLR 값에 기초하여 데이터 비트, 칩 시퀀스 및 시간동기 정보 중 적어도 하나를 검출하여 출력할 수 있다. 이 때, 종료 조건은 반복 갱신부(130)의 반복 횟수를 미리 설정된 횟수만큼 반복된 경우 또는 LLR 값의 변화량이 특정 값 이하에 해당하는 경우인 것으로 설정할 수 있다.
도 2는 본 개시의 일 실시 예에 따른 검출 장치에서 수신된 신호를 도시한 도면이다.
도 2를 참조하면, 본 개시의 일 실시 예에 따른 검출 장치(100)의 수신부(110)는 확산대역 통신 시스템에 의해 전송된 신호를 수신할 수 있다. 예를 들어, 수신부(110)는 M개의 데이터 비트에 해당하는 데이터를 수신할 수 있고, 각 데이터 비트가 N개의 칩에 의해 대역확산 되었으므로, 전체 수신된 신호는 M×N이 될 수 있다.
수신부(110)에 의해 수신된 신호는 2차원 배열로 표시될 수 있다. 이 때, 수신된 신호의 각 행은 각기 다른 데이터 비트에 대해 수신된 신호이고, 각 열은 칩을 달리하여 수신된 신호일 수 있다. 예를 들어, 수신부(110)에 의해 수신된 신호는 세로축으로는 M비트의 데이터 비트가 입력으로, 가로축(320)으로는 N비트의 칩 시퀀스가 입력으로 동작하여 전체 M×N 개의 신호를 생성할 수 있다. 따라서, 본 명세서에서는 M×N 행렬 형태의 신호를 수신하는 것으로 설명하나, 이는 수신된 신호를 M×N 행렬 형태로 변환한 것을 의미할 수 도 있다.
구체적으로 설명하면, 일 예에 따라 직접시퀀스 확산대역 시스템은 데이터를 여러 비트의 칩 시퀀스로 곱하여 대역을 확산하여 전송할 수 있다. 또한, 확산대역 통신 시스템의 프로세싱 이득(Processing gain)은 데이터 한 비트가 길이 Tb, 한 칩의 길이가 Tc라고 할 때, G= Tb/Tc를 의미할 수 있다. 따라서, 한 데이터 비트를 전송하는 신호 s(t)는 한 데이터 비트를 N 개의 칩 시퀀스로 곱하여 전송하는 경우에 수학식 1과 같이 표현할 수 있다.
[수학식 1]
Figure PCTKR2020015302-appb-I000001
여기서 c1,…,cN 는 칩 시퀀스, a는 전송하고자 하는 데이터 비트, h(t)는 한 칩이 전송되는 파형을 의미할 수 있다.
또한, 수신부(110)는 같은 확산 시퀀스를 사용하여 전송된 여러 데이트 비트를 이용하여 여러 비트에 대한 확산대역 신호를 수집할 수 있다. 예를 들어, M 비트로 구성된 전송 신호가 같은 확신 시퀀스를 사용하여 곱해져서 전송된다면, 수학식 2와 같이 표현할 수 있다.
[수학식 2]
Figure PCTKR2020015302-appb-I000002
수신부(110)에서 M×N 사이즈의 행렬로 표시되는 각 칩의 신호를 수신할 수 있고, 수신된 신호는 수학식 3과 같이 표현할 수 있다.
[수학식 3]
Figure PCTKR2020015302-appb-I000003
여기서 cN는 칩 시퀀스, aM는 전송하고자 하는 데이터 비트, ni,j 는 각 수신된 신호에 더해지는 잡음을 의미할 수 있다.
검출 장치(100)가 칩 시퀀스를 모르는 상태에서 수학식 3과 같이 수신된 신호를 바탕으로 칩 시퀀스와 데이터를 동시에 검출하는 상세한 내용은 도 4 및 도 5를 참조하여 후술한다.
도 3은 본 개시의 일 실시 예에 따른 검출 장치에서 수신된 신호가 하나의 product 부호로 해석될 수 있음을 도시한 도면이다..
도 3을 참조하면, 본 개시의 일 실시 예에 따른 검출 장치(100)의 수신부(110)에서 수신된 신호는 하나의 product 부호의 형태로 해석될 수 있다. 예를 들어, 수신부(110)에서 수신된 신호는 칩 시퀀스에 대한 시간 동기가 확보된 경우에 있어서, 칩 시퀀스와 데이터 비트에 의해 생성된 하나의 product 부호의 형태일 수 있다. 또한, 수신된 신호는 하나의 데이터 비트와 하나의 칩의 product 부호의 형태일 수 있고, 여기에 잡음이 더해진 형태일 수도 있다. 반복 갱신부(130)는 product 부호의 형태로 해석된 수신 신호를 터보 복호 기술을 이용하여 여러 번의 반복을 통해 데이터 비트와 칩 시퀀스를 동시에 검출할 수 있다.
반복 갱신부(130)는 수신된 행렬 신호를 바탕으로 데이터 비트와 칩 시퀀스 중에서 갱신 순서를 선택하여 순서대로 LLR 값 계산 및 사전 확률 값 산출을 갱신할 수 있다. 예를 들어, 반복 갱신부(130)는 한 번의 반복은 하나 이상의 가로축의 데이터 비트에 대한 LLR(310)을 갱신하는 과정과 하나 이상의 세로축의 칩 시퀀스에 대한 LLR(320)을 갱신하는 과정으로 구성된다. 예를 들어, 반복 갱신부(130)는 한번은 데이터 비트에 대한 LLR(310)을 갱신하고, 그 다음에는 칩 시퀀스에 대한 LLR(320)을 갱신할 수 있다. 또는, 반복 갱신부(130)는 칩 시퀀스에 대한 LLR(320)를 먼저 갱신하고, 그 후에 데이터 비트에 대한 LLR(310)을 갱신하도록 구현할 수도 있다.
다른 예를 들어, 반복 갱신부(130)는 M×N 행렬 신호의 행 또는 열 중에서 크기가 더 큰 정보의 LLR을 먼저 갱신하여 수렴 속도를 더 빠르게 할 수 있다. 반면에, 반복 갱신부(130)는 M×N 행렬 신호의 행 또는 열 중에서 크기가 더 작은 정보의 LLR을 먼저 갱신할 수도 있다.
도 4는 본 개시의 일 실시 예에 따른 칩 시퀀스와 데이터 비트를 동시에 검출하는 동작을 설명하기 위한 흐름도이다.
도 4를 참조하면, 본 개시의 일 실시 예에 따른 검출 장치(100)는 칩 시퀀스에 대한 시간 동기가 확보하고 있다는 가정하에서 칩 시퀀스와 데이터 비트를 검출할 수 있다. 즉, 검출 장치(100)는 각 비트의 시간 경계의 정보를 사전에 알고 있다는 가정하에서 N비트의 칩 시퀀스와 M 비트의 데이터 비트를 검출할 수 있다.
초기화부(120)는 각 칩 시퀀스와 데이터 비트들의 LLR의 초기값을 설정할 수 있다(S410). 예를 들어, 초기화부(120)는 칩 시퀀스와 데이터 비트들 중 특정 비트들의 LLR의 초기값의 절대값 크기를 나머지 비트들의 LLR의 초기값들의 절대값 크기보다 크게 설정할 수 있다. 이는 칩 시퀀스의 한 칩 또는 한 데이터 비트를 고정하고 검출을 수행하는 것과 같은 효과를 나타낼 수 있다.
다른 예를 들어, 초기화부(120)는 모든 칩 시퀀스의 칩 또는 데이터 비트들의 LLR 값의 절대값을 0 또는 0으로부터 일정 범위 내로 설정하고, 반복 진행하여 안정한 값으로 수렴해 가도록 유도할 수 있다. 이 때, LLR 값의 절대값을 0 또는 0으로부터 일정 범위 내로 설정한다는 것은 0 또는 0에 수렴하는 값으로 설정하는 것을 의미할 수 있다. 이는, 초기화부(120)가 해당 칩 시퀀스의 칩과 데이터 비트의 비트가 1 또는 -1일 확률을 각각 1/2로 설정한다는 것을 의미할 수 있다. 따라서, 한 비트의 LLR의 초기값들의 절대값 크기를 크게 설정하는 것보다 수렴 속도는 느리지만, 최종 검출 성능이 향상될 수 있다.
반복 갱신부(130)는 각 데이터 비트들에 대한 LLR 값들을 계산할 수 있다(S420). 반복 갱신부(130)는 하나 이상의 가로축의 데이터 비트인 행에 대한 LLR 값을 갱신할 수 있다. 예를 들어, 반복 갱신부(130)는 각 데이터 비트들에 대한 LLR 은 x를 수신한 조건 하에서 d에 대한 LLR 값으로 수학식 4와 같이 계산할 수 있다.
[수학식 4]
Figure PCTKR2020015302-appb-I000004
여기서, 전송된 신호는 d (d는 +1, 또는 -1) 이고, 수신된 신호는 x일 수 있다.
반복 갱신부(130)는 각 데이터 비트들에 대한 LLR이 계산되면 각 데이터 비트들의 사전확률도 계산할 수 있다(S430). 예를 들어, 반복 갱신부(130)는 각 데이터 비트에 해당하는 샘플 수를 전체 샘플의 수로 나눈 값으로 사전 확률을 추정할 수 있다. 예를 들어, 반복 갱신부(130)는 데이터 비트에 대한 LLR(310)을 이용하여 x를 수신한 조건 하에서 d가 전송되었을 확률인 사전 확률을 추정할 수 있다. 반복 갱신부(130)는 데이터 비트에 대한 LLR 값과 사전 확률 값을 이용하여 실제 데이터 값에 근접한 값을 검출할 수 있다.
반복 갱신부(130)는 각 칩 시퀀스들에 대한 LLR 값들을 계산할 수 있다(S440). 반복 갱신부(130)는 하나 이상의 세로축의 칩 시퀀스인 열에 대한 LLR 값을 갱신할 수 있다. 예를 들어 반복 갱신부(130)는 각 칩 시퀀스들에 대한 LLR 값을 수학식 4와 같이 계산할 수 있다.
반복 갱신부(130)는 각 칩 시퀀스들에 대한 LLR이 계산되면 각 데이터 비트들의 사전확률도 계산할 수 있다(S450). 또한, 반복 갱신부(130)는 칩 시퀀스의 LLR 값 및 사전 확률 값을 먼저 계산하고 데이터 비트의 LLR 값 및 사전 확률 값을 나중에 계산할 수도 있다. .
반복 갱신부(130)는 미리 설정된 종료 조건을 만족하지 않으면 데이터 비트와 칩 시퀀스에 대한 LLR값과 사전 확률 값을 계산하는 과정을 반복하여 계속 갱신할 수 있다(S460). 예를 들어, 반복 갱신부(130)는 사전에 반복 갱신부(130)의 반복 횟수를 일정 횟수로 설정할 수 있다. 반복 갱신부(130)는 미리 설정된 반복 횟수와 반복 갱신부(130)의 실제 반복 횟수와 비교하여, 동일한 횟수에 도달하면 반복 갱신부(130)의 반복을 종료하도록 할 수 있다.
다른 예를 들어, 반복 갱신부(130)는 사전에 LLR 값들의 변화량의 기준 값을 특정 값으로 설정할 수 있다. 반복 갱신부(130)는 LLR 값들의 변화량이 미리 설정된 특정 값을 기준으로 이하에 해당한다고 판단되면, 반복 갱신부(130)의 반복을 종료하도록 할 수 있다. 또한, 반복 갱신부(130)는 변화량의 기준 값을 이전 변화량의 퍼센트로 설정할 수도 있다. 예를 들면, 반복 갱신부(130)는 갱신 전 LLR(a1)로부터 갱신 후 LLR(a1)의 변화량이 전체적인 변화량 평균보다 미리 설정된 특정 퍼센트 이하로 판단되면, 반복을 종료하도록 할 수 있다.
출력부(140)는 미리 설정된 종료 조건을 만족하였다면, 최종적으로 얻은 LLR 값을 기반으로 칩 시퀀스와 데이터 비트를 출력할 수 있다(S470). 예를 들어, 최종 LLR 값은 반복 갱신부(130)에서 LLR 값의 intrinsic 정보와 extrinsic 정보를 분리하고, 이를 여러 차례의 반복을 통해 갱신해가면서, 일정한 값에 수렴하게 하는 방식으로 계산할 수 있다
또한, 출력부(140)는 검출된 칩 시퀀스와 데이터 비트를 각각 두 개의 쌍으로 출력할 수 있다. 검출된 칩 시퀀스와 데이터 비트는 각각의 쌍이 두 개씩 존재할 수 있기 때문이다. 예를 들면, 칩 시퀀스가 C = (c1...cn)이고 데이터가 A = (a1...am)인 경우, 칩 시퀀스가 -C이고, 데이터가 -A인 경우와 송신기에서 전송되는 신호가 완벽하게 같으므로 구분해 내는 것이 불가능할 수 있다. 따라서, 출력부(140)는 최종적으로 검출된 칩 시퀀스 C, 데이터가 A 이라면, 마찬가지로 -C, -A도 출력할 수 있다.
도 5는 본 개시의 일 실시 예에 따른 시간 동기 정보가 없는 경우, 시간 오프셋, 칩 시퀀스 및 데이터 비트를 동시에 검출하는 동작을 설명하기 위한 흐름도이다.
도 5를 참조하면, 본 개시의 일 실시 예에 따른 검출 장치(100)는 칩 시퀀스의 시간 동기 정보가 없는 경우, 칩 시퀀스에 대한 시간 동기 정보에 해당하는 시간 오프셋도 칩 시퀀스 및 데이터 비트와 동시에 검출할 수 있다. 오프셋 결정부(150)는 각각의 시간 오프셋에 대하여 칩 시퀀스의 시간 동기가 맞았다는 가정하에서 칩 시퀀스 및 데이터 비트를 검출하는 과정을 수행할 수 있다(S510). 이 때 각각의 시간 오프셋은 칩 시퀀스의 시간 동기 후보가 될 수 있다.
검출 장치(100)는 칩 시퀀스의 시간 동기 정보가 없는 경우도 전술한 도 4의 동작을 수행하여 각각의 시간 오프셋 Δi 에 대해 칩 시퀀스 및 데이터 비트를 검출할 수 있다(S520)
오프셋 결정부(150)는 각각의 시간 오프셋에 대해 칩 시퀀스 및 데이터 비트들의 LLR 값들을 이용하여 최적의 시간 오프셋 값을 선택할 수 있다(S530). 이 때, 오프셋 결정부(150)는 칩 시퀀스의 시간 동기로 하는 시간 오프셋을 선택하기 위한 선택 기준을 다양하게 설정할 수 있다.
오프셋 결정부(150)는 칩 시퀀스의 시간 동기 정보가 없는 경우, 각 시간 오프셋에 대한 일정 메트릭을 계산하고, 상기 메트릭에 근거하여 상기 칩 시퀀스의 시간 동기를 획득할 수 있다. 또한 오프셋 결정부(150)는 칩 시퀀스의 시간 동기 정보가 없는 경우, 각 시간 오프셋에 대해 LLR 값, 또는 검출된 데이터 비트와 칩 시퀀스에 기초하여 각 시간 오프셋에 대한 일정 메트릭을 계산할 수 있다.
예를 들어, 오프셋 결정부(150)는 시간 오프셋이 맞은 경우에 검출한 최종 LLR 값의 크기는 각각의 시간 오프셋에 대해 검출한 칩 시퀀스의 최종 LLR 값, 데이터 비트의 최종 LLR 값의 절대값 중의 최대값이 될 수 있다. 따라서, 오프셋 결정부(150)는 각 반복 갱신 과정이 끝난 후, 가장 큰 절대값의 최종 LLR 값을 갖는 시간 오프셋을 선택하여 칩 시퀀스의 시간 동기로 획득할 수 있다.
또한, 오프셋 결정부(150)는 각각의 시간 오프셋에 대해 계산된 칩 시퀀스의 최종 LLR 값의 절대값을 합산하여 획득한 값이 최대 값이 되는 특정 시간 오프셋을 선택하여 칩 시퀀스의 시간 동기로 획득할 수 있다. 예를 들어, 오프셋 결정부(150)는 칩 시퀀스의 LLR 값의 절대값의 합을 계산하여 그 값이 최대가 되는 시간 오프셋을 선택하여 시간 동기로 획득할 수 있다. 또는, 오프셋 결정부(150)는 데이터 비트의 LLR 값의 절대값의 합의 계산하여 그 값이 최대가 되는 시간 오프셋을 선택하여 시간 동기로 획득할 수 있다. 또한, 오프셋 결정부(150)는 각각의 시간 오프셋에 대해 계산된 데이터 비트의 최종 LLR 값의 절대값과 칩 시퀀스의 최종 LLR 값의 절대값을 합산하여 획득한 값이 최대 값이 되는 특정 시간 오프셋을 선택하여 칩 시퀀스의 시간 동기로 획득할 수 있다. 예를 들어, 오프셋 결정부(150)는 수학식 5와 같이 각각의 시간 오프셋에 대한 데이터 비트의 LLR값의 절대값과 칩 시퀀스의 LLR 값의 절대값을 결합하여 그 값이 최대가 되는 시점을 선택하여 시간 동기로 획득할 수 있다.
[수학식 5]
Figure PCTKR2020015302-appb-I000005
여기서 k1, k2은 양의 상수이다.
또한, 오프셋 결정부(150)는 출력된 데이터 비트와 칩 시퀀스로부터 재생성한 신호와 수신된 신호와의 차이 또는 상관 값이 최소값 또는 최대값이 되는 특정 시간 오프셋을 선택하여 칩 시퀀스의 시간 동기로 획득할 수 있다. 예를 들어, 오프셋 결정부(150)는 각각의 시간 오프셋에 대해 반복 갱신 과정이 끝난 후, 출력된 데이터 비트와 칩 시퀀스로부터 재생성한 신호와 수신된 신호의 사이의 차이 또는 재생성한 신호와 평균 간의 차이가 전체 편차 안에서 차지하는 비율이 최소가 되는 특정 시간 오프셋을 선택하여 칩 시퀀스의 시간 동기로 획득할 수 있다.
오프셋 결정부(150)는 각각의 시간 오프셋에 대해 출력된 데이터 비트와 칩 시퀀스를 인코딩하여 획득한 신호와 수신된 신호와의 유클리디안 거리가 최소가 되는 특정 시간 오프셋을 선택하여 칩 시퀀스의 시간 동기로 획득할 수 있다. 예를 들어, 오프셋 결정부(150)는 각각의 시간 오프셋에 대해 반복 갱신 과정이 끝난 후, 칩 시퀀스와 데이터 비트를 복구하여, 이를 다시 인코딩할 수 있다. 이 때, 오프셋 결정부(150)는 수학식 6과 같이 인코딩하여 획득한 신호와 수신된 신호와의 유클리디안 거리를 계산하고, 계산 결과가 가장 작아지는 시간 오프셋을 선택하여 시간동기로 획득할 수 있다.
[수학식 6]
Figure PCTKR2020015302-appb-I000006
여기서 D(Δi)는 시간 오프셋 Δi에 대한 판단 메트릭이다. ri,k,ai,ck 는 각각 수신된 신호, 검출한 데이터 비트, 검출한 칩 시퀀스를 의미할 수 있다. 예를 들면, 판단 메트릭은 수학식 6과 같이 검출된 데이터 비트 및 칩 시퀀스로부터 재생성한 신호와 수신된 신호와의 거리를 계산하고 이를 기반으로 계산될 수 있다. 또한, 판단 메트릭은 수학식 7과 같이 다양한 방법으로 계산될 수 있다.
[수학식 7]
Figure PCTKR2020015302-appb-I000007
예를 들면, 오프셋 결정부(150)는 각 시간 오프셋에 대한 메트릭을 재생성한 신호와 수신된 신호와의 거리로 계산하는 것이 아니라, 재생성한 신호와 수신된 신호간의 상관값을 계산하고 이 값이 최대 또는 최소화 되는 특정 시간 오프셋을 선택할 수 있다.
출력부(140)는 선택된 시간 오프셋을 칩 시퀀스의 시간 동기로 하여 검출된 칩 시퀀스 및 데이터 비트를 출력할 수 있다(S540).
이하에서는 도 1 내지 도 5를 참조하여 설명한 검출 장치가 수행할 수 있는 검출 방법에 대해서 설명한다.
도 6은 본 개시의 일 실시 예에 따른 검출 방법에 대한 흐름도이다.
도 6을 참조하면, 본 개시의 검출 방법은 신호를 수신하는 수신 단계를 포함할 수 있다(S610). 검출 장치는 각 데이터 비트가 N개의 칩 시퀀스에 의해 직접 시퀀스 대역 확산되어 전송되는 통신 신호를 수신할 수 있다. 구체적인 예를 들어, 검출 장치가 M개의 데이터 비트가 N개의 칩 시퀀스에 의해 대역 확산되어 전송되는 통신 신호를 수신하는 경우, 수신된 신호는 M×N 행렬로 표시될 수 있다. 이 때, M×N 행렬 형태의 신호는 전송된 신호를 수신하여 M×N 사이즈의 행렬의 2차원 배열 형태로 변환한 것을 의미할 수 있다.
검출 방법은 데이터 비트와 칩 시퀀스에 대한 각각의 LLR 초기값을 설정하는 초기화 단계를 포함할 수 있다(S620). 예를 들어, 검출 장치는 데이터 비트와 칩 시퀀스 중에서 특정 비트에 해당하는 LLR 초기값의 절대값 크기를 다른 비트들의 절대값 크기보다 크게 설정할 수 있다. 또는, 검출 장치는 데이터 비트와 칩 시퀀스의 LLR 값의 절대값을 0 또는 0으로부터 일정 범위 내로 설정할 수 있다.
검출 방법은 적어도 하나 이상의 데이터 비트와 적어도 하나 이상의 칩 시퀀스에 대해서 LLR 값을 계산하고 사전 확률 값을 갱신하되, 미리 설정된 종료 조건을 만족할 때까지, LLR 값 계산 및 사전 확률 값 갱신을 반복하는 반복 갱신 단계를 포함할 수 있다(S630). 예를 들어, 검출 장치는 데이터 비트와 칩 시퀀스 중에서 갱신 순서를 선택하여 LLR 값 계산 및 사전 확률 값 산출을 순서대로 갱신할 수 있다. 이 때, 검출 장치는 반복 갱신부의 반복 횟수를 미리 설정하고 실제 반복 갱신부가 미리 설정된 횟수만큼 반복된 경우를 종료 조건으로 할 수 있다. 또는 검출 장치는 LLR 값의 변화량의 기준 값을 특정 값으로 미리 설정하고 검출된 LLR 값의 변화량이 특정 값 이하에 해당하는 경우를 종료 조건으로 할 수 있다.
검출 방법은 칩 시퀀스의 시간 동기 정보가 없는 경우, 각 시간 오프셋에 대한 일정 메트릭을 계산하고, 상기 메트릭에 근거하여 상기 칩 시퀀스의 시간 동기를 획득하는 오프셋 결정 단계를 더 포함할 수 있다(S640). 예를 들어, 검출 장치는 칩 시퀀스의 시간 동기 정보가 없는 경우, 각 시간 오프셋에 대해 LLR 값 또는 검출된 데이터 비트와 칩 시퀀스에 기초하여 각 시간 오프셋에 대한 상기 메트릭을 계산할 수 있다.
또한, 검출 장치는 각각의 시간 오프셋에 대해 계산된 칩 시퀀스의 최종 LLR 값의 절대값을 합산하여 획득한 값이 최대 값이 되는 특정 시간 오프셋을 선택하여 칩 시퀀스의 시간 동기로 획득할 수 있다. 또는, 검출 장치는 각각의 시간 오프셋에 대해 계산된 데이터 비트의 최종 LLR 값의 절대값과 칩 시퀀스의 최종 LLR 값의 절대값을 합산하여 획득한 값이 최대 값이 되는 특정 시간 오프셋을 선택하여 칩 시퀀스의 시간 동기로 획득할 수 있다.
다른 예를 들어, 검출 장치는 출력된 데이터 비트와 칩 시퀀스로부터 재생성한 신호와 수신된 신호와의 차이 또는 강관 값이 최소값 또는 최대값이 되는 특정 시간 오프셋을 선택하여 칩 시퀀스의 시간 동기로 획득할 수 있다. 또는 검출 장치는 각각의 시간 오프셋에 대해 출력된 데이터 비트와 칩 시퀀스를 인코딩하여 획득한 신호와 수신된 신호와의 유클리디안 거리가 최소가 되는 특정 시간 오프셋을 선택하여 칩 시퀀스의 시간 동기로 획득할 수 있다.
검출 방법은 미리 설정된 종료 조건을 만족하는 최종 LLR 값에 기초하여, 데이터 비트, 칩 시퀀스 및 시간 동기 정보 중 적어도 하나를 출력하는 출력 단계를 포함할 수 있다(S620). 예를 들어, 검출 장치는 칩 시퀀스의 시간 동기 정보가 없는 경우, 각각의 시간 오프셋 중에서 선택된 시간 오프셋을 칩 시퀀스의 시간 동기로 하여 검출된 칩 시퀀스 및 데이터 비트를 출력할 수 있다.
이상에서 설명한 바와 같이 본 개시에 의하면, 검출 장치 및 방법을 제공할 수 있다. 특히 직접 시퀀스 확산 대역 통신 시스템에서 칩 시퀀스와 데이터 비트를 동시에 모르는 상태에서 칩 시퀀스와 데이터 비트를 동시에 검출하는 검출 장치 및 방법을 제공할 수 있다. 또한, 칩 시퀀스에 대한 시간 동기가 확보되어 있지 않는 경우, 데이터 비트와 칩 시퀀스와 동시에 칩 시퀀스의 시간 동기를 검출할 수 있는 검출 장치 및 방법을 제공할 수 있다.
이상의 설명은 본 개시의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 기술 사상의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 실시 예들은 본 개시의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시 예에 의하여 본 기술 사상의 범위가 한정되는 것은 아니다. 본 개시의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 개시의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
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본 특허출원은 2019년 11월 04일 한국에 출원한 특허출원번호 제 10-2019-0139403 호 및 2020년 11월 03일 한국에 출원한 특허출원번호 제 10-2020-0145189 호에 대해 미국 특허법 119(a)조 (35 U.S.C § 119(a))에 따라 우선권을 주장하며, 그 모든 내용은 참고문헌으로 본 특허출원에 병합된다. 아울러, 본 특허출원은 미국 이외에 국가에 대해서도 위와 동일한 이유로 우선권을 주장하면 그 모든 내용은 참고문헌으로 본 특허출원에 병합된다.

Claims (16)

  1. 각 데이터 비트가 N개의 칩 시퀀스에 의해 직접 시퀀스 대역 확산되어 전송되는 통신 신호를 수신하는 수신부;
    상기 데이터 비트와 상기 칩 시퀀스에 대한 각각의 LLR(Log likelihood Ratio) 초기값을 설정하는 초기화부;
    적어도 하나 이상의 상기 데이터 비트와 적어도 하나 이상의 상기 칩 시퀀스에 대해서 LLR 값을 계산하고 사전 확률 값을 갱신하되,
    미리 설정된 종료 조건을 만족할 때까지, 상기 LLR 값 계산 및 상기 사전 확률 값 갱신을 반복하는 반복 갱신부;
    상기 미리 설정된 종료 조건을 만족하는 최종 LLR 값에 기초하여, 상기 데이터 비트, 상기 칩 시퀀스 및 시간동기 정보 중 적어도 하나를 출력하는 출력부;를 포함하는 것을 특징으로 하는 검출 장치.
  2. 제 1항에 있어서,
    상기 초기화부는,
    상기 데이터 비트와 상기 칩 시퀀스 중에서 특정 비트에 해당하는 상기 LLR 초기값의 절대값 크기를 다른 비트들의 절대값 크기보다 크게 설정하는 것을 특징으로 하는 검출 장치.
  3. 제 1항에 있어서,
    상기 초기화부는,
    상기 데이터 비트와 상기 칩 시퀀스의 상기 LLR 값의 절대값을 0 또는 0으로부터 일정 범위 내로 설정하는 것을 특징으로 하는 검출 장치.
  4. 제 1항에 있어서,
    상기 반복 갱신부는,
    상기 데이터 비트와 상기 칩 시퀀스 중에서 갱신 순서를 선택하여 상기 LLR 값 계산 및 상기 사전 확률 값 산출을 순서대로 갱신하는 것을 특징으로 하는 검출 장치.
  5. 제 1항에 있어서,
    상기 종료 조건은,
    상기 반복 갱신부의 반복 횟수가 미리 설정된 횟수만큼 반복된 경우 또는 상기 LLR 값의 변화량이 특정 값 이하에 해당하는 경우인 것을 특징으로 하는 검출 장치.
  6. 제 1항에 있어서,
    상기 칩 시퀀스의 시간 동기 정보가 없는 경우,
    각 시간 오프셋에 대한 일정 메트릭을 계산하고, 상기 메트릭에 근거하여 상기 칩 시퀀스의 시간 동기를 획득하는 오프셋 결정부를 더 포함하는 것을 특징으로 하는 검출 장치.
  7. 제 6 항에 있어서,
    상기 칩 시퀀스의 시간 동기 정보가 없는 경우,
    각 시간 오프셋에 대해 상기 LLR 값 또는 상기 데이터 비트와 상기 칩 시퀀스에 기초하여 각 시간 오프셋에 대한 상기 메트릭을 계산하는 것을 특징으로 하는 검출 장치.
  8. 제 6항에 있어서,
    상기 오프셋 결정부는,
    각 시간 오프셋에 대해 계산된 상기 칩 시퀀스의 상기 최종 LLR 값의 절대값의 일부 또는 전부를 합산하여 획득한 값이 최대값이 되는 특정 시간 오프셋을 선택하여 상기 칩 시퀀스의 시간 동기로 획득하는 것을 특징으로 하는 검출 장치.
  9. 제 6항에 있어서,
    상기 오프셋 결정부는,
    출력된 상기 데이터 비트와 상기 칩 시퀀스로부터 재생성한 신호와 수신된 상기 신호와의 차이 또는 상관 값이 최소값 또는 최대값이 되는 특정 시간 오프셋을 선택하여 상기 칩 시퀀스의 시간 동기로 획득하는 것을 특징으로 하는 검출 장치.
  10. 제 6항에 있어서,
    상기 오프셋 결정부는,
    각 시간 오프셋에 대해 출력된 상기 데이터 비트와 상기 칩 시퀀스를 인코딩하여 획득한 신호와 수신된 상기 신호와의 유클리디안 거리가 최소가 되는 특정 시간 오프셋을 선택하여 상기 칩 시퀀스의 시간 동기로 획득하는 것을 특징으로 하는 검출 장치.
  11. 각 데이터 비트가 N개의 칩 시퀀스에 의해 직접 시퀀스 대역 확산되어 전송되는 통신 신호를 수신하는 수신 단계;
    상기 데이터 비트와 상기 칩 시퀀스에 대한 각각의 LLR(Log likelihood Ratio) 초기값을 설정하는 초기화 단계;
    적어도 하나 이상의 상기 데이터 비트와 적어도 하나 이상의 상기 칩 시퀀스에 대해서 LLR 값을 계산하고 사전 확률 값을 갱신하되,
    미리 설정된 종료 조건을 만족할 때까지, 상기 LLR 값 계산 및 상기 사전 확률 값 갱신을 반복하는 반복 갱신 단계;
    상기 미리 설정된 종료 조건을 만족하는 최종 LLR 값에 기초하여, 상기 데이터 비트, 상기 칩 시퀀스 및 시간동기 정보 중 적어도 하나를 출력하는 출력 단계;를 포함하는 것을 특징으로 하는 검출 방법.
  12. 제 11항에 있어서,
    상기 초기화 단계는,
    상기 데이터 비트와 상기 칩 시퀀스 중에서 특정 비트에 해당하는 상기 LLR 초기값의 절대값 크기를 다른 비트들의 절대값 크기보다 크게 설정하는 것을 특징으로 하는 검출 방법.
  13. 제 11항에 있어서,
    상기 반복 갱신 단계는,
    상기 데이터 비트와 상기 칩 시퀀스 중에서 갱신 순서를 선택하여 상기 LLR 값 계산 및 상기 사전 확률 값 산출을 순서대로 갱신하는 것을 특징으로 하는 검출 방법.
  14. 제 11항에 있어서,
    상기 종료 조건은,
    상기 반복 갱신 단계의 반복 횟수가 미리 설정된 횟수만큼 반복된 경우 또는 상기 LLR 값의 변화량이 특정 값 이하에 해당하는 경우인 것을 특징으로 하는 검출 방법.
  15. 제 11항에 있어서,
    상기 칩 시퀀스의 시간 동기 정보가 없는 경우,
    각 시간 오프셋에 대한 일정 메트릭을 계산하고, 상기 메트릭에 근거하여 상기 칩 시퀀스의 시간 동기를 획득하는 오프셋 결정 단계를 더 포함하는 것을 특징으로 하는 검출 방법.
  16. 제 15항에 있어서,
    상기 오프셋 결정 단계는,
    출력된 상기 데이터 비트와 상기 칩 시퀀스로부터 재생성한 신호와 수신된 상기 신호와의 차이 또는 상관 값이 최소값 또는 최대값이 되는 특정 시간 오프셋을 선택하여 상기 칩 시퀀스의 시간 동기로 획득하는 것을 특징으로 하는 검출 방법.
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