WO2010146639A1 - 窒化物半導体装置及びその製造方法 - Google Patents

窒化物半導体装置及びその製造方法 Download PDF

Info

Publication number
WO2010146639A1
WO2010146639A1 PCT/JP2009/006933 JP2009006933W WO2010146639A1 WO 2010146639 A1 WO2010146639 A1 WO 2010146639A1 JP 2009006933 W JP2009006933 W JP 2009006933W WO 2010146639 A1 WO2010146639 A1 WO 2010146639A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
nitride semiconductor
defect
semiconductor layer
semiconductor device
Prior art date
Application number
PCT/JP2009/006933
Other languages
English (en)
French (fr)
Inventor
梶谷亮
田村聡之
春日井秀紀
Original Assignee
パナソニック株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by パナソニック株式会社 filed Critical パナソニック株式会社
Priority to CN2009801527669A priority Critical patent/CN102265474A/zh
Publication of WO2010146639A1 publication Critical patent/WO2010146639A1/ja
Priority to US13/180,134 priority patent/US8253220B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y20/00—Nanooptics, e.g. quantum optics or photonic crystals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
    • H01L29/32—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being within the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H01L29/365—Planar doping, e.g. atomic-plane doping, delta-doping
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/20—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers
    • H01S5/2054—Methods of obtaining the confinement
    • H01S5/2081—Methods of obtaining the confinement using special etching techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/30—Structure or shape of the active region; Materials used for the active region
    • H01S5/305—Structure or shape of the active region; Materials used for the active region characterised by the doping materials used in the laser structure
    • H01S5/3054—Structure or shape of the active region; Materials used for the active region characterised by the doping materials used in the laser structure p-doping
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1066—Gate region of field-effect devices with PN junction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S2301/00—Functional characteristics
    • H01S2301/17—Semiconductor lasers comprising special layers
    • H01S2301/173—The laser chip comprising special buffer layers, e.g. dislocation prevention or reduction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/20—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers
    • H01S5/22—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers having a ridge or stripe structure
    • H01S5/2202—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers having a ridge or stripe structure by making a groove in the upper laser structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/30—Structure or shape of the active region; Materials used for the active region
    • H01S5/34—Structure or shape of the active region; Materials used for the active region comprising quantum well or superlattice structures, e.g. single quantum well [SQW] lasers, multiple quantum well [MQW] lasers or graded index separate confinement heterostructure [GRINSCH] lasers
    • H01S5/343—Structure or shape of the active region; Materials used for the active region comprising quantum well or superlattice structures, e.g. single quantum well [SQW] lasers, multiple quantum well [MQW] lasers or graded index separate confinement heterostructure [GRINSCH] lasers in AIIIBV compounds, e.g. AlGaAs-laser, InP-based laser
    • H01S5/34333—Structure or shape of the active region; Materials used for the active region comprising quantum well or superlattice structures, e.g. single quantum well [SQW] lasers, multiple quantum well [MQW] lasers or graded index separate confinement heterostructure [GRINSCH] lasers in AIIIBV compounds, e.g. AlGaAs-laser, InP-based laser with a well layer based on Ga(In)N or Ga(In)P, e.g. blue laser

Definitions

  • the present disclosure relates to a nitride semiconductor device and a manufacturing method thereof, and particularly to a nitride semiconductor device that requires a selective etching process and a manufacturing method thereof.
  • Nitride semiconductors typified by gallium nitride (GaN) have a large forbidden bandwidth and a high breakdown electric field and a high saturation drift velocity of electrons. For this reason, research and development have been actively conducted in recent years as materials for blue-violet semiconductor laser devices, which are light sources for recording and reproduction of high-density optical discs capable of recording and reproducing high-density information, and high-frequency high-power semiconductor devices. ing.
  • Nitride semiconductors are the same III-V as aluminum gallium arsenide (AlGaAs), which is used as a material for red laser devices and high frequency semiconductor devices, and indium gallium phosphide (InGaP), which is used as a material for infrared laser devices.
  • AlGaAs aluminum gallium arsenide
  • InGaP indium gallium phosphide
  • a selective etching process is required. For example, when a field effect transistor (FET) is formed by laminating a GaN layer and an AlGaN layer, a part of the AlGaN layer is selectively etched to form a gate recess structure in order to reduce gate leakage current. It has been known. In this case, it is necessary to selectively remove the AlGaN layer with high accuracy. Further, when forming a buried semiconductor laser device using a nitride semiconductor, it is necessary to selectively remove the current confinement layer with high accuracy.
  • FET field effect transistor
  • Nitride semiconductor dry etching can be performed relatively easily.
  • dry etching has poor controllability of film thickness. For this reason, for example, when forming a gate recess structure, it is difficult to accurately stop etching while leaving an AlGaN layer having a certain thickness. If dry etching is performed up to the interface between the AlGaN layer and the GaN layer, a channel that is a path for electrons is not formed, so that the FET does not operate. Further, when the remaining amount of the AlGaN layer varies, the characteristics of the FET vary. Further, dry etching has a demerit that a large amount of crystal defects are generated. Such a problem occurs not only when a gate recess structure is formed, but also when a current path is formed in an embedded semiconductor laser device.
  • wet etching has the advantage of good film thickness controllability, and etching can be performed with almost no crystal defects. Therefore, a method of manufacturing a blue-violet laser device by wet etching an amorphous or polycrystalline nitride semiconductor has been disclosed (see, for example, Patent Document 1).
  • An object of the present disclosure is to enable the etching to be stopped accurately at the interface of the nitride semiconductor and to realize a nitride semiconductor device processed with high accuracy.
  • the nitride semiconductor device includes a defect introduction layer having a crystal defect density higher than that of the nitride semiconductor layer to be etched.
  • an exemplary nitride semiconductor device includes a first nitride semiconductor layer formed on a substrate, a defect introduction layer formed on the first nitride semiconductor layer, and a defect introduction layer. And a second nitride semiconductor layer having an opening that exposes the defect introduction layer, the defect introduction layer being compared with the first nitride semiconductor layer and the second nitride semiconductor layer.
  • the crystal defect density is large.
  • holes are supplied in the second nitride semiconductor layer and photochemical etching proceeds.
  • the defect introduction layer holes are consumed by crystal defects, so photochemical etching is not performed. Does not progress. Therefore, photochemical etching can be stopped with high precision at the interface between the second nitride semiconductor layer and the defect introduction layer. As a result, it is possible to greatly improve the processing accuracy and reproducibility of the nitride semiconductor device that requires a selective etching process.
  • the defect introduction layer has a crystal defect density of 2.9 ⁇ 10 7 cm ⁇ 2 or more, and the second nitride semiconductor layer has a crystal defect density of 2.6 ⁇ 10 7 cm 2. -2 or less.
  • the illustrated nitride semiconductor device may further include a ⁇ -doped layer formed between the first nitride semiconductor layer and the defect introduction layer and ⁇ -doped with impurities.
  • the ⁇ -doped layer may be configured to include 1.3 ⁇ 10 19 cm ⁇ 3 or more of silicon.
  • the defect introduction layer may include an n-type impurity.
  • the defect introduction layer has a Si doping amount of 2 ⁇ 10 19 cm ⁇ 3 or more, and the second nitride semiconductor layer has a Si doping amount of 4 ⁇ 10 18 cm ⁇ 3 or less. preferable.
  • the defect introduction layer may include a p-type impurity.
  • the illustrated nitride semiconductor device further includes a third nitride semiconductor layer formed on the second nitride semiconductor layer so as to fill the opening, and the first nitride semiconductor layer is an active layer.
  • the current injection portion can be accurately formed with good reproducibility. Therefore, the yield of the buried nitride semiconductor laser device can be greatly improved.
  • the defect introduction layer may have a thickness of 0.25 nm to 10 nm. With such a configuration, even if the defect introduction layer is an n-type layer, the operating voltage of the device hardly increases with the formation of the potential barrier.
  • An exemplary nitride semiconductor device includes a gate electrode formed on a defect introducing layer in an opening, a source electrode and a drain electrode formed on both sides of the gate electrode, a substrate, a first nitride semiconductor layer, And a channel layer formed between them may be provided so as to function as a transistor.
  • the gate recess structure can be accurately formed with good reproducibility. Therefore, a field effect transistor having a low gate leakage current and a high output can be easily realized.
  • the defect introduction layer may have a thickness of 0.25 nm to 30 nm. With such a configuration, the defect introduction layer hardly affects current control by the gate voltage.
  • An exemplary method for manufacturing a nitride semiconductor device includes a step (a) of crystal growth of a first nitride semiconductor layer on a substrate, and a step of forming a defect introduction layer on the first nitride semiconductor layer ( b), a step (c) of forming a second nitride semiconductor layer on the defect introduction layer, and a photochemical etching of the second nitride semiconductor layer selectively to expose the defect introduction layer. And (d) forming an opening, wherein the defect introduction layer has a higher crystal defect density than the first nitride semiconductor layer and the second nitride semiconductor layer.
  • a defect introduction layer having a crystal defect density larger than that of the first nitride semiconductor layer and the second nitride semiconductor layer is formed, and an opening exposing the defect introduction layer is formed. It is formed by photochemical etching. For this reason, photochemical etching can be accurately stopped at the interface between the second nitride semiconductor layer and the defect introduction layer. Therefore, it is possible to greatly improve the processing accuracy and reproducibility of the nitride semiconductor device that requires a selective etching process.
  • a defect introduction layer is formed by performing crystal growth while supplying impurities, and the amount of impurities introduced into the defect introduction layer is the second nitridation amount.
  • the amount of impurities introduced into the physical semiconductor layer may be increased.
  • silicon is introduced into the defect introduction layer by 2 ⁇ 10 19 cm ⁇ 3 or more, and in step (c), the amount of silicon introduced into the second nitride semiconductor layer is 4 ⁇ 10 6. It may be 18 cm -3 or less.
  • a ⁇ -doped layer is formed by supplying impurities to the surface of the first nitride semiconductor layer after step (a) and before step (b).
  • the step (e) may be further provided, and in the step (b), the defect introduction layer may be grown on the ⁇ -doped layer.
  • the defect introduction layer can be easily formed.
  • step (e) it is preferable to introduce silicon by 1.3 ⁇ 10 19 cm ⁇ 3 or more.
  • step (a) the first nitride semiconductor layer is crystal-grown at a predetermined crystal growth temperature by metal organic vapor phase epitaxy, and step (b) is crystal growth.
  • step (b) is crystal growth.
  • the defect introduction layer can be easily formed on the first nitride semiconductor layer.
  • the processing accuracy and reproducibility can be significantly improved as compared with the conventional case.
  • FIG. 1 is a cross-sectional view showing a semiconductor device according to a first embodiment.
  • FIG. 6 is a cross-sectional view showing the method of manufacturing the semiconductor device according to the first embodiment in the order of steps.
  • FIG. 11 is a cross-sectional view showing a method of manufacturing the semiconductor device according to the first modification example of the first embodiment in the order of steps. It is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on the 2nd modification of 1st Embodiment in process order.
  • a stacked body 60 includes an n-GaN layer 52, an n-AlGaN layer 53, an n-GaN layer 54, an InGaN layer 55, and a p-AlGaN layer that are sequentially formed on a substrate 51 made of gallium nitride (GaN). 56, a p-GaN layer 57 and an n-AlGaN layer 58.
  • the composition ratio of Al and Ga in the n-AlGaN layer 58 was 0.15 and 0.85, respectively.
  • the wet etching was a photochemical etching as shown in FIG.
  • Photochemical etching is wet etching using ultraviolet light and an alkaline solution. Specifically, first, a laminate 60 in which a metal mask 62 having a stripe-shaped opening is formed is immersed in a potassium hydroxide (KOH) solution 68 having a liquid temperature of 20 ° C. and a concentration of 10 mol / L. After connecting the metal mask 62 and the cathode 63 made of platinum or the like, the opening of the metal mask 62 is irradiated with ultraviolet light 64 having a wavelength shorter than that of the absorption edge of the n-AlGaN layer 58.
  • KOH potassium hydroxide
  • ultraviolet light having an intensity of about 65 mW / cm 2 at a wavelength of 405 nm was irradiated.
  • a low-pressure ultraviolet lamp or the like may be used for irradiation with ultraviolet light.
  • the opening of the metal mask 62 was formed in the ⁇ 1-100> direction of the crystal axis of the stacked body 60.
  • FIG. 3 shows the time variation of the etching amount when the n-AlGaN layer 58 is doped with Si at 4 ⁇ 10 18 cm ⁇ 3 and when Si is doped at 2 ⁇ 10 19 cm ⁇ 3 .
  • the doping amount of Si is 4 ⁇ 10 18 cm ⁇ 3
  • the etching amount increases with time.
  • the average crystal defect density of the n-AlGaN layer 58 is estimated from the half width of the diffraction peak of X-ray diffraction (XRD), it is about 2.6 when the Si doping amount is 4 ⁇ 10 18 cm ⁇ 3. ⁇ 10 7 cm -2
  • the doping amount of Si was 2 ⁇ 10 19 cm ⁇ 3
  • the second layer having a crystal defect density of about 2.6 ⁇ 10 7 cm ⁇ 2 or less is formed on the first layer having a crystal defect density of about 2.9 ⁇ 10 7 cm ⁇ 2 or more.
  • the second layer is photochemically etched, but the first layer is not photochemically etched. That is, photochemical etching can be accurately stopped at the interface between the first layer having a high crystal defect density and the second layer having a low crystal defect density.
  • the amount of generated holes can be changed depending on the conditions of ultraviolet irradiation. Therefore, if there is a relative crystal defect density difference between the first layer and the second layer, it is possible to accurately stop etching at the interface between the first layer and the second layer. Become.
  • the crystal defect density when the etching reaction does not occur is about 10% larger than the crystal defect density when the etching reaction proceeds. Therefore, when the crystal defect density of the first layer is about 10% or more higher than that of the second layer, it is possible to accurately stop photochemical etching at the interface between the first layer and the second layer. Become.
  • a semiconductor device to which a condition for accurately stopping photochemical etching at the interface found by the inventors of the present application is applied will be described below as a specific embodiment. However, the following embodiment is an example, and can be similarly applied to various nitride semiconductor devices that require a selective etching process.
  • FIG. 4 shows a cross-sectional configuration of the nitride semiconductor device according to the first embodiment.
  • FIG. 5 shows the nitride semiconductor device manufacturing method according to the first embodiment in the order of steps.
  • the nitride semiconductor device of this embodiment is a buried semiconductor laser device.
  • a defect introducing layer 108 is formed between the first p-type light guide layer 107 and the current blocking layer 109. By forming the defect introduction layer 108, there is almost no possibility of over-etching or under-etching when the current blocking layer 109 is etched to form the current injection portion 110.
  • a substrate 101 made of n-type gallium nitride (GaN) or aluminum gallium nitride (AlGaN) is formed by metal organic chemical vapor deposition (MOCVD).
  • MOCVD metal organic chemical vapor deposition
  • a laminated structure 116 is formed on the main surface.
  • the stacked structure 116 includes an n-type GaN layer 102, an n-type cladding layer 103, an n-type light guide layer 104, a quantum well active layer 105, a p-type electron barrier layer 106, a first p layer, which are sequentially grown from the substrate 101 side. It consists of a mold light guide layer 107, a defect introduction layer 108 and a current blocking layer 109.
  • TMG Trimethyl Gallium
  • TMA Trimethyl Alminium
  • TMIn Trimethyl Indium
  • ammonia gas or the like may be used as the group V material.
  • TESi Tetra Ethyl Silane
  • Cp 2 Mg Bis cyclopentadienyl magnesium
  • the film thickness of the n-type GaN layer 102 may be 2 ⁇ m.
  • the n-type cladding layer 103 may be, for example, n-type Al 0.05 Ga 0.95 N having a thickness of 1.6 ⁇ m
  • the n-type light guide layer 104 may be, for example, n-type GaN having a thickness of 150 nm.
  • the quantum well active layer 105 may be, for example, a well layer made of In 0.10 Ga 0.90 N with a thickness of 3 nm and a barrier layer made of In 0.02 Ga 0.98 N with a thickness of 7.5 nm.
  • the p-type electron barrier layer 106 may be, for example, p-type Al 0.16 Ga 0.84 N having a thickness of 10 nm
  • the first p-type light guide layer 107 may be, for example, p-type GaN having a thickness of 10 nm.
  • the defect introduction layer 108 may be Al 0.15 Ga 0.85 N having a film thickness of 3 nm, which has been grown with a Si concentration of 2 ⁇ 10 19 cm ⁇ 3
  • the current blocking layer 109 may be Al 0.15 Ga 0.85 N having a thickness of 125 nm, which is grown with a Si concentration of 4 ⁇ 10 18 cm ⁇ 3 .
  • the current blocking layer 109 is selectively removed by photochemical etching to form an opening 109a.
  • the defect introduction layer 108 has a crystal defect density of about 10% higher than that of the current blocking layer 109. For this reason, photochemical etching stops at the interface between the current blocking layer 109 and the defect introduction layer 108.
  • a metal mask having a stripe-shaped opening is formed on the current blocking layer 109.
  • the laminated structure 116 is immersed in an etching solution in a state where the metal mask and the cathode are connected, and is irradiated with ultraviolet rays.
  • the opening of the metal mask may be formed in the ⁇ 1-100> direction of the crystal axis of the multilayer structure 116.
  • the etching solution may be a 10 mol / L KOH solution, and the solution temperature may be 20 ° C.
  • the ultraviolet ray to be irradiated may have an irradiation intensity of about 65 mW / cm 2 at a wavelength of 405 nm.
  • the second p-type light guide layer 111, the p-type cladding layer 112, and the p-type contact layer 113 are formed on the current blocking layer 109 in which the opening 109a is formed.
  • the second p-type light guide layer 111 may be p-type GaN having a thickness of 10 nm, for example, and the p-type cladding layer 112 may be p-type AlGaN having a thickness of 40 nm, for example.
  • 113 may be p-type GaN having a film thickness of 40 nm.
  • the current injection part 110 is formed in the opening 109a.
  • a p-side electrode 114 made of, for example, a laminated film of nickel (Ni) and gold (Au) is formed on the p-type contact layer 113, and n on the substrate 101 is formed.
  • An n-side electrode 115 made of, for example, a laminated film of titanium (Ti) and aluminum (Al) is formed on the surface (back surface) opposite to the type GaN layer 102. Note that the n-side electrode 115 is not limited to the back surface of the substrate 101, and a part of the stacked structure body 116 may be removed to expose the n-type semiconductor layer, and may be formed on the exposed n-type semiconductor layer. Thereafter, braking or cleavage is performed to separate the individual semiconductor devices.
  • the film thickness of the current blocking layer 109 needs to be sufficient to block the current. For this reason, the thickness is preferably about 50 nm or more. Moreover, since there exists a possibility that a crack may arise when it is too thick, it is preferable that it is about 500 nm or less.
  • the film thickness may be 0.25 nm or more.
  • the thickness is preferably 10 nm or less. If the film thickness is 10 nm or less, even if the defect introduction layer 108 is an n-type layer, an increase in the operating voltage of the device accompanying the formation of the potential barrier is hardly observed.
  • the defect introducing layer 108 is formed by doping Si so that the concentration becomes 2 ⁇ 10 19 cm ⁇ 3 .
  • the crystal defect density is higher than that of the current blocking layer 109 by about 10% or more, and other n-type impurities may be doped instead of Si.
  • the defect introduction layer 108 does not need to be n-type and may be doped with p-type impurities.
  • organic metals other than Group III elements such as TESi or Cp 2 Mg may be mixed during crystal growth.
  • the crystal defect density of a normal GaN substrate is about 5 ⁇ 10 4 cm ⁇ 2 .
  • the crystal defect density of the AlGaN layer grown on the GaN substrate without doping impurities is about 5 ⁇ 10 5 cm ⁇ 2 to 5 ⁇ 10 6 cm ⁇ 2 .
  • the doping amount of the defect introduction layer 108 may be determined in consideration of this value and the doping amount of the current blocking layer 109.
  • impurities may be introduced by ion implantation or the like to increase the crystal defect density.
  • the crystal defect density may be increased by dry etching or re-evaporating a semiconductor layer formed by crystal growth instead of introducing impurities.
  • the crystal defect density can be changed by the film formation temperature, the ratio of the supply amounts of the group V element and the group III element, the pressure in the chamber during film formation, and the like. Therefore, the defect introduction layer 108 may be formed by changing these parameters.
  • the composition of the group III element in the defect introduction layer 108 does not need to match that of the current blocking layer 109.
  • defect induced layer 108 as GaN or AlN, etc.
  • the method of forming the defect introduction layer 108 by growing a semiconductor layer doped with a high-concentration impurity on the first p-type light guide layer 107 by MOCVD is shown.
  • the defect introduction layer 108 may be formed by the following method.
  • the crystal is grown on the substrate 101 up to the first p-type light guide layer 107 by the MOCVD method in the same manner as in the first embodiment.
  • the crystal growth is temporarily interrupted, TESi is supplied onto the surface of the first p-type light guide layer 107, and the Si concentration is 1.3 ⁇ 10 19 cm ⁇ 3 or more.
  • a ⁇ -doped layer 121 is formed. In the ⁇ -doped layer 121 supplied with Si, Si—N bonds are formed, and the dangling bonds on the surface are terminated.
  • an n-type AlGaN layer is grown on the ⁇ -doped layer 121.
  • Ga which is a group III element is not adsorbed at the initial stage of growth, and a small hole (nanohole) is formed, resulting in a crystal defect.
  • nanoholes are buried and the crystal defect density decreases. For this reason, as shown in FIG. 6C, a defect introducing layer 108 having a thickness of about 3 nm and a current blocking layer 109 can be formed.
  • the film thickness of the defect introduction layer 108 varies depending on the amount of impurities in the ⁇ -doped layer 121, the growth temperature of the nitride semiconductor layer formed on the ⁇ -doped layer 121, the ratio of the supply amounts of Group V elements and Group III elements, and the like. Can be made.
  • the defect introduction layer 108 and the current blocking layer 109 are continuously formed under the same film formation conditions, but the film formation conditions can be changed in the middle. For example, if the Al supply amount is increased at the initial stage of growth and then the Al supply amount is decreased, the defect introduction layer 108 and the current blocking layer 109 can be made to have different Al compositions. If p-type impurities are supplied at the initial stage of growth and then switched to n-type impurities, the p-type defect introduction layer 108 and the n-type current blocking layer 109 can be formed.
  • the ⁇ -doped layer 121 may be doped with impurities other than Si, or may be doped with p-type impurities such as Mg.
  • the defect introduction layer 108 may be formed as follows. First, as shown in FIG. 7A, a crystal is grown on the substrate 101 up to the first p-type light guide layer 107 by MOCVD in the same manner as in the first embodiment. Next, the supply of the organometallic raw material is stopped while maintaining the crystal growth temperature. As a result, a large number of crystal defects are generated near the surface of the first p-type light guide layer 107, and a defect introduction layer 108 having a thickness of several nm is formed as shown in FIG. 7B. Next, as shown in FIG. 7C, the organometallic raw material is supplied again to grow the current blocking layer 109.
  • the substrate is GaN or AlGaN, but may be a SiC substrate or the like.
  • a configuration using an insulating sapphire substrate or the like is also possible.
  • FIG. 8 shows a cross-sectional configuration of the semiconductor device according to the second embodiment.
  • FIG. 9 shows a method of manufacturing a semiconductor device according to the second embodiment in the order of steps.
  • the nitride semiconductor device according to the second embodiment is a field effect transistor (FET) having a gate recess structure.
  • FET field effect transistor
  • the defect introduction layer 204 By forming the defect introduction layer 204 between the first semiconductor layer 203 and the second semiconductor layer 205, etching can be stopped accurately at the interface between the second semiconductor layer 205 and the defect introduction layer 204. It becomes possible. Therefore, the gate recess structure can be easily formed by selectively removing the second semiconductor layer 205.
  • a channel layer 202, a first semiconductor layer 203, a defect introduction layer 204, and a first layer are formed on a substrate 201 made of, for example, sapphire.
  • Two semiconductor layers 205 are sequentially formed.
  • the channel layer 202 may be GaN having a thickness of 1 ⁇ m.
  • the first semiconductor layer 203 may be Al 0.25 Ga 0.75 N having a thickness of 10 nm.
  • the defect introduction layer 204 may be Al 0.25 Ga 0.75 N having a thickness of 5 nm.
  • the second semiconductor layer 205 may be Al 0.25 Ga 0.75 N having a thickness of 15 nm.
  • the defect introduction layer 204 is formed so that the crystal defect density is higher than that of the second semiconductor layer 205 by about 10% or more.
  • the crystallinity may be deteriorated by mixing an organic metal material other than the group III organic metal material such as TESi or Cp 2 Mg during crystal growth.
  • impurities may be introduced by ion implantation or the like to increase the crystal defect density.
  • the crystal defect density may be increased by dry etching or re-evaporating a semiconductor layer formed by crystal growth instead of implanting impurities.
  • the crystal defect density can be changed by the film formation temperature, the ratio of the supply amounts of the group V element and the group III element, the pressure in the chamber during film formation, and the like. Therefore, the defect introduction layer 204 may be formed by changing these parameters.
  • the second semiconductor layer 205 is selectively removed by performing photochemical etching, and an opening 205a is formed as shown in FIG. Form.
  • the photochemical etching may be performed in the same manner as in the first embodiment, and a 10 mol / L KOH solution is used as an etching solution, and ultraviolet light having an intensity of about 65 mW / cm 2 at a wavelength of 405 nm is irradiated at a liquid temperature of 20 ° C. That's fine.
  • openings 202a reaching the lower side than the interface between the channel layer 202 and the first semiconductor layer 203 are formed on both sides of the opening 205a by dry etching.
  • an ohmic electrode 207 which is a source electrode and a drain electrode is formed in each of the openings 202a by using an electron beam evaporation method and a lift-off method, and a gate electrode is formed in the openings 205a. 208 is formed.
  • the first semiconductor layer 203, the defect introduction layer 204, and the second semiconductor layer 205 are Al 0.25 Ga 0.75 N.
  • any type of two-dimensional electron gas can be generated in the channel layer 202. It may be a composition.
  • the first semiconductor layer 203, the defect introduction layer 204, and the second semiconductor layer 205 do not have to have the same composition, and Al x Ga y In 1-xy N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1). , X + y ⁇ 1) can be arbitrarily combined.
  • the second semiconductor layer 205 may be undoped or n-doped.
  • the first semiconductor layer 203 may be undoped or n-type doped. When the first semiconductor layer 203 is doped n-type, the two-dimensional electron gas concentration can be increased.
  • the film thickness may be 0.25 nm or more. However, if the thickness of the defect introduction layer 204 is increased, current control by the gate voltage becomes difficult, and thus the thickness is preferably 30 nm or less.
  • the defect introduction layer 204 may be formed by the following method.
  • the crystal growth is temporarily interrupted, TESi is supplied onto the surface of the second semiconductor layer 205, and the ⁇ -doped layer having a Si concentration of 1.3 ⁇ 10 19 cm ⁇ 3 or more. 221 is formed.
  • Si—N bonds are formed and dangling bonds on the surface are terminated.
  • an AlGaN layer is grown on the ⁇ -doped layer 221.
  • Ga which is a group III element, is not adsorbed at the initial stage of growth, and a small hole (nanohole) is formed, resulting in a crystal defect.
  • nanoholes are buried and the crystal defect density decreases. Therefore, as shown in FIG. 10C, a few nm in the initial stage of growth becomes the defect introduction layer 204, and then the second semiconductor layer 205 can be formed.
  • the FET shown in FIG. 10D is obtained by performing photochemical etching and electrode formation of the second semiconductor layer 205 in the same manner as in the second embodiment.
  • the defect introduction layer 204 and the second semiconductor layer 205 are continuously formed under the same film formation conditions, but the film formation conditions can be changed in the middle.
  • the defect introduction layer 204 and the second semiconductor layer 205 can be made to have different Al compositions by increasing the supply amount of Al at the initial stage of growth and reducing the supply amount of Al thereafter.
  • the ⁇ -doped layer 121 may be doped with impurities other than Si, or may be doped with p-type impurities such as Mg.
  • the defect introduction layer 204 may be formed as follows. First, as shown in FIG. 11A, the crystal is grown on the substrate 201 up to the first semiconductor layer 203 by the MOCVD method as in the second embodiment. Next, the supply of the organometallic raw material is stopped while maintaining the crystal growth temperature. As a result, a large number of crystal defects are generated near the surface of the first semiconductor layer 203, and a defect introduction layer 204 having a thickness of several nanometers is formed as shown in FIG. Next, as shown in FIG. 11C, the second semiconductor layer 205 is grown. Thereafter, in the same manner as in the second embodiment, the second semiconductor layer 205 is subjected to photochemical etching and electrode formation, whereby the FET shown in FIG. 11D is obtained.
  • the ohmic electrode 207 is in direct contact with the two-dimensional electron gas.
  • any configuration may be used as long as the ohmic electrode 207 and the two-dimensional electron gas can be in ohmic connection.
  • the gate electrode 208 is configured to be in direct contact with the defect introduction layer 204, for example, a p-type GaN layer or the like may be formed in the recess and the gate electrode 208 may be formed on the p-type layer. In this way, normally-off can be easily achieved. In this case, the gate electrode 208 may be formed so as to be in ohmic contact with the p-type layer.
  • sapphire is used as the substrate, but other substrates such as GaN, AlGaN, or SiC may be used.
  • FET has been described in the second embodiment and its modification, it can be applied to other nitride semiconductor devices that require a selective etching process.
  • KOH is used as an etching solution for photochemical etching, but other alkaline solutions may be used.
  • a material having a higher ionization tendency than hydrogen may be used for the cathode.
  • the nitride semiconductor device and the manufacturing method thereof it is possible to improve the processing accuracy and reproducibility of the nitride semiconductor as compared with the related art, and particularly, the nitride semiconductor device that requires a selective etching process and the manufacturing method thereof. Useful as such.
  • Substrate 52 n-GaN layer 53 n-AlGaN layer 54 n-GaN layer 55 InGaN layer 56 p-AlGaN layer 57 p-GaN layer 58 n-AlGaN layer 60 laminated body 62 metal mask 63 cathode 64 ultraviolet light 68 potassium hydroxide Solution 101
  • Substrate 102 n-type GaN layer 103 n-type cladding layer 104 n-type light guide layer 105 quantum well active layer 106 p-type electron barrier layer 107 first p-type light guide layer 108 defect introduction layer 109 current blocking layer 109a opening 110 current injection portion 111 second p-type light guide layer 112 p-type cladding layer 113 p-type contact layer 114 p-side electrode 115 n-side electrode 116 laminated structure 121 ⁇ -doped layer 201 substrate 202 channel layer 202a opening 203 first The semiconductor layer 204 Defect introduction layer 205 Second semiconductor layer 205

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Optics & Photonics (AREA)
  • Electromagnetism (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Biophysics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Weting (AREA)
  • Semiconductor Lasers (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

　窒化物半導体装置は、基板１０１の上に形成された第１の窒化物半導体層１０７と、第１の窒化物半導体層１０７の上に形成された欠陥導入層１０８と、欠陥導入層１０８の上に接して形成され、欠陥導入層１０８を露出する開口部を有する第２の窒化物半導体層１０９とを備えている。欠陥導入層１０８は、第１の窒化物半導体層１０７及び第２の窒化物半導体層１０９と比べて結晶欠陥密度が大きい。

Description

窒化物半導体装置及びその製造方法
　本開示は、窒化物半導体装置及びその製造方法に関し、特に選択的なエッチングプロセスを必要とする窒化物半導体装置及びその製造方法に関する。
　窒化ガリウム（ＧａＮ）に代表される窒化物半導体は、禁制帯幅が大きく絶縁破壊電界や電子の飽和ドリフト速度が大きい。このため、高密度の情報の記録及び再生が可能である高密度光ディスクの記録用及び再生用光源である青紫色半導体レーザ装置の材料及び高周波大電力半導体装置等として近年盛んに研究開発が行われている。窒化物半導体は赤色レーザ装置や高周波半導体装置等の材料として用いられているアルミニウムガリウム砒素（ＡｌＧａＡｓ）や、赤外色レーザ装置の材料として用いられているインジウムガリウムリン（ＩｎＧａＰ）と同じIII－Ｖ族半導体に属する。しかし、これらの材料とは特性が大きく異なるために既存の技術をそのまま転用することができない。このため、半導体装置を製造する際の歩留まりが低く、歩留まり良く窒化物半導体からなる半導体装置を製造する技術の成熟が望まれている。
　窒化物半導体を用いて半導体装置を作製する際には選択的なエッチングプロセスを必要とする。例えば、ＧａＮ層とＡｌＧａＮ層とを積層して電界効果トランジスタ（ＦＥＴ）を形成する場合、ゲートリーク電流を低減するために、ＡｌＧａＮ層の一部を選択的にエッチングしてゲートリセス構造を形成することが知られている。この場合には、ＡｌＧａＮ層を精度良く選択的に除去する必要がある。また、窒化物半導体を用いた埋め込み型の半導体レーザ装置を形成する場合には、電流狭窄層を精度良く選択的に除去する必要がある。
　窒化物半導体のドライエッチングは比較的容易に行うことができる。しかし、ドライエッチングは膜厚の制御性が悪い。このため、例えばゲートリセス構造を形成する際に、一定の厚さのＡｌＧａＮ層を残して正確にエッチングを停止することは困難である。ＡｌＧａＮ層とＧａＮ層の界面までドライエッチングしてしまうと、電子の通り道であるチャネルが形成されないため、ＦＥＴとして動作しなくなってしまう。また、ＡｌＧａＮ層の残存量がばらつくとＦＥＴの特性がばらついてしまう。さらに、ドライエッチングには結晶欠陥を多量に生成してしまうというデメリットもある。このような問題は、ゲートリセス構造を形成する場合だけでなく、埋め込み型の半導体レーザ装置において電流経路を形成する際にも発生する。
　一方、ウェットエッチングは膜厚制御性が良く、結晶欠陥をほとんど生成せずにエッチングを行うことができるというメリットがある。そこで、非晶質や多結晶の窒化物半導体をウェットエッチングすることにより青紫色レーザ装置を作製する手法が開示されている（例えば、特許文献１を参照。）。
特開平１１－２６１１６０号公報
　しかしながら、結晶質の窒化物半導体層は容易にウェットエッチングを行うことができないという問題がある。このため、結晶質の窒化物半導体層を加工する必要がある場合には、非晶質又は多結晶の窒化物半導体層をウェットエッチングした後、熱処理を行うことにより結晶化する必要がある。しかし、このような方法では結晶性が良い窒化物半導体層を得ることは困難である。結晶性の窒化物半導体を直接ウェットエッチングし、精度良く加工する方法が望まれている。
　また、ウェットエッチングを用いたとしても完全なエッチング選択性が得られるわけではなく、エッチング残りが生じたり、オーバーエッチが生じたりする。半導体装置の性能を向上するために、より正確に界面においてエッチングを停止させることが求められている。
　本開示は、窒化物半導体の界面において精度良くエッチングを停止することを可能とし、精度良く加工された窒化物半導体装置を実現できるようにすることを目的とする。
　本開示は窒化物半導体装置を、エッチング対象の窒化物半導体層と比べて結晶欠陥密度が大きい欠陥導入層を備えている構成とする。
　具体的に、例示の窒化物半導体装置は、基板の上に形成された第１の窒化物半導体層と、第１の窒化物半導体層の上に形成された欠陥導入層と、欠陥導入層の上に接して形成され、欠陥導入層を露出する開口部を有する第２の窒化物半導体層とを備え、欠陥導入層は、第１の窒化物半導体層及び第２の窒化物半導体層と比べて結晶欠陥密度が大きい。
　例示の窒化物半導体装置によれば、第２の窒化物半導体層においては正孔が供給されて光化学エッチングが進行するが、欠陥導入層においては正孔が結晶欠陥により消費されるため光化学エッチングが進行しない。従って、第２の窒化物半導体層と欠陥導入層との界面において、光化学エッチングを精度良く停止させることができる。その結果、選択的なエッチングプロセスを必要とする窒化物半導体装置の加工精度及び再現性を大きく向上することが可能となる。
　例示の窒化物半導体装置において、欠陥導入層は、結晶欠陥密度が２．９×１０7ｃｍ-2以上であり、第２の窒化物半導体層は、結晶欠陥密度が２．６×１０7ｃｍ-2以下とすればよい。
　例示の窒化物半導体装置において、第１の窒化物半導体層と欠陥導入層との間に形成され、不純物がδドープされたδドープ層をさらに備えていてもよい。この場合、δドープ層は、シリコンを１．３×１０19ｃｍ-3以上含む構成とすればよい。
　例示の窒化物半導体装置において、欠陥導入層はｎ型の不純物を含む構成としてもよい。この場合、欠陥導入層は、Ｓｉのドープ量が２×１０19ｃｍ-3以上であり、第２の窒化物半導体層は、Ｓｉのドープ量が４×１０18ｃｍ-3以下であることが好ましい。
　例示の窒化物半導体装置において、欠陥導入層はｐ型の不純物を含む構成としてもよい。
　例示の窒化物半導体装置は、第２の窒化物半導体層の上に、開口部を埋めるように形成された第３の窒化物半導体層をさらに備え、第１の窒化物半導体層は、活性層及び活性層と欠陥導入層との間に形成された第１のｐ型光ガイド層を含み、第２の窒化物半導体層は、ｎ型電流ブロック層であり、第３の窒化物半導体層は、第２のｐ型光ガイド層を含み、半導体レーザ装置として機能する構成としてもよい。
　このような構成とすれば、電流注入部を再現性良く正確に形成することができる。従って、埋め込み型の窒化物半導体レーザ装置の歩留まりを大幅に向上させることが可能となる。
　例示の窒化物半導体装置において、欠陥導入層は、膜厚が０．２５ｎｍ以上且つ１０ｎｍ以下とすればよい。このような構成とすれば、欠陥導入層がｎ型の層であっても、電位障壁の形成に伴うデバイスの動作電圧の上昇がほとんど生じることはない。
　例示の窒化物半導体装置は、開口部において欠陥導入層の上に形成されたゲート電極と、ゲート電極の両側方に形成されたソース電極及びドレイン電極と、基板と第１の窒化物半導体層との間に形成されたチャネル層とをさらに備え、トランジスタとして機能する構成としてもよい。
　このような構成とすれば、ゲートリセス構造を再現性良く正確に形成することができる。従って、ゲートリーク電流が低く且つ高出力の電界効果トランジスタを容易に実現できる。
　例示の窒化物半導体装置において、欠陥導入層は、膜厚が０．２５ｎｍ以上且つ３０ｎｍ以下とすればよい。このような構成とすれば、欠陥導入層がゲート電圧による電流制御にほとんど影響を与えることはない。
　例示の窒化物半導体装置の製造方法は、基板の上に第１の窒化物半導体層を結晶成長する工程（ａ）と、第１の窒化物半導体層の上に欠陥導入層を形成する工程（ｂ）と、欠陥導入層の上に第２の窒化物半導体層を形成する工程（ｃ）と、第２の窒化物半導体層を、選択的に光化学エッチングすることにより、欠陥導入層を露出する開口部を形成する工程（ｄ）とを備え、欠陥導入層は、第１の窒化物半導体層及び第２の窒化物半導体層と比べて結晶欠陥密度が大きいことを特徴とする。
　例示の窒化物半導体装置の製造方法は、第１の窒化物半導体層及び第２の窒化物半導体層と比べて結晶欠陥密度が大きい欠陥導入層を形成し、欠陥導入層を露出する開口部を光化学エッチングにより形成する。このため、第２の窒化物半導体層と欠陥導入層との界面において光化学エッチングを精度良く停止させることができる。従って、選択的なエッチングプロセスを必要とする窒化物半導体装置の加工精度及び再現性を大きく向上することが可能となる。
　例示の窒化物半導体装置の製造方法において、工程（ｂ）では、不純物を供給しながら結晶成長を行うことにより欠陥導入層を形成し、欠陥導入層への不純物の導入量は、第２の窒化物半導体層への不純物の導入量よりも多くすればよい。
この場合において、工程（ｂ）では、欠陥導入層にシリコンを２×１０19ｃｍ-3以上導入し、工程（ｃ）では、第２の窒化物半導体層に導入するシリコンの量を４×１０18ｃｍ-3以下とすればよい。
　例示の窒化物半導体装置の製造方法は、工程（ａ）よりも後で且つ工程（ｂ）よりも前に、第１の窒化物半導体層の表面に不純物を供給することによりδドープ層を形成する工程（ｅ）をさらに備え、工程（ｂ）では、δドープ層の上に欠陥導入層を結晶成長してもよい。不純物のδドープ層の上に結晶成長した層の成長初期にはナノホールが形成され結晶欠陥密度が高くなる。従って、欠陥導入層を容易に形成することが可能となる。
　例示の窒化物半導体装置の製造方法において、工程（ｅ）では、シリコンを１．３×１０19ｃｍ-3以上導入することが好ましい。
　例示の窒化物半導体装置の製造方法において、工程（ａ）では、第１の窒化物半導体層を有機金属気相成長法により所定の結晶成長温度において結晶成長し、工程（ｂ）は、結晶成長温度を保持した状態において、第１の窒化物半導体層を結晶成長するための有機金属原料の供給を遮断することにより、第１の窒化物半導体層の上部に欠陥導入層を形成する工程としてもよい。このような構成とすることにより、第１の窒化物半導体層の上部に容易に欠陥導入層を形成することができる。
　本開示に係る窒化物半導体装置及びその製造方法によれば、選択的なエッチングプロセスを必要とする窒化物半導体装置において、従来よりも加工精度及び再現性を大幅に向上できる。
光化学エッチングの検証に用いた積層体を示す断面図である。 積層体の光化学エッチング工程を示す模式図である。 エッチング量の経時変化にシリコン濃度が及ぼす影響を示すグラフである。 第１の実施形態に係る半導体装置を示す断面図である。 第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 第１の実施形態の第１変形例に係る半導体装置の製造方法を工程順に示す断面図である。 第１の実施形態の第２変形例に係る半導体装置の製造方法を工程順に示す断面図である。 第２の実施形態に係る半導体装置を示す断面図である。 第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 第２の実施形態の第１変形例に係る半導体装置の製造方法を工程順に示す断面図である。 第２の実施形態の第２変形例に係る半導体装置の製造方法を工程順に示す断面図である。
　まず、本願発明者らが見出した従来よりも精度良く界面においてエッチングを停止させる方法について説明する。図１に示すような窒化物半導体の積層体６０についてエッチングの検討を行った。図１において積層体６０は、窒化ガリウム（ＧａＮ）からなる基板５１の上に順次形成されたｎ－ＧａＮ層５２、ｎ－ＡｌＧａＮ層５３、ｎ－ＧａＮ層５４、ＩｎＧａＮ層５５、ｐ－ＡｌＧａＮ層５６、ｐ－ＧａＮ層５７及びｎ－ＡｌＧａＮ層５８である。ｎ－ＡｌＧａＮ層５８のＡｌ及びＧａの組成比は、それぞれ０．１５及び０．８５とした。
　ウェットエッチングは図２に示すような光化学エッチングとした。光化学エッチングは紫外光とアルカリ溶液とを用いるウェットエッチングである。具体的には、まず液温２０℃で濃度が１０ｍｏｌ／Ｌの水酸化カリウム（ＫＯＨ）溶液６８中にストライプ状の開口部を有するメタルマスク６２を形成した積層体６０を浸漬する。メタルマスク６２と白金等からなるカソード６３とを接続した後、メタルマスク６２の開口部にｎ－ＡｌＧａＮ層５８の吸収端よりも波長が短い紫外光６４を照射する。今回は、波長が４０５ｎｍにおける強度が約６５ｍＷ／ｃｍ2の紫外光を照射した。紫外光の照射には低圧紫外線ランプ等を用いればよい。メタルマスク６２の開口部は、積層体６０の結晶軸の＜１－１００＞方向に形成した。
　本願発明者らは、ｎ－ＡｌＧａＮ層５８に含まれるシリコン（Ｓｉ）の量により、ｎ－ＡｌＧａＮ層５８のエッチング挙動が大きく変化することを見出した。図３はｎ－ＡｌＧａＮ層５８にＳｉを４×１０18ｃｍ-3ドーピングした場合と、Ｓｉを２×１０19ｃｍ-3ドーピングした場合とにおけるエッチング量の時間変化を示している。Ｓｉのドープ量を４×１０18ｃｍ-3とした場合には、エッチング量は時間と共に増加している。しかし、Ｓｉのドープ量を２×１０19ｃｍ-3とした場合には、エッチングが生じなかった。
　ＧａＮを光化学エッチングする場合は以下の式（１）に従って反応が生じていると考えられる。
ＧａＮ＋６ＯＨ-＋３ｈ+→ＧａＯ3-＋０．５Ｎ2＋３Ｈ2Ｏ・・・（１）
式（１）に示すように、窒化物半導体の光化学エッチングには正孔が必要である。正孔は、窒化物半導体に紫外線を照射することにより供給される。しかし、窒化物半導体に過剰なＳｉドーピングを行うと多量の結晶欠陥が形成され、紫外線照射により生じた正孔が非発光再結合により消費される。このことから、ｎ－ＡｌＧａＮ層５８のＳｉドープ量が２×１０19ｃｍ-3の場合に光化学エッチングが生じなかった理由は、反応に必要な正孔を消費してしまうだけの結晶欠陥が発生したためであると考えられる。
　ｎ－ＡｌＧａＮ層５８の平均の結晶欠陥密度をＸ線回折（ＸＲＤ）の回折ピークの半値幅から見積もったところ、Ｓｉのドープ量が４×１０18ｃｍ-3の場合には、約２．６×１０7ｃｍ-2であった。一方、Ｓｉのドープ量が２×１０19ｃｍ-3の場合には、約２．９×１０7ｃｍ-2であった。このことから、結晶欠陥密度が約２．６×１０7ｃｍ-2以下の場合には、反応に必要な正孔を供給することができ、約２．９×１０7ｃｍ-2以上の場合には正孔が消費されエッチング反応が進行しなかったものと考えられる。
　この結果によれば、結晶欠陥密度が約２．９×１０7ｃｍ-2以上の第１の層の上に、結晶欠陥密度が約２．６×１０7ｃｍ-2以下の第２の層を積層した場合には、第２の層は光化学エッチングされるが第１の層は光化学エッチングされない。つまり、結晶欠陥密度が高い第１の層と結晶欠陥密度が低い第２の層との界面において正確に光化学エッチングを停止することが可能となる。
　正孔の発生量は、紫外線照射の条件等によって変化させることができる。従って、第１の層と第２の層との間に相対的な結晶欠陥密度の差があれば、第１の層と第２の層との界面において正確にエッチングを停止することが可能となる。エッチング反応が生じない場合の結晶欠陥密度は、エッチング反応が進行する場合の結晶欠陥密度よりも約１０％大きい。従って、第１の層の結晶欠陥密度が第２の層よりも約１０％以上大きい場合には、第１の層と第２の層との界面において正確に光化学エッチングを停止することが可能となる。
　本願発明者らが見出した界面において精度良く光化学エッチングを停止させる条件を適用した半導体装置について具体的な実施形態として以下に説明する。但し、以下の実施形態は一例であり、選択的なエッチングプロセスを必要とする種々の窒化物半導体装置に対して同様に適用することができる。
　（第１の実施形態）
　図４は、第１の実施形態に係る窒化物半導体装置の断面構成を示している。また、図５は、第１の実施形態に係る窒化物半導体装置の製造方法を工程順に示している。図４に示すように、本実施形態の窒化物半導体装置は埋め込み型の半導体レーザ装置である。第１のｐ型光ガイド層１０７と電流ブロック層１０９との間に欠陥導入層１０８が形成されている。欠陥導入層１０８を形成することにより、電流ブロック層１０９をエッチングして電流注入部１１０を形成する際に、オーバーエッチング又はアンダーエッチングが生じるおそれがほとんどない。
　具体的に製造方法を説明すると、まず、図５（ａ）に示すように有機金属化学気相成長（ＭＯＣＶＤ）法により、ｎ型窒化ガリウム（ＧａＮ）又は窒化アルミニウムガリウム（ＡｌＧａＮ）からなる基板１０１の主面上に、積層構造体１１６を形成する。積層構造体１１６は、基板１０１側から順次成長させたｎ型ＧａＮ層１０２、ｎ型クラッド層１０３、ｎ型光ガイド層１０４、量子井戸活性層１０５、ｐ型電子障壁層１０６、第１のｐ型光ガイド層１０７、欠陥導入層１０８及び電流ブロック層１０９からなる。
　ＭＯＣＶＤ法のIII族有機金属原料には、例えばＴＭＧ（Trimethyl Gallium）、ＴＭＡ（Trimethyl Alminium）及びＴＭＩｎ（Trimethyl Indium）等を用い、Ｖ族原料にはアンモニアガス等を用いればよい。ｎ型のドーパントには、ＴＥＳｉ（Tetra Ethyl Silane）を用い、ｐ型のドーパントとしてはＣｐ2Ｍｇ（Bis cyclopentadienyl magnesium）を用いればよい。
　ｎ型ＧａＮ層１０２の膜厚は２μｍとすればよい。ｎ型クラッド層１０３は、例えば膜厚が１．６μｍのｎ型Ａｌ0.05Ｇａ0.95Ｎとすればよく、ｎ型光ガイド層１０４は、例えば膜厚が１５０ｎｍのｎ型ＧａＮとすればよい。量子井戸活性層１０５は、例えば膜厚が３ｎｍでＩｎ0.10Ｇａ0.90Ｎからなる井戸層と膜厚が７．５ｎｍでＩｎ0.02Ｇａ0.98Ｎからなる障壁層とすればよい。ｐ型電子障壁層１０６は、例えば膜厚が１０ｎｍのｐ型Ａｌ0.16Ｇａ0.84Ｎとすればよく、第１のｐ型光ガイド層１０７は、例えば膜厚が１０ｎｍのｐ型ＧａＮとすればよい。欠陥導入層１０８は、Ｓｉの濃度が２×１０19ｃｍ-3となるようにして結晶成長した、膜厚が３ｎｍのＡｌ0.15Ｇａ0.85Ｎとすればよい。電流ブロック層１０９は、Ｓｉの濃度が４×１０18ｃｍ-3となるようにして結晶成長した、厚さが１２５ｎｍのＡｌ0.15Ｇａ0.85Ｎとすればよい。
　次に、図５（ｂ）に示すように、電流ブロック層１０９を光化学エッチングにより選択的に除去して開口部１０９ａを形成する。欠陥導入層１０８は、電流ブロック層１０９と比べて結晶欠陥密度が約１０％大きい。このため、電流ブロック層１０９と欠陥導入層１０８との界面において光化学エッチングは停止する。
　光化学エッチングは、まず、電流ブロック層１０９の上に、ストライプ状の開口部を有するメタルマスクを形成する。この後、メタルマスクとカソードとを接続した状態で積層構造体１１６をエッチング液中に浸漬し、紫外線を照射する。メタルマスクの開口部は、積層構造体１１６の結晶軸の＜１－１００＞方向に形成すればよい。エッチング液は１０ｍｏｌ／ＬのＫＯＨ溶液とすればよく、液温は２０℃とすればよい。照射する紫外線は、波長が４０５ｎｍにおける照射強度を約６５ｍＷ／ｃｍ2とすればよい。
　次に、図５（ｃ）に示すように、開口部１０９ａを形成した電流ブロック層１０９の上に、第２のｐ型光ガイド層１１１、ｐ型クラッド層１１２及びｐ型コンタクト層１１３を、ＭＯＣＶＤ法により順次形成する。第２のｐ型光ガイド層１１１は、例えば膜厚が１０ｎｍのｐ型ＧａＮとすればよく、ｐ型クラッド層１１２は、例えば膜厚が４０ｎｍのｐ型ＡｌＧａＮとすればよく、ｐ型コンタクト層１１３は、例えば膜厚が４０ｎｍのｐ型ＧａＮとすればよい。これにより、開口部１０９ａに電流注入部１１０が形成される。
　次に、図５（ｄ）に示すように、ｐ型コンタクト層１１３の上に、例えばニッケル（Ｎｉ）と金（Ａｕ）との積層膜からなるｐ側電極１１４を形成し、基板１０１におけるｎ型ＧａＮ層１０２と反対側の面（裏面）上に、例えばチタン（Ｔｉ）とアルミニウム（Ａｌ）との積層膜からなるｎ側電極１１５を形成する。なお、ｎ側電極１１５は、基板１０１の裏面に限られず、積層構造体１１６の一部を除去して、ｎ型半導体層を露出し、露出したｎ型半導体層に形成してもよい。この後、ブレーキング又は劈開等を行い、個々の半導体装置に分離する。
　電流ブロック層１０９の膜厚は、電流をブロックするのに十分な厚さとする必要がある。このため、約５０ｎｍ以上の厚さであることが好ましい。また、あまり厚いとクラックが生じるおそれがあるため約５００ｎｍ以下であることが好ましい。
　欠陥導入層１０８は、１原子層分の膜厚があれば光化学エッチングを停止させることができる。従って、膜厚が０．２５ｎｍ以上あればよい。但し、欠陥導入層１０８の膜厚が厚くなると電流注入を効率よく行うことができなくなるため、膜厚を１０ｎｍ以下とすることが好ましい。膜厚が１０ｎｍ以下であれば、欠陥導入層１０８がｎ型の層であっても、電位障壁の形成に伴うデバイスの動作電圧の上昇はほとんど認められない。
　本実施形態においては、濃度が２×１０19ｃｍ-3となるようにＳｉをドープすることにより欠陥導入層１０８を形成している。しかし、先に述べたように、電流ブロック層１０９よりも結晶欠陥密度が約１０％以上大きければよく、Ｓｉをドープする代わりに他のｎ型不純物をドープしてもよい。また、欠陥導入層１０８はｎ型である必要はなくｐ型不純物をドープしてもよい。不純物のドープは、ＴＥＳｉ又はＣｐ2Ｍｇ等のIII族元素以外の有機金属を結晶成長の際に混入すればよい。通常のＧａＮ基板の結晶欠陥密度は５×１０4ｃｍ-2程度である。このため、不純物のドープをせずにＧａＮ基板上に成長したＡｌＧａＮ層の結晶欠陥密度は５×１０5ｃｍ-2～５×１０6ｃｍ-2程度となる。この値と、電流ブロック層１０９のドープ量とを考慮して欠陥導入層１０８のドープ量を決定すればよい。
　また、結晶成長の際に不純物を導入するのではなく、結晶成長を行った後、イオン注入等により不純物を導入して結晶欠陥密度を上昇させてもよい。さらに、不純物を導入するのではなく結晶成長により形成した半導体層をドライエッチングしたり、再蒸発させたりすることにより結晶欠陥密度を上昇させてもよい。この他、結晶欠陥密度は、成膜温度、Ｖ族元素とIII族元素との供給量の比及び成膜時のチャンバ内の圧力等によって変化させることができる。従って、これらのパラメータを変化させることにより欠陥導入層１０８を形成してもよい。
　また、欠陥導入層１０８のIII族元素の組成は電流ブロック層１０９と一致している必要はない。従って、欠陥導入層１０８をＧａＮ又はＡｌＮ等としてもよく、電流ブロック層１０９とはＡｌ組成が異なるＡｌＧａＮとしても問題なく、その他、ＡｌxＧａyＩｎ1-x-yＮ（０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１）で表される窒化物半導体から任意に選択できる。
　（第１の実施形態の第１変形例）
　第１の実施形態においては、第１のｐ型光ガイド層１０７の上に高濃度の不純物をドープした半導体層をＭＯＣＶＤ法により結晶成長させることにより欠陥導入層１０８を形成する方法を示した。しかし、次のような方法により欠陥導入層１０８を形成してもよい。
　図６（ａ）に示すように、第１の実施形態と同様にして基板１０１の上に第１のｐ型光ガイド層１０７までをＭＯＣＶＤ法により結晶成長する。
　次に、図６（ｂ）に示すように一旦結晶成長を中断し、第１のｐ型光ガイド層１０７の表面上にＴＥＳｉを供給しＳｉ濃度が１．３×１０19ｃｍ-3以上のδドープ層１２１を形成する。Ｓｉが供給されたδドープ層１２１においては、Ｓｉ－Ｎの結合手が形成され、表面のダングリングボンドが終端される。
　次に、δドープ層１２１の上に例えばｎ型ＡｌＧａＮ層の成長を行う。δドープ層１２１の上にｎ型ＡｌＧａＮ層の成長を行うと、成長の初期においてはIII族元素であるＧａが吸着せず、小さな穴（ナノホール）が形成され結晶欠陥が生じる。成長が進むとナノホールが埋め込まれ結晶欠陥密度は減少する。このため、図６（ｃ）に示すように膜厚が３ｎｍ程度の欠陥導入層１０８と、電流ブロック層１０９を形成できる。欠陥導入層１０８の膜厚は、δドープ層１２１の不純物量、δドープ層１２１の上に形成する窒化物半導体層の成長温度及びＶ族元素とIII族元素との供給量の比等によって変化させることができる。
　この後、第１の実施形態と同様にして、電流ブロック層１０９の光化学エッチング、第２のｐ型光ガイド層１１１等の再成長、電極形成及び劈開等を行うことにより図６（ｄ）に示す埋め込み型の半導体レーザ装置が得られる。
　本変形例においては、欠陥導入層１０８と電流ブロック層１０９とを同一の成膜条件で連続して形成したが、途中で成膜条件を変えることも可能である。例えば、成長初期にはＡｌの供給量を多くし、その後Ａｌ供給量を減らして成長すれば、欠陥導入層１０８と電流ブロック層１０９とをＡｌ組成が異なる層とすることができる。また、成長初期にはｐ型不純物を供給し、その後ｎ型不純物に切り替えれば、ｐ型の欠陥導入層１０８とｎ型の電流ブロック層１０９とを形成することができる。
　また、δドープ層１２１はＳｉ以外の不純物をドープしてもよく、Ｍｇ等のｐ型不純物をドープしてもよい。
　（第１の実施形態の第２変形例）
　欠陥導入層１０８の形成は以下のようにしてもよい。まず、図７（ａ）に示すように第１の実施形態と同様にして基板１０１の上に第１のｐ型光ガイド層１０７までをＭＯＣＶＤ法により結晶成長する。次に、結晶成長温度を維持したまま有機金属原料の供給を停止する。これにより、第１のｐ型光ガイド層１０７の表面近傍に結晶欠陥が多数生成され、図７（ｂ）に示すように膜厚が数ｎｍの欠陥導入層１０８が形成される。次に、図７（ｃ）に示すように再び有機金属原料を供給して電流ブロック層１０９を成長する。この後、第１の実施形態と同様にして、電流ブロック層１０９の光化学エッチング、第２のｐ型光ガイド層１１１等の再成長、電極形成及び劈開等を行うことにより図７（ｄ）に示す埋め込み型の半導体レーザ装置が得られる。
　第１の実施形態及びその変形例において、基板をＧａＮ又はＡｌＧａＮとしたが、ＳｉＣ基板等としてもよい。また、絶縁性のサファイア基板等を用いた構成とすることも可能である。
　（第２の実施形態）
　以下に、本発明の第２の実施形態について図面を参照して説明する。図８は、第２の実施形態に係る半導体装置の断面構成を示している。図９は、第２の実施形態に係る半導体装置の製造方法を工程順に示している。図８に示すように第２の実施形態に係る窒化物半導体装置は、ゲートリセス構造を有する電界効果トランジスタ（ＦＥＴ）である。チャネル層２０２の上に第１の半導体層２０３、欠陥導入層２０４及び第２の半導体層２０５が順次形成されている。第１の半導体層２０３と第２の半導体層２０５との間に欠陥導入層２０４を形成することにより、正確に第２の半導体層２０５と欠陥導入層２０４との界面においてエッチングを停止することが可能となる。このため、第２の半導体層２０５を選択的に除去してゲートリセス構造を容易に形成することができる。
　本実施形態の半導体装置の製造方法を説明すると、まず図９（ａ）に示すように、例えばサファイアからなる基板２０１上に、チャネル層２０２、第１の半導体層２０３、欠陥導入層２０４及び第２の半導体層２０５を順次形成する。チャネル層２０２は、膜厚が１μｍのＧａＮとすればよい。第１の半導体層２０３は例えば膜厚が１０ｎｍのＡｌ0.25Ｇａ0.75Ｎとすればよい。欠陥導入層２０４は例えば膜厚が５ｎｍのＡｌ0.25Ｇａ0.75Ｎとすればよい。第２の半導体層２０５は例えば膜厚が１５ｎｍのＡｌ0.25Ｇａ0.75Ｎとすればよい。
　欠陥導入層２０４は、第２の半導体層２０５と比べて結晶欠陥密度が約１０％以上大きくなるように形成する。具体的には、第１の実施形態と同様に結晶成長の際に、ＴＥＳｉ又はＣｐ2Ｍｇ等のIII族有機金属原料以外の有機金属原料を混入することにより結晶性を劣化させればよい。また、結晶成長の際に不純物を導入するのではなく、結晶成長を行った後、イオン注入等により不純物を導入して結晶欠陥密度を上昇させてもよい。さらに、不純物を注入するのではなく結晶成長により形成した半導体層をドライエッチングしたり、再蒸発させることにより結晶欠陥密度を上昇させてもよい。この他、結晶欠陥密度は、成膜温度、Ｖ族元素とIII族元素との供給量の比及び成膜時のチャンバ内の圧力等によって変化させることができる。従って、これらのパラメータを変化させることにより欠陥導入層２０４を形成してもよい。
　次に、第２の半導体層２０５の上にメタルマスクを形成した後、光化学エッチングを行うことにより第２の半導体層２０５を選択的に除去し、図９（ｂ）に示すように開口部２０５ａを形成する。光化学エッチングは、第１の実施形態と同様に行えばよく、１０ｍｏｌ／ＬのＫＯＨ溶液をエッチング液として用い、液温２０℃において波長が４０５ｎｍにおける強度が約６５ｍＷ／ｃｍ2の紫外光を照射すればよい。
　次に、図９（ｃ）に示すように、開口部２０５ａの両側方に、チャネル層２０２と第１の半導体層２０３との界面よりも下側に達する開口部２０２ａをドライエッチングにより形成する。
　次に、図９（ｄ）に示すように、電子ビーム蒸着法及びリフトオフ法を用いて、開口部２０２ａのそれぞれにソース電極及びドレイン電極であるオーミック電極２０７を形成し、開口部２０５ａにゲート電極２０８を形成する。
　本実施形態においては、第１の半導体層２０３、欠陥導入層２０４及び第２の半導体層２０５をＡｌ0.25Ｇａ0.75Ｎとしたが、チャネル層２０２に２次元電子ガスを発生させられればどのような組成であってもよい。また、第１の半導体層２０３、欠陥導入層２０４及び第２の半導体層２０５が同じ組成である必要もなく、ＡｌxＧａyＩｎ1-x-yＮ（０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１）で表される窒化物半導体を任意に組み合わせることができる。第２の半導体層２０５はアンドープ又はｎ型にドープされていればよい。第１の半導体層２０３もアンドープであってもｎ型にドープされていてもよい。第１の半導体層２０３がｎ型にドープされていた方が２次元電子ガス濃度を上昇させることができる。
　欠陥導入層２０４は、１原子層以上あれば光化学エッチングを停止させることができる。従って、膜厚が０．２５ｎｍ以上あればよい。但し、欠陥導入層２０４の膜厚が厚くなるとゲート電圧による電流制御が困難となるため、膜厚を３０ｎｍ以下とすることが好ましい。
　（第２の実施形態の第１変形例）
　第２の実施形態においては、第１の半導体層２０３の上に高濃度の不純物をドープした半導体層をＭＯＣＶＤ法により結晶成長させることにより欠陥導入層２０４を形成する方法を示した。しかし、次のような方法により欠陥導入層２０４を形成してもよい。
　図１０（ａ）に示すように、第２の実施形態と同様にして基板２０１の上に第２の半導体層２０５までをＭＯＣＶＤ法により結晶成長する。
　次に、図１０（ｂ）に示すように一旦結晶成長を中断し、第２の半導体層２０５の表面上にＴＥＳｉを供給しＳｉ濃度が１．３×１０19ｃｍ-3以上のδドープ層２２１を形成する。Ｓｉが供給されたδドープ層２２１においては、Ｓｉ－Ｎの結合手が形成され、表面のダングリングボンドが終端される。
　次に、δドープ層２２１の上に例えばＡｌＧａＮ層の成長を行う。δドープ層２２１の上にＡｌＧａＮ層の成長を行うと、成長の初期においてはIII族元素であるＧａが吸着せず、小さな穴（ナノホール）が形成され結晶欠陥が生じる。成長が進むとナノホールが埋め込まれ結晶欠陥密度は減少する。このため、図１０（ｃ）に示すように成長初期の数ｎｍは欠陥導入層２０４となり、その後第２の半導体層２０５を形成できる。
　この後、第２の実施形態と同様にして、第２の半導体層２０５の光化学エッチング及び電極形成を行うことにより図１０（ｄ）に示すＦＥＴが得られる。
　本変形例においては、欠陥導入層２０４と第２の半導体層２０５とを同一の成膜条件で連続して形成したが、途中で成膜条件を変えることも可能である。例えば、成長初期にはＡｌの供給量を多くし、その後Ａｌ供給量を減らして成長すれば、欠陥導入層２０４と第２の半導体層２０５とをＡｌ組成が異なる層とすることができる。また、δドープ層１２１はＳｉ以外の不純物をドープしてもよく、Ｍｇ等のｐ型不純物をドープしてもよい。
　（第２の実施形態の第２変形例）
　欠陥導入層２０４の形成は以下のようにしてもよい。まず、図１１（ａ）に示すように第２の実施形態と同様にして基板２０１の上に第１の半導体層２０３までをＭＯＣＶＤ法により結晶成長する。次に、結晶成長温度を維持したまま有機金属原料の供給を停止する。これにより、第１の半導体層２０３の表面近傍に結晶欠陥が多数生成され、図１１（ｂ）に示すように膜厚が数ｎｍの欠陥導入層２０４が形成される。次に、図１１（ｃ）に示すように第２の半導体層２０５を成長する。この後、第２の実施形態と同様にして、第２の半導体層２０５の光化学エッチング及び電極形成を行うことにより図１１（ｄ）に示すＦＥＴが得られる。
　第２の実施形態及びその変形例において、オーミック電極２０７が２次元電子ガスと直接接する構成としたが、オーミック電極２０７と２次元電子ガスとがオーミック接続できればどのような構成としてもよい。ゲート電極２０８は欠陥導入層２０４と直接接する構成としたが、例えばリセス部にｐ型のＧａＮ層等を形成し、ｐ型層の上にゲート電極２０８を形成する構成としてもよい。このようにすれば、容易にノーマリオフ化することができる。この場合、ゲート電極２０８はｐ型層とオーミック接触するように形成すればよい。
　第２の実施形態及びその変形例において基板にサファイアを用いたが、ＧａＮ、ＡｌＧａＮ又はＳｉＣ等の他の基板を用いてもよい。第２の実施形態及びその変形例において、ＦＥＴについて説明したが選択的なエッチングプロセスを必要とする他の窒化物半導体装置にも適用可能である。
　第１の実施形態、第２の実施形態及びそれらの変形例において光化学エッチングのエッチング液にＫＯＨを用いたが、他のアルカリ性の溶液を用いてもよい。また、カソードには、水素よりもイオン化傾向が大きい材料を用いればよい。
　本開示に係る窒化物半導体装置及びその製造方法によれば、従来よりも窒化物半導体の加工精度及び再現性を向上でき、特に選択的なエッチングプロセスを必要とする窒化物半導体装置及びその製造方法等として有用である。
５１　　　　基板
５２　　　　ｎ－ＧａＮ層
５３　　　　ｎ－ＡｌＧａＮ層
５４　　　　ｎ－ＧａＮ層
５５　　　　ＩｎＧａＮ層
５６　　　　ｐ－ＡｌＧａＮ層
５７　　　　ｐ－ＧａＮ層
５８　　　　ｎ－ＡｌＧａＮ層
６０　　　　積層体
６２　　　　メタルマスク
６３　　　　カソード
６４　　　　紫外光
６８　　　　水酸化カリウム溶液
１０１　　　基板
１０２　　　ｎ型ＧａＮ層
１０３　　　ｎ型クラッド層
１０４　　　ｎ型光ガイド層
１０５　　　量子井戸活性層
１０６　　　ｐ型電子障壁層
１０７　　　第１のｐ型光ガイド層
１０８　　　欠陥導入層
１０９　　　電流ブロック層
１０９ａ　　開口部
１１０　　　電流注入部
１１１　　　第２のｐ型光ガイド層
１１２　　　ｐ型クラッド層
１１３　　　ｐ型コンタクト層
１１４　　　ｐ側電極
１１５　　　ｎ側電極
１１６　　　積層構造体
１２１　　　δドープ層
２０１　　　基板
２０２　　　チャネル層
２０２ａ　　開口部
２０３　　　第１の半導体層
２０４　　　欠陥導入層
２０５　　　第２の半導体層
２０５ａ　　開口部
２０７　　　オーミック電極
２０８　　　ゲート電極
２２１　　　δドープ層

Claims (17)

  1. 　窒化物半導体装置は、
    　基板の上に形成された第１の窒化物半導体層と、
    　前記第１の窒化物半導体層の上に形成された欠陥導入層と、
    　前記欠陥導入層の上に接して形成され、前記欠陥導入層を露出する開口部を有する第２の窒化物半導体層とを備え、
    　前記欠陥導入層は、前記第１の窒化物半導体層及び第２の窒化物半導体層と比べて結晶欠陥密度が大きい。
  2. 　請求項１に記載の窒化物半導体装置において、
    　前記欠陥導入層は、結晶欠陥密度が２．９×１０7ｃｍ-2以上であり、
    　前記第２の窒化物半導体層は、結晶欠陥密度が２．６×１０7ｃｍ-2以下である。
  3. 　請求項１に記載の窒化物半導体装置は、
    　前記第１の窒化物半導体層と前記欠陥導入層との間に形成され、不純物がδドープされたδドープ層をさらに備えている。
  4. 　請求項３に記載の窒化物半導体装置において、
    　前記δドープ層は、シリコンを１．３×１０19ｃｍ-3以上含む。
  5. 　請求項１に記載の窒化物半導体装置において、
    　前記欠陥導入層はｎ型の不純物を含む。
  6. 　請求項５に記載の窒化物半導体装置において、
    　前記欠陥導入層は、Ｓｉのドープ量が２×１０19ｃｍ-3以上であり、
    　前記第２の窒化物半導体層は、Ｓｉのドープ量が４×１０18ｃｍ-3以下である。
  7. 　請求項１に記載の窒化物半導体装置において、
    　前記欠陥導入層はｐ型の不純物を含む。
  8. 　請求項１に記載の窒化物半導体装置は、
    　前記第２の窒化物半導体層の上に、前記開口部を埋めるように形成された第３の窒化物半導体層をさらに備え、
    　前記第１の窒化物半導体層は、活性層及び該活性層と前記欠陥導入層との間に形成された第１のｐ型光ガイド層を含み、
    　前記第２の窒化物半導体層は、ｎ型電流ブロック層であり、
    　前記第３の窒化物半導体層は、第２のｐ型光ガイド層を含み、
    　半導体レーザ装置として機能する。
  9. 　請求項８に記載の窒化物半導体装置において、
    　前記欠陥導入層は、膜厚が０．２５ｎｍ以上且つ１０ｎｍ以下である。
  10. 　請求項１に記載の窒化物半導体装置は、
    　前記開口部において前記欠陥導入層の上に形成されたゲート電極と、
    　前記ゲート電極の両側方に形成されたオーミック電極と、
    　前記基板と前記第１の窒化物半導体層との間に形成されたチャネル層とをさらに備え、
    　トランジスタとして機能する。
  11. 　請求項１０に記載の窒化物半導体装置において、
    　前記欠陥導入層は、膜厚が０．２５ｎｍ以上且つ３０ｎｍ以下である。
  12. 　窒化物半導体装置の製造方法は、
    　基板の上に第１の窒化物半導体層を結晶成長する工程（ａ）と、
    　前記第１の窒化物半導体層の上に欠陥導入層を形成する工程（ｂ）と、
    　前記欠陥導入層の上に第２の窒化物半導体層を結晶成長する工程（ｃ）と、
    　前記第２の窒化物半導体層を、選択的に光化学エッチングすることにより、前記欠陥導入層を露出する開口部を形成する工程（ｄ）とを備え、
    　前記欠陥導入層は、前記第１の窒化物半導体層及び第２の窒化物半導体層と比べて結晶欠陥密度が大きい。
  13. 　請求項１２に記載の窒化物半導体装置の製造方法において、
    　前記工程（ｂ）では、不純物を供給しながら結晶成長を行うことにより前記欠陥導入層を形成し、
    　前記欠陥導入層への不純物の導入量は、前記第２の窒化物半導体層への不純物の導入量よりも多くする。
  14. 　請求項１３に記載の窒化物半導体装置の製造方法において、
    　前記工程（ｂ）では、前記欠陥導入層にシリコンを２×１０19ｃｍ-3以上導入し、
    　前記工程（ｃ）では、前記第２の窒化物半導体層に導入するシリコンの量を４×１０18ｃｍ-3以下とする。
  15. 　請求項１２に記載の窒化物半導体装置の製造方法は、
    　前記工程（ａ）よりも後で且つ前記工程（ｂ）よりも前に、前記第１の窒化物半導体層の表面に不純物を供給することによりδドープ層を形成する工程（ｅ）をさらに備え、
    　前記工程（ｂ）では、前記δドープ層の上に前記欠陥導入層を結晶成長する。
  16. 　請求項１５に記載の窒化物半導体装置の製造方法において、
    　前記工程（ｅ）では、シリコンを１．３×１０19ｃｍ-3以上導入する。
  17. 　請求項１２に記載の窒化物半導体装置の製造方法において、
    　前記工程（ａ）では、前記第１の窒化物半導体層を有機金属気相成長法により所定の結晶成長温度において結晶成長し、
    　前記工程（ｂ）は、前記所定の結晶成長温度を保持した状態において、前記第１の窒化物半導体層を結晶成長するための有機金属原料の供給を遮断することにより、前記第１の窒化物半導体層の上部に前記欠陥導入層を形成する工程である。
PCT/JP2009/006933 2009-06-15 2009-12-16 窒化物半導体装置及びその製造方法 WO2010146639A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN2009801527669A CN102265474A (zh) 2009-06-15 2009-12-16 氮化物半导体装置及其制造方法
US13/180,134 US8253220B2 (en) 2009-06-15 2011-07-11 Nitride semiconductor device and method for fabricating the same

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2009-141847 2009-06-15
JP2009141847A JP2010287805A (ja) 2009-06-15 2009-06-15 窒化物半導体装置及びその製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US13/180,134 Continuation US8253220B2 (en) 2009-06-15 2011-07-11 Nitride semiconductor device and method for fabricating the same

Publications (1)

Publication Number Publication Date
WO2010146639A1 true WO2010146639A1 (ja) 2010-12-23

Family

ID=43355979

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2009/006933 WO2010146639A1 (ja) 2009-06-15 2009-12-16 窒化物半導体装置及びその製造方法

Country Status (4)

Country Link
US (1) US8253220B2 (ja)
JP (1) JP2010287805A (ja)
CN (1) CN102265474A (ja)
WO (1) WO2010146639A1 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8451874B2 (en) * 2009-12-02 2013-05-28 Massachusetts Institute Of Technology Very large mode slab-coupled optical waveguide laser and amplifier
JP5848680B2 (ja) * 2011-11-22 2016-01-27 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
CN104011867B (zh) * 2011-12-23 2016-12-07 英特尔公司 用于栅极凹进晶体管的iii-n材料结构
KR101922107B1 (ko) * 2012-06-22 2019-02-13 삼성전자주식회사 반도체소자 및 그 제조방법
JP2015073073A (ja) * 2013-09-06 2015-04-16 三菱電機株式会社 半導体装置およびその製造方法
US11670637B2 (en) * 2019-02-19 2023-06-06 Intel Corporation Logic circuit with indium nitride quantum well
CN112397582B (zh) * 2019-08-14 2024-05-14 联华电子股份有限公司 高电子迁移率晶体管及其制作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08316462A (ja) * 1995-05-15 1996-11-29 Matsushita Electric Ind Co Ltd 半導体結晶の成長方法及びその装置
JP2005038873A (ja) * 2003-07-15 2005-02-10 Sony Corp 窒化物系化合物半導体デバイスの製造方法および窒化物系化合物半導体デバイス
JP2006019587A (ja) * 2004-07-02 2006-01-19 Sanyo Electric Co Ltd 化合物半導体素子及びその製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4079393B2 (ja) 1998-03-10 2008-04-23 シャープ株式会社 窒化物系化合物半導体レーザ素子及びその製造方法
JP3525061B2 (ja) * 1998-09-25 2004-05-10 株式会社東芝 半導体発光素子の製造方法
US6498111B1 (en) * 2000-08-23 2002-12-24 Cree Lighting Company Fabrication of semiconductor materials and devices with controlled electrical conductivity
JP3812452B2 (ja) 2002-02-04 2006-08-23 松下電器産業株式会社 ドライエッチング方法
JP4954691B2 (ja) * 2006-12-13 2012-06-20 パナソニック株式会社 窒化物半導体レーザ装置の製造方法及び窒化物半導体レーザ装置
JP4379469B2 (ja) 2006-12-21 2009-12-09 住友電気工業株式会社 Ｉｉｉ族窒化物半導体のエッチング方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08316462A (ja) * 1995-05-15 1996-11-29 Matsushita Electric Ind Co Ltd 半導体結晶の成長方法及びその装置
JP2005038873A (ja) * 2003-07-15 2005-02-10 Sony Corp 窒化物系化合物半導体デバイスの製造方法および窒化物系化合物半導体デバイス
JP2006019587A (ja) * 2004-07-02 2006-01-19 Sanyo Electric Co Ltd 化合物半導体素子及びその製造方法

Also Published As

Publication number Publication date
JP2010287805A (ja) 2010-12-24
CN102265474A (zh) 2011-11-30
US20110261853A1 (en) 2011-10-27
US8253220B2 (en) 2012-08-28

Similar Documents

Publication Publication Date Title
JP5280439B2 (ja) 半導体層構造
US7760785B2 (en) Group-III nitride semiconductor device
JP3688843B2 (ja) 窒化物系半導体素子の製造方法
JP5028640B2 (ja) 窒化物半導体レーザ素子
US7714350B2 (en) Gallium nitride based semiconductor device and method of manufacturing same
US9012888B2 (en) Semiconductor light emitting device, wafer, method for manufacturing semiconductor light emitting device, and method for manufacturing wafer
JP3470623B2 (ja) 窒化物系ｉｉｉ−ｖ族化合物半導体の成長方法、半導体装置の製造方法および半導体装置
WO2010146639A1 (ja) 窒化物半導体装置及びその製造方法
US20100289056A1 (en) Semiconductor light-emitting devices
US20100072516A1 (en) Nitride semiconductor device
WO2006013698A1 (ja) 窒化物半導体素子、及びその製造方法
JP2007142410A (ja) 半導体層構造の成長方法
JP4444230B2 (ja) 窒化ガリウム系半導体素子
JP2000082863A (ja) 半導体発光素子の製造方法
JPH10215035A (ja) 化合物半導体素子及びその製造方法
JPH1093198A (ja) 窒化ガリウム系化合物半導体レーザ及びその製造方法
JP2000077336A (ja) 半導体成長用基板およびその製造方法ならびに半導体装置
US20050279993A1 (en) Semiconductor laser device and method for fabricating the same
JP4465890B2 (ja) 半導体装置の製造方法
JP2006279023A (ja) 半導体装置及びその製造方法
JP2000164989A (ja) 窒化物系ｉｉｉ−ｖ族化合物半導体の成長方法および半導体装置
JP2002151415A (ja) 窒化物系半導体素子、窒化物系半導体基板、及びそれらの製造方法
JP2006032925A (ja) 半導体レーザ装置及びその製造方法、光ピックアップ装置
JP2000232094A (ja) 化合物半導体のドライエッチング方法および化合物半導体素子
JP2008282836A (ja) 半導体レーザ装置及び窒化物半導体装置の製造方法

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 200980152766.9

Country of ref document: CN

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 09846132

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 09846132

Country of ref document: EP

Kind code of ref document: A1