WO2010122657A1 - 固体撮像装置およびその製造方法 - Google Patents

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Definitions

  • the present invention relates to a solid-state imaging device and a manufacturing method thereof, and more particularly to a solid-state imaging device having a photoelectric conversion unit and an insulated gate field effect transistor unit and a manufacturing method thereof.
  • Solid-state imaging devices having a plurality of photodiodes serving as incident light photoelectric conversion sections and MOS (Metal Oxide Semiconductor) transistors serving as insulated gate field effect transistor sections are disclosed in, for example, Japanese Patent Application Laid-Open Nos. 2004-228425 and 2008. -041958 and the like.
  • Japanese Patent Application Laid-Open No. 2008-041958 discloses that the thickness of the antireflection film and the thickness of the sidewall cannot be controlled independently by the manufacturing method of Japanese Patent Application Laid-Open No. 2004-228425.
  • an antireflection film and a sidewall are formed in the same process from three layers of insulating films of a lower layer, a middle layer and an upper layer.
  • the refractive index and thickness of the antireflection film are controlled by two layers of the lower layer and the middle insulating film, and the thickness of the sidewall is controlled by three layers of the lower layer, the middle layer, and the upper layer. It is described in the above publication that each thickness can be controlled independently.
  • the sidewall width follows the scaling law, but the thickness of the antireflection film does not follow the scaling law because the optimum structure is determined by the wavelength of the incident light.
  • the thickness of the antireflection film is always the same as or thinner than the width of the sidewall. Therefore, when the width of the sidewall is reduced according to the scaling law, the thickness of the antireflection film needs to be reduced accordingly, so that there is a problem that the application of this technique becomes difficult as the transistor becomes finer.
  • Japanese Patent Application Laid-Open No. 2008-041958 describes that the refractive index and thickness of the antireflection film are optimally controlled by two layers of a lower layer and a middle layer insulating film.
  • the refractive index of the upper insulating film needs to be the same as the refractive index of the interlayer insulating film on the antireflection film. This is because when the refractive indexes of the interlayer insulating film and the upper insulating film are different from each other, the reflection occurring at the interface between them cannot be ignored.
  • the antireflection film has three layers (or more) and the upper insulating film has a refractive index different from that of the interlayer insulating film, the technique of Japanese Patent Application Laid-Open No. 2008-041958 cannot be applied in principle. There is a problem that there are many restrictions on the antireflection film.
  • the structure of the optimal antireflection film differs depending on the wavelength of incident light. For this reason, when a light receiving pixel is different for each of the three primary colors R (Red), G (Green), and B (Blue) as in a general imaging device, an antireflection film is optimized for each pixel. It is desirable.
  • the antireflection film and the sidewall are formed in the same process, the antireflection film is the same for all the R, G, and B pixels due to the restriction of the sidewall. It becomes thickness. For this reason, optimization of the antireflection film must be performed for light of any wavelength of R, G, and B, and sufficient antireflection effect cannot be obtained for light of other wavelengths. There's a problem.
  • the present invention has been made in view of the above problems, and its object is to provide a solid-state imaging device that can cope with miniaturization, has few restrictions on an antireflection film, and can optimize the antireflection effect for each pixel, and a method for manufacturing the same. Is to provide.
  • a manufacturing method of a solid-state imaging device includes a plurality of photoelectric conversion units that form a plurality of pixels, an insulated gate field effect transistor unit, and each formed on each of the plurality of photoelectric conversion units.
  • a method for manufacturing a solid-state imaging device including the plurality of first films which includes the following steps.
  • a laminated film made of a plurality of insulating films is formed so as to cover the plurality of photoelectric conversion portions and the gate electrode layer of the insulated gate field effect transistor portion.
  • the laminated film is left on each of the plurality of photoelectric conversion portions to form a lower layer film, and the laminated film is left on the side wall of the gate electrode layer.
  • a sidewall insulating film is formed. Impurities are introduced into regions not covered with the gate electrode layer and the sidewall insulating film, thereby forming source / drain regions of the insulated gate field effect transistor.
  • an upper layer film is formed at least on the lower layer film. At least one of the upper layer film and the lower layer film is etched so that the thicknesses of the first films on at least two of the plurality of photoelectric conversion units are different from each other.
  • the width of the sidewall insulating film and the thickness of the first film can be controlled independently, it is easy to cope with miniaturization.
  • the first film and the side wall insulating film are more first than the case where they are formed in the same process. There are fewer restrictions on the film.
  • the upper layer film is formed, and at least one of the lower layer film and the upper layer film is removed, so that the antireflection effect is optimized for each pixel. Can do.
  • FIG. 1 It is a top view which shows roughly the structure of the solid-state imaging device in Embodiment 1 of this invention.
  • FIG. 1 It is a circuit diagram which shows the circuit structure of the solid-state imaging device shown in FIG.
  • FIG. 1 It is a schematic sectional drawing which shows the 1st process of the manufacturing method of the solid-state imaging device in Embodiment 1 of this invention.
  • the solid-state imaging device of the present embodiment has a plurality of pixels PX.
  • the plurality of pixels PX include pixels that pick up light of different colors. For example, a pixel that picks up red light (R pixel), a pixel that picks up green light (G pixel), and a pixel that picks up blue light (G pixel) ( B pixels).
  • Each of the plurality of pixels PX includes, for example, a photodiode PD as a photoelectric conversion unit, a transfer transistor TTR, a reset transistor RTR, an amplification transistor ATR, and a selection transistor STR.
  • the photodiode PD has a p-type region and an n-type region that form a pn junction with each other.
  • An antireflection film (not shown) is formed on the light incident side of the photodiode PD.
  • This antireflection film preferably has a different structure (film thickness, film quality, etc.) depending on the color of light to be imaged.
  • Each of the transfer transistor TTR, the reset transistor RTR, the amplification transistor ATR, and the selection transistor STR is an insulated gate field effect transistor, and is composed of, for example, an n-channel MOS transistor.
  • Each of these transistors has a pair of n-type source / drain regions formed on the surface of the semiconductor substrate and a gate insulating film (gate oxide film) on the region of the semiconductor substrate sandwiched between the pair of source / drain regions. And a gate electrode layer formed with a gap therebetween. Side walls (side wall insulating films: not shown) are formed so as to cover the side walls of each gate electrode layer.
  • the p-type region of the photodiode PD is connected to a ground potential, for example.
  • the n-type region of the photodiode PD and the n-type source region of the transfer transistor TTR are electrically connected, and are formed by, for example, a common n-type region.
  • the gate electrode layer of the transfer transistor TTR is electrically connected to the transfer signal line TS.
  • the n-type drain region of the transfer transistor TTR and the n-type source region of the reset transistor RTR are electrically connected.
  • the gate electrode layer of the reset transistor RTR is electrically connected to the reset signal line RS.
  • the n-type drain region of the resetting transistor RTR and the n-type source region of the amplifying transistor ATR are electrically connected, and are formed by, for example, a common n-type region.
  • a power supply line PWS is electrically connected to the n-type drain region of the resetting transistor RTR and the n-type source region of the amplifying transistor ATR.
  • the gate electrode layer of the amplifying transistor ATR is electrically connected to the n-type drain region of the transfer transistor TTR and the n-type source region of the reset transistor RTR.
  • the n-type drain region of the amplification transistor ATR and the n-type source region of the selection transistor STR are electrically connected, and are formed by, for example, a common n-type region.
  • the gate electrode layer of the selection transistor STR is electrically connected to the selection signal line SS.
  • the n-type drain region of the selection transistor STR is electrically connected to the vertical signal line PS.
  • peripheral circuits for performing operations are formed. These peripheral circuits also include transistors, and these transistors are also formed of insulated gate field effect transistors.
  • one reset transistor RTR, an amplification transistor ATR, and a selection transistor STR are provided for one set of diode portions each including one photodiode PD and transfer transistor TTR.
  • a configuration in which one set of transistor groups is provided has been described, a configuration in which one set of the transistor groups is provided for a plurality of sets of the diode portions may be employed.
  • one set of the transistor group may be shared by a plurality of sets of the diode portions connected in parallel.
  • Each pixel 1 shown in FIG. 3A to FIG. 11A corresponds to a cross section taken along the line IIIA-IIIA in FIG. 1, for example, and each pixel 2 shown in FIG. 3B to FIG. Corresponds to the cross section taken along the line IIIB-IIIB.
  • Each of the MOS transistors shown in (C) of FIGS. 3 to 11 corresponds to, for example, a cross section taken along line IIIC-IIIC of FIG.
  • an element isolation structure (not shown) and a p-type well region PW are formed on the surface of an n-type semiconductor substrate SUB made of, for example, silicon. Thereafter, by oxidizing the surface of the semiconductor substrate SUB, for example, a silicon oxide film GI is formed on the surface of the semiconductor substrate SUB. On the silicon oxide film GI, for example, a polycrystalline silicon film GE and a silicon oxide film CI are sequentially stacked.
  • the silicon oxide film CI, the polycrystalline silicon film GE, and the silicon oxide film GI are patterned by a normal photolithography technique and etching technique.
  • a stacked pattern composed of a gate insulating film GI made of, for example, a silicon oxide film, a gate electrode layer GE made of, for example, a polycrystalline silicon film, and a cap insulating film CI made of, for example, a silicon oxide film is formed into the pixels 1, 2 and It is formed in each MOS transistor.
  • a photoresist pattern PR1 is formed on the surface of semiconductor substrate SUB by a normal photolithography technique.
  • the photoresist pattern PR1 is formed so as to open on the portions where the photodiodes of the pixels 1 and 2 are formed and to cover the MOS transistors.
  • ions such as arsenic (As) and phosphorus (P) are implanted into the surface of the semiconductor substrate SUB.
  • an n-type region NR1 is formed on the surface of the semiconductor substrate SUB, and a photodiode PD is formed in a portion indicated by the region S by the n-type region NR1 and the p-type well region PW. Thereafter, photoresist pattern PR1 is removed by, for example, ashing.
  • a photoresist pattern PR1A is formed on the surface of semiconductor substrate SUB by a normal photolithography technique.
  • the photoresist pattern PR1A is formed so as to open on the photodiode PD of the pixel 1 and the pixel 2 and to cover the MOS transistor.
  • ions such as boron (B) are implanted into the surface of semiconductor substrate SUB.
  • a p + region PR is formed on the surface of the semiconductor substrate SUB.
  • This p + region PR is formed in order to prevent electrons from being trapped by the trap potential existing on the surface of the semiconductor substrate SUB and to reduce noise.
  • the formation of the p + region PR is not essential and may be omitted.
  • photoresist pattern PR1A is removed by, for example, ashing.
  • a photoresist pattern PR2 is formed on the surface of semiconductor substrate SUB by a normal photolithography technique.
  • the photoresist pattern PR2 is formed so as to open on the region to be the source / drain of the MOS transistor and to cover the photodiode PD of the pixel 1 and the pixel 2.
  • ions such as As and P are implanted into the surface of the semiconductor substrate SUB using a technique such as oblique implantation or rotational implantation.
  • an n-type LDD (Lightly Doped Drain) region NR2 is formed on the surface of the semiconductor substrate SUB.
  • the LDD region NR2 may be formed in both the source region and the drain region, but may be formed only at least on the drain region side. Thereafter, photoresist pattern PR2 is removed by, for example, ashing.
  • the laminated film SL is formed on the entire surface of the semiconductor substrate SUB.
  • This laminated film SL is a film that serves as both a lower film (lower antireflection film) and a side wall of the antireflection film by patterning in a later step.
  • This laminated film SL has a structure in which a lower insulating film SL1 made of, for example, a silicon nitride film and an upper insulating film SL2 made of, for example, a silicon oxide film are laminated.
  • the total thickness of the laminated film SL is set to a thickness corresponding to the width W (FIG. 11) of the sidewall formed in a later step.
  • the thickness of the lower insulating film SL1 is set to 50 to 100 nm and the thickness of the upper insulating film SL2 is set to 100 to 200 nm, for example.
  • a photoresist pattern PR3 is formed on the surface of semiconductor substrate SUB by a normal photolithography technique.
  • the photoresist pattern PR3 is formed so as to cover the photodiode PD of the pixel 1 and the pixel 2 and to open the MOS transistor.
  • anisotropic etching is performed on the laminated film SL. This etching is performed until at least the surface of the semiconductor substrate SUB and the surface of the cap insulating film CI are exposed.
  • the laminated film SL is left so as to cover the side wall of the gate electrode layer GE to become the side wall SW. Further, the laminated film SL left on the photodiode PD of the pixel 1 and the pixel 2 becomes a lower antireflection film. That is, the sidewall SW and the lower antireflection film SL are simultaneously formed by the same manufacturing process by etching the laminated film SL. Thereafter, photoresist pattern PR3 is removed by, for example, ashing.
  • a photoresist pattern PR4 is formed on the surface of semiconductor substrate SUB by a normal photolithography technique.
  • the photoresist pattern PR4 is formed so as to cover the photodiode PD of the pixel 1 and the pixel 2 and to open the MOS transistor.
  • gate electrode layer GE, sidewall SW, etc. as a mask, ions such as As and P are implanted into the surface of the semiconductor substrate SUB.
  • an insulating film OX made of, for example, a silicon oxide film is formed on the exposed surface of the semiconductor substrate SUB.
  • an n-type region NR3 to be a source / drain region is formed on the surface of the semiconductor substrate SUB.
  • a MOS transistor having the LDD region NR2, the source / drain region NR3, and the gate electrode layer GE is formed.
  • photoresist pattern PR4 is removed by, for example, ashing.
  • a photoresist pattern PR5 is formed on the surface of semiconductor substrate SUB by a normal photolithography technique.
  • the photoresist pattern PR5 is formed so as to cover the photodiode PD and the MOS transistor of the pixel 1 and to open the photodiode PD of the pixel 2.
  • anisotropic etching is applied to the lower antireflection film SL of the pixel 2.
  • the thickness of the lower antireflection film SL of the pixel 2 is controlled to be smaller than the thickness of the lower antireflection film SL of the pixel 1.
  • the above etching is performed so as to remove only a part of the thickness of the upper insulating film SL2, for example. However, this etching may be performed so as to remove all the thickness of the upper insulating film SL2, and after removing all the thickness of the upper insulating film SL2, only a part of the thickness of the lower insulating film SL1 is removed. It may be done as follows. Thereafter, photoresist pattern PR5 is removed by, for example, ashing.
  • an insulating film AL constituting the upper layer film (upper antireflection film) of the antireflection film is formed on the entire surface of the semiconductor substrate SUB.
  • This insulating film AL is formed of a silicon nitride film having a thickness of 30 nm, for example.
  • An antireflection film (first film) AR is formed on the photodiode PD of each of the pixels 1 and 2 by the lower layer antireflection film SL and the insulating film (upper layer antireflection film) AL.
  • portions unnecessary for the operation of the transistor such as the contact portion of the source / drain region NR3 and the contact portion of the gate electrode layer GE, are removed by a normal photolithography technique and an etching technique.
  • the solid-state imaging device of the present embodiment is formed.
  • the configuration of the antireflection film AR, the sidewall SW, and the like in the solid-state imaging device of the present embodiment formed by the above manufacturing method will be described.
  • the colors of light captured by each of pixel 1 and pixel 2 are different from each other.
  • the pn junction between the n-type region NR1 and the p-type well region PW in the region S in the semiconductor substrate SUB is a portion that functions as the photodiode PD.
  • An antireflection film AR is formed on each of the photodiodes PD.
  • the antireflection film AR has a three-layer structure in which a lower insulating film SL1, an upper insulating film SL2, and an upper antireflection film AL are stacked.
  • the antireflection film AR of the pixel 1 and the antireflection film AR of the pixel 2 have different structures (film thickness, film quality, etc.).
  • the thickness T1 of the antireflection film AR of the pixel 1 is thicker than the thickness T2 of the antireflection film AR of the pixel 2.
  • the lower insulating films SL1 of the pixels 1 and 2 have the same thickness
  • the upper antireflection films AL of the pixels 1 and 2 have the same thickness.
  • the upper insulating film SL2 of the pixel 1 is thicker than the upper insulating film SL2 of the pixel 2.
  • the antireflection film AR of the pixel 1 and the antireflection film AR of the pixel 2 are not limited to the above structure as long as they have different structures (film thickness, film quality, etc.).
  • the thickness of the antireflection film AR in at least one pixel is larger than the width of the sidewall SW.
  • the thickness T1 of the antireflection film AR of the pixel 1 is larger than the width W of the sidewall SW of the MOS transistor.
  • the thickness T2 of the antireflection film AR of the pixel 2 may be thicker or thinner than the width W of the sidewall SW of the MOS transistor.
  • the lower antireflection film SL is formed simultaneously with the sidewall SW by anisotropically etching the laminated films SL1 and SL2, the lower layer antireflection film SL has an end face ARE having a pattern generated by the anisotropic etching. Since the upper antireflection film AL is formed on the lower antireflection film SL after the anisotropic etching, the upper antireflection film AL is formed so as to cover the end surface ARE of the lower antireflection film SL.
  • the MOS transistor includes a pair of source / drain regions NR3 formed on the surface of the semiconductor substrate SUB and spaced apart from each other, and an LDD region NR2 formed around each of the pair of source / drain regions NR3. And a gate electrode layer GE formed through a gate insulating film GI on a region sandwiched between the pair of source / drain regions NR3.
  • a side wall SW is formed so as to cover the side wall of the gate electrode layer GE.
  • the sidewall SW has a configuration in which two layers of a lower insulating film SL1 and an upper insulating film SL2 are stacked.
  • the lower insulating film SL1 has an L shape in the cross-sectional view of FIG. 11, and the upper insulating film SL2 is formed on the lower insulating film SL1.
  • the insulating film AL is formed so as to cover at least the side wall of the sidewall SW.
  • the thickness W of the sidewall SW is determined by the thickness of the laminated film SL, and the thicknesses T1 and T2 of the antireflection film AR are determined by the thicknesses of the lower antireflection film SL and the upper antireflection film AL. It is determined. For this reason, the width W of the sidewall SW and the thicknesses T1 and T2 of the antireflection film AR can be controlled independently. Thereby, even if the width W of the sidewall SW becomes smaller according to the scaling law, the thickness T1 of the antireflection film AR can be made equal to or larger than the width W of the sidewall SW, and it is easy to cope with miniaturization.
  • the upper antireflection film AL is formed on the lower antireflection film SL. For this reason, there are fewer restrictions on the antireflection film AR than when the antireflection film AR and the sidewall SW are formed in the same process.
  • the upper antireflection film AL is formed, and at least one of the lower antireflection film SL and the upper antireflection film AL is removed. Is done. Therefore, it is possible to make the antireflection film AR with different thicknesses in each of the plurality of pixels PX without affecting the width W of the sidewall SW. Therefore, the antireflection effect can be optimized for each pixel PX.
  • the manufacturing method of both the pixel 1 and the pixel 2 first undergoes the same steps as those of the pixels 1 and 2 shown in FIGS. 3 (B) to 11 (B).
  • the manufacturing method of the MOS transistor of this embodiment first, the same steps as those of the MOS transistor shown in FIGS. 3C to 11C are performed.
  • a photoresist pattern PR6 is formed on the surface of the semiconductor substrate SUB by a normal photolithography technique.
  • the photoresist pattern PR6 is formed so as to cover the photodiode PD of the pixel 1 and to open the photodiode PD and the MOS transistor of the pixel 2.
  • the upper antireflection film AL of the pixel 2 is subjected to anisotropic etching. Thereby, the thickness of the antireflection film AR of the pixel 2 is controlled to be thinner than the thickness of the antireflection film AR of the pixel 1. Note that the pixel 1 in FIG.
  • FIG. 12A shows a case where the end of the photoresist pattern PR6 is on the gate electrode GE, but in this case, the gate is effectively increased.
  • the contact interlayer film is thin in order to prevent vignetting, and therefore, it is preferable that the gate is also low. May be.
  • the pixel 2 in FIG. 12B is also the same. In this case, the photoresist pattern PR6 may not be provided.
  • the above etching is performed, for example, so as to remove the entire thickness of the upper antireflection film AL.
  • the etching may be performed so as to remove only a part of the thickness of the upper antireflection film AL, or after removing all the thickness of the upper antireflection film AL, It may be performed so as to remove only the part.
  • the upper antireflection film AL remains only on the side wall of the sidewall SW except for the portion covered with the photoresist pattern PR6.
  • photoresist pattern PR6 is removed by, for example, ashing.
  • an interlayer insulating film II is formed on the entire surface of the semiconductor substrate SUB so as to cover the photodiode PD and the MOS transistor.
  • the interlayer insulating film II is formed of, for example, a silicon oxide film using TEOS as a raw material, and has a flat upper surface by performing a planarization process such as CMP (Chemical-Mechanical-Polishing).
  • contact hole CH that reaches source / drain region NR3 through interlayer insulating film II and insulating film OX is formed in interlayer insulating film II by a normal photolithography technique and etching technique. .
  • a contact plug PL made of, for example, tungsten is formed so as to fill the contact hole CH.
  • a wiring layer IL made of, for example, aluminum or copper is formed on interlayer insulating film II so as to be electrically connected to source / drain region NR3 through contact plug PL.
  • interlayer insulating film II2 is formed on interlayer insulating film II so as to cover wiring layer IL.
  • a high refractive index film HRL for lenses is formed on the interlayer insulating film II2.
  • the high refractive index film HRL is processed.
  • the lens LE is formed from the high refractive index film HRL by processing the high refractive index film HRL. Thereby, the solid-state imaging device of the present embodiment is manufactured.
  • the thickness of antireflection film AR of pixel 1 is thicker than the thickness of antireflection film AR of pixel 2.
  • the antireflection film AR of the pixel 1 has a three-layer structure in which a lower insulating film SL1, an upper insulating film SL2, and an upper antireflection film AL are stacked.
  • the antireflection film AR of the pixel 2 has a two-layer structure in which a lower insulating film SL1 and an upper insulating film SL2 are stacked.
  • the antireflection film AR of the pixel 2 may have a single layer structure of the lower insulating film SL1, or three layers in which the lower insulating film SL1, the upper insulating film SL2, and the upper antireflection film AL are stacked.
  • the upper antireflection film AL may be thinner than the upper antireflection film AL of the pixel 1.
  • the thickness of the antireflection film AR in at least one pixel is larger than the width of the sidewall SW.
  • the antireflection film AR of the pixel 1 is thicker than the width W of the sidewall SW of the MOS transistor.
  • the thickness T2 of the antireflection film AR of the pixel 2 may be thicker or thinner than the width W of the sidewall SW of the MOS transistor.
  • an interlayer insulating film II made of, for example, a silicon oxide film is formed on the surface of the semiconductor substrate SUB so as to cover the photodiode PD and the MOS transistor.
  • a contact hole CH reaching the source / drain region NR3 is formed in the interlayer insulating film II and the insulating film OX.
  • a contact plug PL made of, for example, tungsten is formed so as to fill the contact hole CH.
  • a wiring layer IL made of, for example, aluminum or copper is formed so as to be electrically connected to the source / drain region NR3 through the contact plug PL.
  • An interlayer insulating film II2 made of, for example, a silicon oxide film is formed on the interlayer insulating film II so as to cover the wiring layer IL.
  • a lens LE made of a high refractive index film HRL is formed on the interlayer insulating film II. The lens LE is for condensing light and irradiating the photodiode PD.
  • the configuration of the first embodiment shown in FIG. 11 is the same as the configuration of the present embodiment shown in FIG. 19.
  • the additional upper antireflection film AL is formed after the sidewalls are formed in a plurality of pixels, the same effects as those of the first embodiment can be obtained.
  • the thickness of the lower antireflection film SL since not only the thickness of the lower antireflection film SL but also the thickness of the upper antireflection film AL can be controlled in the pixel 2, it is further easier to optimize the antireflection effect for each pixel. .
  • a solid-state imaging device having an R pixel (first pixel), a G pixel (second pixel), and a B pixel (third pixel) as a plurality of pixels and having a MOS transistor will be described.
  • a method for manufacturing the solid-state imaging device according to the present embodiment will be described mainly with reference to FIGS.
  • Each of the R pixels shown in (A) of FIGS. 20 to 23 corresponds to a cross section taken along the line IIIA-IIIA of FIG. 1, for example, and each of the G pixels shown in (B) of FIGS. Corresponds to the cross section taken along the line IIIB-IIIB. 20 to 23 corresponds to the cross section taken along the line XXC-XXC in FIG. 1, for example, and the MOS transistor shown in each of FIGS. 20 to 23 in FIG. 1 corresponds to a cross section taken along line IIIC-IIIC.
  • the manufacturing method of the R pixel in this embodiment first, the same process as that of the pixel 1 shown in FIGS. 3 (A) to 10 (A) is performed. Further, the manufacturing method of both the G pixel and the B pixel goes through the same steps as those of the pixel 2 shown in FIGS. 3 (B) to 10 (B). The manufacturing method of the MOS transistor according to the present embodiment undergoes the same steps as those of the MOS transistor shown in FIGS. 3 (C) to 10 (C).
  • FIG. 20 shows a state after the steps so far.
  • Table 1 below shows the thickness of the lower insulating film SL1 and the thickness of the upper insulating film SL2 formed in each of the R pixel, the G pixel, and the B pixel in the process of FIG.
  • the lower insulating film SL1 is marked as “lower SiN”, for example, as a silicon nitride film
  • the upper insulating film SL2 is a silicon oxide film formed, for example, using TEOS (Tetra Ethyl Ortho Silicate) as a raw material.
  • TEOS Tetra Ethyl Ortho Silicate
  • the sum of the film thicknesses of the lower layer SiN and the middle layer TEOS shown in Table 1 is set to be the same as the width of the sidewall SW.
  • the thickness of the “upper layer SiN” is shown in Table 2 below.
  • an insulating film AL constituting an upper antireflection film is formed on the entire surface of semiconductor substrate SUB.
  • This insulating film AL is formed of, for example, a silicon nitride film having a thickness of 0 to 100 nm. Table 3 below shows the thicknesses of “lower layer SiN”, “middle layer TEOS”, and “upper layer SiN” formed in each of the R pixel, G pixel, and B pixel in this state.
  • a photoresist pattern PR6 is formed on the surface of semiconductor substrate SUB by a normal photolithography technique.
  • the photoresist pattern PR6 is formed so as to cover the photodiode PD of the R pixel and the G pixel and to open the photodiode PD and the MOS transistor of the B pixel.
  • the upper antireflection film AL of the B pixel is subjected to anisotropic etching. As a result, the upper antireflection film AL is removed and the thickness is reduced in the B pixel.
  • This etching may be performed so that a part of the film thickness of the upper antireflection film AL in the B pixel remains, and after the upper antireflection film AL is completely removed, the thickness of the lower antireflection film SL is reduced. May be performed as described.
  • the end of the photoresist pattern PR6 is on the gate electrode GE, but in this case, the gate is effectively increased.
  • the contact interlayer film is thin in order to prevent vignetting, and therefore, it is preferable that the gate is also low. May be. The same applies to the B pixel in FIG. 22C. In this case, the photoresist pattern PR6 may be omitted.
  • Table 4 below shows the thicknesses of “lower layer SiN”, “middle layer TEOS”, and “upper layer SiN” formed in each of the R pixel, G pixel, and B pixel in this state.
  • the photoresist pattern PR6 (FIG. 22) is removed by, for example, ashing to obtain the structure shown in FIG.
  • the solid-state imaging device of the present embodiment is formed through substantially the same steps as those of the second embodiment shown in FIGS.
  • the additional upper antireflection film AL is formed after the sidewall SW is formed in the plurality of pixels PX, the same effects as those of the first embodiment can be obtained. Further, the sidewall SW common to all the MOS transistors can be formed, and the antireflection film AR optimized for each of the R pixel, the G pixel, and the B pixel can be realized by a relatively simple process.
  • the thickness of the antireflection film formed on each of the R pixel, G pixel, and B pixel is optimal. It is conceivable that the value also has a relationship of red light> green light> blue light.
  • an antireflection film is formed so as to satisfy the above film thickness relationship.
  • Each of the R pixels shown in (A) of FIGS. 24 to 28 corresponds to, for example, a cross section taken along the line IIIA-IIIA of FIG. 1, and each of the G pixels shown in (B) of FIGS. Corresponds to the cross section taken along the line IIIB-IIIB.
  • Each of the B pixels shown in (C) of FIGS. 24 to 28 corresponds to, for example, a cross section taken along line XXC-XXC of FIG. 1, and each of the MOS transistors shown in (D) of FIGS. 1 corresponds to a cross section taken along line IIIC-IIIC.
  • the manufacturing method of the R pixel, the G pixel, the B pixel, and the MOS transistor in the present embodiment first undergoes the same steps as those shown in FIGS. A state after the steps up to here is shown in FIG.
  • Table 5 below shows the thickness of the lower insulating film SL1 and the thickness of the upper insulating film SL2 formed in each of the R pixel, the G pixel, and the B pixel in the process of FIG.
  • the title of “lower layer SiN” in Table 5 is the same as the title of “lower layer SiN” in Tables 1 to 4.
  • the thickness of “middle layer TEOS” in Table 5 means the total thickness of the upper insulating film SL2 of the lower antireflection film SL and the lower insulating film AL1 of the upper antireflection film AL.
  • the thickness of “upper layer SiN” in Table 5 means the thickness of the upper insulating film AL2 of the upper antireflection film AL.
  • the thickness of the “middle layer TEOS” in Table 5 is only the thickness of the upper insulating film SL2 of the lower antireflection film SL.
  • photoresist pattern PR5 is formed on the surface of semiconductor substrate SUB by a normal photoengraving technique.
  • the photoresist pattern PR5 is formed so as to cover the photodiode PD of the R pixel and the MOS transistor and to open the photodiode PD of the G pixel and the B pixel.
  • anisotropic etching is performed on the lower antireflection film SL of the G pixel and the B pixel. Thereby, a part of the thickness of the lower antireflection film SL is removed in the G pixel and the B pixel, and the thickness is reduced.
  • photoresist pattern PR5 is removed by, for example, ashing.
  • an insulating film AL constituting the upper antireflection film is formed on the entire surface of the semiconductor substrate SUB.
  • This insulating film AL is formed of a laminated film of a lower insulating film AL1 and an upper insulating film AL2.
  • Lower insulating film AL1 is a silicon oxide film having a thickness of 0 to 200 nm, for example
  • upper insulating film AL2 is a silicon nitride film having a thickness of 0 to 100 nm, for example.
  • Table 7 below shows the thicknesses of the “lower layer SiN”, “middle layer TEOS”, and “upper layer SiN” formed in each of the R pixel, the G pixel, and the B pixel in this state.
  • a photoresist pattern PR6 is formed on the surface of semiconductor substrate SUB by a normal photolithography technique.
  • the photoresist pattern PR6 is formed so as to cover the photodiode PD of the R pixel and the G pixel and to open the photodiode PD and the MOS transistor of the B pixel.
  • the upper antireflection film AL of the B pixel is subjected to anisotropic etching.
  • the upper insulating film AL2 is removed and the thickness is reduced in the B pixel.
  • This etching may be performed so that a part of the thickness of the upper insulating film AL2 in the B pixel remains, and the thickness of the lower insulating film AL1 is reduced after the upper insulating film AL2 is completely removed. It may be done.
  • the end of the photoresist pattern PR6 is on the gate electrode GE.
  • the gate is effectively increased.
  • the contact interlayer film is thin in order to prevent vignetting, and therefore, it is preferable that the gate is also low. May be.
  • the photoresist pattern PR6 may be omitted.
  • Table 8 below shows the thicknesses of the “lower layer SiN”, “middle layer TEOS”, and “upper layer SiN” formed in each of the R pixel, G pixel, and B pixel in this state.
  • the photoresist pattern PR6 (FIG. 27) is removed by, for example, ashing to obtain the structure shown in FIG.
  • the solid-state imaging device of the present embodiment is formed through substantially the same steps as those of the second embodiment shown in FIGS.
  • the additional upper antireflection film AL is formed after the sidewall SW is formed in the plurality of pixels PX, the same effects as those of the first embodiment can be obtained. Further, the sidewall SW common to all the MOS transistors can be formed, and the antireflection film AR optimized for each of the R pixel, the G pixel, and the B pixel can be realized by a relatively simple process.
  • the method for forming the borderless active layer contact according to the present embodiment undergoes the steps shown in FIGS. 3 to 11, for example. Thereafter, referring to FIG. 29, a photoresist pattern PR6 is formed on the surface of semiconductor substrate SUB by a normal photolithography technique.
  • the photoresist pattern PR6 is formed so as to cover the photodiode PD and the MOS transistor of the pixel 1 and to open the photodiode PD of the pixel 2.
  • the upper antireflection film AL of the pixel 2 is subjected to anisotropic etching.
  • the thickness of the antireflection film AR of the pixel 2 is controlled to be thinner than the thickness of the antireflection film AR of the pixel 1.
  • the insulating film AL for example, silicon nitride film
  • photoresist pattern PR6 is removed by, for example, ashing.
  • an interlayer insulating film II is formed so as to cover the photodiode PD and the MOS transistor.
  • the interlayer insulating film II is formed of, for example, a silicon oxide film using TEOS as a raw material, and has a flat upper surface by performing a flattening process such as CMP.
  • anisotropic etching is performed on interlayer insulating film II until the surface of insulating film AL is exposed by a normal photolithography technique and etching technique.
  • etching conditions are selected such that the insulating film AL is not removed as much as possible by etching.
  • a contact hole CH exposing the surface of the insulating film AL is formed in the interlayer insulating film II.
  • the insulating film AL exposed from the contact hole CH is etched, and the underlying insulating film OX is exposed.
  • the etching performed on the insulating film AL is performed under etching conditions different from the etching for removing the interlayer insulating film.
  • the exposed insulating film OX is further removed by etching, so that the source / drain region NR3 is exposed from the contact hole CH.
  • a contact hole CH that reaches the source / drain region NR3 through the interlayer insulating film II, the insulating film AL, and the insulating film OX is formed.
  • the contact hole CH is opened in the interlayer insulating film II with the insulating film AL left so as to cover the upper and side portions of the sidewall SW.
  • This stopper insulating film AL is made of, for example, a silicon nitride film, and the etching selectivity can be set high with respect to the interlayer insulating film II made of a silicon oxide film. Therefore, at the time of etching for forming the contact hole CH, the stopper insulating film AL functions as an etching stopper film.
  • the thickness of the insulating film AL is smaller than the thickness of the interlayer insulating film II, it is possible to suppress the side walls SW and the like under the insulating film AL from being scraped. Can do.
  • the contact hole CH reaching the source / drain region NR3 can be formed while suppressing the side wall SW from being scraped.
  • the stopper insulating film AL as an etching stopper, it is possible to suppress the side wall SW from being scraped, and it becomes easy to cope with miniaturization.
  • the laminated film SL may have a three-layer structure as in the present embodiment shown in FIG.
  • the laminated film SL has a configuration in which a lower insulating film SL1, an intermediate insulating film SL2, and an upper insulating film SL3 are laminated.
  • Lower insulating film SL1 is, for example, a silicon nitride film
  • middle insulating film SL2 is, for example, a silicon oxide film formed using TEOS as a raw material
  • upper insulating film SL3 is, for example, a silicon nitride film.
  • the laminated film SL may have a laminated structure of four or more layers.
  • the insulating film AL constituting the upper antireflection film has a single layer structure.
  • the insulating film AL to be formed may have a two-layer structure.
  • This insulating film AL has a lower insulating film AL1 and an upper insulating film AL2.
  • Lower insulating film AL1 is, for example, a silicon oxide film
  • upper insulating film AL2 is, for example, a silicon nitride film.
  • the insulating film AL in the first to fifth embodiments may have a laminated structure of three or more layers.
  • Insulating film AL constituting the upper antireflection film in the above first to fifth embodiments may be formed so as not to be deposited on semiconductor substrate SUB and gate electrode layer GE by selective growth as shown in FIG. Good. According to this method, since the etching process of the upper antireflection film can be omitted, damage to the MOS transistor by the etching process can be reduced.
  • this transistor may be a MIS (Metal Insulator Semiconductor) transistor whose gate insulating film is made of an insulating film other than a silicon oxide film. Any type field effect transistor may be used. Although the n-channel MOS transistor has been described, the transistor may be a p-channel MOS transistor.
  • the conductivity type between the semiconductor substrate SUB and the well is arbitrary.
  • the photodiode PD has been described, the present invention can be applied to any device capable of photoelectric conversion.
  • AL insulating film (upper antireflection film), AL1 lower insulating film, AL2 upper insulating film, AR antireflection film, ARS1, ARS2 end face, ATR amplifying transistor, CH contact hole, CI cap insulating film, GE gate electrode layer, GI Gate insulating film, HRL high refractive index film HRL, II, II2 interlayer insulating film, IL wiring layer, LE lens, NR1, NR3 n-type region, NR2 n-type LDD region, PD photodiode, PL contact plug, PR p + region PR1, PR1A, PR2, PR3, PR4, PR5, PR6 Photoresist pattern, PS vertical signal line, PW p-type well region, PWS power supply line, PX pixel, RTR reset transistor, SL laminated film (lower antireflection film) , SL1 Lower insulation film, SL2 Upper insulation film (intermediate insulation film), SL3 Upper insulation film Edge film, SS selection signal line, STR

Landscapes

  • Solid State Image Pick-Up Elements (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)

Abstract

　複数のフォトダイオード（ＰＤ）上とＭＯＳトランジスタのゲート電極層（ＧＥ）上とを覆うように形成された積層膜（ＳＬ）に選択的に異方性エッチングを施すことにより、複数のフォトダイオード（ＰＤ）の各々の上に積層膜（ＳＬ）が残されて下層反射防止膜（ＳＬ）が形成されるとともに、ゲート電極層（ＧＥ）の側壁に積層膜（ＳＬ）が残されてサイドウォール（ＳＷ）が形成される。ゲート電極層（ＧＥ）およびサイドウォール（ＳＷ）をマスクとして、ＭＯＳトランジスタのソース／ドレイン領域を形成するために不純物が導入される。不純物の導入後に少なくとも下層反射防止膜（ＳＬ）の上に上層反射防止膜（ＡＬ）が形成される。２つのフォトダイオード（ＰＤ）上のそれぞれの反射防止膜（ＡＲ）の厚みが互いに異なるように、上層反射防止膜（ＡＬ）および下層反射防止膜（ＳＬ）の少なくともいずれかがエッチングされる。これにより、微細化に対応でき、反射防止膜（ＡＲ）の制約が少なく、画素ごとに反射防止効果を最適化できる固体撮像装置の製造方法を得ることができる。

Description

固体撮像装置およびその製造方法
　本発明は、固体撮像装置およびその製造方法に関し、特に、光電変換部と絶縁ゲート型電界効果トランジスタ部とを有する固体撮像装置およびその製造方法に関するものである。
　入射光の光電変換部となる複数のフォトダイオードと、絶縁ゲート型電界効果トランジスタ部となるＭＯＳ（Metal　Oxide　Semiconductor）トランジスタとを有する固体撮像装置は、たとえば特開２００４－２２８４２５号公報、特開２００８－０４１９５８号公報などに開示されている。
　上記の特開２００４－２２８４２５号公報には、工程数削減と工程簡略化のため、フォトダイオードの反射防止膜とＭＯＳトランジスタのゲート側方のサイドウォールとを同時に形成することが記載されている。
　しかし、特開２００４－２２８４２５号公報の製造方法では反射防止膜の厚みとサイドウォールの厚みとを独立して制御することができない旨が特開２００８－０４１９５８号公報に記載されている。
　この特開２００８－０４１９５８号公報では、下層、中層および上層の３層の絶縁膜から反射防止膜とサイドウォールとが同一工程で形成される。反射防止膜の屈折率および厚みが下層および中層絶縁膜の２層により制御され、またサイドウォールの厚みが下層、中層および上層の３層により制御されることで、反射防止膜とサイドウォールとの各厚みを独立して制御することが可能になると上記公報には記載されている。
特開２００４－２２８４２５号公報 特開２００８－０４１９５８号公報
　一般にサイドウォールの幅はスケーリング則に従うが、反射防止膜の厚みは入射光の波長で最適構造が決まるためスケーリング則に従わない。しかし、特開２００８－０４１９５８号公報では必ず反射防止膜の厚みがサイドウォールの幅と同じか、もしくは薄くなる。よって、サイドウォールの幅がスケーリング則に従って小さくなった場合、反射防止膜の厚みもそれにしたがって薄くする必要があるため、トランジスタの微細化が進むにつれこの技術の適用が困難になるという問題がある。
　また特開２００８－０４１９５８号公報には、反射防止膜の屈折率および厚みが下層および中層絶縁膜の２層により最適に制御されるとの記載がある。しかし、下層および中層絶縁膜だけで反射防止膜の屈折率を制御するためには、上層絶縁膜の屈折率を反射防止膜上の層間絶縁膜の屈折率と同じにする必要がある。なぜなら、層間絶縁膜と上層絶縁膜との屈折率が互いに異なる場合には、両者の界面で起きる反射が無視できないためである。したがって、反射防止膜を３層(またはそれ以上)とし、かつ上層絶縁膜を層間絶縁膜とは異なる屈折率にしたい場合には、特開２００８－０４１９５８号公報の技術は原理的に適用できず、反射防止膜の制約が多いという問題がある。
　また入射する光の波長によって最適な反射防止膜の構造は異なる。このため、一般的な撮像素子のように、Ｒ（Red）、Ｇ（Green）、Ｂ（Blue）の３原色ごとに受光画素が異なる場合、それぞれの画素に対して反射防止膜を最適化することが望ましい。しかし特開２００８－０４１９５８号公報では、反射防止膜とサイドウォールとが同一工程で形成されているため、サイドウォールの制約により反射防止膜がＲ、Ｇ、Ｂのすべての画素に対して同一の厚みとなる。このため、反射防止膜の最適化はＲ、Ｇ、Ｂのいずれかの波長の光に対して行わざるを得ず、そのほかの波長の光に対しては十分な反射防止効果が得られないという問題がある。
　本発明は、上記課題に鑑みてなされたものであり、その目的は、微細化に対応でき、反射防止膜の制約が少なく、画素ごとに反射防止効果を最適化できる固体撮像装置およびその製造方法を提供することである。
　本発明の一実施例による固体撮像装置の製造方法は、複数の画素を構成する複数の光電変換部と、絶縁ゲート型電界効果トランジスタ部と、それぞれが複数の光電変換部の各々の上に形成された複数の第１の膜とを含む固体撮像装置の製造方法であって、以下の工程を備えている。
　複数の光電変換部上と絶縁ゲート型電界効果トランジスタ部のゲート電極層上とを覆うように、複数の絶縁膜よりなる積層膜が形成される。積層膜に選択的に異方性エッチングを施すことにより、複数の光電変換部の各々の上に積層膜が残されて下層膜が形成されるとともに、ゲート電極層の側壁に積層膜が残されて側壁絶縁膜が形成される。ゲート電極層および側壁絶縁膜に覆われていない領域に不純物が導入されて、絶縁ゲート型電界効果トランジスタのソース／ドレイン領域が形成される。不純物の導入後に少なくとも下層膜の上に上層膜が形成される。複数の光電変換部のうち少なくとも２つの光電変換部上のそれぞれの第１の膜の厚みが互いに異なる厚みとなるように、上層膜および下層膜の少なくともいずれかがエッチングされる。
　この実施例によれば、側壁絶縁膜の幅と第１の膜の厚みとを独立して制御することができるため、微細化に対応することが容易である。
　また側壁絶縁膜と下層膜とが積層膜から形成された後に、下層膜上に上層膜が形成されるため、第１の膜と側壁絶縁膜とが同一工程で形成される場合よりも第１の膜の制約が少なくなる。
　また側壁絶縁膜と下層膜とが積層膜から形成された後に、上層膜が形成され、また下層膜および上層膜の少なくともいずれかが除去されるため、画素ごとに反射防止効果を最適化することができる。
本発明の実施の形態１における固体撮像装置の構成を概略的に示す平面図である。 図１に示した固体撮像装置の回路構成を示す回路図である。 本発明の実施の形態１における固体撮像装置の製造方法の第１工程を示す概略断面図である。 本発明の実施の形態１における固体撮像装置の製造方法の第２工程を示す概略断面図である。 本発明の実施の形態１における固体撮像装置の製造方法の第３工程を示す概略断面図である。 本発明の実施の形態１における固体撮像装置の製造方法の第４工程を示す概略断面図である。 本発明の実施の形態１における固体撮像装置の製造方法の第５工程を示す概略断面図である。 本発明の実施の形態１における固体撮像装置の製造方法の第６工程を示す概略断面図である。 本発明の実施の形態１における固体撮像装置の製造方法の第７工程を示す概略断面図である。 本発明の実施の形態１における固体撮像装置の製造方法の第８工程を示す概略断面図である。 本発明の実施の形態１における固体撮像装置の製造方法の第９工程を示す概略断面図である。 本発明の実施の形態２における固体撮像装置の製造方法の第１工程を示す概略断面図である。 本発明の実施の形態２における固体撮像装置の製造方法の第２工程を示す概略断面図である。 本発明の実施の形態２における固体撮像装置の製造方法の第３工程を示す概略断面図である。 本発明の実施の形態２における固体撮像装置の製造方法の第４工程を示す概略断面図である。 本発明の実施の形態２における固体撮像装置の製造方法の第５工程を示す概略断面図である。 本発明の実施の形態２における固体撮像装置の製造方法の第６工程を示す概略断面図である。 本発明の実施の形態２における固体撮像装置の製造方法の第７工程を示す概略断面図である。 本発明の実施の形態２における固体撮像装置の製造方法の第８工程を示す概略断面図である。 本発明の実施の形態３における固体撮像装置の製造方法の第１工程を示す概略断面図である。 本発明の実施の形態３における固体撮像装置の製造方法の第２工程を示す概略断面図である。 本発明の実施の形態３における固体撮像装置の製造方法の第３工程を示す概略断面図である。 本発明の実施の形態３における固体撮像装置の製造方法の第４工程を示す概略断面図である。 本発明の実施の形態４における固体撮像装置の製造方法の第１工程を示す概略断面図である。 本発明の実施の形態４における固体撮像装置の製造方法の第２工程を示す概略断面図である。 本発明の実施の形態４における固体撮像装置の製造方法の第３工程を示す概略断面図である。 本発明の実施の形態４における固体撮像装置の製造方法の第４工程を示す概略断面図である。 本発明の実施の形態４における固体撮像装置の製造方法の第５工程を示す概略断面図である。 本発明の実施の形態５における固体撮像装置の製造方法の第１工程を示す概略断面図である。 本発明の実施の形態５における固体撮像装置の製造方法の第２工程を示す概略断面図である。 本発明の実施の形態５における固体撮像装置の製造方法の第３工程を示す概略断面図である。 本発明の実施の形態５における固体撮像装置の製造方法の第４工程を示す概略断面図である。 本発明の実施の形態６における固体撮像装置の製造方法を示す概略断面図である。 本発明の実施の形態７における固体撮像装置の製造方法を示す概略断面図である。 本発明の実施の形態８における固体撮像装置の製造方法を示す概略断面図である。
　以下、本発明の実施の形態について図に基づいて説明する。
　（実施の形態１）
　まず本実施の形態における固体撮像装置の構成について説明する。
　図１および図２を参照して、本実施の形態の固体撮像装置は複数の画素ＰＸを有している。複数の画素ＰＸは、互いに異なる色の光を撮像する画素を含んでおり、たとえば赤色光を撮像する画素（Ｒ画素）、緑色光を撮像する画素（Ｇ画素）および青色光を撮像する画素（Ｂ画素）を有している。
　この複数の画素ＰＸの各々は、たとえば光電変換部としてのフォトダイオードＰＤと、転送用トランジスタＴＴＲと、リセット用トランジスタＲＴＲと、増幅用トランジスタＡＴＲと、選択用トランジスタＳＴＲとを有している。
　フォトダイオードＰＤは互いにｐｎ接合を構成するｐ型領域とｎ型領域とを有している。このフォトダイオードＰＤの光の入射側には反射防止膜（図示せず）が形成されている。この反射防止膜は、撮像する光の色によって異なる構造（膜厚、膜質など）を有していることが好ましい。
　転送用トランジスタＴＴＲ、リセット用トランジスタＲＴＲ、増幅用トランジスタＡＴＲおよび選択用トランジスタＳＴＲの各々は絶縁ゲート型電界効果トランジスタであり、たとえばｎチャネルＭＯＳトランジスタよりなっている。これらの各トランジスタは、半導体基板の表面に形成された１対のｎ型ソース／ドレイン領域と、その１対のソース／ドレイン領域に挟まれる半導体基板の領域上にゲート絶縁膜（ゲート酸化膜）を介在して形成されたゲート電極層とを有している。また各ゲート電極層の側壁を覆うようにサイドウォール（側壁絶縁膜：図示せず）が形成されている。
　フォトダイオードＰＤのｐ型領域は、たとえば接地電位に接続されている。フォトダイオードＰＤのｎ型領域と転送用トランジスタＴＴＲのｎ型ソース領域とは電気的に接続されており、たとえば共通のｎ型領域により形成されている。転送用トランジスタＴＴＲのゲート電極層は転送信号線ＴＳに電気的に接続されている。
　転送用トランジスタＴＴＲのｎ型ドレイン領域とリセット用トランジスタＲＴＲのｎ型ソース領域とは電気的に接続されている。リセット用トランジスタＲＴＲのゲート電極層はリセット信号線ＲＳに電気的に接続されている。
　リセット用トランジスタＲＴＲのｎ型ドレイン領域と増幅用トランジスタＡＴＲのｎ型ソース領域とは電気的に接続されており、たとえば共通のｎ型領域により形成されている。リセット用トランジスタＲＴＲのｎ型ドレイン領域および増幅用トランジスタＡＴＲのｎ型ソース領域には電源線ＰＷＳが電気的に接続されている。増幅用トランジスタＡＴＲのゲート電極層は転送用トランジスタＴＴＲのｎ型ドレイン領域およびリセット用トランジスタＲＴＲのｎ型ソース領域に電気的に接続されている。
　増幅用トランジスタＡＴＲのｎ型ドレイン領域と選択用トランジスタＳＴＲのｎ型ソース領域とは電気的に接続されており、たとえば共通のｎ型領域により形成されている。選択用トランジスタＳＴＲのゲート電極層は選択信号線ＳＳに電気的に接続されている。選択用トランジスタＳＴＲのｎ型ドレイン領域は垂直信号線ＰＳに電気的に接続されている。
　また画素部分以外には、演算を行う周辺回路が形成されており、これらの周辺回路もトランジスタを含んでおり、これらのトランジスタも絶縁ゲート型電界効果トランジスタよりなっている。
　また図１および図２においては、それぞれ１つのフォトダイオードＰＤおよび転送用トランジスタＴＴＲよりなる１組のダイオード部に対して、それぞれ１つのリセット用トランジスタＲＴＲ、増幅用トランジスタＡＴＲおよび選択用トランジスタＳＴＲよりなる１組のトランジスタ群が設けられた構成について説明したが、複数組の上記ダイオード部に対して１組の上記トランジスタ群が設けられた構成が採用されてもよい。たとえば並列接続された複数組の上記ダイオード部に対して１組の上記トランジスタ群が共用されてもよい。
　次に、互いに異なる色の光を撮像する画素１および画素２と、ＭＯＳトランジスタとを有する本実施の形態の固体撮像装置の製造方法について図３～図１１を用いて説明する。
　図３～図１１の各々の（Ａ）に示す画素１はたとえば図１のＩＩＩＡ－ＩＩＩＡ線に沿う断面に対応し、図３～図１１の各々の（Ｂ）に示す画素２はたとえば図１のＩＩＩＢ－ＩＩＩＢ線に沿う断面に対応している。また図３～図１１の各々の（Ｃ）に示すＭＯＳトランジスタはたとえば図１のＩＩＩＣ－ＩＩＩＣ線に沿う断面に対応している。
　図３を参照して、たとえばシリコンよりなるｎ型半導体基板ＳＵＢの表面に素子分離構造（図示せず）やｐ型ウエル領域ＰＷが形成される。この後、半導体基板ＳＵＢの表面を酸化することにより、半導体基板ＳＵＢの表面にたとえばシリコン酸化膜ＧＩが形成される。このシリコン酸化膜ＧＩ上に、たとえば多結晶シリコン膜ＧＥとシリコン酸化膜ＣＩとが順に積層して形成される。
　この後、通常の写真製版技術およびエッチング技術により、シリコン酸化膜ＣＩ、多結晶シリコン膜ＧＥおよびシリコン酸化膜ＧＩがパターニングされる。これにより、たとえばシリコン酸化膜よりなるゲート絶縁膜ＧＩと、たとえば多結晶シリコン膜よりなるゲート電極層ＧＥと、たとえばシリコン酸化膜よりなるキャップ絶縁膜ＣＩとからなる積層パターンが画素１、画素２およびＭＯＳトランジスタの各々に形成される。
　図４を参照して、通常の写真製版技術により、半導体基板ＳＵＢの表面上にフォトレジストパターンＰＲ１が形成される。このフォトレジストパターンＰＲ１は、画素１および画素２のフォトダイオードを形成する部分上を開口し、かつＭＯＳトランジスタ上を覆うように形成される。このフォトレジストパターンＰＲ１をマスクとして、半導体基板ＳＵＢの表面にたとえば砒素（Ａｓ）、リン（Ｐ）などのイオンが注入される。このイオン注入により、半導体基板ＳＵＢの表面にｎ型領域ＮＲ１が形成され、このｎ型領域ＮＲ１とｐ型ウエル領域ＰＷとにより領域Ｓに示す部分にフォトダイオードＰＤが形成される。この後、フォトレジストパターンＰＲ１がたとえばアッシングなどにより除去される。
　図５を参照して、通常の写真製版技術により、半導体基板ＳＵＢの表面上にフォトレジストパターンＰＲ１Ａが形成される。このフォトレジストパターンＰＲ１Ａは、画素１および画素２のフォトダイオードＰＤ上を開口し、かつＭＯＳトランジスタ上を覆うように形成される。フォトレジストパターンＰＲ１Ａをマスクとして、半導体基板ＳＵＢの表面にたとえばボロン（Ｂ）などのイオンが注入される。このイオン注入により、半導体基板ＳＵＢの表面にｐ+領域ＰＲが形成される。このｐ+領域ＰＲは、半導体基板ＳＵＢの表面に存在するトラップ電位による電子の捕獲を阻止し、ノイズを低減するために形成される。このｐ+領域ＰＲの形成は必須ではなく省略されてもよい。この後、フォトレジストパターンＰＲ１Ａがたとえばアッシングなどにより除去される。
　図６を参照して、通常の写真製版技術により、半導体基板ＳＵＢの表面上にフォトレジストパターンＰＲ２が形成される。このフォトレジストパターンＰＲ２は、ＭＯＳトランジスタのソース／ドレインとなる領域上を開口し、かつ画素１および画素２のフォトダイオードＰＤ上を覆うように形成される。このフォトレジストパターンＰＲ２をマスクとして、半導体基板ＳＵＢの表面にたとえばＡｓ、Ｐなどのイオンが斜め注入、回転注入などの手法を用いて注入される。このイオン注入により、半導体基板ＳＵＢの表面にｎ型のＬＤＤ（Lightly　Doped　Drain）領域ＮＲ２が形成される。
　このＬＤＤ領域ＮＲ２は、ソース領域およびドレイン領域の双方に形成されてもよいが、少なくともドレイン領域側にのみ形成されればよい。この後、フォトレジストパターンＰＲ２がたとえばアッシングなどにより除去される。
　図７を参照して、積層膜ＳＬが半導体基板ＳＵＢの表面全面に形成される。この積層膜ＳＬは、後工程でパターニングされることにより反射防止膜の下層膜（下層反射防止膜）とサイドウォールとを兼用する膜である。この積層膜ＳＬは、たとえばシリコン窒化膜よりなる下層絶縁膜ＳＬ１とたとえばシリコン酸化膜よりなる上層絶縁膜ＳＬ２とが積層された構成を有する。この積層膜ＳＬの全体の厚みは後工程で形成されるサイドウォールの幅Ｗ（図１１）に対応する厚みとされる。このため、サイドウォールの幅Ｗをたとえば１５０～３００ｎｍとするときには、下層絶縁膜ＳＬ１の厚みがたとえば５０～１００ｎｍ、上層絶縁膜ＳＬ２の厚みがたとえば１００～２００ｎｍとされる。
　図８を参照して、通常の写真製版技術により、半導体基板ＳＵＢの表面上にフォトレジストパターンＰＲ３が形成される。このフォトレジストパターンＰＲ３は、画素１および画素２のフォトダイオードＰＤ上を覆い、かつＭＯＳトランジスタ上を開口するように形成される。このフォトレジストパターンＰＲ３をマスクとして、積層膜ＳＬに異方性エッチングが施される。このエッチングは、少なくとも半導体基板ＳＵＢの表面およびキャップ絶縁膜ＣＩの表面が露出するまで行われる。
　このエッチングにより、積層膜ＳＬはゲート電極層ＧＥの側壁を覆うように残されてサイドウォールＳＷとなる。また画素１および画素２のフォトダイオードＰＤ上に残された積層膜ＳＬは下層反射防止膜となる。つまり、積層膜ＳＬのエッチングにより、サイドウォールＳＷと下層反射防止膜ＳＬとが同一の製造工程により同時に形成される。この後、フォトレジストパターンＰＲ３がたとえばアッシングなどにより除去される。
　図９を参照して、通常の写真製版技術により、半導体基板ＳＵＢの表面上にフォトレジストパターンＰＲ４が形成される。このフォトレジストパターンＰＲ４は、画素１および画素２のフォトダイオードＰＤ上を覆い、かつＭＯＳトランジスタ上を開口するように形成される。このフォトレジストパターンＰＲ４、ゲート電極層ＧＥ、サイドウォールＳＷなどをマスクとして、半導体基板ＳＵＢの表面にたとえばＡｓ、Ｐなどのイオンが注入される。なお、このイオン注入前には半導体基板ＳＵＢの露出した表面にたとえばシリコン酸化膜よりなる絶縁膜ＯＸが形成される。
　このイオン注入により、半導体基板ＳＵＢの表面に、ソース／ドレイン領域となるｎ型領域ＮＲ３が形成される。これにより、ＬＤＤ領域ＮＲ２とソース／ドレイン領域ＮＲ３とゲート電極層ＧＥとを有するＭＯＳトランジスタが形成される。この後、フォトレジストパターンＰＲ４がたとえばアッシングなどにより除去される。
　図１０を参照して、通常の写真製版技術により、半導体基板ＳＵＢの表面上にフォトレジストパターンＰＲ５が形成される。このフォトレジストパターンＰＲ５は、画素１のフォトダイオードＰＤ上およびＭＯＳトランジスタ上を覆い、かつ画素２のフォトダイオードＰＤ上を開口するように形成される。このフォトレジストパターンＰＲ５をマスクとして、画素２の下層反射防止膜ＳＬに異方性エッチングが施される。これにより、画素２の下層反射防止膜ＳＬの厚みが画素１の下層反射防止膜ＳＬの厚みよりも薄く制御される。
　上記のエッチングは、たとえば上層絶縁膜ＳＬ２の厚みの一部のみを除去するように行われる。ただし、このエッチングは、上層絶縁膜ＳＬ２の厚みの全てを除去するように行なわれてもよく、また上層絶縁膜ＳＬ２の厚みの全てを除去した後に下層絶縁膜ＳＬ１の厚みの一部のみを除去するように行われてもよい。この後、フォトレジストパターンＰＲ５がたとえばアッシングなどにより除去される。
　図１１を参照して、反射防止膜の上層膜（上層反射防止膜）を構成する絶縁膜ＡＬが半導体基板ＳＵＢの表面全面に形成される。この絶縁膜ＡＬは、たとえば厚み３０ｎｍのシリコン窒化膜により形成される。画素１および画素２のそれぞれのフォトダイオードＰＤ上には下層反射防止膜ＳＬと絶縁膜（上層反射防止膜）ＡＬとにより反射防止膜（第１の膜）ＡＲが形成される。
　上記の絶縁膜ＡＬのうち、ソース／ドレイン領域ＮＲ３のコンタクト部、ゲート電極層ＧＥのコンタクト部などのトランジスタの動作に不要な部分は通常の写真製版技術およびエッチング技術によって除去される。
　上記の工程により、本実施の形態の固体撮像装置が形成される。
　次に、上記の製造方法により形成される本実施の形態の固体撮像装置における反射防止膜ＡＲ、サイドウォールＳＷなどの構成について説明する。
　図１１を参照して、本実施の形態の固体撮像装置において、画素１および画素２の各々が撮像する光の色は互いに異なっている。その画素１および画素２の双方において、半導体基板ＳＵＢ内の領域Ｓにおけるｎ型領域ＮＲ１とｐ型ウエル領域ＰＷとのｐｎ接合部がフォトダイオードＰＤとして機能する部分である。これらのフォトダイオードＰＤの各々の上には反射防止膜ＡＲが形成されている。
　画素１および画素２の各々において、反射防止膜ＡＲは、下層絶縁膜ＳＬ１と、上層絶縁膜ＳＬ２と、上層反射防止膜ＡＬとが積層された３層構造よりなっている。画素１の反射防止膜ＡＲと画素２の反射防止膜ＡＲとは互いに異なる構造（膜厚、膜質など）を有している。
　本実施の形態においては画素１の反射防止膜ＡＲの厚みＴ１は画素２の反射防止膜ＡＲの厚みＴ２よりも厚くなっている。詳細には、画素１と画素２との各下層絶縁膜ＳＬ１は互いに同じ厚みを有しており、また画素１と画素２との各上層反射防止膜ＡＬも互いに同じ厚みを有しているが、画素１の上層絶縁膜ＳＬ２が画素２の上層絶縁膜ＳＬ２よりも厚くなっている。
　ただし、画素１の反射防止膜ＡＲと画素２の反射防止膜ＡＲとは互いに異なる構造（膜厚、膜質など）を有していれば、上記の構造に限定されるものではない。
　また、少なくとも１つの画素における反射防止膜ＡＲの厚みがサイドウォールＳＷの幅よりも厚くなっている。本実施の形態において、画素１の反射防止膜ＡＲの厚みＴ１はＭＯＳトランジスタのサイドウォールＳＷの幅Ｗよりも厚くなっている。また画素２の反射防止膜ＡＲの厚みＴ２はＭＯＳトランジスタのサイドウォールＳＷの幅Ｗより厚くてもよく、また薄くてもよい。
　また下層反射防止膜ＳＬは、積層膜ＳＬ１、ＳＬ２を異方性エッチングすることによってサイドウォールＳＷと同時に形成されるため、その異方性エッチングで生じたパターンの端面ＡＲＥを有している。上層反射防止膜ＡＬは、その異方性エッチングの後に下層反射防止膜ＳＬ上に形成されるため、下層反射防止膜ＳＬの端面ＡＲＥを覆うように形成されている。
　またＭＯＳトランジスタは、半導体基板ＳＵＢの表面に互いに間隔を空けて形成された１対のソース／ドレイン領域ＮＲ３と、その１対のソース／ドレイン領域ＮＲ３の各々の周囲に形成されたＬＤＤ領域ＮＲ２と、その１対のソース／ドレイン領域ＮＲ３に挟まれる領域上にゲート絶縁膜ＧＩを介して形成されたゲート電極層ＧＥとを有している。
　ゲート電極層ＧＥの側壁を覆うように、サイドウォールＳＷが形成されている。このサイドウォールＳＷは、下層絶縁膜ＳＬ１と上層絶縁膜ＳＬ２との２層が積層された構成を有している。下層絶縁膜ＳＬ１は図１１の断面図においてＬ字形状を有しており、上層絶縁膜ＳＬ２はその下層絶縁膜ＳＬ１の上に形成されている。絶縁膜ＡＬは少なくともサイドウォールＳＷの側壁を覆うように形成されている。
　次に本実施の形態の固体撮像装置の作用効果について説明する。
　本実施の形態によれば、積層膜ＳＬの厚さでサイドウォールＳＷの幅Ｗが決定され、下層反射防止膜ＳＬと上層反射防止膜ＡＬとの厚みで反射防止膜ＡＲの厚みＴ１、Ｔ２が決定される。このため、サイドウォールＳＷの幅Ｗと反射防止膜ＡＲの厚みＴ１、Ｔ２とを独立して制御することができる。これにより、サイドウォールＳＷの幅Ｗがスケーリング則に従って小さくなっても、反射防止膜ＡＲの厚みＴ１をサイドウォールＳＷの幅Ｗ以上にすることができ、微細化に対応することが容易である。
　またサイドウォールＳＷと下層反射防止膜ＳＬとが積層膜ＳＬ１、ＳＬ２から形成された後に、下層反射防止膜ＳＬ上に上層反射防止膜ＡＬが形成される。このため、反射防止膜ＡＲとサイドウォールＳＷとが同一工程で形成される場合よりも反射防止膜ＡＲの制約が少なくなる。
　またサイドウォールＳＷと下層反射防止膜ＳＬとが積層膜ＳＬ１、ＳＬ２から形成された後に、上層反射防止膜ＡＬが形成され、また下層反射防止膜ＳＬおよび上層反射防止膜ＡＬの少なくともいずれかが除去される。このため、サイドウォールＳＷの幅Ｗに影響を与えることなく、複数の画素ＰＸのそれぞれにおいて反射防止膜ＡＲを異なる厚みで作り分けることが可能となる。よって、画素ＰＸごとに反射防止効果を最適化することができる。
　（実施の形態２）
　上記の実施の形態１においては、画素１および画素２の各々の反射防止膜ＡＲの厚みを変えるために、下層反射防止膜ＳＬをエッチングする方法について説明したが、上層反射防止膜ＡＬをエッチングすることにより画素１および画素２の各々の反射防止膜ＡＲの厚みが変えられてもよい。
　以下、上層反射防止膜をエッチングすることにより画素１および画素２の各々の反射防止膜ＡＲの厚みを変える方法を本実施の形態として主に図１２～図１９を用いて説明する。
　本実施の形態において画素１および画素２の双方の製造方法は、まず図３（Ｂ）～図１１（Ｂ）に示した画素１、２と同様の工程を経る。また本実施の形態のＭＯＳトランジスタの製造方法は、まず図３（Ｃ）～図１１（Ｃ）に示したＭＯＳトランジスタと同様の工程を経る。
　この後、図１２を参照して、通常の写真製版技術により、半導体基板ＳＵＢの表面上にフォトレジストパターンＰＲ６が形成される。このフォトレジストパターンＰＲ６は、画素１のフォトダイオードＰＤ上を覆い、かつ画素２のフォトダイオードＰＤ上およびＭＯＳトランジスタ上を開口するように形成される。このフォトレジストパターンＰＲ６をマスクとして、画素２の上層反射防止膜ＡＬに異方性エッチングが施される。これにより、画素２の反射防止膜ＡＲの厚みが画素１の反射防止膜ＡＲの厚みよりも薄く制御される。なお図１２（Ａ）の画素１ではフォトレジストパターンＰＲ６の端がゲート電極ＧＥ上になる場合を示しているが、この場合、実効的にゲートが高くなる。一般に撮像素子においてはケラレを防ぐためにコンタクト層間膜は薄いほうがよく、したがってゲートも低いほうが好ましいので、フォトレジストパターンＰＲ６の端がゲートにかからないようにし、ゲート上の反射防止膜がエッチングされるようにしてもよい。また図１２（Ｂ）の画素２も同様で、この場合は、フォトレジストパターンＰＲ６はなくてもよい。
　上記のエッチングは、たとえば上層反射防止膜ＡＬの厚みの全てを除去するように行われる。ただし上記エッチングは、上層反射防止膜ＡＬの厚みの一部のみを除去するように行われてもよく、また上層反射防止膜ＡＬの厚みの全てを除去した後に下層反射防止膜ＳＬの厚みの一部のみを除去するように行われてもよい。
　このエッチングにより上層反射防止膜ＡＬの厚みの全てが除去された場合には、上層反射防止膜ＡＬは、フォトレジストパターンＰＲ６で覆われた部分を除いて、サイドウォールＳＷの側壁にのみ残存する。
　図１３を参照して、この後、フォトレジストパターンＰＲ６がたとえばアッシングなどにより除去される。
　図１４を参照して、フォトダイオードＰＤ上やＭＯＳトランジスタ上を覆うように半導体基板ＳＵＢの表面全面に層間絶縁膜ＩＩが形成される。この層間絶縁膜ＩＩは、たとえばＴＥＯＳを原料とするシリコン酸化膜により形成され、たとえばＣＭＰ（Chemical Mechanical Polishing）などの平坦化処理が施されることにより平坦な上面を有している。
　図１５を参照して、層間絶縁膜ＩＩに、通常の写真製版技術およびエッチング技術により、層間絶縁膜ＩＩと絶縁膜ＯＸとを貫通してソース／ドレイン領域ＮＲ３に達するコンタクトホールＣＨが形成される。
　図１６を参照して、このコンタクトホールＣＨ内を埋め込むように、たとえばタングステンなどよりなるコンタクトプラグＰＬが形成される。
　図１７を参照して、層間絶縁膜ＩＩ上に、たとえばアルミニウム、銅などよりなる配線層ＩＬがコンタクトプラグＰＬを介在してソース／ドレイン領域ＮＲ３に電気的に接続するように形成される。
　図１８を参照して、配線層ＩＬを覆うように層間絶縁膜ＩＩ上に、層間絶縁膜ＩＩ２が形成される。この層間絶縁膜ＩＩ２上に、レンズ用の高屈折率膜ＨＲＬが形成される。この後、高屈折率膜ＨＲＬが加工される。
　図１９を参照して、上記の高屈折率膜ＨＲＬの加工によって、高屈折率膜ＨＲＬからレンズＬＥが形成される。これにより、本実施の形態の固体撮像装置が製造される。
　次に、上記の製造方法により形成される本実施の形態の固体撮像装置における反射防止膜、サイドウォールなどの構成について説明する。
　図１９を参照して、本実施の形態においては画素１の反射防止膜ＡＲの厚みは画素２の反射防止膜ＡＲの厚みよりも厚くなっている。詳細には、画素１の反射防止膜ＡＲは、下層絶縁膜ＳＬ１と、上層絶縁膜ＳＬ２と、上層反射防止膜ＡＬとが積層された３層構造よりなっている。一方、画素２の反射防止膜ＡＲは、下層絶縁膜ＳＬ１と、上層絶縁膜ＳＬ２とが積層された２層構造よりなっている。
　ただし画素２の反射防止膜ＡＲは、下層絶縁膜ＳＬ１の単層構造よりなっていてもよく、また下層絶縁膜ＳＬ１と、上層絶縁膜ＳＬ２と、上層反射防止膜ＡＬとが積層された３層構造で上層反射防止膜ＡＬが画素１の上層反射防止膜ＡＬよりも薄い構造を有していてもよい。
　また、少なくとも１つの画素における反射防止膜ＡＲの厚みがサイドウォールＳＷの幅よりも厚くなっている。本実施の形態において、画素１の反射防止膜ＡＲの厚みはＭＯＳトランジスタのサイドウォールＳＷの幅Ｗよりも厚くなっている。また画素２の反射防止膜ＡＲの厚みＴ２はＭＯＳトランジスタのサイドウォールＳＷの幅Ｗより厚くてもよく、また薄くてもよい。
　またフォトダイオードＰＤおよびＭＯＳトランジスタを覆うように半導体基板ＳＵＢの表面上に、たとえばシリコン酸化膜よりなる層間絶縁膜ＩＩが形成されている。この層間絶縁膜ＩＩと絶縁膜ＯＸとには、ソース／ドレイン領域ＮＲ３に達するコンタクトホールＣＨが形成されている。このコンタクトホールＣＨ内を埋め込むように、たとえばタングステンなどよりなるコンタクトプラグＰＬが形成されている。
　層間絶縁膜ＩＩ上に、たとえばアルミニウム、銅などよりなる配線層ＩＬがコンタクトプラグＰＬを介在してソース／ドレイン領域ＮＲ３に電気的に接続するように形成されている。配線層ＩＬを覆うように層間絶縁膜ＩＩ上に、たとえばシリコン酸化膜よりなる層間絶縁膜ＩＩ２が形成されている。この層間絶縁膜ＩＩ２上に、高屈折率膜ＨＲＬよりなるレンズＬＥが形成されている。このレンズＬＥは、光を集光してフォトダイオードＰＤに照射するためのものである。
　なお、これ以外の構成は、図１１に示す実施の形態１の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を省略する。
　また図１１に示す実施の形態１の構成も、図１９に示す本実施の形態の構成と同様、層間絶縁膜ＩＩ、ＩＩ２と、コンタクトホールＣＨと、コンタクトプラグＰＬと、配線層ＩＬと、レンズＬＥとを有している。
　本実施の形態によれば、複数の画素においてサイドウォール形成後に追加の上層反射防止膜ＡＬが形成されるため、実施の形態１と同様の作用効果が得られる。
　また本実施の形態によれば、画素２において下層反射防止膜ＳＬの厚みだけでなく上層反射防止膜ＡＬの厚みも制御できるため、画素ごとに反射防止効果を最適化することがさらに容易となる。
　（実施の形態３）
　本実施の形態においては、複数の画素としてＲ画素（第１画素）、Ｇ画素（第２画素）およびＢ画素（第３画素）を有し、かつＭＯＳトランジスタを有する固体撮像装置について説明する。まず本実施の形態の固体撮像装置の製造方法について主に図２０～図２３を用いて説明する。
　図２０～図２３の各々の（Ａ）に示すＲ画素はたとえば図１のＩＩＩＡ－ＩＩＩＡ線に沿う断面に対応し、図２０～図２３の各々の（Ｂ）に示すＧ画素はたとえば図１のＩＩＩＢ－ＩＩＩＢ線に沿う断面に対応している。また図２０～図２３の各々の（Ｃ）に示すＢ画素はたとえば図１のＸＸＣ－ＸＸＣ線に沿う断面に対応し、図２０～図２３の各々の（Ｄ）に示すＭＯＳトランジスタはたとえば図１のＩＩＩＣ－ＩＩＩＣ線に沿う断面に対応している。
　本実施の形態におけるＲ画素の製造方法は、まず図３（Ａ）～図１０（Ａ）に示した画素１と同様の工程を経る。またＧ画素およびＢ画素の双方の製造方法は、図３（Ｂ）～図１０（Ｂ）に示した画素２と同様の工程を経る。また本実施の形態のＭＯＳトランジスタの製造方法は図３（Ｃ）～図１０（Ｃ）に示したＭＯＳトランジスタと同様の工程を経る。ここまでの工程を経た状態を図２０に示す。
　上記の図７の工程において、Ｒ画素、Ｇ画素およびＢ画素の各々に形成される下層絶縁膜ＳＬ１の厚みと、上層絶縁膜ＳＬ２の厚みとを以下の表１に示す。なお表１においては、下層絶縁膜ＳＬ１は、たとえばシリコン窒化膜として「下層ＳｉＮ」と標記されており、上層絶縁膜ＳＬ２は、たとえばＴＥＯＳ（Tetra　Ethyl　Ortho　Silicate）を原料として形成されるシリコン酸化膜として「中層ＴＥＯＳ」と標記されている。また表１における「上層ＳｉＮ」はたとえばシリコン窒化膜よりなる上層反射防止膜ＡＬのことであるが、図７の工程においてはまだ成膜されていないため、その厚みは０ｎｍである。
　図７の工程においては表１に示す下層ＳｉＮおよび中層ＴＥＯＳの膜厚の和はサイドウォールＳＷの幅と同じになるように設定される。
Figure JPOXMLDOC01-appb-T000001
　また上記の図１０の工程においてＧ画素およびＢ画素の下層反射防止膜ＳＬがエッチングされた後のＲ画素、Ｇ画素およびＢ画素の各々に形成される「下層ＳｉＮ」、「中層ＴＥＯＳ」および「上層ＳｉＮ」の厚みを以下の表２に示す。
Figure JPOXMLDOC01-appb-T000002
　図２１を参照して、フォトレジストパターンＰＲ５（図２０）がたとえばアッシングなどにより除去された後、上層反射防止膜を構成する絶縁膜ＡＬが半導体基板ＳＵＢの表面全面に形成される。この絶縁膜ＡＬは、たとえば厚み０～１００ｎｍのシリコン窒化膜により形成される。この状態におけるＲ画素、Ｇ画素およびＢ画素の各々に形成される「下層ＳｉＮ」、「中層ＴＥＯＳ」および「上層ＳｉＮ」の厚みを以下の表３に示す。
Figure JPOXMLDOC01-appb-T000003
　図２２を参照して、通常の写真製版技術により、半導体基板ＳＵＢの表面上にフォトレジストパターンＰＲ６が形成される。このフォトレジストパターンＰＲ６は、Ｒ画素およびＧ画素のフォトダイオードＰＤ上を覆い、かつＢ画素のフォトダイオードＰＤ上およびＭＯＳトランジスタ上を開口するように形成される。このフォトレジストパターンＰＲ６をマスクとして、Ｂ画素の上層反射防止膜ＡＬに異方性エッチングが施される。これにより、Ｂ画素において上層反射防止膜ＡＬが除去されて厚みが減ぜられる。このエッチングは、Ｂ画素における上層反射防止膜ＡＬの膜厚の一部が残るように行われてもよく、また上層反射防止膜ＡＬを完全に除去した後に下層反射防止膜ＳＬの厚みが減ぜられるように行われてもよい。
　なお図２２（Ａ）～（Ｂ）のＲ画素・Ｇ画素ではフォトレジストパターンＰＲ６の端がゲート電極ＧＥ上になる場合を示しているが、この場合、実効的にゲートが高くなる。一般に撮像素子においてはケラレを防ぐためにコンタクト層間膜は薄いほうがよく、したがってゲートも低いほうが好ましいので、フォトレジストパターンＰＲ６の端がゲートにかからないようにし、ゲート上の反射防止膜がエッチングされるようにしてもよい。また図２２（Ｃ）のＢ画素も同様で、この場合は、フォトレジストパターンＰＲ６はなくてもよい。
　この状態におけるＲ画素、Ｇ画素およびＢ画素の各々に形成される「下層ＳｉＮ」、「中層ＴＥＯＳ」および「上層ＳｉＮ」の厚みを以下の表４に示す。
Figure JPOXMLDOC01-appb-T000004
　この後、フォトレジストパターンＰＲ６（図２２）がたとえばアッシングなどにより除去されることにより、図２３に示す構成が得られる。この後、図１４～図１９に示す実施の形態２とほぼ同じ工程を経ることにより本実施の形態の固体撮像装置が形成される。
　本実施の形態によれば、複数の画素ＰＸにおいてサイドウォールＳＷ形成後に追加の上層反射防止膜ＡＬが形成されるため、実施の形態１と同様の作用効果が得られる。また全ＭＯＳトランジスタ共通のサイドウォールＳＷを形成できるとともに、Ｒ画素、Ｇ画素およびＢ画素ごとに最適化された反射防止膜ＡＲを比較的簡単なプロセスで実現することができる。
　なお赤色光、緑色光、青色光の各々の波長は、赤色光＞緑色光＞青色光の関係にあるため、Ｒ画素、Ｇ画素およびＢ画素の各々に形成される反射防止膜の厚みの最適値も赤色光＞緑色光＞青色光の関係となることが考えられる。本実施の形態とその後の実施の形態４とについては、上記の膜厚の関係となるように反射防止膜が形成される。
　ただし、干渉の効果などによって上記と異なる各画素の反射防止膜の膜厚の関係が好ましい場合には、その関係を満たす反射防止膜が形成される。
　（実施の形態４）
　本実施の形態においては、実施の形態３と同様、複数の画素としてＲ画素（第１画素）、Ｇ画素（第２画素）およびＢ画素（第３画素）を有し、かつＭＯＳトランジスタを有する固体撮像装置について説明する。まず本実施の形態の固体撮像装置の製造方法について主に図２４～図２８を用いて説明する。
　図２４～図２８の各々の（Ａ）に示すＲ画素はたとえば図１のＩＩＩＡ－ＩＩＩＡ線に沿う断面に対応し、図２４～図２８の各々の（Ｂ）に示すＧ画素はたとえば図１のＩＩＩＢ－ＩＩＩＢ線に沿う断面に対応している。また図２４～図２８の各々の（Ｃ）に示すＢ画素はたとえば図１のＸＸＣ－ＸＸＣ線に沿う断面に対応し、図２４～図２８の各々の（Ｄ）に示すＭＯＳトランジスタはたとえば図１のＩＩＩＣ－ＩＩＩＣ線に沿う断面に対応している。
　本実施の形態におけるＲ画素、Ｇ画素、Ｂ画素およびＭＯＳトランジスタの製造方法は、まず図３～図９に示した工程と同様の工程を経る。ここまでの工程を経た状態を図２４に示す。
　上記の図７の工程において、Ｒ画素、Ｇ画素およびＢ画素の各々に形成される下層絶縁膜ＳＬ１の厚みと、上層絶縁膜ＳＬ２の厚みとを以下の表５に示す。なお表５における「下層ＳｉＮ」の標記は表１～４における「下層ＳｉＮ」の標記と同様である。表５における「中層ＴＥＯＳ」の厚みは下層反射防止膜ＳＬの上層絶縁膜ＳＬ２と上層反射防止膜ＡＬの下層絶縁膜ＡＬ１との厚みの合計を意味している。また表５における「上層ＳｉＮ」の厚みは上層反射防止膜ＡＬの上層絶縁膜ＡＬ２の厚みを意味している。
　また図７の工程においてはまだ上層反射防止膜ＡＬが成膜されていないため、表５における「中層ＴＥＯＳ」の厚みは下層反射防止膜ＳＬの上層絶縁膜ＳＬ２の厚みのみであり、「上層ＳｉＮ」の厚みは０ｎｍである。
Figure JPOXMLDOC01-appb-T000005
　図２５を参照して、フォトレジストパターンＰＲ４（図２４）がたとえばアッシングなどにより除去された後、通常の写真製版技術により、半導体基板ＳＵＢの表面上にフォトレジストパターンＰＲ５が形成される。このフォトレジストパターンＰＲ５は、Ｒ画素のフォトダイオードＰＤ上およびＭＯＳトランジスタ上を覆い、かつＧ画素およびＢ画素のフォトダイオードＰＤ上を開口するように形成される。このフォトレジストパターンＰＲ５をマスクとして、Ｇ画素およびＢ画素の下層反射防止膜ＳＬに異方性エッチングが施される。これにより、Ｇ画素およびＢ画素において下層反射防止膜ＳＬの厚みの一部が除去され、その厚みが減ぜられる。この後、フォトレジストパターンＰＲ５がたとえばアッシングなどにより除去される。
　この状態におけるＲ画素、Ｇ画素およびＢ画素の各々に形成される「下層ＳｉＮ」、「中層ＴＥＯＳ」および「上層ＳｉＮ」の厚みを以下の表６に示す。
Figure JPOXMLDOC01-appb-T000006
　図２６を参照して、上層反射防止膜を構成する絶縁膜ＡＬが半導体基板ＳＵＢの表面全面に形成される。この絶縁膜ＡＬは、下層絶縁膜ＡＬ１と上層絶縁膜ＡＬ２との積層膜により形成される。下層絶縁膜ＡＬ１はたとえば厚み０～２００ｎｍのシリコン酸化膜であり、上層絶縁膜ＡＬ２はたとえば厚み０～１００ｎｍのシリコン窒化膜である。この状態におけるＲ画素、Ｇ画素およびＢ画素の各々に形成される「下層ＳｉＮ」、「中層ＴＥＯＳ」および「上層ＳｉＮ」の厚みを以下の表７に示す。
Figure JPOXMLDOC01-appb-T000007
　図２７を参照して、通常の写真製版技術により、半導体基板ＳＵＢの表面上にフォトレジストパターンＰＲ６が形成される。このフォトレジストパターンＰＲ６は、Ｒ画素およびＧ画素のフォトダイオードＰＤ上を覆い、かつＢ画素のフォトダイオードＰＤ上およびＭＯＳトランジスタ上を開口するように形成される。このフォトレジストパターンＰＲ６をマスクとして、Ｂ画素の上層反射防止膜ＡＬに異方性エッチングが施される。これにより、Ｂ画素において上層絶縁膜ＡＬ２が除去されて厚みが減ぜられる。このエッチングは、Ｂ画素における上層絶縁膜ＡＬ２の膜厚の一部が残るように行われてもよく、また上層絶縁膜ＡＬ２を完全に除去した後に下層絶縁膜ＡＬ１の厚みが減ぜられるように行われてもよい。
　なお図２７（Ａ）～（Ｂ）のＲ画素・Ｇ画素ではフォトレジストパターンＰＲ６の端がゲート電極ＧＥ上になる場合を示しているが、この場合、実効的にゲートが高くなる。一般に撮像素子においてはケラレを防ぐためにコンタクト層間膜は薄いほうがよく、したがってゲートも低いほうが好ましいので、フォトレジストパターンＰＲ６の端がゲートにかからないようにし、ゲート上の反射防止膜がエッチングされるようにしてもよい。また図２７（Ｃ）のＢ画素も同様で、この場合は、フォトレジストパターンＰＲ６はなくてもよい。
　この状態におけるＲ画素、Ｇ画素およびＢ画素の各々に形成される「下層ＳｉＮ」、「中層ＴＥＯＳ」および「上層ＳｉＮ」の厚みを以下の表８に示す。
Figure JPOXMLDOC01-appb-T000008
　この後、フォトレジストパターンＰＲ６（図２７）がたとえばアッシングなどにより除去されることにより、図２８に示す構成が得られる。この後、図１４～図１９に示す実施の形態２とほぼ同じ工程を経ることにより本実施の形態の固体撮像装置が形成される。
　本実施の形態によれば、複数の画素ＰＸにおいてサイドウォールＳＷ形成後に追加の上層反射防止膜ＡＬが形成されるため、実施の形態１と同様の作用効果が得られる。また全ＭＯＳトランジスタ共通のサイドウォールＳＷを形成できるとともに、Ｒ画素、Ｇ画素およびＢ画素ごとに最適化された反射防止膜ＡＲを比較的簡単なプロセスで実現することができる。
　（実施の形態５）
　本実施の形態においては、上層反射防止膜を構成する絶縁膜ＡＬをエッチングストッパ膜として使用してボーダレス活性層コンタクトを形成する方法について主に図２９～図３２を用いて説明する。
　本実施の形態のボーダレス活性層コンタクトの形成方法は、たとえば図３～図１１に示す工程を経る。この後、図２９を参照して、通常の写真製版技術により、半導体基板ＳＵＢの表面上にフォトレジストパターンＰＲ６が形成される。このフォトレジストパターンＰＲ６は、画素１のフォトダイオードＰＤ上およびＭＯＳトランジスタ上を覆い、かつ画素２のフォトダイオードＰＤ上を開口するように形成される。このフォトレジストパターンＰＲ６をマスクとして、画素２の上層反射防止膜ＡＬに異方性エッチングが施される。これにより、画素２の反射防止膜ＡＲの厚みが画素１の反射防止膜ＡＲの厚みよりも薄く制御される。このとき、ＭＯＳトランジスタ上の絶縁膜ＡＬ（たとえばシリコン窒化膜）は残存される。この後、フォトレジストパターンＰＲ６がたとえばアッシングなどにより除去される。
　図３０を参照して、フォトダイオードＰＤ上やＭＯＳトランジスタ上を覆うように層間絶縁膜ＩＩが形成される。この層間絶縁膜ＩＩは、たとえばＴＥＯＳを原料とするシリコン酸化膜により形成され、たとえばＣＭＰなどの平坦化処理が施されることにより平坦な上面を有している。
　図３１を参照して、通常の写真製版技術およびエッチング技術により絶縁膜ＡＬの表面が露出するまで層間絶縁膜ＩＩに異方性エッチングが施される。この層間絶縁膜ＩＩのエッチングの際には、絶縁膜ＡＬがエッチングにより極力除去されないようなエッチング条件が選ばれる。上記のエッチングにより層間絶縁膜ＩＩに絶縁膜ＡＬの表面を露出するコンタクトホールＣＨが形成される。
　図３２を参照して、コンタクトホールＣＨから露出する絶縁膜ＡＬにエッチングが施され、その下の絶縁膜ＯＸが露出する。この絶縁膜ＡＬに施すエッチングは上記の層間絶縁膜を除去するエッチングとは異なるエッチング条件で行われる。この後、露出した絶縁膜ＯＸをさらにエッチングにより除去することで、ソース／ドレイン領域ＮＲ３がコンタクトホールＣＨから露出する。これにより、層間絶縁膜ＩＩ、絶縁膜ＡＬおよび絶縁膜ＯＸを貫通してソース／ドレイン領域ＮＲ３に達するコンタクトホールＣＨが形成される。
　本実施の形態においては、サイドウォールＳＷの上部および側部を覆うように絶縁膜ＡＬを残した状態で層間絶縁膜ＩＩにコンタクトホールＣＨが開口される。このストッパ用絶縁膜ＡＬはたとえばシリコン窒化膜よりなり、シリコン酸化膜よりなる層間絶縁膜ＩＩとの間でエッチング選択比を高く設定することが可能である。このため、コンタクトホールＣＨ形成のためのエッチング時において、このストッパ用絶縁膜ＡＬがエッチングストッパ膜として機能する。
　またコンタクトホールＣＨから露出した絶縁膜ＡＬを除去する際には、絶縁膜ＡＬの厚みが層間絶縁膜ＩＩの厚みに比べて薄いため、絶縁膜ＡＬ下のサイドウォールＳＷなどの削れを抑制することができる。
　これにより、コンタクトホールＣＨの開口位置がマスクの重ね合わせずれなどによりずれたとしても、サイドウォールＳＷの削れを抑制しつつソース／ドレイン領域ＮＲ３に達するコンタクトホールＣＨを形成することができる。
　本実施の形態によれば、ストッパ用絶縁膜ＡＬをエッチングストッパとすることでサイドウォールＳＷの削れを抑制することができ、微細化への対応が容易となる。
　（実施の形態６）
　上記の実施の形態１～５においては積層膜ＳＬが２層構造の場合について説明したが、図３３に示す本実施の形態のように積層膜ＳＬは３層構造であってもよい。この積層膜ＳＬは、下層絶縁膜ＳＬ１と、中層絶縁膜ＳＬ２と、上層絶縁膜ＳＬ３とが積層された構成を有している。下層絶縁膜ＳＬ１はたとえばシリコン窒化膜であり、中層絶縁膜ＳＬ２はたとえばＴＥＯＳを原料として形成されたシリコン酸化膜であり、上層絶縁膜ＳＬ３はたとえばシリコン窒化膜である。また積層膜ＳＬは４層以上の積層構造であってもよい。
　（実施の形態７）
　上記の実施の形態１～３および５においては上層反射防止膜を構成する絶縁膜ＡＬが単層構造の場合について説明したが、図３４に示す本実施の形態のように上層反射防止膜を構成する絶縁膜ＡＬは２層構造であってもよい。この絶縁膜ＡＬは、下層絶縁膜ＡＬ１と上層絶縁膜ＡＬ２とを有している。下層絶縁膜ＡＬ１はたとえばシリコン酸化膜であり、上層絶縁膜ＡＬ２はたとえばシリコン窒化膜である。また実施の形態１～５の絶縁膜ＡＬは３層以上の積層構造であってもよい。
　（実施の形態８）
上記の実施の形態１～５における上層反射防止膜を構成する絶縁膜ＡＬは、図３５に示すように選択成長により、半導体基板ＳＵＢ上およびゲート電極層ＧＥ上に堆積しないように形成されてもよい。この方法によれば、上層反射防止膜のエッチング工程を省略することができるため、エッチング工程がＭＯＳトランジスタに与えるダメージを軽減することができる。
　なお上記の実施の形態１～８においてはＭＯＳトランジスタについて説明したが、このトランジスタは、ゲート絶縁膜がシリコン酸化膜以外の絶縁膜よりなるＭＩＳ（Metal　Insulator　Semiconductor）トランジスタであってもよく、絶縁ゲート型電界効果トランジスタであればよい。またｎチャネルＭＯＳトランジスタについて説明したがトランジスタはｐチャネルＭＯＳトランジスタであってもよい。
　また半導体基板ＳＵＢとウエルとの導電型は任意である。またフォトダイオードＰＤについて説明したが、光電変換可能なデバイスであれば本発明を適用することができる。
　今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　ＡＬ　絶縁膜（上層反射防止膜）、ＡＬ１　下層絶縁膜、ＡＬ２　上層絶縁膜、ＡＲ　反射防止膜、ＡＲＳ１，ＡＲＳ２　端面、ＡＴＲ　増幅用トランジスタ、ＣＨ　コンタクトホール、ＣＩ　キャップ絶縁膜、ＧＥ　ゲート電極層、ＧＩ　ゲート絶縁膜、ＨＲＬ　高屈折率膜ＨＲＬ、ＩＩ，ＩＩ２　層間絶縁膜、ＩＬ　配線層、ＬＥ　レンズ、ＮＲ１，ＮＲ３　ｎ型領域、ＮＲ２　ｎ型ＬＤＤ領域、ＰＤ　フォトダイオード、ＰＬ　コンタクトプラグ、ＰＲ　ｐ+領域、ＰＲ１，ＰＲ１Ａ，ＰＲ２，ＰＲ３，ＰＲ４，ＰＲ５，ＰＲ６　フォトレジストパターン、ＰＳ　垂直信号線、ＰＷ　ｐ型ウエル領域、ＰＷＳ　電源線、ＰＸ　画素、ＲＴＲ　リセット用トランジスタ、ＳＬ　積層膜（下層反射防止膜）、ＳＬ１　下層絶縁膜、ＳＬ２　上層絶縁膜（中層絶縁膜）、ＳＬ３　上層絶縁膜、ＳＳ　選択信号線、ＳＴＲ　選択用トランジスタ、ＳＵＢ　半導体基板、ＳＷ　サイドウォール、ＴＳ　転送信号線、ＴＴＲ　転送用トランジスタ。

Claims (14)

  1. 　複数の画素（ＰＸ）を構成する複数の光電変換部（ＰＤ）と、絶縁ゲート型電界効果トランジスタ部と、それぞれが複数の前記光電変換部の各々の上に形成された複数の第１の膜（ＡＲ）とを含む固体撮像装置の製造方法であって、
    　複数の前記光電変換部上と前記絶縁ゲート型電界効果トランジスタ部のゲート電極層（ＧＥ）上とを覆うように、複数の絶縁膜よりなる積層膜（ＳＬ）を形成する工程と、
    　前記積層膜に選択的に異方性エッチングを施すことにより、複数の前記光電変換部の各々の上に前記積層膜を残して下層膜（ＳＬ）を形成するとともに、前記ゲート電極層の側壁に前記積層膜を残して側壁絶縁膜（ＳＷ）を形成する工程と、
    　前記ゲート電極層および前記側壁絶縁膜に覆われていない領域に不純物を導入して、前記絶縁ゲート型電界効果トランジスタのソース／ドレイン領域（ＮＲ３）を形成する工程と、
    　前記不純物の導入後に少なくとも前記下層膜の上に上層膜（ＡＬ）を形成する工程と、
    　複数の前記光電変換部のうち少なくとも２つの光電変換部上のそれぞれの前記第１の膜の厚みが互いに異なる厚みとなるように、前記上層膜および前記下層膜の少なくともいずれかをエッチングする工程とを備えた、固体撮像装置の製造方法。
  2. 　前記上層膜（ＡＬ）および前記下層膜（ＳＬ）の少なくともいずれかをエッチングする前記工程は、前記側壁絶縁膜（ＳＷ）の形成後であって前記上層膜の形成前に前記下層膜をエッチングする工程を含む、請求の範囲第１項に記載の固体撮像装置の製造方法。
  3. 　前記上層膜（ＡＬ）および前記下層膜（ＳＬ）の少なくともいずれかをエッチングする前記工程は、前記上層膜の形成後に少なくとも前記上層膜をエッチングする工程を含む、請求の範囲第１項に記載の固体撮像装置の製造方法。
  4. 　前記上層膜（ＡＬ）および前記下層膜（ＳＬ）の少なくともいずれかをエッチングする前記工程は、前記上層膜をエッチングして前記下層膜を露出させた後に、露出した前記下層膜をエッチングする工程を含む、請求の範囲第３項に記載の固体撮像装置の製造方法。
  5. 　前記複数の画素（ＰＸ）は、互いに異なる色の光を撮像する第１画素、第２画素および第３画素を含み、
    　前記上層膜（ＡＬ）および前記下層膜（ＳＬ）の少なくともいずれかをエッチングする前記工程は、
    　前記第１画素の前記光電変換部（ＰＤ）上の前記下層膜を残しつつ、前記第２画素および前記第３画素の双方の前記光電変換部上の前記下層膜を前記側壁絶縁膜の形成後であって前記上層膜の形成前にエッチングする工程と、
    　前記第３画素の前記光電変換部上の前記上層膜を前記上層膜の形成後にエッチングする工程とを含む、請求の範囲第１項に記載の固体撮像装置の製造方法。
  6. 　前記上層膜（ＡＬ）および前記下層膜（ＳＬ）の少なくともいずれかをエッチングする前記工程は、前記第３画素の前記上層膜をエッチングして前記下層膜を露出させた後に、露出した前記下層反射防止膜をエッチングする工程を含む、請求の範囲第５項に記載の固体撮像装置の製造方法。
  7. 　前記積層膜（ＳＬ）は３層以上の絶縁膜より形成される、請求の範囲第１項に記載の固体撮像装置の製造方法。
  8. 　前記上層膜（ＡＬ）はシリコン窒化膜単層により形成される、請求の範囲第１項に記載の固体撮像装置の製造方法。
  9. 　前記上層膜（ＡＬ）は２層以上の膜により形成される、請求の範囲第１項に記載の固体撮像装置の製造方法。
  10. 　前記上層膜（ＡＬ）はシリコン酸化膜とシリコン窒化膜とが積層されて形成される、請求の範囲第９項に記載の固体撮像装置の製造方法。
  11. 　前記上層膜（ＡＬ）は選択成長により形成される、請求の範囲第１項に記載の固体撮像装置の製造方法。
  12. 　前記上層膜（ＡＬ）を形成する前記工程は、前記上層膜を前記ゲート電極層（ＧＥ）上および前記側壁絶縁膜（ＳＷ）上を覆うように形成する工程を含み、
    　前記第１の膜（ＡＲ）の形成後に、前記上層膜とは異なる材質よりなる層間絶縁膜（ＩＩ）を前記ソース／ドレイン領域（ＮＲ３）上および前記第１の絶縁膜上を覆うように形成する工程と、
    　前記層間絶縁膜を第１の条件でエッチングすることにより、前記層間絶縁膜に前記上層膜の一部を露出するコンタクトホールを形成する工程と、
    　前記第１の条件とは異なる第２の条件で前記上層膜をエッチングすることにより、前記コンタクトホールから露出する前記上層膜を除去する工程とをさらに備えた、請求の範囲第１項に記載の固体撮像装置の製造方法。
  13. 　互いに異なる色の光を撮像するための第１画素（ＰＸ）および第２画素（ＰＸ）を有する固体撮像装置であって、
    　前記第１画素に対応する第１の光電変換部（ＰＤ）と、
    　前記第２画素に対応する第２の光電変換部（ＰＤ）と、
    　ゲート電極層（ＧＥ）を有する絶縁ゲート型電界効果トランジスタ部と、
    　それぞれが前記第１および第２の光電変換部の各々の上に形成された２つの第１の膜（ＡＲ）と、
    　前記ゲート電極層の側壁に形成された側壁絶縁膜（ＳＷ）とを備え、
    　前記第１の光電変換部上に形成された前記第１の膜と前記第２の光電変換部上に形成された前記第１の膜は、互いに異なる構造を有し、
    　前記第１の光電変換部上に形成された前記第１の膜は、下層膜（ＳＬ）と、前記下層膜上に位置しかつ前記下層膜のパターンの端面（ＡＲＥ）を覆う上層膜（ＡＬ）とを含み、
    　前記側壁絶縁膜は前記下層膜から成る、固体撮像装置。
  14. 　前記第１の光電変換部上に形成された前記第１の膜の厚みは、前記側壁絶縁膜の幅よりも厚い、請求の範囲第１３項記載の固体撮像装置。
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