WO2010110070A1 - 三次元集積回路の製造方法及び装置 - Google Patents

三次元集積回路の製造方法及び装置 Download PDF

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小柳　光正
誉史 福島
杉山　雅彦
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Tohoku University NUC
Tokyo Electron Ltd
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    • Y10T156/1798—Surface bonding means and/or assemblymeans with work feeding or handling means with liquid adhesive or adhesive activator applying means

Definitions

  • the present invention relates to a method and apparatus for manufacturing a three-dimensional integrated circuit in which chips are stacked on a support substrate.
  • a conventional system LSI 1 is a two-dimensional system in which functional blocks 3 such as a microprocessor, a logic circuit, various memories, an input / output interface circuit, and a communication control circuit are formed on a single chip 2.
  • the three-dimensional integrated circuit 4 is an integrated circuit in which the functional blocks 3 of the system LSI 1 are divided and three-dimensionally stacked. In stacking the functional blocks 3, the chips 5 in each layer are thinned to, for example, about several ⁇ m to several hundred ⁇ m.
  • the three-dimensional integrated circuit 4 has advantages such as shortening the wiring length, increasing the number of elements, increasing the signal processing speed, and reducing power consumption. It has already been applied to CMOS image sensors, and will be introduced in integrated circuits such as NAND, DRAM, and logic in the future.
  • Chip-on-Chip method a method of alternately repeating a FEOL (Front End Of Line) process and a BEOL (Back End Of Line) process on a wafer, and a method of stacking a chip on another chip
  • Wafer-on-wafer method a method of laminating and laminating wafers
  • the Chip-on-wafer method a method of laminating a plurality of chips on the wafer
  • FEOL for forming elements such as transistors on the wafer and BEOL for connecting these elements to each other by wiring are alternately repeated.
  • BEOL By repeating these steps, a three-dimensional integrated circuit can be formed on the wafer.
  • this method has a process problem that it is difficult to perform FEOL after BEOL.
  • a defect occurs in any one of the repeated FEOL and BEOL processes, the entire product becomes a defective product, resulting in a decrease in yield.
  • the wafers on which the elements are formed are stacked at the wafer level.
  • the throughput can be improved.
  • the wafer contains defective chips (the yield of chips in the wafer is not 100%), the more wafers are stacked, the higher the probability that a defective product will occur. As a result, the yield decreases.
  • chips are arranged on a wafer, and other chips are stacked on the chips on the wafer.
  • a large number of three-dimensional integrated circuits are formed on the wafer. Similar to the Chip-on-Chip method, only good chips can be stacked, so that the yield can be improved.
  • using a wafer can improve the throughput compared to the Chip-on-Chip method, but when placing chips on the wafer, it is necessary to grab thousands of chips one by one with a robot and position them on the wafer. Because there is, throughput cannot be made very high.
  • the positioning accuracy is at most about 1 ⁇ m, so that the positioning accuracy cannot be made very high.
  • the inventor has proposed a method for manufacturing a three-dimensional integrated circuit in which a chip is positioned on a support substrate using a self-organizing function (see Patent Document 1).
  • a three-dimensional integrated circuit manufacturing method a large number of chips are automatically positioned on a transfer substrate by utilizing the surface tension of water. Then, the transfer substrate on which a large number of chips are temporarily bonded is reversed, and the large number of chips are collectively transferred from the transfer substrate to the support substrate.
  • a water film 8 swelled in a convex lens shape by surface tension is formed on the back surface of the chip 6 (S1).
  • a water film 8 swelled in a convex lens shape due to surface tension is also formed in the temporary adhesion region 7a of the transfer substrate 7 (S1).
  • the chip 6 is placed on the temporary adhesion region 7a of the transfer substrate 7 with rough positioning accuracy using a chip bonder (S2).
  • the chip 6 is automatically positioned in the temporary adhesion region 7a of the transfer substrate 7 by the surface tension of water (S3).
  • the chip 6 is pressed against the transfer substrate 7 using the pressing plate 9.
  • the transfer substrate In the method of manufacturing a three-dimensional integrated circuit using the self-organizing function, if a large number of chips are accurately positioned on the transfer substrate, the transfer substrate is handled in the same manner as a wafer in the Wafer on wafer method. And the process can proceed with the size of the wafer. For this reason, the throughput can be improved like the Wafer-on-wafer method. On the other hand, if a large number of chips are not accurately positioned on the transfer substrate, the transfer substrate cannot be handled in the same manner as a wafer in the wafer-on-wafer method. For this reason, even if “the chip is temporarily bonded to the transfer substrate”, these must be bonded so as not to be displaced.
  • the chip and the transfer substrate are temporarily bonded by the water adsorption force existing in the gap between them. If the chip and the transfer substrate are bonded by water adsorption force, the bonding force is insufficient. For example, when the transfer substrate is reversed or transported, a chip that is accurately positioned on the transfer substrate may cause a positional shift. However, if the chip is bonded too firmly to the transfer substrate, the chip cannot be peeled from the transfer substrate when the chip is transferred to the support substrate.
  • the present invention can temporarily bond the chip to the transfer substrate so as not to cause misalignment, and can reliably peel the chip from the transfer substrate when the chip is transferred to the support substrate. It is an object of the present invention to provide a method and apparatus for manufacturing a three-dimensional integrated circuit.
  • a liquid is applied to a plurality of temporary adhesion regions formed on a transfer substrate. Releasing a plurality of chips on a plurality of droplets separated for each of the plurality of temporary bonding regions, positioning each chip in each temporary bonding region using the surface tension of the liquid, and each of the above A step of temporarily bonding each chip to each temporary bonding region by evaporating a liquid between the chip and each temporary bonding region; and the transfer substrate having the plurality of chips temporarily bonded thereto as a supporting substrate.
  • Each chip and the support substrate Is a step of performing a main bonding in a lump so that an adhesive force between each chip on the support substrate and each chip is stronger than an adhesive force between each chip and the transfer substrate, and the transfer substrate from the support substrate. Separating the plurality of chips from the transfer substrate while leaving the plurality of chips adhered to the support substrate or the plurality of stacked chips on the support substrate.
  • a transfer substrate on which a plurality of temporary adhesion regions are formed, and a plurality of temporary substrates formed on the transfer substrate.
  • Liquid application means for applying a liquid to the bonding area, and releasing a plurality of chips on the plurality of droplets separated for each of the plurality of temporary bonding areas, and using the surface tension of the liquid,
  • Each chip is temporarily bonded to each temporary bonding region by positioning each temporary bonding region and evaporating a liquid between each chip and each temporary bonding region, and the plurality of chips are temporarily bonded.
  • the transfer substrate is brought close to the support substrate, and the side of the plurality of chips opposite to the surface temporarily bonded to the transfer substrate is connected to the plurality of main adhesion regions or the plurality of main adhesion regions of the support substrate.
  • a plurality of stacked chips are stacked on each chip.
  • the adhesive substrate and the support substrate or each laminated chip on the support substrate are collectively bonded together so that the adhesive force between the chip and the transfer substrate is stronger, and the transfer from the support substrate.
  • the chip and the transfer substrate can be bonded to each other by evaporating the liquid interposed between the chip and the transfer substrate. For this reason, the chip can be temporarily bonded to the transfer substrate so as not to cause misalignment.
  • the chip is transferred from the transfer substrate to the support substrate (or multilayer chip) by making the adhesive force between the chip and the support substrate (or multilayer chip) stronger than the adhesion between the chip and the transfer substrate, the chip Can be reliably peeled off from the transfer substrate.
  • Comparison diagram of two-dimensional integrated circuit and three-dimensional integrated circuit ((a) shows a two-dimensional integrated circuit and (b) shows a three-dimensional integrated circuit) Process diagram of conventional 3D integrated circuit manufacturing method
  • tip of this invention ((a) in the figure shows Via First method, (b) shows Via Last (front) method, (c) shows Via Last ( 3) of back) method
  • Sectional view of a chip for a three-dimensional integrated circuit of the present invention The perspective view of the carrier substrate of the present invention Process drawing of forming hydrophilic film and hydrophobic film on carrier substrate of the present invention Process drawing of forming hydrophilic film and hydrophobic film on carrier substrate of the present invention Process drawing of manufacturing method of three-dimensional integrated circuit of the present invention
  • the figure which shows the positioning process at the time of using a batch holding tray The figure which shows the example which formed the pillar in the hydrophilic film of a carrier substrate Diagram showing an example of temporarily bonding the bump electrode of the chip and the bump electrode of the carrier substrate
  • Chips are stacked in the vertical direction on a support substrate constituting the three-dimensional integrated circuit.
  • chips stacked on the support substrate will be described.
  • An IC such as a microprocessor and a logic circuit is formed on the chip.
  • TSVs Three Silicon Via
  • the process of forming a TSV on a chip is roughly divided into three. There are three methods: Via First method shown in FIG. 3A, Via Last (front) method shown in FIG. 3B, and ViaVLast (back) method shown in FIG.
  • the Via First method is a method in which a TSV is formed before a pre-process for manufacturing an IC.
  • a trench 12 whose inner wall surface is covered with an SiO 2 film, which is an insulating film, is formed in the silicon substrate 11 from the surface side (a1). The trench 12 does not penetrate the silicon substrate 11 and stops halfway.
  • a conductive plug 13 is formed by filling a conductive material such as polysilicon or tungsten (a1).
  • a semiconductor element such as a CMOS or an integrated circuit 14 is formed on or inside the silicon substrate 11 (a2).
  • the surface of the silicon substrate 11 on which the semiconductor element or the integrated circuit 14 is formed is covered with an SiO 2 film 15 as an insulating film (a2).
  • the silicon substrate 11 is shaved from the back side, and the conductive plug 13 is exposed to the back side of the silicon substrate 11 (a3).
  • a bump electrode 16 is formed on the surface of the silicon substrate 11 so as to be connected to the conductive plug 13 (a3).
  • a semiconductor element or an integrated circuit 14 is first formed on a silicon substrate 11 (b1), and then a TSV is formed (b2, b3).
  • the order in which TSVs 17 are formed is different from the Via First method.
  • the TSV 17 is formed from the surface side of the silicon substrate 11 (b2). Also in this method, the silicon substrate 11 is thinly cut (b3).
  • the semiconductor element or the integrated circuit 14 is first formed on the silicon substrate 11 as in the Via ⁇ ⁇ Last (front) method (c1).
  • TSVs 17 are formed from the back side (c2, c3). It differs from the Via Last (front) method in that the TSV 17 is formed from the front surface side or the back surface side of the silicon substrate 11.
  • FIG. 4 shows an example of a cross-sectional view of the chip 20.
  • a gate electrode 21a is formed on the silicon substrate 21, and a source region 21b and a drain region 21c are formed on both sides of the gate electrode 21a.
  • An insulating layer 22 made of SiO 2 is formed on the silicon substrate 21 so as to bury the gate electrode 21a.
  • a wiring layer made of nickel or the like and a wiring layer 24 (bump electrode) made of gold or the like are formed on the surface layer portion of the insulating layer 22, a wiring layer made of nickel or the like and a wiring layer 24 (bump electrode) made of gold or the like are formed.
  • An additional wiring layer 23 made of aluminum or the like is embedded in the insulating layer 22, and the gate electrode 21 a and the wiring layers 23 and 24 are electrically connected.
  • vias reaching the additional wiring layer 22a are formed in the silicon substrate 21 and the insulating layer 22, and an insulating film 25 made of an SiO 2 film is formed so as to cover the side wall of the via. Then, a conductive plug 26 that is electrically connected to the additional wiring layer 22a through the insulating film 25 is formed.
  • the size of the chip 20 used in the three-dimensional integrated circuit varies depending on applications such as CMOS and memory, but is, for example, 5 mm ⁇ 5 mm, 10 mm ⁇ 10 mm, or the like.
  • the thickness of the chip is, for example, 20 ⁇ m to 100 ⁇ m.
  • the hole diameter of TSV is, for example, 0.5 ⁇ m to 100 ⁇ m.
  • FIG. 5 shows a perspective view of a carrier substrate 31 as a transfer substrate to which a large number of chips 20 are temporarily bonded.
  • a large number of chips 20 are positioned and temporarily bonded to the carrier substrate 31 and then transferred to the support substrate.
  • One chip 20 is temporarily bonded to one temporary bonding region 31a.
  • a semiconductor wafer such as silicon, a glass substrate, or the like is used.
  • An insulator or a conductor can be used as long as it has rigidity capable of holding a large number of chips 20.
  • the temporary adhesion region 31a is formed in a rectangular shape.
  • the size and shape of the temporary bonding region 31a substantially match the size and shape of the chip 20 temporarily bonded thereon.
  • the temporary adhesion region 31a is defined by a hydrophilic film having hydrophilicity.
  • the hydrophilic film is formed of, for example, SiO 2 , Si 3 N 4 , a two-layer film of aluminum and alumina (Al / Al 2 O 3 ), a two-layer film of tantalum and tantalum oxide (Ta / Ta 2 O 5 ), etc. can do.
  • the periphery of the temporary adhesion region 31a is surrounded by a lattice-like hydrophobic film or hydrophobic material 31b.
  • the material of the hydrophobic film or the hydrophobic material 31b include materials having a property of repelling water, such as single crystal silicon, polycrystalline silicon, amorphous silicon, fluorine resin, silicon resin, Teflon (registered trademark) resin, polyimide resin, resist, Wax, BCB (benzocyclobutene) or the like can be used.
  • FIG. 6 shows an example of a process chart for forming the hydrophilic film 31 a and the hydrophobic film 31 b on the carrier substrate 31.
  • the SiO 2 film 33 is formed on the silicon substrate 32 (S1).
  • the SiO 2 film 33 can be formed by a known method such as a thermal oxidation method, a CVD (Chemical Vapor Deposition) method, or a sputtering method.
  • a photoresist 34 which is a photosensitive resin, is applied on the SiO 2 film 33 (S2).
  • the silicon substrate 32 coated with the photoresist 34 is set in an exposure apparatus, and the mask pattern 35 is transferred.
  • the exposed photoresist 34 is developed (S3).
  • the SiO 2 film 33 is etched according to the pattern of the photoresist 34 (S4). Etching may be dry etching or wet etching. When the photoresist 34 is peeled off, the SiO 2 film 33 having a pattern corresponding to the temporary adhesion region is obtained (S5).
  • a hydrophobic film 36 is formed on the surface of the SiO 2 film 33 (S6). Similar to the photoresist 34, the hydrophobic film 36 can be formed by dropping a liquid hydrophobic material onto the silicon substrate 32 and then rotating the silicon substrate 32 at a high speed using a spin coater. Next, a hard mask 37 is deposited on the hydrophobic film 36 (S7).
  • the hydrophobic film 36 is melted by exposure / development processing in the same manner as the photoresist 34.
  • a hard mask 37 is deposited to prevent the hydrophobic film 36 from melting.
  • a photoresist 39 is applied on the hard mask 37 (S8).
  • the photoresist 39 is exposed and developed using a mask pattern 41 (S9).
  • the hard mask 37 is etched (S10).
  • the hydrophobic film 36 on the SiO 2 film 33 is etched (S11).
  • the hydrophobic film 36 may be ashed (ashed) with oxygen plasma or the like.
  • the photoresist 39 is peeled off and the hard mask 37 is removed (S12).
  • a frame-like hydrophobic film 31b can be formed around the rectangular hydrophilic film 31a.
  • the distinction between the hydrophilic portion and the hydrophobic portion becomes clear, and the edge of the hydrophilic portion becomes clear. For this reason, the positioning of the chip 20 using the surface tension of water can also be performed with high accuracy.
  • a hydrophobic film 36 is formed on the SiO 2 film 33 may be patterned only hydrophobic membrane 36. In this case, a slight step is formed between the SiO 2 film 33 and the hydrophobic film 36, and the hydrophobic film 36 is slightly higher than the SiO 2 film 33.
  • the hydrophobic film 36 may be formed by lift-off. That is, after etching the SiO 2 film 33 in S4 of FIG. 6, a hydrophobic film 36 is formed on the photoresist 34 without removing the photoresist 34, and then the photoresist 34 is dissolved in a developing solution to thereby remove the photoresist 34. The resist 34 and the hydrophobic film 36 on the photoresist 34 are simultaneously removed.
  • the carrier substrate 31 may be made of hydrophobic single crystal silicon, and only the hydrophilic film may be formed on the surface of the hydrophobic material.
  • a contact method in which a liquid is brought into direct contact with the carrier substrate 31 or a spraying method in which water is sprayed onto the carrier substrate 31 using a nozzle is employed.
  • the contact method after the carrier substrate 31 is immersed in the water stored in the container, the carrier substrate 31 is taken out from the container. The carrier substrate 31 is brought into contact with the water stored in the container with the carrier substrate 31 facing downward. Or a method of flowing water over the carrier substrate 31.
  • the spraying method a method of providing a nozzle facing the carrier substrate 31 and spraying water from the nozzle toward the carrier substrate 31 is employed.
  • Water may be sprayed on the entire surface of the carrier substrate 31 from a large number of nozzles, or water may be sprayed only from the nozzles arranged corresponding to the hydrophilic film 31a toward the hydrophilic film 31a. At that time, the amount of water sprayed may be controlled according to the area of the hydrophilic film 31a.
  • a hydrophilic SiO 2 film 20a is formed on the back surface of the chip 20 in advance.
  • the plurality of chips 20 are released onto the water droplets 40 separated for each hydrophilic film 31a (S3).
  • the tip 20 released on the water droplet 40 by the surface tension of water is automatically positioned on the hydrophilic film 31a.
  • This step may be performed for each chip 20 using, for example, a chip bonder, or a large number of chips 20 are simultaneously released onto a large number of water droplets 40 using a holding tray that holds a large number of chips 20 collectively. May be.
  • FIG. 9 shows a schematic diagram when a batch holding tray is used.
  • the chips 20 that are displaced in the horizontal direction with respect to the hydrophilic film 31a are automatically placed on the hydrophilic film 31a by the surface tension of water. It will be positioned at the correct position.
  • the chip 20 is released onto the water droplet 40, it is not necessary to position the chip 20 at an accurate position on the hydrophilic film 31a, and rough positioning is sufficient.
  • water between the back surface of the chip 20 and the hydrophilic film 31a of the carrier substrate 31 is evaporated (S4).
  • Water may be evaporated in a heating or vacuum environment, or may be evaporated over a predetermined time at room temperature.
  • the chip 20 and the carrier substrate 31 are bonded to each other as a solid.
  • An additive for activating the SiO 2 film 20a of the chip 20 and the hydrophilic film 31a of the carrier substrate 31 may be added to the water.
  • a hydrophilic group (OH group) is formed on the SiO 2 film 20a of the chip 20 and the hydrophilic film 31a (SiO 2 film) of the carrier substrate 31, and hydrofluoric acid for bonding these hydrophilic groups is added. .
  • the SiO 2 film 20a of the chip 20 and the hydrophilic film 31a of the carrier substrate 31 can be activated, there is no limitation to hydrofluoric acid, and hydrochloric acid perwater mixed with ammonia, hydrochloric acid, hydrogen peroxide water and water is added. Also good.
  • liquids such as glycerin, acetone, alcohol, and SOG (Spin-On-Glass) materials can be used.
  • a liquid resin may be used, or a liquid mixture of a liquid resin and water may be used. However, the viscosity needs to be low enough to enable positioning.
  • the carrier substrate 31 to which the plurality of chips 20 are temporarily bonded is inverted and lowered toward the support substrate 50 (S5).
  • the inverted support substrate 50 may be lowered toward the carrier substrate 31 without inverting the carrier substrate 31.
  • the many chips 20 temporarily bonded to the carrier substrate 31 are collectively bonded to the main bonding region 50a of the support substrate 50 at the opposite side of the surface temporarily bonded to the carrier substrate 31 (S6).
  • the chip 20 is already laminated on the support substrate 50, the chip 20 is bonded to the laminated chip laminated on the support substrate 50.
  • the adhesive force between the chip 20 and the support substrate 50 (or laminated chip) is adjusted to be stronger than the adhesive force between the chip 20 and the carrier substrate 31.
  • a semiconductor wafer such as silicon, a glass substrate, or the like is used.
  • An insulator or a conductor can be used as long as it has rigidity capable of holding a large number of chips 20.
  • a SiO 2 film is formed as the main adhesion region 50a.
  • the contact area between the hydrophilic film 31a (SiO 2 film) of the carrier substrate 31 and the SiO 2 film 20a of the chip 20 is made smaller than the cross-sectional area of the chip 20 in a plane parallel to the hydrophilic film 31a.
  • the adhesive force between the chip 20 and the carrier substrate 31 can be weakened.
  • the plurality of pillars 51 are scattered on the hydrophilic film 31 a of the carrier substrate 31, the contact area between the chip 20 and the carrier substrate 31 can be reduced.
  • the pillar 51 can be formed by known lithography. Instead of the pillar 51, the contact area may be reduced by providing a minute step on the surface of the hydrophilic film 31a.
  • the adhesion force of the main adhesion is made stronger than the adhesion force of the temporary adhesion. Can do.
  • the surface roughness of the main adhesion region 50a of the support substrate 50 is set to, for example, 1 nm or less using a CMP (Chemical Mechanical Polishing) apparatus, the adhesion force of the main adhesion can be extremely strengthened.
  • the surface roughness of the hydrophilic film 31a of the carrier substrate 31 is increased, the adhesive force of temporary bonding can be weakened.
  • the SiO 2 film of the hydrophilic film 31a may be chemically roughened by etching, or may be mechanically roughened by a grindstone or the like.
  • the hydrophilic film 31a of the carrier substrate 31 may be formed on a peelable sacrificial layer.
  • the chip 20 When the chip 20 is peeled from the carrier substrate 31, the chip 20 may be peeled from the carrier substrate 31 with the sacrificial layer as a boundary in a state where the hydrophilic film 31 a of the carrier substrate 31 is adhered to the chip 20.
  • a resin that dissolves by injecting a chemical solution or a photo-release resin can be used for the sacrificial layer.
  • the electrode of the chip 20 e.g., a bump electrode
  • the electrodes (for example, bump electrodes) of the support substrate 50 are bonded together, or they are used in combination.
  • the adhesion force of the main adhesion between the support substrate 50 and the chip 20 can be increased.
  • Examples of conductive materials for electrodes include a two-layer structure (In / Au) of indium (In) and gold (Au), a two-layer structure (Sn / Ag) of tin (Sn) and silver (Ag), and copper.
  • a single layer structure of (Cu) or a single layer structure of tungsten (W) can be preferably used.
  • the electrode of the chip 20 e.g., a bump electrode
  • the electrode of the laminated chip e.g. bump electrode
  • Electrode for example, a bump electrode of the carrier substrate 31 may be bonded together, or they may be used in combination.
  • 11 and 12 show an example in which the bump electrode 20b of the chip 20 and the bump electrode 53 in the hydrophilic film 31a of the carrier substrate 31 are temporarily bonded in the temporary bonding.
  • the positions of the bump electrodes 20b of the chip 20 and the bump electrodes 53 of the carrier substrate 31 are determined, and these can be temporarily bonded.
  • Figure 13 shows an example of temporarily bonding the SiO 2 film of the SiO 2 film and the chip 20 of the carrier substrate 31.
  • a recess 56 corresponding to the bump electrodes 20b of the chip 20 in the same manner as the supporting substrate 50 a SiO 2 film of the SiO 2 film and the tip 20 of the supporting substrate 50 can be the adhesion.
  • FIG. 14 shows an example in which stoppers 52a and 52b that can mesh with the back surface of the chip 20 and the hydrophilic film 31a of the carrier substrate 31 are formed.
  • the stopper 52a of the chip 20 enters the stopper 52b of the carrier substrate 31 as the water evaporates, the stoppers 52a and 52b are engaged with each other, and the chip 20 is displaced in the plane of the hydrophilic film 31a. To prevent it.
  • the cross-sectional shapes of the stoppers 52a and 52b may be formed in a rectangular shape, or may be formed in a tapered shape in which the position of the chip 20 is determined as the chip 20 approaches the carrier substrate 31.
  • the stoppers 52a and 52b can be formed by known lithography.
  • FIG. 15 shows an example in which a single layer of chips 20 is arranged on the support substrate 50.
  • Each chip 20 has functions such as a processor, logic, and memory.
  • the plurality of chips 20 are planarly arranged on the support substrate 50, but are not stacked in the vertical direction.
  • one layer of chips 20 may be arranged on the support substrate 50.
  • this invention is not limited to the said embodiment, In the range which does not change the summary of this invention, it can change variously.
  • SiO 2 film by lithography on the surface of the carrier substrate may be formed SiO 2 film by the silicon substrate to oxidation.
  • oxidation treatment H 2 O 2 treatment or oxidation treatment using ozone can be used.
  • the SiO 2 film may be formed by natural oxidation without oxidizing the silicon substrate.
  • the chip After positioning and temporarily bonding the chip to the temporary bonding region of the carrier substrate, the chip may be pressed against the carrier substrate using a pressing plate. If the pressing plate is used, the entire surface of the chip can be temporarily bonded to the carrier substrate even when the chip is warped.
  • an electrically insulating adhesive may be disposed between the chip and the laminated chip, and the chip and the laminated chip may be bonded by this electrically insulating adhesive.
  • the bump electrode may be formed on the chip after the chip is attached to the support substrate, or the chip on which the bump electrode has been previously formed may be laminated on the support substrate.

Landscapes

  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)

Abstract

　位置ずれを起こすことがないようにチップを転写用基板に仮接着することができ、またチップを支持基板に移し変える際、転写用基板からチップを確実に剥離することができる三次元集積回路の製造方法を提供する。　チップ２０を転写用基板３１に仮接着するとき（Ｓ４）、チップ２０と転写用基板３１との間に介在される液体を蒸発させることにより、チップ２０と転写用基板３１とを固体同士で接着させる。このため、位置ずれを起こすことがないようにチップ２０を転写用基板３１に仮接着することができる。また、チップ２０と支持基板５０との接着力をチップ２０と転写用基板３１との接着よりも強くすることによって、チップ２０を転写用基板３１から支持基板５０に移し変える際（Ｓ５～Ｓ７）、チップ２０を転写用基板３１から確実に剥離することができる。

Description

三次元集積回路の製造方法及び装置
　本発明は、支持基板にチップを積層してなる三次元集積回路の製造方法及び装置に関する。
　集積回路の集積度に関して、１年に２倍のペースで集積度が増加するというムーアの法則が知られている。半導体の微細加工技術の進歩がこのムーアの法則を支えている。しかし、微細加工技術は現在でもナノの世界にまで達しており、今までと同じようなペースで微細加工技術を進歩させるのは困難になってきている。このため、次の世代かその次の世代でムーアの法則にも限界がくるといわれている。微細加工技術の進歩の困難性に伴い、三次元集積回路に関する技術が注目され始めている。
　図１（ａ）に示すように、従来のシステムＬＳＩ１は、一つのチップ２上にマイクロプロセッサ、ロジック回路、各種メモリ、入出力インターフェース回路、通信制御用回路等の機能ブロック３を形成した二次元集積回路である。これに対し図１（ｂ）に示すように、三次元集積回路４は、システムＬＳＩ１の各機能ブロック３を分割し、三次元的に積層した集積回路である。機能ブロック３を積層するにあたり、各層のチップ５は例えば数μｍ数百μｍ程度に薄くされる。この三次元集積回路４には、配線長が短縮できる、素子数を高密度化できる、信号の処理速度を高速にできる、消費電力を低くできる等の利点がある。既にＣＭＯＳイメージセンサに応用されており、今後、ＮＡＮＤ、ＤＲＡＭ、ロジック等の集積回路にも導入が予定されている。
　さて、三次元集積回路を実現するための技術として、ウェハ上にＦＥＯＬ（Front End Of Line）工程とＢＥＯＬ（Back End Of Line）工程を交互に繰り返す方法、チップを他のチップに積層する方法（以下、Chip on Chip法と呼ぶ）、ウェハ同士を貼り合わせ、積層する方法（以下、Wafer on wafer法と呼ぶ）、ウェハ上に複数のチップを積層する方法（以下、Chip on wafer法と呼ぶ）、が知られている。
　上記ＦＥＯＬとＢＥＯＬを繰り返す方法においては、ウェハ上にトランジスタなどの素子を形成するＦＥＯＬと、それらの素子を配線で相互に接続するＢＥＯＬとを交互に繰り返す。これらの工程の繰り返しにより、ウェハ上に三次元集積回路を形成することができる。しかし、この方法には、ＢＥＯＬの後にＦＥＯＬを行うことが困難であるという工程上の問題がある。また、繰り返されたＦＥＯＬとＢＥＯＬのいずれか一つの工程に欠陥が生ずると、全体が不良品になるってしまい、歩留まりが低下するという問題もある。
　上記Chip on Chip法においては、ウェハから切り出したチップを、ウェハを使用することなく他のチップに積層する。ＫＧＤ（Known Good Die）と呼ばれる良品のチップのみを積層することができるので、歩留まりを向上させることができる。ＫＧＤとは特性と信頼性が保証されたダイ（die=chip）である。しかし、チップレベルでの積層になるので、製造のスループットが著しく低下するという問題がある。
　上記Wafer on wafer法においては、素子を形成したウェハをウェハレベルで積層する。すなわち、ウェハのサイズでプロセスを進行させることができるので、スループットを向上させることができる。しかし、ウェハには不良品のチップが含まれる（ウェハ中のチップの歩留まりは１００％ではない）ので、ウェハを積めば積むほど、不良品が発生する確率が高くなる。この結果、歩留まりが低下してしまう。
　上記Chip on wafer法においては、ウェハ上にチップを並べ、ウェハ上のチップの上にさらに他のチップを積層する。最終的にはウェハの上に多数の三次元集積回路が形成される。Chip on Chip法と同様に良品のチップのみを積層することができるので、歩留まりを向上させることができる。しかし、ウェハを使用することでChip on Chip法よりスループットを向上させることができるものの、ウェハ上にチップを並べるにあたり、数千枚のチップをロボットで一枚ずつ掴み、ウェハ上に位置決めする必要があるので、スループットをあまり高くすることはできない。しかも、機械的にチップを位置決めしたのでは、位置決め精度はよくても１μｍ程度であるので、位置決め精度もあまり高くすることができない。
　Chip on wafer法の上記問題を解決するために、発明者は、自己組織化機能を用いてチップを支持基板に位置決めする三次元集積回路の製造方法を提案している（特許文献１参照）。この三次元集積回路の製造方法においては、水の表面張力を利用して多数のチップを転写用基板に自動的に位置決めしている。そして、多数のチップが仮接着された転写用基板を反転させ、多数のチップを転写用基板から支持基板に一括して移し変えている。
　具体的には、図２に示すように、チップ６の裏面に表面張力により凸レンズ状に膨らんだ水の膜８を形成する（Ｓ１）。転写用基板７の仮接着領域７ａにも表面張力により凸レンズ状に膨らんだ水の膜８を形成する（Ｓ１）。次に、チップボンダを用いてチップ６を転写用基板７の仮接着領域７ａにラフな位置決め精度で載せる（Ｓ２）。すると、水の表面張力によってチップ６が転写用基板７の仮接着領域７ａに自動的に位置決めされる（Ｓ３）。次に、押し付け板９を用いてチップ６を転写用基板７に押し付ける。これにより、チップ６と転写用基板７との間の微細な隙間に水を存在させると共に、不要な水を排除する（Ｓ４）。チップ６と転写用基板７との間の隙間に存在する水の吸着力によって、チップ６が転写用基板７に仮接着される。次に、多数のチップ６が仮接着された転写用基板７を反転させる（Ｓ５）。このとき、チップ６は水の吸着力によって転写用基板７に接着している。次に、転写用基板７を支持基板１０に向かって接近させ、チップ６を支持基板１０に本接着する（Ｓ６）。チップ６を支持基板に本接着するときのチップ６の加熱により、チップ６と転写用基板７との間の水が蒸発する。このため、転写用基板７から多数のチップ６が剥離する（Ｓ７）。以上により、転写用基板７に仮接着されたチップ６を支持基板１０に移し変えることができる。
国内公表ＷＯ2006/77739（段落０１４９～０１６４参照）
　上記自己組織化機能を用いた三次元集積回路の製造方法において、もし、多数のチップが転写用基板に正確に位置決めされていれば、転写用基板をWafer on wafer法におけるウェハと同様に取り扱うことができ、ウェハのサイズでプロセスを進行させることができる。このため、Wafer on wafer法のようにスループットを向上させることができる。その一方、もし、多数のチップが転写用基板に正確に位置決めされていなければ、転写用基板をWafer on wafer法におけるウェハと同様に取り扱うことができなくなる。このため、「チップを転写用基板に仮接着する」、といってもこれらは位置ずれしないように接着されていなければならない。
　しかし、上記三次元集積回路の製造方法にあっては、チップと転写用基板とがこれらの間の隙間に存在する水の吸着力によって仮接着される。水の吸着力でチップと転写用基板とを接着したのでは、接着力が不十分である。例えば転写用基板を反転したり、搬送したりするとき、転写用基板に正確に位置決めしたチップが位置ずれを起こしてしまう可能性がある。ただし、チップを転写用基板にあまり強固に接着したのでは、今度はチップを支持基板に移し変える際、チップを転写用基板から剥離することができなくなる。
　そこで本発明は、位置ずれを起こすことがないようにチップを転写用基板に仮接着することができ、またチップを支持基板に移し変える際、転写用基板からチップを確実に剥離することができる三次元集積回路の製造方法及び装置を提供することを目的とする。
　上記課題を解決するために、本発明の一態様は、支持基板にチップを積層してなる三次元集積回路の製造方法において、転写用基板に形成された複数の仮接着領域に液体を塗布する工程と、前記複数の仮接着領域毎に分離された複数の液滴上に複数のチップを解放し、液体の表面張力を利用して各チップを各仮接着領域に位置決めする工程と、前記各チップと前記各仮接着領域との間の液体を蒸発させることによって、前記各チップを前記各仮接着領域に仮接着する工程と、前記複数のチップが仮接着された前記転写用基板を支持基板に接近させ、前記複数のチップの、前記転写用基板に仮接着された面とは反対側を、前記支持基板の複数の本接着領域又は複数の本接着領域に積層された複数の積層チップに、前記各チップと前記支持基板又は前記支持基板上の各積層チップとの接着力が前記各チップと前記転写用基板との接着力よりも強くなるように一括して本接着する工程と、前記支持基板から前記転写用基板を離間させることによって、前記複数のチップを前記支持基板又は前記支持基板上の前記複数の積層チップに接着させたまま、前記複数のチップを前記転写用基板から剥離する工程と、を備える三次元集積回路の製造方法である。
　本発明の他の態様は、支持基板にチップを積層してなる三次元集積回路の製造装置において、複数の仮接着領域が形成される転写用基板と、転写用基板に形成された複数の仮接着領域に液体を塗布する液体塗布手段と、を備え、前記複数の仮接着領域毎に分離された複数の液滴上に複数のチップを解放し、液体の表面張力を利用して各チップを各仮接着領域に位置決めし、前記各チップと前記各仮接着領域との間の液体を蒸発させることによって、前記各チップを前記各仮接着領域に仮接着し、前記複数のチップが仮接着された前記転写用基板を支持基板に接近させ、前記複数のチップの、前記転写用基板に仮接着された面とは反対側を、前記支持基板の複数の本接着領域又は複数の本接着領域に積層された複数の積層チップに、前記各チップと前記支持基板又は前記支持基板上の各積層チップとの接着力が前記各チップと前記転写用基板との接着力よりも強くなるように一括して本接着し、前記支持基板から前記転写用基板を離間させることによって、前記複数のチップを前記支持基板又は前記支持基板上の前記複数の積層チップに接着させたまま、前記複数のチップを前記転写用基板から剥離する三次元集積回路の製造装置である。
　チップを転写用基板に仮接着するとき、チップと転写用基板との間に介在される液体を蒸発させることにより、チップと転写用基板とを固体同士で接着させることができる。このため、位置ずれを起こすことがないようにチップを転写用基板に仮接着することができる。また、チップと支持基板（又は積層チップ）との接着力をチップと転写用基板との接着よりも強くすることによって、チップを転写用基板から支持基板（又は積層チップ）に移し変える際、チップを転写用基板から確実に剥離することができる。
二次元集積回路と三次元集積回路の比較図（図中（ａ）が二次元集積回路を示し、図中（ｂ）が三次元集積回路を示す） 従来の三次元集積回路の製造方法の工程図 本発明のチップにＴＳＶを形成するプロセスを示す図（図中（ａ）がVia First方式を示し、図中（ｂ）がVia Last(front)方式を示し、図中（ｃ）がVia Last(back)方式の三を示す） 本発明の三次元集積回路用のチップの断面図 本発明のキャリア基板の斜視図 本発明のキャリア基板に親水膜及び疎水膜を形成する工程図 本発明のキャリア基板に親水膜及び疎水膜を形成する工程図 本発明の三次元集積回路の製造方法の工程図 一括保持トレイを用いた場合の位置決め工程を示す図 キャリア基板の親水膜にピラーを形成した例を示す図 チップのバンプ電極とキャリア基板のバンプ電極とを仮接着する例を示す図 チップのバンプ電極とキャリア基板のバンプ電極とを仮接着する例を示す図 キャリア基板のＳｉＯ2膜とチップのＳｉＯ2膜とを仮接着する例を示す図 チップの及びキャリア基板にストッパを形成した例を示す図 支持基板の上に一層のチップを配列した例を示す斜視図
　以下、添付図面に基づいて、本発明の一実施形態の三次元集積回路の製造方法について詳細に説明する。三次元集積回路を構成する支持基板には、縦方向にチップが積層される。まず、支持基板上に積層されるチップについて説明する。チップには、マイクロプロセッサ、ロジック回路等のＩＣが形成される。縦方向に積層される複数のチップを電気的に接続するため、チップにはＴＳＶ(Through Silicon Via;貫通ヴィア)が形成される。
　図３に示すように、チップにＴＳＶを形成するプロセスは三つに大別される。図３（ａ）に示されるVia First方式、図３（ｂ）に示されるVia Last(front)方式、図（ｃ）に示されるVia Last(back)方式の三つである。
　図３（ａ）に示すように、Via First方式とは、ＩＣ製造の前工程を行う前にＴＳＶを形成するものである。まず、シリコン基板１１の内部にその表面側から内壁面が絶縁膜であるＳｉＯ2膜で覆われたトレンチ１２を形成する（ａ１）。このトレンチ１２はシリコン基板１１を貫通することはなく、途中で止まっている。トレンチ１２の内部には、ポリシリコン、タングステン等の導電性材料を充填して導電性プラグ１３が形成される（ａ１）。次に、シリコン基板１１の表面又は内部にＣＭＯＳ等の半導体素子又は集積回路１４を形成する（ａ２）。次に、半導体素子又は集積回路１４が形成されたシリコン基板１１の表面を絶縁膜としてのＳｉＯ2膜１５で覆う（ａ２）。最後に、シリコン基板１１を裏面側から削り、導電性プラグ１３をシリコン基板１１の裏面側に露出させる（ａ３）。シリコン基板１１の表面には、導電性プラグ１３に接続するようにバンプ電極１６が形成される（ａ３）。
　図３（ｂ）に示すように、Via Last(front)方式とは、シリコン基板１１に先に半導体素子又は集積回路１４を形成し（ｂ１）、その後にＴＳＶを形成するものである（ｂ２，ｂ３）。Via First方式とは、ＴＳＶ１７を形成する順番が異なる。この方式において、ＴＳＶ１７はシリコン基板１１の表面側から形成される（ｂ２）。また、この方式においてもシリコン基板１１は薄く削られる（ｂ３）。
　図３（ｃ）に示すように、Via Last(back)方式においては、Via Last(front)方式と同様に、シリコン基板１１に先に半導体素子又は集積回路１４が形成される（ｃ１）。シリコン基板１１を薄く削り、シリコン基板１１をガラス基板１８に貼り付けた後、裏面側からＴＳＶ１７を形成する（ｃ２，ｃ３）。Via Last(front)方式とは、ＴＳＶ１７をシリコン基板１１の表面側から形成するか、裏面側から形成するかが相違する。
　図４は、チップ２０の断面図の一例を示す。シリコン基板２１上にはゲート電極２１ａが形成されていると共に、ゲート電極２１ａの両側にソース領域２１ｂ及びドレイン領域２１ｃが形成される。またシリコン基板２１上には、ゲート電極２１ａを埋設するようにしてＳｉＯ2からなる絶縁層２２が形成される。絶縁層２２の表層部分には、ニッケル等からなる配線層及び金等からなる配線層２４（バンプ電極）が形成される。絶縁層２２の内部には、アルミニウム等からなる追加の配線層２３が埋設されるように形成されており、ゲート電極２１ａ及び配線層２３及び２４間を電気的に接続している。また、シリコン基板２１及び絶縁層２２には追加の配線層２２ａに至るヴィアが形成され、そのヴィアの側壁を覆うようにしてＳｉＯ2膜からなる絶縁膜２５が形成される。そして、絶縁膜２５を介して追加の配線層２２ａに電気的に接続される導電性プラグ２６が形成される。
　なお、三次元集積回路に用いられるチップ２０のサイズは、ＣＭＯＳ、メモリ等の用途によって異なるが、例えば５ｍｍ×５ｍｍ、１０ｍｍ×１０ｍｍ等である。チップの厚みは、例えば２０μｍ～１００μｍである。ＴＳＶの孔径は、例えば０．５μｍ～１００μｍである。
　図５は、多数のチップ２０が仮接着される転写用基板としてのキャリア基板３１の斜視図を示す。多数のチップ２０は、キャリア基板３１に位置決め・仮接着された後、支持基板に転写される。キャリア基板３１の表面には、多数のチップ２０を所定のレイアウトの鏡像となるレイアウトで配置するための複数の仮接着領域３１ａが一面に形成される。一つの仮接着領域３１ａには、一つのチップ２０が仮接着される。キャリア基板３１には、シリコン等の半導体ウェハ、ガラス基板等が使用される。多数のチップ２０を保持できる剛性を有するものであれば、絶縁体や導電体を用いることもできる。
　仮接着領域３１ａは矩形に形成される。仮接着領域３１ａの大きさと形状は、その上に仮接着されるチップ２０の大きさと形状にほぼ一致している。仮接着領域３１ａは、親水性を有する親水膜によって画定される。親水性の膜は、例えばＳｉＯ2、Ｓｉ3Ｎ4、アルミニウムとアルミナの二層膜（Ａｌ／Ａｌ2Ｏ3）、タンタルと酸化タンタルの二層膜（Ｔａ／Ｔａ2Ｏ5）等によって形成することができる。
　仮接着領域３１ａの周囲は、格子状の疎水膜又は疎水材料３１ｂによって囲まれる。疎水膜又は疎水材料３１ｂの材料には、水をはじく性質を有する材料、例えば、単結晶シリコン、多結晶シリコン、アモルファスシリコン、弗素樹脂、シリコン樹脂、テフロン（登録商標）樹脂、ポリイミド樹脂、レジスト、ワックス、ＢＣＢ（ベンゾシクロブテン）等を用いることができる。
　図６は、キャリア基板３１に親水膜３１ａ及び疎水膜３１ｂを形成する工程図の一例を示す。まず、シリコン基板３２にＳｉＯ2膜３３を形成する（Ｓ１）。ＳｉＯ2膜３３は、熱酸化法、ＣＶＤ（Chemical Vapor Deposition）法、スパッタリング法等の公知の方法で形成することができる。次に、ＳｉＯ2膜３３の上に感光性樹脂であるフォトレジスト３４を塗布する（Ｓ２）。次に、フォトレジスト３４を塗布したシリコン基板３２を露光装置にセットし、マスク・パターン３５を転写する。露光されたフォトレジスト３４は現像処理される（Ｓ３）。次に、フォトレジスト３４のパターン通りにＳｉＯ2膜３３をエッチングする（Ｓ４）。エッチングはドライエッチングでもウェットエッチングでもよい。フォトレジスト３４を剥離すると、仮接着領域に対応するパターンが形成されたＳｉＯ2膜３３が得られる（Ｓ５）。次に、ＳｉＯ2膜３３の表面に疎水膜３６を形成する（Ｓ６）。疎水膜３６はフォトレジスト３４と同様に、液状の疎水材料をシリコン基板３２に滴下した後、スピン・コーターを用いてシリコン基板３２を高速回転することで形成することができる。次に、疎水膜３６の上にハードマスク３７を堆積する（Ｓ７）。疎水膜３６はフォトレジスト３４と同様に露光・現像処理によって溶ける。疎水膜３６が溶けるのを防止するためにハードマスク３７を堆積する。次に、ハードマスク３７の上にフォトレジスト３９を塗布する（Ｓ８）。次に、図７に示すように、マスク・パターン４１を用いてフォトレジスト３９を露光・現像処理する（Ｓ９）。次に、ハードマスク３７をエッチングする（Ｓ１０）。次に、ＳｉＯ2膜３３上の疎水膜３６をエッチングする（Ｓ１１）。
疎水膜３６は、酸素プラズマ等により灰化処理（アッシング）されてもよい。最後にフォトレジスト３９を剥離し、ハードマスク３７を除去する（Ｓ１２）。
　以上の工程により、矩形状の親水膜３１ａの周りに枠状の疎水膜３１ｂを形成することができる。親水膜３１ａの周りに疎水膜を形成することで、親水部分と疎水部分との区分けが明確になり、親水部分のエッジも明確になる。このため、水の表面張力を用いたチップ２０の位置決めも高精度に行うことができる。
　なお、シリコン基板３２にＳｉＯ2膜３３を形成した後、ＳｉＯ2膜３３上に疎水膜３６を形成し、疎水膜３６のみをパターニングしてもよい。この場合、ＳｉＯ2膜３３と疎水膜３６との間に若干の段差ができ、疎水膜３６がＳｉＯ2膜３３よりも若干高くなる。
　この他にもリフトオフによって疎水膜３６を形成してもよい。すなわち、図６のＳ４においてＳｉＯ2膜３３をエッチングした後、フォトレジスト３４を除去しないで、フォトレジスト３４上に疎水膜３６を形成し、その後、フォトレジスト３４を現像液で溶かすことによって、フォトレジスト３４とフォトレジスト３４上の疎水膜３６とを同時に除去する。
　さらに、キャリア基板３１に疎水材料の単結晶シリコンを使用し、疎水材料の表面に親水膜のみを形成してもよい。
　キャリア基板３１上に多数のチップを位置決めする工程について説明する。図８に示すように、キャリア基板３１の複数の親水膜３１ａ上に水を塗布すると、複数の親水膜３１ａ上には分離された水滴４０が形成される（Ｓ２）。
　水を塗布する工程には、キャリア基板３１に液体を直接接触させる接触法、又はノズルを用いてキャリア基板３１に水を噴霧する噴霧法が採られる。接触法としては、容器に溜められた水中にキャリア基板３１を浸漬させた後、キャリア基板３１を容器から取り出す方法、容器に溜められた水にキャリア基板３１を下向きにして接触させ、キャリア基板３１を引き上げたりする方法、キャリア基板３１上に水を流す方法が採られる。噴霧法としては、キャリア基板３１に対向するノズルを設け、ノズルからキャリア基板３１に向かって水を噴霧する方法が採られる。多数のノズルからキャリア基板３１の全面に水を噴霧してもよいし、親水膜３１ａに対応して配置されたノズルから親水膜３１ａのみに向かって水を噴霧してもよい。その際、親水膜３１ａの面積に応じて噴霧する水の量をコントロールしてもよい。
　親水膜３１ａの面積に応じて位置決めに最適な水の量が存在する。キャリア基板３１の複数の親水膜３１ａのうち、相対的に面積が小さい親水膜３１ａには相対的に少量の水を塗布し、相対的に面積が大きい親水膜３１ａには相対的に多量の水を塗布する。接触法においても噴霧法においても、キャリア基板３１の一面に水を塗布しようとすると自動的に水の量を最適化することができる。
　図８に示すように、キャリア基板３１の上に水を塗布すると、水が親水膜３１ａの全面に広がり、親水膜３１ａの表面全体を覆う水滴４０が形成される。この水滴４０は、その表面張力によって凸形に湾曲する。親水膜３１ａの周囲は疎水膜３１ｂによって囲まれているので、疎水膜３１ｂまで水が広がることはない。
　チップ２０の裏面にはあらかじめ親水性を有するＳｉＯ2膜２０ａが形成されている。次に、複数のチップ２０を親水膜３１ａ毎に分離された水滴４０上に解放する（Ｓ３）。すると、水の表面張力によって水滴４０上に解放されたチップ２０が自動的に親水膜３１ａに位置決めされる。この工程は、例えばチップボンダを用いて一つのチップ２０毎に行ってもよいし、多数のチップ２０を一括して保持する保持トレイを用いて多数のチップ２０を同時に多数の水滴４０上に解放してもよい。
　図９は、一括保持トレイを用いた場合の模式図を示す。一括保持トレイ４２を用いて多数のチップ２０を同時に多数の水滴４０上に解放すると、親水膜３１ａに対して水平方向にずれていたチップ２０が水の表面張力によって自動的に親水膜３１ａ上の正確な位置に位置決めされるようになる。チップ２０を水滴４０上に解放するとき、チップ２０を親水膜３１ａ上の正確な位置に位置決めする必要はなく、ラフな位置決めで足りる。
　再び図８に示すように、次に、チップ２０の裏面とキャリア基板３１の親水膜３１ａとの間の水を蒸発させる（Ｓ４）。加熱や真空環境において水を蒸発させてもよいし、常温で所定の時間をかけて蒸発させてもよい。
　水を蒸発させると、チップ２０とキャリア基板３１が固体同士で接着する。水には、チップ２０のＳｉＯ2膜２０ａ及びキャリア基板３１の親水膜３１ａを活性化させる添加剤が添加されてもよい。この実施形態では、チップ２０のＳｉＯ2膜２０ａ及びキャリア基板３１の親水膜３１ａ（ＳｉＯ2膜）に親水基（ＯＨ基）を形成し、これらの親水基同士を結合させるフッ酸が添加される。チップ２０のＳｉＯ2膜２０ａ及びキャリア基板３１の親水膜３１ａを活性化できれば、フッ酸に限られることはなく、アンモニア、塩酸と過酸化水素水と水とを混合した塩酸過水を添加してもよい。
　表面張力を位置決めに利用する液体には、水に替えて他の無機又は有機の液体を使用することもできる。例えば、グリセリン、アセトン、アルコール、ＳＯＧ（Spin-On-Glass）材料等の液体を用いることができる。液体状態の樹脂を用いたり、液体状態の樹脂と水との混合液を用いたりしてもよい。ただし位置決めできる程度に粘度が低い必要がある。
　キャリア基板３１上に多数のチップ２０を位置決めできたら、多数のチップ２０をキャリア基板３１から支持基板５０に移し変える転写工程を行う。図８に示すように、複数のチップ２０が仮接着されたキャリア基板３１を反転させ、支持基板５０に向かって降下させる（Ｓ５）。キャリア基板３１を反転させることなく、反転させた支持基板５０をキャリア基板３１に向かって降下させてもよい。
　そして、キャリア基板３１に仮接着された多数のチップ２０の、キャリア基板３１に仮接着された面とは反対側を支持基板５０の本接着領域５０ａに一括して本接着する（Ｓ６）。支持基板５０上に既にチップ２０が積層されている場合、チップ２０は支持基板５０上に積層された積層チップに接着される。ここで、チップ２０と支持基板５０（又は積層チップ）との接着力は、チップ２０とキャリア基板３１との接着力よりも強くなるように調整される。
　次に、支持基板５０からキャリア基板３１を離間させることによって、多数のチップ２０を支持基板５０に接着させたまま、多数のチップ２０をキャリア基板３１から剥離することが可能になる（Ｓ７）。以上の転写工程を繰り返すことにより、支持基板５０上に縦方向に複数のチップ２０を積層することが可能になる。支持基板５０上に複数のチップ２０を積層した後、ダイシングすれば三次元集積回路が得られる。
　支持基板５０には、シリコン等の半導体ウェハ、ガラス基板等が使用される。多数のチップ２０を保持できる剛性を有するものであれば、絶縁体や導電体を用いることもできる。支持基板５０の表面には、本接着領域５０ａとしてＳｉＯ2膜が形成される。
　チップ２０とキャリア基板３１との接着力を、チップ２０と支持基板５０との接着力よりも弱くする手法には以下の方法がある。図１０に示すように、キャリア基板３１の親水膜３１ａ（ＳｉＯ2膜）とチップ２０のＳｉＯ2膜２０ａとの接触面積を、親水膜３１ａと平行な平面におけるチップ２０の断面積よりも小さくすれば、チップ２０とキャリア基板３１との接着力を弱くすることができる。キャリア基板３１の親水膜３１ａに複数のピラー５１を点在させれば、チップ２０とキャリア基板３１との接触面積を小さくすることができる。このピラー５１は、公知のリソグラフィーによって形成することができる。ピラー５１の替わりに、親水膜３１ａの表面に微小な段差を付けることにより接触面積を小さくしてもよい。
　また、支持基板５０のＳｉＯ2膜の表面粗さを、キャリア基板３１の親水膜３１ａの表面粗さをよりも小さくすることで、本接着の接着力を仮接着の接着力よりも強くすることができる。ＣＭＰ（化学的機械的研磨）装置を用いて、支持基板５０の本接着領域５０ａの表面粗さを例えば１ｎｍ以下にすると、本接着の接着力を極めて強固にすることができる。他方、キャリア基板３１の親水膜３１ａの表面粗さを粗くすれば、仮接着の接着力を弱くすることができる。親水膜３１ａのＳｉＯ2膜は、エッチングで化学的に粗くされてもよいし、砥石等で機械的に粗くされてもよい。
　さらに、キャリア基板３１の親水膜３１ａを剥離可能な犠牲層上に形成してもよい。そして、チップ２０をキャリア基板３１から剥離するとき、キャリア基板３１の親水膜３１ａをチップ２０に接着させた状態で犠牲層を境にしてチップ２０をキャリア基板３１から剥離してもよい。犠牲層には、薬液を注入することで溶ける樹脂や光剥離樹脂を用いることができる。
　なお、チップ２０と支持基板５０との本接着には、上述のチップ２０のＳｉＯ2膜２０ａと支持基板５０のＳｉＯ2膜を接着する場合の他に、チップ２０の電極（例えばバンプ電極）と支持基板５０の電極（例えばバンプ電極）とを接着する場合、及びこれらを併用する場合がある。支持基板５０にバンプ電極の他にダミー電極を形成すると、支持基板５０とチップ２０との本接着の接着力を強くすることができる。電極用の導電性材料としては、例えば、インジウム（Ｉｎ）と金（Ａｕ）の二層構造（Ｉｎ／Ａｕ）、錫（Ｓｎ）と銀（Ａｇ）の二層構造（Ｓｎ／Ａｇ）、銅（Ｃｕ）の単層構造あるいはタングステン（Ｗ）の単層構造は好適に使用できる。バンプ電極同士を接着する場合、圧力をかけたり温度を上げたりしてもよい。
　チップ２０と積層チップとの本接着には、チップ２０のＳｉＯ2膜と積層チップのＳｉＯ2膜を接着する場合、チップ２０の電極（例えばバンプ電極）と積層チップの電極（例えばバンプ電極）とを接着する場合、及びこれらを併用する場合とがある。
　チップ２０とキャリア基板３１との仮接着には、上述のチップ２０のＳｉＯ2膜２０ａとキャリア基板３１の親水膜３１ａ（ＳｉＯ2膜）を接着する場合の他に、チップ２０の電極（例えばバンプ電極）とキャリア基板３１の電極（例えばバンプ電極）とを接着する場合、及びこれらを併用する場合がある。
　図１１及び図１２は、仮接着において、チップ２０のバンプ電極２０ｂとキャリア基板３１の親水膜３１ａ内のバンプ電極５３とを仮接着する例を示す。チップ２０とキャリア基板３１との間の水を蒸発させ、セルフアライメントすると、チップ２０のバンプ電極２０ｂとキャリア基板３１のバンプ電極５３との位置が決まり、これらを仮接着させることが可能になる。
　図１３は、キャリア基板３１のＳｉＯ2膜とチップ２０のＳｉＯ2膜とを仮接着する例を示す。チップ２０にバンプ電極２０ｂが形成されていても、キャリア基板３１にバンプ電極２０ｂに対応する凹み５５を形成しておけば、キャリア基板３１のＳｉＯ2膜とチップ２０のＳｉＯ2膜とを仮接着することができる。同様に支持基板５０にもチップ２０のバンプ電極２０ｂに対応する凹み５６を形成しておけば、支持基板５０のＳｉＯ2膜とチップ２０のＳｉＯ2膜とを本接着させることができる。
　図１４は、チップ２０の裏面及びキャリア基板３１の親水膜３１ａに互いに噛み合うことができるストッパ５２ａ，５２ｂを形成した例を示す。水の表面張力を利用してチップ２０とキャリア基板３１の仮接着領域とを位置決めするとき、チップ２０が反っているとチップを親水膜３１ａに正確に位置決めできないおそれがある。この例によれば、水の蒸発に伴ってチップ２０のストッパ５２ａがキャリア基板３１のストッパ５２ｂの中に入り、ストッパ５２ａ，５２ｂが互いに噛みあってチップ２０が親水膜３１ａの平面内で位置ずれするのを防止する。ストッパ５２ａ，５２ｂの断面形状は、矩形形状に形成されてもよいし、チップ２０がキャリア基板３１に近付くにしたがってチップ２０の位置が決まるテーパ形状に形成されてもよい。ストッパ５２ａ，５２ｂは公知のリソグラフィーによって形成することができる。
　図１５は、支持基板５０の上に一層のチップ２０を配列した例を示す。各チップ２０は、プロセッサ、ロジック、メモリ等の機能を有する。この例では、複数のチップ２０が支持基板５０上に平面的に配列されるが、縦方向には積層されていない。この例のように支持基板５０上に一層のチップ２０を配列してもよい。
　なお、本発明は上記実施形態に限られることはなく、本発明の要旨を変更しない範囲で様々に変更可能である。例えば、キャリア基板の表面にリソグラフィーによりＳｉＯ2膜を形成する替わりに、シリコン基板を酸化処理することによりＳｉＯ2膜を形成してもよい。酸化処理には、Ｈ2Ｏ2処理、オゾンを使用した酸化処理を使用することができる。また、シリコン基板を酸化処理することなく、自然酸化によりＳｉＯ2膜を形成してもよい。
　チップをキャリア基板の仮接着領域に位置決め・仮接着した後、押付け板を用いてチップをキャリア基板に押し付けてもよい。押付け板を用いれば、チップが反っている場合でもチップの全面をキャリア基板に仮接着することができる。
　チップを支持基板の積層チップに積層する際、チップと積層チップとの間に電気的絶縁性接着剤を配置し、この電気的絶縁性接着剤によりチップと積層チップとを接着させてもよい。
　チップを支持基板に貼り付けた後に、チップにバンプ電極を形成してもよいし、あらかじめバンプ電極が形成されたチップを支持基板に積層してもよい。
　本明細書は、２００９年３月２３日出願の特願２００９－０７０７６９に基づく。この内容はすべてここに含めておく。
２０…チップ
２０ａ…チップのＳｉＯ2膜
３１…キャリア基板（転写用基板）
３１ａ…親水膜（仮接着領域）
３１ｂ…疎水膜
４０…水滴
５０…支持基板
５０ａ…本接着領域
５１…ピラー
５２ａ，５２ｂ…ストッパ

Claims (11)

  1. 　支持基板にチップを積層してなる三次元集積回路の製造方法において、
    　転写用基板に形成された複数の仮接着領域に液体を塗布する工程と、
    　前記複数の仮接着領域毎に分離された複数の液滴上に複数のチップを解放し、液体の表面張力を利用して各チップを各仮接着領域に位置決めする工程と、
    　前記各チップと前記各仮接着領域との間の液体を蒸発させることによって、前記各チップを前記各仮接着領域に仮接着する工程と、
    　前記複数のチップが仮接着された前記転写用基板を支持基板に接近させ、前記複数のチップの、前記転写用基板に仮接着された面とは反対側を、前記支持基板の複数の本接着領域又は複数の本接着領域に積層された複数の積層チップに、前記各チップと前記支持基板又は前記支持基板上の各積層チップとの接着力が前記各チップと前記転写用基板との接着力よりも強くなるように一括して本接着する工程と、
    　前記支持基板から前記転写用基板を離間させることによって、前記複数のチップを前記支持基板又は前記支持基板上の前記複数の積層チップに接着させたまま、前記複数のチップを前記転写用基板から剥離する工程と、を備える三次元集積回路の製造方法。
  2. 　前記液体には、前記液体を蒸発させたとき、前記各チップを前記各仮接着領域に仮接着させる添加剤が添加されることを特徴とする請求項１に記載の三次元集積回路の製造方法。
  3. 　前記転写用基板の前記各仮接着領域、及び前記各チップの前記転写用基板に仮接着される面には、ＳｉＯ2膜が形成され、
    　前記添加剤は、前記ＳｉＯ2膜同士を接着させることを特徴とする請求項２に記載の三次元集積回路の製造方法。
  4. 　前記転写用基板の前記各仮接着領域の前記ＳｉＯ2膜と前記各チップの前記ＳｉＯ2膜との接触面積が、前記各仮接着領域と平行な平面における前記各チップの断面積よりも小さいことを特徴とする請求項３に記載の三次元集積回路の製造方法。
  5. 　前記支持基板のＳｉＯ2膜の表面粗さが前記転写用基板の前記各仮接着領域のＳｉＯ2膜の表面粗さよりも小さいことを特徴とする請求項３又は４に記載の三次元集積回路の製造方法。
  6. 　前記転写用基板の前記各仮接着領域の前記ＳｉＯ2膜は、剥離可能な犠牲層上に形成され、
    　前記複数のチップを前記転写用基板から剥離するとき、前記転写用基板の前記各仮接着領域の前記ＳｉＯ2膜を前記各チップに接着させた状態で、前記複数のチップを前記転写用基板から剥離することを特徴とする請求項３に記載の三次元集積回路の製造方法。
  7. 　前記転写用基板には、前記仮接着領域を画定し、前記液体に対して親液性を有する親液性膜が形成されると共に、前記仮接着領域を囲み、前記液体に対して疎液性を有する疎液性膜が形成されることを特徴とする請求項１に記載の三次元集積回路の製造方法。
  8. 　前記転写用基板の前記複数の仮接着領域のうち、相対的に面積が小さい仮接着領域には、相対的に少量の液滴が塗布され、相対的に面積が大きい仮接着領域には、相対的に多量の液滴が塗布されることを特徴とする請求項１に記載の三次元集積回路の製造方法。
  9. 　前記転写用基板に形成された複数の仮接着領域に液体を塗布する工程において、
    　前記転写用基板に液体を直接接触させるか、又はノズルを用いて前記転写用基板に液体を噴霧することによって、前記複数の仮接着領域に前記複数の液滴を塗布することを特徴とする請求項１に記載の三次元集積回路の製造方法。
  10. 　前記転写用基板の前記仮接着領域及び前記各チップには、互いに噛み合うことができるストッパが形成され、
    　前記ストッパは、前記液体の表面張力を利用して各チップを各仮接着領域に位置決めするとき、互いに噛み合って前記各チップが前記各仮接着領域に対して前記各仮接着領域の平面内で位置ずれするのを防止することを特徴とする請求項１に記載の三次元集積回路の製造方法。
  11. 　支持基板にチップを積層してなる三次元集積回路の製造装置において、
    　複数の仮接着領域が形成される転写用基板と、
    　転写用基板に形成された複数の仮接着領域に液体を塗布する液体塗布手段と、を備え、
    　前記複数の仮接着領域毎に分離された複数の液滴上に複数のチップを解放し、液体の表面張力を利用して各チップを各仮接着領域に位置決めし、
    　前記各チップと前記各仮接着領域との間の液体を蒸発させることによって、前記各チップを前記各仮接着領域に仮接着し、
    　前記複数のチップが仮接着された前記転写用基板を支持基板に接近させ、前記複数のチップの、前記転写用基板に仮接着された面とは反対側を、前記支持基板の複数の本接着領域又は複数の本接着領域に積層された複数の積層チップに、前記各チップと前記支持基板又は前記支持基板上の各積層チップとの接着力が前記各チップと前記転写用基板との接着力よりも強くなるように一括して本接着し、
    　前記支持基板から前記転写用基板を離間させることによって、前記複数のチップを前記支持基板又は前記支持基板上の前記複数の積層チップに接着させたまま、前記複数のチップを前記転写用基板から剥離する三次元集積回路の製造装置。
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