WO2010104241A1 - Tvs급 제너 다이오드 및 그 제조 방법 - Google Patents

Tvs급 제너 다이오드 및 그 제조 방법 Download PDF

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심규환
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Definitions

  • the present invention relates to a TVS class zener diode requiring a high speed switching at a high current and a method of manufacturing the same.
  • Zener diodes are designed to exhibit operating characteristics in the breakdown region of PN junctions. These zener diodes are used to obtain a constant voltage by using a property that is stabilized at a certain voltage when voltage is applied in the reverse direction.
  • FIG. 1 is a cross-sectional view illustrating a structure of a conventional zener diode, wherein the zener diode includes an n + type semiconductor layer 100, an n ⁇ type doping layer 101, a P + type semiconductor layer 203, and a P ⁇ type semiconductor.
  • the layer 104 overlaps to form a junction through ion implantation and diffusion processes, the manufacturing process is complicated.
  • FIG. 2 is a cross-sectional view illustrating another structure of a conventional Zener diode, in which a p-type semiconductor layer 104 is formed on a p + type semiconductor layer 103 and an ion implantation process is performed on the p-type semiconductor layer 104.
  • the n + type semiconductor layer 100 and the guard ring 106 are formed therethrough.
  • This structure which is the most commonly used structure, suggests that it has the advantage of reducing the noise of the device by treating the interface with high temperature heat treatment of 1000 ° C. or higher along with ion implantation.
  • FIG 3 is a cross-sectional view showing another structure of a conventional Zener diode, and as before, after forming the n + type semiconductor layer 100 on the n ⁇ type semiconductor layer 101, the n + type semiconductor layer 100 may be formed in the n + type semiconductor layer 100.
  • the p + type semiconductor layer 103 and the n ⁇ type semiconductor layer 107 are formed through an ion implantation process.
  • This Zener diode has the structure of n- / p ++ / n + / n- and has the advantage of being integrated with a metal junction on the top, but it is complicated to manufacture and difficult to control the depth and concentration of the junction. There is a problem that is difficult to obtain.
  • FIG. 4 is a cross-sectional view of another conventional Zener diode, which is generally complicated because the Zener diode controls the junction through diffusion into an n ++ / p + / n / p + structure for driving at low voltages.
  • the difficult process technology there is an adverse electrical characteristic that the current changes slowly in the device breakdown voltage range.
  • FIG. 5 schematically shows a problem in a conventional zener diode.
  • a conventional zener diode includes a coner electric field (A), a metal spike (B) at a semiconductor-metal junction, and an interface depletion (C). ), photo current generation (D) may occur.
  • the dopant distribution becomes gentle and the breakdown voltage Vz is gentle.
  • the characteristics of the present invention are changed rapidly, and thus the values of the zener resistor Rz and the capacitance increase, resulting in high dynamic impedance.
  • a zener diode with a high dynamic impedance has a large heat loss during operation and a large spread of breakdown voltage.
  • a guard ring may be added.
  • the guard ring is added to increase the junction area, the capacitance and the dynamic impedance of the junction become higher, resulting in a lower operation speed. .
  • the addition of the guard ring complicates the manufacturing process and increases the manufacturing cost.
  • leakage current is caused by spikes or crystal defects occurring on the surface of the device, interface states and depletion on the interface between the semiconductor and the oxide film, or interface between the metal and the semiconductor interface. And stability may be lowered.
  • the present invention has been made to solve the problem of the conventional zener diode, and by suppressing the dopant diffusion in the junction surface to form a junction with a high concentration gradient to reduce the dynamic impedance, it can operate at high current at high speed, in addition
  • Another object of the present invention is to provide a TVS class zener diode which can be used stably in an exposure environment, and a method of manufacturing the same.
  • a substrate An active part including a PN junction part formed of a plurality of semiconductor epitaxial layers formed on the substrate; At least one diffusion control layer interposed between the low concentration semiconductor epi layer and the high concentration epi layer in the active portion to prevent dopant diffusion; A first insulating film formed on the remaining surface except for the contact window of the active part; And a first metal film formed on the contact window of the active part for ohmic bonding with the active part.
  • the plurality of semiconductor epitaxial layers are n + / n ⁇ / p +, p + / p ⁇ / n +, n + / n ⁇ / p + / n ⁇ / n +, p + / p ⁇ / n + / p It may be made of any one of-/ p +, n + / p-/ n +, n + / p-/ p +, p + / n-/ p +.
  • the active part may be formed in a mesa shape.
  • the TVS class zener diode may further include a light reflection film that reflects external light on the first insulating layer to block light incident to the active part, and excludes the second contact window of the first metal film.
  • the present invention as another means for solving the above problems, forming a substrate; Forming an active part on the substrate, the active part including a plurality of semiconductor epitaxial layers and a diffusion preventing layer formed between a high concentration semiconductor epitaxial layer and a low concentration semiconductor epitaxial layer among the plurality of semiconductor epitaxial layers to prevent dopant diffusion; Forming a first insulating film on a surface of the device on which the plurality of semiconductor epitaxial layers are formed; Removing a portion of the insulating film over the uppermost semiconductor epitaxial layer to form a first contact window for the semiconductor-metal junction; And forming a first metal film for ohmic bonding on the first contact window.
  • the TVS-type zener diode before the forming of the first insulating layer, etching the plurality of semiconductor epi layers into a mesa structure, or reflecting light incident from the outside on the first insulating layer Forming a light reflecting film, or forming a second insulating film on the first metal film and the first insulating film, or on the first metal film and the light reflecting film; Removing a portion of the second insulating layer formed on the first metal layer to form a second contact window for metal bonding; And forming a second metal film on the second contact window.
  • the forming of the active part may include forming the plurality of semiconductor epi layers in n + / n ⁇ / p +, p + / p ⁇ / n +, n + / n ⁇ / p + / n ⁇ . / n +, p + / p ⁇ / n + / p ⁇ / p +, n + / p ⁇ / n +, n + / p ⁇ / p +, and p + / n ⁇ / p +.
  • the present invention forms a junction structure by growing a plurality of semiconductor epi layers, and inserts a diffusion control layer between the high concentration epi layer and the low concentration epi layer, thereby providing a sharp concentration at the junction surface at low cost and at low cost.
  • a Zener diode with a gradient can be implemented, resulting in an excellent effect of reducing parasitic capacitance and dynamic impedance, enabling high speed operation at high currents.
  • the present invention by forming a light reflection film, also reduces the leakage current due to light absorption in the environment exposed to light, and improve the reliability of the operation against surge or ESD due to the effect such as guard ring (guard ring) Can be.
  • the present invention can increase the current density because the resistance is low because the resistance is small, the electrical loss caused by the leakage current is reduced to reduce the generation of heat, enabling high-speed operation, TVS class zener diode is implemented It is possible.
  • 1 to 4 are cross-sectional views showing the structure of a conventional zener diode.
  • FIG. 5 is a schematic diagram illustrating a problem of a conventional zener diode.
  • FIGS 6 to 11 are cross-sectional views illustrating a method of manufacturing a TVS-type zener diode according to a first embodiment of the present invention.
  • FIGS 12 to 17 are cross-sectional views illustrating a method of manufacturing a TVS-type zener diode according to a second embodiment of the present invention.
  • 18 to 25 are cross-sectional views illustrating a method of manufacturing a TVS-type zener diode according to a third embodiment of the present invention.
  • 26 to 33 are cross-sectional views illustrating a method of manufacturing a TVS class zener diode according to a fourth embodiment of the present invention.
  • 35 to 38 are cross-sectional views showing an application example of the TVS class zener diode according to the present invention.
  • FIGS 6 to 11 are cross-sectional views illustrating a method of manufacturing a TVS class zener diode according to a first embodiment of the present invention.
  • a semiconductor substrate 300 is provided.
  • a p + type semiconductor substrate is used as the semiconductor substrate 300, which may be a p + type semiconductor substrate made for convenience, or a p + type semiconductor layer may be formed on another substrate.
  • the present invention forms an active part 305 having a PN junction by growing a plurality of semiconductor epitaxial layers on the semiconductor substrate 300 as shown in FIGS. 7 to 9. Further, in forming the active portion 305, the diffusion control layer 302 is inserted into the junction surface where the high concentration semiconductor epi layer and the low concentration semiconductor epi layer meet.
  • the active part 305 is formed of a semiconductor epitaxial layer of n + / n-/ p + type.
  • the active portion 305 having the above-described structure it is very difficult to fabricate the active portion 305 having the above-described structure while controlling the concentration gradient normally in a conventional method such as ion implantation or diffusion. Therefore, in the present invention, by using a chemical vapor deposition (CVD) epitaxial growth method is produced while controlling the diffusion at low temperature. That is, it can be produced by a new process technology that grows while controlling the concentration gradient of impurities freely in a plurality of epi layers by low temperature CVD process.
  • CVD chemical vapor deposition
  • the epitaxial growth method using the CVD is superior in terms of uniformity, reproducibility, and yield compared to conventional ion implantation and diffusion heat treatment methods. That is, in today's semiconductor process technology using a large diameter semiconductor, unlike the past, the epitaxial growth method using CVD is heat treated at a high temperature for a long time to activate impurities and drive-in, This is advantageous in terms of throughput and economics.
  • the impurity concentration of the p + type, n + type epi layer is in the range of 1 ⁇ 10 19 ⁇ 5 ⁇ 10 21 [cm -3 ], p-type, n- type epi the impurity concentration of the layer using a range of 1 ⁇ 10 14 ⁇ 3 ⁇ 10 18 [cm -3], and controls the Zener voltage (V Z) in the range of about 3 ⁇ 30 [V].
  • V Z Zener voltage
  • the concentration range is used in consideration of the breakdown voltage and ohmic resistance in a wide range as described above.
  • the gradient of the concentration is adjusted high at the junction where the high concentration layer and the low concentration layer meet to reduce the resistance.
  • Impurity concentration in the low concentration layer is an important device parameter for accurately controlling V Z.
  • a semiconductor epitaxial layer for example, a p + type semiconductor layer 301, is formed on the p + type semiconductor substrate 300.
  • a semiconductor epitaxial layer for example, a p + type semiconductor layer 301, is formed on the p + type semiconductor substrate 300.
  • This solves the problem of uneven dopant distribution and high crystal defects of the substrate and enables sharp bonding to be formed.
  • a diffusion control layer 302 is formed on the p + type semiconductor layer 301 to reduce diffusion of the dopant, and n is formed on the diffusion control layer 302.
  • the -type semiconductor layer 303 and the n + type semiconductor layer 304 are formed in this order.
  • the diffusion control layer 302 is formed to have an ultra-thin thickness of 1 to 100 nm so as not to cause defects.
  • the diffusion control layer 302 directly contacts the semiconductor layer formed thereon and prevents diffusion of the dopant, thereby providing a sharp interface at the bonding surface. This is maintained so as to influence the breakdown voltage characteristic.
  • the diffusion control layer 302 prevents the diffusion of the dopant so that the concentration gradient of the dopant in the bonding surface is higher than 5x10 25 [cm -4 ] and at the same time in the depth direction.
  • the distribution can be controlled uniformly, resulting in a uniform breakdown voltage due to tunneling or avalanche of the device.
  • the present invention can increase the gradient (tilt) of the dopant concentration by using a method of forming a junction using a plurality of semiconductor epilayers, thereby increasing the diffusion control layer 302. By inserting it, the concentration gradient can be further increased uniformly at a constant position in the depth direction.
  • the n ⁇ type semiconductor layer 303 formed on the diffusion control layer 302 is in contact with the p + type semiconductor layer 301 under the diffusion control layer 302 and performs diffusion control nanojunction to influence the breakdown voltage characteristic. As a result, the concentration gradient of the dopant is maintained as high as possible.
  • the structure described above mitigates the spike problem in the semiconductor-metal junction and allows the electric field to be uniformly distributed at the junction surface deeply located inside the device. It also improves device performance and stability by reducing leakage currents caused by spikes or crystal defects occurring on the surface of the device, interface states between semiconductor and oxide layers, and interface states and depletion present on the metal and semiconductor interfaces. .
  • the above-described structure makes it possible to improve the electrical characteristics such as the breakdown voltage is generated rapidly and the dynamic impedance is reduced by maintaining the concentration gradient at the junction surface high.
  • the active part 305 may be formed in a mesa form through lithography and dry etching. By etching the active portion 305 in the mesa form as described above, the bonding area is minimized and the bond is not injected into the etching side wall.
  • the active part 305 may be formed in a planar structure having a small step for convenience of the manufacturing process. In this case, in the case of a planar structure having a small step, a diffusion, oxidation, etching, and trench process may be applied to isolate the active part 305.
  • the present invention is to clean the surface of the device to cleanly control, and for the good quality of insulation between the portion and the metal that is not used as an electrode, the remaining surface except the contact window of the active portion 305, that is,
  • the first insulating layer 306 is formed on the sidewall of the active part 305 and the exposed upper surface of the semiconductor substrate 300.
  • the first insulating layer 306 is formed in a low temperature process of 780 ° C. or less in order to prevent diffusion of the dopant.
  • the process temperature is 1000 o C or more for purposes such as activation of the ion implanted impurities, doping by diffusion of impurities, drive-in of impurities If it is higher, the diffusion of dopants is high, which makes it difficult to form an interface having a high concentration gradient, and it is difficult to properly adjust the parameters of the device such as V Z and resistance and capacitance.
  • the first insulating layer 306 for the ohmic contact between the semiconductor layer and the metal, the first insulating layer 306 partially disposed on the active part 305 is etched by using a lithography and an etching process.
  • the first contact window 307 is formed. In this case, since the ohmic contact between the semiconductor and the metal is made through the first contact window 307, the cleaning process should be well performed so that defects or residues due to etching do not remain.
  • the first metal layer is formed on the first contact window 307 through metal layer deposition, lithography, and etching processes for ohmic bonding of the n + type semiconductor layer 304 to the metal. 308 is formed.
  • the Zener diode according to the first embodiment of the above-described structure is suitable as a product for packaging for light shielding or a product that does not need to consider the influence of light significantly, and the thickness of the first metal film 308 is 2 ⁇ m or more. This is enough to complete the manufacture of the device, and then proceeds to the packaging step to complete the finished product.
  • FIGS. 12 to 17 are cross-sectional views illustrating a method of manufacturing a zener diode according to a second embodiment of the present invention, wherein the steps of FIGS. 12 to 16 are the same as those of FIGS. 6 to 10 of the previous embodiment. Do.
  • the light reflection film 308b is formed while the first metal film 308a is formed on the first contact window 307. It is formed as wide as possible on the upper surface except for the metal film 308a. In this case, the first metal film 308a and the light reflection film 308b are spaced apart from each other by a predetermined distance so as not to be electrically connected.
  • the light reflection film 308b may be formed of various kinds of materials including a metal thin film, and in order to further increase light reflection efficiency, the light reflection film 308b may be disposed from the upper side of the substrate to the side portion of the mesa structure, and is not a mesa type plane. It can also be used for a semiconductor device of the form.
  • the first metal film 308a is formed to have a thickness of 2 ⁇ m or more, similarly to the first metal film 308 of the first embodiment.
  • the zener diode having the above-described structure can reflect light to a considerable level by the light reflection film 308b even when used in an exposure environment, which can significantly reduce the generation of photocurrent.
  • FIGS. 18 to 25 are cross-sectional views illustrating a method of manufacturing a zener diode according to a third embodiment of the present invention.
  • the steps shown in FIGS. 18 to 22 are made substantially similar to the steps of FIGS. 6 to 10 described in the first embodiment, except that the thickness of the first metal film 308c is somewhat different.
  • the active portion 305 and the first insulating film 306 of the mesa structure on the upper portion of the semiconductor substrate 300 After the first contact window 307 is formed, as shown in FIG. 23, the n + type semiconductor 304 is disposed on the n + type semiconductor layer 304 exposed through the first contact window 307. ) And a first metal film 308c is formed for ohmic bonding of the metal layer. At this time, the thickness of the first metal film 308c is approximately 1.5 ⁇ m or more.
  • the second insulating layer 309 and the second contact window 310 are formed through photoelectric transfer and etching processes.
  • the second insulating film 309 is formed on the remaining surface except for the first metal film 308c, and the second contact window 310 moves the first metal film 308c to the outside for metal bonding. Exposed.
  • a second metal film 311 is formed on the first metal film 308c exposed through the second contact window 310.
  • the second metal layer 311 is for wire bonding, and is formed through photolithography and etching to form a second metal junction on the first metal layer 308c.
  • the Zener diode according to the third embodiment described above is suitable for a product in which light is shielded, or a product in which the influence of light does not need to be considered as in the first embodiment.
  • the first metal film 308c is formed of a metal material having a low thickness and a low bonding reliability but stable ohmic bonding characteristics with a semiconductor, and a thick metal material. 311) is made of metal material which is expensive and has high reliability for temperature, humidity, and wire bonding, thereby increasing reliability and securing economic feasibility.
  • the second metal film 311 may use Al (Si) which is commonly used, and is a metal material for improving the reliability at the time of wire bonding, and may be Ti / Au, Ni / Au, or Ti / Ni. It can be composed of a multilayer metal film mainly made of Au, such as / Au.
  • the device is then passed to a packaging step to complete the finished product.
  • FIGS. 26 to 33 are cross-sectional views illustrating a method of manufacturing a zener diode according to a fourth embodiment of the present invention.
  • the steps of FIGS. 26 to 30 are almost similar to the steps of FIGS. 6 to 10 shown in the first embodiment.
  • the zener diode according to the fourth embodiment of the present invention as in the other embodiment, the active portion 305 of the mesa structure, the first insulating film 306 and the first contact window on the semiconductor substrate 300 307 is formed.
  • the n + type semiconductor layer 304 exposing the first metal film 308d through the first contact window 207 for ohmic bonding of the n + type semiconductor layer 304 and the metal.
  • a light reflection film 308e as wide as possible on the upper surface except for the portion where the first metal film 308d is formed.
  • the first metal film 308d is formed through a lithography and etching process, which is a conventional method, and the light reflection film 308e and the first metal film 308d are separated from each other by a predetermined interval so as not to be electrically connected. .
  • the light reflection film 308e can be used as long as the material having a high light reflectance.
  • the light reflection film 308e is located between the first metal film 308d and the silicon substrate, thereby contributing to the increase in electrical stability. That is, even if instantaneous high voltage such as electrical surge or electrostatic discharge (ESD) is applied through the metal pad, it acts as a guard ring to attenuate the strength connected to the semiconductor. Therefore, it is generally useful to increase the ESD voltage to more than 8 kV in the HBM model, it is possible to increase the electrical stability of the device operation.
  • ESD electrostatic discharge
  • the second insulating film 309 is formed on the upper surface of the device, and the upper portion of the first metal film 308d is formed by photolithography and etching. Removing the insulating film to form a second contact window 310 for metal bonding.
  • a second metal film 311 is formed on the first metal film 308d exposed through the second contact window 310 through photolithographic transfer and etching processes. , A second metal junction is formed.
  • the second metal film 311 may be formed to be wider than the first metal film 308d, and more preferably, to cover the gap between the first metal film 308d and the light reflection film 308e.
  • light shielding efficiency can be further increased by blocking photocurrent generation due to light incident through the gap between the first metal film 308a and the light reflection film 308b.
  • the first metal layer 308d is formed of a metal material having a low cost and a low reliability of wire bonding but having a stable ohmic bonding property with a semiconductor, and a second metal layer 311. It is possible to increase the reliability and economic feasibility by forming a thin layer of metal material which is expensive and has high reliability for various temperature, humidity and wire bonding.
  • the second metal film 311 may use Al (Si) which is commonly used, and is a metal material for improving the reliability at the time of wire bonding, and may be Ti / Au, Ni / Au, or Ti / Ni. It can be composed of a multilayer metal film mainly made of Au such as / Au.
  • the manufacturing step of the device is completed, the process proceeds to the packaging step to complete the finished product.
  • the zener diode according to the fourth embodiment has a complicated structure and the highest manufacturing cost, but can be used as a dedicated device used in an exposure environment because it has the best light shielding performance. In addition, it is also very suitable as an expensive TVS Zener diode because of its high reliability operation under conditions of poor wire bonding of metals and poor external environments of temperature and humidity.
  • FIG. 34 is a graph showing the difference in electrical characteristics between the zener diode according to the present invention and the conventional zener diode described above.
  • the solid line shows the voltage-current characteristic of the zener diode according to the present invention
  • the dotted line shows the voltage-current characteristic in the conventional zener diode.
  • FIGS. 35 to 38 show various application examples of the zener diode according to the present invention.
  • various examples of structures in which sharp junctions are formed using a plurality of epi layers are shown.
  • a plurality of semiconductor layers are formed on the semiconductor substrates 510, 520, 530, and 540, respectively, in which n + / n ⁇ / p +, p + / p ⁇ / n +, n + / n ⁇ / p + / n ⁇ / Active portions 511, 521, 531, 541 formed in the form of n +, p + / p- / n + / p- / p + are formed, and diffusion control is performed on the junction surfaces of the active portions 511, 521, 531, 541.
  • each zener diode as in the fourth embodiment, can be formed in a mesa structure, the upper portion of the active portion (511, 521, 531, 541) First and second metal films 514, 517, 524, 527, 534, 537, 544 and 547 are formed on the surface, and the first and second metal films 514, 517, 524, 527, 534, 537 and 544.
  • First and second insulating layers 513, 516, 423, 526, 533, 536, 543 and 546 are formed on the upper surface of the device except for 547, and the first and second insulating layers 513, 516, 423 and 526. And 533, 536, 543, and 546, the light reflection films 515, 525, 535, and 545 are formed.
  • Zener diodes having the above-described structure can all increase the gradient (tilt) of the dopant concentration by a plurality of semiconductor layers, and make the concentration gradient in the depth direction of the device uniform by inserting a diffusion control layer.
  • the zener diodes shown in FIGS. 35 to 38 are difficult to implement by a conventional ion implantation, diffusion, and activation heat treatment process.
  • the zener diode according to the present invention utilizes the epitaxial growth technology of CVD and includes active portions 511, 521, 531 and 541 having a conventional arrangement and structure of a junction, whereby a high electric field is applied when a voltage is applied.
  • the part to be formed should be located deep in the semiconductor away from metal or interface. As a result, the leakage current can be reduced, and the uniformity and reliability of the semiconductor-metal junction can be improved.
  • the interface between the high concentration epi layer and the low concentration epi layer is defined precisely on the basis of the diffusion control layers 512, 522, 532 a, 532 b, 542 a, 542 b.
  • the reverse voltage of the semiconductor device is applied, a change in current due to the breakdown characteristic is induced rapidly, and the breakdown voltage can be uniformly distributed.
  • Zener diodes reduce capacitance by reducing the junction area of the active portions 511,521,531,541 through a mesa structure, thereby minimizing operating time constants, thereby enabling high-speed operation, and consequently high-speed ESD (electrostatic).
  • ESD electrostatic
  • Zener diode according to the present invention, as well as the structure shown in Figs. 35 to 38, a plurality of semiconductor epilayers in the form of n + / p-/ n +, n + / p-/ p +, p + / n-/ p + It can also be implemented. Even in such a case, a diffusion control layer is inserted between the high and low epitaxial layers to maintain a large concentration gradient of impurities and to form an active portion in a mesa structure. However, instead of reducing the number of semiconductor epitaxial layers, each epitaxial layer is used. Should increase the thickness.
  • the number of semiconductor epilayers can be reduced to simplify epitaxial growth, thereby increasing the productivity at the manufacturing stage.
  • performances such as resistance and leakage current are somewhat reduced compared to structures using a large number of epilayers.
  • the present invention can be manufactured at a low temperature of less than 800 o C by using a CVD process, the manufacturing step is very simple, the production cost is low, sharp junction Parasitic capacitance and dynamic impedance are reduced. More specifically, the present invention can provide a very low resistance characteristics of about 3 to 10 ohms, while the conventional zener diodes exhibit a resistance of 15 to 30 ohms under the condition that a current of 5 to 10 mA flows near the zener voltage. As a result, the dynamic impedance could be reduced by 1/3 to 1/5 times.
  • the zener diode according to the present invention reduces heat dissipation due to the reduction of parasitic capacitance and dynamic impedance, whereas a conventional zener diode generates a failure due to heat emission around 60 to 150 mA. There is an excellent effect that the driving is possible.
  • the Zener diode according to the present invention the thin film used as the light reflection film imposes an electrical guard ring effect, the ESD test of a high Human Body Model (HBM) of ⁇ 8 kV at a temperature of 180 ° C Even if repeated 10 times or more, the increase in leakage current was very low, such as several nA.
  • HBM Human Body Model
  • MTTF Mean Time to Failure
  • the present invention can be manufactured and manufactured in a variety of modified forms through the simplification and application on the basis of the structure using a plurality of semiconductor epi layer described above. As is well known, it is common to optimize the mass production of the product in comparison with the performance of the product such as yield, reliability, mass production, production cost.
  • a PN junction is formed through the growth of a plurality of semiconductor epilayers through a low temperature process, and a diffusion control layer is inserted into a junction surface where a high concentration semiconductor epilayer and a low concentration semiconductor epilayer meet when a zener diode is manufactured.

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Abstract

본 발명은 TVS(Transient Voltage Suppressor)급 제너 다이오드 및 그 제조 방법에 관한 것으로서, 저온 공정을 통한 다수의 반도체 에피층의 성장을 통해 PN 접합부를 형성하여 제너다이오드를 제작하는데 있어서, 고농도의 반도체 에피층과 저농도의 반도체 에피층이 만나는 접합면에 확산제어층을 삽입하여 접합면에서의 도판트 농도 구배를 높게 하고, 표면에 광반사막을 형성함으로써 외부 광의 유입에 따른 광누설 전류 발생을 감소시키고, 이중 절연막 구조 및 이중 금속막 구조를 통하여 소자의 광 차폐 효율 및 전기적 특성을 향상시키도록 한 것이다.

Description

TVS급 제너 다이오드 및 그 제조 방법
본 발명은 높은 전류에서 고속 스위칭이 요구되는 TVS급 제너 다이오드 및 그 제조 방법에 관한 것이다.
제너 다이오드는 PN접합의 항복(Breakdown)영역에서 동작특성이 나타나도록 제작된 다이오드로서, 역방향으로 전압을 가할 경우에 어떤 전압에서 안정화되는 성질을 이용하여, 일정한 전압을 얻기 위해 사용하는 것이다.
종래에 상기 제너 다이오드의 제작에 필요한 고농도와 저농도가 만나는 접합을 형성하기 위하여, 도 1a 내지 도 1d에 도시된 바와 같이, 대부분 불순물의 이온주입과 확산이라는 공정기술을 이용하였다.
도 1은 종래 제너 다이오드의 구조를 나타낸 단면도로서, 상기 제너 다이오드는, n+형 반도체층(100)과, n-형 도핑층(101)과, P+형 반도체층(203)과, P-형 반도체층(104)이 중복되어 이온주입과 확산 공정을 통해 접합을 형성하는 것으로서, 제조공정이 복잡하다.
도 2는 종래의 제너 다이오드의 다른 구조를 보인 단면도로서, p+형 반도체 층(103) 위에 p-형 반도체 층(104)을 형성한 후, 상기 p-형 반도체 층(104)에 이온 주입 공정을 통해 n+형 반도체 층(100)과 가드링(106)을 형성한다. 이 구조는, 가장 일반적으로 사용되는 구조로서, 이온주입과 더불어 1000oC 이상의 고온열처리를 하여 계면을 처리함으로써, 소자의 잡음을 줄이는 장점을 가지고 있다고 제시하고 있다.
도 3은 종래의 또 다른 제너 다이오드의 구조를 보인 단면도로서, 앞서와 마찬가지로, n-형 반도체 층(101) 위에 n+형 반도체 층(100)을 형성한 후, 상기 n+형 반도체 층(100) 내에 이온 주입 공정을 통해 p+형 반도체 층(103) 및 n-형 반도체 층(107)을 형성한다. 이 제너 다이오드는, n-/p++/n+/n-의 구조를 가지고, 상부에 금속접합으로 집적화가 가능하다는 장점이 있지만, 제작이 복잡하고, 접합의 깊이와 농도에 대한 제어가 어려워 균일한 특성을 얻기 어렵다는 문제가 있다.
도 4는 종래의 또 다른 제너 다이오드의 단면도로서, 이 제너 다이오드는, 저전압에서의 구동을 위해 n++/p+/n/p+ 구조로 확산을 통해 접합을 제어하기 때문에, 제조방법이 대체로 복잡하다. 또한, 어려운 공정기술을 이용함에도 불구하고 소자 항복전압의 구간에서 완만하게 전류가 변화하는 불리한 전기적 특성을 보인다.
도 5는 종래의 제너 다이오드에서 나타나는 문제점을 도식적으로 나타낸 것으로서, 이를 참조하면, 종래의 제너 다이오드에는, coner electric field(A), 반도체-금속 접합 부분에서의 metal spike(B), interface depletion(C), photo current 발생(D) 등이 발생할 수 있다.
더 구체적으로 설명하면, 이온주입과 확산 공정을 통해 PN 접합을 위한 p형 및 n형 반도체 층(207,208)층을 형성하는 과정에서, 도판트의 분포가 완만하게 되어, 항복전압(Vz)이 완만하게 변화하는 특성으로 나타나고, 이로 인해 제너 저항(Rz)과 캐패시턴스의 값이 증가하여 다이나믹 임피던스가 높아진다. 이와 같이 다이나믹 임피던스가 높은 제너 다이오드는, 동작시 열손실이 크고, 항복전압의 산포가 커진다.
그리고, 금속과 반도체 접합부의 가장자리의 도판트 농도가 높은 부분과 낮은 부분 사이에서 전위차가 크게 되어 소자의 항복전압과 신뢰성이 감소하는 문제가 발생한다. 이를 해소하기 위해 가드링(guard-ring)을 추가하기도 하지만, 이는 가드링을 부가해서 접합면적을 더 증가시키게 되므로, 접합의 캐패시턴스 및 다이나믹 임피던스가 더 높아져, 동작 속도가 더 저하되는 문제가 발생한다. 또한, 가드링의 추가로 인해 제조공정이 복잡해지고 제조단가가 높아진다.
또한, 광에 노출된 환경에서 종래의 제너 다이오드를 사용할 경우, 광이 소자의 반도체 층으로 흡수되면서 전자-정공 쌍(electron-hole pair)을 형성시키게 되며, 상기 전자-정공 쌍은 각각 양단의 전극으로 흘러가 광전류(Iph)를 유발시킨다. 이렇게 유발된 광전류는 광소자의 효율을 저하시키는 직접적 원인이 되고, 회로의 누설전류를 증가시키도록 작용한다. 따라서, 발광소자와 함께 사용되는 제너 다이오드의 경우, 광흡수에 따른 발광효율을 감소시키기 위하여 특별한 패키징 방법을 추가적으로 요구하게 된다.
이에 더하여, 종래의 제너 다이오드에서는, 소자의 표면쪽에서 발생하는 spike나 결정결함, 반도체와 산화막 사이의 계면이나, 금속과 반도체 계면에 존재하는 interface states와 depletion으로 인해 누설전류가 유발되어, 소자의 성능과 안정성이 저하될 수 있다.
상술한 바와 같이, 종래의 제너 다이오드는, 불순물 도판트(dopant)의 주입과 확산 공정을 이용하여 제조되기 때문에, 이온 주입 및 확산 공정을 통해 형성된 접합의 위치와 농도에 대한 재현성과 균일성이 불량하다. 따라서 생산 수율을 높이기 어렵고, 확산한 도판트의 분포가 날카롭지 못하여 제너항복이 넓은 범위에서 완만하게 일어나고, 이에 따른 저항성분이 증가하여 다이나믹 임피던스가 높아져, 동작시 열발생과 전력소모의 원인이 되고, 고속 동작을 기대하기 어렵다. 따라서, 종래의 방법으로는, 대전력 흡수를 목적으로 설계되어 높은 전류에서 고속의 동작이 요구되는 TVS(Transient Voltage Suppressor)급 제너 다이오드를 구현하는 것은 불가능하다.
본 발명은 종래의 제너 다이오드에서 나타나는 문제점을 해결하고자 한 것으로서, 접합면에서의 도판트 확산을 억제하여 농도구배가 높은 접합을 형성함으로써다이나믹 임피던스를 줄여, 높은 전류에서 고속으로 동작할 수 있으며, 더하여, 노광 환경에서 안정되게 사용할 수 있는 TVS급 제너 다이오드 및 그 제조 방법을 제공하고자 한다.
상기 과제를 해결하기 위한 수단으로서, 기판; 상기 기판의 상부에 형성된 다수의 반도체 에피층으로 이루어진 PN 접합부를 포함하는 활성부; 상기 활성부 내의 저농도 반도체 에피층과 고농도 에피층 사이에 삽입되어 도판트 확산을 방지하는 하나 이상의 확산 제어층; 상기 활성부의 접촉창을 제외한 나머지 표면에 형성되는 제1 절연막; 및 상기 활성부와의 오믹 접합을 위하여 상기 활성부의 접촉창 위에 형성되는 제1 금속막을 포함하여 이루어지는 TVS급 제너 다이오드를 제공한다.
상기 TVS급 제너 다이오드에 있어서, 상기 다수의 반도체 에피층은, n+/n-/p+, p+/p-/n+, n+/n-/p+/n-/n+, p+/p-/n+/p-/p+, n+/p-/n+, n+/p-/p+, p+/n-/p+ 중 어느 하나의 구조로 이루어질 수 있다.
상기 TVS급 제너 다이오드에 있어서, 상기 활성부는 메사 형태로 이루어질 수 있다.
상기 TVS급 제너 다이오드는, 상기 제1 절연층의 상부에 외부 광을 반사시켜 활성부로의 광입사를 저지하는 광반사막을 더 포함할 수 있으며, 또한, 상기 제1 금속막의 제2 접촉창을 제외한 나머지 상부 표면에 형성되는 제2 절연막; 및 상기 제2 접촉창을 통해 노출된 상기 제1 금속막 상부에 형성되는 제2 금속막을 더 포함할 수 있다.
더하여, 본 발명은 상기 과제를 해결하기 위한 다른 수단으로서, 기판을 형성하는 단계; 상기 기판의 상부에 다수의 반도체 에피층과 상기 다수의 반도체 에피층 중에서 고농도 반도체 에피층과 저농도 반도체 에피층 사이에 형성되어 도판트 확산을 방지하는 확산 방지층을 포함하는 활성부를 형성하는 단계; 다수의 반도체 에피층이 형성된 소자의 표면에 제1 절연막을 형성하는 단계; 최상부의 반도체 에피층 상부의 절연막을 일부 제거하여, 반도체-금속 접합을 위한 제1 접촉창을 형성하는 단계; 및 상기 제1 접촉창 상부에 오믹 접합을 위한 제1 금속막을 형성하는 단계를 포함하는 TVS급 제너 다이오드의 제조 방법을 제공한다.
상기 TVS급 제너 다이오드의 제조 방법은, 상기 제1 절연막을 형성하는 단계 이전에, 상기 다수의 반도체 에피층을 메사 구조로 식각하는 단계, 또는 상기 제1 절연막의 상부에 외부에서 입사되는 광을 반사하는 광반사막을 형성하는 단계, 또는 상기 제1 금속막 및 제1 절연막, 또는 제1 금속막 및 광반사막의 상부에 제2 절연막을 형성하는 단계; 상기 제1 금속막 상부에 형성된 제2 절연막의 일부를 제거하여 금속 접합을 위한 제2 접촉창을 형성하는 단계; 및 상기 제2 접촉창의 상부에 제2 금속막을 형성하는 단계를 더 포함할 수 있다.
그리고 상기 TVS급 제너 다이오드의 제조 방법에 있어서, 상기 활성부를 형성하는 단계는, 상기 다수의 반도체 에피층을 n+/n-/p+, p+/p-/n+, n+/n-/p+/n-/n+, p+/p-/n+/p-/p+, n+/p-/n+, n+/p-/p+, p+/n-/p+ 중 어느 하나의 구조로 형성하는 단계일 수 있다.
본 발명은, 다수의 반도체 에피층을 성장함에 의해 접합 구조를 형성하고, 상기 고농도의 에피층과 저농도의 에피층 사이에 확산제어층을 삽입함으로써, 저온에서 저렴한 비용으로 간단하게 접합면에서 날카로운 농도 구배를 갖는 제너 다이오드를 구현할 수 있으며, 그 결과 기생 캐패시턴스와 다이나믹 임피던스를 줄여, 높은 전류에서 고속 동작을 가능하도록 하는 우수한 효과가 있다.
상기 구조에 더하여, 이중 절연막, 이중 금속막 구조를 더 형성함으로써, 반도체-금속 접합 부위의 신뢰성과 균일성을 높이고, 오믹접합 저항을 최소화할 수 있으며, 메사형 구조로 활성영역을 구성하여 접합 면적을 줄여 기생 캐패시턴스를 줄이고, 전압의 분포와 전류의 흐름을 균일하게 할 수 있는 우수한 효과가 있다.
또한, 본 발명은, 광반사막을 형성함으로써, 광에 노출된 환경에서 광흡수에 따른 누설전류도 격감시키며, 가드링(guard ring)과 같은 효과로 인하여 surge나 ESD에 대한 동작의 신뢰성을 향상시킬 수 있다.
상기와 같이, 본 발명은 저항이 낮아 저항성 발열이 작으므로 전류밀도를 높게 할 수 있으며, 누설전류에 의한 전기적 손실이 감소하여 열의 발생을 감소시키고, 고속 동작을 가능케 함으로써, TVS급 제너다이오드가 구현가능하다.
도 1 내지 도 4는 종래의 제너 다이오드의 구조를 보인 단면도이다.
도 5는 종래의 제너 다이오드의 문제점을 설명하는 모식도이다.
도 6 내지 도 11은 본 발명의 제1 실시 예에 따른 TVS급 제너다이오드의 제조 방법을 보인 공정 단면도이다.
도 12 내지 도 17은 본 발명의 제2 실시 예에 따른 TVS급 제너다이오드의 제조 방법을 보인 공정 단면도이다.
도 18 내지 도 25는 본 발명의 제3 실시 예에 따른 TVS급 제너다이오드의 제조 방법을 보인 공정 단면도이다.
도 26 내지 도 33은 본 발명의 제4 실시 예에 따른 TVS급 제너다이오드의 제조 방법을 보인 공정 단면도이다.
도 34는 본 발명에 의한 TVS급 제너 다이오드의 전기적 특성을 설명하기 위한 전압-전류 특성 그래프이다.
도 35 내지 도 38은 본 발명에 의한 TVS급 제너 다이오드의 응용 예를 보인 단면도이다.
이하 첨부된 도면을 참조하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있는 바람직한 실시 예를 상세히 설명한다. 다만, 본 발명의 바람직한 실시 예에 대한 동작 원리를 상세하게 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.
또한, 도면 전체에 걸쳐 유사한 기능 및 작용을 하는 부분에 대해서는 동일한 도면 부호를 사용한다.
덧붙여, 명세서 전체에서, 어떤 부분이 다른 부분과 '연결'되어 있다고 할때, 이는 '직접적으로 연결'되어 있는 경우뿐만 아니라, 그 중간에 다른 소자를 사이에 두고 '간접적으로 연결'되어 있는 경우도 포함한다. 또한 어떤 구성 요소를 '포함'한다는 것은, 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라, 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
(제1 실시 예에 의한 TVS급 제너 다이오드의 제조 방법 및 구조)
도 6 내지 도 11은 본 발명의 제1 실시 예에 따른 TVS 급 제너 다이오드의 제조 방법을 나타낸 공정 단면도이다.
이를 참조하면, 본 발명에서는, 도 6에 도시된 바와 같이, 반도체 기판(300)을 마련한다. 본 실시 예에서는 반도체 기판(300)으로서, p+형 반도체 기판을 이용하는데, 이는 편의를 위해 만들어져 있는 p+형 반도체 기판을 사용하거나, 다른 기판 위에 p+형 반도체 층을 형성하여 사용할 수 있다.
이어서, 본 발명은 도 7 내지 도 9에 도시한 바와 같이 상기 반도체 기판(300) 위에 다수의 반도체 에피층을 성장함으로써 PN 접합부를 갖는 활성부(305)를 형성한다. 또한, 상기 활성부(305)를 형성하는데 있어서, 고농도의 반도체 에피층과 저농도의 반도체 에피층이 만나는 접합면에 확산제어층(302)을 삽입한다. 본 실시 예에 있어서, 상기 활성부(305)는, n+/n-/p+ 형의 반도체 에피층으로 이루어진다.
종래의 이온주입, 확산과 같은 공정방식으로는 농도구배를 정상적으로 제어하면서 상술한 구조의 활성부(305)를 제작하기가 매우 어렵다. 따라서 본 발명에서는, CVD(Chemical Vapor Deposition) 에피층성장 방식을 이용하여 저온에서 확산을 제어하면서 제조한다. 즉, 저온의 CVD공정으로 다수의 에피층에 자유로이 불순물의 농도구배를 제어하면서 성장하는 새로운 공정기술에 의해 제작할 수 있다.
상기 CVD를 이용하는 에피층 성장 방식은 종래에 이용된 이온주입과 확산 열처리 방식에 비하여 균일성, 재현성, 수율 측면에서 우수하다. 즉, 과거와 달리 대구경의 반도체를 사용하는 요즘의 반도체 공정기술에 있어서는, 상기 CVD를 이용한 에피층 성장 방식이, 고온에서 오랜 시간 동안 열처리하여 불순물을 activation하고 drive-in하는 종래의 방식에 비하여, 스루풋(throughput)과 경제적인 측면에서 유리하다.
상기 활성부(305) 형성 단계에서, p+형, n+형 에피층의 불순물 농도는 1×1019~ 5×1021 [cm-3] 의 범위를 사용하며, p-형, n-형의 에피층의 불순물 농도는 1×1014~ 3×1018 [cm-3] 의 범위를 사용하여, 제너 전압(VZ)을 대략 3 ~ 30[V]의 범위로 제어한다. 이하의 설명에서는, 표현상의 편리를 위해 농도에 따라서 p+와 p++를 따로 구분하지 않고 p+의 한 종류로 기술하였으며, n+와 n++도 n+ 하나로 표기하였다. 단, 농도 범위는 상술한 바와 같이 넓은 범위에서 항복전압과 오믹저항을 고려하여 사용한다. 또한, 다수의 반도체 에피층의 성장에 있어서 고농도층과 저농도층이 만나는 접합면에서 농도의 구배를 높게 조절하여 저항을 감소시킨다. 저농도층의 불순물 농도는 VZ를 정확하게 조절하는데 중요한 소자 파라미터가 된다.
상술한 활성부(305)의 형성 과정을 더 구체적으로 설명하면, 먼저 도 7에 도시된 바와 같이, 상기 p+형 반도체 기판(300) 위에 반도체 에피층, 예를 들어, p+형 반도체 층(301)을 형성한다. 이는, 기판의 불균일한 도판트 분포와 결정결함이 높은 문제를 해소시켜주며, 날카로운 접합이 형성 될 수 있도록 한다.
다음으로, 도 8에 도시한 바와 같이, 도판트의 확산을 감소시키기 위한 확산제어층(302)을 상기 p+형 반도체층(301) 상부에 형성하고, 상기 확산제어층(302)의 상부에 n-형 반도체층(303)과 n+형 반도체층(304)을 차례로 형성한다.
상기 확산제어층(302)은 결함을 발생시키지 않도록 1~100 [nm] 두께의 초박으로 형성하는데, 그 상부에 형성되는 반도체층과 직접적으로 접촉하여 도판트의 확산을 저지함으로써 접합면에서 날카로운 계면이 유지되도록 하여 항복전압 특성을 좌우하게 된다.
상기 확산제어층(302)에 의해 도판트의 확산이 급격하게 저지되어, 접합면에서의 도판트의 농도구배가 5x1025 [cm-4] 이상으로 높게 됨과 동시에 깊이 방향으로 동일한 위치에서의 도판트 분포가 일정하게 제어될 수 있으며, 그 결과 소자의 터널링이나 애벌런치(avalanche)에 의한 항복전압이 균일해진다.
기존의 방식과 비교하여 보면, 본 발명은, 다수의 반도체 에피층을 이용하여 접합부를 형성하는 방법을 이용하여, 도판트 농도의 구배(기울기)를 크게 할 수 있고, 확산제어층(302)을 삽입하여 깊이 방향으로 일정한 위치에 균일하게 농도구배를 더욱 높일 수 있다.
상기 확산제어층(302)의 상부에 형성되는 n-형 반도체층(303)은 확산제어층(302) 하부의 p+형 반도체층(301)과 접촉하여 항복전압 특성을 좌우하는 확산제어 나노접합을 형성하게 되므로 도판트의 농도구배를 최대한 높게 유지한다.
상술한 구조는, 반도체-금속 접합에서의 spike 문제를 완화시키고, 소자 내부에 깊이 위치하는 접합면에서 전계가 균일하게 분포하도록 한다. 또한, 소자의 표면쪽에 발생하는 spike나 결정결함, 반도체와 산화막 사이의 계면이나, 금속과 반도체 계면에 존재하는 interface states와 depletion으로 인해 유발되는 누설전류를 격감시켜 소자의 성능과 안정성을 향상시켜 준다.
또한, 상술한 구조는 접합면에서 농도 구배를 높게 유지함으로써, 항복전압이 급격하게 발생하고, 다이나믹 임피던스가 감소되는 등의 전기적 특성 개선을 가능하게 한다.
이어서, 본 발명은 도 9에 도시한 바와 같이, 리소그래피와 건식식각을 통하여, 활성부(305)를 메사(mesa) 형태로 형성할 수 있다. 상기와 같이 활성부(305)를 메사 형태로 식각함으로써, 접합 면적을 최소화하고 식각측벽에 결합이 주입되지 않도록 제어한다. 본 발명은, 상기와 달리, 제조공정의 편리성을 위해 활성부(305)를 단차가 적은 평면(planar) 구조로 형성할 수도 있다. 이때 단차가 적은 평면 구조의 경우, 활성부(305)의 격리(isolation)를 위하여, 확산, 산화, 식각, 트랜치(trench) 공정을 적용할 수 있다.
다음으로, 본 발명은, 소자의 표면을 세척하여 청정하게 조절하고, 전극으로 사용하지 않는 부위와 금속 사이에 양질의 절연을 위해, 상기 활성부(305)의 접촉창을 제외한 나머지 표면, 즉, 활성부(305)의 측벽 및 반도체 기판(300)의 노출된 상부면에 제1 절연막(306)을 형성한다. 상기 제1 절연막(306)의 형성은 도판트의 확산을 최대한 저지하기 위하여 780oC 이하의 저온 공정에서 이루어진다. 이와 같이 저온 공정에서 제1 절연막(306)을 형성하는 것은, 종래와 같이 이온주입된 불순물의 활성화, 불순물의 확산에 의한 도핑, 불순물의 drive-in과 같은 목적을 위해 공정 온도가 1000oC 내지는 더 높아지는 경우, 도판트의 확산이 많이 일어나 농도 구배가 높은 계면을 형성하기 어렵고, VZ와 저항과 캐패시턴스와 같은 소자의 파라미터를 적절히 조절하기 어렵기 때문이다.
상기 제1 절연막(306)의 형성시, 반도체층와 금속 사이의 오믹접합을 위해, 리소그래피와 식각공정을 이용하여 상기 활성부(305) 상부에 존재하는 제1 절연막(306)을 부분적으로 식각하여, 제1 접촉창(307)을 형성한다. 이때, 상기 제1 접촉창(307)을 통하여 반도체와 금속 간의 오믹접합이 이루어지므로, 식각에 따른 결함 생성이나 잔류물(residue)이 남지 않도록 세정 공정을 잘 수행해야 한다.
마지막으로, 도 11에 도시한 바와 같이, n+형 반도체 층(304)과 금속의 오믹접합을 위해, 금속층 증착 및 리소그래피와 식각 공정을 통해 상기 제1 접촉창(307)의 상부에 제1 금속막(308)를 형성한다.
상술한 구조의 제1 실시 예에 따른 제너 다이오드는, 광 차폐를 위한 패키징을 하는 제품이나 광의 영향을 크게 고려하지 않아도 되는 제품으로 적절하며, 상기 제1 금속막(308)의 두께를 2 μm 이상으로 충분히 하여 소자의 제조를 완료하고, 이후 패키징 단계로 넘어가 완제품으로 완성된다.
(제2 실시 예에 의한 TVS급 제너 다이오드의 제조 방법 및 구조)
도 12 내지 도 17은 본 발명의 제2 실시 예에 의한 제너 다이오드의 제조 방법을 나타낸 공정 단면도로서, 여기서, 도 12 내지 도 16의 단계는, 앞서의 실시 예의 도 6 내지 도 10의 단계와 동일하다.
이를 참조하면, 본 발명의 제2 실시 예에서는, 도 12 내지 도 16에 도시한 바와 같이, 반도체 기판(300) 위에 메사 구조의 활성부(305) 및 제1 절연막(306)을 형성한 후, 도 17에 도시한 바와 같이 n+형 반도체 층(304)과 금속의 오믹접합을 위해, 제1 접촉창(307)의 상부에 제1 금속막(308a)을 형성하면서, 광반사막(308b)을 상기 금속막(308a)를 제외한 나머지 상부면에 최대한 넓게 형성한다. 이때, 상기 제1 금속막(308a)과 광반사막(308b)는 상호 소정 간격 떨어져 배치되어, 전기적으로 연결되지 않도록 한다.
그리고, 상기 광반사막(308b)은 금속박막을 포함하는 여러 종류의 재질로 이루어질 수 있으며, 광반사 효율을 더욱 높이기 위해, 기판 상부에서 메사 구조의 측면 부위까지 배치시킬 수 있으며, 메사 형태가 아닌 평면 형태의 반도체 소자에도 사용할 수 있다.
제2 실시 예에서, 상기 제1 금속막(308a)은 앞서 제1 실시 예에서의 제1 금속막(308)과 마찬가지로, 그 두께를 2 μm 이상으로 형성한다. 상술한 구조의 제너 다이오드는, 노광 환경에서 사용되더라도 광반사막(308b)에 의하여 상당한 수준으로 광이 반사되어, 광전류 발생을 현저하게 감소시킬 수 있다.
(제3 실시 예에 의한 TVS급 제너다이오드의 제조 방법 및 구조)
도 18 내지 도 25는 본 발명의 제3 실시 예에 따른 제너 다이오드의 제조 방법을 보인 단면도이다. 여기서, 도 18 내지 도 22에 보인 단계는, 제1 실시 예에서 설명한 도 6 내지 도 10의 단계와 거의 유사하게 이루어지며, 다만, 제1 금속막(308c)의 두께에서 다소 차이가 있다.
상기 도면을 참조하면, 본 발명의 제3 실시 예에서는, 도 18 내지 도 22에 도시한 바와 같이, 반도체 기판(300)의 상부에 메사 구조의 활성부(305)와, 제1 절연막(306)과, 제1 접촉창(307)을 형성한 후, 도 23에 도시된 바와 같이, 상기 제1 접촉창(307)을 통해 노출된 n+형 반도체층(304)의 상부에, n+형 반도체(304)와 금속의 오믹접합을 위해 제1 금속막(308c)를 형성한다. 이때, 상기 제1 금속막(308c)의 두께는 대략 1.5 μm 이상으로 한다.
그리고 도 24에 도시한 바와 같이, 광사진전사와 식각공정을 통하여, 제2 절연막(309)과 제2 접촉창(310)을 형성한다. 상기 제2 절연막(309)은, 상기 제1 금속막(308c)를 제외한 나머지 표면에 형성되며, 상기 제2 접촉창(310)은, 금속 접합을 위해 상기 제1 금속막(308c)를 외부로 노출시키게 된다.
이어 마지막으로, 상기 제2 접촉창(310)을 통해 노출된 제1 금속막(308c)의 상부에 제2 금속막(311)을 형성한다. 상기 제2 금속막(311)는 와이어 본딩을 위한 것으로서, 광사진전사와 식각공정을 통해 형성되어, 제1 금속막(308c)의 상부에 제2의 금속 접합을 형성한다.
이상의 제3 실시 예에 따른 제너 다이오드는, 제1 실시 예와 마찬가지로, 광이 차폐되는 패키징을 하는 제품이나, 광의 영향을 크게 고려하지 않아도 되는 제품으로 적당하다. 상기 제3 실시 예에 따른 제너 다이오드에서, 제1 금속막(308c)을 저가이고 와이어 본딩의 신뢰성은 떨어지지만 반도체와의 오믹 접합 특성이 안정된 금속물질로 두께를 두껍게 형성하고, 제2 금속막(311)을 고가이고 각종 온도와 습도와 와이어 본딩에 대한 신뢰성이 좋은 금속물질로 두께를 얇게 형성함으로써, 신뢰성을 높이는 동시에 경제성을 확보할 수 있다. 예를 들어, 제2 금속막(311)는, 통상적으로 사용하는 Al(Si)을 이용할 수 있고, 이외에 와이어 본딩시의 신뢰성을 높이기 위한 금속재료로서, Ti/Au, Ni/Au, Ti/Ni/Au와 같이 Au를 위주로 하는 다층의 금속막으로 구성할 수 있다.
이후, 상기 소자는 패키징 단계로 넘어가 완제품으로 완성된다.
(제4 실시 예에 의한 TVS 급 제너다이오드의 제조 방법 및 구조)
마지막으로, 도 26 내지 도 33은 본 발명의 제4 실시 예에 따른 제너 다이오드의 제조 방법을 나타낸 공정 단면도이다. 여기서, 도 26 내지 도 30의 단계는, 앞서 제1 실시 예에서 보인 도 6 내지 도 10의 단계와 거의 유사하다.
즉, 본 발명의 제4 실시 예에 따른 제너 다이오드는, 다른 실시 예에서와 마찬가지로, 반도체 기판(300) 위에 메사 구조의 활성부(305)와, 제1 절연막(306)과, 제1 접촉창(307)을 형성한다.
그리고 나서, 도 31에 도시된 바와 같이, n+형 반도체층(304)과 금속의 오믹접합을 위해 제1 금속막(308d)을 제1 접촉창(207)을 통해 노출된 n+형 반도체층(304)의 상부에 형성하고, 또한, 상기 제1 금속막(308d)이 형성된 부분을 제외한 나머지 상부 표면에 최대한 넓게 광반사막(308e)을 형성한다. 상기 제1 금속막(308d)는 종래의 통상적인 방법인 리소그래피와 식각공정을 통해 형성되며, 상기 광반사막(308e)와 제1 금속막(308d)은 상호 소정 간격 떨어져, 전기적으로 연결되지 않도록 한다. 이때, 광반사막(308e)는 광 반사율이 높은 물질이라면 어느 것이라도 사용가능하다. 이에 의하여, 상기 제2 실시 예에서와 마찬가지로, 노광 조건에서 사용되더라도 광 입사에 따른 광전류 발생을 현저히 감소시킬 수 있다.
또한, 광반사막(308e)은 제 1금속막(308d)와 실리콘 기판의 사이에 위치하여 전기적으로 안정도를 높이는데 기여한다. 즉, electrical surge나 ESD(Electrostatic Discharge)와 같은 순간적인 고전압이 금속패드를 통하여 인가되어도 반도체로 연계되는 강도를 감쇄시키는 guard ring과 같은 역할을 하게 된다. 따라서 통상적으로 HBM 모델에서 8 kV 이상으로 ESD 전압을 높이는데 유용하고, 소자동작의 전기적 안정성을 높일 수 있다.
이어서, 본 발명의 제4 실시 예에서는, 도 32에 도시된 바와 같이, 소자의 상부 표면에 제2 절연막(309)을 형성하고, 광사진전사와 식각공정을 통해 제1 금속막(308d) 상부의 절연막을 제거하여 금속 접합을 위한 제2 접촉창(310)을 형성한다.
그리고 마지막으로, 도 33에 도시한 바와 같이, 광사진 전사와 식각 공정을 통하여 제2 접촉창(310)을 통해 노출된 제1 금속막(308d) 상부에 제2 금속막(311)을 형성하여, 제2의 금속 접합을 형성한다. 상기 제2 금속막(311)는, 상기 제1 금속막(308d) 보다 넓게 형성되는 것이 바람직하며, 더 바람직하게는 제1 금속막(308d)와 광반사막(308e) 사이의 갭을 커버하도록 형성함으로써, 제2 실시 예에서, 제1 금속막(308a)와 광반사막(308b) 사이의 갭을 통한 광 입사로 인한 광 전류 발생까지 차단시킴으로써, 광의 차폐 효율을 더 높일 수 있다.
제3 실시 예에서와 마찬가지로, 상기 제1 금속막(308d)을 저가이고 와이어 본딩의 신뢰성은 떨어지지만 반도체와의 오믹 접합 특성이 안정된 금속물질로 두께를 두껍게 형성하고, 제2 금속막(311)을 고가이고 각종 온도와 습도와 와이어 본딩에 대한 신뢰성이 좋은 금속물질로 두께를 얇게 형성함으로써, 신뢰성을 높이는 동시에 경제성을 확보할 수 있다. 예를 들어, 제2 금속막(311)는, 통상적으로 사용하는 Al(Si)을 이용할 수 있고, 이외에 와이어 본딩시의 신뢰성을 높이기 위한 금속재료로서, Ti/Au, Ni/Au, Ti/Ni/Au와 같이 Au를 위주로 하는 다층의 금속막으로 구성할 수 있다.
이후, 소자의 제조 단계가 완료되어, 패키징 단계로 넘어가 완제품으로 완성된다.
이상에서 설명한 실시 예들에 있어서, 제4 실시 예에 따른 제너 다이오드는, 구조가 복잡하고, 제작 단가가 가장 높지만, 광차폐 성능이 가장 우수하여 노광환경에서 사용하는 전용 소자로서 사용 가능하다. 또한, 금속의 와이어 본딩이나 온도와 습도의 외부환경이 열악한 조건에서 신뢰성이 높게 동작함으로써, 고가의 TVS 제너 다이오드로서도 아주 적합하다.
도 34는 종래의 제너 다이오드와 상술한 본 발명의 제너 다이오드와의 전기적 특성의 차이를 보인 그래프이다. 도 34에 있어서, 실선은 본 발명에 따른 제너 다이오드의 전압-전류 특성을 나타낸 것이고, 점선은 종래의 제너 다이오드에서의 전압-전류 특성을 나타낸 것이다. 이를 참조하면, 본 발명에 의한 제너 다이오드의 경우, 항복전압이 일어나는 전압의 구간이 짧고 항복에 의한 전류의 흐름이 명확하게 일어난다. 반면에 종래의 제너 다이오드는, 각종 누설전류로 인하여 역방향 누설전류가 높고, 항복특성이 완만하고 항복이 일어난 후에 높은 저항을 보이며 전류가 흘러 높은 다이나믹 임피던스가 나타난다. 따라서, 열저항이 열을 심하게 발생시켜 낮은 전류에서 고장이 발생된다. 그리고 광에 노출된 환경에서는 광흡수에 의해 광전류(Iph)가 흐르게 되어 사용 구간이 불안정해지고, 전력소모가 커지며, 장시간 사용시 신뢰성이 떨어진다.
(본 발명에 의한 TVS급 제너 다이오드의 응용예)
다음으로, 도 35 내지 도 38은, 본 발명에 따른 제너 다이오드의 다양한 응용 예를 보인 것으로서, 본 발명에 있어서, 다수의 에피층을 이용하여 날카로운 접합을 형성한 구조에 대한 다양한 예를 보인다.
도 35 내지 도 38에 도시된 제너 다이오드는, 각각, 반도체 기판(510,520,530,540) 위에, 다수의 반도체층이 n+/n-/p+, p+/p-/n+, n+/n-/p+/n-/n+, p+/p-/n+/p-/p+의 형태로 형성된 활성부(511, 521, 531, 541)를 형성하고, 상기 활성부(511, 521, 531, 541)의 접합면에 확산제어층(512, 522, 532a, 532b, 542a, 542b)을 삽입한 형태를 취한다. 더하여, 각 제너다이오드는, 제4 실시 예에서와 같이, 상기 활성부(511, 521, 531, 541)는 메사 구조로 형성할 수 있으며, 상기 활성부(511, 521, 531, 541)의 상부 표면에 제1,2 금속막(514, 517, 524, 527, 534, 537, 544, 547)을 형성하고, 상기 제1,2 금속막(514, 517, 524, 527, 534, 537, 544, 547)을 제외한 소자의 상부 표면에 제1,2 절연막(513, 516, 423, 526, 533, 536, 543, 546)을 형성하고, 상기 제1, 2 절연막(513, 516, 423, 526, 533, 536, 543, 546)의 사이에 광반사막(515, 525, 535, 545)를 형성한 것이다. 상술한 바와 같은 구조의 제너 다이오드들은, 모두 다수의 반도체층에 의한 도판트 농도의 구배(기울기)를 크게 할 수 있고, 확산제어층을 삽입함으로써 소자의 깊이 방향으로의 농도 구배를 균일하게 할 수 있으며, 이중의 금속막, 이중의 절연막 및 광반사막을 적용함에 의하여, 광 차폐 효율을 최대화하여, 노광 환경 전용의 TVS급 제너 다이오드에 적합한 제너다이오드를 구현할 수 있다.
도 35 내지 도 38에 보인 제너 다이오드들은, 종래의 이온주입, 확산, 활성화 열처리를 하는 공정에 의해서는 구현하기 어렵다. 즉, 본 발명에 의한 제너 다이오드는, CVD의 에피성장 기술을 활용하여, 종래에 없던 접합의 배열과 구조를 갖는 활성부(511,521,531,541)를 구비함으로써, 전압이 인가되는 경우 높은 전계(electric field)가 형성되는 부분이 금속이나 계면에서 멀리 떨어져 반도체 깊숙하게 위치 하도록 한다. 이에 의하여, 누설 전류가 감소하고, 반도체-금속 접합의 균일성과 신뢰성이 향상될 수 있다.
또한, 본 발명에 의한 제너 다이오드는, 활성부(511,521,531,541)의 형성에 있어서, 확산제어층(512,522,532a,532b,542a,542b)을 경계로 해서 고농도 에피층와 저농도 에피층의 계면이 정확히 정의되어, 반도체 소자의 역방향 전압을 인가한 조건에서 항복특성으로 인한 전류의 변화가 급격하게 유도되고, 항복전압의 분포를 균일하게 할 수 있다.
또한, 상술한 제너 다이오드들은, 메사 구조를 통해 활성부(511,521,531,541)의 접합 면적을 감소시켜 캐패시턴스를 감소시키으로써, 동작 시간 상수를 최소화하여, 고속 동작을 가능하게 하며, 그 결과 고속의 ESD(electrostatic discharge)에 매우 강하게 됨은 물론 Gbps급의 고속 데이터 통신선의 입출력단에 응용하는 소자로 사용될 수 있다.
본 발명에 의한 제너 다이오드는, 상기 도 35 내지 도 38에 보인 구조 뿐만아니라, 다수의 반도체 에피층을 n+/p-/n+, n+/p-/p+, p+/n-/p+의 형태로 응용하여 구현될 수 도 있다. 이러한 경우에도 고농도와 저농도의 에피층 사이에는 확산제어층을 삽입하여, 불순물의 농도구배를 크게 유지하고, 활성부를 메사구조로 형성하는 것으로서, 다만, 반도체 에피층의 수를 줄이는 대신에 각 에피층을 두께를 증가시켜야 한다.
이러한 경우 반도체 에피층의 숫자를 줄여서 에피 성장을 단순화함으로써 제조 단계에서 양산성을 높일 수 있으나, 많은 수의 에피층을 이용하는 구조에 비하여, 저항과 누설전류와 같은 성능은 다소 감소한다.
본 발명에 의한 제너 다이오드의 특성을 실험한 결과, 본 발명은, CVD 공정을 이용하여 800oC 이하의 저온에서 제조될 수 있으며, 제조 단계가 매우 간략하여 제조비용이 적게 소요되며, 날카로운 접합으로 기생 캐패시턴스와 다이나믹 임피던스가 작아졌다. 더 구체적으로, 본 발명은 기존의 제너 다이오드가 제너 전압 부근에서 5~10 mA의 전류가 흐르는 조건에서 15~30 ohm의 저항을 보이는데 반하여, 3~10 ohm 정도의 매우 낮은 저항 특성을 제공할 수 있는 것으로서, 다이나믹 임피던스를 1/3 ~ 1/5배로 감소시킬 수 있었다.
더하여, 기존의 제너 다이오드가 60~150 mA 부근에서 열방출에 따른 고장이 발생하는데 비하여, 본 발명에 의한 제너 다이오드는, 기생 캐패시턴스 및 다이나믹 임피던스의 감소로 열방출을 줄여 동일한 크기에서 200 mA 이상의 전류 구동이 가능하게 되는 우수한 효과가 있다. 마찬가지로 본 발명에 의한 제너 다이오드는, 광반사막으로 사용되는 박막이 전기적인 가드링(guard ring) 효과를 부과하게 되어 ± 8 kV의 높은 HBM(Human Body Model)의 ESD 테스트를 180oC의 온도에서 10회 이상 반복해도 누설전류의 증가가 수 nA 정도로 매우 낮게 일어나는 결과를 보였다. 또한 본 발명의 소자에서 MTTF(Mean Time to Failure)는 2x1010 hours 로 측정되어 ESD 결과와 더불어 신뢰성이 탁월한 결과를 보인다.
본 발명은 상술한 다수의 반도체 에피층을 이용한 구조를 기본으로 하여 단순화 및 응용화를 통해 여러 가지 변형된 형태로 소자를 제작하여 제품화 할 수 있다. 주지하는 바와 같이 통상적으로 제품의 양산에는 수율, 신뢰성, 양산성, 생산단가와 같은 점들을 제품의 성능과 비교하여 최적화하는 것이 일반적이다.
이상에서 설명한 본 발명은 전술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경할 수 있다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 당업자에게 있어 명백할 것이다.
본 발명에 따라, 저온 공정을 통한 다수의 반도체 에피층의 성장을 통해 PN 접합부를 형성하여 제너다이오드의 제작 시 고농도의 반도체 에피층과 저농도의 반도체 에피층이 만나는 접합면에 확산제어층을 삽입하여 접합면에서의 도판트 농도 구배를 높게 하고, 표면에 광반사막을 형성함으로써, 외부 광의 유입에 따른 광누설 전류 발생을 감소시키고, 이중 절연막 구조 및 이중 금속막 구조를 통하여 소자의 광 차폐 효율 및 전기적 특성을 향상시킬 수 있다. 특히, 전력용 반도체 소자 분야에 있어서, 일정전압을 얻도록 함에 따라, 산업상 이용가능성이 크다.

Claims (10)

  1. 기판;
    상기 기판의 상부에 형성된 다수의 반도체 에피층으로 이루어진 PN 접합부를 포함하는 활성부;
    상기 활성부 내의 저농도 반도체 에피층과 고농도 에피층 사이에 삽입되어 도판트 확산을 방지하는 하나 이상의 확산 제어층;
    상기 활성부의 접촉창을 제외한 나머지 표면에 형성되는 제1 절연막; 및
    상기 활성부와의 오믹 접합을 위하여 상기 활성부의 접촉창 위에 형성되는 제1 금속막을 포함하여 이루어지는 TVS급 제너 다이오드.
  2. 제1항에 있어서, 상기 다수의 반도체 에피층은
    n+/n-/p+, p+/p-/n+, n+/n-/p+/n-/n+, p+/p-/n+/p-/p+, n+/p-/n+, n+/p-/p+, p+/n-/p+ 중 어느 하나의 구조로 이루어지는 것을 특징으로 하는 TVS급 제너 다이오드.
  3. 제1항에 있어서,
    상기 활성부는 메사 형태인 것을 특징으로 하는 TVS급 제너 다이오드.
  4. 제1항에 있어서,
    상기 제1 절연층의 상부에 외부 광을 반사시켜 활성부로의 광입사를 저지하는 광반사막을 더 포함하는 것을 특징으로 하는 TVS급 제너 다이오드.
  5. 제1항 또는 제4항에 있어서,
    상기 제1 금속막의 제2 접촉창을 제외한 나머지 상부 표면에 형성되는 제2 절연막; 및
    상기 제2 접촉창을 통해 노출된 상기 제1 금속막 상부에 형성되는 제2 금속막을 더 포함하는 것을 특징으로 하는 TVS급 제너 다이오드.
  6. 기판을 형성하는 단계;
    상기 기판의 상부에 다수의 반도체 에피층과 상기 다수의 반도체 에피층 중에서 고농도 반도체 에피층과 저농도 반도체 에피층 사이에 형성되어 도판트 확산을 방지하는 확산 방지층을 포함하는 활성부를 형성하는 단계;
    다수의 반도체 에피층이 형성된 소자의 표면에 제1 절연막을 형성하는 단계;
    최상부의 반도체 에피층 상부의 절연막을 일부 제거하여, 반도체-금속 접합을 위한 제1 접촉창을 형성하는 단계; 및
    상기 제1 접촉창 상부에 오믹 접합을 위한 제1 금속막을 형성하는 단계를 포함하는 TVS급 제너 다이오드의 제조 방법.
  7. 제6항에 있어서,
    상기 제1 절연막을 형성하는 단계 이전에, 상기 다수의 반도체 에피층을 메사 구조로 식각하는 단계를 더 포함하는 것을 특징으로 하는 TVS급 제너 다이오드의 제조 방법.
  8. 제6항에 있어서,
    상기 제1 절연막의 상부에 외부에서 입사되는 광을 반사하는 광반사막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 TVS급 제너 다이오드의 제조 방법.
  9. 제6항 또는 제8항에 있어서,
    상기 제1 금속막 및 제1 절연막, 또는 제1 금속막 및 광반사막의 상부에 제2 절연막을 형성하는 단계;
    상기 제1 금속막 상부에 형성된 제2 절연막의 일부를 제거하여 금속 접합을 위한 제2 접촉창을 형성하는 단계; 및
    상기 제2 접촉창의 상부에 제2 금속막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 TVS급 제너 다이오드의 제조 방법.
  10. 제6항에 있어서,
    상기 활성부를 형성하는 단계는,
    상기 다수의 반도체 에피층을 n+/n-/p+, p+/p-/n+, n+/n-/p+/n-/n+, p+/p-/n+/p-/p+, n+/p-/n+, n+/p-/p+, p+/n-/p+ 중 어느 하나의 구조로 형성하는 단계인 것을 특징으로 하는 TVS급 제너 다이오드의 제조방법.
PCT/KR2009/002924 2009-03-13 2009-06-02 Tvs급 제너 다이오드 및 그 제조 방법 WO2010104241A1 (ko)

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KR1020090021507A KR101016183B1 (ko) 2009-03-13 2009-03-13 Ｔｖｓ급 제너 다이오드 및 그 제조 방법
KR10-2009-0021507 2009-03-13

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