KR100888894B1 - 제너 다이오드 및 그 제조 방법 - Google Patents

제너 다이오드 및 그 제조 방법 Download PDF

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Abstract

본 발명은 간단한 구조를 통해 주변으로부터의 광 흡수 및 접합면에서의 도판트 확산을 최소화함으로써 복잡한 제조 공정이나 큰 비용 추가 없이도 소자의 특성을 향상시킬 수 있는 제너 다이오드 및 그 제조 방법에 관한 것으로서, 상기 제너 다이오드의 활성부로 광이 흡수되는 것을 방지하도록, 광반사막을 형성하고, 높은 농도 구배를 갖는 접합면에 초박막 두께로 확산방지막을 형성하여, 도판트 확산을 방지한다.
반도체 소자, 제너 다이오드, 항복 특성, PN 접합, 확산 방지막, 광반사막

Description

제너 다이오드 및 그 제조 방법{Zener diode and manufacturing method thereof}
본 발명은 PN 접합 구조를 이용하는 제너 다이오드에 관한 것으로서, 더욱 상세하게는 간단한 구조를 통해 주변으로부터의 광 흡수 및 접합면에서의 도판트 확산을 최소화함으로써 복잡한 제조 공정이나 큰 비용 추가 없이도 소자의 특성을 향상시킬 수 있는 제너 다이오드 및 그 제조 방법에 관한 것이다.
반도체 소자(semiconductor device)는 반도체의 전기 전도 특성을 이용한 고체 능동 소자로서, Ge이나 Si를 비롯하여 GaAs, GaN, InP 계 화합물이나 혼합물이 사용된다. 반도체는 성질상 n형 반도체, p형 반도체, 진성(眞性) 반도체 등으로 구분할 수 있으며, 반도체 소자는 이러한 반도체를 단체(單體)로, 또는 몇 개를 서로 접합하여 구현된다. pn 접합을 이용한 반도체 소자의 일 예로서, 제너 다이오드를 들 수 있다.
제너 다이오드는 PN접합의 항복(Breakdown)영역에서 동작특성이 나타나도록 제작된 다이오드로서, 역방향으로 전압을 가했을 경우에 어떤 전압에서 안정화되는 성질을 이용하여, 일정한 진압을 얻기 위해 사용한다. 상기 제너 다이오드와 같은 반도체 소자의 PN 접합 구조는, 대부분 이온 주입과 확산이라는 공정 기술을 통해 형성된다.
도 1a 내지 도 1d는 종래 제너 다이오드를 설명하기 위한 도면이다.
이 중에서, 도 1a는 Richaed B Fair, Hayden W. Wivell, "Zener and avalanche breakdown in As-implanted low voltage Si n-p junctions", IEEE Transaction on Electron Devices, Vol. 23, No. 5, pp. 512-518 (1976)에 나타난 저전압 제너 다이오드의 단면 구조도이다. 이 구조는, p+형 반도체 층(100) 위에 p-형 반도체 층(101)을 형성한 후, 상기 p-형 반도체 층(101)에 이온 주입 공정을 통해 n+형 반도체 층(103)과, n-형 반도체 층(104)을 형성하며, 상기 위에 절연막(102)과, 금속막(105)을 형성하여 이루어진다.
도 1b는 한국특허 공고번호 1990-008819호(1990년 11월 30일 공고)에서 제시한 제너 다이오드의 단면 구조도로서, n+형 반도체 층(103) 위에 n-형 반도체 층(104)을 형성한 후, 상기 n-형 반도체 층(104)에 이온 주입 공정을 통해 p+형 반도체 층(100)과 가드링(106)을 형성한다. 이 구조는, 가장 일반적으로 사용되는 구조로서, 이온주입과 1000oC 이상의 고온열처리로 잡음을 줄이는 효과가 있다.
도 1c는 미국 특허 4,672,403호(1987년 6월 6일)에서 제시한 제너 다이오드의 단면 구조도로서, 앞서와 마찬가지로, p-형 반도체 층(101) 위에 p+형 반도체 층(100)을 형성한 후, 상기 p+형 반도체 층(100) 내에 이온 주입 공정을 통해 n+형 반도체 층(103) 및 p-형 반도체 층(107)을 형성한다. 이 구조는, p-/n+/p+/p-의 구조를 가지고, 상부에 금속접합으로 집적화가 가능한 장점이 있지만, 제작이 복잡하고, 접합의 제어가 어려워 특성의 균일성에 문제가 있다.
도 1d는 N.D. Stojadinnvic, "New technique for fabrication of low voltage Si zener diodes", Electronic Letters, Vol. 17, No. 3, pp. 130-132 (1981)에 제시된 저전압용 제너 다이오드의 단면 구조도로서, 이 제너 다이오드는, p+/n+/n-/n+ 구조로 확산을 통해 접합을 제어한다.
이와 같이 이온 주입과 확산에 의해 제조되는 제너 다이오드의 경우, 도 2에 도시된 바와 같이, p-형 반도체 층과 n+ 반도체 층을 형성하는 과정에서, 그 접합 영역(207,208)에서 도판트의 분포가 완만해지면 항복전압(Vz)이 완만하게 변화하는 특성으로 나타나고, 이로 인해 제너 저항(Rz)과 캐패시턴스의 값이 증가하여 다이나믹 임피던스가 높아진다. 이러한 반도체를 동작시키면, 열손실이 증가하게 되고, 항복전압의 산포가 커져서 소자의 사양을 만족시키는 양품의 수율이 낮을 수밖에 없다.
일부 제너 다이오드에서는, 금속과 반도체 접합이 이루어진 가장자리에 존재하는 도판트 농도가 높은 부분과 낮은 부분 사이에서 전위차가 크게 인가되어 소자의 항복전압과 신뢰성이 감소하는 문제점을 해소하기 위해 가드링(guard-ring)을 추가하기도 한다. 그러나 이 방법은 확산에 의한 접합면적이 본질적으로 넓은데, 이에 가드링을 부가해서 접합면적을 더 증가시키게 되므로 접합의 캐패시턴스가 증가하여 동작속도가 저하되고, 제조공정이 복잡하여 제조단가가 높아진다.
또한, 광에 노출된 환경에서 종래의 반도체 소자를 사용하는 경우, 도 2에 도시된 바와 같이, 광이 반도체 층으로 흡수되면서 반도체 내부에 전자-정공 쌍(electron-hole pair)을 형성시키게 되고, 이는 각각 양단의 전극으로 흘러가면서 광전류(Iph)를 유발시킨다. 이러한 광전류는 광소자의 효율을 저하시키는 직접적 원인이 되고, 회로의 누설전류를 증가시키도록 작용하게 된다. 특히 발광소자와 동시에 사용하는 제너 다이오드에서는, 제너 다이오드의 광흡수에 따른 발광효율의 감소라는 문제점을 해결하기 위하여 특별한 패키징 방법을 추가적으로 요구하게 된다.
본 발명은 제너 다이오드에 있어서 외부 광을 흡수함에 의해 발생된 누설 전류에 의한 문제점을 해결하고자 제안된 것으로서, 광흡수를 최소화하도록 구조화함으로써 반도체 소자의 특성을 향상시키며, 또한, 복잡한 제조 공정이나 비용 증가없이 간단한 구조를 통해 도판트의 확산을 억제하여, 종래 확산에 의해 날카로운 접합 계면을 얻을 수 없었고, 이로 인해 다이나믹 임피던스 및 접합의 캐패시턴스가 커지는 문제를 간단하게 해결하고자 한다.
상기 과제를 해결하기 위한 수단으로서, 본 발명은, 기판; 상기 기판의 상부에 형성된 활성부; 상기 활성부의 접촉창을 제외한 나머지 상부에 형성되는 절연막; 상기 활성부로의 전기 접촉을 위해 상기 활성부의 접촉창 위에 형성되는 금속막; 및 상기 활성부로의 상측 또는 측면으로의 광 흡수를 방지하도록, 상기 절연막의 상부 또는 내부에 형성되는 광반사막을 포함하여 이루어지는 제너 다이오드를 제공한다.
상기 본 발명에 의한 제너 다이오드에 있어서, 상기 활성부는, 하나 이상의 n형 반도체 층과 하나 이상의 p형 반도체 조합으로 이루어지며, 농도 구배가 높은 pn 접합면을 포함하는 것을 특징으로 한다.
또한, 본 발명에 의한 제너 다이오드에 있어서, 상기 활성부는, 농도 구배가 높은 접합면에서의 도판트 확산을 억제하는 확산방지막을 더 포함하는 것을 특징으로 한다.
더하여, 상기 과제를 해결하기 위한 다른 수단으로서, 본 발명은, 기판을 형성하는 단계; 상기 기판의 상부에 활성부를 형성하는 단계; 상기 활성부 및 기판의 상부에 절연막을 형성하는 단계; 상기 활성부의 접촉창 위에 형성된 절연막을 제거하여, 활성부를 노출시키는 단계; 상기 노출된 활성부의 접촉창 위에 금속막을 형성하는 단계; 및 활성부의 측면 또는 상부로의 광 흡수를 방지하도록, 상기 절연막의 상부 또는 내부에 광반사막을 형성하는 단계를 포함하여 이루어지는 제너 다이오드의 제조 방법을 제공한다.
본 발명에 의한 제너 다이오드의 제조 방법에 있어서, 상기 활성부를 형성하는 단계는, 하나 이상의 n형 반도체 층과 하나 이상의 p형 반도체 층을 조합하여 형성하는 단계인 것을 특징으로 한다.
또한, 본 발명에 의한 제너 다이오드의 제조 방법에 있어서, 상기 활성부를 형성하는 단계는, 농도 구배가 높은 접합면에서 도판트 확산을 억제하는 확산방지막을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명은, 800oC 이하의 저온에서 제조 공정을 수행할 수 있으며, 제조단계가 매우 간단하면서 제조비용이 적게 소요되는 반면에, 농도 구배가 높은 접합면에 서의 확산을 억제하여, 날카로운 접합을 형성함으로써 기생 캐패시턴스와 다이나믹 임피던스가 작아져 고속 작동에 유리하고, 또한, 광 흡수를 억제함으로써 광에 노출된 환경에서도 누설전류가 작아져, 누설전류에 의한 전기적 손실이 감소하며, 열의 발생을 감소시키고, 신뢰성을 향상시킬 수 있게 된다. 따라서, 본 발명에 의한 제너 다이오드를 발광소자와 함께 패키징하여 사용하는 경우, 별도의 처리없이도 광의 흡수를 감소시켜서 발광소자의 효율을 높게 유지할 수 있다.
이하 첨부된 도면을 참조하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있는 바람직한 실시 예를 상세히 설명한다. 다만, 본 발명의 바람직한 실시 예에 대한 동작 원리를 상세하게 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.
또한, 도면 전체에 걸쳐 유사한 기능 및 작용을 하는 부분에 대해서는 동일한 도면 부호를 사용한다.
본 발명의 제1 실시 예에 따른 제너 다이오드는, 기판과, 상기 기판의 상부에 형성된 활성부와, 상기 활성부의 접촉창을 제외한 나머지 상부에 형성되는 절연막과, 상기 활성부로의 전기 접촉을 위해 상기 활성부의 접촉창 위에 형성되는 금속막과, 상기 활성부로의 상측 또는 측면으로의 광 흡수를 방지하도록, 상기 절연 막의 상부 또는 내부에 형성되는 광반사막을 포함한다. 이러한 구조로 구현됨으로써, 본 발명의 제너 다이오드는 광반사막을 통해 주변의 광을 외부로 반사시켜, 광이 상기 활성부의 접합부로 흡수되지 못하도록 하고, 이에 광 흡수에 따른 누설 전류를 감소시켜 소자의 특성을 향상시킨 것이다.
도 3a 내지 도 3c는 본 발명의 제1 실시 예에 따른 제너 다이오드의 다양한 예를 도시한 단면 구조도로서, 이를 참조하여, 본 발명의 제1 실시 예에 따른 제너 다이오드의 구조에 대해서 상세히 설명한다.
도 3a 및 도 3b를 참조하면, 본 발명에 의한 제너 다이오드에 있어서, 상기 기판은, n+형 반도체층(302)으로 이루어지며, 상기 활성부는, 상기 n형 반도체층(302)의 상부에 형성되는 n-형 반도체층(303)과, 상기 n-형 반도체층의 상부에 형성되는 p+형 반도체층(300)으로 이루어진다. 이때, 상기 활성부는 메사 형태로 이루어진다. 이 경우 광반사막(306)은 두 가지 형태로 구현될 수 있는데, 먼저, 도 3a에 도시된 바와 같이, 상기 노출된 기판의 상부, 즉, n+ 반도체층(302)의 상부에 상기 활성부, 즉, n-형 반도체층(303)과 p+ 반도체층(300)의 합 두께 보다 더 두꺼운 두께로 형성된다. 이에 의하면, 외부에서 제너 다이오드측으로 조사되는 광을 대부분 반사시킴으로써, 상기 제너 다이오드의 활성부로 광이 흡수되는 것을 방지할 수 있다.
다른 예로서, 상기 광반사막(306)은, 도 3b에 도시된 바와 같이, 메사 구조로 이루어진 n-형 반도체층(303)과 p+형 반도체층(300)의 측면에서 n+반도체층(302)의 상부면을 따라서, 'L'자 형태로 형성된다. 더하여, 상기 광반사막(306)은 절연막(304)의 내부에 형성될 수 있고, 상기 절연막(304)의 상부면에 형성될 수 도 있다. 이에 의하면, 광반사효율을 더욱 높일 수 있다.
또 다른 예로서, 도 3c를 참조하면, 본 발명에 의한 제너 다이오드에 있어서, 상기 기판은, p+형 반도체층(300)으로 형성되며, 활성부는, 상기 p+형 반도체층(300)의 상부에 형성되는 p-형 반도체층(301)과, 상기 p-형 반도체층(301)의 상부에 형성되는 n+형 반도체층(302)으로 이루어진다. 상기 제너 다이오드는 평판형 제너 다이오드로서, 활성부가 기판 상에 평판형으로 형성된다. 따라서, 상기 광반사막(306)은, 금속막(305)이 형성되는 접촉창을 제외한, n+형 반도체층(302) 및 p-형 반도체층(301)의 노출된 상부면에 위치하도록 형성된다. 앞서와 마찬가지로, 상기 광반사막(306)은 절연막(304)의 내부에 형성될 수 도 있으며, 그 상부면에 형성될 수도 있다.
상기 설명한 구조는 일예에 불과하며, 더 다양한 구조의 제너 다이오드에 광반사막을 적용할 수 있다.
본 발명의 또 다른 실시 예에 따른 제너 다이오드는, 기판과, 상기 기판의 상부에 형성된 활성부와, 상기 활성부의 접촉창을 제외한 나머지 상부에 형성되는 절연막과, 상기 활성부로의 전기 접촉을 위해 상기 활성부의 접촉창 위에 형성되는 금속막과, 상기 활성부로의 상측 또는 측면으로의 광 흡수를 방지하도록, 상기 절연막의 상부 또는 내부에 형성되는 광반사막으로 형성하는데 있어서, 상기 활성부가, 농도 구배가 높은 접합면에 도판트 확산을 억제하는 확산방지막을 더 포함하는 것을 특징으로 한다. 이에 의하면, PN 접합면에서의 확산을 억제하여, 날카로운 접합 특성을 얻을 수 있으며, 그 결과 소자의 특성을 향상시킬 수 있다.
도 4a 내지 도 4e는 본 발명의 제2 실시 예에 따른 제너 다이오드의 다양한 예를 보인 단면 구조도이다. 도 4a 내지 도 4e를 참조한 설명에 있어서, 상기 도 3a 내지 도 3c에 보인 예시와 동일한 구조 및 기능을 갖는 절연막(304)과 금속막(305)과 광반사막(306)에 대한 설명을 생략하고, 확산방지막(307)을 중점으로 설명한다.
도 4a를 참조하면, 상기 제너 다이오드는, 기판이 n+형 반도체층(302)로 이루어지고, 활성부가 상기 n+형 반도체층(302)위에 형성된 n-형 반도체 층(303)과 상기 n- 반도체층(303) 위에 형성된 확산방지막(307)과 상기 확산방지막(307) 위에 형성된 p+형 반도체층(300)이 메사 구조로 에칭되어 이루어진다.
상기 제너 다이오드에 있어서, 상기 n- 반도체층(303)과 p+ 반도체층(304)이 접촉하여 항복전압 특성을 좌우하는 접합을 형성하게 된다. 이에, 본 발명의 제너 다이오드는 상기 n- 반도체층(303)과 p+ 반도체층(304)의 사이에 확산 방지막(307)을 형성한다.
다음으로, 도 4b를 참조하면, 상기 제너 다이오드는, 기판이 p+형 반도체층(300)으로 형성되고, 활성부가 상기 p+형 반도체층의 상부에 형성된 p-형 반도체층(301)과, 상기 p-형 반도체층(301)의 상부에 형성된 n+형 반도체층(302)으로 이루어지는데, 이때, 상기 p+형 반도체층(300)와 p-형 반도체층(301)의 사이에 확산방지막(307)을 형성한다.
다음으로, 도 4c를 참조하면, 상기 제너 다이오드는, 기판이 p+형 반도체층(300)으로 형성되고, 활성부가 상기 기판의 상부에 p-형 반도체층(301)과, n+형 반도체층(302)와, p-형 반도체층(301)과, p+형 반도체 층(300)을 순차적으로 적층 형성하여 이루어지며, 이때, p+ 반도체층(300)과 p-형 반도체층(301)의 두 접합면 사이에 각각 확산 방지막(307)을 형성한다.
다음으로, 도 4d를 참조하면, 상기 제너 다이오드는, 기판이 n+형 반도체층(302)으로 형성되고, 활성부가 상기 기판의 상부에 p-형 반도체층(301)과, p+형 반도체층(300)와, p-형 반도체층(301)과, n+형 반도체 층(302)을 순차적으로 적층 형성하여 이루어지며, 이때, p+ 반도체층(300)과 p-형 반도체층(301)의 두 접합면 사이에 각각 확산 방지막(307)을 형성한다.
마지막으로, 도 4e를 참조하면, 상기 제너 다이오드는, 기판이 p+형 반도체층(300)으로 형성되고, 활성부가 상기 기판의 상부에 p-형 반도체층(301)과, n+형 반도체층(302)을 순차적으로 적층 형성하여 이루어지며, 이때, p+ 반도체층(300)과 p-형 반도체층(301)의 두 접합면 사이에 각각 확산 방지막(307)을 형성한다.
이상에서 설명한 확산 방지막(307)은, 격자 상수의 불일치에 따른 결함이 발생하지 않도록 초박형(예를 들어, 1~100nm)으로 형성되는 것이 바람직하다.
이어서, 도 5a 내지 도 5h를 참조하여, 본 발명에 의한 제너 다이오드의 제조 과정을 설명한다. 상기 도 5a 내지 도 5h는 본 발명의 일 실시 예에 의한 제너 다이오드의 제조방법을 순차적으로 나타낸 공정 단면도이다.
본 발명에 의한 제너 다이오드를 제조하기 위하여, 먼저, 도 5a에 도시된 바와 같이, 기판(501)을 형성한다. 상기 실시 예에 있어서, 기판(501)은 n+형 반도체층(302)으로 형성되는데, 이 경우, 소자제작의 용이성을 위해 n+형 반도체 기판을 직접 사용하거나 n+형 반도체 층을 추가적으로 형성하여 사용할 수 있다.
다음으로, 도 5b에 도시된 바와 같이, 상기 기판(501)의 상부에 n-형 반도체층(502)을 형성한다. 본 실시 예에 있어서, 상기 n-형 반도체층(502)은 상부의 p+형 반도체층과 접촉하여 항복전압 특성을 좌우하는 접합을 형성하게 되므로, 상기 n-형 반도체층(502)의 도판트 농도는 매우 중요한 파라미터이다.
따라서, 이후의 이온주입 또는 확산 공정에 의한 상기 n-형 반도체층(502)으로의 도판트의 확산을 감소시키기 위하여, 도 5c에 도시된 바와 같이, 상기 n-형 반도체층(502)위에 확산방지막(503)을 성장한다. 상기 확산방지막(503)은, 결함을 발생시키지 않도록 1-100nm 두께의 초박형으로 형성되며, 이후에 형성될 p+ 반도체층과 직접적으로 접촉하여 p+ 도판트의 확산을 저지하여 날카로운 계면을 유지하도록 한다. 상기에서 형성된 확산방지막(503)은, 도판트의 확산을 급격하게 저지하여 도판트의 농도의 구배(기울기)를 크게 하면서, 깊이 방향으로 일정한 위치에서 균일하게 농도구배를 더욱 높일 수 있다. 예로써, 상기 확산방지막(503)을, 1~100nm 두께의 Si1-xGex (x=0~1)으로 형성할 경우, p형 도판트인 boron의 확산계수를 1/10 이하로 격감시킬 수 있다.
이어서, 도 5d에 도시된 바와 같이, 상기 확산방지막(503)의 상부에 p+ 반도 체층(504)을 형성한다. 상기 p+ 반도체층(504)은, 하부의 n- 반도체(304) 층과 접촉하여 항복전압 특성을 좌우하는 접합을 형성하게 되는데 이때, 상기 확산방지층(503)에 의하여 접합면에서의 확산을 저지함으로써, 도판트의 농도구배를 최대한 높게 유지할 수 있다.
다음으로, 도 5e에 도시된 바와 같이, 리소그래피와 건식식각을 통하여, 상기 적층형성된 n-형 반도체층(502)과 확산방지막(503)과 p+형 반도체층(504)에서, 반도체 소자의 중요한 동작을 하는 활성 영역만을 남기고, 그 외의 다른 부위는 건식식각으로 제거하여, 활성부(505)를 형성한다. 본 실시 예에서는 상기 적층형성된 n-형 반도체층(502)과 확산방지막(503)과 p+형 반도체층(504)을 메사 형태로 식각하여, 접합의 면적을 최소화하고 식각 측벽에 결함이 주입되지 않도록 하였다. 상기 활성부는, 제조공정의 편리성을 위해 단차가 적은 평판형 구조로 형성할 수도 있으며, 상기 평판형 구조는, 활성 영역의 격리(isolation)을 위하여 확산, 산화, 식각, trench 공정을 통해 구현할 수 있다. 이러한 제조 과정은 일반적으로 널리 알려져 있으므로, 상세 설명을 생략한다.
이어서, 전극으로 사용하지 않는 부위와, 금속막 사이에 절연을 위해, 도 5f에 도시된 바와 같이, 상기 기판(501)과, n-형 반도체층(502)과, 확산방지막(503)과 p+형 반도체층(504)의 노출된 면 전체에 절연막(506)을 증착한다. 여기에서 절연막(506)은 도판트의 확산을 최대한 저지하기 위하여 800oC 이하의 저온에서 공정을 수행한다. 이에 의하면, 종래의 소자제작 공정온도가 1000oC 내지는 더 높은데 비하여, 본 발명에 의한 소자 제작 공정 온도는 저온이므로 도판트의 확산을 더욱 낮출 수 있다.
이어서, 반도체층과 금속 사이의 오믹접합을 위해, 상기 세척 공정을 수행한 후, 통상적인 방법인 리소그래피와 식각공정을 통하여 도 5g에 도시된 바와 같이, 절연막(506)을 부분적으로 식각하여 접촉창(507)을 형성한다.
마지막으로, 도 5h에 도시된 바와 같이, 금속 증착 공정과 리소그래피와 식각 공정을 통해 금속막(508)과 광반사막(509)를 형성한다. 상기 광반사막(509)은, 상기 금속막(508)과 동일한 재료로 이루어질 수도 있으며, 그 외 다른 재료를 사용할 수 도 있다. 상기 광반사막(509)은, 도 3a 내지 도 3c에 도시된 예시와 같이, 다양한 구조로 형성될 수 있다.
도 6은 종래 구조에 따른 제너다이오드와 본 발명에 의한 제너 다이오드의 전기적 특성의 차이를 보인 그래프이다. 도시된 바와 같이, 본 발명에 의한 제너 다이오드의 경우, 항복전압이 일어나는 전압의 구간이 짧고 항복에 의한 전류의 흐름이 명확하게 일어나는 반면에, 종래의 제너 다이오드는 본 발명보다 항복특성이 완만하여 보다 낮은 전압에서 높은 저항을 보이며, 광에 노출된 동작조건의 경우 높은 광 전류가 흐르며, 높은 다이나믹 임피던스가 예상된다.
이상에서 설명한 본 발명은 전술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치 환, 변형 및 변경할 수 있다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 당업자에게 있어 명백할 것이다.
도 1a 내지 도 1d는 종래 제너 다이오드의 다양한 구조를 나타낸 단면 구조도이다.
도 2는 종래 제너 다이오드의 문제점을 설명하기 위한 도면이다.
도 3a 내지 도 3c는 본 발명의 제1 실시 예에 따른 제너 다이오드의 다양한 예를 나타낸 단면 구조도이다.
도 4a 내지 도 4e는 본 발명의 제2 실시 예에 따른 제너 다이오드의 다양한 예를 나타낸 단면 구조도이다.
도 5a 내지 도 5h는 본 발명에 의한 제너 다이오드의 제조 방법을 설명하기 위한 공정 단면도이다.
도 6은 본 발명에 의한 제너 다이오드의 전기적 특성과 종래 제너 다이오드의 전기적 특성을 비교한 그래프이다.

Claims (8)

  1. 기판;
    상기 기판의 상부에 형성된 활성부;
    상기 활성부의 접촉창을 제외한 나머지 상부에 형성되는 절연막;
    상기 활성부로의 전기 접촉을 위해 상기 활성부의 접촉창 위에 형성되는 금속막; 및
    상기 활성부로의 상측 또는 측면으로의 광 흡수를 방지하도록, 상기 절연막의 상부 또는 내부에 형성되는 광반사막을 포함하여 이루어지는 제너 다이오드.
  2. 제1항에 있어서, 상기 활성부는,
    하나 이상의 n형 반도체 층과 하나 이상의 p형 반도체 조합으로 이루어지며, 농도 구배가 높은 pn 접합면을 포함하는 것을 특징으로 하는 제너 다이오드.
  3. 제1항 또는 제2항에 있어서, 상기 활성부는,
    농도 구배가 높은 접합면에서의 도판트 확산을 억제하는 확산방지막을 더 포함하는 것을 특징으로 하는 제너 다이오드.
  4. 제1항 또는 제2항에 있어서, 상기 활성부는,
    p+/n-/n+, n+/p-/p+, p+/p-/n+/p-/p+, n+/p-/p+/p-/n+, p+/n-/n+, p+/p-/n+, n+/p-/p+, n+/n-/p+, p+/n-/n+/n-/p+, n+/n-/p+/n-/n+ 중 어느 하나의 구조를 포함하는 반도체층으로 이루어진 것을 특징으로 하는 제너 다이오드.
  5. 기판을 형성하는 단계;
    상기 기판의 상부에 활성부를 형성하는 단계;
    상기 활성부 및 기판의 상부에 절연막을 형성하는 단계;
    상기 활성부의 접촉창 위에 형성된 절연막을 제거하여, 활성부를 노출시키는 단계;
    상기 노출된 활성부의 접촉창 위에 금속막을 형성하는 단계; 및
    활성부의 측면 또는 상부로의 광 흡수를 방지하도록, 상기 절연막의 상부 또는 내부에 광반사막을 형성하는 단계를 포함하여 이루어지는 제너 다이오드의 제조 방법.
  6. 제5항에 있어서, 상기 활성부를 형성하는 단계는,
    하나 이상의 n형 반도체 층과 하나 이상의 p형 반도체 층을 조합하여 형성하는 단계인 것을 특징으로 하는 제너 다이오드의 제조 방법.
  7. 제5항 또는 제6항에 있어서, 상기 활성부를 형성하는 단계는,
    농도 구배가 높은 접합면에서 도판트 확산을 억제하는 확산방지막을 형성하는 단계를 포함하는 것을 특징으로 하는 제너 다이오드의 제조 방법.
  8. 제5항 또는 제6항에 있어서, 상기 활성부를 형성하는 단계는,
    p+/n-/n+, n+/p-/p+, p+/p-/n+/p-/p+, n+/p-/p+/p-/n+, p+/n-/n+, p+/p-/n+, n+/p-/p+, n+/n-/p+, p+/n-/n+/n-/p+, n+/n-/p+/n-/n+ 중 어느 하나의 구조로 이루어진 반도체층을 형성하는 단계인 것을 특징으로 하는 제너 다이오드의 제조방법.
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KR101068176B1 (ko) 2010-06-09 2011-09-27 (재)나노소자특화팹센터 경사형 제너 다이오드

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