WO2010103614A1 - 差動信号用遅延線 - Google Patents

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WO2010103614A1
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Inventor
亀谷雅明
Original Assignee
エルメック株式会社
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H7/00—Multiple-port networks comprising only passive electrical elements as network components
    • H03H7/30—Time-delay networks

Definitions

  • the present invention relates to a differential signal delay line, and more particularly to an improvement of a differential signal delay line that is inserted into a differential signal line and is suitable for correcting a phase difference between differential signals.
  • High-definition video content such as “HDTV: high definition television” and “Blu-ray Disc” has become widespread, and high-speed serial transmission is used to transmit a huge amount of digital data supporting this content at high speed. It came to be able to.
  • a normal phase signal and a reverse phase signal are simultaneously sent to a pair of lines (pair line) of a two-wire differential transmission line, thereby increasing the transmission speed and reducing the amplitude for power saving.
  • a common mode signal such as external noise is attenuated.
  • the common mode signal not only becomes radiation noise from the line, but part of the component that forms the differential signal waveform changes to the common mode component, so the differential signal waveform is deformed as much as the component is deprived. And generate distortion.
  • waveform distortion causes, for example, an increase in bit error rate and a decrease in transmission efficiency.
  • FIG. 7A and 7B show waveforms (pulse signals) after passing through the first line forming the two-wire differential transmission line when the difference (skew) between the normal phase signal and the negative phase signal is 40 ps and 80 ps.
  • the in-phase component waveform P1 is generated, and the differential component waveform P2 is distorted by the amount of change in the in-phase component waveform P1.
  • the horizontal axis indicates time, and the vertical axis indicates the signal level (the same applies to the same type of figures hereinafter).
  • FIG. 8 is a circuit diagram thereof.
  • the common mode choke coil functions as a filter that blocks the in-phase component, that is, the common mode component, by the series impedance component of the coil and passes only the negative phase component, that is, the differential mode with low loss.
  • Patent Document 1 The common mode choke coil for differential transmission lines disclosed in Japanese Patent Laid-Open No. 2000-58343 (Patent Document 1) is of this type and corresponds to the configuration of FIG.
  • Patent Document 1 discloses that two coil conductors wound around a toroidal core are accommodated in a resin outer case made up of a case portion and its lid portion, and the outer surface of the outer peripheral wall of the case portion.
  • a ground conductor is plated on the outer surface of the bottom wall and the outer surface of the lid, an insulating film is formed on the ground conductor, and a terminal plate is bonded to each of the insulating films.
  • the part is configured by soldering, and the signal impedance is suppressed by matching the characteristic impedance to the transmission line.
  • a pulse signal of 5 GHz has a pulse width of 100 ps, and if a differential skew of 100 ps occurs in this, a complete in-phase signal is obtained in both two lines.
  • the common-mode signal When such a signal is input to the common mode choke coil, the common-mode signal is strongly cut off, so that the problem that the signal does not pass is likely to occur rather than the skew between the differentials is corrected.
  • FIG. 9A and 9B show waveforms after passing through the first line when the common mode choke coil shown in FIG. 8 is used for correction and the skew between the positive phase signal and the negative phase signal is 40 ps and 80 ps.
  • Pulse signal The corrected in-phase component waveform P1 is generated with respect to the waveform of the waveform (pulse signal) p2 after passing through the second line (pulse signal) p1, and a part of the component is changed to the in-phase component waveform P1, thereby causing distortion.
  • the generated differential component waveform P2 after correction is shown.
  • the skew can be eliminated by inserting the delay line only on one side line, the symmetry between the two lines is easily broken by the input / output terminal of the delay line, the mounting board land, etc. Signal degradation and common mode noise are likely to occur due to differences in waveform quality.
  • the present invention was made to solve such a problem, and with a simple configuration, appropriate skew correction including a small delay time difference is possible, signal deterioration and occurrence of common mode noise can be suppressed, and Another object of the present invention is to provide a differential signal delay line that can easily obtain a wide frequency characteristic.
  • a differential signal delay line has a first dielectric substrate and different delay times formed on the first dielectric substrate.
  • First and second delay line elements having the first and second delay line elements formed on the first dielectric substrate and connected to the input side ground terminal and the input sides of the first and second delay line elements And an input side terminal portion formed on the first dielectric substrate with the first and second delay line elements interposed therebetween and electrically connected to the input side ground terminal.
  • An output side terminal section having a connected output side ground terminal and first and second output terminals connected to the output side of the first and second delay line elements, and at least an output side terminal The part is formed in an equilibrium state.
  • the differential signal delay line according to claim 2 of the present invention is characterized in that the first and second delay line elements are arranged via a dielectric layer with respect to the ground electrodes connected to the input side and output side ground terminals. And signal lines formed to face each other.
  • a first ground electrode serving as a ground electrode connected to the input side and output side ground terminals is formed on one side of the first dielectric substrate.
  • a second dielectric substrate having the same shape as the first dielectric substrate is laminated so that the second ground electrode faces the first and second delay line elements.
  • a second ground electrode as a ground electrode connected to the input-side and output-side ground terminals is formed on one side of the first dielectric substrate.
  • the third dielectric substrate having the same shape as the first dielectric substrate faces the second ground electrode to the first and second delay line elements on the opposite side of the second dielectric substrate. It is configured to be laminated.
  • the first delay line element has the shortest delay time obtained between the input side and the output side terminal portions, and the second delay line.
  • the element is configured to have a delay time equal to or greater than the delay time of the first delay line element.
  • the first delay line element has a delay time equal to or longer than the shortest delay time obtained between the input side and output side terminal portions.
  • the two delay line elements are configured to have a delay time equal to or greater than the delay time of the first delay line element.
  • a differential signal delay line according to claim 7 of the present application is a distributed constant type or lumped constant type delay line in which the first and second delay line elements are arranged on the first dielectric substrate. Is formed.
  • the first dielectric substrate is formed in a square shape, and the input side and output side terminal portions thereof are on opposite sides of the first dielectric substrate. Formed symmetrically with respect to the first central imaginary line between the first and second delay line elements, and to the second central imaginary line between the input side and output side terminal portions. It is formed symmetrically.
  • the input terminal portion has an inter-line level.
  • An unbalanced signal with a phase difference is applied, the phase difference is corrected in the process of propagating through the internal delay line, a balanced differential signal without skew is output to the output terminal, and at least the output terminal is balanced Since it is formed in a state, it is possible to reduce unbalanced parts between lines, and to suppress signal deterioration and occurrence of common mode noise, compared to skew correction by inserting a delay line only on one side line. It is easy to obtain the frequency characteristics.
  • the first and second delay line elements are connected to the ground electrodes connected to the input-side and output-side ground terminals via a dielectric layer. Therefore, the first and second delay line elements can be easily realized by a strip line or a microstrip line.
  • the first ground electrode connected to the input-side and output-side ground terminals is formed on one side and has the same shape as the first dielectric substrate. Since the dielectric substrate is laminated on the first dielectric substrate so that the first ground electrode faces the first and second delay line elements, the first and second layers can be formed with a simple configuration.
  • This delay line element has a microstrip line configuration.
  • a second ground electrode connected to the input-side and output-side ground terminals is formed on one side and has the same shape as the first dielectric substrate.
  • the dielectric substrate is laminated on the first dielectric substrate so that the second ground electrode faces the first and second delay line elements on the opposite side of the second dielectric substrate.
  • the first and second delay line elements can be realized in a stripline configuration with enhanced shielding effect.
  • the first delay line element has the shortest delay time obtained between the input side and output side terminal portions, and the second delay line element. Therefore, it is possible to adjust the skew of the differential signal through the delay time adjustment of one of the signal lines.
  • the first delay line element has a delay time equal to or longer than the shortest delay time obtained between the input side terminal portion and the output side terminal portion. Since the second delay line element is configured to have a delay time longer than that, it is possible to adjust the skew of the differential signal through the delay time adjustment of both the two lines.
  • the first and second delay line elements are distributed constant lines or lumped constant type delay lines arranged on the first dielectric substrate. Since it is configured, it can be configured using various delay line elements.
  • the first dielectric substrate is formed in a square shape, and the input-side terminal portion and the output-side terminal portion are opposite sides of the first dielectric substrate. And symmetrically formed with respect to the first central imaginary line between the first and second delay line elements and with respect to the second central imaginary line between the input side and output side terminal portions. Since it is formed symmetrically, it is possible to easily find the optimum use condition such as rotating the mounting direction by 180 degrees and delaying the line on the opposite side.
  • FIG. 1 is an exploded perspective view showing an embodiment of a differential signal delay line according to the present invention.
  • a first dielectric substrate 1 is formed in a rectangular (eg, rectangular) thin rectangular plate shape from a known dielectric material such as ceramic or synthetic resin.
  • First and second delay line elements 3 and 5 having time are formed.
  • the first and second delay line elements 3, 5 sandwich the first center imaginary line X passing through the central portions of both opposing long sides in the first dielectric substrate 1. Are formed so as to extend to both long sides along the central virtual line X.
  • the first central imaginary line X is shown in the vicinity of a fourth dielectric substrate 35 described later for convenience.
  • the first delay line element 3 is formed linearly with a thin conductive film, extends between both long sides of the first dielectric substrate 1 with the shortest distance, and has the shortest delay time, for example, zero delay characteristics. Yes.
  • the second delay line element 5 is formed by bending a plurality of times in a rectangular shape with a thin conductive film, and has a delay characteristic larger than the delay time of the first delay line element 3.
  • a pair of input terminals 7 and 9 are formed and connected to one ends of the first and second delay line elements 3 and 5.
  • One ground terminal 11 and 13 is formed on both outer sides of the input terminals 7 and 9, respectively.
  • a pair of output terminals 15 and 17 are also formed on the other opposing long side of the first dielectric substrate 1 (closer in FIG. 1), and the other ones of the first and second delay line elements 3 and 5 are formed.
  • One ground terminal 19, 21 is formed on both outer sides of the output terminals 15, 17.
  • a second dielectric substrate 27 and a third dielectric substrate 29 that are formed in the same shape from substantially the same material as that of the first dielectric substrate 1 are overlapped.
  • the same reference numerals are used to form the input terminals 7 and 9, the output terminals 15 and 17, and the ground terminals 11, 13, 19, and 21. Although illustrated, this is because the first to third dielectric substrates 1, 27, and 29 are stacked and integrated to be the same.
  • a first ground electrode 31 is formed on the entire upper surface of the second dielectric substrate 27 except for the peripheral portion of the substrate, and the first dielectric substrate 1 main body, that is, the dielectric layer is interposed therebetween. It faces the first and second delay line elements 3 and 5.
  • the first ground electrode 31 of the second dielectric substrate 27 is connected to the ground terminals 11, 13, 19, and 21 formed on both long sides thereof, and is not connected to the other terminals.
  • a second ground electrode 33 is formed on the upper surface of the third dielectric substrate 29 except for the peripheral portion of the substrate. It faces the first and second delay line elements 3 and 5.
  • the second ground electrode 33 of the third dielectric substrate 29 is connected to the ground terminals 11, 13, 19, and 21 formed on both long sides thereof, and is not connected to the other terminals.
  • a fourth dielectric substrate 35 having the same shape as that of the same material is superimposed, and the first to fourth dielectric substrates 1, 27, 29 and 35 are integrated.
  • the first and second delay line elements 3 and 5 have a stripline configuration shielded by the upper and lower first and second ground electrodes 31 and 33.
  • a plurality of first and second ground electrodes 31 and 33 in the second dielectric substrate 27 and the third dielectric substrate 29 are formed through the first and third dielectric substrates 1 and 29. Electrical connection is made at a plurality of locations via the connecting portion 37.
  • Reference numeral 39 in FIG. 1 is a lower surface pad formed on the lower surface of the second dielectric substrate 27 and connected to the input terminals 7 and 9, the output terminals 15 and 17, and the ground terminals 11, 13, 19 and 21.
  • 41 is an upper surface pad formed on the upper surface of the fourth dielectric substrate 35 and connected to the input terminals 7, 9, 15, 17 and the ground terminals 11, 13, 19, 21.
  • the lower pad 39 and the upper pad 41 function as the input terminals 7 and 9, the output terminals 15 and 17, and the ground terminals 11, 13, 19, and 21 because they are connected to a circuit board (not shown).
  • the first center virtual line X described above passes through the center between the input terminals 7 and 9 and the center between the output terminals 15 and 17, and the input terminals 7 and 9 and the ground terminal 11 with respect to the first center virtual line X. 13 are formed symmetrically, and the output terminals 15 and 17 and the ground terminals 19 and 21 are also formed symmetrically.
  • the first and third delay line elements 3 and 5 are formed asymmetrically with respect to the first central virtual line X.
  • the input side terminal portion 23 and the output side terminal portion 25 are formed symmetrically on both sides of the second central virtual line Y that connects the centers between them.
  • the input side terminal portion 23 and the output side terminal portion 25 are formed symmetrically with respect to the first central imaginary line X, whereby the input side terminal portion 23 and the output side terminal portion 25 are in a balanced state in terms of electrical characteristics. And is formed symmetrically on both sides of the second central virtual line Y.
  • FIG. 2 is a sectional view showing the differential signal delay line in FIG. 1 in a section of the second central virtual line Y
  • FIG. 3 is an equivalent circuit of the differential signal delay line.
  • Such a differential signal delay line is used in a configuration in which a difference in propagation time occurs in the first and second lines L1 and L2, for example, as shown in FIG.
  • the input terminals 7 and 9 are connected to the output side of the first and second lines L1 and L2 that transmit a transmission signal transmitted from the balanced signal source A through the internal resistance (impedance) r1, and the output terminal 15 , 17 are connected to termination resistors r2, r2.
  • the transmission signals of the normal phase and the reverse phase are transmitted from the balanced signal source A through the first and second lines L1, L2, they are output to the input terminals 7, 9 of the differential signal delay line.
  • the first delay line element 3 is transmitted with almost zero delay, while the second delay line element 5 is transmitted with a predetermined delay time, and is output from the output terminals 15 and 17 to the termination resistors r2 and r2.
  • FIG. 5 shows a pulse response indicating a skew correction effect by the above-described differential signal delay line of the present invention.
  • the repetition frequency of the pulse signal is 3 GHz
  • 40 ps skew (in-phase component content time 24%) and 80 ps skew (in-phase component content) Suppose that a waveform with a time of 48%) is observed.
  • the differential signal delay line according to the present invention has the first dielectric substrate 1 and the first and second dielectric substrates 1 having different delay times and formed on the first dielectric substrate 1.
  • Delay line elements 3, 5 and first and second input terminals 7 formed on the first dielectric substrate 1 and connected to the input sides of the first and second delay line elements 3, 5; 9 and the input-side terminal portion 23 having the input-side ground terminals 11 and 13 and the first dielectric substrate 1 and the first and second delay line elements 3 and 5 are formed at a position therebetween.
  • the first and second output terminals 15, 17 connected to the output side of the first and second delay line elements 3, 5 and the output side ground electrically connected to the input side ground terminals 11, 13.
  • Output side terminal portion 25 having terminals 19 and 21, the input side and the output side.
  • Side terminal portions 23 and 25 are formed in the equilibrium state at each side.
  • the second dielectric substrate 27 having the first ground electrode 31 connected to the input side and output side ground terminals 11, 13, 19, and 21 formed on one side serves as the first ground electrode 31.
  • the third dielectric substrate 29 is laminated on the first dielectric substrate 1 so as to face the first and second delay line elements 3 and 5, and the second ground electrode 33 is formed on one side.
  • the second ground electrode 33 is laminated on the first dielectric substrate 1 so as to face the first and second delay line elements 3 and 5 on the side opposite to the second dielectric substrate 27.
  • the delay time difference is given only by the internal line difference because both lines pass through the terminal electrodes and mounting board lands under the same conditions, and a minute delay time difference is obtained. Correction can be performed accurately and it is easy to obtain a broadband frequency characteristic.
  • the input side and output side terminal portions 23 and 25 are formed in a balanced state on each side. It is easy to suppress signal degradation and the occurrence of common mode noise even if they are unbalanced.
  • the second and third dielectric substrates 27 and 29 having the first and second ground electrodes 31 and 33 connected to the input side and output side ground terminals 11, 13, 19 and 21 formed on one side are provided. Since it is laminated so as to face the first ground electrode 31, it is possible to easily realize a stripline configuration with enhanced shielding effect.
  • the first and second delay line elements 3 and 5 have arbitrary delay times, but the first delay line element 3 is connected to the input side and output side terminal portions 23.
  • the skew adjustment of the differential signal is possible through the delay time adjustment of the second delay line element 5 on one side.
  • the second delay line element 5 has a delay time equal to or greater than the delay time of the first delay line element 3. It is possible to adjust the skew of the differential signal through the delay time adjustment of both of the two signal lines.
  • the differential signal delay line according to the present invention is not limited to the configuration in which the second and third dielectric substrates 27 and 29 are formed on the first and second ground electrodes 31 and 33 to obtain a strip line, A microstrip line configuration in which the third dielectric substrate 29 is omitted is possible, and a configuration in which a ground electrode corresponding to the first ground electrode 31 is formed on the first dielectric substrate 1 is also possible.
  • FIG. 6 is an exploded perspective view showing another embodiment of the differential signal delay line according to the present invention.
  • the first delay line element 3 is formed by bending a thin conductive film into a rectangular shape a plurality of times, and the delay of the second delay line element 5 is
  • the stripline configuration has a delay time smaller than the time. Since other configurations are the same as those in FIG.
  • the first and second delay line elements 3 and 5 configured as described above have a stripline configuration.
  • the present invention is not limited thereto, and may be a spiral distributed constant line, or may have an inductance L and a capacitance. It can also be implemented with a lumped-constant delay line of C.
  • the input side and output side terminal portions 23 and 25 are in relation to the first central virtual line X between the first and second delay line elements 3 and 5.
  • FIG. 2 is a cross-sectional view of the differential signal delay line in FIG. 1 (a cross section taken along a first central virtual line X in FIG. 1).
  • FIG. 2 is an equivalent circuit diagram of the differential signal delay line in FIG. 1. It is a figure explaining the usage example of the delay line for differential signals of FIG.
  • FIG. 2 is a waveform diagram for explaining the operation of the differential signal delay line in FIG. 1.
  • FIG. 10 is an input waveform diagram serving as a reference for explaining a conventional differential signal delay line; It is a circuit diagram of a common mode choke coil. It is a wave form diagram of the state corrected with the conventional common mode choke coil.

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Abstract

　遅延時間差を含めた適切なスキュー補正を行い、信号劣化およびコモンモードノイズの発生を抑制できるようにする。 【解決手段】　第１および第２の遅延線素子３、５は、第１の誘電体基板１に形成され互いに異なる遅延時間を有している。入力側端子部２３は、第１の誘電体基板１に形成され、第１および第２の遅延線素子３、５の入力側に接続された第１および第２の入力端子７、９と入力側グランド端子１１、１３とを有する。出力側端子部２５は、第１の誘電体基板１にあって、第１および第２の遅延線素子３、５の出力側に接続された第１および第２の出力端子１５、１７と入力側グランド端子１１、１３に接続された出力側グランド端子１９、２１とを有する。出力側端子部２３、２５は、各々の側において平衡状態で形成されている。

Description

差動信号用遅延線
　本発明は差動信号用遅延線に係り、特に、差動信号線路に挿入して差動信号間の位相差補正に好適する差動信号用遅延線の改良に関する。
　近年、「ＨＤＴＶ：high definition television」や「Blu-ray Disc」等の高精細な映像コンテンツが普及し、このコンテンツを支える膨大な量のデジタルデータを高速で伝送するために、高速シリアル伝送が用いられるようになった。
　高速シリアル伝送は、立上り時間を短くするために電圧振幅を小さくする必要があってノイズ耐性が悪くなり易いので、ノイズ耐性を高めるために、信号の差動伝送方式が一般的に採用されている。
　この差動伝送方式は、２線式差動伝送路の一対の線路（ペアライン）に正相と逆相の信号を同時に送ることにより、伝送速度の高速化、省電力のための小振幅化を確保するとともに、外来雑音等のコモンモード信号を減衰させている。
　ところが、回路基板間を接続するケーブル長の差異、回路パターンの非対称性、半導体内における正相側と逆相側信号の内部伝播の遅延時間差等の影響により、完全に位相ずれのない正相、逆相信号を得ることが困難であり、若干の位相ずれが発生する。すなわち差動信号間にスキューが発生する。
　差動伝送路の出力端で差動信号間にスキューが発生すると、それら正相信号と逆相信号との位相差に相当する同相成分、すなわちコモンモード信号が発生する。
　コモンモード信号は、線路からの放射ノイズとなるだけでなく、差動信号波形を形成する成分の一部がコモンモード成分に変化することから、成分が奪われた分、差動信号波形が変形し、歪みを発生させる。このような波形の歪みは、例えばビットエラー率の上昇や伝送効率の低下等を引き起こす。
　図７Ａ、Ｂは、正相信号と逆相信号との差分（スキュー）が４０ｐｓの場合と８０ｐｓの場合において、２線式差動伝送路を形成する第１の線路通過後の波形（パルス信号）ｐ１と第２の線路通過後の波形（パルス信号）ｐ２の波形に対し、同相成分波形Ｐ１が発生して、同相成分波形Ｐ１に成分が変化した分、差動成分波形Ｐ２が歪むことを示している。図中の横軸は時間、縦軸は信号レベルを示している（以下、同種の図では同じ。）。
　従来、このような差動信号間に発生するスキューを補正する手法として、コモンモードチョークコイルを差動伝送路に挿入することが有効とされている。
　この種のコモンモードチョークコイルとしては、具体的構成の図示は省略するが、磁性体ボビンに２本の導線を同じ巻数だけ並べて巻いた構成が良く知られている。図８はその回路図である。
　このコモンモードチョークコイルに、差動信号間のスキューが存在するデジタル信号が入力されると、先に到達したパルスのエッジによって磁場の変化が発生し、反対側の線路に逆相の電流が誘起され、パルスの立上りと立下りの位相を一致させるので、差動信号間のスキューが補正される。
　さらに、同相電流に対しては、磁場の正結合が発生してコイルのインダクタンスを増加させ、反対に逆相電流に対しては、磁場が負結合となってコイルのインダクタンスを減少させる。
　これにより、コモンモードチョークコイルは、同相成分すなわちコモンモード成分がコイルの直列インピーダンス成分によって遮断され、逆相成分すなわち差動モードのみを低損失で通過させるフィルターとして機能する。
　特開２０００－５８３４３号公報（特許文献１）の差動伝送線路用コモンモードチョークコイルは、この種のものであって図８の構成に該当する。
　すなわち、特許文献１は、トロイダルコアに巻装された２本のコイル導体が、ケース部とその蓋部とからなる樹脂製の外装ケース内に収容され、そのケース部の外周壁の外側面、底壁の外面および蓋部の外面にグランド導体がめっき形成され、グランド導体上には絶縁膜が形成され、それら絶縁膜の上に、端子板がそれぞれ接着され、端子板にはコイル導体の端部が半田付けされ構成されており、特性インピーダンスを伝送線路に合致させて信号の反射を抑えたものである。
特開２０００－５８３４３号公報
　しかしながら、伝送するデジタルデータの伝送速度が高速になってパルス信号幅が狭くなると、僅かなスキューがあっても信号に含まれる同相成分が増大し易い。例えば、５ＧＨｚのパルス信号ではパルス幅が１００ｐｓとなり、これに１００ｐｓの差動スキューが発生すると、２線路双方において完全な同相信号となる。
　このような信号がコモンモードチョークコイルに入力されると、同相信号が強力に遮断されるため、差動間のスキューが補正されるどころか信号が通過しないという問題が発生し易い。
　２線路において完全な同相となる程のスキューでなくても、パルス幅に対する同相成分の含有時間が２５％以上になるようなスキューのある差動信号がコモンモードチョークコイルに入力されると、波形が大きく歪み易い。
　そのため、伝送速度が高速になり、差動信号間の僅かなスキューが同相成分比率を増大させるような条件下では、差動信号スキュー補正の目的でコモンモードチョークコイルを使い難い。
　図９Ａ、Ｂは、図８に示すコモンモードチョークコイルを補正用に用いた場合、正相信号と逆相信号とのスキューが４０ｐｓの場合と８０ｐｓの場合において、第１の線路通過後の波形（パルス信号）ｐ１と第２の線路通過後の波形（パルス信号）ｐ２の波形に対し、補正後の同相成分波形Ｐ１が発生し、成分の一部が同相成分波形Ｐ１に変化したために歪を発生させた補正後の差動成分波形Ｐ２を示している。
　この図９から分かるように、スキューは補正されているように見えるが、差動成分波形Ｐ２が大きく歪み、同相成分が十分に除去されていない。
　もっとも、その代替案として、位相が進んでいる側の線路に遅延線を挿入する手法も提案されている。
　しかしながら、複雑な要因によって発生する差動信号間のスキューは、どちらの線路の位相が進むかわからないため、片側線路のみへ遅延線を挿入することは実用的ではない。
　また、数１０ｐｓ程度の差動スキューを補正しようとする場合、小さな遅延時間を有する遅延線を挿入したとしても、遅延線の端子電極や実装基板ランドの影響により、必要以上の遅延時間が発生してしまう心配もある。
　さらに、片側線路のみへ遅延線を挿入することによってスキューが解消できたとしても、遅延線の入出力端子や実装基板ランド等によって、２線路間の対称性が大きく崩れ易くなり、２線路間の波形品位の違いに起因する信号劣化およびコモンモードノイズが発生し易い。
　本発明はそのような課題を解決するためになされたもので、簡単な構成により、微小な遅延時間差を含めた適切なスキュー補正が可能で、信号劣化およびコモンモードノイズの発生を抑制でき、更に、広帯域な周波数特性を得ることも容易な差動信号用遅延線の提供を目的とする。
　そのような課題を解決するために、本発明の請求項１に係る差動信号用遅延線は、第１の誘電体基板と、この第１の誘電体基板上に形成され互いに異なる遅延時間を有する第１および第２の遅延線素子と、その第１の誘電体基板に形成され、入力側グランド端子とそれら第１および第２の遅延線素子の入力側に接続された第１および第２の入力端子とを有する入力側端子部と、その第１の誘電体基板にあって第１および第２の遅延線素子を間に置いた位置に形成され、その入力側グランド端子に電気的に接続された出力側グランド端子とそれら第１および第２の遅延線素子の出力側に接続された第１および第２の出力端子とを有する出力側端子部と、を具備し、少なくとも出力側端子部が平衡状態に形成されて構成されている。
　本発明の請求項２に係る差動信号用遅延線は、上記第１および第２の遅延線素子が、それら入力側および出力側グランド端子に接続されたグランド電極に対して誘電体層を介して対面するよう形成された信号線路から形成されている。
　本願の請求項３に係る差動信号用遅延線は、上記第１の誘電体基板に、その入力側および出力側グランド端子に接続されたそのグランド電極としての第１のグランド電極が片面に形成され第１の誘電体基板と同形の第２の誘電体基板が、当該第２のグランド電極をそれら第１および第２の遅延線素子に対面するよう積層されて構成されている。
　本願の請求項４に係る差動信号用遅延線は、上記第１の誘電体基板に、それら入力側および出力側グランド端子に接続されたそのグランド電極としての第２のグランド電極が片面に形成され第１の誘電体基板と同形の第３の誘電体基板が、その第２の誘電体基板とは反対側にて第２のグランド電極をそれら第１および第２の遅延線素子に対面するよう積層されて構成されている。
　本願の請求項５に係る差動信号用遅延線は、上記第１の遅延線素子が、それら入力側および出力側端子部の間で得られる最短遅延時間を有し、その第２の遅延線素子が、第１の遅延線素子の遅延時間以上の遅延時間を有して構成されている。
　本願の請求項６に係る差動信号用遅延線は、上記第１の遅延線素子が、それら入力側および出力側端子部の間で得られる最短遅延時間以上の遅延時間を有し、上記第２の遅延線素子が、その第１の遅延線素子の遅延時間以上の遅延時間を有して構成されている。
　本願の請求項７に係る差動信号用遅延線は、上記第１および第２の遅延線素子が、その第１の誘電体基板上に配置された分布定数型又は集中定数型の遅延線路で形成されている。
　本願の請求項８に係る差動信号用遅延線は、上記第１の誘電体基板が方形に形成され、それら入力側および出力側端子部が、その第１の誘電体基板の対向辺側に形成され、それら第１および第２の遅延線素子の間の第１の中心仮想線に対して対称に形成されるとともに、それら入力側および出力側端子部の間の第２の中心仮想線に対して対称に形成されている。
　本発明の請求項１に係る差動信号用遅延線では、差動信号間のスキューが存在する線路に第１および第２の遅延線素子が接続されると、入力端子部には線路間位相差のある不平衡信号が印加され、内部の遅延線路を伝播する過程で位相差が補正され、出力端子部にはスキューのない平衡した差動信号が出力されるし、少なくとも出力端子部が平衡状態に形成されているから、片側線路にのみ遅延線を入れてスキュー補正するよりも、線路間の不平衡個所が少なくなり、信号劣化およびコモンモードノイズの発生も抑制可能であり、更に、広帯域の周波数特性を得ることが容易である。
　本発明の請求項２に係る差動信号用遅延線では、上記第１および第２の遅延線素子が、それら入力側および出力側グランド端子に接続されたグランド電極に対して誘電体層を介して対面する信号線路からなるから、第１および第２の遅延線素子がストリップラインやマイクロストリップラインによって簡単に実現可能である。
　本発明の請求項３に係る差動信号用遅延線では、上記入力側および出力側グランド端子に接続された第１のグランド電極が片面に形成され第１の誘電体基板と同形の第２の誘電体基板が、当該第１のグランド電極をそれら第１および第２の遅延線素子に対面するよう上記第１の誘電体基板に積層されてなるから、簡単な構成によって上記第１および第２の遅延線素子がマイクロストリップライン構成となる。
　本発明の請求項４に係る差動信号用遅延線では、上記入力側および出力側グランド端子に接続された第２のグランド電極が片面に形成され第１の誘電体基板と同形の第３の誘電体基板が、その第２の誘電体基板とは反対側にて第２のグランド電極を第１および第２の遅延線素子に対面するよう上記第１の誘電体基板に積層されてなるから、シールド効果を高めたストリップライン構成での上記第１および第２の遅延線素子を実現可能である。
　本願の請求項５に係る差動信号用遅延線では、上記第１の遅延線素子が、それら入力側および出力側端子部間で得られる最短遅延時間を有し、その第２の遅延線素子がそれ以上の遅延時間とを有して構成されているから、片方の信号線路の遅延時間調整を介して差動信号のスキュー調整が可能である。
　本願の請求項６に係る差動信号用遅延線では、上記第１の遅延線素子が、それら入力側端子部および出力側端子部間で得られる最短遅延時間以上の遅延時間を有し、上記第２の遅延線素子がそれ以上の遅延時間を有して構成されているから、２線路双方の遅延時間調整を介して差動信号のスキュー調整が可能である。
　本願の請求項７に係る差動信号用遅延線では、上記第１および第２の遅延線素子が、その第１の誘電体基板上に配置された分布定数線路又は集中定数型の遅延線路で構成されているから、種々の遅延線素子を用いて構成可能である。
　本願の請求項８に係る差動信号用遅延線では、上記第１の誘電体基板が方形に形成され、それら入力側端子部および出力側端子部が、その第１の誘電体基板の対向辺側において、それら第１および第２の遅延線素子間の第１の中心仮想線に対して対称に形成されるとともに、それら入力側および出力側端子部間の第２の中心仮想線に対して対称に形成されているから、実装する方向を１８０度回転して反対側の線路を遅延させる等、最適な使用条件を容易に見つけ出すことが可能である。
発明を実施するための形態
　以下、本発明の実施の形態を図面を参照して説明する。
　図１は本発明に係る差動信号用遅延線の実施の一形態を示す分解斜視図である。
　図１において、第１の誘電体基板１は、セラミックや合成樹脂等公知の誘電体材料から四角形（例えば長方形）の薄い方形板状に形成されており、図中の上面には、互いに異なる遅延時間を有する第１および第２の遅延線素子３、５が形成されている。
　第１および第２の遅延線素子３、５は、第１の誘電体基板１において、対向する両長辺の中央部を通る第１の中心仮想線Ｘを中心にしてこれを挟み、第１の中心仮想線Ｘに沿って両長辺まで延びるように形成されている。第１の中心仮想線Ｘは、便宜上、後述する第４の誘電体基板３５近傍に図示されている。
　第１の遅延線素子３は、細い導電膜で直線状に形成され、第１の誘電体基板１の両長辺の間を最短距離で延びて最短遅延時間、例えばゼロ遅延特性を有している。
　第２の遅延線素子５は、細い導電膜で矩形状に複数回屈曲して形成されており、第１の遅延線素子３の遅延時間より大きい遅延特性を有している。
　第１の誘電体基板１の一方（図１では遠い方）の長辺において、１対の入力端子７、９が形成されて第１および第２の遅延線素子３、５の一端に接続されており、入力端子７、９の両外側にはグランド端子１１、１３が１個ずつ形成されている。
　なお、図１において、第１の誘電体基板１に形成された入力端子７、９およびグランド端子１１、１３は隠れて見えない（後述する図３参照）。
　第１の誘電体基板１の対向する他方（図１では近い方）の長辺においても、１対の出力端子１５、１７が形成されて第１および第２の遅延線素子３、５の他端に接続されており、出力端子１５、１７の両外側にはグランド端子１９、２１が１個ずつ形成されている。
　それら入力端子７、９およびグランド端子１１、１３によって入力側端子部２３が形成され、出力端子１５、１７およびグランド端子１９、２１によって出力側端子部２５が形成されている。
　第１の誘電体基板１の下面側および上面側には、それとほぼ同様の材料から同形状に形状された第２の誘電体基板２７および第３の誘電体基板２９が重ねられている。
　なお、図１の第１～第３の誘電体基板１、２７、２９において、入力端子７、９、出力端子１５、１７およびグランド端子１１、１３、１９、２１が形成されるよう同じ符号で図示されているが、これは第１～第３の誘電体基板１、２７、２９が積層されて一体化された状態で、同一のものになるからである。
　第２の誘電体基板２７において、上面には第１のグランド電極３１が基板の周辺部を除いてほぼ全面に形成されており、第１の誘電体基板１本体すなわち誘電体層を介して第１および第２の遅延線素子３、５と対面している。
　第２の誘電体基板２７の第１のグランド電極３１は、その両長辺に形成されたグランド端子１１、１３、１９、２１に接続されており、それ以外には接続されていない。
　第３の誘電体基板２９において、上面には第２のグランド電極３３が基板の周辺部を除いてほぼ全面に形成されており、第３の誘電体基板２９本体すなわち誘電体層を介して第１および第２の遅延線素子３、５と対面している。
　第３の誘電体基板２９の第２のグランド電極３３は、その両長辺に形成されたグランド端子１１、１３、１９、２１に接続されており、それ以外には接続されていない。
　第３の誘電体基板２９の上面側には、それとほぼ同様の材料から同形状に形状された第４の誘電体基板３５が重ねられ、それら第１～第４の誘電体基板１、２７、２９、３５が一体化されている。
　そのため、第１および第２の遅延線素子３、５は、上下の第１および第２のグランド電極３１、３３でシールドされたストリップライン構成になっている。
　第２の誘電体基板２７および第３の誘電体基板２９における第１および第２のグランド電極３１、３３どうしは、第１および第３の誘電体基板１、２９に複数個貫通形成されたビア接続部３７を介して複数箇所で電気的に接続されている。
　図１中の符号３９は、第２の誘電体基板２７の下面に形成され、入力端子７、９、出力端子１５、１７、グランド端子１１、１３、１９、２１に接続された下面パッドであり、符号４１は、第４の誘電体基板３５の上面に形成され、入力端子７、９、１５、１７、グランド端子１１、１３、１９、２１に接続された上面パッドである。
　下面パッド３９および上側パッド４１は、図示しない回路基板に接続するため、入力端子７、９、出力端子１５、１７およびグランド端子１１、１３、１９、２１として機能する。
　上述した第１の中心仮想線Ｘは、入力端子７、９間の中心と出力端子１５、１７間の中心を通り、第１の中心仮想線Ｘに対して入力端子７、９およびグランド端子１１、１３が対称に形成されるとともに、出力端子１５、１７およびグランド端子１９、２１も対称に形成されている。
　なお、第１および第３の遅延線素子３、５は、第１の中心仮想線Ｘに対して非対称に形成されている。
　さらに、入力側端子部２３および出力側端子部２５は、これらの間の中心を結ぶ第２の中心仮想線Ｙの両側に対称に形成されている。
　すなわち、入力側端子部２３および出力側端子部２５は、第１の中心仮想線Ｘに対して対称に形成され、これによって入力側端子部２３および出力側端子部２５が電気的特性上平衡状態を構成するとともに、第２の中心仮想線Ｙの両側に対称に形成されている。
　図２は、図１中の差動信号用遅延線を第２の中心仮想線Ｙ部分の断面で示す断面図であり、図３は差動信号用遅延線の等価回路である。
　このような差動信号用遅延線は、例えば図４に示すように、第１および第２の線路Ｌ１、Ｌ２内で伝播時間に差が生じる構成において使用される。
　すなわち、平衡信号源Ａから内部抵抗（インピーダンス）ｒ１を介して伝送される伝送信号を伝送する第１および第２の線路Ｌ１、Ｌ２の出力側に入力端子７、９を接続し、出力端子１５、１７には終端抵抗ｒ２、ｒ２を接続して使用される。
　そして、平衡信号源Ａから正相および逆相の伝送信号が第１および第２の線路Ｌ１、Ｌ２を伝送して出力されると、それが差動信号用遅延線の入力端子７、９に入力され、第１の遅延線素子３をほぼゼロ遅延で伝送される一方、第２の遅延線素子５を所定の遅延時間で伝送され、出力端子１５、１７から終端抵抗ｒ２、ｒ２へ出力される。
　図５は、上述した本発明の差動信号用遅延線によるスキューの補正効果を示すパルス応答を示している。
　図５では、パルス信号の繰り返し周波数３ＧＨｚとし、図４中の第１および第２の線路Ｌ１、Ｌ２の出力側で、４０ｐｓのスキュー(同相成分含有時間２４％)および８０ｐｓのスキュー(同相成分含有時間４８％)が発生した波形が観測されたと仮定する。
　このような波形を本発明の差動信号スキュー補正用遅延線に通すと、図５に示すように、スキューが解消され、同相成分も除去される。
　このように本発明に係る差動信号用遅延線は、第１の誘電体基板１と、互いに異なる遅延時間を有しその第１の誘電体基板１上に形成された第１および第２の遅延線素子３、５と、その第１の誘電体基板１に形成され、それら第１および第２の遅延線素子３、５の入力側に接続された第１および第２の入力端子７、９および入力側グランド端子１１、１３を有する入力側端子部２３と、その第１の誘電体基板１にあって第１および第２の遅延線素子３、５を間に置いた位置に形成され、それら第１および第２の遅延線素子３、５の出力側に接続された第１および第２の出力端子１５、１７と入力側グランド端子１１、１３に電気的に接続された出力側グランド端子１９、２１とを有する出力側端子部２５とを具備し、それら入力側および出力側端子部２３、２５が各々の側において平衡状態で形成されている。
　しかも、入力側および出力側グランド端子１１、１３、１９、２１に接続された第１のグランド電極３１が片面に形成された第２の誘電体基板２７が、その第１のグランド電極３１を第１および第２の遅延線素子３、５に対面するよう第１の誘電体基板１に積層されているし、第２のグランド電極３３が片面に形成された第３の誘電体基板２９が、第２の誘電体基板２７とは反対側にて第２のグランド電極３３を第１および第２の遅延線素子３、５に対面するよう第１の誘電体基板１に積層されてなる。
　そのため、遅延時間差の異なる第１および第２の遅延線素子３、５を有する製品を複数用意しておけば、微小な遅延時間差を含めた適切なスキュー補正が可能である。
　しかも、数１０ｐｓといった僅かな遅延時間差を補正させる場合でも、両線路が同一条件の端子電極や実装基板のランドを経由するため、遅延時間差は内部の線路差のみで与えられ、微小な遅延時間差の補正が正確に行えるし、広帯域な周波数特性を得ることが容易である。
　さらに、第１および第２の遅延線素子３、５が不平衡であっても、入力側および出力側端子部２３、２５が各々の側において平衡状態で形成されているから、内部線路の構造は不平衡でも、信号劣化およびコモンモードノイズの発生を抑制することが容易である。
　なお、本発明では、少なくとも出力側端子部２５が平衡状態で形成されていれば、実用的な本発明の目的達成が可能である。
　しかも、入力側および出力側グランド端子１１、１３、１９、２１に接続された第１および第２のグランド電極３１、３３が片面に形成された第２および第３の誘電体基板２７、２９が、その第１のグランド電極３１に対面するよう積層されているから、シールド効果を高めたストリップライン構成を簡単に実現可能である。
　そして、本発明の差動信号用遅延線では、第１および第２の遅延線素子３、５の遅延時間は任意であるが、第１の遅延線素子３が入力側および出力側端子部２３、２５間で得られる最短遅延時間を有する構成では、片方の第２の遅延線素子５の遅延時間調整を介して差動信号のスキュー調整が可能である。
　さらに、第１の遅延線素子３が、その最短遅延時間以上の遅延時間を有し、第２の遅延線素子５がその第１の遅延線素子３の遅延時間以上の遅延時間を有する構成では、２ラインの信号線路双方の遅延時間調整を介して差動信号のスキュー調整が可能である。
　また、本発明における差動信号用遅延線では、第１および第２のグランド電極３１、３３に第２および第３の誘電体基板２７、２９を形成してストリップラインを得る構成に限らず、第３の誘電体基板２９を省略したマイクロストリップライン構成も可能であるし、第１の誘電体基板１に第１のグランド電極３１に相当するグランド電極を形成する構成も可能である。
　図６は、本発明に係る差動信号用遅延線の別の実施の形態を示す分解斜視図である。
　この構成は、第１の遅延線素子３が、第２の遅延線素子５と同様に、細い導電膜を複数回矩形状に屈曲して形成されており、第２の遅延線素子５の遅延時間より小さい遅延時間を有するストリップライン構成となっている。その他の構成は図１と同様であるから説明を省略する。
　図６では、短い信号線路も遅延時間を有するため、差動信号スキューを補正するとともに、出力された差動信号を遅延させる。すなわち、通常の遅延と差動信号スキュー補正を同時に実現させることが可能である。
　そして、上述した構成の第１および第２の遅延線素子３、５は、ストリップライン構成としたが、本発明ではそれに限定されず、スパイラル形状の分布定数型線路でもよく、又はインダクタンスＬおよび容量Ｃによる集中定数型による遅延線路でも実施可能である。
　ところで、上述した本発明の差動信号用遅延線は、入力側および出力側端子部２３、２５が第１および第２の遅延線素子３、５の間の第１の中心仮想線Ｘに対して対称に形成されるとともに、それら入力側および出力側端子部２３、２５の間の第２の中心仮想線Ｙに対して対称に形成されているから、実装の向きを１８０度回転しても周囲の構成や配置を変更せずに接続可能となる。
　そのため、何れの線路の位相がどの程度進むかわからない場合でも、波形を観測しながら、本発明の差動信号用遅延線を実装・交換を繰り返し、必要であれば実装向きを１８０度回転して反対側の線路を遅延させる等、両線路間の遅延特性の最適な条件が容易に得られる。
本発明に係る差動信号用遅延線の実施の形態を示す分解斜視図である。 図１の差動信号用遅延線の断面図（図１中の第１の中心仮想線Ｘにおける断面）である。 図１の差動信号用遅延線の等価回路図である。 図１の差動信号用遅延線の使用例を説明する図である。 図１の差動信号用遅延線の動作を説明する波形図である。 本発明に係る差動信号用遅延線の他の実施の形態を示す分解斜視図である。 従来の差動信号用遅延線を説明するめの参考となる入力波形図である。 コモンモードチョークコイルの回路図である。 従来のコモンモードチョークコイルによって補正した状態の波形図である。
符号の説明
１　第１の誘電体基板
３　第１の遅延線素子
５　第２の遅延線素子
７、９　入力端子
１１、１３、１９、２１　グランド端子
１５、１７　出力端子
２３　入力側端子部
２５　出力側端子部
２７　第２の誘電体基板
２９　第３の誘電体基板
３１　第１のグランド電極（グランド電極）
３３　第２のグランド電極（グランド電極）
３５　第４の誘電体基板
３７　ビア接続部
３９　下面パッド
４１　上面パッド
Ａ　平衡信号源
Ｘ　第１の中心仮想線
Ｙ　第２の中心仮想線
Ｌ１　第１の線路
Ｌ２　第２の線路
ｒ１　内部抵抗
ｒ２　終端抵抗

Claims (8)

  1. 第１の誘電体基板と、
    　この第１の誘電体基板上に形成され、互いに異なる遅延時間を有する第１および第２の遅延線素子と、
    　前記第１の誘電体基板に形成され、入力側グランド端子と、前記第１および第２の遅延線素子の入力側に接続された第１および第２の入力端子とを有する入力側端子部と、
    　前記第１の誘電体基板にあって前記第１および第２の遅延線素子を間に置いた位置に形成され、前記入力側グランド端子に電気的に接続された出力側グランド端子と、前記第１および第２の遅延線素子の出力側に接続された第１および第２の出力端子とを有する出力側端子部と、
    　を具備し、
    　少なくとも前記出力側端子部は平衡状態に形成されてなることを特徴とする差動信号用遅延線。
  2. 前記第１および第２の遅延線素子は、前記入力側グランド端子および前記出力側グランド端子に接続されたグランド電極に対して誘電体層を介して対面するよう形成された信号線路からなる請求項１記載の差動信号用遅延線。
  3. 前記第１の誘電体基板には、前記入力側グランド端子および前記出力側グランド端子に接続された前記グランド電極としての第１のグランド電極が片面に形成され前記第１の誘電体基板と同形の第２の誘電体基板が、当該第１のグランド電極を前記第１および第２の遅延線素子に対面するよう積層されてなる請求項２記載の差動信号用遅延線。
  4. 前記第１の誘電体基板には、前記入力側グランド端子および前記出力側グランド端子に接続された前記グランド電極としての第２のグランド電極が片面に形成され前記第１の誘電体基板と同形の第３の誘電体基板が、前記第２の誘電体基板とは反対側にて前記第２のグランド電極を前記第１および第２の遅延線素子に対面するよう積層されてなる請求項３記載の差動信号用遅延線。
  5. 前記第１の遅延線素子は、前記入力側端子部および前記出力側端子部の間で得られる最短遅延時間を有し、前記第２の遅延線素子は、前記第１の遅延線素子の遅延時間以上の遅延時間を有する請求項２～４いずれか１記載の差動信号用遅延線。
  6. 前記第１の遅延線素子は、前記入力側端子部および前記出力側端子部間で得られる最短遅延時間以上の遅延時間を有し、前記第２の遅延線素子は、前記第１の遅延線素子の遅延時間以上の遅延時間を有する請求項２～４いずれか１記載の差動信号用遅延線。
  7. 前記第１および第２の遅延線素子は、前記第１の誘電体基板上に配置された分布定数型又は集中定数型の遅延線路である請求項１記載の差動信号用遅延線。
  8. 前記第１の誘電体基板は方形に形成され、前記入力側端子部および前記出力側端子部は、前記第１の誘電体基板の対向辺側に形成され、前記第１および第２の遅延線素子の間の第１の中心仮想線に対して対称に形成されるとともに、前記入力側端子部および前記出力側端子部の間の第２の中心仮想線に対して対称に形成されてなる請求項１～７いずれか１記載の差動信号用遅延線。
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