WO2010100673A1 - 半導体メモリおよび半導体メモリの動作方法 - Google Patents

半導体メモリおよび半導体メモリの動作方法 Download PDF

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WO2010100673A1
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signal
semiconductor memory
word
plate
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中澤光晴
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Fujitsu Semiconductor Ltd
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Fujitsu Semiconductor Ltd
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    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders

Definitions

  • the present invention relates to a semiconductor memory having word lines and plate lines connected to memory cells.
  • the plate line In a semiconductor memory such as a ferroelectric memory, the plate line is commonly connected to ferroelectric capacitors of a plurality of memory cells, and the load capacity of the plate line is large. For this reason, the waveform of the signal transmitted to the plate line becomes dull, and the driving time of the plate line becomes long. As a result, the access time of the memory cell becomes long.
  • a method of dividing the plate line and reducing the number of memory cells connected to each plate line has been proposed (see, for example, Patent Document 1). Japanese Patent Laid-Open No. 10-229171
  • An object of the present invention is to reduce the size of a logic circuit for selecting a plate line and reduce the chip size of the semiconductor memory in a semiconductor memory having a large number of plate line divisions.
  • a semiconductor memory has a plurality of memory cells, a plurality of word lines connected to the memory cells, and a plurality of plate lines connected to the memory cells.
  • the selector selects a first address signal for selecting a word line in the first period, and selects a second address signal for selecting a plate line in the second period.
  • the decode circuit sequentially decodes the first and second address signals selected by the selector, and sequentially activates one of the decode address signals.
  • the word plate driver drives the word line according to the decode address signal activated by the first address signal, and drives the plate line according to the decode address signal activated by the second address signal.
  • the decode circuit for the word line and the decode circuit for the plate line can be made common.
  • the decode address signal is commonly used for selecting a word line and a plate line.
  • FIG. 1 illustrates a semiconductor memory in one embodiment.
  • An example of the common word decoder shown in FIG. 1 is shown.
  • An example of the word plate driver shown in FIG. 1 is shown.
  • 2 shows an example of the memory cell array shown in FIG. 5 shows an example of a wiring layout of the memory cell array shown in FIG. 2 shows an example of a system in which the semiconductor memory shown in FIG. 1 is mounted.
  • 2 shows an example of a read operation of the semiconductor memory shown in FIG. 2 shows an example of a write operation of the semiconductor memory shown in FIG.
  • An example of the operation of the memory cell array of the semiconductor memory shown in FIG. 1 is shown.
  • the example of the common word decoder in the semiconductor memory of another embodiment is shown.
  • FIG. 11 shows an example of a memory cell array in the semiconductor memory having the common word decoder shown in FIG. An example of the wiring layout of the memory cell array shown in FIG. 11 is shown. The example of the semiconductor memory in another embodiment is shown. An example of the word plate driver shown in FIG. 13 is shown. 14 shows an example of the memory cell array shown in FIG.
  • signal lines indicated by bold lines indicate a plurality unless otherwise specified.
  • a part of the block to which the thick line is connected has a plurality of circuits.
  • the same reference numerals as the signal names are used for signal lines through which signals are transmitted.
  • a signal with “Z” at the end indicates positive logic.
  • a signal preceded by “/” indicates negative logic.
  • Double square marks in the figure indicate external terminals.
  • the external terminal is, for example, a pad on a semiconductor chip or a lead of a package in which the semiconductor chip is stored. For the signal supplied via the external terminal, the same symbol as the terminal name is used.
  • FIG. 1 shows a semiconductor memory MEM in one embodiment.
  • the semiconductor memory MEM is formed as a ferroelectric memory on a silicon substrate using a CMOS process.
  • the ferroelectric memory is used as a work memory of a portable device such as a mobile phone or a digital camera, or a consumer device such as a video recorder, for example, a work memory such as an IC card or a wireless tag (RFID).
  • the semiconductor memory MEM may operate in synchronization with the clock or may operate asynchronously with the clock.
  • the semiconductor memory MEM may be designed as a memory macro (IP) mounted on a system LSI or the like, or may be designed as a semiconductor memory device enclosed in a package.
  • IP memory macro
  • the semiconductor memory MEM includes an address buffer ADB, command buffer CMDB, common word decoder CWDEC, word plate driver WPDRV, column decoder CDEC, operation control circuit CTRL, memory cell array ARY, column selector CSEL, sense amplifier SA, write amplifier WA and data input.
  • An output circuit IOB is included.
  • the address buffer ADB receives the address signal AD via the address terminal, and outputs the received signal to the common word decoder CWDEC and the column decoder CDEC as the row address signal RA and the column address signal CA.
  • the address buffer ADB has a function of latching an address signal.
  • the row address signal RA is an upper bit of the address signal AD and is supplied to select the word line WL.
  • the column address signal CA is a lower bit of the address signal AD and is supplied to select the bit line BL.
  • the row address signal RA and the column address signal CA are simultaneously supplied to different address terminals AD.
  • the address buffer ADB may have a function of predecoding the address signal AD. At this time, the row address signal RA and the column address signal CA are predecode signals.
  • the command buffer CMDB receives the command signal CMD for operating the memory array ARY and decodes the received command signal CMD.
  • the command signal CMD is a chip enable signal / CE, a write enable signal / WE, and an output enable signal / OE.
  • the command buffer CMDB outputs a read control signal RDZ when the command signal CMD indicates a read command.
  • the command buffer CMDB outputs a write control signal WRZ when the command signal CMD indicates a write command.
  • the command buffer CMDB outputs an address latch signal ALT in response to the chip enable signal / CE.
  • the address latch signal ALT may be generated by the operation control circuit CTRL. Note that when the semiconductor memory MEM has a plurality of operation modes, the command buffer CMDB has a function of decoding the command signal CMD for changing the operation mode and outputting it as an operation mode change signal to the operation control circuit CTRL.
  • the common word decoder CWDEC receives a row address signal RA, a column address signal CA, and a plate selection signal PLCLK.
  • the common word decoder CWDEC outputs a row decode address signal RDA for selecting the word line WL while the plate selection signal PLCLK is at a low level.
  • the common word decoder CWDEC outputs a row decode address signal RDA for selecting the plate line PL while the plate selection signal PLCLK is at a high level.
  • the row decode address signal RDA is commonly used for selecting the word line WL and the plate line PL.
  • the number of decode address signal lines for selecting the word line WL and the plate line PL can be reduced, and the wiring area of the signal lines can be reduced.
  • An example of the common word decoder CWDEC is shown in FIG.
  • the word plate driver WPDRV receives a row decode address signal RDA, a word latch signal WLTZ, a plate latch signal PLTZ, a word activation signal WACTZ, and a plate activation signal PACTZ.
  • the word plate driver WPDRV latches the row decode address signal RDA for selecting the word line WL in synchronization with the word latch signal WLTZ.
  • Word plate driver WPDRV latches row decode address signal RDA for selecting plate line PL in synchronization with plate latch signal PLTZ.
  • the word plate driver WPDRV activates one of the word lines WL to a high level in synchronization with the word activation signal WACTZ when a valid row decode address signal RDA corresponding to the word line WL is latched.
  • the word plate driver WPDRV activates one of the plate lines PL to a high level in synchronization with the plate activation signal PACTZ when a valid row decode address signal RDA corresponding to the plate line PL is latched.
  • An example of the word plate driver WPDRV is shown in FIG.
  • the column decoder CDEC decodes the column address signal CA and generates a column decode signal CDA according to the decoding result.
  • the column decoder CDEC outputs a column decode signal CDA to the column selector CSEL.
  • the operation control circuit CTRL receives the read control signal RDZ or the write control signal WRZ, and receives the common word decoder CWDEC, word plate driver WPDRV, column decoder CDEC, column selector CSEL, sense amplifier SA, write amplifier WA, data input / output circuit IOB, etc.
  • a plurality of control signals for operating are sequentially generated and output.
  • the control signals include a plate selection signal PLCLK, a word latch signal WLTZ, a plate latch signal PLTZ, a word activation signal WAACTZ, a plate activation signal PACTZ, a sense amplifier enable signal SAEN, a write amplifier enable signal WAEN, and a data input control signal DINZ. And a data output control signal DOUTZ.
  • the control signal is a timing signal that determines the operation timing of the common word decoder CWDEC, the word plate driver WPDRV, the column decoder CDEC, the column selector CSEL, the sense amplifier SA, the write amplifier WA, the data input / output circuit IOB, and the like.
  • the memory cell array ARY has a plurality of ferroelectric memory cells MC arranged in a matrix.
  • the columns of memory cells MC arranged in the horizontal direction in the figure are connected to a common word line WL (WL0, WL1, etc.).
  • the columns of memory cells MC arranged in the vertical direction in the figure are connected to a common bit line BL (BL00, BL01, etc.).
  • a predetermined number of memory cells MC arranged in a rectangular region and arranged in the horizontal and vertical directions in the figure are connected to a common plate line PL (PL00, etc.).
  • the memory cell array ARY shown in FIG. 1 shows a part of the memory block MB00 of FIG.
  • the connection relationship between the memory cell MC and the plate line PL is shown in FIG.
  • the memory cell MC has a selection transistor T1 (nMOS transistor) and a ferroelectric capacitor F1 arranged in series between the bit line BL and the plate line PL. That is, the memory cell MC is a so-called 1T1C type.
  • the selection transistor T1 is turned on when the gate receives a high-level word line signal WL.
  • the ferroelectric capacitor F1 operates as a variable capacitor by utilizing the fact that residual polarization remains even when the applied voltage is zero.
  • the remanent polarization value of the ferroelectric capacitor F1 is changed by the write operation of the memory cell MC.
  • the memory cell MC stores a logical value of data according to the remanent polarization value. That is, the semiconductor memory MEM operates as a rewritable nonvolatile memory.
  • the memory cell MC may be a so-called 2T2C type.
  • the 2T2C type memory cell MC has a pair of selection transistors (nMOS transistors) and a pair of ferroelectric capacitors. The gates of the select transistor pair are connected to a common word line WL. Ferroelectric capacitor pairs store data of opposite logic and are connected to complementary bit lines, respectively.
  • the column selector CSEL has a plurality of column switches that connect the bit line BL to the sense amplifier SA and the write amplifier WA.
  • a column switch corresponding to a valid column decode signal CDA is turned on in synchronization with a control signal output from the operation control circuit CTRL during a read operation and a write operation.
  • the sense amplifier SA operates in synchronization with the sense amplifier enable signal SAEN during a read operation.
  • the sense amplifier SA amplifies the difference between the voltage read on the bit line BL selected by the column switch during the read operation and the reference voltage VREF (FIG. 9), and uses the amplified signal as read data for the data input / output circuit. Output to IOB.
  • the sense amplifier SA is shared by the plurality of bit lines BL via the column selector CSEL. Thereby, the number of sense amplifiers SA can be reduced.
  • the sense amplifier SA may be disposed between the column selector CSEL and the memory cell array ARY. At this time, a sense amplifier is arranged for each bit line BL.
  • the write amplifier WA operates in synchronization with the write amplifier enable signal WAEN during the write operation.
  • the write amplifier WA outputs write data supplied via the data input / output circuit IOB during the write operation to the bit line BL selected by the column switch.
  • the data input / output circuit IOB receives write data supplied to the data input / output terminal I / O in synchronization with the data input control signal DINZ, and outputs the received data to the write amplifier WA.
  • the data input / output circuit IOB receives the read data from the memory cell MC via the sense amplifier SA, and outputs the received data to the data input / output terminal I / O in synchronization with the data output control circuit DOUTZ.
  • the data input / output terminal I / O is, for example, 16 bits (I / O 0-15).
  • FIG. 2 shows an example of the common word decoder CWDEC shown in FIG.
  • the row address signal RA is 4 bits (RA0-3) and the column address signal CA is 2 bits (CA0-1) is shown.
  • the common word decoder CWDEC generates 16 row decode signals RDA0-15.
  • the row address signal RA is 8 bits and the column address signal CA is 6 bits.
  • the common word decoder CWDEC generates 256 row decode signals RDA0-255.
  • the common word decoder CWDEC has a selector SEL (SEL0-1) and a plurality of AND circuits.
  • the selector SEL0 outputs the row address signal RA0 as the address signal A0 when the plate selection signal PLCLK is low, and outputs the column address signal CA0 as the address signal A0 when the plate selection signal PLCLK is high.
  • the selector SEL1 outputs the row address signal RA1 as the address signal A1 when the plate selection signal PLCLK is low, and outputs the column address signal CA1 as the address signal A1 when the plate selection signal PLCLK is high. .
  • the number of selectors SEL is determined according to the number of divisions of the columns (horizontal direction in FIG. 4) of the memory cell array ARY.
  • the number of divided columns is equal to the number of memory blocks MB connected to one word line WL.
  • the number of divided columns is equal to the number of word lines WL connected to one memory block MB.
  • Memory block MB is connected to different plate lines PL.
  • the number of divided columns and the number of word lines WL connected to one memory block MB are four.
  • a selector SEL2 that receives the row address signal RA2 and the column address signal CA2 is arranged in addition to FIG.
  • the number of word lines WL connected to one memory block MB is eight.
  • the number of divided columns is two, only one selector SEL that receives row address signal RA0 and column address signal CA0 is arranged. At this time, the number of word lines WL connected to one memory block MB is two.
  • the AND circuit decodes the 4-bit address signal A0 (or / A0), A1 (or / A1), A2 (or / A2), A3 (or / A3), and when all the received signals are at the high level
  • the row decode address signal RDA (any one of RDA0-15) is set to a high level.
  • the plurality of AND circuits operate as a decode circuit that decodes a 4-bit address signal A0-A3 (or / A0- / A3) and activates one of the row decode address signals RDA0-15.
  • the common word decoder CWDEC sets one of the row decode address signals RDA0-15 to a high level according to the row address signal RA0-3 when the plate selection signal PLCLK is at a low level, and the remaining row decode address signal RDA. Is held at a low level. At this time, as will be described with reference to FIG. 3, one of the word lines WL is selected. When the plate selection signal PLCLK is at a high level, the common word decoder CWDEC sets one of the row decode address signals RDA0-15 to a high level according to the column address signal CA0-1 and the row address signal RA2-3, and the rest The row decode address signal RDA is held at a low level. At this time, one of the plate lines PL is selected as described in FIG.
  • the AND circuit responds to the selectors SEL0-1 to generate the row decode address signal RDA0-15 for selecting the word line WL and the row decode address signal for selecting the plate line PL. It operates as an address decoding circuit that generates RDA0-15.
  • the word decoder for selecting the word line WL and the plate decoder for selecting the plate line PL can be replaced with the common word decoder CWDEC.
  • the circuit scale of the plate decoder in this example, the common word decoder CWDEC
  • the circuit scale of the plate decoder can be reduced.
  • the circuit scale of the plate decoder can be reduced.
  • the circuit scale of the plate decoder can be reduced.
  • the circuit scale of the plate decoder can be reduced.
  • the circuit scale of the plate decoder can be reduced.
  • the common word decoder CWDEC directly decodes the row address signal RA0-3 and the column address signal CA0-1 supplied to the external address terminal AD to generate a row decode address signal RDA.
  • the row decode address signal RDA is generated without using the previous signal from the decode circuit (AND circuit). Therefore, the number of circuits (transistors) required for generating the row decode address signal RDA can be reduced. Therefore, the row decode address signal RDA can be generated quickly, and the access time (read operation time and write operation time) of the semiconductor memory MEM can be shortened.
  • the AND circuit receives the low level address signals A0-A3 and / A0- / A3 during the standby period when the read operation or the write operation is not executed, and holds all the row decode address signals RDA0-15 at the low level. .
  • the address signals A0-A3, / A0- / A3 are supplied to the AND circuit via the enable circuit.
  • the enable circuit is an AND circuit that receives one of address signals A0-A3 and / A0- / A3 and an enable signal.
  • the enable signal is set to a high level during an access operation (a read operation or a write operation), and is set to a low level during a standby period. In the standby period, all the enable circuits output a low level to the AND circuit, so that all the row decode address signals RDA0-15 are held at a low level.
  • FIG. 3 shows an example of the word plate driver WPDRV shown in FIG.
  • the word plate driver WPDRV is a driver circuit, and has a plurality of sub word plate drivers SWPDRV that drive a pair of the word line WL and the plate line PL. Since the sub word plate driver SWPDRV is the same circuit, only the sub word plate driver SWPDRV that drives the word line WL15 and the plate line PL33 will be described.
  • the sub word plate driver SWPDRV has switch circuits WSW and PSW, latch circuits WLT and PLT, and two AND circuits.
  • the switch circuit WSW supplies the row decode address signal RDA15 to the latch circuit WLT while the word latch signal WLTZ is at a high level.
  • the switch circuit PSW supplies the row decode address signal RDA15 to the latch circuit PLT while the plate latch signal PLTZ is at a high level.
  • Each latch circuit WLT, PLT has, for example, a pair of inverters whose inputs and outputs are connected to each other in order to hold the logic level of the row decode address signal RDA15.
  • the AND circuit connected to the word line WL15 drives the word line WL15 in synchronization with the word activation signal WACTZ and activates the word line WL15 to the high level.
  • the AND circuit connected to the plate line PL33 drives the plate line PL33 in synchronization with the plate activation signal PACTZ and activates the plate line PL33 to the high level.
  • the word plate driver WPDRV outputs a high level of any one of the row decode address signals RDA0-15 for selecting the word line WL and a row decode address signal RDA0 for selecting the plate line PL during the read operation and the write operation. Sequentially receive any high level of -15. Any one of the latch circuits WLT latches the high-level row decode address signal RDA and outputs a high level. The other latch circuit WLT outputs a low level. Any one of the latch circuits PLT latches the high-level row decode address signal RDA and outputs a high level. The other latch circuit PLT outputs a low level. Then, the word plate driver WPDRV sequentially drives any one of the word lines WL0-15 and any one of the plate lines PL00-03, PL10-13, PL20-23, PL30-33 to a high level.
  • the row decode address signals RDA0-15 sequentially supplied to the word plate driver WPDRV are selectively latched in one of the latch circuits WLT, PLT using the switch circuits WSW, PSW.
  • the word line WL and the plate are transmitted according to the row decode address signal RDA0-15 for the word line WL and the row decode address signal RDA0-15 for the plate line PL transmitted to the common signal line RDA0-15, respectively.
  • the line PL can be activated reliably.
  • the logic level of the row decode address signal RDA0-15 latched by the latch circuit WLT is output as the word line signal WL in synchronization with the word activation signal WAACTZ.
  • the logic level of the row decode address signal RDA0-15 latched by the latch circuit PLT is output as the plate line signal PL in synchronization with the plate activation signal PACTZ. Therefore, even if the row decode address signal RDA0-15 for the word line WL and the row decode address signal RDA0-15 for the plate line PL are supplied to the common signal lines RDA0-15 in a time division manner, at a desired timing.
  • the word line WL and the plate line PL can be activated. In other words, as shown in FIG. 9, the word line WL and the plate line PL can be activated overlapping each other.
  • FIG. 4 shows an example of the memory cell array ARY shown in FIG.
  • the memory cell array ARY has 16 memory blocks MB (MB00-03, MB10-13, MB20-23, MB30-33) arranged in a matrix.
  • a memory group MG (MG0-3) is configured by four memory blocks MB arranged in the horizontal direction in the figure.
  • the number assigned to the memory group MG is indicated by the row address signal RA3-2.
  • the memory block MB is connected to different plate lines PL (PL00-03, PL10-13, PL20-23, PL30-33). That is, the number of memory blocks MB is equal to the number of plate lines PL.
  • the upper bits of the two-digit numbers assigned to the memory block MB and the plate line PL have the same value as the numbers assigned to the memory group MG, and are indicated by the row address signal RA3-2.
  • the lower bits of the 2-digit number are indicated by the column address signal CA1-0.
  • Each memory block MB is connected to four word lines WL.
  • Four memory blocks MB in each memory group MG are connected to four common word lines WL.
  • the word lines WL and the plate lines PL indicated by thick solid lines are wired alternately. That is, four plate lines PL (for example, PL00-03) are wired on the four memory blocks MB in each memory group MG.
  • Each plate line PL branches to a plate line indicated by a thick broken line in the same number of memory blocks MB and is connected to the memory cell MC. That is, one of the four plate lines PL (for example, PL00-03) is connected to each memory block MB. Black square marks in the figure indicate contacts for branching the plate line PL.
  • the word line WL and the plate line PL are selected using a common row address signal RA2-3.
  • a plurality of memory groups MG can be formed only by increasing AND circuits, and the number of divisions of the plate line PL can be increased. That is, each of the plate lines PL divided into a large number can be selected by a simple decoding circuit.
  • the semiconductor memory MEM having a large number of divisions of the plate line PL the scale of the logic circuit for selecting the plate line PL can be reduced, and the chip size of the semiconductor memory MEM can be reduced.
  • Each memory block MB is connected to four bit lines BL0-3 (BL00-03, BL10-13, BL20-23, BL30-33).
  • the four memory blocks MB arranged in the vertical direction in the figure are connected to four common bit lines BL0-3 (for example, BL00-03).
  • the upper bit of the two-digit number attached to the bit line BL is indicated by a column address signal CA.
  • the lower bits of the two-digit number indicate the number of the data terminal I / O.
  • the column selector CSEL shown in FIG. 1 selects one of the four bit line groups BL00-03, BL10-13, BL20-23, BL30-33 as the lower bit of the column address signal CA. Depending on the value, it is connected to a sense amplifier SA or a write amplifier WA.
  • each bit line group has four bit lines.
  • each bit line group has 16 bit lines BL corresponding to the data terminals I / O0-15.
  • the data terminal I / O is 1 bit (I / O0)
  • each bit line group has only one bit line.
  • Each memory block MB has 16 memory cells MC arranged in a matrix.
  • a row address signal RA3-0 in binary number “1011” and a column address signal CA1-0 in binary number “10” are supplied in a read operation or a write operation.
  • the word line WL11 indicated by the row address signal RA3-0 and the plate line PL22 indicated by the row address signal RA3-2 and the column address signal CA1-0 are selected.
  • data is read from the memory cells MC indicated by thick circles in the memory block MB22 to the bit lines BL20-23.
  • data is written to the memory cells MC indicated by thick circles in the memory block MB22 via the bit lines BL20-23.
  • the common word decoder CWDEC shown in FIG. 2 has three selectors SEL0-2, as described above, eight memory blocks MB are formed along the word line WL (the horizontal direction in the figure). . That is, eight memory groups MG are formed. Eight memory blocks MB of each memory group MG are connected to eight common word lines WL. Selectors SEL0-2 receive row address signal RA0-2 or column address signal CA0-2 according to plate selection signal PLCLK. In the read operation or the write operation, one of the eight memory blocks MB in the memory group MG is selected according to the column dress signal CA0-2. On the eight memory blocks MB in the memory group MG, eight plate lines PL are wired and connected to one of the eight memory blocks MB.
  • the memory cell array ARY has 256 word lines WL. Since eight word lines WL are connected to each memory block MB, eight memory blocks MB are arranged in the vertical direction in the figure. That is, the number of memory groups MG is eight. The total number of memory blocks MB is 256 (8 horizontal and 8 vertical), which is equal to the number of plate lines PL and word lines WL.
  • the number of selectors SEL is m
  • 2 m memory blocks MB are arranged along the word line WL (in the horizontal direction in the figure).
  • the plate line PL is wired for each memory block MB.
  • Each memory group MG and each memory block MB are connected to 2 m word lines WL.
  • the number of bits of the row address signal RA is n
  • the number of word lines WL, the number of plate lines PL, and the number of memory blocks MB are all 2 to the nth power.
  • the number of memory groups MG is 2 to the (n ⁇ m) power.
  • FIG. 5 shows an example of the wiring layout of the memory cell array ARY shown in FIG.
  • the memory group MG3 memory blocks MB30-33) shown in FIG. 4 is shown.
  • the plate line PL31 is shaded for easy understanding of the wiring of the plate line.
  • the polysilicon layer Poly is a wiring layer for forming the gate of the transistor.
  • the first, second, third, fourth, and fifth metal wiring layers are layers above the polysilicon layer Poly, and the larger the number, the farther from the semiconductor substrate.
  • the word line WL is wired using the polysilicon layer Poly and the third metal wiring layer M3.
  • the polysilicon layer Poly is a wiring layer for forming the gate of the transistor.
  • the word line WL formed of the polysilicon wiring Poly is connected to the word line WL formed of the third metal wiring M3 through a contact indicated by a black square mark.
  • the plate line PL is wired using the first metal wiring layer M1, the fourth metal wiring layer M4, and the fifth metal wiring layer M5.
  • the plate line formed by the fifth metal wiring M5 is wired in the horizontal direction in the figure, and is connected to the plate line PL formed by the fourth metal wiring M4 through a contact.
  • the plate line PL formed of the fourth metal wiring M4 is connected to the plate line PL formed of the first metal wiring M1 through a contact.
  • Each memory cell MC is connected to a word line WL formed of a polysilicon wiring Poly and a plate line PL formed of a first metal wiring M1.
  • the memory cell MC is manufactured by, for example, a stack type manufacturing process.
  • the bit line BL is formed using the second metal wiring layer on the memory cells MC arranged in the vertical direction in the drawing.
  • FIG. 6 shows an example of a system SYS on which the semiconductor memory MEM shown in FIG. 1 is mounted.
  • the system SYS (user system) constitutes at least a part of a microcomputer system such as a portable device.
  • the semiconductor memory MEM is mounted on the same system SYS as in FIG.
  • the system SYS has a system-on-chip SoC in which a plurality of macros are integrated on a silicon substrate.
  • the system SYS has a multi-chip package MCP in which a plurality of chips are stacked on a package substrate.
  • the system SYS has a system-in-package SiP in which a plurality of chips are mounted on a package substrate such as a lead frame.
  • the system SYS may be configured in the form of chip-on-chip CoC or package-on-package PoP.
  • the SoC has a CPU (controller), the semiconductor memory MEM and the peripheral circuit PERI shown in FIG.
  • the CPU, the semiconductor memory MEM, and the peripheral circuit PERI are connected to each other by a system bus SBUS.
  • the CPU accesses the semiconductor memory MEM and the peripheral circuit PERI and controls the operation of the entire system.
  • the semiconductor memory MEM performs a read operation and a write operation in response to an access command CMD (access request) from the CPU and an address signal AD.
  • the SoC is connected to an upper system via the external bus SCNT.
  • the minimum configuration of the system SYS is a CPU and a semiconductor memory MEM.
  • FIG. 7 shows an example of the read operation of the semiconductor memory MEM shown in FIG.
  • the semiconductor memory MEM executes a read operation when it receives a read command (a low level L chip enable signal / CE, a high level H write enable signal / WE, and a low level L output enable signal / OE) ( FIG. 7 (a)).
  • the CPU shown in FIG. 6 outputs an address signal AD together with the read command to the semiconductor memory MEM (FIG. 7B).
  • the command buffer CMDB shown in FIG. 1 activates the read control signal RDZ and the address latch signal ALTZ to a high level in response to the read command (FIG. 7 (c, d)).
  • the write control signal WRZ is held at the low level L (FIG. 7 (e)).
  • the address buffer ADB latches the address signal AD in synchronization with the address latch signal ALTZ, and outputs the latched address signal AD as the row address signal RA and the column address signal CA (FIG. 7 (f)).
  • the selector SEL0-1 of the common word decoder CWDEC shown in FIG. 2 outputs the row address signal RA0-1 as the address signals A0-1 and / A0-1 while the plate selection signal PLCLK is at a low level (FIG. 7 ( g)).
  • the common word decoder CWDEC sets a row decode address signal RDA (for example, RDAa: a is 0 to 15) for selecting the word line WL to a high level based on the row address signal RA0-3 (FIG. 7 (h)). Other row decode address signals RDA are held at a low level.
  • the word plate driver WPDRV latches the row decode address signal RDAa in synchronization with the word latch signal WLTZ (FIG. 7 (i)
  • the selector SEL0-1 of the common word decoder CWDEC receives the high level plate selection signal PLCLK and outputs the column address signal CA0-1 as the address signals A0-1 and / A0-1 (FIG. 7 (j)). ).
  • the operation control circuit CTRL changes the plate selection signal PLCLK from the low level to the high level after a predetermined time (for example, 10 ns) after receiving the read command or the write command.
  • the common word decoder CWDEC receives a row decode address signal RDA (for example, RDAb: b is any of 0-15) for selecting the plate line PL based on the column address signal CA0-1 and the row address signal RA2-3.
  • the high level is set (FIG. 7 (k)).
  • Other row decode address signals RDA are held at a low level.
  • the word plate driver WPDRV latches the row decode address signal RDAb in synchronization with the plate latch signal PLTZ (FIG. 7 (l)).
  • the word plate driver WPDRV activates the word line WLa corresponding to the row decode address signal RDAa to a high level in synchronization with the word activation signal WACTZ (FIG. 7 (m)). Other word lines WL are held at a low level. By activation of the word line WLa, the ferroelectric capacitor F1 of the memory cell MC is connected to the bit line BL. Next, the word plate driver WPDRV activates the plate line PLb corresponding to the row decode address signal RDAb to a high level in synchronization with the plate activation signal PACTZ (FIG. 7 (n)). The other plate lines PL are held at a low level. The activation period of the plate line PLb is included in the activation period of the word line WLa.
  • a charge (voltage) corresponding to the residual polarization of the ferroelectric capacitor F1 is read out to the bit line BL (FIG. 7 (o)).
  • a solid line shows a waveform when logic 1 is read from the memory cell MC to the bit line BL.
  • a broken line shows a waveform when logic 0 is read from the memory cell MC to the bit line BL.
  • a reference charge (voltage) is read from the reference memory cell.
  • the column selector CSEL connects the bit line BL corresponding to the column address signal CA to the sense amplifier SA.
  • the sense amplifier SA differentially amplifies the difference between the voltage of the bit line BL and the reference voltage, and determines the logic of the data held in the memory cell MC (FIG. 7 (p)).
  • the data input / output circuit IOB outputs the read data amplified by the sense amplifier SA to the data terminal I / O (FIG. 7 (q)).
  • the sense amplifier SA is deactivated and the bit line BL is set to a low level (FIG. 7 (r)).
  • the word activation signal WACTZ and the word line WLa are deactivated to a low level, and the read operation is completed (FIG. 7 (s)).
  • FIG. 8 shows an example of the write operation of the semiconductor memory MEM shown in FIG. Detailed descriptions of the same operations as those in FIG. 7 are omitted.
  • the semiconductor memory MEM executes a write operation when it receives a write command (a low level L chip enable signal / CE, a low level L write enable signal / WE, and a high level H output enable signal / OE) ( FIG. 8 (a)).
  • the CPU shown in FIG. 6 outputs the address signal AD and the data signal I / O (write data) together with the write command to the semiconductor memory MEM (FIG. 8 (b, c)).
  • the command buffer CMDB activates the write control signal WRZ and the address latch signal ALTZ to a high level in response to the write command (FIG. 8 (d, e)).
  • the read control signal RDZ is held at a low level (FIG. 8 (f)).
  • the waveforms from the address latch signal ALTZ to the plate activation signal PACTZ and the plate line PLb are the same as those in FIG.
  • a charge (voltage) corresponding to the residual polarization of the ferroelectric capacitor F1 is read out to the bit line BL (FIG. 8 (g)).
  • the column selector CSEL connects the bit line BL corresponding to the column address signal CA to the write amplifier WA.
  • the write amplifier WA outputs a level corresponding to the logic of the write data to the bit line BL.
  • the plate line PL is deactivated to a low level before the voltage of the bit line BL is changed by the write data from the write amplifier WA (FIG. 8 (h)). Then, according to the low level of the plate line PL and the voltage level of the bit line BL, logic 1 or logic 0 is written into the memory cell MC (FIG. 8 (i)). Thereafter, the bit line BL is set to a low level by the write amplifier WA (FIG. 8 (j)). Next, the word activation signal WACTZ and the word line WLa are deactivated to a low level, and the write operation is completed (FIG. 8 (k)).
  • FIG. 9 shows an example of the operation of the memory cell array ARY of the semiconductor memory MEM shown in FIG.
  • FIG. 9 shows a period in which the word line WL and the plate line PL are activated to a high level in FIGS. 7 and 8.
  • the voltage rise of the bit line BL when the plate line PL is driven to a high level is slight. Therefore, regardless of the logic of the data read from the memory cell MC, the bit line BL is at a low level with respect to the high level plate line PL (FIG. 9A).
  • This state indicates writing of logic 0 to the memory cell MC. That is, when logic 1 is read from the memory cell MC to the bit line BL, the remanent polarization value of the ferroelectric capacitor F1 is inverted, and the data held in the memory cell MC is rewritten to logic 0.
  • the sense amplifier SA is activated by the sense amplifier enable signal SAEN before the plate line PL changes to a low level (FIG. 9B).
  • the sense amplifier SA differentially amplifies the voltage of the bit line (for example, power supply voltage) BL and the reference voltage Vref, and raises the voltage of the bit line BL to a high level ( FIG. 9 (c)). Then, when the bit line BL becomes a high level with respect to the low level plate line PL, the logic 1 is rewritten to the memory cell MC.
  • writing of logic 0 to the memory cell MC occurs during the high level period of the plate line PL (FIG. 9D). That is, the memory cell MC that holds logic 1 is rewritten to logic 0.
  • the write amplifier WA is activated after the plate line PL is changed to a low level by the write amplifier enable signal WAEN (FIG. 9E).
  • WAEN write amplifier enable signal
  • both the plate line PL and the bit line BL are set to a low level, and the remanent polarization value of the ferroelectric capacitor F1 does not change. That is, the memory cell MC maintains the logic 0 rewritten by the activation of the plate line PL (FIG. 9 (f)).
  • the plate line PL is set to a low level, and the bit line BL is set to a high level (for example, a power supply voltage).
  • the memory cell MC is rewritten to logic 1 (FIG. 9 (g)). Then, the write operation of logic 0 and logic 1 to the memory cell MC is completed.
  • the high level voltage of the word line WL may be set higher than the power supply voltage during the period in which the sense amplifier SA or the write amplifier WA operates. At this time, the high voltage is preferably equal to or higher than the value obtained by adding the threshold voltage of the selection transistor T1 to the power supply voltage.
  • the word decoder for selecting the word line WL and the plate decoder for selecting the plate line PL can be replaced with the common word decoder CWDEC.
  • the circuit scale of the plate decoder in this example, the common word decoder CWDEC
  • the circuit scale of the plate decoder can be reduced.
  • the row decode address signal RDA is commonly used for selecting the word line WL and the plate line PL.
  • FIG. 10 shows an example of the common word decoder CWDEC in the semiconductor memory MEM of another embodiment.
  • the semiconductor memory MEM is a ferroelectric memory.
  • the common word decoder CWDEC is different from that in FIG. 2, and the memory cell array ARY shown in FIGS. 11 and 12 is different from those in FIGS.
  • Other configurations are the same as those in FIGS. 1 and 3.
  • the semiconductor memory MEM is used as, for example, a work memory such as an IC card or a wireless tag (RFID), a work memory of a portable device such as a mobile phone or a digital camera, or a work memory of a consumer device such as a video recorder.
  • the semiconductor memory MEM may operate in synchronization with the clock or may operate asynchronously with the clock.
  • the semiconductor memory MEM is mounted on, for example, the system SYS shown in FIG.
  • the common word decoder CWDEC receives a signal obtained by inverting the logic of the column address signal CA1-0 by the selector SEL0-1.
  • Other configurations of the common word decoder CWDEC are the same as those in FIG. For example, when the column address signal CA1-0 is “00”, the common word decoder CWDEC sets any one of the row decode address signals RDA3, RDA7, RDA11, and RDA15 to a high level according to the row address signal RA3-2. . When the column address signal CA1-0 is “01”, the common word decoder CWDEC sets any one of the row decode address signals RDA2, RDA6, RDA10, and RDA14 to a high level according to the row address signal RA3-2.
  • FIG. 11 shows an example of the memory cell array ARY in the semiconductor memory MEM having the common word decoder CWDEC shown in FIG. Detailed description of the same configuration as in FIG. 4 is omitted.
  • the layout of the memory group MG, memory block MB, word line WL, and bit line BL is the same as in FIG. Since the relationships among the plate lines PL33-30, PL23-20, PL13-10, and PL03-00 are the same, the plate line PL33-30 will be described below.
  • the logic of the column address signal CA1-0 supplied to the common word decoder CWDEC is inverted. Therefore, for example, the plate line PL33 is selected when the column address signal CA1-0 is “00”. The plate line PL32 is selected when the column address signal CA1-0 is “01”. The plate line PL31 is selected when the column address signal CA1-0 is “10”. The plate line PL30 is selected when the column address signal CA1-0 is “11”. For this reason, the plate lines PL33, PL32, PL31, and PL30 are also indicated as symbols PL30b, PL31b, PL32b, and PL33b.
  • the numerical values 0b, 1b, 2b, and 3b of the code indicate the value (decimal number) of the column address signal CA1-0.
  • the symbols 0b, 1b, 2b, and 3b "b" indicate logic inversion ("/"; bar).
  • Each plate line PL33-30 is connected to a memory block MB having the same value as the numeral PL30b-33b. For this reason, the position of the contact (black square mark) for branching the plate line PL is different from FIG.
  • FIG. 12 shows an example of the wiring layout of the memory cell array ARY shown in FIG. Detailed description of the same configuration as in FIG. 5 is omitted.
  • the memory group MG3 memory blocks MB30-33
  • the plate line PL finth metal wiring layer M5 wired in the horizontal direction in the drawing from the left end of the memory cell array ARY to the memory block MB is shown by shading.
  • control signal lines such as a plate activation signal line PACTZ are wired from the operation control circuit CTRL arranged at the lower right of the memory cell array ARY to the sub word plate driver SWPDRV toward the upper side of FIG.
  • the upper sub-word plate driver SWPDRV in FIG. 3 receives the plate activation signal PACTZ later than the lower sub-word plate driver SWPDRV in FIG. Therefore, in the read operation and the write operation, the plate line PL33 is activated relatively late, and the plate line PL30 is activated relatively early.
  • the plate line PL33 corresponding to the sub-word plate driver SWPDRV to which the plate activation signal PACTZ is transmitted slowly has a short horizontal length shown in FIG. 12 and a small load capacity.
  • the plate line PL30 corresponding to the sub-word plate driver SWPDRV to which the plate activation signal PACTZ is transmitted early is long in the horizontal direction indicated by shading and has a large load capacity. Therefore, the timings at which the high level pulses generated on the plate lines PL30-33 are transmitted to the memory cells MC can be aligned with each other. In other words, the activation timings of the plate line signals PL30-33 can be aligned with each other.
  • the same effect as that of the above-described embodiment can be obtained. Furthermore, since the activation period of the plate line signal PL can be made uniform, the operation margin of the semiconductor memory MEM can be improved.
  • FIG. 13 shows an example of a semiconductor memory MEM in another embodiment.
  • the semiconductor memory MEM is a ferroelectric memory.
  • the semiconductor memory MEM is used as, for example, a work memory such as an IC card or a wireless tag (RFID), a work memory of a portable device such as a mobile phone or a digital camera, or a work memory of a consumer device such as a video recorder.
  • the semiconductor memory MEM may operate in synchronization with the clock or may operate asynchronously with the clock.
  • the semiconductor memory MEM is mounted on, for example, the system SYS shown in FIG.
  • the semiconductor memory MEM is different from FIG. 1 in the word plate driver WPDRV and the memory cell array ARY.
  • the semiconductor memory MEM receives a row address signal RA that is one bit larger than that in FIG. Other configurations are the same as those in FIG.
  • the memory cell array ARY shown in FIG. 13 shows a part of the memory block MB00 of FIG.
  • each plate line PL is wired in common to the two word lines WLE and WLO.
  • the word plate driver WPDRV selects one of the word lines WLE and WLO according to the logic of the most significant bit of the row address signal RA. Note that the word lines WLE and WLO may be selected using the least significant bit of the row address signal RA.
  • FIG. 14 shows an example of the word plate driver WPDRV shown in FIG. Detailed description of the same configuration as in FIG. 3 is omitted.
  • the word plate driver WPDRV has a plurality of sub word plate drivers SWPDRV for driving a pair of word lines WLE and WLO and one plate line PL. Since the sub word plate driver SWPDRV is the same circuit, only the sub word plate driver SWPDRV for driving the word lines WLE15, WLO15 and the plate line PL33 will be described.
  • the sub word plate driver SWPDRV has a word selector WSEL and an AND circuit added to the sub word plate driver SWPDRV shown in FIG.
  • the word selector WSEL has a CMOS transmission gate that is turned on or off according to the logic of the row address signal RA4.
  • the word selector WSEL connects the output of the latch WLT to an AND circuit connected to the word line WLE15 when the row address signal RA4 is at a low level.
  • the word selector WSEL connects the output of the latch WLT to an AND circuit connected to the word line WLO15 when the row address signal RA4 is at a high level.
  • the AND circuit connected to the word lines WLE15 and WLO15 operates in synchronization with the word activation signal WACTZ.
  • the row address signal RA is 9 bits (RA0-8), and the column address signal CA is 6 bits.
  • the row address signal RA0-7 is supplied to the common word decoder CWDEC, and the row address signal RA8 is supplied to the word selector WSEL.
  • FIG. 15 shows an example of the memory cell array ARY shown in FIG. Detailed description of the same configuration as in FIG. 4 is omitted.
  • the memory cell array ARY has 16 memory blocks MB (MB00-03, MB10-13, MB20-23, MB30-33) arranged in a matrix as in FIG.
  • each memory group MG and each memory block MB are connected to four word line pairs WLE and WLO.
  • Each memory block MB has 32 memory cells MC.
  • Other configurations are the same as those in FIG.
  • each bit line group BL00-03, BL10-13, BL20-23, and BL30-33 has an example having four bit lines.
  • each bit line group has 16 bit lines BL corresponding to the data terminals I / O0-15.
  • the data terminal I / O is 1 bit (I / O0)
  • each bit line group has only one bit line.
  • each memory group MG has eight memory blocks MB as described above.
  • Column selector SEL receives row address signal RA0-2 or column address signal CA0-2 in response to plate selection signal PLCLK. In the read operation or the write operation, one of the eight memory blocks MB in one memory group MG is selected according to the column dress signal CA0-2.
  • Each memory block MB is connected to 16 word lines WL (eight word line pairs WLE, WLO).
  • eight plate lines PL are wired and connected to one of the eight memory blocks MB.
  • the row address signal RA is 9 bits (RA0-8)
  • the memory cell array ARY has 512 word lines WL (256 word line pairs WLE, WLO). Since 16 word lines WL are connected to each memory block MB, eight memory blocks MB are arranged in the vertical direction in the figure. That is, the number of memory groups MG is eight.
  • the total number of memory blocks MB is 256 (8 horizontal and 8 vertical), which is equal to the number of plate lines PL and word line pairs (WLE, WLO).
  • each plate line PL when each plate line PL is wired in common to two word lines WLE and WLO, 2 m powers (m is a selector SEL) along the word line WL (horizontal direction in the figure).
  • Number of memory blocks MB are arranged.
  • the plate line PL is wired for each memory block MB.
  • Each memory group MG and each memory block MB are connected to 2 m word line pairs (WLE, WLO).
  • the number of word line pairs (WLE, WLO), the number of plate lines PL, and the number of memory blocks MB are both (n -1) Power.
  • the number of memory groups MG is 2 to the (n-1-m) power.
  • the same effect as that of the above-described embodiment can be obtained.
  • the circuit scale of the common word decoder CWDEC can be reduced also in the semiconductor memory MEM in which each plate line PL is wired in common to the pair of word lines WLE and WLO.
  • the number of row decode address signal lines RDA can be reduced, and the wiring area of the signal lines can be reduced. As a result, the chip size of the semiconductor memory MEM can be reduced.
  • a signal obtained by inverting the logic of the column address signal CA0-1 may be supplied to the common word decoder CWDEC shown in FIG. 13 as shown in FIG.
  • the memory cell array ARY (FIG. 15) is changed similarly to FIG. That is, plate line PL33 is connected to memory block MB30, and plate line PL32 is connected to memory block MB31. Plate line PL31 is connected to memory block MB32, and plate line PL30 is connected to memory block MB33.

Landscapes

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Abstract

　セレクタは、ワード線を選択するための第１アドレス信号を第１期間に選択し、プレート線を選択するための第２アドレス信号を第２期間に選択する。デコード回路は、セレクタにより選択された第１および第２アドレス信号を順次にデコードして、デコードアドレス信号のいずれかを順次に活性化する。ワードプレートドライバは、第１アドレス信号により活性化されたデコードアドレス信号に応じてワード線を駆動し、第２アドレス信号により活性化されたデコードアドレス信号に応じてプレート線を駆動する。第１および第２アドレス信号をデコード回路に順次に供給することで、ワード線用のデコード回路とプレート線用のデコード回路を共通にでき、半導体メモリのチップサイズを削減できる。

Description

半導体メモリおよび半導体メモリの動作方法
　本発明は、メモリセルに接続されたワード線およびプレート線を有する半導体メモリに関する。
　強誘電体メモリ等の半導体メモリでは、プレート線は、複数のメモリセルの強誘電体キャパシタに共通に接続され、プレート線の負荷容量は大きい。このため、プレート線に伝達される信号の波形は鈍り、プレート線の駆動時間は長くなる。この結果、メモリセルのアクセス時間は長くなる。プレート線の負荷容量を減らすために、プレート線を分割し、各プレート線に接続されるメモリセルの数を減らす手法が提案されている（例えば、特許文献1参照）。
特開平１０－２２９１７１号公報
　しかしながら、プレート線を分割すると、プレート線の数は増える。この結果、プレート線を選択するための論理回路の規模は大きくなり、半導体メモリのチップサイズは増加する。
　本発明の目的は、プレート線の分割数が多い半導体メモリにおいて、プレート線を選択するための論理回路の規模を小さくし、半導体メモリのチップサイズを削減することである。
　本発明の一形態では、半導体メモリは、複数のメモリセルと、メモリセルに接続された複数のワード線と、メモリセルに接続された複数のプレート線とを有している。セレクタは、ワード線を選択するための第１アドレス信号を第１期間に選択し、プレート線を選択するための第２アドレス信号を第２期間に選択する。デコード回路は、セレクタにより選択された第１および第２アドレス信号を順次にデコードして、デコードアドレス信号のいずれかを順次に活性化する。ワードプレートドライバは、第１アドレス信号により活性化されたデコードアドレス信号に応じてワード線を駆動し、第２アドレス信号により活性化されたデコードアドレス信号に応じてプレート線を駆動する。
　第１および第２アドレス信号をデコード回路に順次に供給することで、ワード線用のデコード回路とプレート線用のデコード回路を共通にできる。また、デコードアドレス信号はワード線およびプレート線を選択するために共通に使用される。これにより、プレート線を選択するための論理回路の規模を小さくでき、デコードアドレス信号をワードプレートドライバに伝達する信号線の配線領域を小さくできる。この結果、半導体メモリのチップサイズを削減できる。
一実施形態における半導体メモリを示している。 図１に示した共通ワードデコーダの例を示している。 図１に示したワードプレートドライバの例を示している。 図１に示したメモリセルアレイの例を示している。 図４に示したメモリセルアレイの配線レイアウトの例を示している。 図１に示した半導体メモリが搭載されるシステムの例を示している。 図１に示した半導体メモリの読み出し動作の例を示している。 図１に示した半導体メモリの書き込み動作の例を示している。 図１に示した半導体メモリのメモリセルアレイの動作の例を示している。 別の実施形態の半導体メモリにおける共通ワードデコーダの例を示している。 図１０に示した共通ワードデコーダを有する半導体メモリにおけるメモリセルアレイの例を示している。 図１１に示したメモリセルアレイの配線レイアウトの例を示している。 別の実施形態における半導体メモリの例を示している。 図１３に示したワードプレートドライバの例を示している。 図１３に示したメモリセルアレイの例を示している。
　以下、図面を用いて実施形態を説明する。図中、太線で示した信号線は、特に断らない限り複数本を示す。また、太線が接続されているブロックの一部は、複数の回路を有する。信号が伝達される信号線には、信号名と同じ符号を使用する。末尾に”Ｚ”の付く信号は、正論理を示している。先頭に”／”の付く信号は、負論理を示している。図中の二重の四角印は、外部端子を示している。外部端子は、例えば、半導体チップ上のパッド、あるいは半導体チップが収納されるパッケージのリードである。外部端子を介して供給される信号には、端子名と同じ符号を使用する。
　図１は、一実施形態における半導体メモリＭＥＭを示している。例えば、半導体メモリＭＥＭは、シリコン基板上にＣＭＯＳプロセスを使用して強誘電体メモリとして形成されている。強誘電体メモリは、例えば、ＩＣカードや無線タグ（ＲＦＩＤ）等のワークメモリ、携帯電話やデジタルカメラ等の携帯機器のワークメモリ、あるいはビデオレコーダ等の民生機器のワークメモリとして使用される。半導体メモリＭＥＭは、クロックに同期して動作してもよく、クロックに非同期で動作してもよい。半導体メモリＭＥＭは、システムＬＳＩ等に搭載されるメモリマクロ（ＩＰ）として設計されてもよく、パッケージに封入された半導体記憶装置として設計されてもよい。
　半導体メモリＭＥＭは、アドレスバッファＡＤＢ、コマンドバッファＣＭＤＢ、共通ワードデコーダＣＷＤＥＣ、ワードプレートドライバＷＰＤＲＶ、コラムデコーダＣＤＥＣ、動作制御回路ＣＴＲＬ、メモリセルアレイＡＲＹ、コラムセレクタＣＳＥＬ、センスアンプＳＡ、ライトアンプＷＡおよびデータ入出力回路ＩＯＢを有している。
　アドレスバッファＡＤＢは、アドレス信号ＡＤをアドレス端子を介して受信し、受信した信号をロウアドレス信号ＲＡおよびコラムアドレス信号ＣＡとして共通ワードデコーダＣＷＤＥＣおよびコラムデコーダＣＤＥＣに出力する。アドレスバッファＡＤＢは、アドレス信号をラッチする機能を有している。例えば、ロウアドレス信号ＲＡは、アドレス信号ＡＤの上位ビットであり、ワード線ＷＬを選択するために供給される。コラムアドレス信号ＣＡは、アドレス信号ＡＤの下位ビットであり、ビット線ＢＬを選択するために供給される。ロウアドレス信号ＲＡおよびコラムアドレス信号ＣＡは、互いに異なるアドレス端子ＡＤに同時に供給される。なお、アドレスバッファＡＤＢは、アドレス信号ＡＤをプリデコードする機能を有してもよい。このとき、ロウアドレス信号ＲＡおよびコラムアドレス信号ＣＡは、プリデコード信号である。
　コマンドバッファＣＭＤＢは、メモリアレイＡＲＹを動作するためのコマンド信号ＣＭＤを受け、受けたコマンド信号ＣＭＤをデコードする。例えば、コマンド信号ＣＭＤは、チップイネーブル信号／ＣＥ、ライトイネーブル信号／ＷＥおよびアウトプットイネーブル信号／ＯＥである。コマンドバッファＣＭＤＢは、コマンド信号ＣＭＤが読み出しコマンドを示すときに読み出し制御信号ＲＤＺを出力する。コマンドバッファＣＭＤＢは、コマンド信号ＣＭＤが書き込みコマンドを示すときに書き込み制御信号ＷＲＺを出力する。また、コマンドバッファＣＭＤＢは、チップイネーブル信号／ＣＥに応答して、アドレスラッチ信号ＡＬＴを出力する。アドレスラッチ信号ＡＬＴは、動作制御回路ＣＴＲＬにより生成されてもよい。なお、半導体メモリＭＥＭが複数の動作モードを有するとき、コマンドバッファＣＭＤＢは、動作モードを変更するためのコマンド信号ＣＭＤをデコードし、動作モード変更信号として動作制御回路ＣＴＲＬに出力する機能を有する。
　共通ワードデコーダＣＷＤＥＣは、ロウアドレス信号ＲＡ、コラムアドレス信号ＣＡおよびプレート選択信号ＰＬＣＬＫを受ける。共通ワードデコーダＣＷＤＥＣは、プレート選択信号ＰＬＣＬＫが低レベルの期間にワード線ＷＬを選択するためのロウデコードアドレス信号ＲＤＡを出力する。共通ワードデコーダＣＷＤＥＣは、プレート選択信号ＰＬＣＬＫが高レベルの期間にプレート線ＰＬを選択するためのロウデコードアドレス信号ＲＤＡを出力する。このように、ロウデコードアドレス信号ＲＤＡは、ワード線ＷＬおよびプレート線ＰＬを選択するために共通に使用される。これにより、ワード線ＷＬおよびプレート線ＰＬを選択するためのデコードアドレス信号線の数を少なくでき、信号線の配線領域を削減できる。共通ワードデコーダＣＷＤＥＣの例は、図２に示す。
　ワードプレートドライバＷＰＤＲＶは、ロウデコードアドレス信号ＲＤＡ、ワードラッチ信号ＷＬＴＺ、プレートラッチ信号ＰＬＴＺ、ワード活性化信号ＷＡＣＴＺおよびプレート活性化信号ＰＡＣＴＺを受ける。ワードプレートドライバＷＰＤＲＶは、ワード線ＷＬを選択するためのロウデコードアドレス信号ＲＤＡを、ワードラッチ信号ＷＬＴＺに同期してラッチする。ワードプレートドライバＷＰＤＲＶは、プレート線ＰＬを選択するためのロウデコードアドレス信号ＲＤＡを、プレートラッチ信号ＰＬＴＺに同期してラッチする。ワードプレートドライバＷＰＤＲＶは、ワード線ＷＬに対応する有効なロウデコードアドレス信号ＲＤＡがラッチされているときに、ワード活性化信号ＷＡＣＴＺに同期してワード線ＷＬのいずれかを高レベルに活性化する。ワードプレートドライバＷＰＤＲＶは、プレート線ＰＬに対応する有効なロウデコードアドレス信号ＲＤＡがラッチされているときに、プレート活性化信号ＰＡＣＴＺに同期してプレート線ＰＬのいずれかを高レベルに活性化する。ワードプレートドライバＷＰＤＲＶの例は、図３に示す。
　コラムデコーダＣＤＥＣは、コラムアドレス信号ＣＡをデコードし、デコード結果に応じてコラムデコード信号ＣＤＡを生成する。コラムデコーダＣＤＥＣは、コラムデコード信号ＣＤＡをコラムセレクタＣＳＥＬに出力する。
　動作制御回路ＣＴＲＬは、読み出し制御信号ＲＤＺまたは書き込み制御信号ＷＲＺを受け、共通ワードデコーダＣＷＤＥＣ、ワードプレートドライバＷＰＤＲＶ、コラムデコーダＣＤＥＣ、コラムセレクタＣＳＥＬ、センスアンプＳＡ、ライトアンプＷＡおよびデータ入出力回路ＩＯＢ等を動作させる複数の制御信号を順次に生成し、出力する。例えば、制御信号は、プレート選択信号ＰＬＣＬＫ、ワードラッチ信号ＷＬＴＺ、プレートラッチ信号ＰＬＴＺ、ワード活性化信号ＷＡＣＴＺ、プレート活性化信号ＰＡＣＴＺ、センスアンプイネーブル信号ＳＡＥＮ、ライトアンプイネーブル信号ＷＡＥＮ、データ入力制御信号ＤＩＮＺおよびデータ出力制御信号ＤＯＵＴＺである。制御信号は、共通ワードデコーダＣＷＤＥＣ、ワードプレートドライバＷＰＤＲＶ、コラムデコーダＣＤＥＣ、コラムセレクタＣＳＥＬ、センスアンプＳＡ、ライトアンプＷＡおよびデータ入出力回路ＩＯＢ等の動作タイミングを決めるタイミング信号である。
　メモリセルアレイＡＲＹは、マトリックス状に配置された複数の強誘電体メモリセルＭＣを有している。図の横方向に並ぶメモリセルＭＣの列は、共通のワード線ＷＬ（ＷＬ０、ＷＬ１等）に接続されている。図の縦方向に並ぶメモリセルＭＣの列は、共通のビット線ＢＬ（ＢＬ００、ＢＬ０１等）に接続されている。矩形状の領域に配置され、図の横方向および縦方向に並ぶ所定数のメモリセルＭＣは、共通のプレート線ＰＬ（ＰＬ００等）に接続されている。図１に示したメモリセルアレイＡＲＹは、図４のメモリブロックＭＢ００の一部を示している。メモリセルＭＣとプレート線ＰＬの接続関係は、図４に示す。
　メモリセルＭＣは、ビット線ＢＬとプレート線ＰＬの間に直列に配置された選択トランジスタＴ１（ｎＭＯＳトランジスタ）および強誘電体キャパシタＦ１を有している。すなわち、メモリセルＭＣは、いわゆる１Ｔ１Ｃタイプである。選択トランジスタＴ１は、ゲートで高レベルのワード線信号ＷＬを受けたときにオンする。強誘電体キャパシタＦ１は、印加電圧をゼロにしても残留分極が残ることを利用し、可変容量キャパシタとして動作する。強誘電体キャパシタＦ１の残留分極値は、メモリセルＭＣの書き込み動作により変更される。そして、メモリセルＭＣは、残留分極値に応じてデータの論理値を記憶する。すなわち、半導体メモリＭＥＭは、書き換え可能な不揮発性メモリとして動作する。
　なお、メモリセルＭＣは、いわゆる２Ｔ２Ｃタイプでもよい。２Ｔ２ＣタイプのメモリセルＭＣは、一対の選択トランジスタ（ｎＭＯＳトランジスタ）および一対の強誘電体キャパシタを有している。選択トランジスタ対のゲートは、共通のワード線ＷＬに接続される。強誘電体キャパシタ対は、互いに逆の論理のデータを記憶し、相補のビット線にそれぞれ接続されている。
　コラムセレクタＣＳＥＬは、ビット線ＢＬをセンスアンプＳＡおよびライトアンプＷＡに接続する複数のコラムスイッチを有している。有効なコラムデコード信号ＣＤＡに対応するコラムスイッチは、読み出し動作時および書き込み動作時に動作制御回路ＣＴＲＬから出力される制御信号に同期してオンする。
　センスアンプＳＡは、読み出し動作時にセンスアンプイネーブル信号ＳＡＥＮに同期して動作する。センスアンプＳＡは、読み出し動作時にコラムスイッチにより選択されたビット線ＢＬ上に読み出された電圧と基準電圧ＶＲＥＦ（図９）との差を増幅し、増幅した信号を読み出しデータとしてデータ入出力回路ＩＯＢに出力する。センスアンプＳＡは、コラムセレクタＣＳＥＬを介して複数のビット線ＢＬに共有される。これにより、センスアンプＳＡの数を少なくできる。なお、センスアンプＳＡは、コラムセレクタＣＳＥＬとメモリセルアレイＡＲＹの間に配置されてもよい。このとき、ビット線ＢＬ毎にセンスアンプが配置される。
　ライトアンプＷＡは、書き込み動作時にライトアンプイネーブル信号ＷＡＥＮに同期して動作する。ライトアンプＷＡは、書き込み動作時にデータ入出力回路ＩＯＢを介して供給される書き込みデータを、コラムスイッチにより選択されたビット線ＢＬに出力する。
　データ入出力回路ＩＯＢは、データ入出力端子Ｉ／Ｏに供給される書き込みデータをデータ入力制御信号ＤＩＮＺに同期して受信し、受信したデータをライトアンプＷＡに出力する。また、データ入出力回路ＩＯＢは、メモリセルＭＣからの読み出しデータをセンスアンプＳＡを介して受信し、受信したデータをデータ出力制御回路ＤＯＵＴＺに同期してデータ入出力端子Ｉ／Ｏに出力する。データ入出力端子Ｉ／Ｏは、例えば、１６ビット（Ｉ／Ｏ０－１５）である。
　図２は、図１に示した共通ワードデコーダＣＷＤＥＣの例を示している。ここでは、説明を簡単にするために、ロウアドレス信号ＲＡが４ビット（ＲＡ０－３）、コラムアドレス信号ＣＡが２ビット（ＣＡ０－１）の例を示している。共通ワードデコーダＣＷＤＥＣは、１６個のロウデコード信号ＲＤＡ０－１５を生成する。実際の半導体メモリＭＥＭでは、例えば、ロウアドレス信号ＲＡは８ビットであり、コラムアドレス信号ＣＡは６ビットである。このとき、共通ワードデコーダＣＷＤＥＣは、２５６個のロウデコード信号ＲＤＡ０－２５５を生成する。
　共通ワードデコーダＣＷＤＥＣは、セレクタＳＥＬ（ＳＥＬ０－１）および複数のＡＮＤ回路を有している。セレクタＳＥＬ０は、プレート選択信号ＰＬＣＬＫが低レベルのとき、ロウアドレス信号ＲＡ０をアドレス信号Ａ０として出力し、プレート選択信号ＰＬＣＬＫが高レベルのとき、コラムアドレス信号ＣＡ０をアドレス信号Ａ０として出力する。同様に、セレクタＳＥＬ１は、プレート選択信号ＰＬＣＬＫが低レベルのとき、ロウアドレス信号ＲＡ１をアドレス信号Ａ１として出力し、プレート選択信号ＰＬＣＬＫが高レベルのとき、コラムアドレス信号ＣＡ１をアドレス信号Ａ１として出力する。
　なお、セレクタＳＥＬの数は、メモリセルアレイＡＲＹのコラム（図４の横方向）の分割数に応じて決められる。この実施形態では、図４に示すように、コラムの分割数は、１つのワード線ＷＬに接続されるメモリブロックＭＢの数に等しい。また、コラムの分割数は、１つのメモリブロックＭＢに接続されるワード線ＷＬの数に等しい。メモリブロックＭＢは、互いに異なるプレート線ＰＬに接続される。図４では、コラムの分割数および１つのメモリブロックＭＢに接続されるワード線ＷＬの数は４である。
　例えば、コラムの分割数が８個のとき、図２に加えてロウアドレス信号ＲＡ２およびコラムアドレス信号ＣＡ２を受けるセレクタＳＥＬ２が配置される。このとき、１つのメモリブロックＭＢに接続されるワード線ＷＬの数は８である。コラムの分割数が２個のとき、ロウアドレス信号ＲＡ０およびコラムアドレス信号ＣＡ０を受ける１個のセレクタＳＥＬのみが配置される。このとき、１つのメモリブロックＭＢに接続されるワード線ＷＬの数は２である。
　ＡＮＤ回路は、４ビットのアドレス信号Ａ０（または／Ａ０）、Ａ１（または／Ａ１）、Ａ２（または／Ａ２）、Ａ３（または／Ａ３）をデコードし、受けた信号が全て高レベルのときに、ロウデコードアドレス信号ＲＤＡ（ＲＤＡ０－１５のいずれか）を高レベルに設定する。複数のＡＮＤ回路は、４ビットのアドレス信号Ａ０－Ａ３（または／Ａ０－／Ａ３）をデコードし、ロウデコードアドレス信号ＲＤＡ０－１５のいずれかを活性化するデコード回路として動作する。
　共通ワードデコーダＣＷＤＥＣは、プレート選択信号ＰＬＣＬＫが低レベルのときに、ロウアドレス信号ＲＡ０－３に応じてロウデコードアドレス信号ＲＤＡ０－１５のいずれかを高レベルに設定し、残りのロウデコードアドレス信号ＲＤＡを低レベルに保持する。このとき、図３で説明するように、ワード線ＷＬのいずれかが選択される。共通ワードデコーダＣＷＤＥＣは、プレート選択信号ＰＬＣＬＫが高レベルのとき、コラムアドレス信号ＣＡ０－１およびロウアドレス信号ＲＡ２－３に応じてロウデコードアドレス信号ＲＤＡ０－１５のいずれかを高レベルに設定し、残りのロウデコードアドレス信号ＲＤＡを低レベルに保持する。このとき、図３で説明するように、プレート線ＰＬのいずれかが選択される。
　このように、ＡＮＤ回路は、セレクタＳＥＬ０－１に応じて、ワード線ＷＬを選択するためのロウデコードアドレス信号ＲＤＡ０－１５を生成するアドレスデコード回路およびプレート線ＰＬを選択するためのロウデコードアドレス信号ＲＤＡ０－１５を生成するアドレスデコード回路として動作する。この実施形態では、ワード線ＷＬを選択するためのワードデコーダとプレート線ＰＬを選択するためのプレートデコーダを、共通ワードデコーダＣＷＤＥＣに置き換えることができる。このため、プレートデコーダ（この例では、共通ワードデコーダＣＷＤＥＣ）の回路規模を小さくできる。特に、プレート線ＰＬの分割数が多いときに、プレートデコーダの回路規模を小さくできる。具体的には、１本のワード線に対応して複数のプレート線ＰＬが配線されるときに、プレートデコーダの回路規模を小さくできる。
　共通ワードデコーダＣＷＤＥＣは、外部アドレス端子ＡＤに供給されるロウアドレス信号ＲＡ０－３およびコラムアドレス信号ＣＡ０－１を直接デコードしてロウデコードアドレス信号ＲＤＡを生成する。換言すれば、ロウデコードアドレス信号ＲＤＡは、デコード回路（ＡＮＤ回路）から先の信号を用いることなく生成される。このため、ロウデコードアドレス信号ＲＤＡが生成されるために必要な回路（トランジスタ）の段数を少なくできる。したがって、ロウデコードアドレス信号ＲＤＡを迅速に生成でき、半導体メモリＭＥＭのアクセス時間（読み出し動作時間および書き込み動作時間）を短縮できる。
　なお、ＡＮＤ回路は、読み出し動作または書き込み動作が実行されないスタンバイ期間に、低レベルのアドレス信号Ａ０－Ａ３、／Ａ０－／Ａ３を受け、全てのロウデコードアドレス信号ＲＤＡ０－１５を低レベルに保持する。全てのアドレス信号Ａ０－Ａ３、／Ａ０－／Ａ３を低レベルに設定するために、アドレス信号Ａ０－Ａ３、／Ａ０－／Ａ３は、イネーブル回路を介してＡＮＤ回路に供給される。例えば、イネーブル回路は、アドレス信号Ａ０－Ａ３、／Ａ０－／Ａ３のいずれかとイネーブル信号とを受けるＡＮＤ回路である。イネーブル信号は、アクセス動作時（読み出し動作時または書き込み動作時）に高レベルに設定され、スタンバイ期間に低レベルに設定される。スタンバイ期間に、全てのイネーブル回路が低レベルをＡＮＤ回路に出力することで、全てのロウデコードアドレス信号ＲＤＡ０－１５は低レベルに保持される。
　図３は、図１に示したワードプレートドライバＷＰＤＲＶの例を示している。ワードプレートドライバＷＰＤＲＶは、ドライバ回路であり、ワード線ＷＬおよびプレート線ＰＬのペアを駆動する複数のサブワードプレートドライバＳＷＰＤＲＶを有している。サブワードプレートドライバＳＷＰＤＲＶは、互いに同じ回路のため、ワード線ＷＬ１５およびプレート線ＰＬ３３を駆動するサブワードプレートドライバＳＷＰＤＲＶについてのみ説明する。
　サブワードプレートドライバＳＷＰＤＲＶは、スイッチ回路ＷＳＷ、ＰＳＷ、ラッチ回路ＷＬＴ、ＰＬＴおよび２つのＡＮＤ回路を有している。スイッチ回路ＷＳＷは、ワードラッチ信号ＷＬＴＺが高レベルの間、ロウデコードアドレス信号ＲＤＡ１５をラッチ回路ＷＬＴに供給する。スイッチ回路ＰＳＷは、プレートラッチ信号ＰＬＴＺが高レベルの間、ロウデコードアドレス信号ＲＤＡ１５をラッチ回路ＰＬＴに供給する。各ラッチ回路ＷＬＴ、ＰＬＴは、ロウデコードアドレス信号ＲＤＡ１５の論理レベルを保持するために、例えば、入力と出力を互いに接続した一対のインバータを有している。ラッチ回路ＷＬＴに高レベルが保持されているとき、ワード線ＷＬ１５に接続されたＡＮＤ回路は、ワード活性化信号ＷＡＣＴＺに同期してワード線ＷＬ１５を駆動し、ワード線ＷＬ１５を高レベルに活性化する。ラッチ回路ＰＬＴに高レベルが保持されているとき、プレート線ＰＬ３３に接続されたＡＮＤ回路は、プレート活性化信号ＰＡＣＴＺに同期してプレート線ＰＬ３３を駆動し、プレート線ＰＬ３３を高レベルに活性化する。
　ワードプレートドライバＷＰＤＲＶは、読み出し動作時および書き込み動作時に、ワード線ＷＬを選択するためのロウデコードアドレス信号ＲＤＡ０－１５のいずれかの高レベルと、プレート線ＰＬを選択するためのロウデコードアドレス信号ＲＤＡ０－１５のいずれかの高レベルとを順次に受ける。ラッチ回路ＷＬＴのいずれか１つは、高レベルのロウデコードアドレス信号ＲＤＡをラッチして高レベルを出力する。他のラッチ回路ＷＬＴは、低レベルを出力する。ラッチ回路ＰＬＴのいずれか１つは、高レベルのロウデコードアドレス信号ＲＤＡをラッチして高レベルを出力する。他のラッチ回路ＰＬＴは、低レベルを出力する。そして、ワードプレートドライバＷＰＤＲＶは、ワード線ＷＬ０－１５のいずれかと、プレート線ＰＬ００－０３、ＰＬ１０－１３、ＰＬ２０－２３、ＰＬ３０－３３のいずれかを、高レベルに順次に駆動する。
　この実施形態では、ワードプレートドライバＷＰＤＲＶに順次に供給されるロウデコードアドレス信号ＲＤＡ０－１５は、スイッチ回路ＷＳＷ、ＰＳＷを用いてラッチ回路ＷＬＴ、ＰＬＴのいずれかに選択的にラッチされる。これにより、共通の信号線ＲＤＡ０－１５に伝達されるワード線ＷＬ用のロウデコードアドレス信号ＲＤＡ０－１５とプレート線ＰＬ用のロウデコードアドレス信号ＲＤＡ０－１５とにそれぞれ応じて、ワード線ＷＬおよびプレート線ＰＬを確実に活性化できる。
　ラッチ回路ＷＬＴにラッチされたロウデコードアドレス信号ＲＤＡ０－１５の論理レベルは、ワード活性化信号ＷＡＣＴＺに同期してワード線信号ＷＬとして出力される。ラッチ回路ＰＬＴにラッチされたロウデコードアドレス信号ＲＤＡ０－１５の論理レベルは、プレート活性化信号ＰＡＣＴＺに同期してプレート線信号ＰＬとして出力される。したがって、ワード線ＷＬ用のロウデコードアドレス信号ＲＤＡ０－１５とプレート線ＰＬ用のロウデコードアドレス信号ＲＤＡ０－１５とが、共通の信号線ＲＤＡ０－１５に時分割で供給されても、所望のタイミングでワード線ＷＬおよびプレート線ＰＬを活性化できる。換言すれば、図９に示すように、ワード線ＷＬおよびプレート線ＰＬを互いに重複して活性化できる。
　図４は、図１に示したメモリセルアレイＡＲＹの例を示している。例えば、メモリセルアレイＡＲＹは、マトリックス状に配置された１６個のメモリブロックＭＢ（ＭＢ００－０３、ＭＢ１０－１３、ＭＢ２０－２３、ＭＢ３０－３３）を有している。図の横方向に並ぶ４つのメモリブロックＭＢにより、メモリグループＭＧ（ＭＧ０－３）が構成されている。メモリグループＭＧに付けられる数字は、ロウアドレス信号ＲＡ３－２により示される。メモリブロックＭＢは、互いに異なるプレート線ＰＬ（ＰＬ００－０３、ＰＬ１０－１３、ＰＬ２０－２３、ＰＬ３０－３３）に接続されている。すなわち、メモリブロックＭＢの数は、プレート線ＰＬの数に等しい。メモリブロックＭＢおよびプレート線ＰＬに付けられる２桁の数字のうち上位のビットは、メモリグループＭＧに付けられる数字と同じ値であり、ロウアドレス信号ＲＡ３－２により示される。２桁の数字のうち下位のビットは、コラムアドレス信号ＣＡ１－０により示される。
　各メモリブロックＭＢは、４つのワード線ＷＬに接続されている。各メモリグループＭＧ内の４つのメモリブロックＭＢは、共通の４つのワード線ＷＬに接続されている。ワード線ＷＬおよび太い実線で示したプレート線ＰＬは、交互に配線されている。すなわち、各メモリグループＭＧ内の４つのメモリブロックＭＢ上に、４つのプレート線ＰＬ（例えば、ＰＬ００－０３）が配線される。各プレート線ＰＬは、番号が同じメモリブロックＭＢ内で、太い破線で示すプレート線に分岐され、メモリセルＭＣに接続される。すなわち、４つのプレート線ＰＬ（例えば、ＰＬ００－０３）の１つが、各メモリブロックＭＢに接続される。図中の黒い四角印は、プレート線ＰＬを分岐させるためのコンタクトを示す。
　ワード線ＷＬおよびプレート線ＰＬは、共通のロウアドレス信号ＲＡ２－３を用いて選択される。このため、ＡＮＤ回路を増やすだけで、複数のメモリグループＭＧを形成でき、プレート線ＰＬの分割数を増やすことができる。すなわち、多数に分割されたプレート線ＰＬの各々を、簡易なデコード回路により選択できる。この結果、プレート線ＰＬの分割数が多い半導体メモリＭＥＭにおいて、プレート線ＰＬを選択するための論理回路の規模を小さくでき、半導体メモリＭＥＭのチップサイズを削減できる。
　各メモリブロックＭＢは、４つのビット線ＢＬ０－３（ＢＬ００－０３、ＢＬ１０－１３、ＢＬ２０－２３、ＢＬ３０－３３）に接続されている。図の縦方向に並ぶ４つのメモリブロックＭＢは、共通の４つのビット線ＢＬ０－３（例えば、ＢＬ００－０３）に接続されている。ビット線ＢＬに付けられる２桁の数字のうち上位のビットは、コラムアドレス信号ＣＡにより示される。２桁の数字のうち下位のビットは、データ端子Ｉ／Ｏの番号を示す。読み出し動作または書き込み動作において、図１に示したコラムセレクタＣＳＥＬは、４つのビット線グループＢＬ００－０３、ＢＬ１０－１３、ＢＬ２０－２３、ＢＬ３０－３３のいずれかを、コラムアドレス信号ＣＡの下位ビットの値に応じてセンスアンプＳＡまたはライトアンプＷＡに接続する。
　ここでは、説明を簡単にするために、各ビット線グループが４本のビット線を有する例を示している。実際には、各ビット線グループは、データ端子Ｉ／Ｏ０－１５に対応する１６本のビット線ＢＬを有する。なお、データ端子Ｉ／Ｏが１ビット（Ｉ／Ｏ０）のとき、各ビット線グループは、１本のビット線のみを有する。
　各メモリブロックＭＢは、マトリックス状に配置された１６個のメモリセルＭＣを有している。例えば、読み出し動作または書き込み動作において、２進数で”１０１１”のロウアドレス信号ＲＡ３－０と、２進数で”１０”のコラムアドレス信号ＣＡ１－０が供給されるとする。このとき、ロウアドレス信号ＲＡ３－０で示されるワード線ＷＬ１１と、ロウアドレス信号ＲＡ３－２とコラムアドレス信号ＣＡ１－０で示されるプレート線ＰＬ２２が選択される。そして、メモリブロックＭＢ２２内の太い丸印で示したメモリセルＭＣからビット線ＢＬ２０－２３にデータが読み出される。あるいは、メモリブロックＭＢ２２内の太い丸印で示したメモリセルＭＣにビット線ＢＬ２０－２３を介してデータが書き込まれる。
　なお、図２に示した共通ワードデコーダＣＷＤＥＣが、３つのセレクタＳＥＬ０－２を有するとき、上述したように、ワード線ＷＬ（図の横方向）に沿って８個のメモリブロックＭＢが形成される。すなわち、８個のメモリグループＭＧが形成される。各メモリグループＭＧの８個のメモリブロックＭＢは、８個の共通のワード線ＷＬに接続される。セレクタＳＥＬ０－２は、プレート選択信号ＰＬＣＬＫに応じてロウアドレス信号ＲＡ０－２またはコラムアドレス信号ＣＡ０－２を受ける。読み出し動作または書き込み動作において、メモリグループＭＧ内の８個のメモリブロックＭＢのいずれかは、コラムドレス信号ＣＡ０－２に応じて選択される。メモリグループＭＧ内の８個のメモリブロックＭＢ上には、８個のプレート線ＰＬが配線され、８個のメモリブロックＭＢのいずれかに接続される。ロウアドレス信号ＲＡが８ビット（ＲＡ０－７）のとき、メモリセルアレイＡＲＹは、２５６個のワード線ＷＬを有する。メモリブロックＭＢ毎に８個のワード線ＷＬが接続されるため、図の縦方向に８個のメモリブロックＭＢが配列される。すなわち、メモリグループＭＧの数は８個である。メモリブロックＭＢの総数は、２５６個（横８個と縦８個）であり、プレート線ＰＬおよびワード線ＷＬの数に等しい。
　このように、セレクタＳＥＬの数をｍとするとき、ワード線ＷＬ（図の横方向）に沿って２のｍ乗個のメモリブロックＭＢが配置される。プレート線ＰＬは、メモリブロックＭＢ毎に配線される。各メモリグループＭＧおよび各メモリブロックＭＢは、２のｍ乗個のワード線ＷＬに接続される。ロウアドレス信号ＲＡのビット数をｎとするとき、ワード線ＷＬの数、プレート線ＰＬの数およびメモリブロックＭＢの数は、共に２のｎ乗個である。メモリグループＭＧの数は、２の（ｎ－ｍ）乗個である。
　図５は、図４に示したメモリセルアレイＡＲＹの配線レイアウトの例を示している。ここでは、図４に示したメモリグループＭＧ３（メモリブロックＭＢ３０－３３）のみを示している。図では、プレート線の配線を分かりやすくするために、プレート線ＰＬ３１を網掛けで示している。ポリシリコン層Ｐｏｌｙは、トランジスタのゲートを形成するための配線層である。第１、第２、第３、第４および第５金属配線層は、ポリシリコン層Ｐｏｌｙの上方の層であり、数字が大きいほど半導体基板から離れている。
　ワード線ＷＬは、ポリシリコン層Ｐｏｌｙと第３金属配線層Ｍ３とを用いて配線されている。ポリシリコン層Ｐｏｌｙは、トランジスタのゲートを形成するための配線層である。ポリシリコン配線Ｐｏｌｙで形成されたワード線ＷＬは、黒い四角印で示したコンタクトを介して第３金属配線Ｍ３で形成されたワード線ＷＬに接続されている。プレート線ＰＬは、第１金属配線層Ｍ１、第４金属配線層Ｍ４および第５金属配線層Ｍ５を用いて配線されている。第５金属配線Ｍ５で形成されたプレート線は、図の横方向に配線され、コンタクトを介して第４金属配線Ｍ４で形成されたプレート線ＰＬに接続されている。第４金属配線Ｍ４で形成されたプレート線ＰＬは、コンタクトを介して第１金属配線Ｍ１で形成されたプレート線ＰＬに接続されている。
　各メモリセルＭＣは、ポリシリコン配線Ｐｏｌｙで形成されたワード線ＷＬおよび第１金属配線Ｍ１で形成されたプレート線ＰＬに接続されている。特に限定されないが、メモリセルＭＣは、例えば、スタック型の製造プロセスで製造される。ビット線ＢＬは、図に示していないが、図の縦方向に並ぶメモリセルＭＣ上に第２金属配線層を用いて形成されている。
　図６は、図１に示した半導体メモリＭＥＭが搭載されるシステムＳＹＳの例を示している。システムＳＹＳ（ユーザシステム）は、例えば、携帯機器等のマイクロコンピュータシステムの少なくとも一部を構成する。なお、後述する実施形態においても、半導体メモリＭＥＭは、図６と同じシステムＳＹＳに搭載される。システムＳＹＳは、シリコン基板上に複数のマクロが集積されたシステムオンチップＳｏＣを有している。あるいは、システムＳＹＳは、パッケージ基板上に複数のチップが積層されたマルチチップパッケージＭＣＰを有している。あるいは、システムＳＹＳは、リードフレーム等のパッケージ基板上に複数のチップが搭載されたシステムインパッケージＳｉＰを有している。さらに、システムＳＹＳは、チップオンチップＣｏＣあるいはパッケージオンパッケージＰｏＰの形態で構成されてもよい。
　例えば、ＳｏＣは、ＣＰＵ（コントローラ）、図１に示した半導体メモリＭＥＭおよび周辺回路ＰＥＲＩを有している。ＣＰＵ、半導体メモリＭＥＭおよび周辺回路ＰＥＲＩは、システムバスＳＢＵＳにより互いに接続されている。ＣＰＵは、半導体メモリＭＥＭおよび周辺回路ＰＥＲＩをアクセスするとともにシステム全体の動作を制御する。半導体メモリＭＥＭは、ＣＰＵからのアクセスコマンドＣＭＤ（アクセス要求）およびアドレス信号ＡＤに応じて、読み出し動作および書き込み動作を実行する。例えば、ＳｏＣは、外部バスＳＣＮＴを介して上位のシステムに接続される。なお、システムＳＹＳの最小構成は、ＣＰＵと半導体メモリＭＥＭである。
　図７は、図１に示した半導体メモリＭＥＭの読み出し動作の例を示している。半導体メモリＭＥＭは、読み出しコマンド（低レベルＬのチップイネーブル信号／ＣＥ、高レベルＨのライトイネーブル信号／ＷＥおよび低レベルＬのアウトプットイネーブル信号／ＯＥ）を受けたときに読み出し動作を実行する（図７（ａ））。図６に示したＣＰＵは、読み出しコマンドとともにアドレス信号ＡＤを半導体メモリＭＥＭに出力する（図７（ｂ））。図１に示したコマンドバッファＣＭＤＢは、読み出しコマンドに応答して読み出し制御信号ＲＤＺおよびアドレスラッチ信号ＡＬＴＺを高レベルに活性化する（図７（ｃ、ｄ））。書き込み制御信号ＷＲＺは、低レベルＬに保持される（図７（ｅ））。
　アドレスバッファＡＤＢは、アドレスラッチ信号ＡＬＴＺに同期してアドレス信号ＡＤをラッチし、ラッチしたアドレス信号ＡＤをロウアドレス信号ＲＡおよびコラムアドレス信号ＣＡとして出力する（図７（ｆ））。図２に示した共通ワードデコーダＣＷＤＥＣのセレクタＳＥＬ０－１は、プレート選択信号ＰＬＣＬＫが低レベルの期間にロウアドレス信号ＲＡ０－１をアドレス信号Ａ０－１、／Ａ０－１として出力する（図７（ｇ））。共通ワードデコーダＣＷＤＥＣは、ロウアドレス信号ＲＡ０－３に基づいてワード線ＷＬを選択するためのロウデコードアドレス信号ＲＤＡ（例えば、ＲＤＡａ：ａは０－１５のいずれか）を高レベルに設定する（図７（ｈ））。他のロウデコードアドレス信号ＲＤＡは低レベルに保持される。ワードプレートドライバＷＰＤＲＶは、ワードラッチ信号ＷＬＴＺに同期してロウデコードアドレス信号ＲＤＡａをラッチする（図７（ｉ））。
　次に、共通ワードデコーダＣＷＤＥＣのセレクタＳＥＬ０－１は、高レベルのプレート選択信号ＰＬＣＬＫを受け、コラムアドレス信号ＣＡ０－１をアドレス信号Ａ０－１、／Ａ０－１として出力する（図７（ｊ））。動作制御回路ＣＴＲＬは、読み出しコマンドまたは書き込みコマンドを受けてから所定時間後（例えば、１０ｎｓ後）に、プレート選択信号ＰＬＣＬＫを低レベルから高レベルに変化する。共通ワードデコーダＣＷＤＥＣは、コラムアドレス信号ＣＡ０－１およびロウアドレス信号ＲＡ２－３に基づいてプレート線ＰＬを選択するためのロウデコードアドレス信号ＲＤＡ（例えば、ＲＤＡｂ：ｂは０－１５のいずれか）を高レベルに設定する（図７（ｋ））。他のロウデコードアドレス信号ＲＤＡは低レベルに保持される。ワードプレートドライバＷＰＤＲＶは、プレートラッチ信号ＰＬＴＺに同期してロウデコードアドレス信号ＲＤＡｂをラッチする（図７（ｌ））。
　ワードプレートドライバＷＰＤＲＶは、ワード活性化信号ＷＡＣＴＺに同期して、ロウデコードアドレス信号ＲＤＡａに対応するワード線ＷＬａを高レベルに活性化する（図７（ｍ））。他のワード線ＷＬは、低レベルに保持される。ワード線ＷＬａの活性化により、メモリセルＭＣの強誘電体キャパシタＦ１は、ビット線ＢＬに接続される。次に、ワードプレートドライバＷＰＤＲＶは、プレート活性化信号ＰＡＣＴＺに同期して、ロウデコードアドレス信号ＲＤＡｂに対応するプレート線ＰＬｂを高レベルに活性化する（図７（ｎ））。他のプレート線ＰＬは、低レベルに保持される。プレート線ＰＬｂの活性化期間は、ワード線ＷＬａの活性化期間に含まれている。
　プレート線ＰＬｂの活性化に同期して、強誘電体キャパシタＦ１の残留分極に応じた電荷（電圧）がビット線ＢＬに読み出される（図７（ｏ））。実線は、メモリセルＭＣからビット線ＢＬに論理１が読み出されるときの波形を示す。破線は、メモリセルＭＣからビット線ＢＬに論理０が読み出されるときの波形を示す。メモリセルＭＣからビット線ＢＬへのデータの読み出しと同時に、例えば、リファレンスメモリセルから基準の電荷（電圧）が読み出される。コラムセレクタＣＳＥＬは、コラムアドレス信号ＣＡに対応するビット線ＢＬをセンスアンプＳＡに接続する。センスアンプＳＡは、ビット線ＢＬの電圧と基準電圧との差を差動増幅し、メモリセルＭＣに保持されているデータの論理を判定する（図７（ｐ））。データ入出力回路ＩＯＢは、センスアンプＳＡにより増幅された読み出しデータをデータ端子Ｉ／Ｏに出力する（図７（ｑ））。この後、センスアンプＳＡが非活性化されてビット線ＢＬが低レベルに設定される（図７（ｒ））。次に、ワード活性化信号ＷＡＣＴＺおよびワード線ＷＬａが低レベルに非活性化され、読み出し動作が終了する（図７（ｓ））。
　図８は、図１に示した半導体メモリＭＥＭの書き込み動作の例を示している。図７と同じ動作については、詳細な説明は省略する。半導体メモリＭＥＭは、書き込みコマンド（低レベルＬのチップイネーブル信号／ＣＥ、低レベルＬのライトイネーブル信号／ＷＥおよび高レベルＨのアウトプットイネーブル信号／ＯＥ）を受けたときに書き込み動作を実行する（図８（ａ））。図６に示したＣＰＵは、書き込みコマンドとともにアドレス信号ＡＤおよびデータ信号Ｉ／Ｏ（書き込みデータ）を半導体メモリＭＥＭに出力する（図８（ｂ、ｃ））。コマンドバッファＣＭＤＢは、書き込みコマンドに応答して書き込み制御信号ＷＲＺおよびアドレスラッチ信号ＡＬＴＺを高レベルに活性化する（図８（ｄ、ｅ））。読み出し制御信号ＲＤＺは、低レベルに保持される（図８（ｆ））。
　アドレスラッチ信号ＡＬＴＺからプレート活性化信号ＰＡＣＴＺおよびプレート線ＰＬｂまでの波形は、図７と同じである。プレート線ＰＬｂの活性化に同期して、強誘電体キャパシタＦ１の残留分極に応じた電荷（電圧）がビット線ＢＬに読み出される（図８（ｇ））。このとき、図９で説明するように、論理１を保持しているメモリセルＭＣのデータは失われ、論理０に書き換えられる。コラムセレクタＣＳＥＬは、コラムアドレス信号ＣＡに対応するビット線ＢＬをライトアンプＷＡに接続する。ライトアンプＷＡは、書き込みデータの論理に応じたレベルをビット線ＢＬに出力する。プレート線ＰＬは、ライトアンプＷＡからの書き込みデータによりビット線ＢＬの電圧が変化する前に、低レベルに非活性化される（図８（ｈ））。そして、プレート線ＰＬの低レベルとビット線ＢＬの電圧レベルとに応じて、論理１または論理０がメモリセルＭＣに書き込まれる（図８（ｉ））。この後、ライトアンプＷＡによりビット線ＢＬが低レベルに設定される（図８（ｊ））。次に、ワード活性化信号ＷＡＣＴＺおよびワード線ＷＬａが低レベルに非活性化され、書き込み動作が終了する（図８（ｋ））。
　図９は、図１に示した半導体メモリＭＥＭのメモリセルアレイＡＲＹの動作の例を示している。図９は、図７および図８において、ワード線ＷＬおよびプレート線ＰＬが高レベルに活性化される期間を示している。
　読み出し動作ＲＤでは、プレート線ＰＬが高レベルに駆動されるときのビット線ＢＬの電圧上昇は僅かである。このため、メモリセルＭＣから読み出されるデータの論理に拘わりなく、ビット線ＢＬは、高レベルのプレート線ＰＬに対して低レベルになる（図９（ａ））。この状態は、メモリセルＭＣへの論理０の書き込みを示す。すなわち、メモリセルＭＣからビット線ＢＬに論理１が読み出されるとき、強誘電体キャパシタＦ１の残留分極値は反転し、メモリセルＭＣに保持されているデータは論理０に書き換えられる。
　例えば、センスアンプＳＡは、センスアンプイネーブル信号ＳＡＥＮにより、プレート線ＰＬが低レベルに変化する前に活性化される（図９（ｂ））。ビット線ＢＬに論理１が読み出されるとき、センスアンプＳＡは、ビット線（例えば、電源電圧）ＢＬの電圧と基準電圧Ｖｒｅｆとを差動増幅し、ビット線ＢＬの電圧を高レベルまで上昇する（図９（ｃ））。そして、ビット線ＢＬが低レベルのプレート線ＰＬに対して高レベルになることで、論理１がメモリセルＭＣに再書き込みされる。
　書き込み動作ＷＲでは、読み出し動作ＲＤと同様に、プレート線ＰＬの高レベル期間にメモリセルＭＣへの論理０の書き込みが発生する（図９（ｄ））。すなわち、論理１を保持するメモリセルＭＣは、論理０に書き換えられる。例えば、ライトアンプＷＡは、ライトアンプイネーブル信号ＷＡＥＮにより、プレート線ＰＬが低レベルに変化した後に活性化される（図９（ｅ））。書き込みデータが論理０のとき、プレート線ＰＬおよびビット線ＢＬは共に低レベルに設定され、強誘電体キャパシタＦ１の残留分極値は変化しない。すなわち、メモリセルＭＣは、プレート線ＰＬの活性化により書き換えられた論理０を維持する（図９（ｆ））。書き込みデータが論理１のとき、プレート線ＰＬは低レベルに設定され、ビット線ＢＬは高レベル（例えば、電源電圧）に設定される。このとき、メモリセルＭＣは、論理１に書き換えられる（図９（ｇ））。そして、メモリセルＭＣへの論理０、論理１の書き込み動作が終了する。
　なお、読み出し動作ＲＤおよび書き込み動作ＷＲにおいて、ビット線ＢＬの高レベル（電源電圧）は、強誘電体キャパシタＦ１に確実に伝える必要がある。このため、センスアンプＳＡまたはライトアンプＷＡが動作する期間に、ワード線ＷＬの高レベル電圧を電源電圧より高い電圧にしてもよい。この際、高い電圧は、電源電圧に選択トランジスタＴ１の閾値電圧を加えた値以上が望ましい。
　以上、この実施形態では、ワード線ＷＬを選択するためのワードデコーダとプレート線ＰＬを選択するためのプレートデコーダを、共通ワードデコーダＣＷＤＥＣに置き換えることができる。このため、プレートデコーダ（この例では、共通ワードデコーダＣＷＤＥＣ）の回路規模を小さくできる。特に、プレート線ＰＬの分割数が多いときに、プレートデコーダの回路規模を小さくできる。具体的には、１本のワード線に対応して複数のプレート線ＰＬが配線されるときに、プレートデコーダの回路規模を小さくできる。さらに、ロウデコードアドレス信号ＲＤＡは、ワード線ＷＬおよびプレート線ＰＬを選択するために共通に使用される。これにより、ワード線ＷＬおよびプレート線ＰＬを選択するためのロウデコードアドレス信号線ＲＤＡの数を少なくでき、信号線の配線領域を削減できる。この結果、半導体メモリＭＥＭのチップサイズを削減できる。
　図１０は、別の実施形態の半導体メモリＭＥＭにおける共通ワードデコーダＣＷＤＥＣの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。例えば、半導体メモリＭＥＭは、強誘電体メモリである。半導体メモリＭＥＭは、共通ワードデコーダＣＷＤＥＣが図２と相違し、図１１および図１２に示すメモリセルアレイＡＲＹが図４および図５と相違している。その他の構成は、図１および図３と同じである。すなわち、半導体メモリＭＥＭは、例えば、ＩＣカードや無線タグ（ＲＦＩＤ）等のワークメモリ、携帯電話やデジタルカメラ等の携帯機器のワークメモリ、あるいはビデオレコーダ等の民生機器のワークメモリとして使用される。半導体メモリＭＥＭは、クロックに同期して動作してもよく、クロックに非同期で動作してもよい。半導体メモリＭＥＭは、例えば、図６に示したシステムＳＹＳに搭載される。
　共通ワードデコーダＣＷＤＥＣは、セレクタＳＥＬ０－１がコラムアドレス信号ＣＡ１－０の論理を反転した信号を受ける。共通ワードデコーダＣＷＤＥＣのその他の構成は、図２と同じである。例えば、共通ワードデコーダＣＷＤＥＣは、コラムアドレス信号ＣＡ１－０が”００”のとき、ロウアドレス信号ＲＡ３－２に応じてロウデコードアドレス信号ＲＤＡ３、ＲＤＡ７、ＲＤＡ１１、ＲＤＡ１５のいずれかを高レベルに設定する。共通ワードデコーダＣＷＤＥＣは、コラムアドレス信号ＣＡ１－０が”０１”のとき、ロウアドレス信号ＲＡ３－２に応じてロウデコードアドレス信号ＲＤＡ２、ＲＤＡ６、ＲＤＡ１０、ＲＤＡ１４のいずれかを高レベルに設定する。同様に、コラムアドレス信号ＣＡ１－０が”１０”のとき、ロウデコードアドレス信号ＲＤＡ１、ＲＤＡ５、ＲＤＡ９、ＲＤＡ１３のいずれかが高レベルに設定される。コラムアドレス信号ＣＡ１－０が”１１”のとき、ロウデコードアドレス信号ＲＤＡ０、ＲＤＡ４、ＲＤＡ８、ＲＤＡ１２のいずれかが高レベルに設定される。
　図１１は、図１０に示した共通ワードデコーダＣＷＤＥＣを有する半導体メモリＭＥＭにおけるメモリセルアレイＡＲＹの例を示している。図４と同じ構成については、詳細な説明は省略する。メモリグループＭＧ、メモリブロックＭＢ、ワード線ＷＬおよびビット線ＢＬのレイアウトは、図４と同じである。プレート線ＰＬ３３－３０、ＰＬ２３－２０、ＰＬ１３－１０、ＰＬ０３－００の関係は、互いに同じため、以下では、プレート線ＰＬ３３－３０について説明する。
　この実施形態では、共通ワードデコーダＣＷＤＥＣに供給されるコラムアドレス信号ＣＡ１－０の論理は反転している。このため、例えば、プレート線ＰＬ３３は、コラムアドレス信号ＣＡ１－０が”００”のときに選択される。プレート線ＰＬ３２は、コラムアドレス信号ＣＡ１－０が”０１”のときに選択される。プレート線ＰＬ３１は、コラムアドレス信号ＣＡ１－０が”１０”のときに選択される。プレート線ＰＬ３０は、コラムアドレス信号ＣＡ１－０が”１１”のときに選択される。このため、プレート線ＰＬ３３、ＰＬ３２、ＰＬ３１、ＰＬ３０を、符号ＰＬ３０ｂ、ＰＬ３１ｂ、ＰＬ３２ｂ、ＰＬ３３ｂとしても示している。符号の０ｂ、１ｂ、２ｂ、３ｂの数値は、コラムアドレス信号ＣＡ１－０の値（１０進数）を示す。符号の０ｂ、１ｂ、２ｂ、３ｂの”ｂ”は、論理の反転（”／”；バー）を示す。
　各プレート線ＰＬ３３－３０は、符号ＰＬ３０ｂ－３３ｂの数字と同じ値のメモリブロックＭＢに接続されている。このために、プレート線ＰＬを分岐させるためのコンタクト（黒い四角印）の位置は、図４と相違している。
　図１２は、図１１に示したメモリセルアレイＡＲＹの配線レイアウトの例を示している。図５と同じ構成については、詳細な説明は省略する。ここでは、図５と同様に、メモリグループＭＧ３（メモリブロックＭＢ３０－３３）のみを示している。図では、説明を分かりやすくするために、メモリセルアレイＡＲＹの左端からメモリブロックＭＢまで図の横方向に配線されるプレート線ＰＬ（第５金属配線層Ｍ５）を網掛けで示している。
　図１に示したように、プレート活性化信号線ＰＡＣＴＺ等の制御信号線は、メモリセルアレイＡＲＹの右下に配置された動作制御回路ＣＴＲＬからサブワードプレートドライバＳＷＰＤＲＶまで図１の上側に向けて配線される。図３の上側のサブワードプレートドライバＳＷＰＤＲＶは、図３の下側のサブワードプレートドライバＳＷＰＤＲＶに比べて、プレート活性化信号ＰＡＣＴＺを遅く受ける。したがって、読み出し動作および書き込み動作において、プレート線ＰＬ３３は相対的に遅く活性化され、プレート線ＰＬ３０は相対的に早く活性化される。
　この実施形態では、プレート活性化信号ＰＡＣＴＺが遅く伝達されるサブワードプレートドライバＳＷＰＤＲＶに対応するプレート線ＰＬ３３は、図１２に網掛けで示した横方向の長さが短く、負荷容量が小さい。プレート活性化信号ＰＡＣＴＺが早く伝達されるサブワードプレートドライバＳＷＰＤＲＶに対応するプレート線ＰＬ３０は、網掛けで示した横方向の長さが長く、負荷容量が大きい。したがって、プレート線ＰＬ３０－３３に発生する高レベルパルスがメモリセルＭＣに伝達されるタイミングを、互いに揃えることができる。換言すれば、プレート線信号ＰＬ３０－３３の活性化タイミングを互いに揃えることができる。
　以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、プレート線信号ＰＬの活性化期間を揃えることができるため、半導体メモリＭＥＭの動作マージンを向上できる。
　図１３は、別の実施形態における半導体メモリＭＥＭの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。例えば、半導体メモリＭＥＭは、強誘電体メモリである。半導体メモリＭＥＭは、例えば、ＩＣカードや無線タグ（ＲＦＩＤ）等のワークメモリ、携帯電話やデジタルカメラ等の携帯機器のワークメモリ、あるいはビデオレコーダ等の民生機器のワークメモリとして使用される。半導体メモリＭＥＭは、クロックに同期して動作してもよく、クロックに非同期で動作してもよい。半導体メモリＭＥＭは、例えば、図６に示したシステムＳＹＳに搭載される。
　半導体メモリＭＥＭは、ワードプレートドライバＷＰＤＲＶおよびメモリセルアレイＡＲＹが図１と相違している。半導体メモリＭＥＭは、図１に比べて１ビット多いロウアドレス信号ＲＡを受ける。その他の構成は、図１と同じである。図１３に示したメモリセルアレイＡＲＹは、図１５のメモリブロックＭＢ００の一部を示している。メモリセルアレイＡＲＹにおいて、各プレート線ＰＬは、２つのワード線ＷＬＥ、ＷＬＯに共通に配線される。ワードプレートドライバＷＰＤＲＶは、例えば、ロウアドレス信号ＲＡの最上位ビットの論理に応じて、ワード線ＷＬＥ、ＷＬＯのいずれかを選択する。なお、ワード線ＷＬＥ、ＷＬＯは、ロウアドレス信号ＲＡの最下位ビットを用いて選択されてもよい。
　図１４は、図１３に示したワードプレートドライバＷＰＤＲＶの例を示している。図３と同じ構成については、詳細な説明は省略する。ワードプレートドライバＷＰＤＲＶは、一対のワード線ＷＬＥ、ＷＬＯおよび１つのプレート線ＰＬを駆動する複数のサブワードプレートドライバＳＷＰＤＲＶを有している。サブワードプレートドライバＳＷＰＤＲＶは、互いに同じ回路のため、ワード線ＷＬＥ１５、ＷＬＯ１５およびプレート線ＰＬ３３を駆動するサブワードプレートドライバＳＷＰＤＲＶについてのみ説明する。
　サブワードプレートドライバＳＷＰＤＲＶは、図３に示したサブワードプレートドライバＳＷＰＤＲＶにワードセレクタＷＳＥＬおよびＡＮＤ回路を追加している。例えば、ワードセレクタＷＳＥＬは、ロウアドレス信号ＲＡ４の論理に応じてオンまたはオフするＣＭＯＳ伝達ゲートを有する。ワードセレクタＷＳＥＬは、ロウアドレス信号ＲＡ４が低レベルのときにラッチＷＬＴの出力を、ワード線ＷＬＥ１５に接続されたＡＮＤ回路に接続する。ワードセレクタＷＳＥＬは、ロウアドレス信号ＲＡ４が高レベルのときにラッチＷＬＴの出力を、ワード線ＷＬＯ１５に接続されたＡＮＤ回路に接続する。ワード線ＷＬＥ１５、ＷＬＯ１５に接続されたＡＮＤ回路は、ワード活性化信号ＷＡＣＴＺに同期して動作する。
　なお、実際の半導体メモリＭＥＭでは、例えば、ロウアドレス信号ＲＡは９ビット（ＲＡ０－８）であり、コラムアドレス信号ＣＡは６ビットである。このとき、ロウアドレス信号ＲＡ０－７は、共通ワードデコーダＣＷＤＥＣに供給され、ロウアドレス信号ＲＡ８は、ワードセレクタＷＳＥＬに供給される。
　図１５は、図１３に示したメモリセルアレイＡＲＹの例を示している。図４と同じ構成については、詳細な説明は省略する。例えば、メモリセルアレイＡＲＹは、図４と同様に、マトリックス状に配置された１６個のメモリブロックＭＢ（ＭＢ００－０３、ＭＢ１０－１３、ＭＢ２０－２３、ＭＢ３０－３３）を有している。図４との違いは、各メモリグループＭＧおよび各メモリブロックＭＢは、４つのワード線対ＷＬＥ、ＷＬＯに接続されることである。各メモリブロックＭＢは、３２個のメモリセルＭＣを有する。その他の構成は、図４と同じである。
　ここでは、説明を簡単にするために、各ビット線グループＢＬ００－０３、ＢＬ１０－１３、ＢＬ２０－２３、ＢＬ３０－３３が４本のビット線を有する例を示している。実際には、各ビット線グループは、データ端子Ｉ／Ｏ０－１５に対応する１６本のビット線ＢＬを有する。データ端子Ｉ／Ｏが１ビット（Ｉ／Ｏ０）のとき、各ビット線グループは、１本のビット線のみを有する。
　なお、図２に示した共通ワードデコーダＣＷＤＥＣが、３つのセレクタＳＥＬを有するとき、上述したように、各メモリグループＭＧは、８個のメモリブロックＭＢを有する。コラムセレクタＳＥＬは、プレート選択信号ＰＬＣＬＫに応じてロウアドレス信号ＲＡ０－２またはコラムアドレス信号ＣＡ０－２を受ける。読み出し動作または書き込み動作において、１つのメモリグループＭＧ内の８個のメモリブロックＭＢのいずれかは、コラムドレス信号ＣＡ０－２に応じて選択される。
　各メモリブロックＭＢは、１６個のワード線ＷＬ（８個のワード線対ＷＬＥ、ＷＬＯ）に接続される。各メモリグループＭＧ内の８個のメモリブロックＭＢ上には、８個のプレート線ＰＬが配線され、８個のメモリブロックＭＢのいずれかに接続される。ロウアドレス信号ＲＡが９ビット（ＲＡ０－８）のとき、メモリセルアレイＡＲＹは、５１２個のワード線ＷＬ（２５６個のワード線対ＷＬＥ、ＷＬＯ）を有する。メモリブロックＭＢ毎に１６個のワード線ＷＬが接続されるため、図の縦方向に８個のメモリブロックＭＢが配列される。すなわち、メモリグループＭＧの数は８個である。メモリブロックＭＢの総数は、２５６個（横８個と縦８個）であり、プレート線ＰＬおよびワード線対（ＷＬＥ、ＷＬＯ）の数に等しい。
　図１５に示したように、各プレート線ＰＬが２つのワード線ＷＬＥ、ＷＬＯに共通に配線されるとき、ワード線ＷＬ（図の横方向）に沿って２のｍ乗個（ｍはセレクタＳＥＬの数）のメモリブロックＭＢが配置される。プレート線ＰＬは、メモリブロックＭＢ毎に配線される。各メモリグループＭＧおよび各メモリブロックＭＢは、２のｍ乗個のワード線対（ＷＬＥ、ＷＬＯ）に接続される。共通ワードデコーダＣＷＤＥＣに供給されるロウアドレス信号ＲＡのビット数をｎとするとき、ワード線対（ＷＬＥ、ＷＬＯ）の数、プレート線ＰＬの数およびメモリブロックＭＢの数は、共に２の（ｎ－１）乗個である。メモリグループＭＧの数は、２の（ｎ－１－ｍ）乗個である。
　以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、各プレート線ＰＬが一対のワード線ＷＬＥ、ＷＬＯに共通に配線される半導体メモリＭＥＭにおいても、共通ワードデコーダＣＷＤＥＣの回路規模を小さくできる。さらに、ロウデコードアドレス信号線ＲＤＡの数を少なくでき、信号線の配線領域を削減できる。この結果、半導体メモリＭＥＭのチップサイズを削減できる。
　なお、図１３に示した共通ワードデコーダＣＷＤＥＣに、図１０に示したように、コラムアドレス信号ＣＡ０－１の論理を反転した信号を供給してもよい。このとき、メモリセルアレイＡＲＹ（図１５）は、図１１と同様に変更される。すなわち、プレート線ＰＬ３３はメモリブロックＭＢ３０に接続され、プレート線ＰＬ３２はメモリブロックＭＢ３１に接続される。プレート線ＰＬ３１はメモリブロックＭＢ３２に接続され、プレート線ＰＬ３０はメモリブロックＭＢ３３に接続される。プレート線ＰＬ００－０３、ＰＬ１０－１３、ＰＬ２０－２３も同様である。これにより、プレート線ＰＬの活性化タイミングを互いに揃えることができる。
　以上の詳細な説明により、実施形態の特徴点及び利点は明らかになるであろう。これは、特許請求の範囲がその精神及び権利範囲を逸脱しない範囲で前述のような実施形態の特徴点及び利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良及び変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物及び均等物に拠ることも可能である。

Claims (13)

  1. 　複数のメモリセルと、
    　前記メモリセルに接続された複数のワード線と、
    　前記メモリセルに接続された複数のプレート線と、
    　前記ワード線を選択するための第１アドレス信号を第１期間に選択し、前記プレート線を選択するための第２アドレス信号を第２期間に選択するセレクタと、
    　前記セレクタにより選択された前記第１および第２アドレス信号を順次にデコードして、デコードアドレス信号のいずれかを順次に活性化するデコード回路と、
    　前記第１アドレス信号により活性化されたデコードアドレス信号に応じてワード線を駆動し、前記第２アドレス信号により活性化されたデコードアドレス信号に応じてプレート線を駆動するドライバ回路と
    　を備えていることを特徴とする半導体メモリ。
  2. 　請求項１記載の半導体メモリにおいて、
    　前記デコード回路は、前記第１および第２アドレス信号とともに、前記ワード線と前記プレート線に共通に第３アドレス信号をデコードして前記デコードアドレス信号のいずれかを順次に活性化し、
    　前記ドライバ回路は、前記第１および第３アドレス信号により活性化されたデコードアドレス信号に応じてワード線を駆動し、前記第２および第３アドレス信号により活性化されたデコードアドレス信号に応じてプレート線を駆動すること
    　を特徴とする半導体メモリ。
  3. 　請求項２記載の半導体メモリにおいて、
    　前記第３アドレス信号により識別される複数のメモリグループと、
    　前記各メモリグループに設けられ、前記第２アドレス信号により識別され、前記メモリセルを有する複数のメモリブロックと
    　を備え、
    　前記プレート線は、前記メモリブロック毎に配線され、
    　前記第１アドレス信号で識別される複数の前記ワード線は、前記メモリグループ毎に、前記メモリグループ内のメモリブロックに共通に配線されていること
    　を特徴とする半導体メモリ。
  4. 　請求項３記載の半導体メモリにおいて、
    　前記ワード線の数は、前記メモリブロックの数に等しいことを特徴とする半導体メモリ。
  5. 　請求項２記載の半導体メモリにおいて、
    　前記メモリセルに接続された複数のビット線を備え、
    　前記第１および第３アドレス信号は、ワード線を選択するためのロウアドレスであり、
    　前記第２アドレス信号は、前記ビット線を選択するためのコラムアドレスであること
    　を特徴とする半導体メモリ。
  6. 　請求項２ないし請求項５のいずれか１項記載の半導体メモリにおいて、
    　前記ドライバ回路は、前記デコードアドレス信号をそれぞれ受け、前記ワード線の１つおよび前記プレート線の１つに接続された複数のサブドライバ回路を備え、
    　前記各サブドライバ回路は、
    　対応するデコードアドレス信号のレベルを第１タイミング信号に同期してラッチする第１ラッチ回路と、
    　対応するデコードアドレス信号の活性化レベルを前記第１ラッチ回路がラッチしているときに、第２タイミング信号に同期して前記ワード線を活性化する第１活性化回路と、
    　対応するデコードアドレス信号のレベルを第３タイミング信号に同期してラッチする第２ラッチ回路と、
    　対応するデコードアドレス信号の活性化レベルを前記第２ラッチ回路がラッチしているときに、第４タイミング信号に同期して前記プレート線を活性化する第２活性化回路と
    　を備えていることを特徴とする半導体メモリ。
  7. 　請求項６記載の半導体メモリにおいて、
    　読み出しコマンドまたは書き込みコマンドを受けてから所定時間後に、選択信号を第１レベルから第２レベルに変化し、前記選択信号が前記第１レベルの間に前記第１タイミング信号を生成し、前記第２レベルの間に前記第２、第３および第４タイミング信号を生成する動作制御回路を備え、
    　前記セレクタは、前記選択信号が前記第１レベルの間、前記第１アドレス信号を選択し、前記選択信号が前記第２レベルの間、前記第２アドレス信号を選択すること
    　を特徴とする半導体メモリ。
  8. 　請求項１記載の半導体メモリにおいて、
    　読み出しコマンドまたは書き込みコマンドを受けてから所定時間後に、選択信号を第１レベルから第２レベルに変化する動作制御回路を備え、
    　前記セレクタは、前記選択信号が前記第１レベルの間、前記第１アドレス信号を選択し、前記選択信号が前記第２レベルの間、前記第２アドレス信号を選択すること
    　を特徴とする半導体メモリ。
  9. 　請求項１記載の半導体メモリにおいて、
    　前記デコード回路は、前記第１および第２アドレス信号とともに、前記ワード線と前記プレート線に共通に第３アドレス信号をデコードして前記デコードアドレス信号のいずれかを活性化し、
    　前記ドライバ回路は、前記第１および第３アドレス信号により活性化されたデコードアドレス信号に応じて選択される一対の前記ワード線の１つを第４アドレス信号に応じて駆動し、前記第２および第３アドレス信号により活性化されたデコードアドレス信号に応じてプレート線を駆動すること
    　を特徴とする半導体メモリ。
  10. 　請求項９記載の半導体メモリにおいて、
    　前記ドライバ回路は、前記デコードアドレス信号をそれぞれ受け、前記ワード線の２つおよび前記プレート線の１つに接続された複数のサブドライバ回路を備え、
    　前記各サブドライバ回路は、
    　対応するデコードアドレス信号のレベルを第１タイミング信号に同期してラッチする第１ラッチ回路と、
    　前記ワード線の２つにそれぞれ接続された一対の第１活性化回路と、
    　前記第１ラッチ回路の出力を前記第４アドレス信号に応じて前記第１活性化回路の一方に接続するワードセレクタと、
    　対応するデコードアドレス信号のレベルを第３タイミング信号に同期してラッチする第２ラッチ回路と、
    　対応するデコードアドレス信号の活性化レベルを前記第２ラッチ回路がラッチしているときに、第４タイミング信号に同期して前記プレート線を活性化する第２活性化回路と
    　を備え、
    　前記各第１活性化回路は、対応するデコードアドレス信号の活性化レベルをラッチしている前記第１ラッチ回路からの出力を、前記ワードセレクタを介して受けているときに、第２タイミング信号に同期して対応するワード線を活性化する
    　ことを特徴とする半導体メモリ。
  11. 　複数のメモリセルと、前記メモリセルに接続された複数のワード線と、前記メモリセルに接続された複数のプレート線とを備えた半導体メモリの動作方法であって、
    　前記ワード線を選択するための第１アドレス信号を第１期間に選択し、
    　前記プレート線を選択するための第２アドレス信号を第２期間に選択し、
    　選択された前記第１および第２アドレス信号を順次にデコードして、デコードアドレス信号のいずれかを順次に活性化し、
    　前記第１アドレス信号により活性化されたデコードアドレス信号に応じてワード線を駆動し、
    　前記第２アドレス信号により活性化されたデコードアドレス信号に応じてプレート線を駆動する
    　ことを特徴とする半導体メモリの動作方法。
  12. 　請求項１１記載の半導体メモリの動作方法において、
    　前記第１および第２アドレス信号とともに、前記ワード線と前記プレート線に共通に第３アドレス信号をデコードして前記デコードアドレス信号のいずれかを順次に活性化し、
    　前記第１および第３アドレス信号により活性化されたデコードアドレス信号に応じてワード線を駆動し、
    　前記第２および第３アドレス信号により活性化されたデコードアドレス信号に応じてプレート線を駆動する
    　ことを特徴とする半導体メモリの動作方法。
  13. 　請求項１２記載の半導体メモリの動作方法において、
    　前記半導体メモリは、前記メモリセルに接続された複数のビット線を備え、
    　前記第１および第３アドレス信号は、ワード線を選択するためのロウアドレスであり、
    　前記第２アドレス信号は、前記ビット線を選択するためのコラムアドレスであること
    　を特徴とする半導体メモリの動作方法。
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