WO2010084838A1 - 発振回路 - Google Patents

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WO2010084838A1
WO2010084838A1 PCT/JP2010/050488 JP2010050488W WO2010084838A1 WO 2010084838 A1 WO2010084838 A1 WO 2010084838A1 JP 2010050488 W JP2010050488 W JP 2010050488W WO 2010084838 A1 WO2010084838 A1 WO 2010084838A1
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WO
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circuit
node
excitation circuit
signal
enable
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PCT/JP2010/050488
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English (en)
French (fr)
Inventor
功 丹羽
Original Assignee
ローム株式会社
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Publication date
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Priority to CN2010800010588A priority patent/CN101933223A/zh
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
    • H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
    • H03B5/30—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator
    • H03B5/32—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator being a piezoelectric resonator
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
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    • H03B5/30—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator
    • H03B5/32—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator being a piezoelectric resonator
    • H03B5/36—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator being a piezoelectric resonator active element in amplifier being semiconductor device

Definitions

  • the present invention relates to an oscillation circuit using a piezoelectric vibrator such as a crystal vibrator or a ceramic vibrator.
  • a crystal resonator In a conventional crystal oscillation circuit, a crystal resonator, a feedback resistor element, and a capacitor element are coupled between an input terminal and an output terminal of an inverter composed of a P-channel MOS (Metal-Oxide Semiconductor) transistor and an N-channel MOS transistor. Thus, an oscillation output is obtained.
  • This crystal oscillation circuit has a problem that it takes time to stabilize the oscillation frequency and amplitude level.
  • Patent Document 1 a crystal oscillation circuit described in Japanese Patent Application Laid-Open No. 59-91709 (Patent Document 1) is known.
  • This oscillation circuit has two sets of crystal oscillation circuits that share one crystal oscillator, and operates by switching the crystal oscillator that is in a vibration state in one crystal oscillation circuit to the other crystal oscillation circuit. It is what I did.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 59-91709
  • An object of the present invention is to provide an oscillation circuit capable of shortening the startup time from the stop state of the piezoelectric vibrator to the stable oscillation.
  • the present invention is an oscillation circuit, which includes a piezoelectric vibrator, a resistance element, first and second capacitance elements, and a first excitation circuit.
  • the piezoelectric vibrator is provided between the first and second nodes.
  • the resistance element is provided in parallel with the piezoelectric vibrator between the first and second nodes.
  • the first capacitive element is provided between the first node and the ground node.
  • the second capacitor element is provided between the second node and the ground node.
  • the first excitation circuit is provided between the first and second nodes in parallel with each of the piezoelectric vibrator and the resistance element, and inverts and amplifies the signal of the first node and outputs the signal to the second node.
  • the first excitation circuit includes a plurality of cascaded logic elements each used as an amplifier circuit.
  • the oscillation circuit further includes a timer circuit and a second excitation circuit.
  • the timer circuit outputs a control signal that is activated for a predetermined time from when the enable signal is activated.
  • the second excitation circuit is provided between the first and second nodes in parallel with each of the piezoelectric vibrator, the resistance element, and the first excitation circuit, and inverts and amplifies the signal of the first node to generate the second excitation circuit. Output to the node.
  • the power amplification factor of the second excitation circuit is smaller than the power amplification factor of the first excitation circuit.
  • the second excitation circuit includes a logic element that outputs a signal of a constant logic level when the enable signal is in an inactive state and operates as an amplifier circuit when the enable signal is in an active state. Further, among the plurality of logic elements constituting the first excitation circuit, the first and last stage logic elements are three-state buffers that are in a high impedance state when the control signal is in an inactive state.
  • the oscillation circuit further comprises a timer circuit, first and second switches, and a second excitation circuit.
  • the timer circuit outputs a control signal that is activated for a predetermined time from when the enable signal is activated.
  • the first switch is provided between the first node and the input end of the first excitation circuit, and is turned on when the control signal is in an active state and turned off when the control signal is in an inactive state.
  • the second switch is provided between the second node and the output terminal of the first excitation circuit, and is turned on when the control signal is active and turned off when the control signal is inactive. .
  • the second excitation circuit is provided between the first and second nodes in parallel with each of the piezoelectric vibrator, the resistance element, and the first excitation circuit, and inverts and amplifies the signal of the first node to generate the second excitation circuit. Output to the node.
  • the power amplification factor of the second excitation circuit is smaller than the power amplification factor of the first excitation circuit.
  • the second excitation circuit includes a logic element that outputs a signal of a constant logic level when the enable signal is in an inactive state and operates as an amplifier circuit when the enable signal is in an active state.
  • the oscillation circuit further includes a second excitation circuit, a timer circuit, and first and second switches.
  • the second excitation circuit is provided between the first and second nodes in parallel with each of the piezoelectric vibrator, the resistance element, and the first excitation circuit, and inverts and amplifies the signal of the first node to generate the second excitation circuit. Output to the node.
  • the power amplification factor of the second excitation circuit is smaller than the power amplification factor of the first excitation circuit.
  • the timer circuit outputs a control signal that is activated for a predetermined time from when the enable signal is activated.
  • the first switch connects the input terminal of the first excitation circuit and the first node when the control signal is in the active state, the enable signal is in the active state, and the control signal is in the inactive state.
  • the input terminal of the second excitation circuit is connected to the first node.
  • the second switch connects the output terminal of the first excitation circuit and the second node when the control signal is in the active state, the enable signal is in the active state, and the control signal is in the inactive state.
  • the output terminal of the second excitation circuit is connected to the second node.
  • At least one of the plurality of logic elements constituting the first excitation circuit outputs a signal of a constant logic level when the enable signal is inactive.
  • the power amplification factor of the first excitation circuit is larger than the case of being constituted by a single logic element. .
  • the start-up time from the stop state of the piezoelectric vibrator to the stable oscillation can be shortened.
  • the entire oscillation circuit Power consumption can be reduced.
  • FIG. 1 is a circuit diagram showing a configuration of an oscillation circuit 1 according to a first embodiment of the present invention.
  • FIG. 2 is a circuit diagram showing a configuration of a NAND circuit L1 of FIG. It is a circuit diagram which shows the structure of inverter L2, L3, L9 of FIG.
  • FIG. 2 is a circuit diagram showing a configuration of an oscillation circuit 101 as a comparative example of the oscillation circuit 1 of FIG. 1.
  • FIG. 3 is a diagram schematically showing voltage waveforms at nodes XIN and XOUT when the oscillation circuit 101 rises.
  • FIG. 5 is a diagram illustrating a measurement result of an output of the oscillation circuit 101 in FIG. 4. It is a figure which shows the measurement result of the output of the oscillation circuit 1 of FIG.
  • FIG. 11 is a waveform diagram obtained by measuring a voltage change in each part of the oscillation circuit 3 of FIG. 10. It is a figure which shows the experimental result which measured the starting time of the oscillation circuit 3 of FIG. It is a circuit diagram which shows the structure of the oscillation circuit 4 by Embodiment 4 of this invention.
  • FIG. 1 is a circuit diagram showing a configuration of an oscillation circuit 1 according to Embodiment 1 of the present invention.
  • an oscillation circuit 1 includes a piezoelectric vibrator XO, a resistance element R1, and an excitation circuit 10 that are connected in parallel with each other between an input node XIN and an output node XOUT, a node XIN, and a ground node GND.
  • a capacitor (capacitance element) C2 connected between node XOUT and ground node GND.
  • the oscillation circuit 1 is a Colpitts oscillation circuit that uses the characteristic that the piezoelectric vibrator XO exhibits inductive reactance in the vicinity of the natural frequency of the piezoelectric vibrator XO. In this case, it can be considered that the piezoelectric vibrator XO functions as a filter that outputs only a sine wave having a resonance frequency among the signals input from the node XOUT.
  • a crystal vibrator or a ceramic vibrator can be used as the piezoelectric effect.
  • the excitation circuit 10 inverts and amplifies the signal at the node XIN and outputs the amplified signal to the node XOUT.
  • Excitation circuit 10 includes a NAND circuit L1 and inverters L2 and L3 connected in cascade between nodes XIN and XOUT.
  • the NAND circuit L1 and the inverters L2 and L3 are constituted by CMOS (Complementary Metal-Oxide Semiconductor) logic elements. These logic elements are originally used as digital ICs (Integrated Circuits) as amplifier circuits.
  • the resistance element R1 is provided to apply a half bias of the power supply voltage to the input node XIN of the excitation circuit 10.
  • the oscillation circuit 1 of FIG. 1 further includes an inverter L9 for shaping and outputting the signal of the output node XOUT.
  • Inverter L9 is connected between node XOUT and clock terminal 9 for outputting clock signal CLK.
  • FIG. 2 is a circuit diagram showing a configuration of the NAND circuit L1 of FIG.
  • the NAND circuit includes P channel MOS transistors Q1, Q2 and N channel MOS transistors Q3, Q4.
  • MOS transistors Q1, Q2 are connected in parallel between power supply node VDD and output terminal OUT, and MOS transistors Q3, Q4 are connected in series between output terminal OUT and ground node GND.
  • the gates of the MOS transistors Q1, Q3 are connected to the first input terminal IN1, and the gates of the MOS transistors Q2, Q4 are connected to the second input terminal IN2.
  • the first input terminal (IN1 in FIG. 2) of the NAND circuit L1 is connected to the enable terminal 8 to which the enable signal Enable is input, and the second input terminal (FIG. 1) of the NAND circuit. 2 IN2) is connected to the node XIN.
  • the enable signal is at the L level (inactive state)
  • the MOS transistor Q1 in FIG. 2 is turned on and the MOS transistor Q3 is turned off, so that the output of the NAND circuit L1 is fixed at the H level (power supply voltage).
  • the enable signal is at the H level (active state)
  • the MOS transistor Q1 in FIG. 2 is turned off and the MOS transistor Q3 is turned on. Therefore, the NAND circuit L1 is equivalent to the inverter shown in FIG. become.
  • FIG. 3 is a circuit diagram showing a configuration of inverters L2, L3, and L9 of FIG.
  • the inverter includes a P channel MOS transistor Q5 and an N channel MOS transistor Q6.
  • MOS transistor Q5 is connected between power supply node VDD and output terminal OUT
  • MOS transistor Q6 is connected between output terminal OUT and ground node GND.
  • MOS transistors Q5, Q6 have their gates connected to input terminal IN.
  • FIG. 4 is a circuit diagram showing a configuration of an oscillation circuit 101 as a comparative example of the oscillation circuit 1 of FIG.
  • excitation circuit 110 of oscillation circuit 101 is different from excitation circuit 10 of oscillation circuit 1 of FIG. 1 in that it includes only one-stage CMOS NAND circuit L1. Since the oscillation circuit 101 of FIG. 4 is common to the oscillation circuit 1 of FIG. 1 in other points, the same or corresponding parts are denoted by the same reference numerals and description thereof will not be repeated.
  • FIG. 5 is a diagram schematically showing voltage waveforms of the nodes XIN and XOUT when the oscillation circuit 101 rises.
  • FIG. 5 shows, in order from the top, the waveform of the enable signal Enable, the voltage waveform of the node XIN, and the voltage waveform of the node XOUT.
  • the horizontal axis in FIG. 5 is time.
  • the excitation level Re ⁇ I 2 of the piezoelectric vibrator XO (where Re is the effective resistance of the crystal vibrator and I is the alternating current flowing through the crystal vibrator) Since the magnitude of the alternating current I in (current) is small, it takes time until the voltage amplitude reaches a steady state.
  • FIG. 6 is a diagram showing a measurement result of the output of the oscillation circuit 101 of FIG.
  • FIG. 6B is an enlarged view of FIG. 6A and 6B, the horizontal axis represents an elapsed time after the enable signal Enable has become H level (active state), and the vertical axis represents the pulse period of the clock signal.
  • a measured value 51 of the pulse period at each time and a moving average value 52 obtained by moving average of the measured value 51 for each section of 155.5 ⁇ s are shown.
  • the starting time until the oscillation of the piezoelectric vibrator XO is stabilized is defined as follows. First, the maximum value and the minimum value of the moving average value 52 after 1 ms are obtained, and the arrival time until the moving average value 52 reaches either the maximum value or the minimum value is obtained. A time obtained by subtracting 155.5 ⁇ sec, which is a moving average section, from the arrival time is defined as the activation time. In the case of FIG. 6, since the arrival time is 385.7 ⁇ sec, the activation time is evaluated as 230.2 ⁇ sec.
  • FIG. 7 is a diagram showing a measurement result of the output of the oscillation circuit 1 of FIG.
  • FIG. 7B is an enlarged view of FIG. 7A and 7B, the horizontal axis represents the elapsed time from when the enable signal Enable becomes H level (active state), and the vertical axis represents the clock signal pulse period.
  • a measured value 53 of the pulse period at each time and a moving average value 54 obtained by moving average of the measured value 53 for each section of 155.5 ⁇ s are shown.
  • the start-up time is evaluated in the same manner as in FIG. 6, the arrival time in FIG. 7 is obtained as 243.1 ⁇ sec, so the start-up time can be evaluated as 87.6 ⁇ sec. That is, it has been demonstrated that the startup time can be shortened to about 1/3 by increasing the number of logic elements from one to three in terms of CMOS inverter.
  • FIG. 8 is a diagram showing measurement results of the output of the oscillation circuit when the excitation circuit 10 of FIG. 1 is configured with five stages of logic elements.
  • the excitation circuit is configured by a 5-stage NAND circuit.
  • the enable signal Enable is input to one input terminal of the first-stage NAND circuit, and one of the input terminals of the remaining NAND circuits is fixed to the H level. Therefore, in terms of a CMOS inverter, the excitation circuit in the case of FIG. 8 is composed of five stages of logic elements.
  • the arrival time is calculated to be 192.7 ⁇ sec in the case of FIG. 8, and therefore the activation time can be evaluated as 37.2 ⁇ sec. That is, it can be seen that the startup time can be shortened to about 1/6 by increasing the number of logic elements from 1 to 5 in terms of a CMOS inverter.
  • the excitation level Re of the piezoelectric vibrator XO immediately after the start of oscillation is obtained by inverting and amplifying the output of the piezoelectric vibrator XO using a multistage CMOS logic element.
  • the magnitude of the alternating current I at ⁇ I 2 can be increased. As a result, the startup time until the oscillation of the piezoelectric vibrator XO is stabilized can be shortened.
  • each of the inverters L2 and L3 in FIG. 1 has a NAND circuit in which one input is fixed at the H level, a NOR circuit in which one input is fixed at the L level, or one input is fixed at the H level. It can be replaced by an XOR (exclusive OR) circuit or the like.
  • the NAND circuit L1 in FIG. 1 can be replaced with a NOR circuit.
  • the enable signal Enable is in an active state when it is at L level.
  • the NAND circuit L1 to which the enable signal Enable is input does not need to be arranged in the first stage of the cascaded CMOS logic elements as shown in FIG.
  • the NAND circuit L1 for inputting the enable signal Enable may be disposed in at least one of the logic elements constituting the excitation circuit 10.
  • each of a plurality of cascade-connected logic elements constituting the excitation circuit 10 includes an inverter, a NAND circuit, a NOR circuit, an AND circuit, an OR circuit, an XOR circuit, a buffer, and a three-state buffer. Any logic element such as However, the excitation circuit 10 as a whole needs to be combined so as to invert the logic level of the input signal. In this case, when a 2-input logic element such as a NAND circuit, NOR circuit, AND circuit, OR circuit, or XOR circuit is used instead of an inverter or a buffer (through circuit), one of the inputs is fixed at the H level or the L level. To do.
  • CMOS logic element is described as an example, but the logic element is not necessarily limited to the CMOS type.
  • a logic element may be configured using only a P-channel MOS transistor, or a logic element may be configured using only an N-channel MOS transistor.
  • FIG. 9 is a circuit diagram showing a configuration of oscillation circuit 2 according to the second embodiment of the present invention.
  • the oscillation circuit 2 of FIG. 9 is different from the oscillation circuit 1 of FIG. 1 in that it further includes a second excitation circuit 20 provided in parallel with the first excitation circuit 10 between the nodes XIN and XOUT.
  • the second excitation circuit 20 inverts and amplifies the signal at the node XIN and outputs it to the node XOUT.
  • the first excitation circuit is constituted by cascaded logic elements having a smaller number of stages than the first excitation circuit 10 when converted by a CMOS inverter. Different from 10.
  • the power amplification factor of the second excitation circuit 20 is smaller than that of the first excitation circuit 10, and the magnitude of the alternating current I at the excitation level Re ⁇ I 2 of the piezoelectric vibrator XO is also small.
  • the second excitation circuit 20 includes a two-input NAND circuit L4 connected between the nodes XIN and XOUT.
  • the enable signal Enable is input to one input terminal of the NAND circuit L4, and the other input terminal of the NAND circuit L4 is connected to the input node XIN. While the enable signal Enable is at L level (inactive state), the output of the NAND circuit L4 is fixed at H level, and when the enable signal Enable is at H level (active state), the NAND circuit L4 excites the piezoelectric vibrator XO. To operate as an inverter.
  • the timer circuit 30 outputs a control signal CTL that is active for a predetermined time from when the enable signal Enable becomes H level (active state).
  • the timer circuit can be configured using a delay circuit such as a CR integration circuit in order to shift the timing of the enable signal Enable.
  • the timer circuit can be configured by using a counter circuit using another clock signal.
  • the switches SW1 and SW2 receive the control signal CTL and become conductive when the control signal CTL is in an active state, and become non-conductive when the control signal CTL becomes inactive.
  • the switches SW1 and SW2 are turned on, the piezoelectric vibrator XO is excited by both the first and second excitation circuits 10 and 20 connected in parallel. Further, when the switches SW1 and SW2 are turned off, the piezoelectric vibrator XO is excited only by the second excitation circuit 20.
  • the startup time is shortened by using the first excitation circuit 10 and the second excitation circuit 20 connected in parallel at the time of oscillation startup when the control signal CTL is active. Can be made. Then, after the oscillation stabilizes when the control signal CTL returns to the inactive state, the power consumption of the entire oscillation circuit 2 is reduced by using only the second excitation circuit 20 having a power amplification factor smaller than that of the first excitation circuit 10. Can be made.
  • the oscillation circuit 3 according to the third embodiment uses a three-state buffer instead of the switches SW1 and SW2 of the oscillation circuit 2 according to the second embodiment.
  • the three-state buffer serves not only as the switches SW1 and SW2 but also as the logic element of the first excitation circuit used for accelerating the excitation of the piezoelectric vibrator XO.
  • differences from Embodiments 1 and 2 will be mainly described, and the same or corresponding parts may be denoted by the same reference numerals and description thereof may not be repeated.
  • FIG. 10 is a circuit diagram showing a configuration of the oscillation circuit 3 according to the third embodiment of the present invention.
  • the oscillation circuit 3 includes a piezoelectric vibrator XO, a resistance element R1, a first excitation circuit 12, and a second excitation connected in parallel with each other between an input node XIN and an output node XOUT.
  • Circuit 20 capacitor (capacitance element) C1 connected between node XIN and ground node GND, capacitor (capacitance element) C2 connected between node XOUT and ground node GND, timer circuit 30A, , And an inverter L9 for shaping the signal of the output node XOUT.
  • the first excitation circuit 12 is a circuit for inverting and amplifying the signal of the node XIN and outputting it to the node XOUT when oscillation starts, and includes three-state buffers L5 and L6 and a NAND circuit L1. 3-state buffer L5, NAND circuit L1, and 3-state buffer L6 are connected in series between nodes XIN and XOUT in this order.
  • First excitation circuit 12 further includes a resistance element R3 provided between connection node E for connecting 3-state buffer L5 and NAND circuit L1 and ground node GND.
  • the resistor element R3 is provided as a pull-down resistor for fixing the voltage of the connection node E to the ground voltage when the output of the three-state buffer is high impedance.
  • NAND circuit L1 operates as an inverter when the voltage at node D is at the H level (active state), and the output is fixed at the H level when the voltage at node D is at the L level (inactive state).
  • the 3-state buffers L5 and L6 output the input signal as it is when the signal input to the gate terminal is L level, and set the output to high impedance when the signal input to the gate terminal is H level.
  • a signal obtained by inverting the logic level of the signal at the node D is input to the gate terminal. Therefore, the three-state buffers L5 and L6 operate as buffers when the voltage at the node D is at the H level (active state), and fix the output to high impedance when the voltage at the node D is at the L level (inactive state). .
  • the second excitation circuit 20 is a circuit for inverting and amplifying the signal of the node XIN and outputting it to the node XOUT, and includes a NAND circuit L4 connected between the nodes XIN and XOUT.
  • One input terminal of the NAND circuit L4 is connected to the enable terminal 8 to which the enable signal Enable is input, and the other input terminal of the NAND circuit L4 is connected to the input node XIN. Therefore, while the enable signal Enable is at L level (inactive state), the output of the NAND circuit L4 is fixed at H level. When the enable signal Enable is at H level (active state), the NAND circuit L4 It operates as an inverter for exciting.
  • the timer circuit 30A sets the voltage of the node D to the H level (active state) for a predetermined time from when the enable signal Enable becomes the H level (active state).
  • Timer circuit 30A includes inverters L11, L12, L13, a three-state buffer L14, resistance elements R2, R4, and a capacitor (capacitance element) C3.
  • the resistor element R2, the inverter L11, and the three-state buffer L14 are connected in series between the enable terminal 8 to which the enable signal Enable is input and the node D in this order.
  • the capacitor C3 is connected between a connection node A connecting the resistance element R2 and the inverter L11 and the ground node GND.
  • the CR integration circuit is configured by the capacitor C3 and the resistance element R2.
  • the inverter L12 is connected between the enable terminal 8 and the gate terminal of the 3-state buffer L14. Therefore, the 3-state buffer L14 operates as a buffer when the enable signal Enable is at the H level (active state).
  • the input terminal of the inverter L13 is connected to the node D, and the output terminal (node / D) of the inverter L13 is connected to the gate terminals of the three-state buffers L5 and L6.
  • Resistor element R4 is fixed between node D and ground node GND, and is used as a pull-down resistor for fixing the voltage at node D to L level when the output of 3-state buffer L14 is high impedance.
  • FIG. 11 is a diagram schematically showing voltage waveforms in each part of the oscillation circuit 3 of FIG.
  • FIG. 11 shows the voltage waveform of the enable signal Enable and the voltage waveforms of the nodes A, B, C, D, / D, E, and F in FIG. 10 in order from the top.
  • the voltage at the output terminal (node C) of the inverter L12 is obtained by inverting the enable signal Enable. Since the voltage of the node C is input to the gate terminal of the 3-state buffer L14, the 3-state buffer L14 operates as a buffer circuit from time t1 until time t3 when the enable signal Enable returns to L level. As a result, the voltage at the output terminal (node D) of the three-state buffer L14 changes in the same manner as the voltage at node B between times t1 and t3. That is, during time t1 to t2, the voltage at node D is at H level, and is at L level before time t1 and after time t2. The voltage at the output terminal (node / D) of inverter L13 is opposite to node D, and is at the L level between times t1 and t2, and is at the H level before time t1 and after time t2.
  • the gate terminals of the 3-state buffers L5 and L6 are connected to the node / D. Accordingly, the three-state buffers L5 and L6 operate as a buffer circuit between times t1 and t2 when the voltage of the node / D becomes L level (the voltage of the node D is H level). Before time t1 and after time t2, the output terminal (node E) of the 3-state buffer L5 is fixed at the L level, so the output terminal (node F) of the NAND circuit L1 is fixed at the H level. Therefore, between times t1 and t2, the voltages at the nodes E and F oscillate with the oscillation of the piezoelectric vibrator XO.
  • the piezoelectric vibrator XO is excited by the first excitation circuit 12 from time t1 when the enable signal Enable becomes H level (active state) to time t2. After the time t2, the excitation of the piezoelectric vibrator XO by the first excitation circuit 12 is stopped.
  • the time from t1 to t2 depends on the time constant of the integration circuit determined by the resistance value of the resistance element R2 and the capacitance value of the capacitor C3.
  • the NAND circuit L4 constituting the second excitation circuit 20 excites the piezoelectric vibrator XO during the time t1 to t3 when the enable signal Enable is at the H level (active state). Therefore, both the first and second excitation circuits 12 and 20 operate at the time of oscillation start from time t1 to t2, whereas only the second excitation circuit 20 operates at the time of oscillation stabilization from time t2 to t3. As a result, power consumption when oscillation is stable can be reduced.
  • FIG. 12 is a waveform diagram obtained by measuring a voltage change in each part of the oscillation circuit 3 of FIG.
  • the vertical axis represents voltage
  • the horizontal axis represents time.
  • the horizontal axis represents 20 microseconds per grid division (division) on the screen. Further, per division (division) of the vertical axis, the enable signal Enable represents 1V, and the voltages of the nodes D and E and the clock signal CLK represent 2V.
  • the voltage at the node D when the enable signal Enable rises to H level, the voltage at the node D also rises to H level. Then, the voltage at the node D falls when about 30 ⁇ sec elapses after the enable signal Enable rises. As already described, the time during which the voltage at the node D is at the H level (30 ⁇ s) can be adjusted depending on the resistance value of the resistance element R2 and the capacitance value of the capacitor C3 in FIG.
  • the voltage of the node E vibrates in response to the voltage of the oscillating piezoelectric vibrator XO while the voltage of the node D is at the H level (active state).
  • the clock signal CLK is output while the enable signal Enable is at the H level (active state).
  • FIG. 13 is a diagram showing experimental results obtained by measuring the startup time of the oscillation circuit 3 of FIG.
  • FIG. 13B is an enlarged view of FIG. 13A and 13B, the horizontal axis represents the elapsed time from when the enable signal Enable becomes H level (active state), and the vertical axis represents the clock signal pulse period.
  • a measured value 57 of the pulse period at each time and a moving average value 58 obtained by moving average of the measured value 57 for each section of 155.5 ⁇ s are shown.
  • the first-stage logic element and the last-stage logic element among the logic elements constituting the first excitation circuit 12 are configured by the three-state buffer.
  • the switches SW1 and SW2 of the oscillation circuit 2 can be substituted.
  • the voltage signal at the node / D input to each gate terminal of the three-state buffers L5 and L6 corresponds to the control signal CTL of the second embodiment.
  • the startup time can be shortened by using the first excitation circuit 12 and the second excitation circuit 20 connected in parallel at the time of oscillation startup.
  • the power consumption of the entire oscillation circuit 3 can be reduced by using only the second excitation circuit 20 having a power amplification factor smaller than that of the first excitation circuit 12.
  • FIG. 14 is a circuit diagram showing a configuration of oscillation circuit 4 according to the fourth embodiment of the present invention.
  • the oscillation circuit 4 of FIG. 14 differs from the oscillation circuit 2 of FIG. 9 in that it includes changeover switches SW3 and SW4 for switching the signal path instead of the opening and closing switches SW1 and SW2 for opening and closing the signal path. Since the oscillation circuit 4 is otherwise common to the oscillation circuit 2 of the second embodiment, the same or corresponding parts are denoted by the same reference numerals and description thereof will not be repeated.
  • the change-over switch SW3 receives the control signal CTL output from the timer circuit 30, and when the control signal CTL is in an active state, the node XIN and the input terminal of the first excitation circuit 10 (one input terminal of the NAND circuit L1) Connect. Furthermore, the changeover switch SW3 connects the node XIN and the input terminal of the second excitation circuit 20 (one input terminal of the NAND circuit L4) when the control signal CTL is in an inactive state.
  • the changeover switch SW4 receives the control signal CTL output from the timer circuit 30, and connects the node XOUT and the output terminal of the first excitation circuit 10 (output terminal of the inverter L3) when the control signal CTL is in the active state. . Further, the changeover switch SW4 connects the node XOUT and the output terminal of the second excitation circuit 20 (the output terminal of the NAND circuit L4) when the control signal CTL is in an inactive state.
  • the start-up time can be shortened by using only the first excitation circuit 10 having a power amplification factor larger than that of the second excitation circuit 20.
  • the power consumption of the entire oscillation circuit 4 can be reduced by using only the second excitation circuit 20 having a power amplification factor smaller than that of the first excitation circuit 10.

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  • Oscillators With Electromechanical Resonators (AREA)

Abstract

　発振回路（１）は、入力ノード（ＸＩＮ）と出力ノード（ＸＯＵＴ）との間に互いに並列に設けられた圧電振動子（ＸＯ）、抵抗素子（Ｒ１）、および励振回路（１０）と、入力ノード（ＸＩＮ）と接地ノード（ＧＮＤ）との間に設けられた第１のコンデンサ（Ｃ１）と、出力ノード（ＸＯＵＴ）と接地ノード（ＧＮＤ）との間に設けられた第２のコンデンサ（Ｃ２）とを含む。励振回路（１０）は、従属接続されたＮＡＮＤ回路（Ｌ１）と第１および第２のインバータ（Ｌ２，Ｌ３）とを含む。ＮＡＮＤ回路（Ｌ１）に入力されたイネーブル信号（Ｅｎａｂｌｅ）がＨレベル（活性状態）に切替わることによって圧電振動子（ＸＯ）の発振が開始する。

Description

発振回路
　この発明は、水晶振動子やセラミック振動子などの圧電振動子を用いた発振回路に関する。
　従来の水晶発振回路は、ＰチャネルＭＯＳ（Metal-Oxide　Semiconductor）トランジスタおよびＮチャネルＭＯＳトランジスタよりなるインバータの入力端子と出力端子との間に、水晶振動子、帰還抵抗素子、および容量素子を結合することによって、発振出力を得るものである。この水晶発振回路では発振周波数や振幅レベルの安定までに時間がかかるという問題がある。
　この問題に関して、たとえば、特開昭５９－９１７０９号公報（特許文献１）に記載される水晶発振回路が知られている。この発振回路は、１つの水晶振動子を共用する２組の水晶発振回路を有し、一方の水晶発振回路で振動状態にある水晶振動子を、他方の水晶発振回路に切換接続して動作するようにしたものである。
特開昭５９－９１７０９号公報
　ところで、携帯電話機を始めとするバッテリ電源で駆動する電子機器では、バッテリを長持ちさせるために省電力化が求められている。このため、電子部品に供給されるクロック信号は間欠動作させることが望ましい。このような間欠動作では、圧電振動子（水晶振動子、セラミック振動子など）の停止状態から安定発振に至る時間を短縮することが必要になる。前述の特開昭５９－９１７０９号公報（特許文献１）に記載の技術は、圧電振動子の停止状態から安定発振に至る起動時間の短縮について開示するものでない。
　この発明の目的は、圧電振動子の停止状態から安定発振に至る起動時間を短縮することが可能な発振回路を提供することである。
[規則91に基づく訂正 25.05.2010]　
　この発明は要約すれば発振回路であって、圧電振動子と、抵抗素子と、第１および第２の容量素子と、第１の励振回路とを備える。圧電振動子は、第１および第２のノード間に設けられる。抵抗素子は、第１および第２のノード間に圧電振動子と並列に設けられる。第１の容量素子は、第１のノードと接地ノードとの間に設けられる。第２の容量素子は、第２のノードと接地ノードとの間に設けられる。第１の励振回路は、第１および第２のノード間に圧電振動子および抵抗素子の各々と並列に設けられ、第１のノードの信号を反転増幅して第２のノードに出力する。そして、第１の励振回路は、各々が増幅回路として用いられる縦続接続された複数の論理素子を含む。
　好ましい実施の一形態において、発振回路は、タイマー回路と、第２の励振回路とをさらに備える。タイマー回路は、イネーブル信号が活性状態になったときから予め定める時間だけ活性状態になる制御信号を出力する。第２の励振回路は、第１および第２のノード間に圧電振動子、抵抗素子、および第１の励振回路の各々と並列に設けられ、第１のノードの信号を反転増幅して第２のノードに出力する。ここで、第２の励振回路の電力増幅率は、第１の励振回路の電力増幅率より小さい。そして、第２の励振回路は、イネーブル信号が非活性状態のとき一定の論理レベルの信号を出力し、イネーブル信号が活性状態のとき増幅回路として動作する論理素子を含む。さらに、第１の励振回路を構成する複数の論理素子のうち初段および最終段の論理素子は、制御信号が非活性状態のとき高インピーダンス状態になる３ステートバッファである。
　好ましい実施の他の形態において、発振回路は、タイマー回路と、第１および第２のスイッチと、第２の励振回路とをさらに備える。タイマー回路は、イネーブル信号が活性状態になったときから予め定める時間だけ活性状態になる制御信号を出力する。第１のスイッチは、第１のノードと第１の励振回路の入力端との間に設けられ、制御信号が活性状態のときオン状態になり、制御信号が非活性状態のときオフ状態になる。第２のスイッチは、第２のノードと第１の励振回路の出力端との間に設けられ、制御信号が活性状態のときオン状態になり、制御信号が非活性状態のときオフ状態になる。第２の励振回路は、第１および第２のノード間に圧電振動子、抵抗素子、および第１の励振回路の各々と並列に設けられ、第１のノードの信号を反転増幅して第２のノードに出力する。ここで、第２の励振回路の電力増幅率は、第１の励振回路の電力増幅率より小さい。そして、第２の励振回路は、イネーブル信号が非活性状態のとき一定の論理レベルの信号を出力し、イネーブル信号が活性状態のとき増幅回路として動作する論理素子を含む。
　好ましい実施のさらに他の形態において、発振回路は、第２の励振回路と、タイマー回路と、第１および第２のスイッチとをさらに備える。第２の励振回路は、第１および第２のノード間に圧電振動子、抵抗素子、および第１の励振回路の各々と並列に設けられ、第１のノードの信号を反転増幅して第２のノードに出力する。ここで、第２の励振回路の電力増幅率は、第１の励振回路の電力増幅率より小さい。タイマー回路は、イネーブル信号が活性状態になったときから予め定める時間だけ活性状態になる制御信号を出力する。第１のスイッチは、制御信号が活性状態のときに第１の励振回路の入力端と第１のノードとを接続し、イネーブル信号が活性状態であり、かつ、制御信号が非活性状態であるときに第２の励振回路の入力端と第１のノードとを接続する。第２のスイッチは、制御信号が活性状態のときに第１の励振回路の出力端と第２のノードとを接続し、イネーブル信号が活性状態であり、かつ、制御信号が非活性状態であるときに第２の励振回路の出力端と第２のノードとを接続する。
　この発明において、好ましくは、第１の励振回路を構成する複数の論理素子のうちの少なくとも１つは、イネーブル信号が非活性状態のとき一定の論理レベルの信号を出力する。
[規則91に基づく訂正 25.05.2010]　
　この発明によれば、第１の励振回路は縦続接続された複数の論理素子によって構成されるので、単一の論理素子で構成される場合に比べて第１の励振回路の電力増幅率が大きい。この結果、圧電振動子の停止状態から安定発振に至る起動時間を短縮することができる。
　好ましくは、発振起動時には励振加速用の第１の励振回路を用い、安定発振時には第１の励振回路よりも電力増幅率の小さい第２の励振回路のみが動作するようにすれば、発振回路全体の消費電力を低減させることができる。
この発明の実施の形態１による発振回路１の構成を示す回路図である。 図１のＮＡＮＤ回路Ｌ１の構成を示す回路図である。 図１のインバータＬ２，Ｌ３，Ｌ９の構成を示す回路図である。 図１の発振回路１の比較例としての発振回路１０１の構成を示す回路図である。 発振回路１０１の立上がり時のノードＸＩＮ，ＸＯＵＴの電圧波形を模式的に示す図である。 図４の発振回路１０１の出力の測定結果を示す図である。 図１の発振回路１の出力の測定結果を示す図である。 図１の励振回路１０を５段の論理素子で構成した場合における発振回路の出力の測定結果を示す図である。 この発明の実施の形態２による発振回路２の構成を示す回路図である。 この発明の実施の形態３による発振回路３の構成を示す回路図である。 図１０の発振回路３の各部における電圧波形を模式的に示した図である。 図１０の発振回路３の各部における電圧変化を測定した波形図である。 図１０の発振回路３の起動時間を測定した実験結果を示す図である。 この発明の実施の形態４による発振回路４の構成を示す回路図である。
　以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。
　［実施の形態１］
　図１は、この発明の実施の形態１による発振回路１の構成を示す回路図である。図１を参照して、発振回路１は、入力ノードＸＩＮと出力ノードＸＯＵＴとの間に互いに並列に接続された圧電振動子ＸＯ、抵抗素子Ｒ１、および励振回路１０と、ノードＸＩＮと接地ノードＧＮＤとの間に接続されたコンデンサ（容量素子）Ｃ１と、ノードＸＯＵＴと接地ノードＧＮＤとの間に接続されたコンデンサ（容量素子）Ｃ２とを含む。
　発振回路１は、圧電振動子ＸＯの固有振動数の近傍で圧電振動子ＸＯが誘導性リアクタンスを示す特性を利用してコルピッツ発振回路を構成したものである。この場合、圧電振動子ＸＯは、ノードＸＯＵＴから入力された信号のうち共振周波数を有する正弦波のみを出力するフィルタとして機能していると考えることができる。圧電効果を利用した圧電振動子ＸＯとして、たとえば、水晶振動子やセラミック振動子などを用いることができる。
[規則91に基づく訂正 25.05.2010]　
　励振回路１０は、ノードＸＩＮの信号を反転増幅してノードＸＯＵＴに出力する。励振回路１０は、ノードＸＩＮ，ＸＯＵＴ間に縦続接続されたＮＡＮＤ回路Ｌ１およびインバータＬ２，Ｌ３を含む。実施の形態１の場合、ＮＡＮＤ回路Ｌ１およびインバータＬ２，Ｌ３は、ＣＭＯＳ（Complementary　Metal-Oxide　Semiconductor）論理素子によって構成される。これらの論理素子は、本来はデジタルＩＣ（Integrated　Circuit）として使われるものを増幅回路として使用するものである。抵抗素子Ｒ１は、励振回路１０の入力ノードＸＩＮに電源電圧の半分のバイアスを与えるために設けられている。
　図１の発振回路１は、さらに、出力ノードＸＯＵＴの信号を整形して出力するためのインバータＬ９を含む。インバータＬ９は、ノードＸＯＵＴとクロック信号ＣＬＫを出力するためのクロック端子９との間に接続される。
　図２は、図１のＮＡＮＤ回路Ｌ１の構成を示す回路図である。図２を参照して、ＮＡＮＤ回路は、ＰチャネルＭＯＳトランジスタＱ１，Ｑ２とＮチャネルＭＯＳトランジスタＱ３，Ｑ４とを含む。ＭＯＳトランジスタＱ１，Ｑ２は電源ノードＶＤＤと出力端子ＯＵＴとの間に並列に接続され、ＭＯＳトランジスタＱ３，Ｑ４は出力端子ＯＵＴと接地ノードＧＮＤとの間に直列に接続される。ＭＯＳトランジスタＱ１，Ｑ３のゲートは第１の入力端子ＩＮ１に接続され、ＭＯＳトランジスタＱ２，Ｑ４のゲートは第２の入力端子ＩＮ２に接続される。
　図１の発振回路１の場合、ＮＡＮＤ回路Ｌ１の第１の入力端子（図２のＩＮ１）は、イネーブル信号Ｅｎａｂｌｅが入力されるイネーブル端子８と接続され、ＮＡＮＤ回路の第２の入力端子（図２のＩＮ２）はノードＸＩＮと接続される。イネーブル信号がＬレベル（非活性状態）のとき、図２のＭＯＳトランジスタＱ１がオン状態になり、ＭＯＳトランジスタＱ３がオフ状態になるので、ＮＡＮＤ回路Ｌ１の出力はＨレベル（電源電圧）に固定される。一方、イネーブル信号がＨレベル（活性状態）のとき、図２のＭＯＳトランジスタＱ１がオフ状態になり、ＭＯＳトランジスタＱ３がオン状態になるので、ＮＡＮＤ回路Ｌ１は次に説明する図３のインバータと等価になる。
　図３は、図１のインバータＬ２，Ｌ３，Ｌ９の構成を示す回路図である。図３を参照して、インバータは、ＰチャネルＭＯＳトランジスタＱ５とＮチャネルＭＯＳトランジスタＱ６とを含む。ＭＯＳトランジスタＱ５は電源ノードＶＤＤと出力端子ＯＵＴとの間に接続され、ＭＯＳトランジスタＱ６は出力端子ＯＵＴと接地ノードＧＮＤとの間に接続される。ＭＯＳトランジスタＱ５，Ｑ６のゲートは、入力端子ＩＮに接続される。
[規則91に基づく訂正 25.05.2010]　
　再び図１を参照して、イネーブル信号ＥｎａｂｌｅがＬレベル（非活性状態）のとき、ＮＡＮＤ回路Ｌ１の出力がＨレベルに固定されるので、圧電振動子ＸＯは停止状態である。イネーブル信号がＬレベル（非活性状態）からＨレベル（活性状態）に切替わったとき、ＮＡＮＤ回路Ｌ１はインバータと等価である。したがって、圧電振動子ＸＯは、インバータで換算したときに縦続接続された合計３段のインバータで励振されることによって発振を開始することになる。
　次に、図１の発振回路１の効果を比較例と対比しながら説明する。
　図４は、図１の発振回路１の比較例としての発振回路１０１の構成を示す回路図である。図４を参照して、発振回路１０１の励振回路１１０は、１段のＣＭＯＳのＮＡＮＤ回路Ｌ１のみを含む点で、図１の発振回路１の励振回路１０と異なる。その他の点は、図４の発振回路１０１は図１の発振回路１と共通するので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。
　図５は、発振回路１０１の立上がり時のノードＸＩＮ，ＸＯＵＴの電圧波形を模式的に示す図である。図５は、上から順に、イネーブル信号Ｅｎａｂｌｅの波形、ノードＸＩＮの電圧波形、およびノードＸＯＵＴの電圧波形を示す。図５の横軸は時間である。
　図４、図５を参照して、時刻ｔ１でイネーブル信号ＥｎａｂｌｅがＨレベル（活性状態）になると、圧電振動子ＸＯが発振を開始する。この発振開始直後における入力ノードＸＩＮの正弦波の振幅は安定発振時に比べると小さい。このとき、励振回路１１０によって増幅された後の出力ノードＸＯＵＴの電圧振幅も小さく、その波形は正弦波になる。この後、ノードＸＩＮ，ＸＯＵＴの電圧振幅は徐々に増加してやがて定常状態に至る。このとき、励振回路１１０の電力増幅率が十分に大きくない場合には、圧電振動子ＸＯの励振レベルＲｅ×Ｉ2（ただし、Ｒｅは水晶振動子の実効抵抗、Ｉは水晶振動子に流れる交流電流）における交流電流Ｉの大きさが小さいので、電圧振幅が定常状態に至るまでに時間がかかることになる。
[規則91に基づく訂正 25.05.2010]　
　そこで、図１に示すように、励振回路１０をインバータ換算で３段の縦続接続の論理素子Ｌ１～Ｌ３によって構成すれば、インバータに換算すると１段のＮＡＮＤ回路Ｌ１で構成された図４の励振回路１１０に比べて、電力増幅率を増加させることができる。この結果、圧電振動子ＸＯの励振レベルＲｅ×Ｉ2における交流電流Ｉの大きさも図４の場合に比べて大きくなるので、圧電振動子ＸＯの発振が安定するまでの時間（すなわち、起動時間）を短縮することができる。
[規則91に基づく訂正 25.05.2010]　
　上記の起動時間の短縮の効果について、実験結果に基づいてさらに説明する。実験では、図１および図４の圧電振動子ＸＯとしてセラミック振動子を用い、抵抗素子Ｒ１の抵抗値を１ＭΩに設定した。そして、クロック信号ＣＬＫをタイムインターバルアナライザ（ＹＯＫＯＧＡＷＡ　ＴＡ３２０）でモニターし、クロック信号ＣＬＫのパルス周期が安定化するまでの時間を測定した。なお、実験では、図１のインバータに代えて、一方の入力端子がＨレベルに固定されたＮＡＮＤ回路が用いられている。
[規則91に基づく訂正 25.05.2010]　
　まず、図４の比較例の発振回路１０１についての実験結果を説明する。
　図６は、図４の発振回路１０１の出力の測定結果を示す図である。図６（Ｂ）は図６（Ａ）の拡大図である。図６（Ａ），（Ｂ）の横軸はイネーブル信号ＥｎａｂｌｅがＨレベル（活性状態）になってからの経過時間であり、縦軸はクロック信号のパルス周期である。図中には、各時刻ごとのパルス周期の測定値５１と、１５５．５μ秒の区間ごとに測定値５１を移動平均した移動平均値５２とが示されている。
[規則91に基づく訂正 25.05.2010]　
　ここで、移動平均値５２のデータに基づいて、圧電振動子ＸＯの発振が安定するまでの起動時間を次のように定義する。まず、１ｍ秒以降の移動平均値５２の最大値および最小値を求め、移動平均値５２がこの最大値または最小値のいずれかに達するまでの到達時間を求める。そして、この到達時間から移動平均の区間である１５５．５μ秒を減じた時間を起動時間と定義する。図６の場合、到達時間が３８５．７μ秒であるので、起動時間は２３０．２μ秒と評価される。
[規則91に基づく訂正 25.05.2010]　
　次に、図１の実施の形態１の発振回路１についての実験結果を説明する。
　図７は、図１の発振回路１の出力の測定結果を示す図である。図７（Ｂ）は図７（Ａ）の拡大図である。図７（Ａ），（Ｂ）の横軸はイネーブル信号ＥｎａｂｌｅがＨレベル（活性状態）になってからの経過時間であり、縦軸はクロック信号のパルス周期である。図中には、各時刻ごとのパルス周期の測定値５３と、１５５．５μ秒の区間ごとに測定値５３を移動平均した移動平均値５４とが示されている。
　図６の場合と同様の起動時間の評価を行なうと、図７の場合の到達時間は２４３．１μ秒と求められるので、起動時間は８７．６μ秒と評価できる。すなわち、ＣＭＯＳインバータ換算で論理素子の段数を１段から３段に増加することによって起動時間を約１／３に短縮することができることが実証された。
　図８は、図１の励振回路１０を５段の論理素子で構成した場合における発振回路の出力の測定結果を示す図である。具体的には、励振回路は、５段のＮＡＮＤ回路によって構成される。初段のＮＡＮＤ回路の一方の入力端子にはイネーブル信号Ｅｎａｂｌｅが入力され、残りの各ＮＡＮＤ回路の入力端子の一方は、Ｈレベルに固定されている。したがって、ＣＭＯＳインバータ換算で、図８の場合の励振回路は５段の論理素子で構成されていることになる。
[規則91に基づく訂正 25.05.2010]　
　図８においても、図６、図７の場合と同様に、図の横軸はイネーブル信号ＥｎａｂｌｅがＨレベル（活性状態）になってからの経過時間であり、縦軸はクロック信号のパルス周期である。また、図中には、各時刻ごとのパルス周期の測定値５５と、１５５．５μ秒の区間ごとに測定値５５を移動平均した移動平均値５６とが示されている。
　図６の場合と同様の方法によって起動時間を評価すると、図８の場合には到達時間は１９２．７μ秒と求められるので、起動時間は３７．２μ秒と評価することができる。すなわち、ＣＭＯＳインバータ換算で論理素子の段数が１段から５段に増加することによって起動時間が約１／６に短縮できることがわかる。
　以上のとおり、実施の形態１の発振回路１によれば、多段構成のＣＭＯＳ論理素子を用いて圧電振動子ＸＯの出力を反転増幅することによって、発振開始直後の圧電振動子ＸＯの励振レベルＲｅ×Ｉ2における交流電流Ｉの大きさを増加させることができる。この結果、圧電振動子ＸＯの発振が安定するまでの起動時間を短縮することができる。
　なお、図１の各インバータＬ２，Ｌ３は、一方の入力がＨレベルに固定されたＮＡＮＤ回路、または一方の入力がＬレベルに固定されたＮＯＲ回路、または一方の入力がＨレベルに固定されたＸＯＲ（排他的論理和）回路などに置換えることができる。
　また、図１のＮＡＮＤ回路Ｌ１は、ＮＯＲ回路に置換えることもできる。ＮＯＲ回路の場合は、イネーブル信号ＥｎａｂｌｅはＬレベルのとき活性状態である。
[規則91に基づく訂正 25.05.2010]　
　また、イネーブル信号Ｅｎａｂｌｅが入力されるＮＡＮＤ回路Ｌ１は、図１のように縦続接続されたＣＭＯＳ論理素子の初段に配置する必要はない。励振回路１０を構成する論理素子の少なくとも１つにイネーブル信号Ｅｎａｂｌｅの入力用のＮＡＮＤ回路Ｌ１を配置すればよい。
[規則91に基づく訂正 25.05.2010]　
　実施の形態１をさらに一般化すると、励振回路１０を構成する縦続接続された複数の論理素子の各々は、インバータ、ＮＡＮＤ回路、ＮＯＲ回路、ＡＮＤ回路、ＯＲ回路、ＸＯＲ回路、バッファ、３ステートバッファなどのいずれの論理素子であってもよい。ただし、励振回路１０全体として入力信号の論理レベルを反転するように組合わせる必要がある。この場合、ＮＡＮＤ回路、ＮＯＲ回路、ＡＮＤ回路、ＯＲ回路、ＸＯＲ回路など２入力の論理素子をインバータまたはバッファ（スルー回路）の代わりに用いる場合には、入力の一方をＨレベルまたはＬレベルに固定する。
　さらに、上記の実施の形態１では、ＣＭＯＳ論理素子を例に挙げて説明したが、論理素子はＣＭＯＳ型に限る必要はない。たとえば、ＣＭＯＳ論理素子に代えて、ＰチャネルＭＯＳトランジスタのみを用いて論理素子を構成してもよいし、もしくは、ＮチャネルＭＯＳトランジスタのみを用いて論理素子を構成してもよい。
　［実施の形態２］
　図９は、この発明の実施の形態２による発振回路２の構成を示す回路図である。図９の発振回路２は、ノードＸＩＮ，ＸＯＵＴ間で第１の励振回路１０と並列に設けられた第２の励振回路２０をさらに含む点で図１の発振回路１と異なる。
[規則91に基づく訂正 25.05.2010]　
　第２の励振回路２０は、ノードＸＩＮの信号を反転増幅してノードＸＯＵＴに出力する。この点で第１の励振回路１０と同じであるが、ＣＭＯＳインバータで換算したときに第１の励振回路１０よりも少ない段数の縦続接続された論理素子で構成される点で第１の励振回路１０と異なる。この結果、第２の励振回路２０の電力増幅率は第１の励振回路１０よりも小さく、圧電振動子ＸＯの励振レベルＲｅ×Ｉ2における交流電流Ｉの大きさも小さい。
　具体的に図９の場合、第２の励振回路２０は、ノードＸＩＮ，ＸＯＵＴ間に接続された２入力のＮＡＮＤ回路Ｌ４を含む。ＮＡＮＤ回路Ｌ４の一方の入力端子にはイネーブル信号Ｅｎａｂｌｅが入力され、ＮＡＮＤ回路Ｌ４の他方の入力端子は入力ノードＸＩＮと接続される。イネーブル信号ＥｎａｂｌｅがＬレベル（非活性状態）の間は、ＮＡＮＤ回路Ｌ４の出力はＨレベルに固定され、イネーブル信号ＥｎａｂｌｅがＨレベル（活性状態）になると、ＮＡＮＤ回路Ｌ４は圧電振動子ＸＯを励振するためのインバータとして動作する。
　図９の発振回路２は、さらに、タイマー回路３０と、ノードＸＩＮと第１の励振回路１０の入力端（ＮＡＮＤ回路Ｌ１の一方の入力端子）との間に設けられたスイッチＳＷ１と、ノードＸＯＵＴと第１の励振回路１０の出力端（インバータＬ３の出力端子）との間に設けられたスイッチＳＷ２とを含む。
　タイマー回路３０は、イネーブル信号ＥｎａｂｌｅがＨレベル（活性状態）になったときから予め定める時間だけ活性状態になる制御信号ＣＴＬを出力する。タイマー回路は、イネーブル信号ＥｎａｂｌｅのタイミングをずらすためにＣＲ積分回路などの遅延回路を用いて構成することができる。あるいは、別のクロック信号を利用したカウンタ回路を用いてもタイマー回路を構成することができる。
　スイッチＳＷ１，ＳＷ２は制御信号ＣＴＬを受け、制御信号ＣＴＬが活性状態のときに導通し、制御信号ＣＴＬが非活性状態になると非導通状態になる。スイッチＳＷ１，ＳＷ２が導通することによって、圧電振動子ＸＯは、並列接続された第１および第２の励振回路１０，２０の両方で励振されることになる。また、スイッチＳＷ１，ＳＷ２が非導通状態になると、圧電振動子ＸＯは第２の励振回路２０のみで励振されることになる。
　したがって、実施の形態２の発振回路２によれば、制御信号ＣＴＬが活性状態である発振起動時には並列接続された第１の励振回路１０および第２の励振回路２０を用いることによって起動時間を短縮させることができる。そして、制御信号ＣＴＬが非活性状態に戻った発振安定後には第１の励振回路１０よりも電力増幅率の小さな第２の励振回路２０のみを用いることによって、発振回路２全体の消費電力を低減させることができる。
　［実施の形態３］
　実施の形態３の発振回路３は、実施の形態２の発振回路２のスイッチＳＷ１，ＳＷ２に代えて、３ステートバッファを用いたものである。３ステートバッファは、スイッチＳＷ１，ＳＷ２としての役割とともに、圧電振動子ＸＯの励振加速用に用いられる第１の励振回路の論理素子の役割も兼ねる。なお、以下の説明では、実施の形態１，２と異なる点について主に説明し、同一または相当する部分については同一の参照符号を付して説明を繰返さない場合がある。
　図１０は、この発明の実施の形態３による発振回路３の構成を示す回路図である。図１０を参照して、発振回路３は、入力ノードＸＩＮと出力ノードＸＯＵＴとの間に互いに並列に接続された圧電振動子ＸＯ、抵抗素子Ｒ１、第１の励振回路１２、および第２の励振回路２０と、ノードＸＩＮと接地ノードＧＮＤとの間に接続されたコンデンサ（容量素子）Ｃ１と、ノードＸＯＵＴと接地ノードＧＮＤとの間に接続されたコンデンサ（容量素子）Ｃ２と、タイマー回路３０Ａと、出力ノードＸＯＵＴの信号を整形するためのインバータＬ９とを含む。
　第１の励振回路１２は、発振起動時にノードＸＩＮの信号を反転増幅してノードＸＯＵＴに出力するための回路であり、３ステートバッファＬ５，Ｌ６とＮＡＮＤ回路Ｌ１とを含む。３ステートバッファＬ５、ＮＡＮＤ回路Ｌ１、および３ステートバッファＬ６は、この順でノードＸＩＮ，ＸＯＵＴ間に直列に接続される。第１の励振回路１２は、さらに、３ステートバッファＬ５およびＮＡＮＤ回路Ｌ１を接続する接続ノードＥと接地ノードＧＮＤとの間に設けられた抵抗素子Ｒ３を含む。抵抗素子Ｒ３は、３ステートバッファの出力がハイ・インピーダンスのときに接続ノードＥの電圧を接地電圧に固定するためのプルダウン抵抗として設けられている。
　ＮＡＮＤ回路Ｌ１の一方の入力端子は、後述するタイマー回路３０ＡのノードＤに接続される。したがって、ＮＡＮＤ回路Ｌ１は、ノードＤの電圧がＨレベル（活性状態）のときインバータとして動作し、ノードＤの電圧がＬレベル（非活性状態）のとき出力がＨレベルに固定される。
　３ステートバッファＬ５、Ｌ６は、ゲート端子に入力された信号がＬレベルのとき入力信号をそのまま出力し、ゲート端子に入力された信号がＨレベルのとき出力をハイ・インピーダンスにする。ゲート端子にはノードＤの信号の論理レベルを反転させた信号が入力される。したがって、３ステートバッファＬ５、Ｌ６は、ノードＤの電圧がＨレベル（活性状態）のときバッファとして動作し、ノードＤの電圧がＬレベル（非活性状態）のとき出力をハイ・インピーダンスに固定する。
　第２の励振回路２０は、ノードＸＩＮの信号を反転増幅してノードＸＯＵＴに出力するための回路であり、ノードＸＩＮ，ＸＯＵＴ間に接続されたＮＡＮＤ回路Ｌ４を含む。ＮＡＮＤ回路Ｌ４の一方の入力端子はイネーブル信号Ｅｎａｂｌｅが入力されるイネーブル端子８と接続され、ＮＡＮＤ回路Ｌ４の他方の入力端子は入力ノードＸＩＮと接続される。したがって、イネーブル信号ＥｎａｂｌｅがＬレベル（非活性状態）の間は、ＮＡＮＤ回路Ｌ４の出力はＨレベルに固定され、イネーブル信号ＥｎａｂｌｅがＨレベル（活性状態）になると、ＮＡＮＤ回路Ｌ４は圧電振動子ＸＯを励振するためのインバータとして動作する。
　タイマー回路３０Ａは、イネーブル信号ＥｎａｂｌｅがＨレベル（活性状態）になったときから予め定める時間だけノードＤの電圧をＨレベル（活性状態）にする。タイマー回路３０Ａは、インバータＬ１１，Ｌ１２，Ｌ１３と、３ステートバッファＬ１４と、抵抗素子Ｒ２，Ｒ４と、コンデンサ（容量素子）Ｃ３とを含む。抵抗素子Ｒ２、インバータＬ１１、および３ステートバッファＬ１４は、この順でイネーブル信号Ｅｎａｂｌｅが入力されるイネーブル端子８とノードＤとの間に直列に接続される。
　コンデンサＣ３は、抵抗素子Ｒ２とインバータＬ１１とを接続する接続ノードＡと、接地ノードＧＮＤとの間に接続される。コンデンサＣ３と抵抗素子Ｒ２とによってＣＲ積分回路が構成される。
　インバータＬ１２は、イネーブル端子８と３ステートバッファＬ１４のゲート端子との間に接続される。したがって、３ステートバッファＬ１４は、イネーブル信号ＥｎａｂｌｅがＨレベル（活性状態）のときバッファとして動作する。
　インバータＬ１３の入力端子はノードＤに接続され、インバータＬ１３の出力端子（ノード／Ｄ）は３ステートバッファＬ５，Ｌ６の各ゲート端子に接続される。抵抗素子Ｒ４は、ノードＤと接地ノードＧＮＤとの間に固定され、３ステートバッファＬ１４の出力がハイ・インピーダンスのとき、ノードＤの電圧をＬレベルに固定するためのプルダウン抵抗として用いられる。
　次に、発振回路３の動作について説明する。
　図１１は、図１０の発振回路３の各部における電圧波形を模式的に示した図である。図１１には、上から順に、イネーブル信号Ｅｎａｂｌｅの電圧波形と、図１０のノードＡ，Ｂ，Ｃ，Ｄ，／Ｄ，Ｅ，Ｆの各電圧波形とが示される。
　図１０、図１１を参照して、時刻ｔ１でイネーブル信号ＥｎａｂｌｅがＬレベル（非活性状態）からＨレベル（活性状態）に変化すると、コンデンサＣ３の充電に伴なってコンデンサＣ３と抵抗素子Ｒ２との接続ノードＡの電圧は徐々に上昇する。この結果、インバータＬ１１の出力端子（ノードＢ）の電圧は、ノードＡの電圧がインバータＬ１１の閾値電圧を超える時刻ｔ２までＨレベルとなり、時刻ｔ２以降Ｌレベルになる。
　インバータＬ１２の出力端子（ノードＣ）の電圧は、イネーブル信号Ｅｎａｂｌｅを反転させたものである。３ステートバッファＬ１４のゲート端子にはノードＣの電圧が入力されるので、時刻ｔ１以降、イネーブル信号ＥｎａｂｌｅがＬレベルに戻る時刻ｔ３までの間、３ステートバッファＬ１４はバッファ回路として動作する。この結果、３ステートバッファＬ１４の出力端子（ノードＤ）の電圧は、時刻ｔ１～ｔ３の間はノードＢの電圧と同様に変化する。すなわち、時刻ｔ１～ｔ２の間、ノードＤの電圧はＨレベルになり、時刻ｔ１以前および時刻ｔ２以降はＬレベルになる。また、インバータＬ１３の出力端子（ノード／Ｄ）の電圧はノードＤと逆であり、時刻ｔ１～ｔ２の間がＬレベルであり、時刻ｔ１以前および時刻ｔ２以降はＨレベルになる。
　３ステートバッファＬ５，Ｌ６の各ゲート端子はノード／Ｄに接続される。したがって、ノード／Ｄの電圧がＬレベル（ノードＤの電圧がＨレベル）となる時刻ｔ１～ｔ２の間、３ステートバッファＬ５，Ｌ６はバッファ回路として動作する。時刻ｔ１以前および時刻ｔ２以降については、３ステートバッファＬ５の出力端子（ノードＥ）はＬレベルに固定されるので、ＮＡＮＤ回路Ｌ１の出力端子（ノードＦ）はＨレベルに固定される。したがって、時刻ｔ１～ｔ２の間、ノードＥ，Ｆの電圧は圧電振動子ＸＯの発振に伴なって振動する。
　このように、イネーブル信号ＥｎａｂｌｅがＨレベル（活性状態）になった時刻ｔ１から開始して時刻ｔ２までの間、第１の励振回路１２によって圧電振動子ＸＯは励振される。時刻ｔ２以降、第１の励振回路１２による圧電振動子ＸＯの励振は停止する。この時刻ｔ１～ｔ２の時間は、抵抗素子Ｒ２の抵抗値およびコンデンサＣ３の容量値によって決まる積分回路の時定数に依存する。
　一方、第２の励振回路２０を構成するＮＡＮＤ回路Ｌ４は、イネーブル信号ＥｎａｂｌｅがＨレベル（活性状態）である時刻ｔ１～ｔ３の間、圧電振動子ＸＯを励振する。したがって、時刻ｔ１～ｔ２の発振起動時には第１および第２の励振回路１２，２０がともに動作するのに対して、時刻ｔ２～ｔ３の発振安定時には第２の励振回路２０のみが動作する。これによって、発振安定時の消費電力を低減することができる。
　以下、図１０の発振回路３の各部の電圧波形を測定した実験結果について説明する。実験では、図１０の圧電振動子ＸＯとしてセラミック振動子を用い、抵抗素子Ｒ１の抵抗値を１ＭΩに設定した。まず、図１０のイネーブル信号、ノードＤの電圧、ノードＥの電圧、およびクロック信号ＣＬＫをオシロスコープで測定した結果について説明する。
　図１２は、図１０の発振回路３の各部における電圧変化を測定した波形図である。図の縦軸は電圧を示し、横軸は時間を示す。画面上の格子状の１目盛（ディビジョン）あたり、横軸は２０μ秒を表わす。また、縦軸の１目盛（ディビジョン）あたり、イネーブル信号Ｅｎａｂｌｅは１Ｖを表わし、ノードＤ，Ｅの電圧およびクロック信号ＣＬＫは２Ｖを表わす。
　図１２に示すように、イネーブル信号ＥｎａｂｌｅがＨレベルに立上がると、ノードＤの電圧もＨレベルに立上がる。そして、ノードＤの電圧は、イネーブル信号Ｅｎａｂｌｅが立ち上がってから約３０μ秒が経過したときに立ち下がる。既に説明したように、ノードＤの電圧がＨレベルである時間（３０μ秒）は、図１０の抵抗素子Ｒ２の抵抗値およびコンデンサＣ３の容量値に依存して調整可能である。
　ノードＥの電圧は、ノードＤの電圧がＨレベル（活性状態）の間、発振した圧電振動子ＸＯの電圧を受けて振動する。また、クロック信号ＣＬＫは、イネーブル信号ＥｎａｂｌｅがＨレベル（活性状態）の間に出力される。
[規則91に基づく訂正 25.05.2010]　
　次に、クロック信号ＣＬＫをタイムインターバルアナライザ（ＹＯＫＯＧＡＷＡ　ＴＡ３２０）でモニターし、クロック信号ＣＬＫのパルス周期を測定した結果について説明する。
[規則91に基づく訂正 25.05.2010]　
　図１３は、図１０の発振回路３の起動時間を測定した実験結果を示す図である。図１３（Ｂ）は図１３（Ａ）の拡大図である。図１３（Ａ），（Ｂ）の横軸はイネーブル信号ＥｎａｂｌｅがＨレベル（活性状態）になってからの経過時間であり、縦軸はクロック信号のパルス周期である。図中には、各時刻ごとのパルス周期の測定値５７と、１５５．５μ秒の区間ごとに測定値５７を移動平均した移動平均値５８とが示されている。
[規則91に基づく訂正 25.05.2010]　
　図６～図８の場合と同様に起動時間を評価すると、図１３の場合の到達時間は１８４．０μ秒と求められるので、起動時間は２８．５μ秒と評価できる。この起動時間は、図６～図８のいずれの場合よりも短くなっている。この理由は、３ステートバッファＬ５，Ｌ６がバッファ回路として動作するときは４段のインバータと等価であるので、図６～図８のいずれの場合よりも実施の形態３の発振回路３のほうがＣＭＯＳインバータ換算での論理素子の段数が多くなっているからである。
　このように、実施の形態３の発振回路３によれば、第１の励振回路１２を構成する論理素子のうち初段および最終段の論理素子を３ステートバッファで構成することによって、実施の形態２の発振回路２のスイッチＳＷ１，ＳＷ２に代用することができる。この場合、３ステートバッファＬ５，Ｌ６の各ゲート端子に入力されるノード／Ｄの電圧信号が、実施の形態２の制御信号ＣＴＬに対応する。この結果、実施の形態２の発振回路２と同様に、発振起動時には並列接続された第１の励振回路１２および第２の励振回路２０を用いることによって起動時間を短縮させることができる。そして、発振安定後には第１の励振回路１２よりも電力増幅率の小さな第２の励振回路２０のみを用いることによって、発振回路３全体の消費電力を低減させることができる。
　［実施の形態４］
　図１４は、この発明の実施の形態４による発振回路４の構成を示す回路図である。図１４の発振回路４は、信号の経路を開閉する開閉スイッチＳＷ１，ＳＷ２に代えて、信号の経路を切換える切換スイッチＳＷ３，ＳＷ４を含む点で、図９の発振回路２と異なる。その他の点については、発振回路４は実施の形態２の発振回路２と共通するので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。
　切換スイッチＳＷ３は、タイマー回路３０から出力された制御信号ＣＴＬを受け、制御信号ＣＴＬが活性状態のときにノードＸＩＮと第１の励振回路１０の入力端（ＮＡＮＤ回路Ｌ１の一方の入力端子）とを接続する。さらに、切換スイッチＳＷ３は、制御信号ＣＴＬが非活性状態のときにノードＸＩＮと第２の励振回路２０の入力端（ＮＡＮＤ回路Ｌ４の一方の入力端子）とを接続する。
[規則91に基づく訂正 25.05.2010]　
　切換スイッチＳＷ４は、タイマー回路３０から出力された制御信号ＣＴＬを受け、制御信号ＣＴＬが活性状態のときにノードＸＯＵＴと第１の励振回路１０の出力端（インバータＬ３の出力端子）とを接続する。さらに、切換スイッチＳＷ４は、制御信号ＣＴＬが非活性状態のときにノードＸＯＵＴと第２の励振回路２０の出力端（ＮＡＮＤ回路Ｌ４の出力端子）とを接続する。
　これによって、発振起動時には、第２の励振回路２０よりも電力増幅率の大きな第１の励振回路１０のみを用いることによって起動時間を短縮させることができる。そして、発振安定後には、第１の励振回路１０よりも電力増幅率の小さな第２の励振回路２０のみを用いることによって、発振回路４全体の消費電力を低減させることができる。
　今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　１～４，１０１　発振回路、１０，１２　第１の励振回路、２０　第２の励振回路、３０，３０Ａ　タイマー回路、Ｃ１，Ｃ２　コンデンサ、ＣＬＫ　クロック信号、ＣＴＬ　制御信号、Ｅｎａｂｌｅ　イネーブル信号、ＧＮＤ　接地ノード、Ｌ１，Ｌ４　ＮＡＮＤ回路、Ｌ２，Ｌ３，Ｌ９　インバータ、Ｌ１１，Ｌ１２，Ｌ１３　インバータ、Ｌ５，Ｌ６，Ｌ１４　３ステートバッファ、Ｒ１～Ｒ４　抵抗素子、ＳＷ１，ＳＷ２　開閉スイッチ、ＳＷ３，ＳＷ４　切換スイッチ、ＶＤＤ　電源ノード、ＸＩＮ　入力ノード（第１のノード）、ＸＯ　圧電振動子、ＸＯＵＴ　出力ノード（第２のノード）。

Claims (5)

  1. [規則91に基づく訂正 25.05.2010]　
    　第１および第２のノード（ＸＩＮ，ＸＯＵＴ）間に設けられた圧電振動子（ＸＯ）と、
    　前記第１および第２のノード（ＸＩＮ，ＸＯＵＴ）間に前記圧電振動子（ＸＯ）と並列に設けられた抵抗素子（Ｒ１）と、
    　前記第１のノード（ＸＩＮ）と接地ノード（ＧＮＤ）との間に設けられた第１の容量素子（Ｃ１）と、
    　前記第２のノード（ＸＯＵＴ）と前記接地ノード（ＧＮＤ）との間に設けられた第２の容量素子（Ｃ２）と、
    　前記第１および第２のノード（ＸＩＮ，ＸＯＵＴ）間に前記圧電振動子（ＸＯ）および前記抵抗素子（Ｒ１）の各々と並列に設けられ、前記第１のノード（ＸＩＮ）の信号を反転増幅して前記第２のノード（ＸＯＵＴ）に出力するための第１の励振回路（１０，１２）とを備え、
    　前記第１の励振回路（１０，１２）は、各々が増幅回路として用いられる縦続接続された複数の論理素子を含む、発振回路（１～４）。
  2. 　前記発振回路（３）は、
    　イネーブル信号（Ｅｎａｂｌｅ）が活性状態になったときから予め定める時間だけ活性状態になる制御信号（ＣＴＬ）を出力するタイマー回路（３０Ａ）と、
    　前記第１および第２のノード（ＸＩＮ，ＸＯＵＴ）間に前記圧電振動子（ＸＯ）、前記抵抗素子（Ｒ１）、および前記第１の励振回路（１２）の各々と並列に設けられ、前記第１のノード（ＸＩＮ）の信号を反転増幅して前記第２のノード（ＸＯＵＴ）に出力するための第２の励振回路（２０）とをさらに備え、
    　前記第２の励振回路（２０）の電力増幅率は、前記第１の励振回路（１２）の電力増幅率より小さく、
    　前記第２の励振回路（２０）は、前記イネーブル信号（Ｅｎａｂｌｅ）が非活性状態のとき一定の論理レベルの信号を出力し、前記イネーブル信号（Ｅｎａｂｌｅ）が活性状態のとき増幅回路として動作する論理素子（Ｌ４）を含み、
    　前記第１の励振回路（１２）を構成する複数の論理素子のうち初段および最終段の論理素子（Ｌ５，Ｌ６）は、前記制御信号（ＣＴＬ）が非活性状態のとき高インピーダンス状態になる３ステートバッファである、請求の範囲第１項に記載の発振回路（３）。
  3. 　前記発振回路（２）は、
    　イネーブル信号（Ｅｎａｂｌｅ）が活性状態になったときから予め定める時間だけ活性状態になる制御信号（ＣＴＬ）を出力するタイマー回路（３０）と、
    　前記第１のノード（ＸＩＮ）と前記第１の励振回路（１０）の入力端との間に設けられ、前記制御信号（ＣＴＬ）が活性状態のときオン状態になり、前記制御信号（ＣＴＬ）が非活性状態のときオフ状態になる第１のスイッチ（ＳＷ１）と、
    　前記第２のノード（ＸＯＵＴ）と前記第１の励振回路（１０）の出力端との間に設けられ、前記制御信号（ＣＴＬ）が活性状態のときオン状態になり、前記制御信号（ＣＴＬ）が非活性状態のときオフ状態になる第２のスイッチ（ＳＷ２）と、
    　前記第１および第２のノード（ＸＩＮ，ＸＯＵＴ）間に前記圧電振動子（ＸＯ）、前記抵抗素子（Ｒ１）、および前記第１の励振回路（１０）の各々と並列に設けられ、前記第１のノード（ＸＩＮ）の信号を反転増幅して前記第２のノード（ＸＯＵＴ）に出力するための第２の励振回路（２０）とをさらに備え、
    　前記第２の励振回路（２０）の電力増幅率は、前記第１の励振回路（１０）の電力増幅率より小さく、
    　前記第２の励振回路（２０）は、前記イネーブル信号（Ｅｎａｂｌｅ）が非活性状態のとき一定の論理レベルの信号を出力し、前記イネーブル信号が活性状態のとき増幅回路として動作する論理素子（Ｌ４）を含む、請求の範囲第１項に記載の発振回路（２）。
  4. 　前記発振回路（４）は、前記第１および第２のノード（ＸＩＮ，ＸＯＵＴ）間に前記圧電振動子（ＸＯ）、前記抵抗素子（Ｒ１）、および前記第１の励振回路（１０）の各々と並列に設けられ、前記第１のノード（ＸＩＮ）の信号を反転増幅して前記第２のノード（ＸＯＵＴ）に出力するための第２の励振回路（２０）をさらに備え、
    　前記第２の励振回路（２０）の電力増幅率は、前記第１の励振回路（１０）の電力増幅率より小さく、
    　前記発振回路（４）は、
    　イネーブル信号（Ｅｎａｂｌｅ）が活性状態になったときから予め定める時間だけ活性状態になる制御信号（ＣＴＬ）を出力するタイマー回路（３０）と、
    　前記制御信号（ＣＴＬ）が活性状態のときに前記第１の励振回路（１０）の入力端と前記第１のノード（ＸＩＮ）とを接続し、前記イネーブル信号（Ｅｎａｂｌｅ）が活性状態であり、かつ、前記制御信号（ＣＴＬ）が非活性状態であるときに前記第２の励振回路（２０）の入力端と前記第１のノードとを接続する第１のスイッチ（ＳＷ３）と、
    　前記制御信号（ＣＴＬ）が活性状態のときに前記第１の励振回路（１０）の出力端と前記第２のノード（ＸＯＵＴ）とを接続し、前記イネーブル信号（Ｅｎａｂｌｅ）が活性状態であり、かつ、前記制御信号（ＣＴＬ）が非活性状態であるときに前記第２の励振回路（２０）の出力端と前記第２のノード（ＸＯＵＴ）とを接続する第２のスイッチ（ＳＷ４）とをさらに備える、請求の範囲第１項に記載の発振回路。
  5. 　前記第１の励振回路（１０）を構成する複数の論理素子のうちの少なくとも１つ（Ｌ１）は、イネーブル信号（Ｅｎａｂｌｅ）が非活性状態のとき一定の論理レベルの信号を出力する、請求の範囲第１項に記載の発振回路（２～４）。
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