WO2010072667A1 - Elektrisches oder elektronisches verbundbauteil sowie verfahren zum herstellen eines elektrischen oder elektronischen verbundbauteils - Google Patents

Elektrisches oder elektronisches verbundbauteil sowie verfahren zum herstellen eines elektrischen oder elektronischen verbundbauteils Download PDF

Info

Publication number
WO2010072667A1
WO2010072667A1 PCT/EP2009/067498 EP2009067498W WO2010072667A1 WO 2010072667 A1 WO2010072667 A1 WO 2010072667A1 EP 2009067498 W EP2009067498 W EP 2009067498W WO 2010072667 A1 WO2010072667 A1 WO 2010072667A1
Authority
WO
WIPO (PCT)
Prior art keywords
sintered
joining
joining partner
sintering
composite component
Prior art date
Application number
PCT/EP2009/067498
Other languages
English (en)
French (fr)
Inventor
Daniel Wolde-Giorgis
Erik Sueske
Martin Rittner
Erik Peter
Herbert Schwarzbauer
Michael Guenther
Original Assignee
Robert Bosch Gmbh
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Robert Bosch Gmbh filed Critical Robert Bosch Gmbh
Priority to US13/141,756 priority Critical patent/US20120028025A1/en
Priority to CN2009801517864A priority patent/CN102272921A/zh
Priority to EP09799096A priority patent/EP2382660A1/de
Priority to JP2011542785A priority patent/JP2012513683A/ja
Publication of WO2010072667A1 publication Critical patent/WO2010072667A1/de

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/0058Laminating printed circuit boards onto other substrates, e.g. metallic substrates
    • H05K3/0061Laminating printed circuit boards onto other substrates, e.g. metallic substrates onto a metallic substrate, e.g. a heat sink
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/03Manufacturing methods
    • H01L2224/035Manufacturing methods by chemical or physical modification of a pre-existing or pre-deposited material
    • H01L2224/03505Sintering
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04026Bonding areas specifically adapted for layer connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04034Bonding areas specifically adapted for strap connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05639Silver [Ag] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27Manufacturing methods
    • H01L2224/271Manufacture and pre-treatment of the layer connector preform
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27Manufacturing methods
    • H01L2224/275Manufacturing methods by chemical or physical modification of a pre-existing or pre-deposited material
    • H01L2224/27505Sintering
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/291Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/291Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29111Tin [Sn] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/291Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29113Bismuth [Bi] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/291Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29116Lead [Pb] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/291Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29139Silver [Ag] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/291Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29144Gold [Au] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/29198Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298Fillers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/30Structure, shape, material or disposition of the layer connectors prior to the connecting process of a plurality of layer connectors
    • H01L2224/301Disposition
    • H01L2224/3018Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/30181On opposite sides of the body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48135Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/4847Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48472Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83101Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus as prepeg comprising a layer connector, e.g. provided in an insulating plate member
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319Arrangement of the layer connectors prior to mounting
    • H01L2224/83191Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319Arrangement of the layer connectors prior to mounting
    • H01L2224/83192Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319Arrangement of the layer connectors prior to mounting
    • H01L2224/83193Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/832Applying energy for connecting
    • H01L2224/83201Compression bonding
    • H01L2224/83203Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838Bonding techniques
    • H01L2224/83801Soldering or alloying
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838Bonding techniques
    • H01L2224/8384Sintering
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/02Containers; Seals
    • H01L23/04Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/043Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body
    • H01L23/049Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body the other leads being perpendicular to the base
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/16Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H01L23/18Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device
    • H01L23/24Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device solid or gel at the normal operating temperature of the device
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/03Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/30Structure, shape, material or disposition of the layer connectors prior to the connecting process of a plurality of layer connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00013Fully indexed content
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01004Beryllium [Be]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01047Silver [Ag]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01063Europium [Eu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/0133Ternary Alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/014Solder alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1203Rectifying Diode
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1305Bipolar Junction Transistor [BJT]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1305Bipolar Junction Transistor [BJT]
    • H01L2924/13055Insulated gate bipolar transistor [IGBT]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1306Field-effect transistor [FET]
    • H01L2924/13062Junction field-effect transistor [JFET]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1306Field-effect transistor [FET]
    • H01L2924/13091Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/146Mixed devices
    • H01L2924/1461MEMS
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/156Material
    • H01L2924/157Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2924/15738Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950 C and less than 1550 C
    • H01L2924/15747Copper [Cu] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/35Mechanical effects
    • H01L2924/351Thermal stress
    • H01L2924/3512Cracking
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/03Use of materials for the substrate
    • H05K1/0306Inorganic insulating substrates, e.g. ceramic, glass
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/11Treatments characterised by their effect, e.g. heating, cooling, roughening
    • H05K2203/1131Sintering, i.e. fusing of metal particles to achieve or improve electrical conductivity
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00Stock material or miscellaneous articles
    • Y10T428/249921Web or sheet containing structurally defined element or component
    • Y10T428/249953Composite having voids in a component [e.g., porous, cellular, etc.]

Definitions

  • the invention relates to an electrical or electronic composite component according to the preamble of claim 1 and to a method for producing an electrical or electronic composite component according to claim 7.
  • NTV Low Temperature Connection Technology
  • the sintering of silver metal nanoparticles offers the option to carry out the sintering process with significantly less pressure from a pressure range between approximately 100 kPa and 5 MPa.
  • oxygen and a process temperature of about 280 ° C. are also required for sintering nanoparticles.
  • the known silver metal nanoparticle paste formulation contains an even higher organic content, such as solvents and / or binders, than silver metal flake-based paste formulations.
  • sintering paste is applied directly to the first and / or the second joining partner, whereupon the joining partners are pressed against each other under the influence of temperature.
  • process management with sintering paste there is the difficulty of having to exchange large volumes of gas through the sintering layer; so oxygen must reach the joints and solvents and burned / oxidized organics must be able to escape. This leads, in particular under the desired low process pressures to increased cracking, especially in large-scale joints.
  • the invention is based on the idea of proposing an electronic or electrical composite component and a production method for such a composite component, in which, on the one hand, lead-containing soft solders can be dispensed with and, on the other hand, crack formation during sintering (joining) can be avoided.
  • the invention is based on the idea not to sinter at least two joining partners directly by means of sintering paste, ie directly to each other, but the joining partners firmly by sintering by means of sintering paste, with a previously prepared sintered compact, having a continuous open porosity to connect.
  • the thickness extension of the sintered shaped part (sintered foil) used in the stacking direction of the joining partners is preferably between about 10 ⁇ m and about 300 ⁇ m, or more.
  • Such a sintered molded part has the advantage of already integrated and in the subsequent sintering process with the joining partners stable gas ducts for the ventilation of the forming joint.
  • a further advantage of the provision of a porous sintered molded part between the joining partners is that the sintered molded part, in particular when the joining partners are connected with the identical material to the sintered shaped part from which the sintered shaped part is made, already has identical properties as the forming joint, such as a high electrical and thermal conductivity, a large porosity and thus a comparatively low modulus of elasticity.
  • a porous sintered molded part as an insert or insert part has a positive effect on the sintering process for joining the joining partners with the sintered molded part, especially when large-area joining partners, such as silicon power semiconductors and circuit carriers or circuit substrate and heat sinks are connected by sintering with the sintered molded part.
  • Another advantage of the use of a sintered molded part is that the freedom in the design of the joint can be extended, since the sintered molded part have a larger area than at least one of the joining partners, preferably as both joining partners can and / or the joining partners can be significantly further spaced from each other, as in the process control according to the prior art, ie in an immediate sintering of the joining partners by means of sintering paste.
  • the advantage is in particular in an increased thermal shock resistance.
  • the invention can be used in a variety of electrical and / or electronic applications. Particularly preferred is the implementation in power electronic modules, which are required for example for many forms of energy conversion, in particular mechanical / electrical (generator, rectifier), electric / electrical (inverter, AC / AC, DC / DC) and electrical / mechanical (electric drives , Change direction).
  • power electronic modules which are required for example for many forms of energy conversion, in particular mechanical / electrical (generator, rectifier), electric / electrical (inverter, AC / AC, DC / DC) and electrical / mechanical (electric drives , Change direction).
  • suitably designed power electronic modules can be used for the rectification in a motor vehicle generator, for controlling electric drives, for DC / DC converters, for a pulse change direction, for hybrid / FC / E drives and for photovoltaic inverters
  • individual components with higher power losses, in particular on the punched grids of discrete packages according to the invention can be added, which can then be used for example as completely lead-free solutions in printed circuit board technology.
  • the realization of the invention is particularly preferred in structures with semiconductor laser diodes or in MEMS and sensors, in particular for high-temperature applications. Further fields of application are semiconductor light-emitting diodes and high-frequency semiconductors for radar applications.
  • an embodiment of the composite component in which the sintered shaped part is made of silver metal, in particular silver metal flakes, and / or silver metal, in particular silver metal flakes, is very particularly preferred.
  • Sintered molded parts made of silver metal or silver metal are advantageous in view of the high electrical and thermal conductivity.
  • silver is suitable for realizing a continuous, gas channel forming, porosity. It is further preferred if such a sintered shaped part constructed with silver sintering paste is joined with at least one of the joining partners, preferably with both joining partners.
  • the sintered molded part is produced in a silver sintering process, which Preferably, it is carried out in such a way that the sintered shaped part or a sintered part which is subsequently to be divided into a plurality of sintered moldings does not join with the punch used for the purpose nor with the die used for the associated pressing operation.
  • stamp and die have oxide-coated steel surfaces, as described, for example, in the dissertation by Mertens, pages 78 and 79, ISBN 3-18-336521-9.
  • the first and / or the second joining partner are / are sintered with the sintered shaped part, in particular by means of sintering paste, preferably by means of silver sintering paste. Due to the uniform expression of the porosity in the resulting combined sintered joint made of sintered molded part and sintered paste, essential material characteristics, such as mechanical moduli, as well as electrical and / or thermal conductivity, should be represented more uniformly than was possible in the prior art.
  • the sintering paste in particular the silver sintering paste, is preferably applied either to the joining partners as well as to the sintered molding then serving as a depot, or alternatively only on both sides to the sintered molding or even alternatively only to one side of the sintered molding and to only one joining partner.
  • the organic components are removed from the sintering paste by temperature and, if appropriate, pressure introduction. Removal of the evaporated or oxidized organic components is ensured by the open porosity of the presintered sintered part.
  • the sintering paste sinters, in particular the silver sintering paste with the respective joining partner and the porous silver sintered part (silver preform).
  • further organic constituents are oxidized. The oxidation products and the oxygen required are transported through the presintered silver molding.
  • the first joining partner is very particularly preferably an electronic component, preferably a semiconductor component, very particularly preferably a power semiconductor, which can be connected via a sintered molded part to the second joining part, in particular a circuit carrier (printed circuit board) is.
  • a first joining partner designed as a circuit carrier via a sintered shaped part to a second joining partner, preferably a second base plate, preferably a copper base plate.
  • the copper base plate serves as a heat sink or is connected to a heat sink serving as a heat sink.
  • the heat sink first joining partner
  • the base plate second joining partner
  • a sintered shaped part it is possible to connect via a sintered molded part at least one bonding wire or at least one bonding tape with a further joining partner, in particular an electronic component, preferably a semiconductor device, in particular a power semiconductor device or a circuit carrier (electrical component), ie (to contact).
  • the sintered molded part increases reliability.
  • the first joining partner to be, for example, an electrical component, in particular a stamped grid (line grid), which can be connected via a sintered shaped part to a second joining partner, in particular a circuit carrier, more precisely a metal of the circuit carrier.
  • first and second joint partners can be realized, wherein the joining partner is connected to the sintered compact by sintering by means of sintering paste.
  • sintered components is not limited to composite components with only two joining partners. So it is conceivable, for example, to produce a composite component with two or more sintered moldings, wherein in each case via a sintered molded part at least two joining partners are fixed together. In this way, a sandwich-like structure comprising three or more joining partners can be produced, wherein the joining partners and the sintered shaped parts are preferably stacked in a stacking direction.
  • a second joining partner formed by a power semiconductor can be connected on both sides via a respective sintered shaped part to a circuit carrier forming a first or a second joining partner, so that the power semiconductor can be connected is sandwiched between the circuit carriers and wherein in each case between a circuit carrier and the power semiconductor is a sintered molded part.
  • the sandwich construction does not necessarily have to be realized in one process step, but can also be produced, for example, in two or more stages.
  • the invention also leads to a method for producing an electrical or electronic composite component, preferably a composite component designed as described above.
  • the core of the method is to sinter at least two joining partners with an open-porous sintered compact (sintered foil) by means of sintering paste, it being possible to use the same sintering paste or alternatively different sintering pastes for both joining partners.
  • the joining partners are sintered especially on two opposite sides of the sintered molding.
  • the advantage of the method according to the invention is that gases escape through the continuous open-porous structure of the sintered molded part during the bonding process (sintering process) with the joining partners and, if required, gases such as oxygen can be led to the joints.
  • the gas removal and the gas supply from the lateral direction, ie transverse to the stacking direction of the joining partners.
  • the sintered shaped part sintered foil
  • the sintered shaped part sintered foil
  • 1 is a power electronic composite component (here power electronic module / module)
  • 2 is a fragmentary view of a sintered molded part for interconnecting two joining partners
  • FIG. 3 schematically shows a manufacturing process for producing an electrical or electronic composite component, comprising two joining partners
  • FIG. 4 shows a schematic representation of a production process for producing an electrical or electronic composite component with three joining partners and two sintered shaped parts.
  • the 1 shows an electronic composite component 1. This comprises a first joining partner 2, a second joining partner 3 and a third joining partner 4.
  • the first joining partner 2 is a power semiconductor component, here an IGB transistor
  • the second joining partner 3 is a circuit carrier
  • the third joining partner 4 is a base plate made of copper.
  • the base plate made of copper is in turn fixed to a heat sink 5 (heat sink).
  • a sintered shaped part 6 is arranged with a thickness extension of about 50 microns in a stacking direction S.
  • the first joining partner 2 and the second joining partner 3 are fixed on two opposite sides of the sintered shaped part 6 by sintering by means of silver sintering paste.
  • the sintered molded part 6 is formed of silver sintered material.
  • the second joining partner 3 is in turn connected via a further sintered shaped part 7 with the third joining partner 4, wherein the third joining partner 4 and the second joining partner 3 are each firmly connected to the sintered shaped part 7 with silver sintering paste.
  • the third joining partner 4 is soldered directly to the heat sink 5.
  • Alternatively may be between the Third joining partner 4 and the heat sink 5, a sintered molded part are provided, with which the third joining partner 4 and the heat sink 5, are determined by sintering by means of sintering paste.
  • a plastic housing 8 is fixed to the third joining partner 4 formed by the base plate, which encloses the stack arrangement comprising the first and the second joining partners 2, 3 as well as the sintered shaped part 6.
  • the so-called stacked arrangement is surrounded by an elastic protective compound 9. Through these, connecting wires 10, 11 are guided up to the outside of the housing 8, which are fixed via the sintered shaped part 6 to the second joining partner 3 (circuit carrier), contacting them.
  • Fig. 2 shows the structure of a sintered compact 6, which is made of silver metal flakes. Evident is the continuous open porosity. This forms gas passageways through which gases can flow outward from the joints to the joints or in a sintering process. The gases preferably exit the pores laterally, ie transversely to the stacking direction S (see FIG. 1), whereby cracking by the sintering process using sintering paste is avoided.
  • first joining partner 2 is, for example, a chip and the second joining partner 3 is a circuit carrier.
  • first joining partner 2 is a circuit carrier and the second joining partner 3 is a base plate, in particular of copper, and / or a heat sink. Further, resulting from the claims combinations of first and second joint partners 2, 3 are alternatively feasible.
  • sintered paste 12 here silver sintering paste
  • sintered paste 12 was applied as a depot on both surface sides of the sintered shaped part 6.
  • the joining partners 2, 3, the sintered compact 6 and the sintering paste 12 are fed to a sintering process 13.
  • This sintering process is the second sintering process of the sintered compact 6.
  • the gas exchange for the sintering of the sintering paste 12 can take place over the entire porous volume of the sintered compact 6.
  • Sintering between joining partners 2, 3 usually does not show the same porosity at the edge area (in particular at a chip edge) after the sintering process as in an interior area. This is due to the fact that no isostatic pressure conditions can be built up there and thus the sintering takes place locally with less compression. In the event that only sintering paste is used, it is conceivable that in addition results in a bead-shaped squeezing in the edge region of the joining zones.
  • the second joining partner 3 may be a circuit carrier, in particular the metal of a circuit carrier, typically copper or a copper alloy, and the first joining partner 2 may be a stamped grid, typically copper or a copper alloy.
  • the first joining partner 2 may be a stamped grid, typically copper or a copper alloy.
  • the sintering paste is applied in a downstream process, for example dispensing, as a sintered paste deposit.
  • the first joining partner 2 is applied to the sintering paste and fed to a sintering process (pressure + temperature).
  • the porous structure of the sintered molded part 6 now brings with it sufficient possibilities for degassing from the sintered paste system.
  • Fig. 4 shows in the drawing plane right a multi-part electrical or electronic composite component 1.
  • This comprises a total of three joining partners 2, 3, 4, wherein between two joining partners 2, 3; 3, 4 a sintered molded part 6, 7 is arranged.
  • the first and the third joint partners 2, 4 may each be a circuit carrier and the central, ie internal joining partner 3 may be a power semiconductor.
  • the sandwich structure does not necessarily have to be joined in a common sintering process, but two-stage process management can also be realized, for example next to the first joining partner 1, the sintered shaped part 6, the second joining partner 3 and then subsequently the third joining partner 4 or alternatively first the third joining partner 4, the further sintered shaped part 7, the second joining partner 3 and then downstream of the first joining partner.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Materials Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Die Bonding (AREA)
  • Powder Metallurgy (AREA)

Abstract

Die Erfindung betrifft ein elektrisches und elektronisches Verbundbauteil (1), umfassend einen ersten Fügepartner (2) und mindestens einen zweiten Fügepartner (3). Erfindungsgemäß ist vorgesehen, dass zwischen dem ersten und dem zweiten Fügepartner (2, 3) ein offen poröses Sinterformteil (6, 7) aufgenommen ist, welches durch Versintern mittels Sinterpaste mit dem ersten und dem zweiten Fügepartner (2, 3) versintert ist. Ferner betrifft die Erfindung ein Herstellungsverfahren.

Description

Beschreibung
Titel
Elektrisches oder elektronisches Verbundbauteil sowie Verfahren zum Herstellen eines elektrischen oder elektronischen Verbundbauteils
Stand der Technik
Die Erfindung betrifft ein elektrisches oder elektronisches Verbundbauteil gemäß dem Oberbegriff des Anspruchs 1 sowie ein Verfahren zum Herstellen eines elektrischen oder elektronischen Verbundbauteils gemäß Anspruch 7.
Das Fügen von Leistungshalbleitern, wie JFETs, MOSFETs, IGBTs oder Dioden mit einem Schaltungsträger einer leistungselektronischen Baugruppe und auch das Fügen des Schaltungsträgers auf eine Grundplatte/Wärmesenke wird typischerweise in Weichlöttechnologie realisiert. Aufgrund neuer EU-Gesetzgebung wird zukünftig die Verwendung von bleihaltigen Weichlotlegierungen (Sn63Pb37 und Sn5Pb95) verboten werden. Bleifreie Weichlotlegierungen auf SnAgCu- Basis können als Ersatzlegierungen nur bedingt eingesetzt werden, da diese in ihrer Zuverlässigkeit, insbesondere unter passiven und aktiven Temperaturwechsellasten, limitiert sind. Alternative hochschmelzende Weichlote als Ersatzlegierungen sind entweder zu spröde in der Handhabung (Bi97,5Ag2,5) oder zu teuer (Au80Sn20).
Als alternative, hochtemperaturbeständige sowie hochzuverlässige Fügetechnologie ist das unmittelbare Versintern von Fügepartnern mittels Silberpaste bekannt. Diese Technologie wird als Niedertemperatur-Verbindungstechnologie (NTV) bezeichnet. Dabei wird zwischen zwei unterschiedlichen Ausführungsmöglichkeiten unterschieden, nämlich dem Sintern von Silbermetall-Flakes, wie dies in der EP 2 426 26 B1 beschrieben ist sowie dem Sintern von Silbermetall- Nanopartikeln, wie dies in der WO 2005/079353 A2 beschrieben ist. Beim Sintern gelangen die (Sinter-)Partikel im Gegensatz zu einem Lötvorgang nicht in die flüssige Phase, d.h. sie schmelzen nicht.
Beim Sintern von Silbermetall-Flakes wird atmosphärischer Sauerstoff zum Verbrennen der Mahlwachse, eine Temperatur von etwa 2400C sowie ein hoher Prozessdruck von etwa 40 MPa benötigt. Das Sintern von Silbermetall- Nanopartikeln bietet die Option mit deutlich weniger Druck aus einem Druckbereich zwischen etwa 100 kPa und 5 MPa den Sintervorgang durchzuführen. Wie beim Sintern von Silbermetall-Flakes wird auch beim Sintern von Nanopartikeln Sauerstoff sowie eine Prozesstemperatur von etwa 2800C benötigt. Zudem enthält die bekannte Silbermetall-Nanopartikel-Pastenformulierung einen noch höheren Organikanteil, wie beispielsweise Lösungsmittel und/oder Bindemittel, als Pastenformulierungen auf Silbermetall-Flake-Basis. Bei den bekannten Verfahren wird Sinterpaste unmittelbar auf den ersten und/oder den zweiten Fügepartner aufgebracht, woraufhin die Fügepartner unter Temperatureinwirkung gegeneinander gepresst werden. Bei der Prozessführung mit Sinterpaste besteht die Schwierigkeit, hohe Gasvolumina durch die sinternde Schicht austauschen zu müssen; so muss Sauerstoff an die Fügestellen gelangen und Lösungsmittel sowie verbrannte/oxidierte Organik muss die Möglichkeit zum Austreten haben. Dies führt insbesondere unter den gewünschten niedrigen Prozessdrücken zu einer verstärkten Rissbildung, insbesondere bei großflächigen Fügungen.
Offenbarung der Erfindung
Der Erfindung liegt der Gedanke zugrunde, ein elektronisches oder elektrisches Verbundbauteil sowie ein Herstellungsverfahren für ein derartiges Verbundbauteil vorzuschlagen, bei denen zum einen auf bleihaltige Weichlote verzichtet werden kann und zum anderen Rissbildungen beim Versintern (Fügen) vermieden werden können.
Diese Aufgabe wird hinsichtlich des elektrischen oder elektronischen Verbundbauteils mit den Merkmalen des Anspruchs 1 und hinsichtlich des Herstellungsverfahrens mit den Merkmalen des Anspruchs 7 gelöst. Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben. In den Rahmen der Erfindung fallen sämtliche Kombinationen aus zumindest zwei von in der Be- schreibung, den Ansprüchen und/oder den Figuren offenbarten Merkmalen. Zur Vermeidung von Wiederholungen sollen vorrichtungsgemäß offenbarte Merkmale als verfahrensgemäß offenbart gelten und beanspruchbar sein. Ebenso sollen verfahrensgemäß offenbarte Merkmale als vorrichtungsgemäß offenbart gelten und beanspruchbar sein.
Der Erfindung liegt der Gedanke zugrunde, mindestens zwei Fügepartner nicht unmittelbar mittels Sinterpaste zu versintern, d.h. unmittelbar aneinander festzulegen, sondern die Fügepartner fest durch Sintern mittels Sinterpaste, mit einem zuvor hergestellten Sinterformteil, aufweisend eine durchgehend offene Porosität, zu verbinden. Bevorzugt beträgt dabei die Dickenerstreckung des zum Einsatz kommenden Sinterformteils (Sinterfolie) in Stapelrichtung der Fügepartner zwischen etwa 10μm und etwa 300μm, oder mehr. Ein derartiges Sinterformteil besitzt den Vorteil bereits integrierter und im nachfolgenden Sinterprozess mit den Fügepartnern stabiler Gaskanäle für die Be- und Entlüftung der sich ausbildenden Fügestelle. Im Gegensatz zum unmittelbaren Fügen der Fügepartner miteinander durch den Einsatz von Silberpaste wird bei einem nach dem Konzept der Erfindung ausgebildeten Verbundbauteil bzw. durch ein erfindungsgemäßes Herstellungsverfahren zudem erreicht, dass lediglich ein reduzierter Gasaustausch notwendig ist, der dann zusätzlich durch die bereits vordefinierten Wege im Sinterformteil deutlich effektiver erfolgen wird. Ein weiterer Vorteil des Vorsehens eines porösen Sinterformteils zwischen den Fügepartnern besteht darin, dass das Sinterformteil, insbesondere dann, wenn die Fügepartner mit dem identischen Material mit dem Sinterformteil verbunden werden, aus dem das Sinterformteil besteht, bereits identische Eigenschaften wie die sich ausbildende Fügestelle aufweist, wie beispielsweise eine hohe elektrische und thermische Leitfähigkeit, eine große Porosität und damit ein vergleichsweise geringes E-Modul. Der Einsatz eines porösen Sinterformteils als Einsatz- bzw. Einlegteil wirkt sich positiv auf den Sinterprozess zum Fügen der Fügepartner mit dem Sinterformteil aus, insbesondere wenn großflächige Fügepartner, wie Silizium- Leistungshalbleiter und Schaltungsträger oder Schaltungsträger und Wärmesenken durch Sintern mit dem Sinterformteil verbunden werden. Ein weiterer Vorteil des Einsatzes eines Sinterformteils besteht darin, dass die Freiheiten beim Design der Fügestelle erweitert werden, da das Sinterformteil eine größere Fläche als zumindest einer der Fügepartner, vorzugsweise als beide Fügepartner haben kann und/oder die Fügepartner deutlich weiter voneinander beabstandet werden können, als bei der Prozessführung nach dem Stand der Technik, also bei einem unmittelbaren Versintern der Fügepartner mittels Sinterpaste. Der Vorteil besteht insbesondere in einer erhöhten Temperaturwechselbeständigkeit.
Die Erfindung kann in einer Vielzahl von elektrischen und/oder elektronischen Anwendungen eingesetzt werden. Besonders bevorzugt ist die Realisierung in leistungselektronischen Modulen, die beispielsweise für viele Formen der Energiewandlung benötigt werden, insbesondere mechanisch/elektrisch (Generator, Gleichrichter), elektrisch/elektrisch (Umrichter, AC/AC, DC/DC) sowie elektrisch/mechanisch (elektrische Antriebe, Wechselrichtung). Darüber hinaus können entsprechend ausgebildete leistungselektronische Module für die Gleichrichtung in einem Kraftfahrzeug-Generator eingesetzt werden, zur Steuerung elektrischer Antriebe, für DC/DC-Wandler, für eine Pulswechselrichtung, für hybri- de/FC-/E-Antriebe sowie für Photovoltaik-Wechselrichter, etc. Zusätzlich oder alternativ können auch einzelne Bauelemente mit höheren Verlustleistungen, insbesondere auf den Stanzgittern diskreter Packages gemäß der Erfindung gefügt werden, die dann beispielsweise als vollständig bleifreie Lösungen in der Leiterplattentechnologie eingesetzt werden können.
Besonders bevorzugt ist die Realisierung der Erfindung in Aufbauten mit Halbleiter-Laser-Dioden oder bei MEMS und Sensoren, insbesondere für Hochtemperaturanwendungen. Weitere Anwendungsgebiete sind Halbleiterleuchtdioden und Hochfrequenzhalbleiter für Radaranwendungen.
Ganz besonders bevorzugt ist eine Ausführungsform des Verbundbauteils, bei der das Sinterformteil aus Silbermetall, insbesondere Silbermetall-Flakes, hergestellt ist und/oder Silbermetall, insbesondere Silbermetall-Flakes, umfasst. Aus Silbermetall hergestellte oder Silbermetall umfassende Sinterformteile sind im Hinblick auf die hohe elektrische und thermische Leitfähigkeit von Vorteil. Darüber hinaus eignet sich Silber zum Realisieren einer durchgehend offenen, Gaskanäle bildenden, Porosität. Weiter bevorzugt ist es, wenn ein derartig aufgebautes Sinterformteil mit Hilfe von Silbersinterpaste mit zumindest einem der Fügepartner, vorzugsweise mit beiden Fügepartner gefügt wird. Ganz besonders bevorzugt wird das Sinterformteil in einem Silber-Sinterprozess hergestellt, der vor- zugsweise derart ausgeführt wird, dass sich das Sinterformteil oder ein in eine Vielzahl von Sinterformteilen nachträglich aufzuteilendes Sinterteil beim zugehörigen Pressvorgang weder mit dem zum Einsatz kommenden Stempel noch mit dem zum Einsatz kommenden Matrize verbindet. Dies kann beispielsweise dadurch realisiert werden, dass Stempel und Matrize oxidbelegte Stahloberflächen aufweisen, wie dies beispielsweise in der Dissertation von Mertens, auf den Seiten 78 und 79, ISBN 3-18-336521-9 beschrieben ist.
In Weiterbildung der Erfindung ist mit Vorteil vorgesehen, dass der erste und/oder der zweite Fügepartner mit dem Sinterformteil, insbesondere mittels Sinterpaste, vorzugsweise mittels Silbersinterpaste versintert sind/ist. Durch die gleichmäßige Ausprägung der Porosität in der erhaltenen kombinierten Sinter- Fügestelle aus Sinterformteil und Sinterpaste sollten sich wesentliche Materialkennwerte, wie mechanische Moduli, sowie elektrische und/oder thermische Leitfähigkeit gleichmäßiger darstellen lassen, als dies im Stand der Technik möglich war. Bevorzugt wird die Sinterpaste, insbesondere die Silbersinterpaste entweder sowohl auf die Fügepartner als auch auf das dann als Depot dienende Sinterformteil aufgetragen, oder alternativ nur beidseitig auf das Sinterformteil oder weiter alternativ nur auf eine Seite des Sinterformteils und auf nur einen Fügepartner. Beim Fügeprozess werden durch Temperatur und gegebenenfalls Druckeinbringung die organischen Komponenten aus der Sinterpaste entfernt. Ein Abtransport der verdunsteten oder oxidierten organischen Bestandteile ist durch die offene Porosität des vorgesinterten Sinterteils sichergestellt. Im weiteren Verlauf des Fügeprozesses kommt es zu einem Versintern der Sinterpaste, insbesondere der Silbersinterpaste mit dem jeweiligen Fügepartner und dem porösen Silbersinterteil (Silber-Preform). Dabei werden weitere organische Bestandteile oxidiert. Die Oxidationsprodukte und der benötigte Sauerstoff werden durch das vorgesinterte Silberformteil transportiert.
Im Hinblick auf die Ausbildung des ersten und des zweiten Fügepartners gibt es die unterschiedlichsten Möglichkeiten, die zu unterschiedlichsten Verbundbauteilen führen. Ganz besonders bevorzugt handelt es sich bei dem ersten Fügepartner um ein Elektronikbauteil, vorzugsweise ein Halbleiterbauteil, ganz besonders bevorzugt um einen Leistungshalbleiter, welcher über ein Sinterformteil mit dem zweiten Fügeteil, insbesondere einem Schaltungsträger (Leiterplatte) verbindbar ist. Ebenso ist es möglich, einen ersten, als Schaltungsträger ausgebildeten Fügepartner über ein Sinterformteil mit einem zweiten, vorzugsweise als Grundplatte, insbesondere aus Kupfer, ausgebildeten zweiten Fügepartner zu verbinden. Bevorzugt dient die Kupfergrundplatte als Wärmesenke oder ist mit einem als Wärmesenke dienenden Kühlkörper verbunden. Auch ist es möglich, den Kühlkörper (erster Fügepartner) mit der Grundplatte (zweiter Fügepartner) über ein Sinterformteil miteinander zu verbinden. Ferner ist es möglich, über ein Sinterformteil mindestens einen Bonddraht oder mindestens ein Bondbändchen mit einem weiteren Fügepartner, insbesondere einem Elektronikbauteil, vorzugsweise einem Halbleiterbauteil, insbesondere einem Leistungshalbleiterbauteil oder einen Schaltungsträger (Elektrikbauteil) zu verbinden, d.h. (zu kontaktieren). Hierbei wirkt das Sinterformteil zuverlässigkeitserhöhend. Ebenso ist es möglich, dass es sich bei dem ersten Fügepartner beispielsweise um ein elektrisches Bauteil, insbesondere ein Stanzgitter (Leitungsgitter) handelt, welches über ein Sinterformteil mit einem zweiten Fügepartner, insbesondere einem Schaltungsträger, genauer einem Metall des Schaltungsträgers verbindbar ist. Bisher wurden Stanzgitter unmittelbar auf eine Leiterplatte (Schaltungsträger) gelötet, wodurch häufig eingeschlossene Poren/Hohlräume (Lunker) resultieren. Ferner schwankt der Fügespalt bei bekannten Prozessführungen stark, so dass eine Zuverlässigkeit unter Temperatur- und Temperaturwechselbelastung nicht in jedem Fall gegeben ist bzw. garantiert werden kann. Weitere, sich aus den Ansprüchen ergebende Kombinationen von erstem und zweitem Fügepartner sind realisierbar, wobei die Fügepartner mit dem Sinterformteil durch Sintern mittels Sinterpaste verbindbar ist.
Der Einsatz von Sinterformteilen ist nicht auf Verbundbauteile mit lediglich zwei Fügepartnern beschränkt. So ist es beispielsweise denkbar, ein Verbundbauteil mit zwei oder noch mehr Sinterformteilen herzustellen, wobei jeweils über ein Sinterformteil mindestens zwei Fügepartner aneinander festgelegt werden. Auf diese Weise kann ein sandwichartiger Aufbau, umfassend drei oder mehr Fügepartner hergestellt werden, wobei die Fügepartner und die Sinterformteile bevorzugt in einer Stapelrichtung gestapelt sind. So kann beispielsweise ein von einem Leistungshalbleiter gebildeter zweiter Fügepartner auf beiden Seiten über jeweils ein Sinterformteil mit einem einen ersten bzw. einen zweiten Fügepartner bildenden Schaltungsträger verbunden werden, so dass der Leistungshalbleiter sand- wichartig zwischen den Schaltungsträgern aufgenommen ist und wobei sich jeweils zwischen einem Schaltungsträger und dem Leistungshalbleiter ein Sinterformteil befindet. Der Sandwichaufbau muss nicht zwingend in einem Prozessschritt realisiert werden, sondern kann beispielsweise auch zwei- oder mehrstufig hergestellt werden.
Die Erfindung führt auch auf ein Verfahren zum Herstellen eines elektrischen oder elektronischen Verbundbauteils, vorzugsweise eines wie zuvor beschrieben ausgebildeten Verbundbauteils. Kern des Verfahrens ist es, mindestens zwei Fügepartner mit einem offen porösen Sinterformteil (Sinterfolie) mittels Sinterpaste zu versintern, wobei es möglich ist, für beide Fügepartner die gleiche Sinterpaste oder alternativ unterschiedliche Sinterpasten einzusetzen. Dabei werden die Fügepartner ganz besonders an zwei voneinander abgewandten Seiten des Sinterformteils angesintert. Der Vorteil des erfindungsgemäßen Verfahrens besteht darin, dass durch die durchgängig offen-poröse Struktur des Sinterformteils Gase beim Verbindungsprozess (Sinterprozess) mit den Fügepartnern entweichen und bei Bedarf Gase, wie Sauerstoff an die Fügestellen geführt werden kann. Bevorzugt erfolgt die Gasabfuhr und die Gaszufuhr aus seitlicher Richtung, also quer zur Stapelrichtung der Fügepartner.
Ganz besonders bevorzugt ist eine Ausführungsvariante des Verfahrens, bei dem vor dem Fügeprozess das Sinterformteil (Sinterfolie), insbesondere mittels eines Stempels und einer Matrize, hergestellt wird. Dabei ist es möglich, unmittelbar das Sinterformteil zu sintern, oder das Sinterformteil nach erfolgtem Sinterprozess aus einem großen Sinterteil herauszuarbeiten, beispielsweise herauszustanzen, zu sägen oder zu schneiden.
Weitere Vorteile, Merkmale und Einzelheiten der Erfindung ergeben sich aus der nachfolgenden Beschreibung bevorzugter Ausführungsbeispiele sowie anhand der Zeichnungen.
Diese zeigen in:
Fig. 1 ein leistungselektronisches Verbundbauteil (hier leistungselektronische Baugruppe/Modul), Fig. 2 eine ausschnittsweise Darstellung eines Sinterformteils zum miteinander Verbinden zweier Fügepartner,
Fig. 3 schematisch einen Herstellungsprozess zum Herstellen eines elektrischen oder elektronischen Verbundbauteils, umfassend zwei Fügepartner, und
Fig. 4 in einer schematischen Darstellung einen Herstellungsprozess zum Herstellen eines elektrischen oder elektronischen Verbundbauteils mit drei Fügepartnern und zwei Sinterformteilen.
In den Figuren sind gleiche Elemente und Elemente mit der gleichen Funktion mit den gleichen Bezugszeichen gekennzeichnet.
Fig. 1 zeigt ein elektronisches Verbundbauteil 1. Dieses umfasst einen ersten Fügepartner 2, einen zweiten Fügepartner 3 sowie einen dritten Fügepartner 4. In dem gezeigten Ausführungsbeispiel handelt es sich bei dem ersten Fügepartner 2 um ein Leistungshalbleiter-Bauelement, hier einen IGB-T ransistor. Bei dem zweiten Fügepartner 3 handelt es sich um einen Schaltungsträger und bei dem dritten Fügepartner 4 um eine Grundplatte aus Kupfer. Die Grundplatte aus Kupfer ist wiederum an einem Kühlkörper 5 (Wärmesenke) festgelegt.
Zwischen dem ersten Fügepartner 2 und dem zweiten Fügepartner 3 ist ein Sinterformteil 6 mit einer Dickenerstreckung von etwa 50μm in eine Stapelrichtung S angeordnet. Der erste Fügepartner 2 und der zweite Fügepartner 3 sind an zwei voneinander abgewandten Seiten des Sinterformteils 6 durch Sintern mittels Silber-Sinterpaste festgelegt. Auch das Sinterformteil 6 ist aus Silbersintermaterial gebildet. Der zweite Fügepartner 3 ist wiederum über ein weiteres Sinterformteil 7 mit dem dritten Fügepartner 4 verbunden, wobei auch der dritte Fügepartner 4 sowie der zweite Fügepartner 3 jeweils mit Silbersinterpaste mit dem Sinterformteil 7 fest verbunden sind.
In dem gezeigten Ausführungsbeispiel ist der dritte Fügepartner 4 mit dem Kühlkörper 5 unmittelbar verlötet. Alternativ (nicht dargestellt) kann zwischen dem dritten Fügepartner 4 und dem Kühlkörper 5 auch ein Sinterformteil vorgesehen werden, mit dem der dritte Fügepartner 4 und der Kühlkörper 5, durch Sintern mittels Sinterpaste festgelegt sind.
Wie sich weiter aus Fig. 1 ergibt, ist an dem von der Grundplatte gebildeten dritten Fügepartner 4 ein Kunststoffgehäuse 8 festgelegt, welches die Stapelanordnung, umfassend den ersten und den zweiten Fügepartner 2, 3 sowie das Sinterformteil 6 umschließt. Die sogenannte Stapelanordnung ist umgeben von einer elastischen Schutzmasse 9. Durch diese hindurch sind bis an die Außenseite des Gehäuses 8 Anschlussdrähte 10, 11 geführt, die über das Sinterformteil 6 an dem zweiten Fügepartner 3 (Schaltungsträger), diese kontaktierend, festgelegt sind.
Fig. 2 zeigt den Aufbau eines Sinterformteils 6, welches aus Silbermetall-Flakes hergestellt ist. Zu erkennen ist die durchgehend offene Porosität. Diese bildet Gasdurchlasskanäle, durch die Gase von den Fügestellen weg nach außen bzw. zu den Fügestellen bei einem Versinterungsprozess hin strömen kann. Bevorzugt treten die Gase seitlich, also quer zur Stapelrichtung S (vgl. Fig. 1 ) aus den Poren aus, wodurch eine Rissbildung durch den Sinterprozess unter Einsatz von Sinterpaste vermieden wird.
Fig. 3 zeigt stark schematisiert den Herstellungsprozess zum Herstellen eines in der Zeichnungsebene rechts dargestellten elektrischen oder elektronischen Verbundbauteils 1. Letzteres umfasst einen ersten in der Zeichnungsebene oberen Fügepartner 2 und einen zweiten in der Zeichnungsebene unteren Fügepartner 3, die ein Sinterformteil 6 sandwichartig zwischen sich aufnehmen. Bei dem ersten Fügepartner 2 handelt es sich beispielsweise um einen Chip und bei dem zweiten Fügepartner 3 um einen Schaltungsträger. Alternativ ist es denkbar, dass es sich bei dem ersten Fügepartner 2 um einen Schaltungsträger und bei dem zweiten Fügepartner 3 um eine Grundplatte, insbesondere aus Kupfer, und/oder einen Kühlkörper handelt. Weitere, sich aus den Ansprüchen ergebende Kombinationen von erstem und zweitem Fügepartner 2, 3 sind alternativ realisierbar. In dem gezeigten Ausführungsbeispiel wurde auf beide Flächenseiten des Sinterformteils 6 zunächst Sinterpaste 12, hier Silbersinterpaste als Depot aufgebracht. Nach dem Stapeln in Stapelrichtung S werden die Fügepartner 2, 3, das Sinterformteil 6 sowie die Sinterpaste 12 einem Sinterprozess 13 zugeführt. Bei diesem Sinterprozess handelt es sich um den zweiten Sinterprozess des Sinterformteils 6. Der Gasaustausch für das Sintern der Sinterpaste 12 kann über das gesamte poröse Volumen des Sinterformteils 6 stattfinden.
Sinterungen zwischen den Fügepartnern 2, 3 zeigen nach dem Sinterprozess üblicherweise am Randbereich (insbesondere an einer Chipkante) nicht dieselbe Porosität wie in einem Innenbereich auf. Dies ist darauf zurückzuführen, dass dort keine isostatischen Druckverhältnisse aufgebaut werden können und somit die Sinterung lokal mit weniger Kompression stattfindet. Für den Fall, dass ausschließlich Sinterpaste zum Einsatz kommt, ist es denkbar, dass sich zusätzlich eine wulstförmige Ausquetschung im Randbereich der Fügezonen ergibt.
Anhand von Fig. 3 ist auch ein alternativer Fügeprozess erläuterbar. So kann es sich beispielsweise bei dem zweiten Fügepartner 3 um einen Schaltungsträger, insbesondere das Metall eines Schaltungsträgers, typischerweise Kupfer oder eine Kupferlegierung, handeln und bei dem ersten Fügepartner 2 um ein Stanzgitter, typischerweise aus Kupfer oder einer Kupferlegierung. Es kann beispielsweise auf den zweiten Fügepartner 3 Sinterpaste gedruckt oder dispenst werden. Daraufhin wird das Sinterformteil 6 aufgelegt. Bei Bedarf kann das Sinterformteil 6 bereits ein Sinterpastendepot auf der Gegenseite für den ersten Fügepartner 2 (Stanzgitter) mit sich bringen. Alternativ wird die Sinterpaste in einem nachgelagerten Prozess, beispielsweise Dispensen, als Sinterpastendepot aufgebracht. Anschließend wird der erste Fügepartner 2 auf die Sinterpaste aufgebracht und einem Sinterprozess (Druck + Temperatur) zugeführt. Die poröse Struktur des Sinterformteils 6 bringt nun ausreichende Möglichkeiten für die Entgasung aus dem Sinterpastensystem mit sich.
Fig. 4 zeigt in der Zeichnungsebene rechts ein vielteiliges elektrisches oder elektronisches Verbundbauteil 1. Dieses umfasst insgesamt drei Fügepartner 2, 3, 4, wobei zwischen jeweils zwei Fügepartnern 2, 3; 3, 4 ein Sinterformteil 6, 7 angeordnet ist. Beispielsweise kann es sich bei dem ersten und dem dritten Fügepartner 2, 4 jeweils um einen Schaltungsträger und bei dem zentrischen, d.h. inneren Fügepartner 3 um einen Leistungshalbleiter handeln. Der Sandwichaufbau muss nicht zwingend in einem gemeinsamen Sinterprozess gefügt werden, sondern es kann auch eine zweistufige Prozessführung realisiert werden, beispielsweise zu- nächst der erste Fügepartner 1 , das Sinterformteil 6, der zweite Fügepartner 3 und dann anschließend der dritte Fügepartner 4 oder alternativ zunächst der dritte Fügepartner 4, das weitere Sinterformteil 7, der zweite Fügepartner 3 und dann nachgelagert der erste Fügepartner 2.

Claims

Ansprüche
1. Elektrisches oder elektronisches Verbundbauteil, umfassend einen ersten Fügepartner (2) und mindestens einen zweiten Fügepartner (3),
dadurch gekennzeichnet,
dass zwischen dem ersten und dem zweiten Fügepartner (2, 3) ein offen poröses Sinterformteil (6, 7) aufgenommen ist, welches durch Versintern mittels Sinterpaste mit dem ersten und dem zweiten Fügepartner (2, 3) versintert ist.
2. Verbundbauteil nach Anspruch 1 , dadurch gekennzeichnet, dass das Sinterformteil (6, 7) aus Silbermetall, insbesondere Silbermetall-Flakes, hergestellt ist und/oder Silbermetall, insbesondere Silbermetall-Flakes, umfasst.
3. Verbundbauteil nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der erste Fügepartner (2) ein Elektronikbauteil, vorzugsweise ein Halbleiterbauteil, insbesondere ein Leistungshalbleiterbauteil, oder ein Schaltungsträger, insbesondere eine Metallisierung des Schaltungsträgers, oder ein Stanzgitter, oder ein Bonddraht, oder ein Bondbändchen, oder eine Grundplatte ist.
4. Verbundbauteil nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der zweite Fügepartner (3) ein Elektronikbauteil, vorzugsweise ein Halbleiterbauteil, insbesondere ein Leistungshalbleiterbauteil, oder ein Schaltungsträger, insbesondere eine Metallisierung des Schaltungsträgers, oder eine Grundplatte, vorzugsweise aus Kupfer, oder ein Kühlkörper (5) ist.
5. Verbundbauteil nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass zwischen dem ersten Fügepartner (2) und einem dritten, oder vierten Fügepartner (4) ein weiteres Sinterformteil (7), und/oder zwischen dem zweiten Fügepartner (3) und einem dritten, oder einem vierten Fügepartner (4) ein weiteres Sinterformteil (7) aufgenommen ist, welches bevorzugt mit den benachbarten Fügepartnern (2, 3, 4) mittels Sinterpaste versintert ist.
6. Verbundbauteil nach Anspruch 5, dadurch gekennzeichnet, dass der dritte und/oder der vierte Fügepartner (4) ein Elektronikbauteil, vorzugsweise ein Halbleiterbauteil, insbesondere ein Leistungshalbleiterbauteil, oder ein Schaltungsträger, insbesondere eine Metallisierung des Schaltungsträgers, oder eine Grundplatte, vorzugsweise aus Kupfer, oder ein Kühlkörper (5) sind/ist.
7. Verfahren zum Herstellen eines elektrischen oder elektronischen Verbundbauteils (1 ), vorzugsweise nach einem der vorhergehenden Ansprüche, bei dem ein erster und ein zweiter Fügepartner (2, 3) fest mit einem offen porösen Sinterformteil (6, 7) mittels Sinterpaste versintert werden.
8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, dass der erste und der zweite Fügepartner (2, 3) auf zwei voneinander abgewandten Seiten des Sinterformteils (6, 7) festgelegt werden.
9. Verfahren nach einem der Ansprüche 7 oder 8, dadurch gekennzeichnet, dass der erste und/oder der zweite Fügepartner (2, 3) mittels Sinterpaste (12, 13) mit dem Sinterformteil (6) in einem gemeinsamen Sinterschritt unter Temperatur- und/oder Druckeinwirkung versintert werden.
10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, dass die Sinterpaste (12, 13) vor dem Versintern auf den ersten Fügepartner (2) und/oder den zweiten Fügepartner (3) und/oder das Sinterformteil (6, 7) aufgetragen, vorzugsweise gedruckt oder dispenst, wird.
1 1. Verfahren nach einem der Ansprüche 7 bis 10, dadurch gekennzeichnet, dass zwischen dem ersten Fügepartner (2) und einem dritten, oder vierten Fügepartner (4) ein weiteres Sinterformteil (7), und/oder zwischen dem zweiten Fügepartner (3) und einem dritten, oder einem vierten Fügepartner (4) ein weiteres Sinterformteil (7) angeordnet wird, welches bevorzugt mit den benachbarten Fügepartnern (2, 3, 4) mittels Sinterpaste (12, 13) versintert wird.
12. Verfahren nach Anspruch 11 , dadurch gekennzeichnet, dass das Versintern des weiteren Sinterformteils (7) mit dem ersten oder dem zweiten Fügepartner (2, 3) sowie das Versintern des Sinterformteils (6, 7) mit dem ersten und dem zweiten Fügepartner (2, 3) in einem gemeinsamen Prozessschritt oder in separaten Prozessschritten durchgeführt wird.
13. Verfahren nach einem der Ansprüche 7 bis 12 dadurch gekennzeichnet, dass ein Sinterteil in eine Vielzahl von Sinterformteilen (6, 7) vereinzelt wird.
PCT/EP2009/067498 2008-12-23 2009-12-18 Elektrisches oder elektronisches verbundbauteil sowie verfahren zum herstellen eines elektrischen oder elektronischen verbundbauteils WO2010072667A1 (de)

Priority Applications (4)

Application Number Priority Date Filing Date Title
US13/141,756 US20120028025A1 (en) 2008-12-23 2009-12-18 Electrical or electronic composite component and method for producing an electrical or electronic composite component
CN2009801517864A CN102272921A (zh) 2008-12-23 2009-12-18 电或电子复合元件以及制造电或电子复合元件的方法
EP09799096A EP2382660A1 (de) 2008-12-23 2009-12-18 Elektrisches oder elektronisches verbundbauteil sowie verfahren zum herstellen eines elektrischen oder elektronischen verbundbauteils
JP2011542785A JP2012513683A (ja) 2008-12-23 2009-12-18 電気または電子複合構成部材、ならびに電気または電子複合構成部材を製造するための方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102008055137.6 2008-12-23
DE102008055137A DE102008055137A1 (de) 2008-12-23 2008-12-23 Elektrisches oder elektronisches Verbundbauteil sowie Verfahren zum Herstellen eines elektrischen oder elektronischen Verbundbauteils

Publications (1)

Publication Number Publication Date
WO2010072667A1 true WO2010072667A1 (de) 2010-07-01

Family

ID=41648453

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/EP2009/067498 WO2010072667A1 (de) 2008-12-23 2009-12-18 Elektrisches oder elektronisches verbundbauteil sowie verfahren zum herstellen eines elektrischen oder elektronischen verbundbauteils

Country Status (6)

Country Link
US (1) US20120028025A1 (de)
EP (1) EP2382660A1 (de)
JP (1) JP2012513683A (de)
CN (1) CN102272921A (de)
DE (1) DE102008055137A1 (de)
WO (1) WO2010072667A1 (de)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102012221396A1 (de) * 2012-11-22 2014-06-05 Robert Bosch Gmbh Anordnung für elektronische Baugruppen mit einer Verbindungsschicht mit einer Gradientenstruktur und/oder mit Abrundungen im Eckbereich
JP6026900B2 (ja) * 2013-01-30 2016-11-16 京セラ株式会社 電子部品収納用パッケージおよびそれを用いた電子装置
SG11201601437UA (en) 2013-08-29 2016-03-30 Alpha Metals Composite and multilayered silver films for joining electrical and mechanical components
JP6354147B2 (ja) * 2013-12-13 2018-07-11 三菱マテリアル株式会社 半導体装置、及び半導体装置の製造方法
DE102016123917A1 (de) * 2016-12-09 2018-06-14 Endress+Hauser SE+Co. KG Elektronik-Baugruppe
CN108243137B (zh) * 2016-12-27 2021-08-13 普天信息技术有限公司 一种无线帧业务子带帧结构资源分配方法
WO2018136453A1 (en) * 2017-01-17 2018-07-26 Laird Technologies, Inc. Compressible foamed thermal interface materials and methods of making the same

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0242626A2 (de) * 1986-04-22 1987-10-28 Siemens Aktiengesellschaft Verfahren zur Befestigung von elektronischen Bauelementen auf einem Substrat
US4965659A (en) * 1987-06-30 1990-10-23 Sumitomo Electric Industries, Ltd. Member for a semiconductor structure
DE4315272A1 (de) * 1993-05-07 1994-11-10 Siemens Ag Leistungshalbleiterbauelement mit Pufferschicht
US5527627A (en) * 1993-03-29 1996-06-18 Delco Electronics Corp. Ink composition for an ultra-thick thick film for thermal management of a hybrid circuit
US5561321A (en) * 1992-07-03 1996-10-01 Noritake Co., Ltd. Ceramic-metal composite structure and process of producing same
DE10009678C1 (de) * 2000-02-29 2001-07-19 Siemens Ag Wärmeleitende Klebstoffverbindung und Verfahren zum Herstellen einer wärmeleitenden Klebstoffverbindung
WO2005079353A2 (en) 2004-02-18 2005-09-01 Virginia Tech Intellectual Properties, Inc. Nanoscale metal paste for interconnect and method of use
DE102006009159A1 (de) * 2006-02-21 2007-08-23 Curamik Electronics Gmbh Verfahren zum Herstellen eines Verbundsubstrates sowie Verbundsubstrat
US20080292874A1 (en) * 2007-05-12 2008-11-27 Semikron Elektronik Gmbh & Co. Kg Sintered power semiconductor substrate and method of producing the substrate

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1514483B2 (de) * 1965-06-22 1971-05-06 Siemens AG, 1000 Berlin u 8000 München Druckkontakt halbleiter gleichrichter
US4030004A (en) * 1971-04-16 1977-06-14 Nl Industries, Inc. Dielectric ceramic matrices with end barriers
US4187599A (en) * 1975-04-14 1980-02-12 Motorola, Inc. Semiconductor device having a tin metallization system and package containing same
DE3777995D1 (de) * 1986-12-22 1992-05-07 Siemens Ag Verfahren zur befestigung von elektronischen bauelementen auf einem substrat, folie zur durchfuehrung des verfahrens und verfahren zur herstellung der folie.
US5075262A (en) * 1990-02-21 1991-12-24 Johnson Matthey, Inc. Silver-glass pastes
DE4040753A1 (de) * 1990-12-19 1992-06-25 Siemens Ag Leistungshalbleiterbauelement
JP3120826B2 (ja) * 1995-08-09 2000-12-25 三菱マテリアル株式会社 パワーモジュール用基板の端子構造
US5847927A (en) * 1997-01-27 1998-12-08 Raytheon Company Electronic assembly with porous heat exchanger and orifice plate
WO2002083188A2 (en) * 2001-04-16 2002-10-24 Cassidy James J Dense/porous structures for use as bone substitutes
US7083850B2 (en) * 2001-10-18 2006-08-01 Honeywell International Inc. Electrically conductive thermal interface
JP2004298962A (ja) * 2003-03-17 2004-10-28 Mitsubishi Materials Corp はんだ接合材及びこれを用いたパワーモジュール基板
JP3887337B2 (ja) * 2003-03-25 2007-02-28 株式会社東芝 配線部材およびその製造方法
JP2006059904A (ja) * 2004-08-18 2006-03-02 Toshiba Corp 半導体装置およびその製造方法
JP4635230B2 (ja) * 2005-01-20 2011-02-23 日産自動車株式会社 接合方法及び接合構造
DE102005047566C5 (de) * 2005-10-05 2011-06-09 Semikron Elektronik Gmbh & Co. Kg Anordnung mit einem Leistungshalbleiterbauelement und mit einem Gehäuse sowie Herstellungsverfahren hierzu
JP5123633B2 (ja) * 2007-10-10 2013-01-23 ルネサスエレクトロニクス株式会社 半導体装置および接続材料
JP2009164208A (ja) * 2007-12-28 2009-07-23 Mitsubishi Electric Corp 半導体装置および半導体装置の製造方法

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0242626A2 (de) * 1986-04-22 1987-10-28 Siemens Aktiengesellschaft Verfahren zur Befestigung von elektronischen Bauelementen auf einem Substrat
EP0242626B1 (de) 1986-04-22 1991-06-12 Siemens Aktiengesellschaft Verfahren zur Befestigung von elektronischen Bauelementen auf einem Substrat
US4965659A (en) * 1987-06-30 1990-10-23 Sumitomo Electric Industries, Ltd. Member for a semiconductor structure
US5561321A (en) * 1992-07-03 1996-10-01 Noritake Co., Ltd. Ceramic-metal composite structure and process of producing same
US5527627A (en) * 1993-03-29 1996-06-18 Delco Electronics Corp. Ink composition for an ultra-thick thick film for thermal management of a hybrid circuit
DE4315272A1 (de) * 1993-05-07 1994-11-10 Siemens Ag Leistungshalbleiterbauelement mit Pufferschicht
DE10009678C1 (de) * 2000-02-29 2001-07-19 Siemens Ag Wärmeleitende Klebstoffverbindung und Verfahren zum Herstellen einer wärmeleitenden Klebstoffverbindung
WO2005079353A2 (en) 2004-02-18 2005-09-01 Virginia Tech Intellectual Properties, Inc. Nanoscale metal paste for interconnect and method of use
DE102006009159A1 (de) * 2006-02-21 2007-08-23 Curamik Electronics Gmbh Verfahren zum Herstellen eines Verbundsubstrates sowie Verbundsubstrat
US20080292874A1 (en) * 2007-05-12 2008-11-27 Semikron Elektronik Gmbh & Co. Kg Sintered power semiconductor substrate and method of producing the substrate

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP2382660A1

Also Published As

Publication number Publication date
EP2382660A1 (de) 2011-11-02
DE102008055137A1 (de) 2010-07-01
US20120028025A1 (en) 2012-02-02
CN102272921A (zh) 2011-12-07
JP2012513683A (ja) 2012-06-14

Similar Documents

Publication Publication Date Title
EP2382659A1 (de) Elektrisches oder elektronisches verbundbauteil sowie verfahren zum herstellen eines elektrischen oder elektronischen verbundbauteils
EP2387477B1 (de) Verfahren zum herstellen einer sinterverbindung
DE102010044709B4 (de) Leistungshalbleitermodul mit Metallsinterverbindungen sowie Herstellungsverfahren
DE102014113238B4 (de) Elektronische Leistungsvorrichtung und Verfahren zur Herstellung einer elektronischen Leistungsvorrichtung
EP1364402B1 (de) Leistungsmodul mit verbessertem transienten wärmewiderstand
DE102009029577B3 (de) Verfahren zur Herstellung eines hochtemperaturfesten Leistungshalbleitermoduls
EP2042260B1 (de) Verfahren und Paste zur Kontaktierung von Metallflächen
WO2010072667A1 (de) Elektrisches oder elektronisches verbundbauteil sowie verfahren zum herstellen eines elektrischen oder elektronischen verbundbauteils
EP2761056B1 (de) Schichtverbund aus einer trägerfolie und einer schichtanordnung umfassend eine sinterbare schicht aus mindestens einem metallpulver und eine lotschicht
EP2743973A2 (de) Verfahren zur Kontaktierung eines Halbleiterelements mittels Schweißens eines Kontaktelements an eine Sinterschicht auf dem Halbleiterelement und Halbleiterbauelement mit erhöhter Stabilität gegenüber thermomechanischen Einflüssen
EP1989741B1 (de) Verfahren zum herstellen von peltier-modulen
DE102005047106A1 (de) Leistungshalbleitermodul
DE102006009159A1 (de) Verfahren zum Herstellen eines Verbundsubstrates sowie Verbundsubstrat
DE102016206542A1 (de) Verfahren zum Herstellen einer Halbleitervorrichtung
DE102019211109A1 (de) Verfahren und Entwärmungskörper-Anordnung zur Entwärmung von Halbleiterchips mit integrierten elektronischen Schaltungen für leistungselektronische Anwendungen
DE102007036045A1 (de) Elektronischer Baustein mit zumindest einem Bauelement, insbesondere einem Halbleiterbauelement, und Verfahren zu dessen Herstellung
DE102011083899A1 (de) Schichtverbund zum Verbinden von elektronischen Bauteilen umfassend eine Ausgleichsschicht, Anbindungsschichten und Verbindungsschichten
DE102018115509A1 (de) Wärmedissipationsvorrichtung, Halbleiterpackagingsystem und Verfahren zum Herstellen derselben
DE102006011743A1 (de) Verfahren zum Herstellen von Peltier-Modulen sowie Peltier-Modul
WO2010072534A1 (de) Hochtemperaturbeständige lötmittelfreie bauelementstruktur und verfahren zum elektrischen kontaktieren
EP3384527B1 (de) Elektronisches leistungsmodul
DE102014203306A1 (de) Herstellen eines Elektronikmoduls
WO2022174955A1 (de) Leistungsmodul, elektrisches gerät und verfahren zur herstellung eines leistungsmoduls
EP4189738A1 (de) Elektronisches schaltungsmodul
WO2014082769A1 (de) Verbindungsmittel zum verbinden von wenigstens zwei komponenten unter verwendung eines sinterprozesses

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 200980151786.4

Country of ref document: CN

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 09799096

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 2009799096

Country of ref document: EP

ENP Entry into the national phase

Ref document number: 2011542785

Country of ref document: JP

Kind code of ref document: A

WWE Wipo information: entry into national phase

Ref document number: 13141756

Country of ref document: US