DE102008055137A1 - Elektrisches oder elektronisches Verbundbauteil sowie Verfahren zum Herstellen eines elektrischen oder elektronischen Verbundbauteils - Google Patents
Elektrisches oder elektronisches Verbundbauteil sowie Verfahren zum Herstellen eines elektrischen oder elektronischen Verbundbauteils Download PDFInfo
- Publication number
- DE102008055137A1 DE102008055137A1 DE102008055137A DE102008055137A DE102008055137A1 DE 102008055137 A1 DE102008055137 A1 DE 102008055137A1 DE 102008055137 A DE102008055137 A DE 102008055137A DE 102008055137 A DE102008055137 A DE 102008055137A DE 102008055137 A1 DE102008055137 A1 DE 102008055137A1
- Authority
- DE
- Germany
- Prior art keywords
- sintered
- partner
- joining
- sintering
- molded part
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
- H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
- H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
- H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/0058—Laminating printed circuit boards onto other substrates, e.g. metallic substrates
- H05K3/0061—Laminating printed circuit boards onto other substrates, e.g. metallic substrates onto a metallic substrate, e.g. a heat sink
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/03—Manufacturing methods
- H01L2224/035—Manufacturing methods by chemical or physical modification of a pre-existing or pre-deposited material
- H01L2224/03505—Sintering
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04026—Bonding areas specifically adapted for layer connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04034—Bonding areas specifically adapted for strap connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05639—Silver [Ag] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/27—Manufacturing methods
- H01L2224/271—Manufacture and pre-treatment of the layer connector preform
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/27—Manufacturing methods
- H01L2224/275—Manufacturing methods by chemical or physical modification of a pre-existing or pre-deposited material
- H01L2224/27505—Sintering
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/29099—Material
- H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/29099—Material
- H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
- H01L2224/29111—Tin [Sn] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/29099—Material
- H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
- H01L2224/29113—Bismuth [Bi] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/29099—Material
- H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
- H01L2224/29116—Lead [Pb] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/29099—Material
- H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/29138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/29139—Silver [Ag] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/29099—Material
- H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/29138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/29144—Gold [Au] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/29099—Material
- H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
- H01L2224/29298—Fillers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/30—Structure, shape, material or disposition of the layer connectors prior to the connecting process of a plurality of layer connectors
- H01L2224/301—Disposition
- H01L2224/3018—Disposition being disposed on at least two different sides of the body, e.g. dual array
- H01L2224/30181—On opposite sides of the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
- H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
- H01L2224/83101—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus as prepeg comprising a layer connector, e.g. provided in an insulating plate member
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8319—Arrangement of the layer connectors prior to mounting
- H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8319—Arrangement of the layer connectors prior to mounting
- H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8319—Arrangement of the layer connectors prior to mounting
- H01L2224/83193—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/832—Applying energy for connecting
- H01L2224/83201—Compression bonding
- H01L2224/83203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/838—Bonding techniques
- H01L2224/83801—Soldering or alloying
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/838—Bonding techniques
- H01L2224/8384—Sintering
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/02—Containers; Seals
- H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
- H01L23/043—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body
- H01L23/049—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body the other leads being perpendicular to the base
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
- H01L23/18—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device
- H01L23/24—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device solid or gel at the normal operating temperature of the device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/03—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/27—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L24/30—Structure, shape, material or disposition of the layer connectors prior to the connecting process of a plurality of layer connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00013—Fully indexed content
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01047—Silver [Ag]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01063—Europium [Eu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/0133—Ternary Alloys
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/12—Passive devices, e.g. 2 terminal devices
- H01L2924/1203—Rectifying Diode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
- H01L2924/13055—Insulated gate bipolar transistor [IGBT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13062—Junction field-effect transistor [JFET]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/146—Mixed devices
- H01L2924/1461—MEMS
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/156—Material
- H01L2924/157—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2924/15738—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950 C and less than 1550 C
- H01L2924/15747—Copper [Cu] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/35—Mechanical effects
- H01L2924/351—Thermal stress
- H01L2924/3512—Cracking
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/03—Use of materials for the substrate
- H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/11—Treatments characterised by their effect, e.g. heating, cooling, roughening
- H05K2203/1131—Sintering, i.e. fusing of metal particles to achieve or improve electrical conductivity
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T428/00—Stock material or miscellaneous articles
- Y10T428/249921—Web or sheet containing structurally defined element or component
- Y10T428/249953—Composite having voids in a component [e.g., porous, cellular, etc.]
Abstract
Die Erfindung betrifft ein elektrisches und elektronisches Verbundbauteil (1), umfassend einen ersten Fügepartner (2) und mindestens einen zweiten Fügepartner (3). Erfindungsgemäß ist vorgesehen, dass zwischen dem ersten und dem zweiten Fügepartner (2, 3) ein offen poröses Sinterformteil (6, 7) aufgenommen ist, welches durch Versintern mittels Sinterpaste mit dem ersten und dem zweiten Fügepartner (2, 3) versintert ist. Ferner betrifft die Erfindung ein Herstellungsverfahren.
Description
- Stand der Technik
- Die Erfindung betrifft ein elektrisches oder elektronisches Verbundbauteil gemäß dem Oberbegriff des Anspruchs 1 sowie ein Verfahren zum Herstellen eines elektrischen oder elektronischen Verbundbauteils gemäß Anspruch 7.
- Das Fügen von Leistungshalbleitern, wie JFETs, MOSFETs, IGBTs oder Dioden mit einem Schaltungsträger einer leistungselektronischen Baugruppe und auch das Fügen des Schaltungsträgers auf eine Grundplatte/Wärmesenke wird typischerweise in Weichlöttechnologie realisiert. Aufgrund neuer EU-Gesetzgebung wird zukünftig die Verwendung von bleihaltigen Weichlotlegierungen (Sn63Pb37 und Sn5Pb95) verboten werden. Bleifreie Weichlotlegierungen auf SnAgCu-Basis können als Ersatzlegierungen nur bedingt eingesetzt werden, da diese in ihrer Zuverlässigkeit, insbesondere unter passiven und aktiven Temperaturwechsellasten, limitiert sind. Alternative hochschmelzende Weichlote als Ersatzlegierungen sind entweder zu spröde in der Handhabung (Bi97,5Ag2,5) oder zu teuer (Au80Sn20).
- Als alternative, hochtemperaturbeständige sowie hochzuverlässige Fügetechnologie ist das unmittelbare Versintern von Fügepartnern mittels Silberpaste bekannt. Diese Technologie wird als Niedertemperatur-Verbindungstechnologie (NTV) bezeichnet. Dabei wird zwischen zwei unterschiedlichen Ausführungsmöglichkeiten unterschieden, nämlich dem Sintern von Silbermetall-Flakes, wie dies in der
EP 2 426 26 B1 WO 2005/079353 A2 - Beim Sintern von Silbermetall-Flakes wird atmosphärischer Sauerstoff zum Verbrennen der Mahlwachse, eine Temperatur von etwa 240°C sowie ein hoher Prozessdruck von etwa 40 MPa benötigt. Das Sintern von Silbermetall-Nanopartikeln bietet die Option mit deutlich weniger Druck aus einem Druckbereich zwischen etwa 100 kPa und 5 MPa den Sintervorgang durchzuführen. Wie beim Sintern von Silbermetall-Flakes wird auch beim Sintern von Nanopartikeln Sauerstoff sowie eine Prozesstemperatur von etwa 280°C benötigt. Zudem enthält die bekannte Silbermetall-Nanopartikel-Pastenformulierung einen noch höheren Organikanteil, wie beispielsweise Lösungsmittel und/oder Bindemittel, als Pastenformulierungen auf Silbermetall-Flake-Basis. Bei den bekannten Verfahren wird Sinterpaste unmittelbar auf den ersten und/oder den zweiten Fügepartner aufgebracht, woraufhin die Fügepartner unter Temperatureinwirkung gegeneinander gepresst werden. Bei der Prozessführung mit Sinterpaste besteht die Schwierigkeit, hohe Gasvolumina durch die sinternde Schicht austauschen zu müssen; so muss Sauerstoff an die Fügestellen gelangen und Lösungsmittel sowie verbrannte/oxidierte Organik muss die Möglichkeit zum Austreten haben. Dies führt insbesondere unter den gewünschten niedrigen Prozessdrücken zu einer verstärkten Rissbildung, insbesondere bei großflächigen Fügungen.
- Offenbarung der Erfindung
- Der Erfindung liegt der Gedanke zugrunde, ein elektronisches oder elektrisches Verbundbauteil sowie ein Herstellungsverfahren für ein derartiges Verbundbauteil vorzuschlagen, bei denen zum einen auf bleihaltige Weichlote verzichtet werden kann und zum anderen Rissbildungen beim Versintern (Fügen) vermieden werden können.
- Diese Aufgabe wird hinsichtlich des elektrischen oder elektronischen Verbundbauteils mit den Merkmalen des Anspruchs 1 und hinsichtlich des Herstellungsverfahrens mit den Merkmalen des Anspruchs 7 gelöst. Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben. In den Rahmen der Erfindung fallen sämtliche Kombinationen aus zumindest zwei von in der Be schreibung, den Ansprüchen und/oder den Figuren offenbarten Merkmalen. Zur Vermeidung von Wiederholungen sollen vorrichtungsgemäß offenbarte Merkmale als verfahrensgemäß offenbart gelten und beanspruchbar sein. Ebenso sollen verfahrensgemäß offenbarte Merkmale als vorrichtungsgemäß offenbart gelten und beanspruchbar sein.
- Der Erfindung liegt der Gedanke zugrunde, mindestens zwei Fügepartner nicht unmittelbar mittels Sinterpaste zu versintern, d. h. unmittelbar aneinander festzulegen, sondern die Fügepartner fest durch Sintern mittels Sinterpaste, mit einem zuvor hergestellten Sinterformteil, aufweisend eine durchgehend offene Porosität, zu verbinden. Bevorzugt beträgt dabei die Dickenerstreckung des zum Einsatz kommenden Sinterformteils (Sinterfolie) in Stapelrichtung der Fügepartner zwischen etwa 10 μm und etwa 300 μm, oder mehr. Ein derartiges Sinterformteil besitzt den Vorteil bereits integrierter und im nachfolgenden Sinterprozess mit den Fügepartnern stabiler Gaskanäle für die Be- und Entlüftung der sich ausbildenden Fügestelle. Im Gegensatz zum unmittelbaren Fügen der Fügepartner miteinander durch den Einsatz von Silberpaste wird bei einem nach dem Konzept der Erfindung ausgebildeten Verbundbauteil bzw. durch ein erfindungsgemäßes Herstellungsverfahren zudem erreicht, dass lediglich ein reduzierter Gasaustausch notwendig ist, der dann zusätzlich durch die bereits vordefinierten Wege im Sinterformteil deutlich effektiver erfolgen wird. Ein weiterer Vorteil des Versehens eines porösen Sinterformteils zwischen den Fügepartnern besteht darin, dass das Sinterformteil, insbesondere dann, wenn die Fügepartner mit dem identischen Material mit dem Sinterformteil verbunden werden, aus dem das Sinterformteil besteht, bereits identische Eigenschaften wie die sich ausbildende Fügestelle aufweist, wie beispielsweise eine hohe elektrische und thermische Leitfähigkeit, eine große Porosität und damit ein vergleichsweise geringes E-Modul. Der Einsatz eines porösen Sinterformteils als Einsatz- bzw. Einlegteil wirkt sich positiv auf den Sinterprozess zum Fügen der Fügepartner mit dem Sinterformteil aus, insbesondere wenn großflächige Fügepartner, wie Silizium-Leistungshalbleiter und Schaltungsträger oder Schaltungsträger und Wärmesenken durch Sintern mit dem Sinterformteil verbunden werden. Ein weiterer Vorteil des Einsatzes eines Sinterformteils besteht darin, dass die Freiheiten beim Design der Fügestelle erweitert werden, da das Sinterformteil eine größere Fläche als zumindest einer der Fügepartner, vorzugsweise als beide Fügepartner haben kann und/oder die Fügepartner deutlich weiter voneinander beabstandet werden können, als bei der Prozessführung nach dem Stand der Technik, also bei einem unmittelbaren Versintern der Fügepartner mittels Sinterpaste. Der Vorteil besteht insbesondere in einer erhöhten Temperaturwechselbeständigkeit.
- Die Erfindung kann in einer Vielzahl von elektrischen und/oder elektronischen Anwendungen eingesetzt werden. Besonders bevorzugt ist die Realisierung in leistungselektronischen Modulen, die beispielsweise für viele Formen der Energiewandlung benötigt werden, insbesondere mechanisch/elektrisch (Generator, Gleichrichter), elektrisch/elektrisch (Umrichter, AC/AC, DC/DC) sowie elektrisch/mechanisch (elektrische Antriebe, Wechselrichtung). Darüber hinaus können entsprechend ausgebildete leistungselektronische Module für die Gleichrichtung in einem Kraftfahrzeug-Generator eingesetzt werden, zur Steuerung elektrischer Antriebe, für DC/DC-Wandler, für eine Pulswechselrichtung, für hybride/FC-/E-Antriebe sowie für Photovoltaik-Wechselrichter, etc. Zusätzlich oder alternativ können auch einzelne Bauelemente mit höheren Verlustleistungen, insbesondere auf den Stanzgittern diskreter Packages gemäß der Erfindung gefügt werden, die dann beispielsweise als vollständig bleifreie Lösungen in der Leiterplattentechnologie eingesetzt werden können.
- Besonders bevorzugt ist die Realisierung der Erfindung in Aufbauten mit Halbleiter-Laser-Dioden oder bei MEMS und Sensoren, insbesondere für Hochtemperaturanwendungen. Weitere Anwendungsgebiete sind Halbleiterleuchtdioden und Hochfrequenzhalbleiter für Radaranwendungen.
- Ganz besonders bevorzugt ist eine Ausführungsform des Verbundbauteils, bei der das Sinterformteil aus Silbermetall, insbesondere Silbermetall-Flakes, hergestellt ist und/oder Silbermetall, insbesondere Silbermetall-Flakes, umfasst. Aus Silbermetall hergestellte oder Silbermetall umfassende Sinterformteile sind im Hinblick auf die hohe elektrische und thermische Leitfähigkeit von Vorteil. Darüber hinaus eignet sich Silber zum Realisieren einer durchgehend offenen, Gaskanäle bildenden, Porosität. Weiter bevorzugt ist es, wenn ein derartig aufgebautes Sinterformteil mit Hilfe von Silbersinterpaste mit zumindest einem der Fügepartner, vorzugsweise mit beiden Fügepartner gefügt wird. Ganz besonders bevorzugt wird das Sinterformteil in einem Silber-Sinterprozess hergestellt, der vor zugsweise derart ausgeführt wird, dass sich das Sinterformteil oder ein in eine Vielzahl von Sinterformteilen nachträglich aufzuteilendes Sinterteil beim zugehörigen Pressvorgang weder mit dem zum Einsatz kommenden Stempel noch mit dem zum Einsatz kommenden Matrize verbindet. Dies kann beispielsweise dadurch realisiert werden, dass Stempel und Matrize oxidbelegte Stahloberflächen aufweisen, wie dies beispielsweise in der Dissertation von Mertens, auf den Seiten 78 und 79, ISBN 3-18-336521-9 beschrieben ist.
- In Weiterbildung der Erfindung ist mit Vorteil vorgesehen, dass der erste und/oder der zweite Fügepartner mit dem Sinterformteil, insbesondere mittels Sinterpaste, vorzugsweise mittels Silbersinterpaste versintert sind/ist. Durch die gleichmäßige Ausprägung der Porosität in der erhaltenen kombinierten Sinter-Fügestelle aus Sinterformteil und Sinterpaste sollten sich wesentliche Materialkennwerte, wie mechanische Moduli, sowie elektrische und/oder thermische Leitfähigkeit gleichmäßiger darstellen lassen, als dies im Stand der Technik möglich war. Bevorzugt wird die Sinterpaste, insbesondere die Silbersinterpaste entweder sowohl auf die Fügepartner als auch auf das dann als Depot dienende Sinterformteil aufgetragen, oder alternativ nur beidseitig auf das Sinterformteil oder weiter alternativ nur auf eine Seite des Sinterformteils und auf nur einen Fügepartner. Beim Fügeprozess werden durch Temperatur und gegebenenfalls Druckeinbringung die organischen Komponenten aus der Sinterpaste entfernt. Ein Abtransport der verdunsteten oder oxidierten organischen Bestandteile ist durch die offene Porosität des vorgesinterten Sinterteils sichergestellt. Im weiteren Verlauf des Fügeprozesses kommt es zu einem Versintern der Sinterpaste, insbesondere der Silbersinterpaste mit dem jeweiligen Fügepartner und dem porösen Silbersinterteil (Silber-Preform). Dabei werden weitere organische Bestandteile oxidiert. Die Oxidationsprodukte und der benötigte Sauerstoff werden durch das vorgesinterte Silberformteil transportiert.
- Im Hinblick auf die Ausbildung des ersten und des zweiten Fügepartners gibt es die unterschiedlichsten Möglichkeiten, die zu unterschiedlichsten Verbundbauteilen führen. Ganz besonders bevorzugt handelt es sich bei dem ersten Fügepartner um ein Elektronikbauteil, vorzugsweise ein Halbleiterbauteil, ganz besonders bevorzugt um einen Leistungshalbleiter, welcher über ein Sinterformteil mit dem zweiten Fügeteil, insbesondere einem Schaltungsträger (Leiterplatte) verbindbar ist. Ebenso ist es möglich, einen ersten, als Schaltungsträger ausgebildeten Fügepartner über ein Sinterformteil mit einem zweiten, vorzugsweise als Grundplatte, insbesondere aus Kupfer, ausgebildeten zweiten Fügepartner zu verbinden. Bevorzugt dient die Kupfergrundplatte als Wärmesenke oder ist mit einem als Wärmesenke dienenden Kühlkörper verbunden. Auch ist es möglich, den Kühlkörper (erster Fügepartner) mit der Grundplatte (zweiter Fügepartner) über ein Sinterformteil miteinander zu verbinden. Ferner ist es möglich, über ein Sinterformteil mindestens einen Bonddraht oder mindestens ein Bondbändchen mit einem weiteren Fügepartner, insbesondere einem Elektronikbauteil, vorzugsweise einem Halbleiterbauteil, insbesondere einem Leistungshalbleiterbauteil oder einen Schaltungsträger (Elektrikbauteil) zu verbinden, d. h. (zu kontaktieren). Hierbei wirkt das Sinterformteil zuverlässigkeitserhöhend. Ebenso ist es möglich, dass es sich bei dem ersten Fügepartner beispielsweise um ein elektrisches Bauteil, insbesondere ein Stanzgitter (Leitungsgitter) handelt, welches über ein Sinterformteil mit einem zweiten Fügepartner, insbesondere einem Schaltungsträger, genauer einem Metall des Schaltungsträgers verbindbar ist. Bisher wurden Stanzgitter unmittelbar auf eine Leiterplatte (Schaltungsträger) gelötet, wodurch häufig eingeschlossene Poren/Hohlräume (Lunker) resultieren. Ferner schwankt der Fügespalt bei bekannten Prozessführungen stark, so dass eine Zuverlässigkeit unter Temperatur- und Temperaturwechselbelastung nicht in jedem Fall gegeben ist bzw. garantiert werden kann. Weitere, sich aus den Ansprüchen ergebende Kombinationen von erstem und zweitem Fügepartner sind realisierbar, wobei die Fügepartner mit dem Sinterformteil durch Sintern mittels Sinterpaste verbindbar ist.
- Der Einsatz von Sinterformteilen ist nicht auf Verbundbauteile mit lediglich zwei Fügepartnern beschränkt. So ist es beispielsweise denkbar, ein Verbundbauteil mit zwei oder noch mehr Sinterformteilen herzustellen, wobei jeweils über ein Sinterformteil mindestens zwei Fügepartner aneinander festgelegt werden. Auf diese Weise kann ein sandwichartiger Aufbau, umfassend drei oder mehr Fügepartner hergestellt werden, wobei die Fügepartner und die Sinterformteile bevorzugt in einer Stapelrichtung gestapelt sind. So kann beispielsweise ein von einem Leistungshalbleiter gebildeter zweiter Fügepartner auf beiden Seiten über jeweils ein Sinterformteil mit einem einen ersten bzw. einen zweiten Fügepartner bildenden Schaltungsträger verbunden werden, so dass der Leistungshalbleiter sand wichartig zwischen den Schaltungsträgern aufgenommen ist und wobei sich jeweils zwischen einem Schaltungsträger und dem Leistungshalbleiter ein Sinterformteil befindet. Der Sandwichaufbau muss nicht zwingend in einem Prozessschritt realisiert werden, sondern kann beispielsweise auch zwei- oder mehrstufig hergestellt werden.
- Die Erfindung führt auch auf ein Verfahren zum Herstellen eines elektrischen oder elektronischen Verbundbauteils, vorzugsweise eines wie zuvor beschrieben ausgebildeten Verbundbauteils. Kern des Verfahrens ist es, mindestens zwei Fügepartner mit einem offen porösen Sinterformteil (Sinterfolie) mittels Sinterpaste zu versintern, wobei es möglich ist, für beide Fügepartner die gleiche Sinterpaste oder alternativ unterschiedliche Sinterpasten einzusetzen. Dabei werden die Fügepartner ganz besonders an zwei voneinander abgewandten Seiten des Sinterformteils angesintert. Der Vorteil des erfindungsgemäßen Verfahrens besteht darin, dass durch die durchgängig offen-poröse Struktur des Sinterformteils Gase beim Verbindungsprozess (Sinterprozess) mit den Fügepartnern entweichen und bei Bedarf Gase, wie Sauerstoff an die Fügestellen geführt werden kann. Bevorzugt erfolgt die Gasabfuhr und die Gaszufuhr aus seitlicher Richtung, also quer zur Stapelrichtung der Fügepartner.
- Ganz besonders bevorzugt ist eine Ausführungsvariante des Verfahrens, bei dem vor dem Fügeprozess das Sinterformteil (Sinterfolie), insbesondere mittels eines Stempels und einer Matrize, hergestellt wird. Dabei ist es möglich, unmittelbar das Sinterformteil zu sintern, oder das Sinterformteil nach erfolgtem Sinterprozess aus einem großen Sinterteil herauszuarbeiten, beispielsweise herauszustanzen, zu sägen oder zu schneiden.
- Weitere Vorteile, Merkmale und Einzelheiten der Erfindung ergeben sich aus der nachfolgenden Beschreibung bevorzugter Ausführungsbeispiele sowie anhand der Zeichnungen.
- Diese zeigen in:
-
1 ein leistungselektronisches Verbundbauteil (hier leistungselektronische Baugruppe/Modul), -
2 eine ausschnittsweise Darstellung eines Sinterformteils zum miteinander Verbinden zweier Fügepartner, -
3 schematisch einen Herstellungsprozess zum Herstellen eines elektrischen oder elektronischen Verbundbauteils, umfassend zwei Fügepartner, und -
4 in einer schematischen Darstellung einen Herstellungsprozess zum Herstellen eines elektrischen oder elektronischen Verbundbauteils mit drei Fügepartnern und zwei Sinterformteilen. - In den Figuren sind gleiche Elemente und Elemente mit der gleichen Funktion mit den gleichen Bezugszeichen gekennzeichnet.
-
1 zeigt ein elektronisches Verbundbauteil1 . Dieses umfasst einen ersten Fügepartner2 , einen zweiten Fügepartner3 sowie einen dritten Fügepartner4 . In dem gezeigten Ausführungsbeispiel handelt es sich bei dem ersten Fügepartner2 um ein Leistungshalbleiter-Bauelement, hier einen IGB-Transistor. Bei dem zweiten Fügepartner3 handelt es sich um einen Schaltungsträger und bei dem dritten Fügepartner4 um eine Grundplatte aus Kupfer. Die Grundplatte aus Kupfer ist wiederum an einem Kühlkörper5 (Wärmesenke) festgelegt. - Zwischen dem ersten Fügepartner
2 und dem zweiten Fügepartner3 ist ein Sinterformteil6 mit einer Dickenerstreckung von etwa 50 μm in eine Stapelrichtung S angeordnet. Der erste Fügepartner2 und der zweite Fügepartner3 sind an zwei voneinander abgewandten Seiten des Sinterformteils6 durch Sintern mittels Silber-Sinterpaste festgelegt. Auch das Sinterformteil6 ist aus Silbersintermaterial gebildet. Der zweite Fügepartner3 ist wiederum über ein weiteres Sinterformteil7 mit dem dritten Fügepartner4 verbunden, wobei auch der dritte Fügepartner4 sowie der zweite Fügepartner3 jeweils mit Silbersinterpaste mit dem Sinterformteil7 fest verbunden sind. - In dem gezeigten Ausführungsbeispiel ist der dritte Fügepartner
4 mit dem Kühlkörper5 unmittelbar verlötet. Alternativ (nicht dargestellt) kann zwischen dem dritten Fügepartner4 und dem Kühlkörper5 auch ein Sinterformteil vorgesehen werden, mit dem der dritte Fügepartner4 und der Kühlkörper5 , durch Sintern mittels Sinterpaste festgelegt sind. - Wie sich weiter aus
1 ergibt, ist an dem von der Grundplatte gebildeten dritten Fügepartner4 ein Kunststoffgehäuse8 festgelegt, welches die Stapelanordnung, umfassend den ersten und den zweiten Fügepartner2 ,3 sowie das Sinterformteil6 umschließt. Die sogenannte Stapelanordnung ist umgeben von einer elastischen Schutzmasse9 . Durch diese hindurch sind bis an die Außenseite des Gehäuses8 Anschlussdrähte10 ,11 geführt, die über das Sinterformteil6 an dem zweiten Fügepartner3 (Schaltungsträger), diese kontaktierend, festgelegt sind. -
2 zeigt den Aufbau eines Sinterformteils6 , welches aus Silbermetall-Flakes hergestellt ist. Zu erkennen ist die durchgehend offene Porosität. Diese bildet Gasdurchlasskanäle, durch die Gase von den Fügestellen weg nach außen bzw. zu den Fügestellen bei einem Versinterungsprozess hin strömen kann. Bevorzugt treten die Gase seitlich, also quer zur Stapelrichtung S (vgl.1 ) aus den Poren aus, wodurch eine Rissbildung durch den Sinterprozess unter Einsatz von Sinterpaste vermieden wird. -
3 zeigt stark schematisiert den Herstellungsprozess zum Herstellen eines in der Zeichnungsebene rechts dargestellten elektrischen oder elektronischen Verbundbauteils1 . Letzteres umfasst einen ersten in der Zeichnungsebene oberen Fügepartner2 und einen zweiten in der Zeichnungsebene unteren Fügepartner3 , die ein Sinterformteil6 sandwichartig zwischen sich aufnehmen. Bei dem ersten Fügepartner2 handelt es sich beispielsweise um einen Chip und bei dem zweiten Fügepartner3 um einen Schaltungsträger. Alternativ ist es denkbar, dass es sich bei dem ersten Fügepartner2 um einen Schaltungsträger und bei dem zweiten Fügepartner3 um eine Grundplatte, insbesondere aus Kupfer, und/oder einen Kühlkörper handelt. Weitere, sich aus den Ansprüchen ergebende Kombinationen von erstem und zweitem Fügepartner2 ,3 sind alternativ realisierbar. In dem gezeigten Ausführungsbeispiel wurde auf beide Flächenseiten des Sinterformteils6 zunächst Sinterpaste12 , hier Silbersinterpaste als Depot aufgebracht. Nach dem Stapeln in Stapelrichtung S werden die Fügepartner2 ,3 , das Sinterformteil6 sowie die Sinterpaste12 einem Sinterprozess13 zugeführt. Bei diesem Sinterprozess handelt es sich um den zweiten Sinterprozess des Sinterformteils6 . Der Gasaustausch für das Sintern der Sinterpaste12 kann über das gesamte poröse Volumen des Sinterformteils6 stattfinden. - Sinterungen zwischen den Fügepartnern
2 ,3 zeigen nach dem Sinterprozess üblicherweise am Randbereich (insbesondere an einer Chipkante) nicht dieselbe Porosität wie in einem Innenbereich auf. Dies ist darauf zurückzuführen, dass dort keine isostatischen Druckverhältnisse aufgebaut werden können und somit die Sinterung lokal mit weniger Kompression stattfindet. Für den Fall, dass ausschließlich Sinterpaste zum Einsatz kommt, ist es denkbar, dass sich zusätzlich eine wulstförmige Ausquetschung im Randbereich der Fügezonen ergibt. - Anhand von
3 ist auch ein alternativer Fügeprozess erläuterbar. So kann es sich beispielsweise bei dem zweiten Fügepartner3 um einen Schaltungsträger, insbesondere das Metall eines Schaltungsträgers, typischerweise Kupfer oder eine Kupferlegierung, handeln und bei dem ersten Fügepartner2 um ein Stanzgitter, typischerweise aus Kupfer oder einer Kupferlegierung. Es kann beispielsweise auf den zweiten Fügepartner3 Sinterpaste gedruckt oder dispenst werden. Daraufhin wird das Sinterformteil6 aufgelegt. Bei Bedarf kann das Sinterformteil6 bereits ein Sinterpastendepot auf der Gegenseite für den ersten Fügepartner2 (Stanzgitter) mit sich bringen. Alternativ wird die Sinterpaste in einem nachgelagerten Prozess, beispielsweise Dispensen, als Sinterpastendepot aufgebracht. Anschließend wird der erste Fügepartner2 auf die Sinterpaste aufgebracht und einem Sinterprozess (Druck + Temperatur) zugeführt. Die poröse Struktur des Sinterformteils6 bringt nun ausreichende Möglichkeiten für die Entgasung aus dem Sinterpastensystem mit sich. -
4 zeigt in der Zeichnungsebene rechts ein vielteiliges elektrisches oder elektronisches Verbundbauteil1 . Dieses umfasst insgesamt drei Fügepartner2 ,3 ,4 , wobei zwischen jeweils zwei Fügepartnern2 ,3 ;3 ,4 ein Sinterformteil6 ,7 angeordnet ist. Beispielsweise kann es sich bei dem ersten und dem dritten Fügepartner2 ,4 jeweils um einen Schaltungsträger und bei dem zentrischen, d. h. inneren Fügepartner3 um einen Leistungshalbleiter handeln. Der Sandwichaufbau muss nicht zwingend in einem gemeinsamen Sinterprozess gefügt werden, sondern es kann auch eine zweistufige Prozessführung realisiert werden, beispielsweise zu nächst der erste Fügepartner1 , das Sinterformteil6 , der zweite Fügepartner3 und dann anschließend der dritte Fügepartner4 oder alternativ zunächst der dritte Fügepartner4 , das weitere Sinterformteil7 , der zweite Fügepartner3 und dann nachgelagert der erste Fügepartner2 . - ZITATE ENTHALTEN IN DER BESCHREIBUNG
- Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
- Zitierte Patentliteratur
-
- - EP 242626 B1 [0003]
- - WO 2005/079353 A2 [0003]
- Zitierte Nicht-Patentliteratur
-
- - Dissertation von Mertens, auf den Seiten 78 und 79, ISBN 3-18-336521-9 [0010]
Claims (13)
- Elektrisches oder elektronisches Verbundbauteil, umfassend einen ersten Fügepartner (
2 ) und mindestens einen zweiten Fügepartner (3 ), dadurch gekennzeichnet, dass zwischen dem ersten und dem zweiten Fügepartner (2 ,3 ) ein offen poröses Sinterformteil (6 ,7 ) aufgenommen ist, welches durch Versintern mittels Sinterpaste mit dem ersten und dem zweiten Fügepartner (2 ,3 ) versintert ist. - Verbundbauteil nach Anspruch 1, dadurch gekennzeichnet, dass das Sinterformteil (
6 ,7 ) aus Silbermetall, insbesondere Silbermetall-Flakes, hergestellt ist und/oder Silbermetall, insbesondere Silbermetall-Flakes, umfasst. - Verbundbauteil nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der erste Fügepartner (
2 ) ein Elektronikbauteil, vorzugsweise ein Halbleiterbauteil, insbesondere ein Leistungshalbleiterbauteil, oder ein Schaltungsträger, insbesondere eine Metallisierung des Schaltungsträgers, oder ein Stanzgitter, oder ein Bonddraht, oder ein Bondbändchen, oder eine Grundplatte ist. - Verbundbauteil nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der zweite Fügepartner (
3 ) ein Elektronikbauteil, vorzugsweise ein Halbleiterbauteil, insbesondere ein Leistungshalbleiterbauteil, oder ein Schaltungsträger, insbesondere eine Metallisierung des Schaltungsträgers, oder eine Grundplatte, vorzugsweise aus Kupfer, oder ein Kühlkörper (5 ) ist. - Verbundbauteil nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass zwischen dem ersten Fügepartner (
2 ) und einem dritten, oder vierten Fügepartner (4 ) ein weiteres Sinterformteil (7 ), und/oder zwischen dem zweiten Fügepartner (3 ) und einem dritten, oder einem vierten Fügepartner (4 ) ein weiteres Sinterformteil (7 ) aufgenommen ist, welches bevorzugt mit den benachbarten Fügepartnern (2 ,3 ,4 ) mittels Sinterpaste versintert ist. - Verbundbauteil nach Anspruch 5, dadurch gekennzeichnet, dass der dritte und/oder der vierte Fügepartner (
4 ) ein Elektronikbauteil, vorzugsweise ein Halbleiterbauteil, insbesondere ein Leistungshalbleiterbauteil, oder ein Schaltungsträger, insbesondere eine Metallisierung des Schaltungsträgers, oder eine Grundplatte, vorzugsweise aus Kupfer, oder ein Kühlkörper (5 ) sind/ist. - Verfahren zum Herstellen eines elektrischen oder elektronischen Verbundbauteils (
1 ), vorzugsweise nach einem der vorhergehenden Ansprüche, bei dem ein erster und ein zweiter Fügepartner (2 ,3 ) fest mit einem offen porösen Sinterformteil (6 ,7 ) mittels Sinterpaste versintert werden. - Verfahren nach Anspruch 7, dadurch gekennzeichnet, dass der erste und der zweite Fügepartner (
2 ,3 ) auf zwei voneinander abgewandten Seiten des Sinterformteils (6 ,7 ) festgelegt werden. - Verfahren nach einem der Ansprüche 7 oder 8, dadurch gekennzeichnet, dass der erste und/oder der zweite Fügepartner (
2 ,3 ) mittels Sinterpaste (12 ,13 ) mit dem Sinterformteil (6 ) in einem gemeinsamen Sinterschritt unter Temperatur- und/oder Druckeinwirkung versintert werden. - Verfahren nach Anspruch 9, dadurch gekennzeichnet, dass die Sinterpaste (
12 ,13 ) vor dem Versintern auf den ersten Fügepartner (2 ) und/oder den zweiten Fügepartner (3 ) und/oder das Sinterformteil (6 ,7 ) aufgetragen, vorzugsweise gedruckt oder dispenst, wird. - Verfahren nach einem der Ansprüche 7 bis 10, dadurch gekennzeichnet, dass zwischen dem ersten Fügepartner (
2 ) und einem dritten, oder vierten Fügepartner (4 ) ein weiteres Sinterformteil (7 ), und/oder zwischen dem zweiten Fügepartner (3 ) und einem dritten, oder einem vierten Fügepartner (4 ) ein weiteres Sinterformteil (7 ) angeordnet wird, welches bevorzugt mit den benachbarten Fügepartnern (2 ,3 ,4 ) mittels Sinterpaste (12 ,13 ) versintert wird. - Verfahren nach Anspruch 11, dadurch gekennzeichnet, dass das Versintern des weiteren Sinterformteils (
7 ) mit dem ersten oder dem zweiten Fügepartner (2 ,3 ) sowie das Versintern des Sinterformteils (6 ,7 ) mit dem ersten und dem zweiten Fügepartner (2 ,3 ) in einem gemeinsamen Prozessschritt oder in separaten Prozessschritten durchgeführt wird. - Verfahren nach einem der Ansprüche 7 bis 12 dadurch gekennzeichnet, dass ein Sinterteil in eine Vielzahl von Sinterformteilen (
6 ,7 ) vereinzelt wird.
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102008055137A DE102008055137A1 (de) | 2008-12-23 | 2008-12-23 | Elektrisches oder elektronisches Verbundbauteil sowie Verfahren zum Herstellen eines elektrischen oder elektronischen Verbundbauteils |
CN2009801517864A CN102272921A (zh) | 2008-12-23 | 2009-12-18 | 电或电子复合元件以及制造电或电子复合元件的方法 |
US13/141,756 US20120028025A1 (en) | 2008-12-23 | 2009-12-18 | Electrical or electronic composite component and method for producing an electrical or electronic composite component |
PCT/EP2009/067498 WO2010072667A1 (de) | 2008-12-23 | 2009-12-18 | Elektrisches oder elektronisches verbundbauteil sowie verfahren zum herstellen eines elektrischen oder elektronischen verbundbauteils |
JP2011542785A JP2012513683A (ja) | 2008-12-23 | 2009-12-18 | 電気または電子複合構成部材、ならびに電気または電子複合構成部材を製造するための方法 |
EP09799096A EP2382660A1 (de) | 2008-12-23 | 2009-12-18 | Elektrisches oder elektronisches verbundbauteil sowie verfahren zum herstellen eines elektrischen oder elektronischen verbundbauteils |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102008055137A DE102008055137A1 (de) | 2008-12-23 | 2008-12-23 | Elektrisches oder elektronisches Verbundbauteil sowie Verfahren zum Herstellen eines elektrischen oder elektronischen Verbundbauteils |
Publications (1)
Publication Number | Publication Date |
---|---|
DE102008055137A1 true DE102008055137A1 (de) | 2010-07-01 |
Family
ID=41648453
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102008055137A Withdrawn DE102008055137A1 (de) | 2008-12-23 | 2008-12-23 | Elektrisches oder elektronisches Verbundbauteil sowie Verfahren zum Herstellen eines elektrischen oder elektronischen Verbundbauteils |
Country Status (6)
Country | Link |
---|---|
US (1) | US20120028025A1 (de) |
EP (1) | EP2382660A1 (de) |
JP (1) | JP2012513683A (de) |
CN (1) | CN102272921A (de) |
DE (1) | DE102008055137A1 (de) |
WO (1) | WO2010072667A1 (de) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102012221396A1 (de) * | 2012-11-22 | 2014-06-05 | Robert Bosch Gmbh | Anordnung für elektronische Baugruppen mit einer Verbindungsschicht mit einer Gradientenstruktur und/oder mit Abrundungen im Eckbereich |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6026900B2 (ja) * | 2013-01-30 | 2016-11-16 | 京セラ株式会社 | 電子部品収納用パッケージおよびそれを用いた電子装置 |
SG10201801481SA (en) | 2013-08-29 | 2018-04-27 | Alpha Assembly Solutions Inc | Composite and multilayered silver films for joining electrical and mechanical components |
JP6354147B2 (ja) * | 2013-12-13 | 2018-07-11 | 三菱マテリアル株式会社 | 半導体装置、及び半導体装置の製造方法 |
DE102016123917A1 (de) * | 2016-12-09 | 2018-06-14 | Endress+Hauser SE+Co. KG | Elektronik-Baugruppe |
CN108243137B (zh) * | 2016-12-27 | 2021-08-13 | 普天信息技术有限公司 | 一种无线帧业务子带帧结构资源分配方法 |
WO2018136453A1 (en) * | 2017-01-17 | 2018-07-26 | Laird Technologies, Inc. | Compressible foamed thermal interface materials and methods of making the same |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB1132748A (en) * | 1965-06-22 | 1968-11-06 | Siemens Ag | A semiconductor component including one or more pressure-contact junctions |
US4856185A (en) * | 1986-12-22 | 1989-08-15 | Siemens Aktiengesellschaft | Method for fastening electronic components to a substrate using a film |
EP0242626B1 (de) | 1986-04-22 | 1991-06-12 | Siemens Aktiengesellschaft | Verfahren zur Befestigung von elektronischen Bauelementen auf einem Substrat |
EP0491389A1 (de) * | 1990-12-19 | 1992-06-24 | Siemens Aktiengesellschaft | Leistungshalbleiterbauelement |
JPH0951060A (ja) * | 1995-08-09 | 1997-02-18 | Mitsubishi Materials Corp | パワーモジュール用基板の端子構造 |
US20040191497A1 (en) * | 2003-03-25 | 2004-09-30 | Toshiro Hiraoka | Wiring member and method of manufacturing the same |
WO2005079353A2 (en) | 2004-02-18 | 2005-09-01 | Virginia Tech Intellectual Properties, Inc. | Nanoscale metal paste for interconnect and method of use |
DE102005047566A1 (de) * | 2005-10-05 | 2007-04-12 | Semikron Elektronik Gmbh & Co. Kg | Herstellungsverfahren und Anordnung mit einem Leistungshalbleiterbauelement und mit einem Gehäuse |
Family Cites Families (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4030004A (en) * | 1971-04-16 | 1977-06-14 | Nl Industries, Inc. | Dielectric ceramic matrices with end barriers |
US4187599A (en) * | 1975-04-14 | 1980-02-12 | Motorola, Inc. | Semiconductor device having a tin metallization system and package containing same |
EP0297512B1 (de) * | 1987-06-30 | 1993-09-08 | Sumitomo Electric Industries, Ltd. | Trägerelement für Halbleiterapparat |
US5075262A (en) * | 1990-02-21 | 1991-12-24 | Johnson Matthey, Inc. | Silver-glass pastes |
WO2004074210A1 (ja) * | 1992-07-03 | 2004-09-02 | Masanori Hirano | セラミックス-金属複合体およびその製造方法 |
US5527627A (en) * | 1993-03-29 | 1996-06-18 | Delco Electronics Corp. | Ink composition for an ultra-thick thick film for thermal management of a hybrid circuit |
DE4315272A1 (de) * | 1993-05-07 | 1994-11-10 | Siemens Ag | Leistungshalbleiterbauelement mit Pufferschicht |
US5847927A (en) * | 1997-01-27 | 1998-12-08 | Raytheon Company | Electronic assembly with porous heat exchanger and orifice plate |
DE10009678C1 (de) * | 2000-02-29 | 2001-07-19 | Siemens Ag | Wärmeleitende Klebstoffverbindung und Verfahren zum Herstellen einer wärmeleitenden Klebstoffverbindung |
CA2447683A1 (en) * | 2001-04-16 | 2002-10-24 | James J. Cassidy | Dense/porous structures for use as bone substitutes |
US7083850B2 (en) * | 2001-10-18 | 2006-08-01 | Honeywell International Inc. | Electrically conductive thermal interface |
JP2004298962A (ja) * | 2003-03-17 | 2004-10-28 | Mitsubishi Materials Corp | はんだ接合材及びこれを用いたパワーモジュール基板 |
JP2006059904A (ja) * | 2004-08-18 | 2006-03-02 | Toshiba Corp | 半導体装置およびその製造方法 |
JP4635230B2 (ja) * | 2005-01-20 | 2011-02-23 | 日産自動車株式会社 | 接合方法及び接合構造 |
DE102006009159A1 (de) * | 2006-02-21 | 2007-08-23 | Curamik Electronics Gmbh | Verfahren zum Herstellen eines Verbundsubstrates sowie Verbundsubstrat |
DE102007022337A1 (de) * | 2007-05-12 | 2008-11-20 | Semikron Elektronik Gmbh & Co. Kg | Gesintertes Leistungshalbleitersubstrat sowie Herstellungsverfahren hierzu |
JP5123633B2 (ja) * | 2007-10-10 | 2013-01-23 | ルネサスエレクトロニクス株式会社 | 半導体装置および接続材料 |
JP2009164208A (ja) * | 2007-12-28 | 2009-07-23 | Mitsubishi Electric Corp | 半導体装置および半導体装置の製造方法 |
-
2008
- 2008-12-23 DE DE102008055137A patent/DE102008055137A1/de not_active Withdrawn
-
2009
- 2009-12-18 EP EP09799096A patent/EP2382660A1/de not_active Withdrawn
- 2009-12-18 WO PCT/EP2009/067498 patent/WO2010072667A1/de active Application Filing
- 2009-12-18 JP JP2011542785A patent/JP2012513683A/ja active Pending
- 2009-12-18 US US13/141,756 patent/US20120028025A1/en not_active Abandoned
- 2009-12-18 CN CN2009801517864A patent/CN102272921A/zh active Pending
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB1132748A (en) * | 1965-06-22 | 1968-11-06 | Siemens Ag | A semiconductor component including one or more pressure-contact junctions |
EP0242626B1 (de) | 1986-04-22 | 1991-06-12 | Siemens Aktiengesellschaft | Verfahren zur Befestigung von elektronischen Bauelementen auf einem Substrat |
US4856185A (en) * | 1986-12-22 | 1989-08-15 | Siemens Aktiengesellschaft | Method for fastening electronic components to a substrate using a film |
EP0491389A1 (de) * | 1990-12-19 | 1992-06-24 | Siemens Aktiengesellschaft | Leistungshalbleiterbauelement |
JPH0951060A (ja) * | 1995-08-09 | 1997-02-18 | Mitsubishi Materials Corp | パワーモジュール用基板の端子構造 |
US20040191497A1 (en) * | 2003-03-25 | 2004-09-30 | Toshiro Hiraoka | Wiring member and method of manufacturing the same |
WO2005079353A2 (en) | 2004-02-18 | 2005-09-01 | Virginia Tech Intellectual Properties, Inc. | Nanoscale metal paste for interconnect and method of use |
DE102005047566A1 (de) * | 2005-10-05 | 2007-04-12 | Semikron Elektronik Gmbh & Co. Kg | Herstellungsverfahren und Anordnung mit einem Leistungshalbleiterbauelement und mit einem Gehäuse |
Non-Patent Citations (1)
Title |
---|
Dissertation von Mertens, auf den Seiten 78 und 79, ISBN 3-18-336521-9 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102012221396A1 (de) * | 2012-11-22 | 2014-06-05 | Robert Bosch Gmbh | Anordnung für elektronische Baugruppen mit einer Verbindungsschicht mit einer Gradientenstruktur und/oder mit Abrundungen im Eckbereich |
Also Published As
Publication number | Publication date |
---|---|
EP2382660A1 (de) | 2011-11-02 |
JP2012513683A (ja) | 2012-06-14 |
CN102272921A (zh) | 2011-12-07 |
WO2010072667A1 (de) | 2010-07-01 |
US20120028025A1 (en) | 2012-02-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE102008055134A1 (de) | Elektrisches oder elektronisches Verbundbauteil sowie Verfahren zum Herstellen eines elektrischen oder elektronischen Verbundbauteils | |
EP2387477B1 (de) | Verfahren zum herstellen einer sinterverbindung | |
DE102010044709B4 (de) | Leistungshalbleitermodul mit Metallsinterverbindungen sowie Herstellungsverfahren | |
DE102009029577B3 (de) | Verfahren zur Herstellung eines hochtemperaturfesten Leistungshalbleitermoduls | |
DE102008064826B3 (de) | Halbleiterbauelement und Verfahren zum Herstellen desselben | |
EP2761056B1 (de) | Schichtverbund aus einer trägerfolie und einer schichtanordnung umfassend eine sinterbare schicht aus mindestens einem metallpulver und eine lotschicht | |
DE102008055137A1 (de) | Elektrisches oder elektronisches Verbundbauteil sowie Verfahren zum Herstellen eines elektrischen oder elektronischen Verbundbauteils | |
DE102012222791A1 (de) | Verfahren zur Kontaktierung eines Halbleiters und Halbleiterbauelement mit erhöhter Stabilität gegenüber thermomechanischen Einflüssen | |
EP1989741B1 (de) | Verfahren zum herstellen von peltier-modulen | |
EP2812912A2 (de) | Verbindungsanordnung eines elektrischen und/oder elektronischen bauelements | |
WO2005081371A2 (de) | Verfahren zum herstellen von plattenstapeln, insbesondere von aus plattenstapeln bestehenden kühlern oder kühlerelementen | |
DE102019211109A1 (de) | Verfahren und Entwärmungskörper-Anordnung zur Entwärmung von Halbleiterchips mit integrierten elektronischen Schaltungen für leistungselektronische Anwendungen | |
WO2009016039A1 (de) | Elektronischer baustein mit zumindest einem bauelement, insbesondere einem halbleiterbauelement, und verfahren zu dessen herstellung | |
DE102011083899A1 (de) | Schichtverbund zum Verbinden von elektronischen Bauteilen umfassend eine Ausgleichsschicht, Anbindungsschichten und Verbindungsschichten | |
DE102010001666A1 (de) | Elektrisches oder elektronisches Verbundbauteil | |
DE102018115509A1 (de) | Wärmedissipationsvorrichtung, Halbleiterpackagingsystem und Verfahren zum Herstellen derselben | |
DE102006011743A1 (de) | Verfahren zum Herstellen von Peltier-Modulen sowie Peltier-Modul | |
EP3384527B1 (de) | Elektronisches leistungsmodul | |
DE102014203306A1 (de) | Herstellen eines Elektronikmoduls | |
WO2022174955A1 (de) | Leistungsmodul, elektrisches gerät und verfahren zur herstellung eines leistungsmoduls | |
DE102004012232B4 (de) | Verfahren zum Herstellen von Plattenstapeln, insbesondere zum Herstellen von aus wenigstens einem Plattenstapel bestehenden Kühlern | |
DE102018118251B4 (de) | Chipanordnung und Verfahren zur Herstellung derselben | |
DE102015115133B3 (de) | Verfahren zum Verbinden eines Kühlkörpers mit wenigstens einem Schaltungsträger durch Aufschrumpfen | |
EP4189738A1 (de) | Elektronisches schaltungsmodul | |
DE102014221306A1 (de) | Schaltungsträger und Schaltungsmodul |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OM8 | Search report available as to paragraph 43 lit. 1 sentence 1 patent law | ||
R081 | Change of applicant/patentee |
Owner name: ROBERT BOSCH GMBH, DE Free format text: FORMER OWNER: ROBERT BOSCH GMBH, 70469 STUTTGART, DE Effective date: 20110927 Owner name: SIEMENS AKTIENGESELLSCHAFT, DE Free format text: FORMER OWNER: ROBERT BOSCH GMBH, 70469 STUTTGART, DE Effective date: 20110927 |
|
R012 | Request for examination validly filed | ||
R012 | Request for examination validly filed |
Effective date: 20150320 |
|
R119 | Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee |