WO2010072492A1 - Chipaufbau mit eingebauter sicherung und verfahren zu seiner herstellung - Google Patents

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WO2010072492A1
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Karl Ilzer
Rainer Minixhofer
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    • H10W72/90—Bond pads, in general
    • H10W72/931—Shapes of bond pads
    • H10W72/932—Plan-view shape, i.e. in top view

Definitions

  • the invention relates to a chip structure and a method for producing a chip structure.
  • supply connections of the component are often connected via a fuse to a voltage ⁇ supply of the device.
  • a fuse requires space on a board which carries the component.
  • a component is intended, for example, to carry out a voltage increase of a supply voltage applied on the input side, further operation of the component in the event of a fault should not or should not take place, which may be the result of appropriate regulations. For example, a fire caused by a fault should be prevented in such a component.
  • a corresponding significance attaches to the reliability of the fuse.
  • the invention has for its object to provide an arrangement with a chip structure in which the chip structure is protected ⁇ on low wall resistance reliable against malfunction. It is also an object of the invention to provide a method for producing a chip structure which is more reliably protected against malfunction.
  • a chip assembly includes an external supply terminal, an internal supply terminal, and an integrated circuit coupled to the power supply to the internal supply terminal. Furthermore, a fuse is provided which electrically connects the internal supply connection to the external supply connection and is arranged within the chip structure.
  • the chip assembly English chip package, may include various designs.
  • the chip structure accordingly relates in particular to the unit of integrated circuit and connection points, which can be used for example on a circuit board.
  • the fuse is an integral part of the component, so that when used on a board no additional backup needs to be provided.
  • the fuse is preferably arranged outside the integrated circuit.
  • An integrated circuit is typically characterized in that it comprises a plurality of active and / or passive Bauelemen ⁇ te, which are realized among others by appropriate ter Göen semiconductor. These elements are in this case carried out together in a semiconductor material. Accord- In addition, these elements can also be sensitive to overvoltages or error cases in general.
  • the integrated circuit of the chip structure is integrated on a semiconductor body having a first connection point and a second connection point.
  • the first junction is configured to power the integrated circuit and coupled to the internal supply terminal while the second junction is coupled to the external supply terminal.
  • no electrical connection of the integrated circuit to the external supply terminal is provided. In other words, when the fuse is broken, no voltage can be supplied to the integrated circuit via the external supply terminal.
  • a semiconductor body thus comprises the integrated circuit.
  • the semiconductor body may also include areas that are not part of the integrated circuit and / or have no electrical connection to the integrated circuit.
  • the chip structure this is implemented as a wafer level chip scale package, WL-CSP.
  • the integrated circuit is produced, for example, on a semiconductor body and finally provided with an additional layer, which comprises the terminals of the integrated circuit.
  • an additional layer which comprises the terminals of the integrated circuit.
  • a size of the chip structure results essentially directly from or during the decomposition of the wafer.
  • the area of the integrated circuit on the wafer also corresponds to the area of the final chip structure.
  • the connections in the additional layer are preferably in the form of solder balls, English solder balls.
  • the internal and the external supply connection are designed as solder balls.
  • a spreading layer is applied, which comprises the ex ternal ⁇ supply terminal, the internal supply terminal and the fuse.
  • the fuse in the distribution layer is preferably designed as an elongated metallic layer which electrically connects the external supply connection and the internal supply connection.
  • the additional layer or distribution layer may comprise a plurality of individual layers which may each be conductive or non-conductive or insulating. Since the distribution layer with the Si ⁇ insurance is not included in the integrated circuit, in turn, can be ensured that when destroyed Si insurance a supply voltage on the external supply terminal can not get to the integrated circuit.
  • the elongate metallic layer of the fuse is reduced in width at least at one point. This can advantageously be achieved that a current load is increased relative to the rest of the elongated fuse extending at this point, so that when an overcurrent occurs a fürschmel- zen, ie a destruction of the fuse is preferably carried out to the point ⁇ ser. Furthermore, the reliability of the fuse in the case of overcurrent is improved by the notch of the elongated fuse described.
  • the fuse comprises as material a highly conductive metalli ⁇ ULTRASONIC material, for example at least one of the follow ⁇ : titanium / aluminum, aluminum, copper.
  • this is embodied as a ball grid array, BGA, or as a pin grid array, PGA.
  • the latter comprises a housing which has at least the external supply connection and the internal supply connection.
  • the integrated circuit is arranged inside the housing, wherein the coupling of the external supply connection with the second connection point on the semiconductor body takes place via the fuse, which in this embodiment is formed by a bonding wire.
  • the bonding wire is dimensioned such that it is melted at ei ⁇ nem defined overcurrent and destroyed. Since the second junction has no electrical ⁇ specific connection to the external supply terminal without the fuse is destroyed when securing or disrupted bonding wire protection of the integrated circuit improves ge ⁇ ensured.
  • this may have a reference terminal.
  • the chip construction is set up to connect a charge storage device between the internal supply connection and the reference connection. This charge storage can serve to buffer the supply voltage.
  • the reference terminal is preferably electrically connected to a reference potential during operation.
  • an integrated circuit is produced, for example on a semiconductor body or wafer.
  • the chip structure is produced, wherein the chip structure comprises an external supply connection and an internal supply connection.
  • the Integrated circuit is coupled to the power supply to the internal supply connection.
  • a fuse is provided within ⁇ half of the chip assembly, which connects the internal supply terminal electrically connected to the external supply terminal.
  • the integrated circuit is fabricated on a semiconductor ⁇ semiconductor body having a first connection point, the tetShrich- for the power supply of the integrated circuit and is coupled to the internal supply terminal and a second terminal coupled to the exter ⁇ NEN supply connection through the fuse is coupled.
  • a parting layer is applied to the integrated circuit, wherein the distribution layer comprises the external supply terminal, to the internal supply terminal and the fuse.
  • a housing with the external supply terminal and the internal supply terminal is provided ⁇ comprising the integrated circuit, wherein the fuse is carried out as a bonding wire.
  • the chip structure is fabricated according to one of the chip structure embodiments described above.
  • FIG. 1 shows a first exemplary embodiment of a chip structure
  • FIG. 2 shows a second embodiment of a chip structure
  • FIG. 3 shows exemplary embodiments of an integrated fuse
  • FIG. 4 shows a current-time diagram for various embodiments of an integrated fuse
  • Figure 5 shows a third embodiment of a chip structure
  • Figure 6 shows an embodiment of a chip structure with connected circuit.
  • FIG. 1 shows a general exemplary embodiment of a chip structure 1.
  • An integrated circuit 2 is provided on a semiconductor body 4, which is coupled to an internal supply connection VDD for the voltage supply. Furthermore, a reference terminal VSS coupled to the integrated circuit 2 is provided, which is connected to an external ground terminal GND. Between the internal supply terminal and the reference terminal, a charge storage 9 is disposed.
  • an external supply terminal VBAT is further arranged, which is electrically connected to the internal supply terminal VDD via a fuse 3.
  • the external supply terminal VBAT is further connected to an external voltage source SUP, which is designed, for example, as a battery.
  • a voltage supply of the integrated circuit 2 is thus effected by the external voltage source SUP via the external supply connection VBAT and the fuse 3, which is preferably designed as a fuse.
  • the charge storage device 9 at the internal supply connection VDD is used for voltage stabilization of the supply voltage at the supply terminal VDD.
  • the charge storage device 9 can also be omitted in various embodiments and is not part of the chip structure 1. It is not the task of securing 3, that the integrated circuit 2 is protected against overvoltage by the attrac ⁇ chen the fuse 3, but rather against consequences of any faults. These may include short circuits, for example, which could lead to dangerous consequences such as fire. Such error cases could occur in particular behind the fuse 3, that is, at the terminal VDD.
  • Overvoltages, which are caused by an electrostatic discharge, English Electrostatic Discharge, ESD should not cause the fuse 3 to respond because after an ESD voltage pulse, a function of the integrated circuit 2 should continue to be guaranteed.
  • the chip assembly 1 can be used directly on a circuit board, without the need take place, an additional Absiche ⁇ tion of the supply voltage on the circuit board.
  • the Si assurance 3 is destroyed, so that the integrated circuit 2 si ⁇ cher is separated from the supply voltage.
  • a resumption of the operation of the integrated circuit 2 or of the chip structure 1 is preferably not possible since the fuse 3 is irreversibly destroyed in the event of a fault.
  • the integrated circuit for supplying voltage ⁇ a xenon lamp is provided which requires a higher voltage than is usually provided by an existing voltage source on the board. Accordingly, an input voltage at the internal or external supply connection VDD, VBAT into a significantly higher output voltage in the Order of magnitude of about 300 volts implemented. With such an output voltage, however, it is prescribed that in the event of a fault, they are effectively protected. If the fuse is triggered by a fault, as described above, it should be ensured that the chip structure no longer works and in particular can no longer deliver any dangerous voltage. Since no current is thus absorbed by the chip structure, it is also possible to ensure that no fire or similar damage to the component or the circuit board occurs.
  • the chip structure may have various embodiments, such as a chip package having external terminals, which houses the integrated circuit.
  • the chip structure may also be embodied as a ball grid array, BGA, or as a pin grid array, PGA.
  • the fuse and the external supply terminal VBAT are preferably arranged ⁇ that after a burn through or disconnecting the fuse no electrical connection of the integrated circuit 2 to the external supply terminal VBAT is present. 3 This can be ensured inter alia that consequential damage is avoided because the power supply is interrupted by the supply by the fuse 3.
  • FIG. 2 shows an alternative embodiment of a chip structure 1, which is designed according to the principle of the wafer level chip scale package, WL-CSP.
  • the chip structure 1 has a semiconductor body 4, which has a layer with the integrated circuit 2 and a distribution layer 7, English Redistribution Layer, RDL.
  • the distribution layer 7 comprises a layer 71, which forms a contact with the integrated circuit 2 for the purpose of a voltage supply.
  • the distribution layer 7 further comprises layers 72, 73, 74, 75, the internal supply terminal VDD and the external supply terminal VBAT.
  • the layers 72, 73, 74 are designed as non-conductive or insulating layers.
  • the internal and the external supply terminal VDD, VBAT are each as solder beads ⁇ which are used when applied to a circuit board for producing a respective electrical contact.
  • the solder balls can be used for soldering to the board.
  • the supply terminals VBAT, VDD are electrically connected to the layer 71 via the layer 75, which is conductive and preferably metallic, the U-shaped cross section of the layer 75 below the layer 71 being a first
  • Connection point 5 forms.
  • the region of the layer 75 between the external and the internal supply connection VBAT, VDD serves as a fuse 3.
  • a second connection point 6 is formed by the region of the layer 75 via the external supply connection VBAT.
  • the integrated circuit 2 is initially produced on a semiconductor wafer, a wafer, the wafer usually comprising a plurality of identical or different integrated circuits.
  • the distribution layer 7 is applied to the wafer or the semiconductor wafer. It goes without saying that the configuration of the additional layer 7 in FIG. 2 is shown only by way of example and may also have further connections and / or layer sequences. After the application of the additional layer 7 of the wafer is separated into the single chip assemblies, the relationship then used without providing a housing on a circuit board can be soldered ⁇ example.
  • Figures 3A and 3B show exemplary embodiments of a Si ⁇ assurance 3, which may for example be integrated in the distribution layer. 7
  • the fuse 3 is shown in FIGS. 3A and 3B in each case between the supply terminals VBAT, VDD, which have a diameter D.
  • the diameter D is about 300 microns.
  • the fuse 3 has a length L and a width W, wherein the length L is for example 200 microns.
  • the fuse 3 is preferably carried out in the distribution layer as an elongated metallic see layer, wherein as the material, a good conductive metallic material, for example titanium / aluminum, aluminum or copper can be used.
  • the fuse 3 has a uniform and continuous width W. In the event of a fault, in which an over ⁇ current flows through the fuse 3, the fuse 3 melts due to the thermal effects.
  • the fuse 3 can therefore also be referred to as a fuse.
  • FIG. 4 shows an exemplary current-time diagram relating to the burning through of a fuse for different widths W using the example of the widths W1, W2, W3, W4. It can be seen from the diagram that a burn-through time of the individual fuses with increased current flow is shortened. Furthermore, it can be seen that with increased width W, the current carrying capacity of the fuse increases. The lower the fault current, the longer the fuse can be loaded without burning through.
  • FIG. 5 shows an alternative exemplary embodiment of a chip structure 1, in which the chip structure 1 comprises a housing 8 which has the external and internal supply terminals VBAT, VDD and the reference terminal VSS and accommodates a semiconductor body 4 with the integrated circuit 2.
  • a first and a second connection point 5, 6 are provided, wherein only the first connection point 5 is directly electrically connected to the integrated circuit 2.
  • the second connection point 6 is connected via bonding wires to the internal supply connection VDD and the first connection point 5.
  • the second connection point 6 is gekop ⁇ pelt over a running as a bonding wire locking system 3 to the external supply terminal VBAT.
  • a corresponding current at which the fuse 3 designed as a bonding wire should respond determines the design and thickness of the bonding wire used. Also designed as a bonding wire fuse 3 can be referred to as a fuse.
  • the external supply connection VBAT can be connected directly to an external voltage source without having to provide a further fuse. If the fuse 3 is destroyed in the event of a fault, it is then ensured that consequential damage caused by a fault in the integrated circuit is guaranteed
  • connection point 6 could also be omitted, in which case the first connection point 5 would be connected to the internal supply connection VDD via a bonding wire and to the external supply connection VBAT via the fuse 3 designed as a bonding wire. In this case too, dangerous consequential damage would be avoided.
  • FIG. 6 shows an exemplary embodiment of a chip structure 1 with a connection via an electrical connection 11
  • the chip structure may be formed according to one of the described embodiments.
  • the circuit 10 exemplifies a load that is supplied by the integrated sound ⁇ for, or the chip construction. 1
  • the load is formed by a passive element such as a resistor, egg ⁇ ne coil or a capacitive load.
  • the load can also be embodied as a transformer, as one or more light-emitting diodes or as a xenon flash lamp.
  • an overcurrent may also occur via the fuse (not shown here for reasons of clarity), which is then triggered. Thus, even with a fault in the circuit 10 consequential damage such as a fire can be avoided.
  • the fuse 3 in the exemplary embodiments described serves to protect the chip structure, ie represents a safety measure.
  • the fuse 3 is not for programming a configuration of the integrated circuit 2.

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Abstract

Ein Chipaufbau (1) umfasst einen externen Versorgungsanschluss (VBAT), einen internen Versorgungsanschluss (VDD), eine integrierte Schaltung (2), die zur Spannungsversorgung mit dem internen Versorgungsanschluss (VDD) gekoppelt ist, und eine Sicherung (3), die den internen Versorgungsanschluss (VDD) elektrisch mit dem externen Versorgungsanschluss (VBAT) verbindet und innerhalb des Chipaufbaus (1) angeordnet ist.

Description

Beschreibung
CHIPAUFBAU MIT EINGEBAUTER SICHERUNG UND VERFAHREN ZU SEINER HERSTELLUNG
Die Erfindung betrifft einen Chipaufbau sowie ein Verfahren zur Herstellung eines Chipaufbaus.
In vielen modernen Geräten sind elektronische Schaltungen als integrierte Bauteile eingesetzt. Solche Bauteile mit integ- rierten Schaltungen, die auch als Chips bezeichnet werden, weisen verschiedene Bauformen bezüglich ihres Gehäuses und ihrer Anschlüsse auf.
Bei einer Fehlfunktion des Bauteils kann es zu einer Beschä- digung beziehungsweise einer Zerstörung des entsprechenden Geräts führen. Zu diesem Zweck sind vielfach Versorgungsanschlüsse des Bauteils über eine Sicherung an eine Spannungs¬ versorgung des Geräts angeschlossen. Eine derartige Sicherung benötigt jedoch Platz auf einer Platine, welche das Bauteil trägt.
Wenn ein Bauteil etwa dazu vorgesehen ist, eine Spannungserhöhung einer eingangsseitig anliegenden Versorgungsspannung durchzuführen, soll beziehungsweise darf ein Weiterbetrieb des Bauteils im Fehlerfall nicht erfolgen, was unter Umständen durch entsprechende Vorschriften bedingt wird. Beispielsweise soll bei einem derartigen Bauteil ein durch einen Fehlerfall bedingter Brand verhindert werden. Eine dementspre- chende Bedeutung kommt der Zuverlässigkeit der Sicherung zu.
Der Erfindung liegt die Aufgabe zugrunde, eine Anordnung mit einem Chipaufbau bereitzustellen, bei der der Chipaufbau auf¬ wandsarm zuverlässiger gegen Fehlfunktionen geschützt ist. Es ist auch Aufgabe der Erfindung, ein Verfahren zur Herstellung eines Chipaufbaus anzugeben der zuverlässiger gegen Fehlfunktionen geschützt ist. Diese Aufgaben werden mit dem Gegenstand der unabhängigen Patentansprüche gelöst. Ausgestaltungsformen und Weiterbildungen der Erfindungen sind Gegenstand der abhängigen Patentansprüche .
In einer Ausführungsform umfasst ein Chipaufbau einen externen Versorgungsanschluss, einen internen Versorgungsanschluss und eine integrierte Schaltung, die zur Spannungsversorgung mit dem internen Versorgungsanschluss gekoppelt ist. Ferner ist eine Sicherung vorgesehen, die den internen Versorgungsanschluss elektrisch mit dem externen Versorgungsanschluss verbindet und innerhalb des Chipaufbaus angeordnet ist.
Der Chipaufbau, englisch chip package, kann verschiedene Bau- formen umfassen. Der Chipaufbau betrifft demnach insbesondere die Einheit aus integrierter Schaltung und Anschlussstellen, die beispielsweise auf einer Platine eingesetzt werden kann. In der beschriebenen Ausführungsform des Chipaufbaus ist somit die Sicherung integraler Bestandteil des Bauteils, so dass bei einem Einsatz auf einer Platine keine zusätzliche Sicherung vorgesehen werden braucht.
Die Sicherung ist vorzugsweise außerhalb der integrierten Schaltung angeordnet. Insbesondere besteht vorzugsweise keine elektrische Verbindung zwischen der integrierten Schaltung und dem externen Versorgungsanschluss, an dem im Betrieb des Chipbausteins eine Versorgungsspannung angelegt werden kann. Somit wird gewährleistet, dass im Fehlerfall, bei dem die Si¬ cherung zerstört wird, ein Bereitstellen der Spannung an die integrierte Schaltung zuverlässig verhindert wird.
Eine integrierte Schaltung ist üblicherweise dadurch gekennzeichnet, dass sie mehrere aktive und/oder passive Bauelemen¬ te aufweist, die unter anderem durch entsprechende Halblei- terstrukturen realisiert sind. Diese Elemente sind hierbei gemeinsam in einem Halbleitermaterial ausgeführt. Dementspre- chend können diese Elemente auch empfindlich gegen Überspannungen oder Fehlerfälle im Allgemeinen sein.
In einer Ausführungsform ist die integrierte Schaltung des Chipaufbaus auf einem Halbleiterkörper integriert, der eine erste Anschlussstelle und eine zweite Anschlussstelle aufweist. Die erste Anschlussstelle ist zur Spannungsversorgung der integrierten Schaltung eingerichtet und mit dem internen Versorgungsanschluss gekoppelt, während die zweite Anschluss- stelle mit dem externen Versorgungsanschluss gekoppelt ist. Mit Ausnahme der Sicherung ist keine elektrische Verbindung der integrierten Schaltung mit dem externen Versorgungsanschluss vorgesehen. Anders ausgedrückt, wenn die Sicherung zerstört ist, kann über den externen Versorgungsanschluss keine Spannung an die integrierte Schaltung zugeführt werden.
Ein Halbleiterkörper umfasst somit die integrierte Schaltung. Jedoch kann der Halbleiterkörper auch Bereiche umfassen, die kein Bestandteil der integrierten Schaltung sind und/oder keine elektrische Verbindung zur integrierten Schaltung aufweisen .
In einer Ausführungsform des Chipaufbaus ist dieser als Wafer Level - Chip Scale Package, WL-CSP, ausgeführt. Bei einer derartigen Ausführungsform wird die integrierte Schaltung beispielsweise auf einem Halbleiterkörper hergestellt und an¬ schließend mit einer Zusatzschicht versehen, welche die An¬ schlüsse der integrierten Schaltung umfasst. Hierbei erfolgen sowohl das Herstellen der integrierten Schaltung als auch das Aufbringen der zusätzlichen Schicht auf einem Wafer, der erst anschließend in die einzelnen Bauteile zerlegt wird. Eine Größe des Chipaufbaus ergibt sich im Wesentlichen direkt aus bzw. bei der Zerlegung des Wafers . Beispielsweise entspricht die Fläche der integrierten Schaltung auf dem Wafer auch der Fläche des endgültigen Chipaufbaus. Vorzugsweise sind die Anschlüsse in der zusätzlichen Schicht als Lotperlen, englisch solder balls, ausgeführt. Insbesondere sind der interne und der externe Versorgungsanschluss als Lotperlen ausgeführt.
Beispielsweise ist bei dem Chipaufbau auf die integrierte Schaltung eine Verteilungsschicht aufgebracht, welche den ex¬ ternen Versorgungsanschluss, den internen Versorgungsanschluss und die Sicherung umfasst.
Vorzugsweise ist hierbei die Sicherung in der Verteilungsschicht als längliche metallische Schicht ausgeführt, die den externen Versorgungsanschluss und den internen Versorgungsanschluss elektrisch verbindet. Die Zusatzschicht oder Vertei- lungsschicht kann demnach mehrere Einzelschichten umfassen welche jeweils leitend oder nicht leitend beziehungsweise isolierend sein können. Da die Verteilungsschicht mit der Si¬ cherung nicht von der integrierten Schaltung umfasst ist, kann wiederum gewährleistet werden, dass bei zerstörter Si- cherung eine Versorgungsspannung über den externen Versorgungsanschluss nicht an die integrierte Schaltung gelangen kann .
In einer besonderen Ausführungsform ist die längliche metal- lische Schicht der Sicherung wenigstens an einer Stelle in ihrer Breite verringert. Dadurch kann vorteilhaft erreicht werden, dass an dieser Stelle eine Strombelastung im Vergleich zur restlichen länglich verlaufenden Sicherung erhöht ist, so dass beim Auftreten eines Überstroms ein Durchschmel- zen, also eine Zerstörung der Sicherung, vorzugsweise an die¬ ser Stelle erfolgt. Ferner ist durch die beschriebene Einkerbung der länglichen Sicherung die Zuverlässigkeit der Sicherung im Überstromfall verbessert.
Die Sicherung umfasst als Material ein gut leitendes metalli¬ sches Material, beispielsweise wenigstens eines der folgen¬ den: Titan/Aluminium, Aluminium, Kupfer. In alternativen Ausführungsformen des Chipaufbaus ist dieser als Kugelgitteranordnung, englisch Ball Grid Array, BGA, oder als Kontaktstiftrasterfeld, englisch Pin Grid Array, PGA, ausgeführt .
In einer alternativen Ausführungsform des Chipaufbaus umfasst dieser ein Gehäuse, welches zumindest den externen Versor- gungsanschluss und den internen Versorgungsanschluss aufweist. Die integrierte Schaltung ist innerhalb des Gehäuses angeordnet, wobei die Kopplung des externen Versorgungsanschlusses mit der zweiten Anschlussstelle auf dem Halbleiterkörper über die Sicherung erfolgt, welche in dieser Ausführungsform durch einen Bonddraht gebildet ist.
Der Bonddraht ist dabei derart dimensioniert, dass er bei ei¬ nem definierten Überstrom durchschmilzt und zerstört wird. Da die zweite Anschlussstelle ohne die Sicherung keine elektri¬ sche Verbindung zum externen Versorgungsanschluss aufweist, ist bei zerstörter Sicherung beziehungsweise zerstörtem Bond- draht ein Schutz der integrierten Schaltung verbessert ge¬ währleistet .
In den verschiedenen Ausführungsformen des Chipaufbaus kann dieser einen Bezugsanschluss aufweisen. Hierbei ist der Chip- aufbau dazu eingerichtet, dass zwischen dem internen Versorgungsanschluss und dem Bezugsanschluss ein Ladungsspeicher angeschlossen wird. Dieser Ladungsspeicher kann zum Abpuffern der Versorgungsspannung dienen. Der Bezugsanschluss ist vorzugsweise im Betrieb elektrisch mit einem Bezugspotential verbunden.
In einem Ausführungsbeispiel eines Verfahrens zur Herstellung eines Chipaufbaus wird eine integrierte Schaltung hergestellt, beispielsweise auf einem Halbleiterkörper oder Wafer. Mit der integrierten Schaltung wird der Chipaufbau hergestellt, wobei der Chipaufbau einen externen Versorgungsanschluss und einen internen Versorgungsanschluss umfasst. Die integrierte Schaltung wird zur Spannungsversorgung mit dem internen Versorgungsanschluss gekoppelt. Ferner wird inner¬ halb des Chipaufbaus eine Sicherung bereitgestellt, die den internen Versorgungsanschluss elektrisch mit dem externen Versorgungsanschluss verbindet.
Beispielsweise wird die integrierte Schaltung auf einem Halb¬ leiterkörper hergestellt, der eine erste Anschlussstelle, die zur Spannungsversorgung der integrierten Schaltung eingerich- tet und mit dem internen Versorgungsanschluss gekoppelt wird, und eine zweite Anschlussstelle aufweist, die mit dem exter¬ nen Versorgungsanschluss über die Sicherung gekoppelt wird.
In einer besonderen Ausführungsform wird beim Bereitstellen des Chipaufbaus und dem Bereistellen der Sicherung eine Ver¬ teilungsschicht auf die integrierte Schaltung aufgebracht, wobei die Verteilungsschicht den externen Versorgungsanschluss, den internen Versorgungsanschluss und die Sicherung umfasst .
In einer weiteren besonderen Ausführungsform wird beim Herstellen des Chipaufbaus ein Gehäuse mit dem externen Versorgungsanschluss und dem internen Versorgungsanschluss bereit¬ gestellt, welches die integrierte Schaltung umfasst, wobei die Sicherung als Bonddraht ausgeführt wird.
In weiteren Ausführungsformen wird der Chipaufbau gemäß einem der zuvor beschriebenen Ausführungsbeispiele für den Chipaufbau hergestellt.
Die Erfindung wird nachfolgend an Ausführungsbeispielen anhand der Figuren näher erläutert. Funktions- beziehungsweise wirkungsgleiche Elemente tragen dabei gleiche Bezugszeichen.
Es zeigen:
Figur 1 ein erstes Ausführungsbeispiel eines Chipaufbaus, Figur 2 ein zweites Ausführungsbeispiel eines Chipaufbaus,
Figur 3 Ausführungsbeispiele einer integrierten Sicherung,
Figur 4 ein Strom-Zeitdiagramm für verschiedene Ausführungsformen einer integrierten Sicherung,
Figur 5 ein drittes Ausführungsbeispiel eines Chipaufbaus, und
Figur 6 ein Ausführungsbeispiel eines Chipaufbaus mit angeschlossener Schaltung.
Figur 1 zeigt ein allgemeines Ausführungsbeispiel eines Chip- aufbaus 1. Auf einem Halbleiterkörper 4 ist eine integrierte Schaltung 2 vorgesehen, die zur Spannungsversorgung mit einem internen Versorgungsanschluss VDD gekoppelt ist. Ferner ist ein mit der integrierten Schaltung 2 gekoppelter Bezugsan- schluss VSS vorgesehen, der mit einem externen Masseanschluss GND verbunden ist. Zwischen dem internen Versorgungsanschluss und dem Bezugsanschluss ist ein Ladungsspeicher 9 angeordnet. Auf dem Halbleiterkörper 4 ist ferner ein externer Versorgungsanschluss VBAT angeordnet, der mit dem internen Versorgungsanschluss VDD über eine Sicherung 3 elektrisch verbunden ist. Der externe Versorgungsanschluss VBAT ist ferner an eine externe Spannungsquelle SUP angeschlossen, die beispielsweise als Batterie ausgeführt ist.
Eine Spannungsversorgung der integrierten Schaltung 2 erfolgt also durch die externe Spannungsquelle SUP über den externen Versorgungsanschluss VBAT und die Sicherung 3, die vorzugsweise als Schmelzsicherung ausgeführt ist. Der Ladungsspeicher 9 am internen Versorgungsanschluss VDD dient zur Spannungsstabilisierung der Versorgungsspannung am Versorgungsan- Schluss VDD. Der Ladungsspeicher 9 kann in verschiedenen Ausführungsformen auch weggelassen werden und ist nicht Bestandteil des Chipaufbaus 1. Es ist nicht Aufgabe der Sicherung 3, dass durch das Anspre¬ chen der Sicherung 3 die integrierte Schaltung 2 gegen Überspannungen geschützt wird, sondern vielmehr gegen Folgen jeglicher Fehlerfälle. Diese können beispielsweise Kurzschlüsse umfassen, die zu gefährlichen Folgen wie z.B. Brand führen könnten. Solche Fehlerfälle könnten insbesondere hinter der Sicherung 3, also am Anschluss VDD auftreten. Überspannungen, die durch eine elektrostatische Entladung, englisch Electrostatic Discharge, ESD, verursacht werden, sollen die Sicherung 3 nicht zum Ansprechen bringen, da nach einem ESD Spannungspuls ein Funktion der integrierten Schaltung 2 weiterhin gewährleistet werden soll.
Durch den Ladungsspeicher 9 kann bei einem ESD Ereignis schon ein Teil des ESD Pulses abgefangen werden. Dadurch ist es einfacher möglich, die integrierte Schaltung 2 gegen diesen ESD Puls zu schützen
Der Chipaufbau 1 kann direkt auf einer Platine eingesetzt werden, ohne dass auf der Platine eine zusätzliche Absiche¬ rung der Versorgungsspannung erfolgen müsste. In einer Fehlersituation, die beispielsweise durch eine Fehlfunktion der integrierten Schaltung 2 oder einer an die integrierte Schaltung 2 angeschlossenen Schaltung entstehen kann, wird die Si- cherung 3 zerstört, so dass die integrierte Schaltung 2 si¬ cher von der Versorgungsspannung getrennt ist. Eine Wiederaufnahme des Betriebs der integrierten Schaltung 2 beziehungsweise des Chipaufbaus 1 ist vorzugsweise nicht möglich, da die Sicherung 3 im Fehlerfall irreversibel zerstört wird.
Beispielsweise ist die integrierte Schaltung zur Spannungs¬ versorgung einer Xenonlampe vorgesehen, welche eine höhere Spannung benötigt als üblicherweise von einer vorhandenen Spannungsquelle auf der Platine bereitgestellt wird. Durch die integrierte Schaltung wird demnach eine Eingangsspannung am internen beziehungsweise externen Versorgungsanschluss VDD, VBAT in eine deutlich höhere Ausgangsspannung in der Größenordnung von etwa 300 Volt umgesetzt. Bei einer derartigen Ausgangsspannung ist es jedoch vorgeschrieben, dass bei einem Fehlerfall wirksam abgesichert sind. Wenn durch einen Fehlerfall, wie zuvor beschrieben, die Sicherung ausgelöst wird, soll gewährleistet werden, dass der Chipaufbau nicht mehr arbeitet und insbesondere keine gefährliche Spannung mehr abgeben kann. Da von dem Chipaufbau somit auch kein Strom mehr aufgenommen wird, kann auch gewährleistet werden, dass kein Brand oder eine ähnliche Beschädigung des Bauteils oder der Platine auftritt.
Der Chipaufbau kann verschiedene Ausführungsformen aufweisen, wie zum Beispiel ein Chipgehäuse mit externen Anschlüssen, welches die integrierte Schaltung aufnimmt. Der Chipaufbau kann auch als Kugelgitteranordnung, englisch Ball Grid Array, BGA, oder als Kontaktstiftrasterfeld, englisch Pin Grid Array, PGA, ausgeführt sein.
In den verschiedenen Ausführungsformen sind die Sicherung und der externe Versorgungsanschluss VBAT vorzugsweise so ange¬ ordnet, dass nach einem Durchbrennen oder Trennen der Sicherung 3 keine elektrische Verbindung der integrierten Schaltung 2 mit dem externen Versorgungsanschluss VBAT vorhanden ist. Dadurch kann unter anderem gewährleistet werden, dass Folgeschäden vermieden werden, weil die Energiezufuhr von der Versorgung durch die Sicherung 3 unterbrochen wird.
Figur 2 zeigt eine alternative Ausführungsform eines Chipaufbaus 1, welcher nach dem Prinzip des Wafer Level - Chip Scale Package, WL-CSP, ausgeführt ist. Dazu weist der Chipaufbau 1 einen Halbleiterkörper 4 auf, der eine Schicht mit der integrierten Schaltung 2 und eine Verteilungsschicht 7, englisch Redistribution Layer, RDL, aufweist. Die Verteilungsschicht 7 umfasst eine Schicht 71, welche zum Zweck einer Spannungsver- sorgung einen Kontakt zur integrierten Schaltung 2 bildet.
Die Verteilungsschicht 7 umfasst ferner Schichten 72, 73, 74, 75, den internen Versorgungsanschluss VDD und den externen Versorgungsanschluss VBAT.
Die Schichten 72, 73, 74 sind als nicht leitende beziehungs- weise isolierende Schichten ausgeführt. Der interne und der externe Versorgungsanschluss VDD, VBAT sind jeweils als Lot¬ perlen ausgeführt, welche beim Aufbringen auf eine Platine zum Herstellen eines jeweiligen elektrischen Kontakts dienen. Insbesondere können die Lotperlen zum Verlöten mit der Plati- ne dienen.
Die Versorgungsanschlüsse VBAT, VDD sind über die Schicht 75, welche leitend und vorzugsweise metallisch ist, mit der Schicht 71 elektrisch verbunden, wobei der U-förmige Quer- schnitt der Schicht 75 unterhalb der Schicht 71 eine erste
Anschlussstelle 5 bildet. Der Bereich der Schicht 75 zwischen dem externen und dem internen Versorgungsanschluss VBAT, VDD dient als Sicherung 3. Ferner ist durch den Bereich der Schicht 75 über dem externen Versorgungsanschluss VBAT eine zweite Anschlussstelle 6 gebildet.
Auf die Ausführung der Sicherung 3 in der Schicht 75 wird detaillierter bei den Ausführungen zu den Figuren 3 und 4 eingegangen werden.
Beim Herstellen eines Chipaufbaus 1 gemäß dem Ausführungsbeispiel in Figur 2 wird zunächst die integrierte Schaltung 2 auf einer Halbleiterscheibe, einem Wafer hergestellt, wobei der Wafer üblicherweise mehrere gleichartige oder verschiede- ne integrierte Schaltungen umfasst. Nachdem die integrierte Schaltung 2 auf dem Wafer hergestellt ist, wird die Verteilungsschicht 7 auf den Wafer beziehungsweise die Halbleiterscheibe aufgebracht. Es ist selbstverständlich, dass die Ausgestaltung der Zusatzschicht 7 in Figur 2 nur beispielhaft dargestellt ist und auch weitere Anschlüsse und/oder Schichtenfolgen aufweisen kann. Nach dem Aufbringen der Zusatzschicht 7 wird der Wafer in die einzelnen Chipaufbauten zerlegt, die dann, ohne Vorsehen eines Gehäuses, direkt auf einer Platine eingesetzt beziehungs¬ weise verlötet werden können.
Die Figuren 3A und 3B zeigen Ausführungsbeispiele einer Si¬ cherung 3, welche beispielsweise in der Verteilungsschicht 7 integriert sein kann. Die Sicherung 3 ist in den Figuren 3A und 3B jeweils dargestellt zwischen den Versorgungsanschlüs- sen VBAT, VDD, welche einen Durchmesser D aufweisen. Beispielsweise beträgt der Durchmesser D etwa 300 μm. Die Sicherung 3 weist eine Länge L und eine Breite W auf, wobei die Länge L beispielsweise 200 μm beträgt. Die Sicherung 3 ist vorzugsweise in der Verteilungsschicht als längliche metalli- sehe Schicht ausgeführt, wobei als Material ein gut leitendes metallisches Material, zum Beispiel Titan/Aluminium, Aluminium oder Kupfer verwendet werden kann.
In Figur 3A weist die Sicherung 3 eine einheitliche und durchgängige Breite W auf. Im Fehlerfall, bei dem ein Über¬ strom über die Sicherung 3 fließt, schmilzt die Sicherung 3 infolge der thermischen Effekte. Die Sicherung 3 kann also auch als Schmelzsicherung bezeichnet werden.
In Figur 3B weist die Sicherung 3 an einer Stelle 31 eine
Einkerbung auf, ist also in ihrer Breite verringert. An die¬ ser Stelle tritt im Betrieb eine erhöhte Stromdichte auf, welche in einer im Vergleich zu den übrigen Bereichen der Sicherung erhöhten Temperatur führt. Im Fehlerfall, schmilzt in dieser Ausführungsform die Sicherung 3 vorzugsweise an der Stelle 31 infolge der thermischen Effekte.
Figur 4 zeigt ein beispielhaftes Strom-Zeitdiagramm bezüglich des Durchbrennens einer Sicherung für unterschiedliche Brei- ten W am Beispiel der Weiten Wl, W2, W3, W4. Aus dem Diagramm lässt sich erkennen, dass sich eine Durchbrennzeit der einzelnen Sicherungen mit erhöhtem Stromfluss verkürzt. Ferner ist ersichtlich, dass mit erhöhter Breite W die Strombelastbarkeit der Sicherung steigt. Je geringer der Fehlerstrom ist, desto länger ist die Sicherung ohne Durchbrennen belastbar.
Figur 5 zeigt ein alternatives Ausführungsbeispiel eines Chipaufbaus 1, bei dem der Chipaufbau 1 ein Gehäuse 8 um- fasst, welches den externen und den internen Versorgungsan- schluss VBAT, VDD sowie den Bezugsanschluss VSS aufweist und einen Halbleiterkörper 4 mit der integrierten Schaltung 2 aufnimmt. Auf dem Halbleiterkörper 4 sind eine erste und eine zweite Anschlussstelle 5, 6 vorgesehen, wobei lediglich die erste Anschlussstelle 5 direkt elektrisch mit der integrierten Schaltung 2 verbunden ist. Die zweite Anschlussstelle 6 ist über Bonddrähte mit dem internen Versorgungsanschluss VDD und der ersten Anschlussstelle 5 verbunden. Ferner ist die zweite Anschlussstelle 6 über eine als Bonddraht ausgeführte Sicherung 3 mit dem externen Versorgungsanschluss VBAT gekop¬ pelt.
Ein entsprechender Strom, bei dem die als Bonddraht ausgeführte Sicherung 3 ansprechen soll, bestimmt die Ausführung und Dicke des verwendeten Bonddrahts. Auch die als Bonddraht ausgeführte Sicherung 3 kann als Schmelzsicherung bezeichnet werden .
Wegen der innerhalb des Gehäuses 8 beziehungsweise des Chip- aufbaus 1 angeordneten Sicherung 3 kann der externe Versorgungsanschluss VBAT direkt an eine externe Spannungsquelle angeschlossen werden, ohne dass eine weitere Sicherung vorgesehen werden müsste. Wenn die Sicherung 3 im Fehlerfall zerstört wird, ist anschließend gewährleistet, dass Folgeschä- den, verursacht durch einen Fehlerfall in der integrierten
Schaltung 2 oder einer daran angeschlossen Schaltung, vermieden werden. In einer alternativen Ausführungsform könnte die zweite Anschlussstelle 6 auch weggelassen werden, wobei in diesem Fall die erste Anschlussstelle 5 einerseits über einen Bonddraht mit dem internen Versorgungsanschluss VDD und andererseits über die als Bonddraht ausgeführte Sicherung 3 mit dem externen Versorgungsanschluss VBAT verbunden wäre. Auch in diesem Fall würden gefährliche Folgeschäden vermieden werden.
Figur 6 zeigt ein Ausführungsbeispiel eines Chipaufbaus 1 mit einer über eine elektrische Verbindung 11 angeschlossenen
Schaltung 10. Der Chipaufbau kann nach einer der beschriebenen Ausführungsformen gebildet sein. Die Schaltung 10 stellt beispielhaft eine Last dar, die von der integrierten Schal¬ tung bzw. dem Chipaufbau 1 versorgt wird. Beispielsweise ist die Last durch ein passives Element wie einen Widerstand, ei¬ ne Spule oder eine kapazitive Last gebildet. Alternativ kann die Last auch als Transformator, als eine oder mehrere Leuchtdioden oder als Xenon-Blitzlampe ausgeführt sein. Bei einem Fehlerfall in der Schaltung 10 kann es auch zu einem Überstrom über die hier aus Übersichtsgründen nicht dargestellte Sicherung kommen, welche dann ausgelöst wird. Somit werden auch bei einem Fehler in der Schaltung 10 Folgeschäden wie z.B. ein Brand vermieden.
Es sei angemerkt, dass die Sicherung 3 in den beschrieben Ausführungsbeispielen einer Absicherung des Chipaufbaus dient, also eine Sicherheitsmaßnahme darstellt. Die Sicherung 3 dient nicht zur Programmierung einer Konfiguration der integrierten Schaltung 2.

Claims

Patentansprüche
1. Chipaufbau (1), umfassend einen externen Versorgungsanschluss (VBAT) ; - einen internen Versorgungsanschluss (VDD) ; ein integrierte Schaltung (2), die zur Spannungsversorgung mit dem internen Versorgungsanschluss (VDD) gekoppelt ist; und eine Sicherung (3), die den internen Versorgungsanschluss (VDD) elektrisch mit dem externen Versorgungsanschluss
(VBAT) verbindet und innerhalb des Chipaufbaus (1) ange¬ ordnet ist.
2. Chipaufbau (1) nach Anspruch 1, bei dem die Sicherung (3) außerhalb der integrierten Schal¬ tung (2) angeordnet ist.
3. Chipaufbau (1) nach Anspruch 1 oder 2, bei dem die integrierte Schaltung (2) auf einem Halbleiter- körper (4) integriert ist, der eine erste Anschlussstelle
(5) , die zur Spannungsversorgung der integrierten Schaltung (2) eingerichtet und mit dem internen Versorgungsanschluss (VDD) gekoppelt ist, und eine zweite Anschlussstelle (6) auf¬ weist, die mit dem externen Versorgungsanschluss (VBAT) ge- koppelt ist, wobei mit Ausnahme der Sicherung (3) keine elektrische Verbindung der integrierten Schaltung (2) mit dem externen Versorgungsanschluss (VBAT) vorgesehen ist.
4. Chipaufbau (1) nach einem der Ansprüche 1 bis 3, der als wafer level chip scale package oder als Ball Grid Array, BGA oder als Pin Grid Array, PGA, ausgeführt ist.
5. Chipaufbau (1) nach einem der Ansprüche 1 bis 4, bei dem der externe Versorgungsanschluss (VBAT) und der in- terne Versorgungsanschluss (VDD) als Lotperlen ausgeführt sind.
6. Chipaufbau (1) nach einem der Ansprüche 1 bis 5, bei dem auf die integrierte Schaltung (2) eine Verteilungs¬ schicht (7) aufgebracht ist, welche den externen Versorgungs- anschluss (VBAT) , den internen Versorgungsanschluss (VDD) und die Sicherung (3) umfasst.
7. Chipaufbau (1) nach Anspruch 6, bei dem die Sicherung (3) in der Verteilungsschicht (7) als längliche metallische Schicht ausgeführt ist, die den exter- nen Versorgungsanschluss (VBAT) und den internen Versorgungsanschluss (VDD) elektrisch verbindet.
8. Chipaufbau (1) nach Anspruch 7, bei dem die längliche metallische Schicht der Sicherung (3) wenigstens an einer Stelle (31) in ihrer Breite verringert ist.
9. Chipaufbau (1) nach Anspruch 7 oder 8, bei dem die Sicherung (3) als Material wenigstens eines der folgenden umfasst: ein gut leitendes metallisches Material, Titan/Aluminium, Aluminium, Kupfer.
10. Chipaufbau (1) nach Anspruch 3, der ein Gehäuse (8) mit dem externen Versorgungsanschluss (VBAT) und dem internen Versorgungsanschluss (VDD) aufweist, wobei die Kopplung des externen Versorgungsanschlusses (VBAT) mit der zweiten Anschlussstelle (6) über die Sicherung (3) erfolgt, welche als Bonddraht ausgeführt ist.
11. Chipaufbau (1) nach einem der Ansprüche 1 bis 10, der einen Bezugsanschluss (VSS) aufweist, wobei der Chipauf¬ bau (1) dazu eingerichtet ist, dass zwischen dem internen Versorgungsanschluss (VDD) und dem Bezugsanschluss (VSS) ein Ladungsspeicher (9) angeschlossen wird.
12. Verfahren zur Herstellung eines Chipaufbaus (1), umfas¬ send Herstellen einer integrierten Schaltung (1); Herstellen des Chipaufbaus (1) mit der integrierten Schaltung (1), wobei der Chipaufbau (1) einen externen Versor- gungsanschluss (VBAT) und einen internen Versorgungsan- Schluss (VDD) umfasst, und die integrierte Schaltung (2) zur Spannungsversorgung mit dem internen Versorgungsan- schluss (VDD) gekoppelt wird; und
Bereitstellen, innerhalb des Chipaufbaus (1), einer Siche¬ rung (3), die den internen Versorgungsanschluss (VDD) elektrisch mit dem externen Versorgungsanschluss (VBAT) verbindet .
13. Verfahren nach Anspruch 12, bei dem die integrierte Schaltung (2) auf einem Halbleiter- körper (4) hergestellt wird, der eine erste Anschlussstelle (5) , die zur Spannungsversorgung der integrierten Schaltung (2) eingerichtet und mit dem internen Versorgungsanschluss (VDD) gekoppelt wird, und eine zweite Anschlussstelle (6) aufweist, die mit dem externen Versorgungsanschluss (VBAT) über die Sicherung (3) gekoppelt wird.
14. Verfahren nach Anspruch 12 oder 13, bei dem beim Herstellen des Chipaufbaus (1) und dem Bereit¬ stellen der Sicherung (3) eine Verteilungsschicht (7) auf die integrierte Schaltung (2) aufgebracht wird, wobei die Vertei¬ lungsschicht (7) den externen Versorgungsanschluss (VBAT), den internen Versorgungsanschluss (VDD) und die Sicherung (3) umfasst .
15. Verfahren nach Anspruch 12 oder 13, bei dem beim Herstellen des Chipaufbaus (1) ein Gehäuse (8) mit dem externen Versorgungsanschluss (VBAT) und dem internen Versorgungsanschluss (VDD) bereitgestellt wird, welches die integrierte Schaltung (2) umfasst, wobei die Sicherung (3) als Bonddraht ausgeführt wird.
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