WO2010067412A1 - プラズマディスプレイ装置及びその駆動方法 - Google Patents

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WO2010067412A1
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electrode
plasma display
display device
sustain
high impedance
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PCT/JP2008/072288
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石井　誠
金澤　義一
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日立プラズマディスプレイ株式会社
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Definitions

  • the present invention relates to a method for driving a plasma display panel, and particularly to a technique for reducing power consumption in image display.
  • a plasma display panel is a kind of flat display device, and is a self-luminous display means for causing a phosphor to emit light using plasma discharge. Since the plasma discharge is involved in this way, the power consumption is relatively large. Therefore, there is a demand for reducing the power consumption from all aspects.
  • shadeing This uses the illusion of the viewer by lowering the brightness of the outer edge relative to the brightness of the center of the screen, making it difficult to perceive the brightness distribution in the screen, and consequently reducing the power consumption without reducing the image quality. It aims to reduce.
  • Patent Document 1 Japanese Patent Laid-Open No. 2002-55675
  • the power consumption of PDP is divided into reactive power and gas discharge power.
  • reactive power is power that does not contribute to light emission of the panel, and tends to increase as the panel size increases.
  • discharge power can be reduced by the technique described in Patent Document 1, reactive power that does not contribute to light emission cannot be reduced.
  • An object of the present invention is to provide a driving method that can reduce power consumption.
  • a driving method of a plasma display apparatus is a driving method of a plasma display apparatus having a sustain period in which a display is performed by applying a sustain pulse to a scan electrode and a common electrode. During the period, a part of the scan electrode is placed in a high impedance state, and the time for placing the first scan electrode in the high impedance state in the high impedance state is disposed closer to the center of the screen than the first scan electrode. Further, it is longer than the second scanning electrode.
  • the power consumption can be reduced by the plasma display driving method of the present invention.
  • FIG. 3 is a block diagram illustrating a configuration of a Y electrode drive circuit and a scan driver in the first embodiment of the invention. The structure of the X electrode drive circuit of the 2nd Embodiment of this invention is shown.
  • FIG. 1 is an electrical configuration diagram of the plasma display apparatus of the present invention.
  • the plasma display device includes an X electrode driving circuit 1, a Y electrode driving circuit 2, an address electrode driving circuit 3, a PDP 4, and a control circuit 5.
  • the X electrode drive circuit 1 is a drive circuit for applying a voltage to the common electrodes (X electrodes) X1, X2,.
  • the Y electrode drive circuit 2 is a drive circuit for applying a voltage to the scan electrodes (Y electrodes) Y1, Y2,.
  • the address electrode drive circuit 3 is a drive circuit for supplying a voltage to the address electrodes (A electrodes) A1, A2,.
  • the control circuit 5 is a circuit that controls the X drive circuit 1, the Y electrode drive circuit 2, and the address electrode drive circuit 3.
  • the X electrode drive circuit 1 is a drive circuit that applies a common electrode to all X electrodes. Therefore, there is no need for a switch for switching the voltage application to the electrodes one by one.
  • the Y electrode driving circuit scans the selected electrodes one by one. Therefore, in the Y electrode drive circuit 2, there is one switch for switching the output of each Y electrode, so that the scale of the Y electrode drive circuit 2 is larger than that of the X electrode drive circuit 1.
  • the scan driver 21 provided in the Y electrode drive circuit 2 controls the timing of applying a voltage to the Y electrode corresponding to each scan line in accordance with a control signal from the control circuit 5.
  • the scan driver 21 includes a shift register that shifts the timing of applying to the Y electrode for each electrode.
  • FIG. 2 is a diagram showing voltage waveforms applied to each electrode of a general PDP.
  • the PDP is operated by applying a voltage to the X electrode (common electrode), Y electrode (sustain electrode) and address electrode shown in FIG.
  • the drive waveform of the voltage applied to the above electrodes will be described.
  • the PDP performs a reset discharge between the X electrode and the Y electrode, and the Y electrode and the address electrode in all the discharge spaces in order to align the potentials of the discharge spaces and initialize the discharge cells (reset period). .
  • one line of the Y electrode is selected with the X electrode fixed at a constant voltage value.
  • a negative scan pulse is applied to the selected Y electrode, and an address pulse is applied to the address electrode corresponding to the cell to be lit.
  • a counter discharge is generated between the Y electrode and the address electrode, and wall charges are generated.
  • each Y electrode, X electrode, and address electrode are returned to the reference potential.
  • the positive sustain pulse is applied to each Y electrode, and the positive pulse is also applied to the X electrode after the Y electrode returns to the reference potential.
  • a surface discharge is generated between the Y electrode and the X electrode to light the cell (sustain period). Since the display of the plasma display device is performed by applying a voltage to the X electrode and the Y electrode, the X electrode and the Y electrode may be collectively referred to as a display electrode.
  • FIG. 3 is a waveform diagram showing drive waveforms in the sustain period and reset period in the present embodiment
  • FIG. 4 is a waveform diagram showing another drive waveform in the sustain period and reset period in the present embodiment.
  • a sustain pulse is applied to both the X electrode and the Y electrode as in the conventional PDP operation.
  • the uppermost Y electrode Y1 and the lowermost Y electrode Yn are set to a high impedance state (Hi-Z state) at time t1. Thereafter, these Y electrodes maintain this high impedance state until a post-processing pulse for adjusting the charge in the sustain period is input.
  • the sustain pulse is not applied to the electrode in the high impedance state.
  • the timing when the high impedance is set is preferably the timing when the Y electrode is at the reference potential in both FIGS.
  • the reference potential is Vs which is higher than the ground level potential
  • the reference potential is the ground level potential.
  • the Y electrode Y2 and the Y electrode Yn-1 adjacent to the lowermost Y electrode Yn maintain this high impedance state from time t2 until post-processing pulse input.
  • the Y electrode Y3 and the Y electrode Yn-2 are maintained in this high impedance state after time t3, and the Y electrode Y4 and Y electrode Yn-3 are maintained after time t4 until post-processing pulse input.
  • T1> T2> T3> T4 is established. That is, as the electrodes on the upper and lower ends of the screen are in a high impedance state, the number of sustain pulses applied during the sustain period decreases.
  • the electrode in the high impedance state is disconnected from the power source. Therefore, it is influenced by the adjacent X electrode or the adjacent Y electrode. As can be seen from the figure, from time t1 to time t2, the Y electrode Y1 and the Y electrode Yn are not stable and fluctuate under the influence of the X electrode X and the Y electrodes Y2 and Yn-1.
  • the Y electrode is set to high impedance in the second half of the sustain period, but may be set to high impedance in the first half of the sustain period.
  • FIG. 7 is a waveform diagram in which the Y electrode is in a high impedance state in the first half of the sustain period.
  • the time for the high impedance state is made longer for the upper and lower electrodes, so that the time for which the sustain pulse is applied is made shorter as it approaches the upper and lower ends. That is, the number of sustain pulses to be applied is increased as the electrode is arranged on the center side of the screen. As a result, a shading effect can be expected, and the amount of power required for discharge can be reduced, and reactive power that does not contribute to discharge can be reduced.
  • a high impedance shift register 211 shown in FIG. 5 and a Hi-Z data signal which is a signal for setting the sustain pulse to a high impedance state.
  • 3 and 4 show the timing of the Hi-Z data signal, details of which will be described with reference to FIG.
  • FIG. 5 is a block diagram showing the configuration of the Y electrode drive circuit 2 and the scan driver 21 in the present embodiment.
  • the Y electrode drive circuit 2 includes a sustain pulse output power supply 301, a scan pulse output power supply 302, and a scan driver 21.
  • the sustain pulse output power supply 301 is a power supply for applying a sustain pulse to the Y electrode during the sustain period, and is connected to the Y electrode via a switch.
  • the scan pulse output power supply 302 is a power supply for applying a scan pulse to the Y electrode in the address period, and is connected to the Y electrode via a switch.
  • the scan pulse output power source includes a power source that outputs a reference potential and a power source that outputs a scan pulse potential, each of which is connected to the Y electrode via a switch.
  • the scan driver 21 includes a high impedance shift register 211, a high impedance latch 212, a scan pulse shift register 213, a scan pulse latch 214, and a selector unit 215 corresponding to each Y electrode (Y1, Y2,). , The timing at which the voltage supplied from the scan pulse output power supply 302 and the sustain pulse output power supply 301 is output to the Y electrode is controlled.
  • the high-impedance shift register 211 is a shift register for shifting the timing of sending a Hi-Z data signal, which is a signal for controlling the Y electrode to high impedance, to the selector unit 215.
  • the high impedance latch 212 is a latch for stably maintaining the value of the high impedance shift register 211. As a result, noise during shifting of the high impedance shift register 211 is not input to each selector unit 215.
  • the high impedance latch 212 has n / 2 wirings. The first wiring is connected to the selector unit 215 corresponding to the Y electrodes Y1 and Yn, and the second wiring is the Y electrodes Y2 and Yn ⁇ 1. Are connected to the selector unit 215 corresponding to. Similarly, the mth wiring is connected to two selector sections 215 corresponding to the mth Y electrode from the upper and lower ends.
  • the scan pulse shift register 213 is a shift register for shifting the timing at which the scan pulse is applied to the Y electrode in accordance with the input scan pulse data signal.
  • the scan pulse latch 214 is a latch for stably maintaining the value of the scan pulse shift register 213. As a result, noise in the scan pulse shift register 213 is not input to each selector unit 215.
  • the scan pulse latch 214 has n wirings, which are sequentially connected to the selector unit 215 corresponding to the Y electrodes Y1, Y2,.
  • the corresponding selector unit 215 selects the voltage from the scan pulse output power supply 302, and the scan pulse is output when the corresponding Y electrode performs the scan operation.
  • the selector unit 215 receives the output control signal, scan pulse data signal, and Hi-Z signal output from the control circuit 5 of FIG. 1, and turns on the switches connected to the Y electrodes, the scan pulse output power source, and the sustain pulse output power source. , OFF is controlled.
  • the output control signal is input to the selector unit 215, and the side switch connected to the reference potential in the scan pulse output power supply 302 is turned on.
  • the scan pulse data signal is shifted by the scan pulse shift register 213 and sequentially sent to the selector unit 215 through the scan pulse latch 214.
  • a scan pulse data signal is input to the selector unit 215, an operation of turning on the switch on the side connected to the scan potential is performed. By this operation, a scan pulse is sequentially applied to each Y electrode Y1, Y2,.
  • an output control signal is input to the selector unit 215, and the switch that connects the sustain pulse output power supply 301 and the Y electrode is turned on. By this operation, a sustain pulse is applied to each Y electrode.
  • the Hi-Z signal is further shifted by the high impedance shift register 211 and input to the corresponding selector unit 215 through the high impedance latch 212.
  • the Hi-Z data signal in order from the two selector sections 215 corresponding to the first Y electrodes Y1 and Yn to the two selector sections 215 corresponding to the mth Y electrodes Ym and Yn ⁇ m + 1 from the upper and lower ends, respectively. Is entered.
  • the switch for connecting the sustain pulse output power supply 301 and the Y electrode is turned off, and the operation for cutting off the output of the sustain pulse is performed. It becomes an impedance state.
  • the input of the Hi-Z signal is continued until the post-processing pulse shown in FIGS. 3 and 4 is input at the end of the sustain period. That is, the electrode once in the high impedance state continues in the high impedance state until the post-processing pulse shown in FIGS. 3 and 4 is applied. At the timing when the post-processing pulse shown in FIGS.
  • the shading process can be performed by setting the output of the Y electrode in a high impedance state in the vertical direction of the screen. Note that when shading in the horizontal direction of the screen is performed, image processing may be further performed by a conventional method.
  • the Y electrode is in a high impedance state, but in the second embodiment, the X electrode is in a high impedance state.
  • FIG. 6 shows the configuration of the X electrode drive circuit 1 according to the second embodiment of the present invention.
  • the X electrode drive circuit 1 includes a sustain pulse output power supply 303 and a Hi-Z output driver 23.
  • the sustain pulse output power source is directly connected to the X electrode.
  • the sustain pulse output power supply is connected to each X electrode via the Hi-Z output driver 23.
  • the Hi-Z output driver 23 is used to control the timing of outputting a voltage to each X electrode.
  • the Hi-Z output driver 23 includes a high-impedance shift register 411, a high-impedance latch 412, and a selector unit 415.
  • the configuration of the high-impedance shift register 411 and the high-impedance latch 412 may be the same as that of the high-impedance shift register 211 and the high-impedance latch 212.
  • the Hi-Z data signal input to the high impedance shift register 411 is the same as that shown in FIG.
  • the selector unit 415 determines only whether to output or block the output of the sustain pulse output power supply 301 to the X electrode.
  • the X electrode that is not assumed to be in a high impedance during the sustain period may be excluded from the selector unit 215.
  • FIG. 12 is a waveform diagram showing a driving waveform of a voltage applied to the X electrode in the sustain period and the reset period in the present embodiment.
  • the uppermost X electrode X1 and the lowermost X electrode Xn are set to a high impedance state (Hi-Z state). Thereafter, these X electrodes maintain this high impedance state until a post-processing pulse for adjusting the charge in the sustain period is input. The sustain pulse is not applied to the electrode in the high impedance state.
  • the X electrode Xn-1 adjacent to the X electrode X and the lowermost X electrode Xn is maintained in this high impedance state from time t2 until post-processing pulse input.
  • the high impedance state is maintained for the Y electrodes of the X electrode X3 and the X electrode Xn-2 after time t3, and for the X electrode X4 and the X electrode Xn-3 after time t4 until the post-processing pulse input.
  • T1> T2> T3> T4 is established. That is, as the electrodes on the upper and lower ends of the screen are in a high impedance state, the number of sustain pulses applied during the sustain period decreases.
  • each Y electrode may be in a high impedance state as shown in FIG.
  • both the X electrode and the Y electrode are brought into a high impedance state by the method as described above, power consumption can be reduced as compared with the case where either one of the electrodes is brought into a high impedance state.
  • the period during which the Y electrode is set to high impedance and the number of electrodes to be set to high impedance are changed depending on conditions.
  • Fig. 8 shows the ratio of the sustain pulse that makes each Y electrode high impedance.
  • the ratio of the sustain pulse to be high impedance is the ratio of the number of sustain pulses that are no longer output to the electrodes due to the high impedance state with respect to the number of sustain pulses output from the sustain pulse output power supply 301 in FIG.
  • the ratio of the sustain pulse to be high impedance is larger when the same electrode is viewed than the graph shown by the solid line, the number of applied sustain pulses is reduced.
  • all the sustain pulses are made high impedance in the uppermost electrode Y1 and the lowermost electrode Yn.
  • the number of electrodes having a sustain pulse for increasing the impedance is higher in the graph indicated by the broken line than in the graph indicated by the solid line.
  • the time for achieving high impedance is longer for each electrode than in the graph indicated by the solid line, and the number of applied sustain pulses is reduced, so that more reactive power can be reduced.
  • the ratio of the number of sustain pulses in a high impedance state is as shown by the solid line in FIG. 8, and the setting of the plasma display device is a setting with less power consumption than in the normal operation state.
  • the control may be performed to increase the ratio of the sustain pulse to be high impedance. Thereby, more power consumption can be reduced in the “low power consumption mode”, and the influence on the image quality can be suppressed in the normal operation state.
  • the period of the high impedance and the electrode of the high impedance as follows: The number can be changed according to conditions.
  • FIG. 9 is a graph showing the relationship between the ratio of the sustain pulse to be high impedance and the display load factor in the uppermost Y electrode Y1 (or the lowermost electrode Yn).
  • the display load factor is a ratio of the average gradation of one screen to the maximum gradation, and the power consumption increases as the display load factor increases.
  • the ratio of the sustain pulse to be high impedance is the ratio of the number of sustain pulses that are no longer output to the electrodes due to the high impedance state with respect to the number of sustain pulses output from the sustain pulse output power supply 301 in FIG. The higher this ratio, the longer the time during which the electrode is in a high impedance state, and the number of applied sustain pulses is reduced. This graph shows two patterns.
  • the first pattern is a pattern that lengthens the time for a high impedance state as the display load factor increases. In the figure, it is indicated by a broken line.
  • the time for inputting the Hi-Z data input signal may be made longer as the display load factor becomes higher.
  • the time during which the uppermost Y electrode Y1 (or the lowermost electrode Yn) is in a high impedance state becomes longer as the display load factor becomes higher.
  • the higher the display load factor the greater the number of electrodes that enter a high impedance state.
  • the second pattern is a pattern that shortens the time for a high impedance state as the display load factor increases. In the figure, it is indicated by a solid line.
  • the time for inputting the Hi-Z data input signal may be shortened as the display load factor increases.
  • the time during which the uppermost Y electrode Y1 (or the lowermost electrode Yn) is in a high impedance state becomes shorter as the display load factor becomes higher.
  • the higher the display load factor the smaller the number of electrodes that are in a high impedance state.
  • the sustain pulse is not output at all by setting the uppermost Y electrode Y1 (or the lowermost electrode Yn) to a high impedance state. Since the display is not performed when the display load factor is 0%, the display is not affected even if no sustain pulse is output. In this case, reactive power can be reduced by not outputting a sustain pulse that does not contribute to display.
  • a field (frame) as one display unit is displayed by a plurality of subfields for gradation display.
  • the plurality of subfields express the gradation of the field by weighting the display time.
  • the shorter the subfield display time the smaller the number of sustain pulses, and the longer the subfield display time, the greater the number of sustain pulses.
  • the time for high impedance is controlled for each subfield.
  • FIG. 10 is a diagram showing the ratio of the sustain pulse for making the uppermost electrode Y1 (or the lowermost electrode Yn) high impedance for each subfield in the sustain period.
  • the sustain pulse is applied four times in the subfield 1 (SF1). Thereafter, in the case where the control for setting the high impedance state is not performed, SF2 is 8, SF3 is 16, SF4 is 32, SF5 is 64, SF6 is 128, SF7 is 256, and SF8 is 512.
  • the high-impedance shift register 211 and the high-impedance latch 212 are provided exclusively for generating a high-impedance state in FIG.
  • FIG. 11 is a block diagram showing the configuration of the Y electrode drive circuit 2 in the present embodiment.
  • the sustain pulse output power supply 301 and the scan pulse output power supply 302 perform the same operation as the Y electrode drive circuit 2 in FIG.
  • the selector 233 in the scan driver 23 of FIG. 11 performs the same operation as the selector 215 in the scan driver 21 of FIG.
  • the Y electrode drive circuit 2 of FIG. 11 differs from the Y electrode drive circuit 2 of FIG. 5 in that a shift register 231 is provided instead of the high impedance shift register 211 and the scan pulse shift register 213, and the high impedance latch 212 and A latch 232 is provided instead of the scan pulse latch 214.
  • the shift register 231 and the latch 232 are used for both the operation of applying a scan pulse to the Y electrode during the address period and the operation of setting the Y electrode to a high impedance state during the sustain period.
  • the shift register 231 shifts the timing of sending the scan pulse data signal to the latch 232 during the address period and the Hi-Z data signal during the sustain period.
  • the latch 232 maintains the signal output from the shift register 232 at a stable value so that noise is not output to the selector unit 233.
  • the first to n / 2th wires are connected to the corresponding two selector sections 233.
  • the first wiring is connected to the selector unit 215 corresponding to the Y electrodes Y1, Yn
  • the second wiring is connected to the selector unit 215 corresponding to the Y electrodes Y2, Yn-1.
  • the mth wiring is connected to two selector sections 215 corresponding to the mth Y electrode from the upper and lower ends.
  • the n / 2 + 1th to nth wires out of the wires coming out of the latch 232 are connected to the corresponding one selector section 233, and in order, the Y electrodes Yn / 2 + 1, Yn / 2 + 2,. Connected to the selector unit 215 corresponding to the Yn electrode.
  • an output control signal is input to the selector unit 233, and the side switch connected to the reference potential in the scan pulse output power supply is turned on.
  • the scan pulse data signal is shifted by the shift register 231 and sequentially sent to the selector unit 233 through the latch 232.
  • an operation of turning on the switch on the side connected to the scan potential is performed.
  • a scan pulse is sequentially applied to each Y electrode. Since the first to n / 2th wirings out of the latch 233 are connected to the corresponding two selector sections 233, two output control signals are output from these wirings. Input to the selector unit 233.
  • the operation of turning on the switch is not performed even if the scan data signal is input.
  • the control based on the output control signal is performed on the selectors corresponding to the Y electrodes Yn / 2 + 1 to Yn.
  • the Hi-Z data signal shifted by the shift register 231 is input to the selector unit 215 through the latch 232, and the same operation as in the first embodiment is performed.
  • the voltage waveforms shown in FIGS. 3, 4, and 7 are output to the Y electrodes.
  • the operation of the present invention can be realized by one set of shift register and latch, and the circuit area can be reduced as compared with the first embodiment using two sets of shift register and latch.
  • the present invention has been described with respect to discharge control of a plasma display. However, in the type of the self-luminous display device, power consumption can be reduced by applying the present invention.

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Abstract

　サステインパルスを走査電極（Ｙ１～Ｙｎ）と共通電極（Ｘ）に印加することにより表示を行うサステイン期間を有するプラズマディスプレイ装置の駆動方法であって、前記サステイン期間において、前記走査電極（Ｙ１～Ｙｎ）の一部（Ｙ１～Ｙ４，Ｙｎ－４～Ｙｎ）について、画面の最上端及び最下端に近い走査電極ほど、ハイインピーダンス状態にする時間（Ｔ１～Ｔ４）を長くすることにより、放電に要する電力量を減少させるとともに放電に寄与しない無効電力を低減するシェーディングを行う。

Description

プラズマディスプレイ装置及びその駆動方法
　本発明はプラズマディスプレイパネルの駆動方法、特に画像表示における低消費電力化技術に関する。
　プラズマディスプレイパネル（ＰＤＰ）は、平面表示装置の一種であり、プラズマ放電を用いて蛍光体を発光させる自発光表示手段である。このようにプラズマ放電を伴うことから消費電力は比較的大きく、したがって、消費電力の低減をあらゆる面から行う要請がある。
　画像の表示技術の一つとして「シェーディング」というものがある。これは画面の中央部の輝度に対して外縁部の輝度を落とすことで視聴者の錯覚を利用し、画面内の明るさの分布を知覚されにくくし、結果として画質を落とさずに消費電力の低減を図るというものである。
　従来このような技術としては特開２００２－５５６７５号公報（特許文献１）記載のものが上げられる。すなわち、上記のようなシェーディングを入力される画像データについてデータ処理を行い、その画像データに基づく輝度（当然外縁部の輝度は通常の処理後のものより低い）で表示を行う。
特開２００２－５５６７５号公報
　ＰＤＰの消費電力は無効電力とガス放電電力に分けられる。このうち、無効電力はパネルの発光に寄与しない電力であり、パネルの大型化が進むに従い増加する傾向にある。特許文献１記載の技術では放電電力は低減できるものの、発光に寄与しない無効電力は低減できない。
　本発明の目的は、消費電力の低減も可能にする駆動方法を提供することにある。
　本発明の代表的な実施の形態に関わるプラズマディスプレイ装置の駆動方法はサステインパルスを走査電極と共通電極に印加することにより表示を行うサステイン期間を有するプラズマディスプレイ装置の駆動方法であって、前記サステイン期間において、走査電極の一部をハイインピーダンス状態にし、前記ハイインピーダンス状態にする第1の走査電極をハイインピーダンス状態にする時間は前記第1の走査電極よりも画面中央部に近い位置に配置された第2の走査電極よりも長くすることを特徴とする。
　本発明のプラズマディスプレイの駆動方法によって、消費電力の低減を図ることができる。
本発明のプラズマディスプレイ装置の構成図である。 一般的なＰＤＰの駆動波形を説明する図である。 本発明の第１の実施の形態におけるサステイン期間及びリセット期間の駆動波形を示す波形図である。 本発明の第１の実施の形態におけるサステイン期間及びリセット期間の別の駆動波形を示す波形図である。 本発明の第１の実施の形態におけるＹ電極駆動回路及びスキャンドライバの構成を表すブロック図である。 本発明の第２の実施の形態のＸ電極駆動回路の構成を示す。 本発明の第１の実施の形態におけるサステイン期間及びリセット期間の駆動波形を示す波形図である。 本発明の第３の実施の形態における各電極とハイインピーダンス化するサステインパルスの割合を示す図である。 本発明の第４の実施の形態に関わる表示負荷率とハイインピーダンス化するサステインパルスの割合を示すグラフである。 本発明の第４の実施の形態におけるサブフィールドとサステインパルス数、およびハイインピーダンス化するサステインパルスの割合を示す表である。 本発明の第５の実施の形態におけるＹ電極駆動回路及びスキャンドライバの構成を表すブロック図である。 本発明の第２の実施の形態におけるサステイン期間及びリセット期間の駆動波形を示す波形図である。
　以下図を用いて、本発明の実施の形態について説明する。
　（第１の実施の形態）
　図１は本発明のプラズマディスプレイ装置の電気的な構成図である。
　本発明におけるプラズマディスプレイ装置はＸ電極駆動回路１、Ｙ電極駆動回路２、アドレス電極駆動回路３、ＰＤＰ４、制御回路５より構成される。
　Ｘ電極駆動回路１はＰＤＰ４内の共通電極（Ｘ電極）Ｘ１、Ｘ２…に電圧を印加するための駆動回路である。一方、Ｙ電極駆動回路２はＰＤＰ４内の走査電極（Ｙ電極）Ｙ１、Ｙ２…に電圧をするための駆動回路である。また、アドレス電極駆動回路３はアドレス電極（Ａ電極）Ａ１、Ａ２…に電圧を供給するための駆動回路である。制御回路５はＸ駆動回路１、Ｙ電極駆動回路２、アドレス電極駆動回路３を制御する回路である。
　Ｘ電極駆動回路１は本実施形態においては全てのＸ電極に共通の電極を印加する駆動回路である。従って、一本ずつ電極への電圧の印加を切り替えるスイッチは必要ない。一方、Ｙ電極駆動回路は発光するセルの選択にあたって、一本ずつ選択された電極を走査する。したがって、Ｙ電極駆動回路２において、その出力を切り替えるスイッチが各Ｙ電極に一つずつ存在するため、Ｙ電極駆動回路２の回路の規模はＸ電極駆動回路１より大きくなる。
　Ｙ電極駆動回路２が備えるスキャンドライバ２１は制御回路５からの制御信号に従い、各走査線に対応するＹ電極に電圧を印加するタイミングを制御する。スキャンドライバ２１はＹ電極に印加するタイミングを電極ごとにシフトさせて異ならせるシフトレジスタを含む。
　図２は一般的なＰＤＰの各電極に印加する電圧波形を示した図である。
　図１に示したＸ電極（共通電極）、Ｙ電極（サステイン電極）及びアドレス電極に電圧を印加することによりＰＤＰを動作させる。以上の電極へ印加する電圧の駆動波形を説明する。
　まず、ＰＤＰは、各放電空間の電位を揃え、放電セルの初期化を行うために全ての放電空間のＸ電極とＹ電極並びにＹ電極とアドレス電極との間でリセット放電を行う（リセット期間）。次に、Ｘ電極を一定の電圧値に固定した状態で、Ｙ電極１ラインを選択する。選択したＹ電極に負極性のスキャンパルスを印加すると共に、点灯すべきセルに対応したアドレス電極に対してアドレスパルスを印加する。これによりＹ電極とアドレス電極との間で対向放電が発生し、壁電荷が生じる。これを全てのＹ電極に対して行うことにより、点灯させるセルを選択する（アドレス期間）。
　その後に各Ｙ電極、Ｘ電極、アドレス電極を基準電位に戻す。以降、各Ｙ電極に正極性のサステインパルスを印加し、Ｙ電極が基準電位に戻った後にＸ電極にも正極性のパルスを印加することを繰り返す。これによりＹ電極とＸ電極との間で面放電を発生させ、セルを点灯させる（サステイン期間）。なお、プラズマディスプレイ装置の表示はＸ電極とＹ電極に電圧を印加することにより行われることから、Ｘ電極とＹ電極を総称して表示電極と呼ぶこともある。
　このＰＤＰの基本的な動作を踏まえた上で、本実施形態の説明をする。
　図３は本実施形態におけるサステイン期間及びリセット期間の駆動波形を示す波形図であり、図４は本実施形態におけるサステイン期間及びリセット期間の別の駆動波形を示す波形図である。この両者はＹ電極を高電位基準とするか（図３）、低電位基準とするか（図４）で相違するが、本質的な動作は同じである。
　すなわち、サステイン期間が開始する時刻ｔ０から時刻ｔ１までは従来のＰＤＰの動作同様にサステインパルスをＸ電極、Ｙ電極双方に印加する。
　本実施形態では、時刻ｔ１に最上端のＹ電極Ｙ１及び最下端のＹ電極Ｙｎはハイインピーダンス状態（Ｈｉ－Ｚ状態）にする。以降これらのＹ電極はサステイン期間の電荷の調整を行う後処理のパルスを入力するまでの間はこのハイインピーダンス状態を維持する。ハイインピーダンス状態となっている電極ではサステインパルスが印加されない。このとき、ハイインピーダンスにするタイミングは図３及び図４共にＹ電極が基準電位にあるタイミングが好ましい。図３では基準電位はグランドレベルの電位よりも高電位であるＶｓとし、図４では基準電位をグランドレベルの電位としている。
　同様に、Ｙ電極Ｙ２及び最下端のＹ電極Ｙｎに隣接するＹ電極Ｙｎ－１は時刻ｔ２以降後処理パルス入力までの間はこのハイインピーダンス状態が維持される。またＹ電極Ｙ３及びＹ電極Ｙｎ－２のＹ電極は時刻ｔ３以降、Ｙ電極Ｙ４及びＹ電極Ｙｎ－３は時刻ｔ４以降、後処理パルス入力までの間このハイインピーダンス状態が維持される。時刻ｔ１、ｔ２、ｔ３、ｔ４から後処理のサステインパルスが印加されるまでの時間をそれぞれ、Ｔ１、Ｔ２、Ｔ３、Ｔ４とすると、Ｔ１＞Ｔ２＞Ｔ３＞Ｔ４の関係が成立する。即ち、画面の上下端部側の電極ほどハイインピーダンス状態である時間が長くなり、サステイン期間に印加されるサステインパルス数が少なくなる。
　ハイインピーダンス状態にした電極は電源からの接続が遮断される。したがって隣接するＸ電極もしくは近在するＹ電極の影響を受ける。図を見ても分かるとおり、時刻ｔ１から時刻ｔ２の間、Ｙ電極Ｙ１、Ｙ電極Ｙｎは安定しているわけでなく、Ｘ電極Ｘ及びＹ電極Ｙ２、Ｙｎ－１の影響を受け変動する。
　図３及び図４ではサステイン期間の後半でＹ電極をハイインピーダンスにしていたが、サステイン期間の前半でハイインピーダンスにしてもよい。図７はサステイン期間の前半でＹ電極をハイインピーダンス状態にした波形図である。
　以上のように、サステイン期間において、ハイインピーダンス状態にする時間を上下端の電極ほど長くすることにより、サステインパルスが印加される時間を上下端に近づくほど短くする。即ち、印加されるサステインパルス数を画面中心部側に配置された電極ほど多くする。これにより、シェーディング効果が期待でき、放電に要する電力量が減少するとともに放電に寄与しない無効電力を低減することができる。
　そして、この動作を制御する仕組みとして、図５に記載したハイインピーダンス用シフトレジスタ２１１及びサステインパルスをハイインピーダンス状態にする信号であるＨｉーＺデータ信号がある。図３及び図４ではＨｉ－Ｚデータ信号のタイミングを示すが、詳細は図５で述べる。
　図５は本実施形態におけるＹ電極駆動回路２及びスキャンドライバ２１の構成を表すブロック図である。
　本実施形態では、Ｙ電極駆動回路２は、サステインパルス出力電源３０１、スキャンパルス出力電源３０２、スキャンドライバ２１を含んで構成される。
　サステインパルス出力電源３０１は、サステイン期間においてサステインパルスをＹ電極に印加するための電源であり、スイッチを介してＹ電極に接続される。
　スキャンパルス出力電源３０２は、アドレス期間においてスキャンパルスをＹ電極に印加するための電源であり、スイッチを介してＹ電極に接続される。スキャンパルス出力電源は基準電位を出力する電源とスキャンパルスの電位を出力する電源を含み、それぞれがスイッチを介してＹ電極に接続される。
　スキャンドライバ２１はハイインピーダンス用シフトレジスタ２１１、ハイインピーダンス用ラッチ２１２、スキャンパルス用シフトレジスタ２１３、スキャンパルス用ラッチ２１４及び各Ｙ電極（Ｙ１、Ｙ２…）に対応したセレクタ部２１５を含んで構成され、スキャンパルス出力電源３０２、サステインパルス出力電源３０１から供給される電圧をＹ電極に出力するタイミングを制御する。
　ハイインピーダンス用シフトレジスタ２１１はＹ電極をハイインピーダンスにする制御を行う信号であるＨｉーＺデータ信号をセレクタ部２１５に送るタイミングをシフトさせるためのシフトレジスタである。
　ハイインピーダンス用ラッチ２１２はハイインピーダンス用シフトレジスタ２１１の値を安定的に維持するためのラッチである。これにより、ハイインピーダンス用シフトレジスタ２１１のシフト時のノイズが各セレクタ部２１５に入力されなくなる。ハイインピーダンス用ラッチ２１２からはｎ/２本の配線が出ており、１番目の配線はＹ電極Ｙ１、Ｙｎに対応するセレクタ部２１５に接続され、２番目の配線はＹ電極Ｙ２、Ｙｎ－１に対応するセレクタ部２１５に接続される。同様にｍ番目の配線は上下端部からｍ番目のＹ電極に対応する２つのセレクタ部２１５に接続される。
　スキャンパルス用シフトレジスタ２１３は入力されたスキャンパルスデータ信号に応じてＹ電極にスキャンパルスが印加されるタイミングをシフトさせるためのシフトレジスタである。
　スキャンパルス用ラッチ２１４はスキャンパルス用シフトレジスタ２１３の値を安定的に維持するためのラッチである。これにより、スキャンパルス用シフトレジスタ２１３のノイズが各セレクタ部２１５に入力されなくなる。スキャンパルス用ラッチ２１４からはｎ本の配線が出ており、順番にＹ電極Ｙ１、Ｙ２・・・Ｙｎに対応するセレクタ部２１５に接続される。
　スキャンパルス用シフトレジスタ２１３とスキャンパルス用ラッチ２１４の動作により、対応するセレクタ部２１５がスキャンパルス出力電源３０２からの電圧を選択し、対応するＹ電極がスキャン動作を行うタイミングにスキャンパルスが出力される。
　セレクタ部２１５は図１の制御回路５から出力された出力制御信号、スキャンパルスデータ信号、Ｈｉ－Ｚ信号を受け取り、各Ｙ電極とスキャンパルス出力電源、サステインパルス出力電源に接続されたスイッチのＯＮ、ＯＦＦを制御する。
　ここで、本実施の形態におけるスキャンドライバ２１の動作について説明する。
　アドレス期間では、出力制御信号がセレクタ部２１５に入力され、スキャンパルス出力電源３０２のうち、基準電位に接続された側スイッチをＯＮ状態する。ここで、スキャンパルスデータ信号がスキャンパルス用シフトレジスタ２１３によってシフトされ、スキャンパルス用ラッチ２１４を通してセレクタ部２１５に順次送られる。セレクタ部２１５にスキャンパルスデータ信号が入力されると、スキャン電位に接続された側のスイッチをＯＮにする動作を行う。この動作により、各Ｙ電極Ｙ１、Ｙ２・・・Ｙｎに順次スキャンパルスが印加される。
　サステイン期間では、出力制御信号がセレクタ部２１５に入力され、サステインパルス出力電源３０１とＹ電極とを接続するスイッチをＯＮ状態にする。この動作により、各Ｙ電極にサステインパルスが印加される。本実施形態においてはさらに、Ｈｉ―Ｚ信号がハイインピーダンス用シフトレジスタ２１１よってシフトされ、ハイインピーダンス用ラッチ２１２を通して対応するセレクタ部２１５に入力される。つまり、上下端部からそれぞれ１番目のＹ電極Ｙ１，Ｙｎに対応する２つのセレクタ部２１５からｍ番目のＹ電極Ｙｍ、Ｙｎ－ｍ＋１に対応する２つのセレクタ部２１５まで順番にＨｉ－Ｚデータ信号が入力される。Ｈｉ－Ｚデータ信号が入力されているセレクタ部２１５ではサステインパルス出力電源３０１とＹ電極とを接続するスイッチをＯＦＦ状態にし、サステインパルスの出力を遮断する動作が行われ、対応するＹ電極がハイインピーダンス状態となる。Ｈｉ－Ｚ信号の入力はサステイン期間の最後に図３及び図４に示す後処理のパルスが入力されるタイミングまで継続される。つまり、いったんハイインピーダンス状態になった電極は図３及び図４に示す後処理のパルスが印加されるまでハイインピーダンス状態が継続する。サステイン期間の最後に図３及び図４に示す後処理のパルスが入力されるタイミングにおいて、Ｈｉ－Ｚデータ信号の入力を止めると同時にサステインパルス出力電源とＹ電極とを接続する制御を行うための出力信号がセレクタ部２１５に入力される。これにより、Ｈｉ－Ｚデータ信号によって、ＯＦＦ状態になっていたスイッチが再びＯＮ状態になり、サステインパルスが再び印加される。以上の動作により、サステイン期間においては図３、図４に示す電圧波形が各Ｙ電極に出力される。
　以上説明した方法により、画面の上下方向について、Ｙ電極の出力をハイインピーダンス状態にすることにより、シェーディング処理が可能となる。なお、画面の左右方向のシェーディングを行う場合はさらに従来技術の方法により画像処理を行えばよい。
　以上のような方法で、無効電力を低減しつつ階調を落とし、結果消費電力の低減を行うことを可能とする。
　（第２の実施の形態）
　次に本発明の第２の実施の形態について説明する。
　第１の実施の形態ではＹ電極をハイインピーダンス状態にしたが、第２の実施の形態ではＸ電極をハイインピーダンス状態にする。
　図６は、本発明の第２の実施の形態のＸ電極駆動回路１の構成を示す。
　本実施の形態では、Ｘ電極駆動回路１は、サステインパルス出力電源３０３、Ｈｉ－Ｚ出力用ドライバ２３を含んで構成される。
　第１の実施の形態におけるＸ電極駆動回路ではサステインパルス出力電源が直接Ｘ電極に接続される。これに対し本実施の形態では、サステインパルス出力電源はＨｉ－Ｚ出力用ドライバ２３を介して各Ｘ電極に接続される。Ｈｉ－Ｚ出力用ドライバ２３は、本実施形態において、個々のＸ電極に電圧を出力するタイミングを制御するために用いられる。
　Ｈｉ－Ｚ出力用ドライバ２３にはハイインピーダンス用シフトレジスタ４１１、ハイインピーダンス用ラッチ４１２、セレクタ部４１５より構成される。
　ハイインピーダンス用シフトレジスタ４１１、ハイインピーダンス用ラッチ４１２の構成はハイインピーダンス用シフトレジスタ２１１、ハイインピーダンス用ラッチ２１２と同じものでよい。また、ハイインピーダンス用シフトレジスタ４１１に入力するＨｉーＺデータ信号も図５と同じものを用いる。
　セレクタ部４１５はセレクタ部２１５と異なり、サステインパルス出力電源３０１の出力をＸ電極に出力するか遮断するかのみ判断する。
　なお、サステイン期間においてハイインピーダンスになることを想定していないＸ電極についてはセレクタ部２１５を介さないようにしても良い。
　図６の構成を用いることにより、Ｘ電極に対しても同様にハイインピーダンス状態を生成することが可能となる。
　図１２は、本実施形態におけるサステイン期間及びリセット期間のＸ電極に印加される電圧の駆動波形を示す波形図である。時刻ｔ１に最上端のＸ電極Ｘ１及び最下端のＸ電極Ｘｎはハイインピーダンス状態（Ｈｉ－Ｚ状態）にする。以降これらのＸ電極はサステイン期間の電荷の調整を行う後処理のパルスを入力するまでの間はこのハイインピーダンス状態を維持する。ハイインピーダンス状態となっている電極ではサステインパルスが印加されない。
　同様に、Ｘ電極Ｘ及び最下端のＸ電極Ｘｎに隣接するＸ電極Ｘｎ－１は時刻ｔ２以降後処理パルス入力までの間はこのハイインピーダンス状態が維持される。またＸ電極Ｘ３及びＸ電極Ｘｎ－２のＹ電極は時刻ｔ３以降、Ｘ電極Ｘ４及びＸ電極Ｘｎ－３は時刻ｔ４以降、後処理パルス入力までの間このハイインピーダンス状態が維持される。時刻ｔ１、ｔ２、ｔ３、ｔ４から後処理のサステインパルスが印加されるまでの時間をそれぞれ、Ｔ１、Ｔ２、Ｔ３、Ｔ４とすると、Ｔ１＞Ｔ２＞Ｔ３＞Ｔ４の関係が成立する。即ち、画面の上下端部側の電極ほどハイインピーダンス状態である時間が長くなり、サステイン期間に印加されるサステインパルス数が少なくなる。
　この場合において、さらに各Ｙ電極について図４に示すようにハイインピーダンス状態にしてもよい。
　以上のような方法で、Ｘ電極とＹ電極の両方について、ハイインピーダンス状態にすれば、いずれか一方の電極をハイインピーダンス状態にするよりも消費電力を削減することができる。
　（第３の実施の形態）
　次に本発明の第３の実施形態について説明する。
　本実施形態ではＹ電極をハイインピーダンスにする期間及びハイインピーダンスにする電極の本数を条件によって変える。
　図８に各Ｙ電極のハイインピーダンス化するサステインパルスの割合を示す。ハイインピーダンス化するサステインパルスの割合とは、図５のサステインパルス出力電源３０１が出力するサステインパルス数に対するハイインピーダンス状態にすることによって電極に出力されなくなったサステインパルス数の割合である。破線で示したグラフは実線で示したグラフよりも、同じ電極について見るとハイインピーダンス化するサステインパルスの割合が大きくなっているため、印加されるサステインパルス数が少なくなっている。特に、最上端の電極Ｙ１と最下端の電極Ｙｎにおいて、すべてのサステインパルスをハイインピーダンス化している。また、破線で示したグラフは実線で示したグラフよりもハイインピーダンス化するサステインパルスがある電極の本数が多くなっている。破線で示したグラフは実線で示したグラフよりもハイインピーダンス化する時間が各電極について長くなっており、印加されるサステインパルス数が少なくなっているので、より多くの無効電力を低減できる。
　プラズマディスプレイ装置の設定が通常動作状態においてはハイインピーダンス状態するサステインパルス数の割合を図８の実線のようにし、プラズマディスプレイ装置の設定が通常動作状態よりも消費電力の少ない設定である「低消費電力モード」であった場合、図８の破線で示すようにハイインピーダンス化するサステインパルスの割合を多くする制御を行ってもよい。これにより、「低消費電力モード」において、より多くの消費電力を低減でき、通常動作状態においては画質への影響を抑制することができる。
　図５、図６に関して、ハイインピーダンス用シフトレジスタ２１１、ハイインピーダンス用シフトレジスタ４１１にＨｉ－Ｚデータ信号を入力するタイミングを制御することにより、Ｘ電極またはＹ電極をハイインピーダンス状態にする時間及び、ハイインピーダンス状態にする電極の本数を制御することができる。
　例えば、消費電力低減を優先させたい場合は、Ｈｉ－Ｚデータ信号を入力する時間を長くし、各電極をハイインピーダンスにする時間を長くし、画質への影響を最低限に抑えたい場合は、Ｈｉ－Ｚデータ信号を入力する時間を短くすることにより、各電極をハイインピーダンスにする時間を短くすることができる。
　このように、ハイインピーダンス用シフトレジスタ２１１、ハイインピーダンス用シフトレジスタ４１１に入力するＨｉ－Ｚデータ信号を入力するタイミングを制御することで以下のようにハイインピーダンスにする期間及びハイインピーダンスにする電極の本数を条件によって変えることを可能にする。
　図９は最上端のＹ電極Ｙ１（または最下端の電極Ｙｎ）において、ハイインピーダンス化するサステインパルスの割合と表示負荷率との関係を示すグラフである。表示負荷率は１画面の平均階調の最大階調に対する比率であり、表示負荷率が高いほど消費電力が大きくなる。ハイインピーダンス化するサステインパルスの割合とは、図５のサステインパルス出力電源３０１が出力するサステインパルス数に対するハイインピーダンス状態にすることによって電極に出力されなくなったサステインパルス数の割合である。この割合が高いほど電極がハイインピーダンス状態になる時間が長くなり、印加されるサステインパルス数が少なくなる。このグラフでは２つのパターンを示している。
　１つ目のパターンは、表示負荷率が高いほどハイインピーダンス状態にする時間を長くするパターンである。図上では破線で示している。このパターンを実現するためにはＨｉ－Ｚデータ入力信号を入力する時間を表示負荷率が高くなるほど長くすればよい。この制御により、表示負荷率が高くなるほど最上端のＹ電極Ｙ１（または最下端の電極Ｙｎ）がハイインピーダンス状態である時間が長くなる。また、表示負荷率が高くなるほどハイインピーダンス状態になる電極の本数は多くなる。
　表示負荷率が高い場合は特に放電電力が大きくなるので、このパターンの適用により消費電力の低減効果がより高くなる。
　２つ目のパターンは、表示負荷率が高いほどハイインピーダンス状態にする時間を短くするパターンである。図上では実線で示している。このパターンを実現するためにはＨｉ－Ｚデータ入力信号を入力する時間を表示負荷率が高くなるほど短くすればよい。この制御により、表示負荷率が高くなるほど最上端のＹ電極Ｙ１（または最下端の電極Ｙｎ）がハイインピーダンス状態である時間が短くなる。また、表示負荷率が高くなるほどハイインピーダンス状態になる電極の本数は少なくなる。特に、表示負荷率が０％の場合は最上端のＹ電極Ｙ１（または最下端の電極Ｙｎ）をハイインピーダンス状態にすることにより、サステインパルスが全く出力されなくなっている。表示負荷率が０％の場合は表示が行われないので、サステインパルスを全く出力しなくても表示には影響がない。この場合、表示に寄与しないサステインパルスを出力しないことで無効電力を削減することが出来る。
　また、表示負荷率が低い場合は電極をハイインピーダンス状態にしても画質に影響が少ないので、画質の劣化を抑制しつつ発光に寄与しない無効電力を減らすことができる。
　（第４の実施の形態）
　第４の実施の形態について説明する。
　プラズマディスプレイパネルの表示に際しては、階調表示のために１つの表示単位であるフィールド（フレーム）を複数のサブフィールドによって表示する。この際複数のサブフィールドは表示時間に重みをつけることでフィールドの階調を表現する。この際、サブフィールドの表示時間が短いほどサステインパルス数は少なく、サブフィールドの表示時間が長いほど、サステインパルス数が多くなる。
　本実施形態ではサブフィールドごとに、ハイインピーダンス化する時間を制御する。
　図１０はサステイン期間において、最上端の電極Ｙ１（または最下端の電極Ｙｎ）をハイインピーダンス化するサステインパルスの割合をサブフィールドごとに示した図である。
　この図から分かるとおり、ハイインピーダンス状態にする制御を行わない場合には、サブフィールド１（ＳＦ１）ではサステインパルスが４回印加される。以降、ハイインピーダンス状態にする制御を行わない場合において、ＳＦ２が８、ＳＦ３が１６、ＳＦ４が３２、ＳＦ５が６４、ＳＦ６が１２８、ＳＦ７が２５６、ＳＦ８が５１２と倍々に増えていく。このように印加されるサステインパルス数をサブフィールドごとに変えることにより、表示するサブフィールドの組み合わせで階調表現が可能となる。
　この表の（ａ）は最上端の電極Ｙ１（または最下端の電極Ｙｎ）について、全てのサブフィールドで同じ割合でハイインピーダンス期間を設けたことを想定する。
　これに対し、（ｂ）では最上端の電極Ｙ１（または最下端の電極Ｙｎ）について、サステインパルス数の少ないサブフィールドではサステイン期間のうち、ハイインピーダンス状態にする期間の割合を少なくし、（「Ｈｉ－Ｚデータ信号」の入力期間を短くし）、サステインパルスの多いサブフィールドではサステイン期間のうち、ハイインピーダンス状態にする期間の割合を多く（「Ｈｉ－Ｚデータ信号」の入力期間を長く）する。これにより、サステインパルスが多く印加されるサブフィールドにおいて、ハイインピーダンス状態にする期間を長くして、印加されるサステインパルス数をより少なくすることで消費電力を低減できる。この場合、サステインパルス数の少ないサブフィールドではハイインピーダンス化するサステインパルスの割合を少なくするため、階調表現力の低下を抑制することができる。
　また、（ｃ）では、最上端の電極Ｙ１（または最下端の電極Ｙｎ）について、サステインパルス数の少ないサブフィールドではサステイン期間のうち、ハイインピーダンス状態にする期間の割合を多くし、（「Ｈｉ－Ｚデータ信号」の入力期間を短くし）、サステインパルスの多いサブフィールドではサステイン期間のうち、ハイインピーダンス状態にする期間の割合を少なく（「Ｈｉ－Ｚデータ信号」の入力期間を長く）する。これにより、サステインパルス数が多く印加されるサブフィールドにおいてサステインパルス数が大きく減少するのを防止し、画質への影響を少なくできる。
　（第５の実施の形態）
　最後に第５の実施の形態について説明する。
　第１の実施の形態では、図５において、ハイインピーダンス状態生成のためにハイインピーダンス用シフトレジスタ２１１及びハイインピーダンス用ラッチ２１２を専用に設けていた。
　本実施形態では図５のスキャンパルス用シフトレジスタ２１３とスキャンパルス用ラッチ２１４をサステイン期間においてハイインピーダンス用シフトレジスタ２１１及びハイインピーダンス用ラッチ２１２として動作させることにより、専用のシフトレジスタ及びラッチを設けずにハイインピーダンス用信号を生成することとした。図１１は本実施形態におけるＹ電極駆動回路２の構成を表すブロック図である。
　図１１におけるＹ駆動回路２について図５と比較して説明する。サステインパルス出力電源３０１及びスキャンパルス出力電源３０２は図５におけるＹ電極駆動回路２と同様の動作を行う。図１１のスキャンドライバ２３内のセレクタ２３３は図５のスキャンドライバ２１内のセレクタ２１５と同様の動作を行う。
　図１１のＹ電極駆動回路２が図５のＹ電極駆動回路２と異なるのはハイインピーダンス用シフトレジスタ２１１及びスキャンパルス用シフトレジスタ２１３の代わりにシフトレジスタ２３１が設けられ、ハイインピーダンス用ラッチ２１２及びスキャンパルス用ラッチ２１４の代わりにラッチ２３２が設けられている点である。シフトレジスタ２３１及びラッチ２３２はアドレス期間にＹ電極にスキャンパルスを印加する動作とサステイン期間にＹ電極をハイインピーダンス状態にする動作の両方に用いられる。
　シフトレジスタ２３１はアドレス期間においてはスキャンパルス用データ信号を、サステイン期間においてはＨｉ－Ｚデータ信号をラッチ２３２に送るタイミングをシフトする。
　ラッチ２３２はシフトレジスタ２３２から出力された信号を安定的な値に維持してノイズがセレクタ部２３３に出力されないようにする。ラッチ２３２から出ている配線のうち１番目からｎ/２番目までの配線は対応する２つのセレクタ部２３３に接続される。１番目の配線はＹ電極Ｙ１、Ｙｎに対応するセレクタ部２１５に接続され、２番目の配線はＹ電極Ｙ２、Ｙｎ－１に対応するセレクタ部２１５に接続される。同様にｍ番目の配線は上下端部からｍ番目のＹ電極に対応する２つのセレクタ部２１５に接続される。一方、ラッチ２３２から出ている配線のうちｎ/２＋１番目の配線からｎ番目の配線は対応する１つのセレクタ部２３３に接続されており、順番にＹ電極Ｙｎ/２＋１、Ｙｎ/２＋２、・・・Ｙｎ電極に対応するセレクタ部２１５に接続される。
　図１１におけるスキャンドライバ２３の動作について説明する。
　アドレス期間では、出力制御信号がセレクタ部２３３に入力され、スキャンパルス出力電源のうち、基準電位に接続された側スイッチをＯＮ状態にする。ここで、スキャンパルスデータ信号がシフトレジスタ２３１によってシフトされ、ラッチ２３２を通してセレクタ部２３３に順次送られる。セレクタ部２３３にスキャンパルスデータ信号が入力されると、スキャン電位に接続された側のスイッチをＯＮにする動作を行う。この動作により、各Ｙ電極に順次スキャンパルスが印加される。なお、ラッチ２３３から出ている配線のうち１番目からｎ/２番目までの配線は対応する２つのセレクタ部２３３に接続されているので、これらの配線から出力された出力制御信号はそれぞれ２つのセレクタ部２３３に入力される。この場合、ラッチ２３３から出ている１番目からｎ/２番目までの配線によりスキャンパルス用データ信号が出力されている間はスキャンデータ信号が入力されてもスイッチをＯＮにする動作が行われないように出力制御信号による制御がＹ電極Ｙｎ/２＋１からＹｎに対応するセレクタに対して行われる。
　サステイン期間では、シフトレジスタ２３１でシフトされたＨｉ－Ｚデータ信号がラッチ２３２を通してセレクタ部２１５に入力され、第１の実施の形態と同様の動作が行われる。これにより、図３、図４、図７に示す電圧波形が各Ｙ電極に出力される。
　本実施形態では、１組のシフトレジスタ及びラッチで本願発明の動作が実現でき、２組のシフトレジスタ及びラッチを用いる第1の実施形態と比較して回路面積を縮小することができる。
　以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更が可能であることは言うまでもない。
　本発明はプラズマディスプレイの放電制御に関して説明した。しかし、自発光式の表示装置の種別においては、本発明を適用することで消費電力を低減することも可能である。

Claims (14)

  1. 　サステインパルスを走査電極と共通電極に印加することにより表示を行うサステイン期間を有するプラズマディスプレイ装置の駆動方法であって、
    　前記サステイン期間において、走査電極の一部をハイインピーダンス状態にし、前記差走査電極のうち第1の走査電極をハイインピーダンス状態にする時間を前記第1の走査電極よりも画面の中心部側に配置された第2の走査電極をハイインピーダンス状態にする時間よりも長くすることを特徴とするプラズマディスプレイ装置の駆動方法。
  2. 　請求項１に記載のプラズマディスプレイ装置の駆動方法であって、
    　１画面の平均階調の最大階調に対する比率である表示負荷率が増加した場合、前記第1の走査電極をハイインピーダンス状態にする時間を長くすることを特徴とするプラズマディスプレイ装置の駆動方法。
  3. 　請求項１に記載のプラズマディスプレイ装置の駆動方法であって、
    　１画面の平均階調の最大階調に対する比率である表示負荷率が増加した場合、ハイインピーダンス状態にする走査電極数を多くすることを特徴とするプラズマディスプレイ装置の駆動方法。
  4. 　請求項1乃至３のいずれかに記載のプラズマディスプレイ装置の駆動方法であって、
    　前記サステイン期間において共通電極の一部をハイインピーダンス状態にすることを特徴とするプラズマディスプレイ装置の駆動方法。
  5. 　請求項1乃至４のいずれかに記載のプラズマディスプレイ装置の駆動方法であって、
    　前記走査電極をハイインピーダンス状態にした後、後処理のサステインパルスを印加することを特徴とするプラズマディスプレイ装置の駆動方法。
  6. 　1フレームの映像が複数のサブフィールドにより表示され、前記複数のサブフィールドのうち少なくとも１つのサブフィールドでは、表示電極にサステインパルスを印加することにより表示を行うサステイン期間を有するプラズマディスプレイ装置の駆動方法であって、
    　前記サステイン期間において、第1の表示電極に印加されるサステインパルス数を前記第1の表示電極よりも画面の中心部側に配置された第2の表示電極に印加されるサステインパルス数よりも少なくすることを特徴とするプラズマディスプレイ装置の駆動方法。
  7. 　請求項６に記載のプラズマディスプレイ装置の駆動方法であって、
    　第1のサブフィールドにおいて前記第1の表示電極に印加されるサステインパルス数の前記第１のサブフィールドにおいて駆動回路が出力するサステインパルス数に対する割合は前記第1のサブフィールドよりもサステイン期間の長い第2のサブフィールドにおいて前記第１の表示電極に印加されるサステインパルス数の前記第２のサブフィールドにおいて前記駆動回路が出力するサステインパルス数に対する割合よりも大きくすることを特徴とするプラズマディスプレイ装置の駆動方法。
  8. 　請求項７に記載のプラズマディスプレイ装置の駆動方法であって、
    　スイッチを遮断することにより前記駆動回路が出力するサステインパルスの一部が前記第１の表示電極に印加されなくなることを特徴とするプラズマディスプレイ装置の駆動方法。
  9. 　請求項６に記載のプラズマディスプレイ装置の駆動方法であって、
    　前記プラズマディスプレイ装置の設定に第1の設定と前記第1の設定よりも消費電力を少なくする第2の設定がある場合、前記第1の設定において前記第1の表示電極に印加されるサステインパルス数よりも前記第2の設定において前記第2の表示電極に印加されるサステインパルス数を少なくすることを特徴とするプラズマディスプレイ装置の駆動方法。
  10. 　アドレス電極とアドレス電極に交差する走査電極と共通電極を備えるプラズマディスプレイパネルと、
    　前記走査電極に駆動電圧を供給する走査電極駆動回路と、
    　前記共通電極に駆動電圧を供給する共通電極駆動回路と、
    　を有するプラズマディスプレイ装置であって、
    　前記走査電極駆動回路は印加される駆動電圧のタイミングを制御する第1のドライバを備え、前記第1のドライバは前記走査電極にサステインパルスを印加する際に一部の走査電極へのサステインパルスの供給を遮断し、第1の走査電極を遮断する時間を前記第1の走査電極よりも中心部側に配置された第2の走査電極を遮断する時間よりも長くすることを特徴とするプラズマディスプレイ装置。
  11. 　請求項１０に記載のプラズマディスプレイ装置であって、
    　前記第1のドライバはサステインパルスの供給を遮断する制御を行うタイミングを複数の走査電極について異ならせるシフトレジスタを備えることを特徴とするプラズマディスプレイ装置。
  12. 　請求項１１に記載のプラズマディスプレイ装置であって、前記シフトレジスタはスキャンパルスを印加するタイミングを複数の走査電極について異ならせる制御を行うことを特徴とするプラズマディスプレイ装置。
  13. 　請求項１０乃至１２のいずれかに記載のプラズマディスプレイ装置であって、
    　前記共通電極駆動回路は前記共通電極に印加されるサステインパルスの供給を遮断する制御を行う第2のドライバを有することを特徴とするプラズマディスプレイ装置。
  14. 　請求項１３に記載のプラズマディスプレイ装置であって、
    　前記第2のドライバはサステインパルスの供給を遮断するタイミングを複数の共通電極で異ならせるシフトレジスタを備えることを特徴とするプラズマディスプレイ装置。
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