WO2009153835A1

WO2009153835A1 - 回路基板、半導体装置およびそれらの製造方法

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Publication number: WO2009153835A1
Application number: PCT/JP2008/001580
Authority: WO
Inventors: 西沢元亨
Original assignee: 富士通株式会社
Priority date: 2008-06-18
Filing date: 2008-06-18
Publication date: 2009-12-23

Abstract

【課題】　　電極パッド上には必要な厚さの予備はんだ層を形成でき、かつ電極間のブリッジを効率的に防止できる回路基板およびその製造方法を提供する。【解決手段】　　回路基板は、絶縁基板の電子部品接合領域で絶縁基板上に形成され、並列配置された一定長の露出領域を有する複数の電極と、露出領域における、複数の電極の各々の一部の幅を広げて形成された複数の電極パッドと、露出領域における、複数の電極の各々の電極パッドから分離領域を挟んだ他の一部の幅を広げて形成された複数の余剰はんだ堆積用パッドと、複数の電極パッド、複数の余剰はんだ堆積用パッドの上に形成された予備はんだ層と、を有し、複数の余剰はんだ堆積用パッドは、はんだ接合には用いられない。

Description

回路基板、半導体装置およびそれらの製造方法

　本発明は、回路基板、半導体装置およびそれらの製造方法に関し、特に多ピン化、狭ピッチ化に適合可能な回路基板、半導体装置およびそれらの製造方法に関する。

　銅配線パターンを備えた絶縁回路基板の上に、複数の電子部品を搭載して、電子回路を形成することが広く行われている。絶縁回路基板は、例えばエポキシ樹脂板である絶縁基板の表面上に無電解めっきで銅シード層を形成し、配線パターン以外の領域をフォトレジストパターンで覆い、電解めっきで配線パターンをめっきし、フォトレジストパターンを除去し、露出した銅シード層をエッチングで除去することによって形成される。

　代表的な電子部品は、半導体集積回路装置（ＬＳＩ）である。携帯電話やデジタルカメラ等の小型民生機器に用いられるＬＳＩは、チップの外周部に電極端子が形成されており、電極端子上にスタッドバンプやめっきバンプ等のバンプが形成されている。

　ＬＳＩのバンプと絶縁回路基板の電極とをはんだ接合する場合、絶縁回路基板の電極上に予備はんだ層を形成しておき、バンプを接触させた状態で加熱処理によりはんだ接合を形成する。

　図６Ａ－図６Ｄを参照して、回路基板へ予備はんだ層を形成するはんだペースト印刷法を説明する。図６Ａ－図６Ｄは、特開平１０－２５６７１５号に開示された従来例を示す断面図である。

　図６Ａに示すように、回路基板１上に導体パターン２とその導体パターン２上に開口を有するソルダレジスト膜３とを形成する。

　図６Ｂに示すように、ソルダレジスト膜３と同じパターンの開口を有するメタルマスク２１をソルダレジスト膜３上に重ね、メタルマスク２１上にはんだペースト８を載せ、印刷スキージ２２を移動することにより、メタルマスク２１とソルダレジスト膜３の開口内にはんだペースト８を押し込む。

　図６Ｃに示すように、メタルマスク２１を除去し、ソルダレジスト膜３から突出するはんだペースト膜８を残す。

　図６Ｄに示すように、はんだペースト膜８を加熱、リフローすると、導体パターン２上に予備はんだ層４が形成される。

　電極の選択された領域上のみでなく、電極を含む広い領域に連続的にはんだペースト膜を形成し、リフローすることにより、表面張力でセルフアラインさせる方法がある。溶融はんだは、はんだとなじみの悪い絶縁基板上からはんだとなじむ銅電極上に集まり、表面積を小さくするように球状面を形成する。絶縁基板上に残ったはんだは、洗浄によって除去できる。

　並列に配置された複数の配線上に予備はんだ層を形成するため、複数の配線を露出する開口を有するメタルマスクを配線上に配置し、開口内にはんだペースト膜を印刷することが行われる。複数の配線を覆う帯状のはんだペースト膜を形成し、リフローすると、配線とメタルマスクとの位置合わせズレにより、端部電極上で、はんだの供給過多や供給不足を起こすことがある。

　特開昭５８－１３２９４１号は、並列に配置した電極の外側にダミー電極を形成し、はんだの供給過多や供給不足は、ダミー電極上で生じるようにすることを提案する。

　特開平１０－２５６７１５号は、電極パターン上に開口を有するソルダレジスト膜を形成し、溶融半田に接触させて電極パターン上からソルダレジスト膜上に延在するはんだ層を形成し、加熱されたローラスキージで押圧しながら、はんだを溶融し、ソルダレジスト膜上からはんだを除去し、ソルダレジスト膜開口内にはんだを残す方法を提案する。

　機器の小型化や高集積化に伴い、ＬＳＩの電極端子は、多ピン化、狭ピッチ化される。ＬＳＩの電極端子の狭ピッチ化に伴い、絶縁回路基板の電極も狭ピッチ化される。電極幅の減少に伴い、リフローで電極上に集められるはんだの量が減少する。また、電極間距離の減少に伴い、電極間をはんだが短絡してしまうはんだブリッジが生じやすくなる。

　ハリマ化成は、ソルダレジストの開口内に６０μｍピッチの複数の電極を露出させ、開口領域を覆って全面にはんだペースト膜を形成し、リフロー、洗浄によって、各電極上に予備はんだ層を形成する場合、露出している各電極パターンの長さＬの幅Ｗに対する比Ｌ／Ｗが４以下であれば、プリコート形状を悪化（欠落）させることなく、予備はんだ層が形成できることを明らかにしている。

　ハリマ化成は、さらに予備はんだ量を多く確保するため、接合箇所のみ電極幅を広くしたハイボリューム電極構造を提案している。幅を拡大した電極領域を電極パッドと呼ぶことにする。電極パッドが広い幅を有することにより、溶融はんだを集める機能が増進すると考えられる。狭い幅の電極は溶融はんだを集める機能が弱く、その分広幅の電極パッドに溶融はんだが集められるのであろう。

　図７Ａは、ハイボリューム電極構造を示す平面図である。絶縁基板１上に幅Ｗ１＝２０μｍの電極２が６０μｍピッチで並列配置され、ソルダレジスト膜３の開口内に長さＬ１＝１５０－２００μｍが露出されている。開口内の電極２の一部の長さＬ２：５０－１００μｍにおいて、幅Ｗ２が３０－３５μｍに拡げられて電極パッドＰＤを形成する。電極幅Ｗ１＝２０μｍに対する電極長Ｌ１＝１５０－２００μｍの比Ｌ１／Ｗ１は、７．５～１０であるが、電極パッドの領域のみを考察すれば、Ｌ２：５０－１００μｍ、Ｗ２：３０－３５μｍであり、比Ｌ２／Ｗ２≦１００／３０≒３．３であり、４以下である。電極幅を拡大したパッドの長さＬ２の露出電極長Ｌ１に対する比Ｌ２／Ｌ１は０．５程度が好ましく、この場合、はんだ高さ１５μｍ、標準偏差２μｍの予備はんだ層が形成可能であると報告されている。

　例えば、電極長Ｌ１＝２００μｍとし、Ｌ２＝１００μｍの電極パッドＰＤを電極２の中央に配置すると、ソルダレジスト膜３との間に、電極パッドの両側でＬ３＝Ｌ４＝５０μｍの電極が露出する。はんだブリッジ抑制のため、電極パッド両側の電極長Ｌ３，Ｌ４を短縮することも考えられる。電極長Ｌ３，Ｌ４をある程度以上短くすると、ソルダレジスト膜３をフォトリソグラフィを用いてパターニングすることにより高精度の位置決めをすることになる。これはコストアップになる。

　図７Ｂは、ＬＳＩの実装工程を示す回路基板の側面図である。半導体集積回路装置ＬＳＩのバンプＢＭＰと回路基板１の電極パッドＰＤの接合工程を行った後、半導体集積回路装置ＬＳＩと回路基板１との間にアンダフィル樹脂を充填する。ここで、半導体集積回路装置ＬＳＩの端部とソルダレジスト膜３との間の間隙ＧＡＰが不足すると、アンダフィル樹脂の充填が困難となるか、充填できても気泡を含みやすくなる。従って、半導体集積回路装置ＬＳＩの端部とソルダレジスト膜３との間には、間隙ＧＡＰがある程度以上必要である。　

　狭ピッチ化が進んだ場合も、はんだ接合のため、必要な厚さの予備はんだ層を形成でき、かつはんだブリッジを防止することのできる技術が望まれる。

特開平１０－２５６７１５号公報特開昭５８－１３２９４１号公報

　本発明の目的は、電極パッド上には必要な厚さの予備はんだ層を形成でき、かつ電極間のブリッジを効率的に防止できる回路基板およびその製造方法を提供することである。

　本発明の１観点によれば、
　絶縁基板と、
　電子部品接合領域で前記絶縁基板上に形成され、並列配置された一定長の露出領域を有する複数の電極と、
　前記露出領域における、前記複数の電極の各々の一部の幅を広げて形成された複数の電極パッドと、
　前記露出領域における、前記複数の電極の各々の電極パッドから分離領域を挟んだ他の一部の幅を広げて形成された複数の余剰はんだ堆積用パッドと、
　前記複数の電極パッド、前記複数の余剰はんだ堆積用パッドの上に形成された予備はんだ層と、
を有し、前記複数の余剰はんだ堆積用パッドは、はんだ接合には用いられない回路基板ないし該回路基板を含む半導体装置
が提供される。

　本発明の他の観点によれば、
　絶縁基板上に無電解めっきで銅シード層を形成する工程と、
　前記銅シード層の上に、一定長の露出領域内で並列配置された複数の電極と、前記複数の電極の各々の一部の幅を広げて形成された電極パッドと、前記複数の電極の各々の電極パッドから分離領域を挟んだ他の一部の幅を広げて形成された余剰はんだ堆積用パッドとのパターンを画定する開口を有するレジストパターンを形成する工程と、
　前記開口内に露出した前記銅シード層上に銅配線層を電解めっきする工程と、
　前記レジストパターンを除去し、露出した銅シード層を除去する工程と、
　前記露出領域以外を覆うソルダレジスト膜を形成する工程と、
　前記銅配線層、前記ソルダレジスト膜を覆って、はんだペースト膜を印刷する工程と、
　前記はんだペースト膜を溶融して、前記複数の電極パッド、前記複数の余剰はんだ堆積用パッド上に予備はんだ層を形成する工程と、
　残渣はんだを除去する工程と、
を含む回路基板ないし該回路基板を含む半導体装置の製造方法
が提供される。

　電極に電極パッドを設けることにより、幅を広くして電極パッド上に必要な量のはんだを集めやすくする。電極に余剰はんだ堆積用パッドを設けることにより余剰はんだを吸収し、ブリッジの発生を抑制する。

図１Ａ－１Ｊは、半導体装置の製造方法を全体的に示す断面図である。図２Ａ－２Ｃは、実施例１による回路基板の製造工程を示す回路基板の平面図である。図２Ｄは、変形例を示す平面図である。図３Ａ－３Ｃは、比較例１による回路基板の製造工程を示す回路基板の平面図である。図４Ａ－４Ｃは、実施例２による回路基板の製造工程を示す回路基板の平面図である。図５Ａ－５Ｃは、比較例２による回路基板の製造工程を示す回路基板の平面図である。図６Ａ－図６Ｄは、特開平１０－２５６７１５号に開示された従来例を示す断面図である。図７Ａは、ハイボリューム電極構造を示す平面図である。図７Ｂは、ＬＳＩの実装工程を示す回路基板の断面図である。

符号の説明

　　１０　　絶縁基板、
　　１１　　銅（無電解めっき）層、
　　１３　　レジストパターン、
　　１４　　銅（電解メッキ）層、
　　１４ａ　　電極パッド、
　　１４ｂ　　余剰はんだ堆積用パッド、
　　１４ｃ　　電極、
　　２０　　ソルダレジスト膜、
　　２５　　はんだペースト膜、
　　３０　　予備はんだ層、
　　３０ａ　　電極パッド上の予備はんだ層、
　　３０ｂ　　余剰はんだ堆積用パッド上の予備はんだ層、
　　５０　　アンダフィル樹脂、
　ＬＳＩ　　半導体集積回路装置、
　ＢＭＰ　　バンプ、
　　ＰＤ　　パッド、
　　　１　　絶縁基板、
　　　２　　電極、
　　　３　　ソルダレジスト膜。

　以下、図面を参照して半導体装置の製造方法の主要工程を説明する。

　図１Ａ－１Ｊは、半導体装置の製造方法を全体的に示す断面図である。回路基板上に半導体集積回路装置を実装する部分を示すが、細部は省略されている。実施例においては、１つの電極に電極パッドと余剰はんだ堆積用パッドを形成する。図１Ｇ－１Ｈの工程に相当する実施例１、実施例２の詳細な工程を、図２Ａ－２Ｃ，図４Ａ－４Ｃに示す。

　図１Ａに示すように、例えば厚さ０．６ｍｍのエポキシ樹脂板である絶縁基板１０の表面上に無電解めっきで、例えば厚さ約０．３μｍの銅シード層１１を形成する。絶縁基板１０の１主表面の全面に銅シード層１１が成長する。

　図１Ｂに示すように、フォトリソグラフィを用い、銅シード層１１の上に、電解メッキのマスクとなるレジストパターン１３を形成する。レジストパターン１３は、銅電極を含む銅配線層を形成する領域に開口を有する。形成する銅電極の形状については後述する。

　図１Ｃに示すように、露出した銅シード層の上に、電解メッキにより例えば厚さ約１０μｍの銅層１４を形成する。銅配線層の主要部となる導電層である。

　図１Ｄに示すように、レジストパターン１３を除去する。レジスト剥離剤、アルカリ除去液などを用いたウェットプロセスによりレジストパターン１３は除去できる。

　図１Ｅに示すように、露出した銅シード層１１をフラッシュエッチングにより除去する。厚さ約０．３μｍの銅シード層１１をエッチングしても、厚さ約１０μｍの銅電解メッキ層１０の大部分は残る。

　図１Ｆに示すように、ソルダレジスト膜２０を形成する。実施例１においては、ドライフイルムを用い、例えば厚さ約２０μｍのソルダレジスト膜２０を貼付する。銅電極パターン以外の銅配線層はソルダレジスト膜２０で覆われる。

　図２Ａは、電極領域以外の銅配線層をソルダレジスト膜２０で覆った状態を示す回路基板の平面図である。ソルダレジスト膜２０の開口領域（露出領域）に露出した並列配置の複数の銅電極１４は、各々、幅の狭い電極１４ｃと、電極１４ｃの中間位置で幅を広げた電極パッド１４ａ、電極パッド同様に電極１４ｃの他の中間位置で幅を広げた余剰はんだ堆積用パッド１４ｂを含む。電極パッド１４ａ、余剰はんだ堆積用パッド１４ｂは分離領域ＳＲを挟んで、それぞれ横１列に配置されている。分離領域ＳＲの長さは、パッド１４ａ、１４ｂの長さ（長さが異なる場合は、長い方の長さ）の半分以上、好ましくはパッド１４ａ、１４ｂの長さ以上であることが好ましい。

　電極ピッチは、５～５００μｍであり、作成したサンプルにおいては４０μｍである。電極１４ｃの幅は、例えば５～２５０μｍであり、作成したサンプルにおいては１５μｍである。電極パッド１４ａ、余剰はんだ堆積用パッド１４ｂの幅は、電極１４ｃと較べると、それぞれ例えば片側５μｍ以上拡げられており、作成したサンプルにおいては幅２５μｍである。電極パッド１４ａ、余剰はんだ堆積用パッド１４ｂの長さＬ２，Ｌ５は、それぞれ例えば５～５００μｍであり、作成したサンプルにおいては約５０μｍである。作成したサンプルにおける分離領域の長さ（中央の電極１４ｃの長さ）Ｌ６は、５０μｍである。下方ソルダレジスト膜２０の端部から電極パッド１４ａ下端までの距離Ｌ７、余剰はんだ堆積用パッド１４ｂ上端から上方ソルダレジスト膜２０の端部までの距離Ｌ８は、例えば５～５００μｍであり、作成したサンプルにおいてはそれぞれ５０μｍであった。作成したサンプルにおける露出領域の全長は２５０μｍである。

　図１Ｇに示すように、銅電極１４の上にはんだペースト膜２５をスクリーン印刷で塗布する。実施例１においては１本の電極１４に、１つの電極パッド１４ａと１つの余剰はんだ堆積用パッド１４ｂが形成され、それらを覆ってはんだペースト膜２５が形成される。

　図２Ｂに示すように、電極パッド１４ａ、余剰はんだ堆積用パッド１４ｂを覆って、ソルダレジスト膜２０の開口内に、スクリーン印刷により、はんだペースト膜２５を塗布する。はんだペーストは、例えば、分散剤の臭化水素酸エチルアミンを添加した溶媒のグリセリンに粒径０．１μｍの錫（Ｓｎ）粒子を６０ｗｔ％混合した流体である。

　図１Ｈに示すように、加熱処理することにより、はんだペースト膜２５をリフローさせ、予備はんだ層３０を形成する。実施例１においては、幅の狭い電極の中間部に幅を広げた電極パッド１４ａと余剰はんだ堆積用パッド１４ｂが配置されている。窒素（Ｎ_２）雰囲気中で２６０℃、４０秒の条件でリフロー処理を行なう。溶融したはんだは、下地との密着性の強い銅表面部分では、表面張力によりなるべく球面状の表面を形成しようとする。幅の狭い電極１４ｃ上より、幅の広いパッド１４ａ、１４ｂ上で安定化する。絶縁基板１０上のはんだは、溶融しても電極まで移動せず、電極とは未反応のまま球状になるものもある。温度降下と共に、リフローした形態で固化する。

　図２Ｃは、加熱（リフロー）処理後、水洗浄を行ない残渣を除去した状態を示す。電極パッド１４ａと余剰はんだ堆積用パッド１４ｂ上に予備はんだ層３０ａ、３０ｂが形成される。実際に作成したサンプルにおいて、高さ９μｍの予備はんだ層３０a、３０ｂが形成でき、はんだブリッジの発生はなかった。

　比較のため、余剰はんだ堆積用パッド１４ｂを作成しない比較例によるサンプルも作成した。

　図３Ａは、図２Ａに対応する電極パターンを示す回路基板の平面図である。電極１４ｃの中間に幅を広げた電極パッド１４ａのみを形成した。余剰はんだ堆積用パッド１４ｂは形成しない。電極パッド数は４０～４０００の範囲であり、作成したサンプルの電極パッド数は４００である。

　図３Ｂは、図２Ｂに対応する、はんだペースト膜２５を塗布した状態を示す回路基板の平面図である。外観は、図２Ｂ同様である。

　図３Ｃは、図２Ｃに対応する、リフロー、洗浄工程後の回路基板の平面図である。電極パッド１４ａ上に予備はんだ層３０ａが形成され、電極１４ｃ上にも不規則に予備はんだ層が形成されている。複数の電極にまたがる予備はんだ層であるはんだブリッジ３０ｃの発生も認められた。はんだブリッジは全電極数に対して約２．７％の数で発生した。多ピン化した半導体集積回路装置にとっては、はんだブリッジをほぼ避けられない状況となる。

　余剰はんだ堆積用パッドを適切に作成することが、はんだブリッジ発生の抑制に有効であることが判った。

　予備はんだ層形成後の、工程を図１Ｉ,1Ｊを参照して説明する。

　図１Ｉに示すように、半導体集積回路装置ＬＳＩのバンプＢＭＰを電極パッド上の予備はんだ層３０に当接した状態で加熱し、はんだを溶融してはんだ接合を形成する。十分な厚さの予備はんだ層が形成されるので、はんだ接合が適切に実行できる。

　図１Ｊに示すように、半導体集積回路装置ＬＳＩと回路基板１０との間の間隙にアンダフィル樹脂５０を充填する。半導体集積回路装置の端部とソルダレジスト膜端部との間に適切な間隙を設定することにより、アンダフィル樹脂充填工程を適切に行うことができる。なお、電極パッド、余剰はんだ堆積用パッドの配置は横１列に限らない。

　図４Ａ－４Ｃは、千鳥状に電極パッド、余剰はんだ堆積用パッドを配置した実施例２を示す回路基板の平面図である。

　図４Ａに示すように、ソルダレジスト膜２０の開口内に並列電極を配置する。電極の中間部の幅を千鳥状に拡げて電極パッドを形成する。電極パッド１４ａは中間の分離領域を挟んで千鳥状に配置する。電極パッド１４aの両端からソルダレジスト膜２０までの距離は長短２種類となる。電極パッドの両側に分離領域を挟んで、余剰はんだ堆積用パッド１４ｂをやはり千鳥状に配置する。電極パッド１４aの端からソルダレジスト膜２０までの距離が長い方の電極の中間に余剰はんだ堆積用パッド１４ｂを配置する。余剰はんだ堆積用パッドの千鳥配置は、電極パッドの千鳥配置と相補的な千鳥配置になる。

　電極パッドの寸法は例えば図２Ａの場合と同様である。電極パッド間、および電極パッド領域両側の分離領域の長さは、２～２００μｍ、例えば２０μｍとする。余剰はんだ堆積用パッドの寸法は、例えば図２Ａの場合と同様である。余剰はんだ堆積用パッド１４ｂと近接するソルダレジスト膜２０の端部との間の距離は、例えば２０μｍである。開口内の電極の全長は、例えば９０μｍの電極、５０μｍの電極パッド、９０μｍの電極、５０μｍの余剰はんだ堆積用パッド、２０μｍの電極の和となり、全長３００μｍとなる。隣接するパッド間の距離を実施例１より大きくすることができる。

　図４Ｂに示すように、電極パッド１４ａ、余剰はんだ堆積用パッド１４ｂを覆って、ソルダレジスト膜２０の開口内に、スクリーン印刷により、はんだペースト膜２５を塗布する。はんだペーストは、例えば、実施例１と同様である。

　実施例１同様の、リフロー工程、洗浄工程を行う。

　図４Ｃは、加熱（リフロー）処理後、水洗浄を行ない残渣を除去した状態を示す。電極パッド１４ａと余剰はんだ堆積用パッド１４ｂ上に予備はんだ層３０ａ、３０ｂが形成される。実際に作成したサンプルにおいて、高さ１０μｍの予備はんだ層３０a、３０ｂが形成でき、はんだブリッジの発生はなかった。以後、図１Ｉ，１Ｊに示す工程を行絵羽、半導体装置が製造できる。

　図５Ａ－５Ｃは、図４Ａ－４Ｃに対応する、比較例によるサンプル作成工程を示す回路基板の平面図である。

　図５Ａは、図４Ａに対応する電極パターンを示す回路基板の平面図である。電極１４ｃの中間に幅を広げた電極パッド１４ａのみを千鳥状に形成した。余剰はんだ堆積用パッド１４ｂは形成しない。電極パッド両側の電極は長短２種類となり、長い電極がそのまま残る。

　図５Ｂは、図４Ｂに対応する、はんだペースト膜２５を塗布した状態を示す回路基板の平面図である。外観は、図４Ｂ同様である。

　図５Ｃは、図４Ｃに対応する、リフロー、洗浄工程後の回路基板の平面図である。電極パッド１４ａ上に予備はんだ層３０ａが形成され、電極１４ｃ上にも不規則に予備はんだ層が形成されている。はんだブリッジ３０ｃの発生も認められた。はんだブリッジは全電極数に対して約４．１％の数で発生した。余剰はんだが収集できず、はんだブリッジの原因となっていると考えられる。多ピン化した半導体集積回路装置にとっては、はんだブリッジを避けられない状況となる。

　以上、実施例に沿って本発明を説明したが、本発明はこれらに限られるものではない。例えば、図２Ｄに示すように、電極パッド１４ａの両側に余剰はんだ堆積用パッド１４ｂを形成することも可能である。その他、種々の変更、置換、改良、修正、組み合わせ等が可能なことは当業者に自明であろう。

Claims

　絶縁基板と、
　電子部品接合領域で前記絶縁基板上に形成され、並列配置された一定長の露出領域を有する複数の電極と、
　前記露出領域における、前記複数の電極の各々の一部の幅を広げて形成された複数の電極パッドと、
　前記露出領域における、前記複数の電極の各々の電極パッドから分離領域を挟んだ他の一部の幅を広げて形成された複数の余剰はんだ堆積用パッドと、
　前記複数の電極パッド、前記複数の余剰はんだ堆積用パッドの上に形成された予備はんだ層と、
を有し、前記複数の余剰はんだ堆積用パッドは、はんだ接合には用いられない回路基板。
　前記分離領域の長さは、前記電極パッドの長さの半分以上である請求項１記載の回路基板。
　前記分離領域の長さは、前記電極パッドの長さ以上である請求項２記載の回路基板。
　前記露出領域を露出する開口を形成して、前記複数の電極を覆って前記絶縁基板上に形成されたソルダレジスト膜をさらに有する請求項１～３のいずれか１項記載の回路基板。
　前記ソルダレジスト膜がドライフィルムである請求項４記載の回路基板。
　前記露出領域における、前記複数の電極の長さ方向に関して第１の長さ領域で、前記複数の電極パッドが横１列に配列され、前記電極長さ方向に関して第２の長さ領域で前記複数の余剰はんだ堆積用パッドが１列に配列されている請求項１～５のいずれか１項記載の回路基板。
　前記複数の電極パッドが千鳥配置に分布され、前記複数の余剰はんだ堆積用パッドが前記複数の電極パッドの千鳥配置と相補的な千鳥配置に分布されている請求項１～５のいずれか１項記載の回路基板。
　前記複数の電極パッドの千鳥配置は、電極長さ方向に関して分離領域を挟んだ両側に分布している請求項７記載の回路基板。
　前記複数の余剰はんだ堆積用パッドの千鳥配置は、前記複数の電極パッドが千鳥配置に分布している領域から分離領域を挟んだ外側に配置されている請求項７または８記載の回路基板。
　絶縁基板上に無電解めっきで銅シード層を形成する工程と、
　前記銅シード層の上に、一定長の露出領域内で並列配置された複数の電極と、前記複数の電極の各々の一部の幅を広げて形成された電極パッドと、前記複数の電極の各々の電極パッドから分離領域を挟んだ他の一部の幅を広げて形成された余剰はんだ堆積用パッドとのパターンを画定する開口を有するレジストパターンを形成する工程と、
　前記開口内に露出した前記銅シード層上に銅配線層を電解めっきする工程と、
　前記レジストパターンを除去し、露出した銅シード層を除去する工程と、
　前記露出領域以外を覆うソルダレジスト膜を形成する工程と、
　前記銅配線層、前記ソルダレジスト膜を覆って、はんだペースト膜を印刷する工程と、
　前記はんだペースト膜を溶融して、前記複数の電極パッド、前記複数の余剰はんだ堆積用パッド上に予備はんだ層を形成する工程と、
　残渣はんだを除去する工程と、
を含む回路基板の製造方法。
　前記露出領域における、前記複数の電極の長さ方向に関して第１の長さ領域で、前記複数の電極パッドが横１列に配列され、前記電極長さ方向に関して第２の長さ領域で前記複数の余剰はんだ堆積用パッドが１列に配列されている請求項１０記載の回路基板の製造方法。
　前記複数の電極の電極パッドが千鳥配置に分布され、前記複数の電極の余剰はんだ堆積用パッドが前記複数の電極パッドの千鳥配置と相補的な千鳥配置に分布されている請求項１０記載の回路基板の製造方法。
　絶縁基板と、
　電子部品接合領域で前記絶縁基板上に形成され、並列配置された一定長の露出領域を有する複数の電極と、
　前記露出領域における、前記複数の電極の各々の一部の幅を広げて形成された電極パッドと、
　前記露出領域における、前記複数の電極の各々の電極パッドから分離領域を挟んだ他の一部の幅を広げて形成された余剰はんだ堆積用パッドと、
　前記複数の電極パッド、前記複数の余剰はんだ堆積用パッドの上に形成された予備はんだ層と、
を有する回路基板と；
　前記回路基板の前記電極パッド上の前記予備はんだ層にはんだ接合されたバンプを有する半導体集積回路装置と；
を有する半導体装置。
　前記半導体集積回路装置と前記回路基板との間に充填されたアンダーフィル樹脂；
を有する請求項１３記載の半導体装置。
　前記露出領域における、前記複数の電極の長さ方向に関して第１の長さ領域で、前記複数の電極パッドが横１列に配列され、前記電極長さ方向に関して第２の長さ領域で前記複数の余剰はんだ堆積用パッドが１列に配列されている請求項１３または１４記載の半導体装置。
　前記複数の電極の電極パッドが千鳥配置に分布され、前記複数の電極の余剰はんだ堆積用パッドが前記複数の電極パッドの千鳥配置と相補的な千鳥配置に分布されている請求項１３または１４記載の半導体装置。
　絶縁基板上に無電解めっきで銅シード層を形成する工程と、
　前記銅シード層の上に、一定長の露出領域内で並列配置された複数の電極と、前記複数の電極の各々の一部の幅を広げて形成された電極パッドと、前記複数の電極の各々の電極パッドから分離領域を挟んだ他の一部の幅を広げて形成された余剰はんだ堆積用パッドとのパターンを画定する開口を有するレジストパターンを形成する工程と、
　前記開口内に露出した前記銅シード層上に銅配線層を電解めっきする工程と、
　前記レジストパターンを除去し、露出した銅シード層を除去する工程と、
　前記露出領域以外を覆うソルダレジスト膜を形成する工程と、
　前記銅配線層、前記ソルダレジスト膜を覆って、はんだペースト膜を印刷する工程と、
　前記はんだペースト膜を溶融して、前記複数の電極パッド、前記複数の余剰はんだ堆積用パッド上に予備はんだ層を形成し、回路基板を製造する工程と、
　残渣はんだを除去する工程と、
　半導体集積回路装置のバンプを前記回路基板の前記電極パッド上の前記予備はんだ層に当接し、加熱してはんだ接合を形成する工程と、
を含む半導体装置の製造方法。