WO2009016319A2 - Synapse nano-electrique et procede d'apprentissage d'une telle synapse - Google Patents

Synapse nano-electrique et procede d'apprentissage d'une telle synapse Download PDF

Info

Publication number
WO2009016319A2
WO2009016319A2 PCT/FR2008/051389 FR2008051389W WO2009016319A2 WO 2009016319 A2 WO2009016319 A2 WO 2009016319A2 FR 2008051389 W FR2008051389 W FR 2008051389W WO 2009016319 A2 WO2009016319 A2 WO 2009016319A2
Authority
WO
WIPO (PCT)
Prior art keywords
vref
potential
voltage
nanoconductor
conductance
Prior art date
Application number
PCT/FR2008/051389
Other languages
English (en)
Other versions
WO2009016319A3 (fr
Inventor
Jacques-Olivier Klein
Eric Belhaire
Original Assignee
Universite Paris Sud (Paris 11)
Cnrs (Centre Nationale De La Recherche Scientifique)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Universite Paris Sud (Paris 11), Cnrs (Centre Nationale De La Recherche Scientifique) filed Critical Universite Paris Sud (Paris 11)
Priority to US12/670,992 priority Critical patent/US20100198766A1/en
Publication of WO2009016319A2 publication Critical patent/WO2009016319A2/fr
Publication of WO2009016319A3 publication Critical patent/WO2009016319A3/fr

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06NCOMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00Computing arrangements based on biological models
    • G06N3/02Neural networks
    • G06N3/06Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
    • G06N3/063Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06NCOMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00Computing arrangements based on biological models
    • G06N3/02Neural networks
    • G06N3/08Learning methods

Definitions

  • Nano-electric synapse and method of learning such a synapse are examples of the following processes:
  • the present invention relates to an electrical synapse, as well as a set of synapses and an electrical neuron network comprising a plurality of such electrical synapses.
  • the invention also relates to a method of learning such an electrical synapse or such a set of synapses and such a neural network.
  • MOS metal oxide semiconductor
  • neural networks can be used to automatically compensate the dispersion of the components but also to allow the implementation of learning processes of a function to be performed.
  • the characteristic of the block and the function to be realized are then stored in the weight of the connections of the network of electrical neurons called electrical synapses.
  • the purpose of the invention is notably to propose such an architecture.
  • the subject of the invention is an electrical synapse comprising at least: a. a main conductor with a determined potential Vl, b. a secondary conductor, said secondary conductor being at a potential V X i + , variable between Vref-Vn and Vref + Vn, Vref being the reference potential, c.
  • an adjustable conductance nanoconductor Wi the conductance Wi remaining constant as long as the voltage across said nanoconductor remains lower in absolute value than a threshold voltage Vt
  • the main conductor being bonded to said secondary conductor by means of an adjustable conductance nanoconductor, a at least one end of the main conductor being bonded to an electrical neuron, wherein said electrical neuron is adapted to perform a thresholding function and further to apply a learning control potential Va equal to Vref-Vp or Vref + Vp to the main conductor when the tension obtained Oi at the output of said thresholding function differs from the expected voltage Ti, the potentials Vn and Vp verify: 2 * Vn ⁇ Vt and Vn
  • Such an architecture of the synapse of the invention allows to modify the conductance of said Wi nanoconductor when its potential Vxi ⁇ , referenced to Vref, is of opposite sign to VI-Vref with respect to Vref, and not modifying said Wi conductance said nanoconductor when its potential V X i + , referenced Vref, is the same sign, with respect to Vref, that Vl-Vref.
  • An electrical synapse according to the invention may further comprise one or more of the optional features below, considered individually or according to all possible combinations: "the variation of the conductance Wi of the nanoconductor as a function of the voltage at these terminals is monotone ;
  • the nanoconductor is a multi-walled carbon nanotube
  • the electrical neuron When the nanoconductor is at decreasing conductance, the electrical neuron is shaped so as to apply a learning control potential Vref-Vp or Vref + Vp of opposite sign, with respect to Vref, to the tension obtained Oi at the output of said function thresholding; When the nanoconductor is at increasing conductance, the electrical neuron is shaped so as to apply a learning control potential Vref-Vp or Vref + Vp of the same sign, with respect to Vref, than the voltage obtained Oi at the output of said function thresholding.
  • the invention also relates to a set of electrical synapses comprising at least: a. a synapse according to the invention, b.
  • V X i_ variable between Vref-Vn and Vref + Vn, such that the average potential between V x i ⁇ and V ⁇ _ is equal to Vref, Vref being the reference potential, c.
  • a second adjustable conductance nanoconductor W 2 said conductance W2, remaining constant as long as the voltage across said nanoconductor remains lower in absolute value than a threshold voltage Vt, the main conductor being independently connected to each secondary conductor by means of an adjustable conductance nanoconductor, at least one end of the main conductor being bonded to an electrical neuron, wherein said electrical neuron is adapted to perform a thresholding function and further to apply a learning control potential Vp to the main conductor when the obtained voltage Oi at the output of said thresholding function differs from the expected voltage Ti, the potentials Vn and Vp verify: 2 * Vn ⁇ Vt and
  • Such an architecture of the set of synapses according to the invention makes it possible to modify the conductance Wi, W 2 , of any nanoconductor whose potential Vx 1 , V X i-, referenced to Vref, is of sign opposite to V Vref and not to modify said conductance Wi, Vh, of any nanoconductor whose potential V x I- ,
  • a set of synapses according to the invention may further comprise one or more of the optional features below, considered individually or in any combination possible: • the variation of the conductance Wi, W 2 , of each nanoconductor as a function of the voltage across each nanoconductor is monotonous;
  • Nanoconductors are multi-walled carbon nanotubes
  • the electrical neuron is shaped so as to apply a learning control potential Vref-Vp or Vref + Vp of opposite sign, with respect to Vref, to the tension obtained Oi at the output of said function thresholding;
  • the electrical neuron When the nanoconductors are at increasing conductance, the electrical neuron is shaped so as to apply a learning control potential Vref-Vp or Vref + Vp of the same sign, with respect to Vref, than the tension obtained Oi at the output of said function thresholding.
  • the invention also relates to a method for learning a synapse or a set of synapses according to the invention, which is remarkable in that when the voltage obtained at the output of the thresholding function differs from the expected voltage Ti , the learning control potential Vref-Vp or Vref + Vp, Vp checking ⁇ Vp- Vn ⁇ Vt ⁇ p + Vn, is applied to the main driver.
  • the invention also relates to a neural network comprising a plurality of synapses or sets of synapses according to the invention, where for each synapse or set of synapses of said network each of its secondary conductors is electrically connected to at least one conductor principal of another synapse or network synapse set.
  • the invention also relates to a method of learning a neural network, which is remarkable in that the learning method according to the invention of a synapse or of a set of synapses is applied globally to each synapse or set of synapses of said network by means of a single master Vref-Vp or Vref + Vp learning control potential.
  • FIG. 1 is a schematic view of the architecture of a set of electrical synapses according to the invention
  • FIG. 2 is a schematic view of an electrical neural network according to one embodiment
  • Figure 3 is a functional view of an electric neuron according to a first embodiment
  • FIG. 4 is a functional view of an electric neuron according to a second embodiment.
  • FIG. 1 shows a schematic view of a set of synapses according to the invention.
  • the set of electrical synapses 10 comprises: a. a main conductor 12 at potential Vl, b. two pairs of secondary conductors 14a, 14b; 16a, 16b, the first secondary conductors 14a, 16a, of each pair being at potentials V x i_ and V X 2- variables between -Vn and + Vn and the second secondary conductors 14b, 16b, of each pair are at potentials V x ⁇ + and V x2 + variables between -Vn and + Vn, c.
  • the main conductor 12 is independently connected to each secondary conductor 14a, 14b, 16a, 16b, by means of an adjustable conductance nanoconductor, one end of the main conductor is connected to an electrical neuron 20, said electrical neuron is capable of performing a thresholding function and in addition to applying a learning control potential -Vp or + Vp at the main conductor when the obtained voltage 0 ⁇ at the output of said thresholding function differs from the expected voltage Ti, the potentials Vn and Vp verify:
  • the variations in the conductances of the four nanoconductors 18 have the same monotony.
  • the nanoconductors may for example be multi-walled carbon nanotubes whose walls are slammed one by one. The conductance of the multi-walled carbon nanotubes decreases when the voltage at their terminals exceeds a threshold voltage.
  • FIG. 2 represents the architecture of an electrical neuron network according to one embodiment of the invention.
  • the neural network comprises a regular network of four vertical wires and four horizontal wires.
  • the horizontal wires constitute the main conductors 12 of the various electrical synapses of the network, and the vertical wires constitute the secondary conductors 14a, 14b, 16a, 16b of said electrical synapses.
  • the secondary conductors 14a, 14b, 16a, 16b constitute the binary inputs X1-, X1 +, X2-, X2 + of the network. Each secondary conductor being at an input potential v X i-, V x1 + , v x2 -, V x2 + .
  • the potential of the main conductor of each dendrite Vl, V2, V3, V4 corresponds to a linear combination of the input potentials V X i-, V X i + , V X2 -, V x2 + .
  • the potential of the main conductor at each dendrite Vl, V2, V3, V4 is therefore between the potentials associated with the logic levels high + Vn and low - Vn.
  • the potential difference across each conductance is then less than 2 ⁇ Vn in absolute value.
  • the logic level Vn is chosen such that a voltage 2 ⁇ Vn is not sufficient to modify the conduction state of the nanotubes, for example 2 ⁇ Vn ⁇ Vt.
  • Electric neurons 20 are connected to each main conductor 12 and behave as non-linear decision components, particularly as a thresholding function.
  • Said thresholding function of each neuron 20 determines the obtained voltage 0 ⁇ , O 2 , O 3 , O 4 at the output of said neuron as a function of the linear combination of the inputs weighted by the value of the conductances, or for:
  • Each neuron is able to impose a learning control potential Va equal to + Vp or -Vp to the main conductor 12 to which it is connected when the obtained voltage O 1 , O 2 , O 3 , O 4 is different from the expected voltage. T 1 , T 2 , T 3 , T 4 .
  • the learning control potential Va equal to + Vp or -Vp is chosen so that it is sufficient to modify the conductances that must be without changing the ones that should not be.
  • each conductance of a given synapse will be modified if the learning control potential Va and the potential of the secondary conductor to which said conductance is bound are of opposite sign. However, this conductance will not be so if the learning control potential Va and the potential of the secondary conductor to which said conductance is bound are of the same sign.
  • the learning control potential Va equal to + Vp or -Vp verifies:
  • the learning control potential Va is chosen to be equal to the threshold voltage Vt.
  • the neurons must be adapted to the type of conductance of the synapse to which they are linked.
  • FIG. 3 is a functional view of a neuron 20 for learning logic functions in the case where the conductances of the nanoconductors of the synapse to which said neuron 20 is bound undergo a decay when the voltage at their terminals is greater than Vt. .
  • the neuron 20 comprises a thresholding device 22 able to perform a thresholding function.
  • the thresholding device 22 receives as input an input voltage Ei which it compares with a predetermined thresholding voltage value Si. The tension obtained
  • the thresholding device depends on the comparison of the values of the voltages Ei and Si.
  • the resulting voltage Oi is then sent on the one hand at the input of a three-state inverter 24 and on the other hand at the input of a control device 25.
  • the three-state inverter 24 is controlled by a control voltage Ci.
  • the output of the three-state inverter is of opposite sign to the output voltage 01.
  • the control voltage Ci of the three-state inverter 24 is zero, the three-state inverter behaves as an open switch.
  • the control voltage Ci of the three-state inverter 24 is obtained by means of the control device 25.
  • the control device 25 comprises an "exclusive-OR” device 26 as well as an "AND” device 28.
  • the "exclusive OR" device 26 compares the obtained voltage Oi and the expected voltage T x .
  • the output voltage S o i of the "exclusive OR" device 26 will be zero.
  • the output voltage S o i is multiplied with a learning voltage Ai by means of the "AND" device 28.
  • the learning voltage Ai being non-zero in the learning phase and zero in the operating phase.
  • the device “AND” outputs the Ci control voltage received by the controlled inverter 24.
  • FIG. 4 is a functional view of a neuron 20 for learning logic functions in the case where the conductances of the nanoconductors of the set of synapses to which said neuron is bound undergo growth when the voltage at their terminals is greater than at Vt.
  • the neuron 20 comprises a thresholding device 22 able to perform a thresholding function.
  • the thresholding device 22 receives as input an input voltage Ei which it compares with a predetermined thresholding voltage value Si.
  • the voltage Oi obtained at the output of the thresholding device depends on the comparison of the voltage values Ei and Si.
  • the resulting voltage O ⁇ is then sent on the one hand at the input of a controlled door 30 and on the other hand at the input of a control device 25.
  • the controlled gate 30 imposes on its output a potential of the same sign as the output voltage Oi when its control voltage Ci is non-zero.
  • the controlled door 30 receives a control voltage Ci zero, it behaves as an open switch.
  • the control voltage Ci of the controlled door 30 is obtained by means of the control device 25.
  • the control device 25 is identical to the control device of FIG.
  • the voltage input Vp is imposed at the input of the neuron 20 in absolute value and with the same sign as the output obtained Oi.

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Health & Medical Sciences (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Biomedical Technology (AREA)
  • Biophysics (AREA)
  • General Health & Medical Sciences (AREA)
  • General Physics & Mathematics (AREA)
  • Evolutionary Computation (AREA)
  • Computational Linguistics (AREA)
  • Molecular Biology (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Data Mining & Analysis (AREA)
  • Mathematical Physics (AREA)
  • Software Systems (AREA)
  • Artificial Intelligence (AREA)
  • Neurology (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Electronic Switches (AREA)

Abstract

Synapse électrique comprenant un conducteur principal (12) à potentiel déterminé V1, un conducteur secondaire (14a), ledit conducteur secondaire étant à un potentiel Vx1+, variable entre Vref-Vn et Vref+Vn, Vref étant le potentiel de référence, un nanoconducteur (18) à conductance ajustable W1, le conducteur principal étant lié audit conducteur secondaire (14a) au moyen d'un nanoconducteur (18) à conductance ajustable, une extrémité au moins du conducteur principal étant liée à un neurone électrique (20), où ledit neurone électrique est apte à réaliser une fonction de seuillage et en outre à appliquer un potentiel de commande d'apprentissage Va valant Vref-Vp ou Vref +Vp au conducteur principal (12) lorsque la tension obtenue O1 en sortie de ladite fonction de seuillage diffère de la tension attendue T1, les potentiels Vn et Vp vérifient : 2* Vn < Vt et |Vp - Vn| < Vt < |Vp + Vn|.

Description

Synapse nano-électrique et procédé d'apprentissage d'une telle synapse.
La présente invention concerne une synapse électrique, ainsi qu'un ensemble de synapses et un réseau de neurones électriques comprenant une pluralité de telles synapses électriques. L'invention concerne également un procédé d'apprentissage d'une telle synapse électrique ou d'un tel ensemble de synapses et d'un tel réseau de neurones.
Actuellement, la plupart des circuits intégrés sont réalisés à base de transistors MOS (Métal Oxide Semi- conductor) . L'augmentation de la densité d'intégration des circuits numériques est un besoin permanent. L'introduction progressive des nanotechnologies, notamment d'éléments auto-assemblés, permet de poursuivre l'augmentation de la densité d'intégration des circuits numériques sans en faire exploser le coût de fabrication.
De par les propriétés de ces composants, leurs caractéristiques de composant à composant au sein d'un circuit intégré sont beaucoup moins reproductibles qu'avec les technologies MOS.
Des architectures alternatives de blocs élémentaires doivent donc être développées . Ces architectures alternatives doivent être tolérantes aux dispersions de caractéristiques des nanocomposants , tolérer un important taux de défauts, tout en restant insensibles au bruit important qui peut être généré par les nanocomposants et posséder des capacités d1 autocompensation de ces dispersions.
La construction de blocs suivant des architectures de réseaux de neurones électriques est une voie possible. La capacité d'apprentissage des réseaux de neurones peut être utilisée pour compenser automatiquement la dispersion des composants mais aussi pour permettre la mise en œuvre de procédés d'apprentissage d'une fonction à réaliser.
La caractéristique du bloc et la fonction à réaliser sont alors stockées dans le poids des connexions du réseau de neurones électriques appelés synapses électriques.
Un certain nombre de procédés d'apprentissage sont connus, cependant il n'existe pas d'architecture pour les composants du circuit permettant la réalisation simple de ces procédés d'apprentissage, lesquels le plus souvent nécessitent en principe un accès à chacun des composants.
L'invention a notamment pour but de proposer une telle architecture.
A cet effet, l'invention a pour objet une synapse électrique comprenant au moins : a. un conducteur principal à potentiel déterminé Vl, b. un conducteur secondaire, ledit conducteur secondaire étant à un potentiel VXi+, variable entre Vref-Vn et Vref+Vn, Vref étant le potentiel de référence, c. un nanoconducteur à conductance ajustable Wi, la conductance Wi restant constante tant que la tension aux bornes dudit nanoconducteur reste inférieure en valeur absolue à une tension seuil Vt, le conducteur principal étant lié audit conducteur secondaire au moyen d'un nanoconducteur à conductance ajustable, une extrémité au moins du conducteur principal étant liée à un neurone électrique, où ledit neurone électrique est apte à réaliser une fonction de seuillage et en outre à appliquer un potentiel de commande d'apprentissage Va valant Vref-Vp ou Vref+Vp au conducteur principal lorsque la tension obtenue Oi en sortie de ladite fonction de seuillage diffère de la tension attendue Ti, les potentiels Vn et Vp vérifient : 2*Vn < Vt et
Figure imgf000005_0001
Vn
Une telle architecture de la synapse selon l'invention permet de modifier la conductance Wi dudit nanoconducteur lorsque son potentiel Vxi^, référencé à Vref, est de signe opposé à Vl-Vref, par rapport à Vref, et de ne pas modifier ladite conductance Wi dudit nanoconducteur lorsque son potentiel VXi+, référencé à Vref, est de même signe, par rapport à Vref, que Vl-Vref.
Une synapse électrique selon l'invention peut en outre comporter l'une ou plusieurs des caractéristiques optionnelles ci-dessous, considérées individuellement ou selon toutes les combinaisons possibles: « la variation de la conductance Wi du nanoconducteur en fonction de la tension à ces bornes est monotone ;
• le nanoconducteur est un nanotube de carbone multi- parois ;
• lorsque le nanoconducteur est à conductance décroissante le neurone électrique est conformé de manière à appliquer un potentiel de commande d'apprentissage Vref-Vp ou Vref+Vp de signe opposé, par rapport à Vref, à la tension obtenue Oi en sortie de ladite fonction de seuillage ; • lorsque le nanoconducteur est à conductance croissante le neurone électrique est conformé de manière à appliquer un potentiel de commande d'apprentissage Vref-Vp ou Vref+Vp de même signe, par rapport à Vref, que la tension obtenue Oi en sortie de ladite fonction de seuillage. L'invention se rapporte aussi à un ensemble de synapses électriques comprenant au moins : a. une synapse selon l'invention, b. un deuxième conducteur secondaire, ledit deuxième conducteur secondaire étant à un potentiel VXi_, variable entre Vref-Vn et Vref+Vn, de telle sorte que le potentiel moyen entre Vxi^, et Vχχ_, soit égal à Vref, Vref étant le potentiel de référence, c. un deuxième nanoconducteur à conductance ajustable W2, ladite conductance W2, restant constante tant que la tension aux bornes dudit nanoconducteur reste inférieure en valeur absolue à une tension seuil Vt, le conducteur principal étant lié de manière indépendante à chaque conducteur secondaire au moyen d'un nanoconducteur à conductance ajustable, une extrémité au moins du conducteur principal étant liée à un neurone électrique, où ledit neurone électrique est apte à réaliser une fonction de seuillage et en outre à appliquer un potentiel de commande d'apprentissage Vp au conducteur principal lorsque la tension obtenue Oi en sortie de ladite fonction de seuillage diffère de la tension attendue Ti, les potentiels Vn et Vp vérifient : 2*Vn < Vt et
Figure imgf000006_0001
Vn Une telle architecture de l'ensemble de synapses selon l'invention permet de modifier la conductance Wi, W2, de tout nanoconducteur dont le potentiel Vx1^, VXi-, référencé à Vref, est de signe opposé à Vl-Vref et de ne pas modifier ladite conductance Wi, Vh, de tout nanoconducteur dont le potentiel VxI-,, Vχi_, référencé à Vref, est de même signe que Vl-Vref, en l'absence d'accès direct à chaque nanoconducteur. Un ensemble de synapses selon 1 ' invention peut en outre comporter l'une ou plusieurs des caractéristiques optionnelles ci-dessous, considérées individuellement ou selon toutes les combinaisons possibles: • la variation de la conductance Wi, W2, de chaque nanoconducteur en fonction de la tension aux bornes de chaque nanoconducteur est monotone ;
• les variations des conductances en fonction de la tension de tout sous-ensemble de nanoconducteur ont la même monotonie ;
• les nanoconducteurs sont des nanotubes de carbone multi-parois ;
• lorsque les nanoconducteurs sont à conductance décroissante le neurone électrique est conformé de manière à appliquer un potentiel de commande d'apprentissage Vref-Vp ou Vref+Vp de signe opposé, par rapport à Vref, à la tension obtenue Oi en sortie de ladite fonction de seuillage ;
• lorsque les nanoconducteurs sont à conductance croissante le neurone électrique est conformé de manière à appliquer un potentiel de commande d'apprentissage Vref-Vp ou Vref+Vp de même signe, par rapport à Vref, que la tension obtenue Oi en sortie de ladite fonction de seuillage. L'invention se rapporte aussi à un procédé d'apprentissage d'une synapse ou d'un ensemble de synapses selon l'invention, remarquable en ce que lorsque la tension obtenue Ol en sortie de la fonction de seuillage diffère de la tension attendue Ti, le potentiel de commande d'apprentissage Vref-Vp ou Vref+Vp, Vp vérifiant \Vp- Vn < Vt <ψp+ Vn , est appliqué au conducteur principal .
L'invention a également pour objet un réseau de neurones comprenant une pluralité de synapses ou d'ensembles des synapses selon l'invention, où pour chaque synapse ou ensemble de synapses dudit réseau chacun de ses conducteurs secondaires est lié électriquement à au moins un conducteur principal d'une autre synapse ou ensemble de synapse du réseau. L'invention se rapporte aussi à un procédé d'apprentissage d'un réseau de neurones, remarquable en ce que le procédé d'apprentissage selon l'invention d'une synapse ou d'un ensemble de synapses est appliqué de manière globale à chaque synapse ou ensemble de synapse dudit réseau au moyen d'un potentiel de commande d'apprentissage Vref-Vp ou Vref+Vp unique par conducteur principal .
L'invention sera mieux comprise à la lecture de la description qui va suivre, donnée uniquement à titre d'exemple et faite en se référant aux dessins annexés dans lesquels : la figure 1 est une vue schématique de l'architecture d'un ensemble de synapses électriques selon l'invention; - la figure 2 est une vue schématique d'un réseau de neurones électriques selon un mode de réalisation; la figure 3 est une vue fonctionnelle d'un neurone électrique selon un premier mode de réalisation; la figure 4 une vue fonctionnelle d'un neurone électrique selon un deuxième mode de réalisation.
On a représenté sur la figure 1 une vue schématique d'un ensemble de synapses selon l'invention.
Dans ce premier mode de réalisation, l'ensemble de synapses électriques 10 comprend : a. un conducteur principal 12 au potentiel Vl, b. deux paires de conducteurs secondaires 14a, 14 b ; 16a, 16b, les premiers conducteurs secondaires 14a, 16a, de chaque paire étant aux potentiels Vxi_ et VX2- variables entre -Vn et +Vn et les deuxièmes conducteurs secondaires 14b, 16b, de chaque paire sont à des potentiels Vxχ+ et Vx2+ variables entre -Vn et +Vn, c. quatre nanoconducteurs 18 chacun à conductance ajustable Wi, W2, W3, W4, restant constante tant que la tension aux bornes dudit nanoconducteur reste inférieure en valeur absolue à une tension seuil Vt, le conducteur principal 12 est lié de manière indépendante à chaque conducteur secondaire 14a, 14b, 16a, 16b, au moyen d'un nanoconducteur à conductance ajustable, une extrémité du conducteur principal est liée à un neurone électrique 20, ledit neurone électrique est apte à réaliser une fonction de seuillage et en outre à appliquer un potentiel de commande d'apprentissage -Vp ou +Vp au conducteur principal lorsque la tension obtenue 0χ en sortie de ladite fonction de seuillage diffère de la tension attendue Ti, les potentiels Vn et Vp vérifient :
2 *Vn < Vt et \Vp - Vn\ < Vt < \Vp + Vn\ . Les variations des conductances des quatre nanoconducteurs 18 ont la même monotonie. Les nanoconducteurs peuvent par exemple être des nanotubes de carbone multi-parois dont on fait claquer les parois une à une. La conductance des nanotubes de carbone multi-parois diminue lorsque la tension à leurs bornes dépasse une tension seuil.
La figure 2 représente l'architecture d'un réseau de neurones électriques selon un mode de réalisation de l'invention.
Selon le mode de réalisation représenté sur la figure 2, le réseau de neurones comprend un réseau régulier de quatre fils verticaux et quatre fils horizontaux.
Les fils horizontaux constituent les conducteurs principaux 12 des différentes synapses électriques du réseau, et les fils verticaux constituent les conducteurs secondaires 14a, 14b, 16a, 16b desdites synapses électriques .
A chaque intersection se trouve un nanotube de carbone multiparois dont la conductance diminue lorsque la tension à ces bornes dépasse en valeur absolue une tension seuil Vt. La conductance de chaque nanotube reste constante tant que la tension à ses bornes reste inférieure en valeur absolue à la tension seuil Vt. Les conducteurs secondaires 14a, 14b, 16a, 16b constituent les entrées binaires Xl-, Xl+, X2-, X2+ du réseau. Chaque conducteur secondaire étant à un potentiel d'entrée vXi-, Vxl+, vx2-, Vx2+.
En phase d'exploitation, le potentiel du conducteur principal de chaque dendrite Vl, V2 , V3 , V4 correspond a une combinaison linéaire des potentiels d'entrée VXi-, VXi+, VX2-, Vx2+. Le potentiel du conducteur principal au niveau de chaque dendrite Vl, V2 , V3 , V4 est donc compris entre les potentiels associés aux niveaux logiques haut +Vn et bas - Vn. La différence de potentiels aux bornes de chaque conductance est alors inférieure en valeur absolue à 2χVn.
Le niveau logique Vn est choisi tel qu'une tension 2χVn ne soit pas suffisante pour modifier l'état de conduction des nanotubes, par exemple 2χVn<Vt. Des neurones électriques 20 sont connectés sur chaque conducteur principal 12 et ils se comportent comme des composants non-linéaires de décision, en particulier comme une fonction de seuillage.
Ladite fonction de seuillage de chaque neurone 20 détermine la tension obtenue 0χ , O2, O3, O4 en sortie dudit neurone en fonction de la combinaison linéaire des entrées pondérée par la valeur des conductances, soit pour :
• le neurone 1 : WnXVXi- + W2ixVxi+ + W3iXVx2- +
W4IXVx2+ , • le neurone 2 : Wi2 χVxi- + W22xVXi+ + W32xVx2- +
W42XVx2+ ,
• le neurone 3 : Wi3 XVχi_ + W23xVxi+ + W33 χVx2- + W43 XVX2+ et
• le neurone 4 : Wi4XVxI- + W24 χVχi+ + W34 χVx2- + W44XVx2+ .
Chaque neurone est apte à imposer un potentiel de commande d' apprentissage Va valant +Vp ou -Vp au conducteur principal 12 auquel il est connecté lorsque la tension obtenue O1, O2 , O3 , O4 est di f férente de la tension attendue T1, T2 , T3 , T4 .
Le potentiel de commande d'apprentissage Va valant +Vp ou -Vp est choisi de telle sorte qu'il soit suffisant pour modifier les conductances qui doivent l'être sans modifier celles qui ne doivent pas l'être.
Ainsi, chaque conductance d'une synapse donnée sera modifiée si le potentiel de commande d'apprentissage Va et le potentiel du conducteur secondaire auquel ladite conductance est liée sont de signe opposé. Cependant, cette conductance ne le sera pas si le potentiel de commande d'apprentissage Va et le potentiel du conducteur secondaire auquel ladite conductance est liée sont de même signe. De préférence le potentiel de commande d'apprentissage Va valant +Vp ou -Vp vérifie :
Figure imgf000012_0001
Dans un mode de réalisation préféré de l'invention, le potentiel de commande d'apprentissage Va est choisi comme étant égal à la tension de seuil Vt.
Les neurones 20 doivent être adaptés au type de conductance de la synapse à laquelle ils sont liés.
La figure 3 est une vue fonctionnelle d'un neurone 20 permettant l'apprentissage de fonctions logiques dans le cas où les conductances des nanoconducteurs de la synapse à laquelle ledit neurone 20 est lié subissent une décroissance lorsque la tension à leurs bornes est supérieure à Vt.
Le neurone 20 comprend un dispositif de seuillage 22 apte à réaliser une fonction de seuillage.
Le dispositif de seuillage 22 reçoit en entrée une tension d'entrée Ei qu'il compare avec une valeur de tension de seuillage Si prédéterminée. La tension obtenue
O: en sortie du dispositif de seuillage dépend de la comparaison des valeurs des tensions Ei et Si. La tension obtenue Oi est ensuite envoyée d'une part en entrée d'un inverseur trois états 24 et d'autre part en entrée d'un dispositif de commande 25.
L'inverseur trois états 24 est commandé par une tension de commande Ci.
Dans ce mode de réalisation, lorsque la tension de commande Ci de l'inverseur trois états 24 est non nulle, la sortie de l'inverseur trois états est de signe opposé à la tension de sortie 01. En outre, lorsque la tension de commande Ci de l'inverseur trois états 24 est nulle, l'inverseur trois états se comporte comme un interrupteur ouvert .
La tension de commande Ci de l'inverseur trois états 24 est obtenue au moyen du dispositif de commande 25. Le dispositif de commande 25 comprend un dispositif « OU exclusif » 26 ainsi qu'un dispositif « ET » 28.
Le dispositif « OU exclusif » 26 compare la tension obtenue Oi et la tension attendue Tx.
Si la tension obtenue Oi est différente de la tension attendue Ti, la tension de sortie Soi du dispositif « OU exclusif » 26 sera nulle.
Au contraire, si les tensions obtenue Oi et attendue Ti sont égales, la tension de sortie Soi sera non nulle.
La tension de sortie Soi est multipliée avec une tension d'apprentissage Ai au moyen du dispositif « ET » 28.
La tension d'apprentissage Ai étant non nulle en phase d'apprentissage et nulle en phase d'exploitation.
Le dispositif « ET » délivre en sortie la tension de commande Ci reçu par l'inverseur commandé 24. Finalement, en phase d'apprentissage, A1 non nulle, lorsqu'il y a une différence entre les tensions obtenue Oi et attendue Tx, on impose à l'entrée du neurone un potentiel d'amplitude Vp en valeur absolue et de signe opposé à la tension obtenue Oi .
Ainsi, la moitié des conductances associées à l'ensemble de synapses lié au neurone 20 voient leur conductance diminuée: les conductances dont la tension à leurs bornes est égale à Vn+Vp ou -Vn-Vp. La diminution de ces conductances conduit à une diminution de la corrélation erronée entre les entrées VXi-, VXi+, VX2-, Vx2+ et la tension obtenue Oi qui va tendre à rapprocher la tension obtenue Oi de la tension attendue Ti.
En phase d'apprentissage, lorsque les tensions attendue Tx et obtenue Oi concordent, aucun potentiel n'est imposé à l'entrée du neurone 20.
En phase d'exploitation, Ai est nulle, aucun potentiel n'est imposé à l'entrée du neurone 20.
Avantageusement, une telle architecture fonctionnelle du réseau de neurones permet de modifier les valeurs des conductances sur l'ensemble des synapses sans avoir a intervenir au niveau de chaque nanoconducteur . La figure 4 est une vue fonctionnelle d'un neurone 20 permettant l'apprentissage de fonctions logiques dans le cas où les conductances des nanoconducteurs de l'ensemble de synapses auquel ledit neurone 20 est lié subissent une croissance lorsque la tension à leurs bornes est supérieure à Vt.
Le neurone 20 comprend un dispositif de seuillage 22 apte à réaliser une fonction de seuillage.
Le dispositif de seuillage 22 reçoit en entrée une tension d'entrée Ei qu'il compare avec une valeur de tension de seuillage Si prédéterminée. La tension Oi obtenue en sortie du dispositif de seuillage dépend de la comparaison des valeurs de tensions Ei et Si. La tension obtenue Oχ est ensuite envoyée d'une part en entrée d'une porte commandée 30 et d'autre part en entrée d'un dispositif de commande 25.
Dans ce mode de réalisation, la porte commandée 30 impose sur sa sortie un potentiel de même signe que la tension de sortie Oi lorsque sa tension de commande Ci est non nulle. En outre, lorsque la porte commandée 30 reçoit une tension de commande Ci nulle, elle se comporte comme un interrupteur ouvert . La tension de commande Ci de la porte commandée 30 est obtenue au moyen du dispositif de commande 25.
Le dispositif de commande 25 est identique au dispositif de commande de la figure 2.
Finalement, en phase d'apprentissage, lorsqu'il y a une différence entre la tension obtenue Oi et la tension attendue Ti, on impose à l'entrée du neurone 20 un potentiel d'amplitude Vp en valeur absolue et de même signe que la sortie obtenue Oi .
Ainsi, la moitié des conductances associées à l'ensemble de synapses lié au neurone 20 voient leurs conductances augmentées : les conductances dont la tension à leurs bornes est égale à Vn+Vp ou -Vn-Vp. L'augmentation de ces conductances conduit à une augmentation de la corrélation entre les VXi_, VXi*, VX2-, VX2+ et la tension obtenue Oi qui va tendre à rapprocher la tension obtenue Oi de la tension attendue Ti.
En phase d'apprentissage, lorsque les tensions attendue Tx et obtenue Oi concordent, aucun potentiel n'est imposé à l'entrée du neurone 20 En phase d'exploitation, aucun potentiel n'est imposé à 1 ' entrée du neurone 20. On notera que l'invention n'est pas limitée aux modesalisations précédemment décrits .

Claims

REVENDICATIONS
1. Synapse électrique comprenant au moins : a. un conducteur principal (12) à potentiel déterminé Vl, b. un conducteur secondaire (14a), ledit conducteur secondaire étant à un potentiel Vx^, variable entre Vref-Vn et Vref+Vn, Vref étant le potentiel de référence, c. un nanoconducteur (18) à conductance ajustable Wi, la conductance Wi restant constante tant que la tension aux bornes dudit nanoconducteur (18) reste inférieure en valeur absolue à une tension seuil Vt, le conducteur principal étant lié audit conducteur secondaire (14a) au moyen d'un nanoconducteur (18) à conductance ajustable, une extrémité au moins du conducteur principal étant liée à un neurone électrique (20), caractérisée en ce que ledit neurone électrique est apte à réaliser une fonction de seuillage et en outre à appliquer un potentiel de commande d'apprentissage Va valant Vref-Vp ou Vref+Vp au conducteur principal (12) lorsque la tension obtenue Oi en sortie de ladite fonction de seuillage diffère de la tension attendue Ti, les potentiels Vn et Vp vérifient : 2*Vn < Vt et ψp—Vn < Vt < ψp+Vn , ce qui permet de modifier la conductance Wi dudit nanoconducteur (18) lorsque son potentiel Vxl+ est de signe opposé, référencé à Vref, à Vl-Vref et de ne pas modifier ladite conductance W^ dudit nanoconducteur (18) lorsque son potentiel Vxi+ est de même signe, référencé à Vref, que Vl-Vref.
2. Ensemble de synapses électriques comprenant au moins : a. une synapse selon la revendication 1, b. un deuxième conducteur secondaire (14b), ledit deuxième conducteur secondaire (14b) étant à un potentiel VXi_, variable entre Vref-Vn et Vref+Vn, de telle sorte que le potentiel moyen entre Vx^, et Vχi_, soit égal à Vref, Vref étant le potentiel de référence, c. un deuxième nanoconducteur (18) à conductance ajustable W2, ladite conductance W2, restant constante tant que la tension aux bornes dudit nanoconducteur (18) reste inférieure en valeur absolue à une tension seuil Vt, le conducteur principal (12) étant lié de manière indépendante à chaque conducteur secondaire (14a, 14b) au moyen d'un nanoconducteur (18) à conductance ajustable, une extrémité au moins du conducteur principal étant liée à un neurone électrique (20), caractérisé en ce que ledit neurone électrique est apte à réaliser une fonction de seuillage et en outre à appliquer un potentiel de commande d'apprentissage Vp au conducteur principal (12) lorsque la tension obtenue Oi en sortie de ladite fonction de seuillage diffère de la tension attendue Ti, les potentiels Vn et Vp vérifient : 2*Vn < Vt et ψp-Vn <Vt <ψp+ Vn , ce qui permet de modifier la conductance Wi, W2, de tout nanoconducteur (18) dont le potentiel Vχi_,Vχi+, est de signe opposé, référencé à Vref, à Vl-Vref et de ne pas modifier ladite conductance Wi, W2, de tout nanoconducteur (18) dont le potentiel Vχi_, VXiτ, est de même signe, référencé à Vref, que Vl-Vref .
3. Ensemble de synapses selon la revendication 2, caractérisé en ce que la variation de la conductance Wi, W2, de chaque nanoconducteur (18) en fonction de la tension aux bornes de chaque nanoconducteur (18) est monotone.
4. Ensemble de synapses selon la revendication 3, caractérisé en ce que les variations des conductances en fonction de la tension de tout sous-ensemble de nanoconducteur (18) ont la même monotonie.
5. Ensemble de synapses selon l'une quelconques des revendications 2 à 4, caractérisé en ce que les nanoconducteurs (18) sont des nanotubes de carbone multi- parois .
6. Ensemble de synapses selon l'une quelconques des revendications 3 à 5, caractérisé en ce que lorsque les nanoconducteurs (18) sont à conductance décroissante le neurone électrique (20) est conformé de manière à appliquer un potentiel de commande d'apprentissage Vl valant Vref-Vp ou Vref+Vp de signe opposé à la tension obtenue Oi en sortie de ladite fonction de seuillage.
7. Ensemble de synapses selon l'une quelconques des revendications 2 à 4, caractérisé en ce que lorsque les nanoconducteurs (18) sont à conductance croissante le neurone électrique (20) est conformé de manière à appliquer un potentiel de commande d'apprentissage ¥1 valant Vref-Vp ou ¥ref+Vp de même signe que la tension obtenue 0χ en sortie de ladite fonction de seuillage.
8. Réseau de neurones comprenant une pluralité de synapses ou d'ensembles de synapses selon l'une quelconques des revendications précédentes, caractérisé en ce que pour chaque synapse dudit réseau chacun de ses conducteurs secondaires (14a, 14b) est lié électriquement à au moins un conducteur principal (12) différent d'une autre synapse du réseau.
9. Procédé d'apprentissage d'une synapse ou d'un ensemble de synapses selon l'une quelconque des revendications 1 à
7, caractérisé en ce que lorsque la tension obtenue Oi en sortie de la fonction de seuillage diffère de la tension attendue Tl, le potentiel Va valant Vref+Vp ou Vref-Vp, -,
Figure imgf000020_0001
appli-que- au condΛuc,t.eur principal (12).
10. Procédé d'apprentissage d'un réseau de neurones selon la revendication 8, caractérisé en ce que le procédé selon la revendication 9 est appliqué de manière globale à chaque synapse ou ensemble de synapses dudit réseau au moyen du potentiel Va valant Vref+Vp ou Vref-Vp.
PCT/FR2008/051389 2007-07-27 2008-07-24 Synapse nano-electrique et procede d'apprentissage d'une telle synapse WO2009016319A2 (fr)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US12/670,992 US20100198766A1 (en) 2007-07-27 2008-07-24 Nano-Electric Synapse and Method for Training Said Synapse

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR0705532 2007-07-27
FR0705532A FR2919410B1 (fr) 2007-07-27 2007-07-27 Synapse nano-electrique et procede d'apprentissage d'une telle synapse

Publications (2)

Publication Number Publication Date
WO2009016319A2 true WO2009016319A2 (fr) 2009-02-05
WO2009016319A3 WO2009016319A3 (fr) 2009-03-12

Family

ID=38996596

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/FR2008/051389 WO2009016319A2 (fr) 2007-07-27 2008-07-24 Synapse nano-electrique et procede d'apprentissage d'une telle synapse

Country Status (3)

Country Link
US (1) US20100198766A1 (fr)
FR (1) FR2919410B1 (fr)
WO (1) WO2009016319A2 (fr)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010133925A1 (fr) * 2009-05-20 2010-11-25 Universite Paris Sud (Paris 11) Procédé d'enseignement pour un nano-bloc neuronal

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2230633A1 (fr) 2009-03-17 2010-09-22 Commissariat à l'Énergie Atomique et aux Énergies Alternatives Circuit de réseau neuronal comprenant des synapses d'échelle nanométrique et des neurones CMOS
FR2977350B1 (fr) * 2011-06-30 2013-07-19 Commissariat Energie Atomique Reseau de neurones artificiels a base de dispositifs memristifs complementaires
FR2977351B1 (fr) 2011-06-30 2013-07-19 Commissariat Energie Atomique Methode d'apprentissage non supervise dans un reseau de neurones artificiel a base de nano-dispositifs memristifs et reseau de neurones artificiel mettant en oeuvre la methode.
CN103580668B (zh) * 2013-10-28 2016-04-20 华中科技大学 一种基于忆阻器的联想记忆电路

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10056282A1 (de) * 2000-11-14 2002-05-23 Infineon Technologies Ag Künstliches Neuron, elektronische Schaltungsanordnung und künstliches neuronales Netz
WO2003079287A2 (fr) * 2002-03-12 2003-09-25 Alex Nugent Structure d'un reseau neural physique a base de nanotechnologie
US20040150010A1 (en) * 2003-01-31 2004-08-05 Greg Snider Molecular-junction-nanowire-crossbar-based neural network

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6507828B1 (en) * 1998-06-19 2003-01-14 Jason Leonard Neuron circuit and related techniques
US6654729B1 (en) * 1999-09-27 2003-11-25 Science Applications International Corporation Neuroelectric computational devices and networks
US7426501B2 (en) * 2003-07-18 2008-09-16 Knowntech, Llc Nanotechnology neural network methods and systems
WO2005084378A2 (fr) * 2004-03-05 2005-09-15 Board Of Regents Of University Of Texas System Modification de proprietes de dispositif et de materiau par une injection de charge electrochimique en l'absence de contact avec un electrolyte soit pour un etat spatial local ou pour un etat final
US20060276056A1 (en) * 2005-04-05 2006-12-07 Nantero, Inc. Nanotube articles with adjustable electrical conductivity and methods of making the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10056282A1 (de) * 2000-11-14 2002-05-23 Infineon Technologies Ag Künstliches Neuron, elektronische Schaltungsanordnung und künstliches neuronales Netz
WO2003079287A2 (fr) * 2002-03-12 2003-09-25 Alex Nugent Structure d'un reseau neural physique a base de nanotechnologie
US20040150010A1 (en) * 2003-01-31 2004-08-05 Greg Snider Molecular-junction-nanowire-crossbar-based neural network

Non-Patent Citations (8)

* Cited by examiner, † Cited by third party
Title
HE, M.; KLEIN, J.-O.; BELHAIRE, E.: "Architecture of neural synaptic array, design and simulation" NANOTECHNOLOGY, 2007. IEEE-NANO 2007. 7TH IEEE CONFERENCE ON, 2 août 2008 (2008-08-02), pages 601-604, XP002509255 Extrait de l'Internet: URL:http://dx.doi.org/10.1109/NANO.2007.4601263> *
HE, M.; KLEIN, J.-O.; BELHAIRE, E.: "Mixed analog-digital design of a learning nano-circuit for neuronal architectures" 3RD INTERNATIONAL CONFERENCE ON DESIGN AND TECHNOLOGY OF INTEGRATED SYSTEMS IN NANOSCALE ERA, 2008. DTIS 2008., 25 mars 2008 (2008-03-25), pages 1-5, XP002509254 Extrait de l'Internet: URL:http://dx.doi.org/10.1109/DTIS.2008.4540247> *
KUND, M., BEITEL, G., PINNOW, C.-U., ROHR, T., SCHUMANN, J., SYMANCZYK, R., UFERT, K.-D., MULLER, G.: "Conductive bridging RAM (CBRAM): an emerging non-volatile memory technology scalable to sub 20nm" ELECTRON DEVICES MEETING, 2005. IEDM TECHNICAL DIGEST. IEEE INTERNATIONAL, 5 décembre 2005 (2005-12-05), pages 754-757, XP002509253 ISBN: 0-7803-9268-X Extrait de l'Internet: URL:http://dx.doi.org/10.1109/IEDM.2005.1609463> *
MICHEL HÉ, JACQUES-OLIVIER KLEIN, ERIC BELHAIRE, MATHILDE JOLY, ANDREA PINNA, PATRICK GARDA: "Neural Network for nanoscale architecture" SIXTH IEEE CONFERENCE ON NANOTECHNOLOGY, 2006. IEEE-NANO 2006, vol. 1, 17 juin 2006 (2006-06-17), pages 367-370, XP002470350 ISBN: 1-4244-0077-5 *
ÖZGÜR TÜREL, JUNG HOON LEE, XIAOLONG MA AND KONSTANTIN K. LIKHAREV: "Neuromorphic architectures for nanoelectronic circuits" INTERNATIONAL JOURNAL OF CIRCUIT THEORY AND APPLICATIONS, vol. 32, no. 5, septembre 2004 (2004-09), pages 277-302, XP002470352 ISSN: 0098-9886 *
ÖZGÜR TÜREL, JUNG HOON LEE, XIAOLONG MA AND KONSTANTIN K. LIKHAREV: "Architectures for Nanoelectronic Implementation of Artificial Neural Networks: New Results" NEUROCOMPUTING, vol. 64, mars 2005 (2005-03), pages 271-283, XP002470351 Extrait de l'Internet: URL:http://dx.doi.org/10.1016/j.neucom.2004.11.023> *
R. MARTEL, T. SCHMIDT, H. R. SHEA, T. HERTEL, AND PH. AVOURIS: "Single- and multi-wall carbon nanotube field-effect transistors" APPLIED PHYSICS LETTERS, vol. 73, no. 17, 26 novembre 1998 (1998-11-26), pages 2447-2449, XP002470353 *
TELFORD M: "Carbon nanotubes boost neural signaling" MATERIALS TODAY, ELSEVIER SCIENCE, KIDLINGTON, GB, vol. 8, no. 8, août 2005 (2005-08), page 7, XP004988479 ISSN: 1369-7021 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010133925A1 (fr) * 2009-05-20 2010-11-25 Universite Paris Sud (Paris 11) Procédé d'enseignement pour un nano-bloc neuronal

Also Published As

Publication number Publication date
FR2919410A1 (fr) 2009-01-30
WO2009016319A3 (fr) 2009-03-12
US20100198766A1 (en) 2010-08-05
FR2919410B1 (fr) 2009-11-13

Similar Documents

Publication Publication Date Title
WO2009016319A2 (fr) Synapse nano-electrique et procede d&#39;apprentissage d&#39;une telle synapse
EP0069183B1 (fr) Procédé et dispositif pour transmettre des signaux logiques entre microplaquettes
FR2577366A1 (fr) Reseau resistance
FR2814554A1 (fr) Circuit d&#39;amplificateur operationnel
EP0387146B1 (fr) Réseau neuronal analogique programmable
FR2606564A1 (fr) Dispositif et procede pour engendrer des tensions de reference
FR2573211A1 (fr) Comparateur synchronise
FR2683371A1 (fr) Memoire-tampon d&#39;entree d&#39;adresse d&#39;un dispositif de memoire a semiconducteurs.
EP1826905A1 (fr) Dispositif électronique de pilotage d&#39;une charge externe dont la pente du signal de sortie est indépendante de la capacité de la charge externe et composant intégré correspondant
FR3071116B1 (fr) Dispositif modifiant la valeur d&#39;impedance d&#39;une resistance de reference
WO2020136267A1 (fr) Dispositif électronique, porte numérique, composant analogique et procédé de génération d&#39;une tension
FR2625346A1 (fr) Agencement capacitif commute
EP0022015A1 (fr) Dispositif amplificateur et procédé d&#39;amplification pour audio-fréquences
EP0463964B1 (fr) Système d&#39;émission-réception d&#39;ultrasons
FR2625386A1 (fr) Amplificateur en cascode modifie
EP0777322B1 (fr) Amplificateur de tension à large plage de variation et convertisseur analogique/numérique comportant un tel amplificateur
EP0318378A1 (fr) Comparateur différentiel latché autostabilisé à horloge unique
FR2805682A1 (fr) Dispositif de comparaison a tres base consommation
FR2806856A1 (fr) Dispositif de comparaison a tres basse consommation
FR2718903A1 (fr) Circuit à retard réglable.
FR2792474A1 (fr) Circuit de sortie de signal numerique
EP1362419A1 (fr) Circuit de normalisation a tension d&#39;erreur reduite
US6362662B1 (en) Analog W.T.A. circuit reject signal
Cervera et al. Bio-inspired signal transduction with heterogeneous networks of nanoscillators
FR2633052A1 (fr) Circuit comparateur synchronise

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 08826821

Country of ref document: EP

Kind code of ref document: A2

WWE Wipo information: entry into national phase

Ref document number: 12670992

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

32PN Ep: public notification in the ep bulletin as address of the adressee cannot be established

Free format text: NOTING OF LOSS OF RIGHTS PURSUANT TO RULE 112(1) EPC (EPO FORM 1205A DATED 23/04/2010)

122 Ep: pct application non-entry in european phase

Ref document number: 08826821

Country of ref document: EP

Kind code of ref document: A2